JPS62184691A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS62184691A JPS62184691A JP61024956A JP2495686A JPS62184691A JP S62184691 A JPS62184691 A JP S62184691A JP 61024956 A JP61024956 A JP 61024956A JP 2495686 A JP2495686 A JP 2495686A JP S62184691 A JPS62184691 A JP S62184691A
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- 239000003990 capacitor Substances 0.000 claims abstract description 18
- 239000013256 coordination polymer Substances 0.000 abstract description 15
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- MMOXZBCLCQITDF-UHFFFAOYSA-N N,N-diethyl-m-toluamide Chemical group CCN(CC)C(=O)C1=CC=CC(C)=C1 MMOXZBCLCQITDF-UHFFFAOYSA-N 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
本発明は、半導体記憶装置に於いて、ビット線及びメモ
リ・セルに於ける情報蓄積キャパシタのセル・プレート
をセンス増幅器に接続することに依り、センス時の外来
雑音に対してはフォールプツト・ビット線形式に於ける
ような相殺効果を維持し、そして、構造的にはオープン
・ビット線形式に於けるような小さい面積占有率を維持
できるようにしたものである。
リ・セルに於ける情報蓄積キャパシタのセル・プレート
をセンス増幅器に接続することに依り、センス時の外来
雑音に対してはフォールプツト・ビット線形式に於ける
ような相殺効果を維持し、そして、構造的にはオープン
・ビット線形式に於けるような小さい面積占有率を維持
できるようにしたものである。
本発明は、雑音に対する耐性が高く、且つ、微細化が容
易である半導体記憶装置に関する。
易である半導体記憶装置に関する。
従来、１個のトランスファ・ゲート・トランジスタと１
個の情報蓄積キャパシタとからなるメモリ・セルを有す
るダイナミック・ランダム・アクセス・メモリ（ｄｙｎ
ａｍｉｃ ｒａｎｄｏｍａｃｃｅｓｓ ｍｅｍｏｒ
ｙ：ＤＲＡＭ）が多用されている。
個の情報蓄積キャパシタとからなるメモリ・セルを有す
るダイナミック・ランダム・アクセス・メモリ（ｄｙｎ
ａｍｉｃ ｒａｎｄｏｍａｃｃｅｓｓ ｍｅｍｏｒ
ｙ：ＤＲＡＭ）が多用されている。
そのＤＲＡＭは、ビット線の形式からすると、フォール
プツト・ビット線形式とオーブン・ビット線形式の２種
類に分類することができ、それぞれ一長一短がある。
プツト・ビット線形式とオーブン・ビット線形式の２種
類に分類することができ、それぞれ一長一短がある。
第４図はフォールプツト・ビット線を有するＤＲＡＭの
要部回路説゛明図を表している。
要部回路説゛明図を表している。
図に於いて、ＢＬ及びＢＬはビット線、ＷＬはワード線
、ＳＡはセンス増幅器、ＭＣは１ビット分のメモリ・セ
ルをそれぞれ表している。
、ＳＡはセンス増幅器、ＭＣは１ビット分のメモリ・セ
ルをそれぞれ表している。
このＤＲＡＭでは、ビット線はセンス増幅器ＳＡで折り
返された構成になっていて、その一方がＢＬ、他方がＢ
Ｌになっている。また、ビット線ＢＬとＢＬに接続され
ているメモリ・セルＭＣは別個に選択することができる
ようにする為、図からも明らかなように、ビット線ＢＬ
及びＢＬとワード％％ＷＬとの交点に千鳥状に配置され
ている。
返された構成になっていて、その一方がＢＬ、他方がＢ
Ｌになっている。また、ビット線ＢＬとＢＬに接続され
ているメモリ・セルＭＣは別個に選択することができる
ようにする為、図からも明らかなように、ビット線ＢＬ
及びＢＬとワード％％ＷＬとの交点に千鳥状に配置され
ている。
第５図はオープン・ビット線を有するＤＲＡＭの要部回
路説明図を表し、第４図に於いて用いた記号と同記号は
同部分を表すか或いは同じ意味を持つものとする。
路説明図を表し、第４図に於いて用いた記号と同記号は
同部分を表すか或いは同じ意味を持つものとする。
このＤＲＡＭでは、センス増幅器ＳＡから左右にビット
線ＢＬ及びＢＬが延び出ていて、それ等に直交してワー
ド線ＷＬが配置され、そのビット線ＢＬ及びＢＬとワー
ド線ＷＬとの交点には全てメモリ・セルＭＣが接続され
ている。
線ＢＬ及びＢＬが延び出ていて、それ等に直交してワー
ド線ＷＬが配置され、そのビット線ＢＬ及びＢＬとワー
ド線ＷＬとの交点には全てメモリ・セルＭＣが接続され
ている。
〔発明が解決しようとする問題点〕
通常、前記説明したようなりＲＡＭでは、そのビット線
ＢＬ及びＢＬ間に約１００１００（程度の電位差が現れ
、それをセンス増幅器ＳＡで増幅するようにしているの
で、外来雑音に対する耐性は低く、良好なＳ／Ｎを得る
ことが困難である。
ＢＬ及びＢＬ間に約１００１００（程度の電位差が現れ
、それをセンス増幅器ＳＡで増幅するようにしているの
で、外来雑音に対する耐性は低く、良好なＳ／Ｎを得る
ことが困難である。
然しなから、第４図に関して説明したフォールプツト・
ビット線を有するＤＲＡＭに於いては、ビット線ＢＬ及
びＢＬが平行に配置されている関係から、外来雑音はビ
ット線ＢＬ及びＢＬの両方に重畳されるので、差電圧の
低下には殆ど結び付かず、良好なＳ／Ｎが維持されるも
のである。
ビット線を有するＤＲＡＭに於いては、ビット線ＢＬ及
びＢＬが平行に配置されている関係から、外来雑音はビ
ット線ＢＬ及びＢＬの両方に重畳されるので、差電圧の
低下には殆ど結び付かず、良好なＳ／Ｎが維持されるも
のである。
ところで、第４図に於いて一点鎖線で囲んだ１ビット分
のメモリ・セルＭＣ内を見ると、１個のトランスファ・
ゲート・トランジスタと、１個の情報蓄積キャパシタと
、１本のビット線ＢＬと、自身に必要なワード線ＷＬと
、隣接メモリ・セルに必要なワード線ＷＬが存在してい
る。
のメモリ・セルＭＣ内を見ると、１個のトランスファ・
ゲート・トランジスタと、１個の情報蓄積キャパシタと
、１本のビット線ＢＬと、自身に必要なワード線ＷＬと
、隣接メモリ・セルに必要なワード線ＷＬが存在してい
る。
このうち、隣接メモリ・セルのワード線ＷＬはメモリ・
セルＭＣの動作に直接的な関係がないことは勿論である
。
セルＭＣの動作に直接的な関係がないことは勿論である
。
このように、フォールプツト・ビット線を有するＤＲＡ
Ｍは、電気的特性は優秀であるが、集積度を向上する為
、微細化したい場合には、前記したように隣接メモリ・
セルのワード線ＷＬが存在するので不利である。
Ｍは、電気的特性は優秀であるが、集積度を向上する為
、微細化したい場合には、前記したように隣接メモリ・
セルのワード線ＷＬが存在するので不利である。
これに対し、第５図に関して説明したオープン・ビット
線を有するＤＲＡＭに於いては、ビット線ＢＬ及びＢＬ
は互いに逆方向に延在する構成になっている関係から、
外来雑音はビット線ＢＬ及びＢＬの一方のみに重畳され
る可能性が大きく、従って、差電圧が低下し、良好なＳ
／Ｎが得られない虞がある。
線を有するＤＲＡＭに於いては、ビット線ＢＬ及びＢＬ
は互いに逆方向に延在する構成になっている関係から、
外来雑音はビット線ＢＬ及びＢＬの一方のみに重畳され
る可能性が大きく、従って、差電圧が低下し、良好なＳ
／Ｎが得られない虞がある。
然しなから、第５図に於いて一点鎖線で囲んだ１ビット
分のメモリ・セルＭＣ内を見ると、１個のトランスファ
・ゲート・トランジスタと、１個の情報蓄積キャパシタ
と、１本のビット線ＢＬと、自身に必要なワード線ＷＬ
が存在するのみであり、隣接メモリ・セルのワード線Ｗ
Ｌは配置されていない。
分のメモリ・セルＭＣ内を見ると、１個のトランスファ
・ゲート・トランジスタと、１個の情報蓄積キャパシタ
と、１本のビット線ＢＬと、自身に必要なワード線ＷＬ
が存在するのみであり、隣接メモリ・セルのワード線Ｗ
Ｌは配置されていない。
このように、オープン・ビット線を有するＤＲＡＭは、
集積度を向上させるには有利であるが、電気的特性は劣
っている。
集積度を向上させるには有利であるが、電気的特性は劣
っている。
本発明は、フォールプツト・ビット線形式のＤＲＡＭに
於ける電気的特性の優秀さと、オープン・ビット線形成
式のＤＲＡＭに於ける高集積性とを併せ持つ半導体記憶
装置を提供する。
於ける電気的特性の優秀さと、オープン・ビット線形成
式のＤＲＡＭに於ける高集積性とを併せ持つ半導体記憶
装置を提供する。
本発明に依る半導体記憶装置に於いては、トランスファ
・ゲート・トランジスタ（例えばトランスファ・ゲート
・トランジスタＱＣ）及び情報蓄積キャパシタ（例えば
情報蓄積キャパシタＣ３）からなるメモリ・セル（例え
ばメモリ・セルＭＣ）と、該メモリ・セルが各交点に対
応して配置され且つ接続されているビット線（例えばピ
ッ） ＆？Ｉ ＢＬ）及びワード線（例えばワード線Ｗ
Ｌ ）と、該ビット線及び前記情報蓄積キャパシタの
セル・プレート （例えばセル・プレー）ＣＰ）が接続
されたセンス増幅器（例えばセンス増幅器ＳＡ）とを備
えてなる構成になっている。
・ゲート・トランジスタ（例えばトランスファ・ゲート
・トランジスタＱＣ）及び情報蓄積キャパシタ（例えば
情報蓄積キャパシタＣ３）からなるメモリ・セル（例え
ばメモリ・セルＭＣ）と、該メモリ・セルが各交点に対
応して配置され且つ接続されているビット線（例えばピ
ッ） ＆？Ｉ ＢＬ）及びワード線（例えばワード線Ｗ
Ｌ ）と、該ビット線及び前記情報蓄積キャパシタの
セル・プレート （例えばセル・プレー）ＣＰ）が接続
されたセンス増幅器（例えばセンス増幅器ＳＡ）とを備
えてなる構成になっている。
前記手段を採ることに依り、センス時に於ける外来雑音
は、ビット線とセル・プレートとに重畳され、フォール
プツト・ビット線形式と同様な相殺効果があり、従って
、ビット線とセル・プレート間の差電圧が低減されるよ
うな虞はなく、そして、メモリ・セルはビット線とワー
ド線の各交点に対応して配置されて接続され、るオープ
ン・ビット線と同様な形式になっているから、１ビット
分のメモリ・セルの占有面積内に隣接メモリ・セルのワ
ード線が入り込むようなことはなく、面積占有率は通常
のオープン・ビット線形式と同様に小さいから高集積化
する際には有利である。
は、ビット線とセル・プレートとに重畳され、フォール
プツト・ビット線形式と同様な相殺効果があり、従って
、ビット線とセル・プレート間の差電圧が低減されるよ
うな虞はなく、そして、メモリ・セルはビット線とワー
ド線の各交点に対応して配置されて接続され、るオープ
ン・ビット線と同様な形式になっているから、１ビット
分のメモリ・セルの占有面積内に隣接メモリ・セルのワ
ード線が入り込むようなことはなく、面積占有率は通常
のオープン・ビット線形式と同様に小さいから高集積化
する際には有利である。
第１図は本発明一実施例の要部回路説明図を表し、第４
図及び第５図に於いて用いた記号と同記号は同部分を表
すか或いは同じ意味を持つものとする。
図及び第５図に於いて用いた記号と同記号は同部分を表
すか或いは同じ意味を持つものとする。
図に於いて、ＣＰはセル・プレート、Ｑｌはリセット用
トランジスタ、Ｒ１及びＲ２は分圧抵抗、ＶＣＣは正側
電源レベル、ＶＳＳは接地側電源レベル、Ｒ３Ｔはリセ
ット・クロック信号をそれぞれ示している。
トランジスタ、Ｒ１及びＲ２は分圧抵抗、ＶＣＣは正側
電源レベル、ＶＳＳは接地側電源レベル、Ｒ３Ｔはリセ
ット・クロック信号をそれぞれ示している。
図から判るように、本実施例では、センス増幅器ＳＡに
ビット線ＢＬとセル・プレートＣＰが接続され、ビット
綿ＢＬとセル・プレート’ＣＰとでフォールプツト・ビ
ット線のような働きをする。
ビット線ＢＬとセル・プレートＣＰが接続され、ビット
綿ＢＬとセル・プレート’ＣＰとでフォールプツト・ビ
ット線のような働きをする。
第２図は第１図に見られる実施例を具体的な構造として
表した要部切断側面図であり、第１図に於いて用いた記
号と同記号は同部分を表すか或いは同じ意味を持つもの
とする。
表した要部切断側面図であり、第１図に於いて用いた記
号と同記号は同部分を表すか或いは同じ意味を持つもの
とする。
図に於いて、１は半導体基板、２はフィールド絶縁膜、
２Ｇはゲート絶縁膜、３及び４は不純物拡散領域、５は
情報蓄積キャパシタに於ける一方の電極（個別電極）、
６は情報蓄積キャパシタに於ける誘電体である絶縁膜、
７は絶縁膜をそれぞれ示している。
２Ｇはゲート絶縁膜、３及び４は不純物拡散領域、５は
情報蓄積キャパシタに於ける一方の電極（個別電極）、
６は情報蓄積キャパシタに於ける誘電体である絶縁膜、
７は絶縁膜をそれぞれ示している。
セル・プレートＣＰは、良く知られているように、メモ
リ・セルＭＣに於ける情報蓄積キャパシタの共通対向電
極であり、メモリ・セル・アレイ全面に拡がるように形
成されているものである。
リ・セルＭＣに於ける情報蓄積キャパシタの共通対向電
極であり、メモリ・セル・アレイ全面に拡がるように形
成されているものである。
ここでは、セル・プレートＣＰに％ＶＣＣの電圧が印加
され、また、リセット時には、リセット用トランジスタ
Ｑ１にリセット・クロック信号Ｒ５Ｔが入力されてオン
となることに依り、ビット線ＢＬにも！／１Ｖｃｃの電
圧が印加され、メモリ・セルＭＣに蓄積された情報の“
１”、１０″を読み分ける為の基準電位とされる。！／
１Ｖｃｃの電圧は・正側電源線と接地側電源線との間に
直列接続された抵抗Ｒ１及びＲ２の作用で電圧ＶＣＣを
分圧して得ている。
され、また、リセット時には、リセット用トランジスタ
Ｑ１にリセット・クロック信号Ｒ５Ｔが入力されてオン
となることに依り、ビット線ＢＬにも！／１Ｖｃｃの電
圧が印加され、メモリ・セルＭＣに蓄積された情報の“
１”、１０″を読み分ける為の基準電位とされる。！／
１Ｖｃｃの電圧は・正側電源線と接地側電源線との間に
直列接続された抵抗Ｒ１及びＲ２の作用で電圧ＶＣＣを
分圧して得ている。
第１図及び第２図に見られるような構成にすると、セン
ス時にはフォールプツト・ビット線形式として動作する
ものでありながら、ビット線ＢＬとワード線ＷＬとの交
点には全てメモリ・セルＭＣを配置することが可能であ
り、従って、構造的にはオープン・ビット線形式であり
、微細化する場合には有利である。そして、ビット線Ｂ
Ｌとセル・プレートＣＰとは近接しているから、外来雑
音はその両方に重畳され、従って、ビット線ＢＬ及びセ
ル・プレー）ＣＰ間の差電圧が低減される虞はない。
ス時にはフォールプツト・ビット線形式として動作する
ものでありながら、ビット線ＢＬとワード線ＷＬとの交
点には全てメモリ・セルＭＣを配置することが可能であ
り、従って、構造的にはオープン・ビット線形式であり
、微細化する場合には有利である。そして、ビット線Ｂ
Ｌとセル・プレートＣＰとは近接しているから、外来雑
音はその両方に重畳され、従って、ビット線ＢＬ及びセ
ル・プレー）ＣＰ間の差電圧が低減される虞はない。
第３図は本発明一実施例の動作を説明する為のもので、
（Ａ）は要部回路図、（Ｂ）は（Ａ）に見られる回路の
要所に於ける電圧の推移を示すタイミング・チャートを
それぞれ表し、第１図及び第２図に於いて用いた記号と
同記号は同部分を表すか或いは同じ意味を持つものとす
る。
（Ａ）は要部回路図、（Ｂ）は（Ａ）に見られる回路の
要所に於ける電圧の推移を示すタイミング・チャートを
それぞれ表し、第１図及び第２図に於いて用いた記号と
同記号は同部分を表すか或いは同じ意味を持つものとす
る。
図に於いて、ＱＣはメモリ・セルのトランスファ・ゲー
ト・トランジスタ、ＮＣはメ”モリ・セル内のノード、
Ｃ８は情報蓄積キャパシタ、Ｃ２乃至Ｑ９はトランジス
タ、Ｎ１及びＮ２はノード、φＯ乃至φ２はクロック信
号をそれぞれ示している。尚、トランジスタＣ２乃至Ｑ
９はセンス増幅器を構成している。
ト・トランジスタ、ＮＣはメ”モリ・セル内のノード、
Ｃ８は情報蓄積キャパシタ、Ｃ２乃至Ｑ９はトランジス
タ、Ｎ１及びＮ２はノード、φＯ乃至φ２はクロック信
号をそれぞれ示している。尚、トランジスタＣ２乃至Ｑ
９はセンス増幅器を構成している。
本実施例に於いて、先ず、読み出しを行う場合について
説明する。尚、ここでは、メモリ・セルに情報“Ｉ”
（Ｖｃｃレベル）が蓄積されているものとする。
説明する。尚、ここでは、メモリ・セルに情報“Ｉ”
（Ｖｃｃレベル）が蓄積されているものとする。
リセット用トランジスタＱ１のゲートにリセット・クロ
ック信号Ｒ３Ｔを入力してオンとなし、セル・プレート
ＣＰ及びビット線ＢＬをＩＡＶｃｃにブリ・チャージす
る。
ック信号Ｒ３Ｔを入力してオンとなし、セル・プレート
ＣＰ及びビット線ＢＬをＩＡＶｃｃにブリ・チャージす
る。
リセット・クロック信号Ｒ３ＴをＶＣＣレベルからＶＳ
ＳＳＳレベル下させるとリセット用トランジスタＱ１は
オフとなり、ビット線ＢＬは％ＶＣＣのレベルを維持し
てフローティング状態になる。
ＳＳＳレベル下させるとリセット用トランジスタＱ１は
オフとなり、ビット線ＢＬは％ＶＣＣのレベルを維持し
てフローティング状態になる。
ワード線ＷＬをＶＳＳレベルからＶｃｃ以上のレベルに
上昇させると、情報蓄積キャパシタからの情報はトラン
スファ・ゲート・１−ランジスタＱＣを介してビット線
ＢＬに現れるから、その電位は僅かに上昇する。
上昇させると、情報蓄積キャパシタからの情報はトラン
スファ・ゲート・１−ランジスタＱＣを介してビット線
ＢＬに現れるから、その電位は僅かに上昇する。
その電位上昇は、トランジスタＱ３を介してノードＮ２
に伝えられ、その電位を上昇させる。
に伝えられ、その電位を上昇させる。
セル・プレートＣＰのレベルは、トランジスタＱ２を介
してノードＮ１にも伝えられ、雑音がない場合、その電
位は％ＶＣＣである。
してノードＮ１にも伝えられ、雑音がない場合、その電
位は％ＶＣＣである。
ノードＮ１及びＮ２間のレベルに差がついた状態でクロ
ック信号φ０をＶＣＣレベルからＶＳＳレベルに降下さ
せ、トランジスタＱ２及びＱ３をオフにする。
ック信号φ０をＶＣＣレベルからＶＳＳレベルに降下さ
せ、トランジスタＱ２及びＱ３をオフにする。
引き続いて、クロック信号φ１を上昇させ、クロック信
号φ２を降下させ、トランジスタＱ４及びＱ５からなる
フリップ・フロップ回路、トランジスタＱ６及びＱ７か
らなるフリップ・フロップ回路の動作でノードＮ１及び
Ｎ２間の差電圧を増幅する。
号φ２を降下させ、トランジスタＱ４及びＱ５からなる
フリップ・フロップ回路、トランジスタＱ６及びＱ７か
らなるフリップ・フロップ回路の動作でノードＮ１及び
Ｎ２間の差電圧を増幅する。
このような増幅をしただけでは、ビット＆ｌＬのレベル
は％Ｖｃｃのままである。
は％Ｖｃｃのままである。
そこで、今、ノードＮ１はロー・レベル（″Ｌ″レベル
）、ノードＮ２はハイ・レベル（”Ｈ”レベル）であり
、そして、ノードＮ１のレベルはトランジスタＱ５及び
Ｑ８のゲートに入力されているので、それ等トランジス
タＱ５及びＱ８はオンであり、従って、ビット線ＢＬは
ノードＮ２のレベル、即ち、Ｖｃｃレベルにチャージ・
アップされる。
）、ノードＮ２はハイ・レベル（”Ｈ”レベル）であり
、そして、ノードＮ１のレベルはトランジスタＱ５及び
Ｑ８のゲートに入力されているので、それ等トランジス
タＱ５及びＱ８はオンであり、従って、ビット線ＢＬは
ノードＮ２のレベル、即ち、Ｖｃｃレベルにチャージ・
アップされる。
前記とは逆の場合、即ち、ノードＮ１が“Ｈ”レベル、
ノードＮ２が”Ｌ”レベルであるとき、トランジスタＱ
７及びＱ９がオンとなり、ビット線ＢＬはＶＳＳレベル
となる。
ノードＮ２が”Ｌ”レベルであるとき、トランジスタＱ
７及びＱ９がオンとなり、ビット線ＢＬはＶＳＳレベル
となる。
前記説明した何れの場合も、セル・プレートＣＰは、ト
ランジスタＱ２がオフであることから、！４Ｖｃｃレベ
ルを維持した状態にある。
ランジスタＱ２がオフであることから、！４Ｖｃｃレベ
ルを維持した状態にある。
リセットの場合は極めて簡単であり、先ず、ワード線Ｗ
ＬをＶＣＣレベルからＶＳＳレベルに降下さセル。この
時、ビット線ＢＬに於けるレベルはメモリ・セルの情報
をそのまま蓄えた状態にある。
ＬをＶＣＣレベルからＶＳＳレベルに降下さセル。この
時、ビット線ＢＬに於けるレベルはメモリ・セルの情報
をそのまま蓄えた状態にある。
その状態で、リセット・クロック信号Ｒ３ＴをＶＳＳレ
ベルからＶ。Ｃレベルに上昇させ、また、クロック（Ｋ
号φＯはＶＳＳレベルがらＶＣＣレベルに、そして、ク
ロック信号φ１及びφ２を％ＶＣＣレベルにする。これ
に依り、セル・プレートｃｐ、ビット線ＢＬ、ノードＮ
１及びＮ２は％ＶＣＣレベルにリセットされる。
ベルからＶ。Ｃレベルに上昇させ、また、クロック（Ｋ
号φＯはＶＳＳレベルがらＶＣＣレベルに、そして、ク
ロック信号φ１及びφ２を％ＶＣＣレベルにする。これ
に依り、セル・プレートｃｐ、ビット線ＢＬ、ノードＮ
１及びＮ２は％ＶＣＣレベルにリセットされる。
本発明の半導体記憶装置に於いては、ビット線及びメモ
リ・セルに於ける情報蓄積キャパシタのセル・プレート
をセンス増幅器に接続した構成になっている。
リ・セルに於ける情報蓄積キャパシタのセル・プレート
をセンス増幅器に接続した構成になっている。
前記構成を採ることに依り、センス時に於ける外来雑音
は、ビット線とセル・プレートとの両方に重畳されるの
で、フォールプツト・ビット線形式と同様な相殺効果が
あり、従って、ビット線とセル・プレート間の差電圧が
外来雑音の影響で低減されるような虞はなく、良好なＳ
／Ｎを維持することができ、また、メモリ・セルがビッ
ト線とワード線の各交点に対応して配置され且つ接続さ
れるオープン・ビット線形式になっているから、通常の
フォールプツト・ビット線形式のように１ビット分のメ
モリ・セルの占有面積内に隣接メモリ・セルのワード線
が入り込むようなことはなくなり、面積占有率は通常の
オープン・ビット線形式と同様に小さく、従って、高集
積化する際には有利である。
は、ビット線とセル・プレートとの両方に重畳されるの
で、フォールプツト・ビット線形式と同様な相殺効果が
あり、従って、ビット線とセル・プレート間の差電圧が
外来雑音の影響で低減されるような虞はなく、良好なＳ
／Ｎを維持することができ、また、メモリ・セルがビッ
ト線とワード線の各交点に対応して配置され且つ接続さ
れるオープン・ビット線形式になっているから、通常の
フォールプツト・ビット線形式のように１ビット分のメ
モリ・セルの占有面積内に隣接メモリ・セルのワード線
が入り込むようなことはなくなり、面積占有率は通常の
オープン・ビット線形式と同様に小さく、従って、高集
積化する際には有利である。
第１図は本発明一実施例の要部回路説明図、第２図は第
１図に見られる実施例の具体的な構造を説明する為の要
部切断側面図、第３図は本発明一実施例を詳細に説明す
る為のもので、（Ａ）は要部回路図、（Ｂ）は（Ａ）に
見られる実施例の要所に於ける電圧の推移を示すタイミ
ング・チャート、第４図及び第５図は従来例の要部回路
説明図をそれぞれ表している。 図に於いて、ＢＬ及びＢＬはビット線、ＷＬはワード線
、ＳＡはセンス増幅器、ＭＣは１ビット分のメモリ・セ
ル、ＱＣはメモリ・セルのトランスファ・ゲート・トラ
ンジスタ、Ｃ８は情報蓄積キャパシタ、ＮＣはメモリ・
セル内のノード、ＣＰはセル・プレート、Ｑｌはリセッ
ト用トランジスタ、Ｃ２乃至Ｑ９はトランジスタ、Ｒ１
及びＲ２は分圧抵抗、ＶＣＣは正側電源レベル、ＶＳＳ
は接地側電源レベル、ＲＳＴはリセット・クロック信号
、Ｎ１及びＮ２はノード、φＯ乃至φ２はクロック信号
をそれぞれ示している。 特許出願人 富士通株式会社 代理人弁理士 相 谷 昭 司 代理人弁理士 渡 邊 弘 一 実施例の要部回路説明図 第１図 第２図 実施例の要部回路口 （Ａ） 第３図 ８Ｌ １３１ 従来例の要部回路説明図 第４図 従来例の要部回路説明図 第５図
１図に見られる実施例の具体的な構造を説明する為の要
部切断側面図、第３図は本発明一実施例を詳細に説明す
る為のもので、（Ａ）は要部回路図、（Ｂ）は（Ａ）に
見られる実施例の要所に於ける電圧の推移を示すタイミ
ング・チャート、第４図及び第５図は従来例の要部回路
説明図をそれぞれ表している。 図に於いて、ＢＬ及びＢＬはビット線、ＷＬはワード線
、ＳＡはセンス増幅器、ＭＣは１ビット分のメモリ・セ
ル、ＱＣはメモリ・セルのトランスファ・ゲート・トラ
ンジスタ、Ｃ８は情報蓄積キャパシタ、ＮＣはメモリ・
セル内のノード、ＣＰはセル・プレート、Ｑｌはリセッ
ト用トランジスタ、Ｃ２乃至Ｑ９はトランジスタ、Ｒ１
及びＲ２は分圧抵抗、ＶＣＣは正側電源レベル、ＶＳＳ
は接地側電源レベル、ＲＳＴはリセット・クロック信号
、Ｎ１及びＮ２はノード、φＯ乃至φ２はクロック信号
をそれぞれ示している。 特許出願人 富士通株式会社 代理人弁理士 相 谷 昭 司 代理人弁理士 渡 邊 弘 一 実施例の要部回路説明図 第１図 第２図 実施例の要部回路口 （Ａ） 第３図 ８Ｌ １３１ 従来例の要部回路説明図 第４図 従来例の要部回路説明図 第５図
Claims (1)
- 【特許請求の範囲】 トランスファ・ゲート・トランジスタ及び情報蓄積キャ
パシタからなるメモリ・セルと、 該メモリ・セルが各交点に対応して配置され且つ接続さ
れているビット線及びワード線と、該ビット線及び前記
情報蓄積キャパシタのセル・プレートが接続されたセン
ス増幅器と を備えてなることを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61024956A JPS62184691A (ja) | 1986-02-08 | 1986-02-08 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61024956A JPS62184691A (ja) | 1986-02-08 | 1986-02-08 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62184691A true JPS62184691A (ja) | 1987-08-13 |
Family
ID=12152436
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61024956A Pending JPS62184691A (ja) | 1986-02-08 | 1986-02-08 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62184691A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996039698A1 (en) * | 1995-06-06 | 1996-12-12 | Micron Technology, Inc. | Cell plate referencing for dram sensing |
| US6292417B1 (en) | 2000-07-26 | 2001-09-18 | Micron Technology, Inc. | Memory device with reduced bit line pre-charge voltage |
| US6301175B1 (en) | 2000-07-26 | 2001-10-09 | Micron Technology, Inc. | Memory device with single-ended sensing and low voltage pre-charge |
-
1986
- 1986-02-08 JP JP61024956A patent/JPS62184691A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996039698A1 (en) * | 1995-06-06 | 1996-12-12 | Micron Technology, Inc. | Cell plate referencing for dram sensing |
| US6292417B1 (en) | 2000-07-26 | 2001-09-18 | Micron Technology, Inc. | Memory device with reduced bit line pre-charge voltage |
| US6301175B1 (en) | 2000-07-26 | 2001-10-09 | Micron Technology, Inc. | Memory device with single-ended sensing and low voltage pre-charge |
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