JPH11177036A

JPH11177036A - 半導体記憶装置

Info

Publication number: JPH11177036A
Application number: JP9346404A
Authority: JP
Inventors: Daizaburo Takashima; 大三郎高島
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1997-12-16
Filing date: 1997-12-16
Publication date: 1999-07-02
Anticipated expiration: 2017-12-16
Also published as: JP3961651B2

Abstract

(57)【要約】【課題】縦型トランジスタ等を用いることなく４Ｆ²
サイズのメモリセルを実現し、かつランダムアクセス機
能も保つ。【解決手段】トランジスタのソース・ドレイン端子間
に強誘電体キャパシタを並列接続してメモリセルが構成
され、このメモリセルを複数個直列接続すると共に、該
直列接続部の一端に選択トランジスタを接続してメモリ
セルブロックが構成され、このメモリセルブロックの一
端はビット線に接続され、他端はプレート電極に接続さ
れたＦＲＡＭにおいて、ビット線対をなす２本のビット
線ＢＢＬ０，ＢＬ０Ｋの各々に接続され、同一のワード
線ＷＬに接続される２個のメモリセルブロックは、各々
異なる第１のプレート電極ＰＬＢＬと第２のプレート電
極ＰＬＢＢＬに接続されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置に
係わり、特に強誘電体キャパシタを用いた不揮発性の半
導体記憶装置に関する。

【０００２】

【従来の技術】近年、半導体メモリの一つとして強誘電
体キャパシタ（Ferroelectric Capacitor ）を用いた不
揮発性メモリ（ＦＲＡＭ：Ferroelectric RAM ）が注目
されている。このＦＲＡＭは、不揮発性で、しかも書き
換え回数が１０の１２乗、読み出し，書き込み時間がＤ
ＲＡＭ程度、３Ｖ〜５Ｖの低電圧動作等の長所があるた
め、全メモリ市場を置き換える可能性がある。現状の学
会レベルでは、１ＭビットＦＲＡＭの発表が行われてい
る（H.Koike et al.,1996IEEE International Solid-St
ate Circuit Conference Digest of Technical Paper,p
p.368-369,Feb,1996）。

【０００３】ＦＲＡＭのセルは、開発当初のＳＲＡＭ＋
Shadow Memory 構成から、２トランジスタ＋２キャパシ
タ構成と、ＤＲＡＭの開発と同じく時代と共にセル構成
の簡略化，微細化により、セルサイズが縮小されてき
た。図７４（ａ）に従来のＤＲＡＭの１トランジスタ＋
１キャパシタ構成のメモリセルを、（ｂ）に従来ＦＲＡ
Ｍの１トランジスタ＋１キャパシタ構成のメモリセルを
示す。明らかに、従来ＦＲＡＭの１トランジスタ＋１キ
ャパシタ構成のメモリセルにおいては、もはやＤＲＡＭ
のトランジスタとキャパシタを直列接続する１トランジ
スタ＋１キャパシタ構成と同様である。

【０００４】異なる点は、ＤＲＡＭでは、図７５（ａ）
の電圧−蓄積電荷の関係に示すように、キャパシタとし
て通常のものを用いるが、ＦＲＡＭでは、図７５（ｂ）
の電圧−分極量の関係に示すように、ヒステリス特性を
持つ強誘電体性のものを用いる点である。よって、セル
アレイ構成もＤＲＡＭと同等で、図７４（ｃ）に示すよ
うな、フォールデッドＢＬ構成を取り、最小セルサイズ
は、２Ｆ×４Ｆ＝８Ｆ²となり、これ以上小さくしにく
い。ここで、Ｆは最小加工寸法を示す。

【０００５】無理に４Ｆ²サイズを実現した例として、
縦型トランジスタや縦型ＴＦＴ（Thin Film Transisto
r) を用いた例（K.Sunouchi et al,1998 IEEE IEDM Dig
est of Technical Paper,pp.23-26,Dec, 1989）等が存
在するが、製造が極めて困難である。また、セルトラン
ジスタを直列接続し、その間とＰＬ間にキャパシタを接
続して、ほぼ４Ｆ²サイズを実現する（ＮＡＮＤ型セ
ル）も提案されている（T.Hasegawa et al,1993 IEEE I
nternational Solid-State Circuit Conference Digest
of Technical Paper,pp.46-47,Feb,1993 ）が、ランダ
ムアクセスができず汎用性に乏しい。

【０００６】このように、従来ＦＲＡＭセルにおいて
は、（１）小さい４Ｆ²サイズのメモリセル、（２）製
造が容易な平面トランジスタ、（３）汎用性のあるラン
ダムアクセス機能、の３点を両立できないという第１の
問題点が存在した。

【０００７】また、動作方法で言えば、ＤＲＡＭでは、
キャパシタの一端のプレート電極を(1/2)Ｖｄｄに固定
するが、ＦＲＡＭでは、０Ｖ〜Ｖｄｄ間で、変動させる
点のみ異なる。この点に関しても、図７６（ａ）に示す
ような、プレート電極を変動する方式（T.Sumi et al,1
994 IEEE International Solid-State Circuit Confere
nce Digest of Technical Paper,pp.268-269,Feb,1994
等）から、図７６（ｂ）（ｃ）に示すような、プレート
電極を (1/2)Ｖｄｄに固定する方式（H.Koikeet al.,19
96 IEEE International Solid-State Circuit Conferen
ce Digest ofTechnical Paper,pp.368-369,Feb,1996 、
又はK.Takeuchi et al.,IEICE Trans,Electron.,Vol.E7
9-C,No.2,Feb,1996 ）に切り替わりつつある。

【０００８】プレート電極を０Ｖ〜Ｖｄｄ間を駆動する
方式は、プレート電極には多くのメモリセルが接続さ
れ、負荷容量が大きく、駆動時間が非常に長いため、従
来ＤＲＡＭと比べて、アクセスタイムとサイクルタイム
の両方共動作が遅くなるのが現状である。プレートを
(1/2)Ｖｄｄに固定する方式は、負荷容量の重いプレー
トを駆動する必要が無いため、ＤＲＡＭと同等のアクセ
スタイムとサイクルタイムが実現できる。

【０００９】しかしながら、従来ＦＲＡＭのメモリセル
は、図７４（ｂ）に示すように、ＤＲＡＭと同じくトラ
ンジスタと強誘電体キャパシタを直列接続した構成を取
っており、ストレージノード（ＳＮ）は電源投入後のス
タンドバイ時にフローティングになる。よって、ＳＮに
“１”データ保持時、ＳＮがセルトランジスタのｐｎ接
合部のジャンクションリークによりＶｓｓに降下するた
め、プレレート電極が(1/2)Ｖｄｄ固定の場合、セル情
報が破壊される。よって、 (1/2)Ｖｄｄセルプレート方
式においては、ＤＲＡＭと同様なリフレッシュ動作が必
要になり、パワーの増加の問題や、セルリークスペック
が厳しく製造が困難になる。

【００１０】このように、従来ＦＲＡＭにおいては、高
速動作（ＰＬ電位固定）とリフレッシュ不要の両立は困
難であるという第２の問題点が存在した。

【００１１】また、従来のＦＲＡＭにおいては、次のよ
うな問題点も存在していた。図７７（ａ）は従来ＦＲＡ
Ｍのスタンドバイ状態を示し、図７７（ｂ）はＰＬ駆動
方式の動作を示し、図７７（ｄ）は読み出し時のヒステ
リス曲線上の軌跡を示す。従来の読み出し方式において
は、飽和分極量をＰｓ、残留分極量をＰｒとすると、図
７７（ｄ）に示すように、“１”データはＰｓ＋Ｐｒ、
“０”データはＰｓ−Ｐｒとなり、その差が信号量とな
る（１Ｔ／１Ｃではその半分）。しかしながら強誘電体
キャパシタは、製造ばらつき等により常誘電体成分に大
きなばらつきを持ち、これが読み出しマージンを大きく
劣化させる。例えば、“１”データでは、Ｐｓ＋Ｐｒの
内のＰｓ−Ｐｒ分が常誘電体成分で、“０”データで
は、信号全体が常誘電体成分となる。特にＰＺＴ等の強
誘電体材料では、誘電率自身の値が大きいため、ばらつ
きの絶対値も大きき問題となる。

【００１２】図７７（ｃ）はこの問題を解決する従来方
式を示す。読み出し時、ＰＬをＶｓｓからＶｄｄに上
げ、さらにＶｄｄからＶｓｓに下げた後、センスアンプ
を動作させ信号を増幅する方式である。これの読み出し
時のヒステリス曲線上の軌跡を図７７（ｅ）に示す。
“１”データ（（２）の点）は、一度分極反転して
（１）の点の位置に来るがＰＬを下げることにより
（３）の位置に来る。よって“１”データは、行き帰り
で常誘電体成分がカットされ、残留分極成分：２Ｐｒだ
けビット線に信号として読み出される。“０”データ
は、（３）の点から（１）の点に行き、（３）の点に単
に戻るだけであるため、信号は読み出されない。結局信
号としては、ばらつきの多い常誘電体成分の無い分極成
分２Ｐｒだけとなり、ノイズがなくなる。

【００１３】しかしながらこの方法は、図７７（ｃ）に
示すように、データの再書き込みを行うために、再度Ｐ
Ｌを上げ、ＰＬを下げるため、結局２度ＰＬを上げ下げ
する必要が生じるため、図７７（ｂ）に比べ非常にアク
セスタイム及びサイクルタイムが長くなる問題があっ
た。

【００１４】

【発明が解決しようとする課題】このように従来のＦＲ
ＡＭにおいては、小さい４Ｆ²サイズのメモリセル、製
造が容易な平面トランジスタ、汎用性のあるランダムア
クセス機能、の３点を両立できないという第１の問題点
があり、さらに高速動作（ＰＬ電位固定）とリフレッシ
ュ不要の両立は困難であるという第２の問題があった。
また、強誘電体キャパシタの常誘電体成分のばらつきを
抑制しようとすると、動作が遅くなる問題があった。

【００１５】本発明は、上記の事情を考慮してなされた
もので、その目的とするところは、縦型トランジスタ等
を用いることなく４Ｆ²サイズのメモリセルを実現する
ことができ、かつランダムアクセス機能も保つことので
きる不揮発性の半導体記憶装置を提供することにある。

【００１６】また、本発明の他の目的は、プレート電位
の固定による高速動作とリフレッシュ不要の両立をはか
り得る半導体記憶装置を提供することにある。

【００１７】また、本発明の他の目的は、動作速度の低
下を招くことなく、強誘電体キャパシタの常誘電体成分
のばらつきを抑制することのできる半導体記憶装置を提
供することにある。

【００１８】

【課題を解決するための手段】（構成）上記課題を解決
するために本発明は、次のような構成を採用している。

【００１９】(1) トランジスタのソース・ドレイン端子
間に強誘電体キャパシタを並列接続してメモリセルが構
成され、このメモリセルを複数個直列接続すると共に、
該直列接続部の少なくとも一端に選択トランジスタを接
続してメモリセルブロックが構成され、このメモリセル
ブロックの一端はビット線に接続され、他端はプレート
電極に接続された半導体記憶装置であって、ビット線対
をなす２本のビット線各々に接続され、同一のワード線
に接続される２個のメモリセルブロックは、各々異なる
第１のプレート電極と第２のプレート電極に接続されて
なることを特徴とする。

【００２０】(2) ワード線をゲート電極とするトランジ
スタと、このトランジスタのソース・ドレイン端子間に
並列接続された強誘電体キャパシタと、からメモリセル
が構成され、このメモリセルを複数個直列接続すると共
に、該直列接続部の少なくとも一端に選択トランジスタ
を接続してメモリセルブロックが構成され、このメモリ
セルブロックの一端はビット線に接続され、他端はプレ
ート電極に接続され、該メモリセルブロックを複数個配
置してセルアレイが構成された半導体記憶装置であっ
て、ワード線方向に配置されるメモリセルブロック群に
対し、第１のプレート電極と第２のプレート電極が、１
個毎に交互に、或いは２個毎に、メモリセルブロックに
接続されてなることを特徴とする。

【００２１】(3) トランジスタのソース・ドレイン端子
間に強誘電体キャパシタを並列接続してメモリセルが構
成され、このメモリセルを複数個直列接続すると共に、
該直列接続部の少なくとも一端に選択トランジスタを接
続してメモリセルブロックが構成され、このメモリセル
ブロックの一端はビット線に接続され、他端はプレート
電極に接続された半導体記憶装置であって、電源投入後
のスタンドバイ時は、プレート電極はＶｓｓに、ビット
線はＶｄｄ或いはビット線のＨｉｇｈレベルになってい
ることを特徴とする。

【００２２】(4) トランジスタのソース・ドレイン端子
間に強誘電体キャパシタを並列接続してメモリセルが構
成され、このメモリセルを複数個直列接続すると共に、
該直列接続部の少なくとも一端に選択トランジスタを接
続してメモリセルブロックが構成され、このメモリセル
ブロックの一端はビット線に接続され、他端はプレート
電極に接続された半導体記憶装置であって、電源投入後
のスタンドバイ時は、プレート電極はＶｄｄ或いはビッ
ト線のＨｉｇｈレベルに、ビット線はＶｓｓになってい
ることを特徴とする。

【００２３】(5) トランジスタのソース・ドレイン端子
間に強誘電体キャパシタを並列接続してメモリセルが構
成され、このメモリセルを複数個直列接続すると共に、
該直列接続部の少なくとも一端に選択トランジスタを接
続してメモリセルブロックが構成され、このメモリセル
ブロックの一端はビット線に接続され、他端はプレート
電極に接続され、該メモリセルブロックを複数配置して
メモリセルアレイが構成され、このメモリセルアレイの
セルに外部からデータを書き込むための書き込みバッフ
ァを備えた半導体記憶装置であって、前記書き込みバッ
ファは、サイズの小さい第１の書き込みトランジスタ
と、サイズの大きい第２の書き込みトランジスタからな
り、データ書き込み時は、第１の書き込みトランジスタ
を駆動し始める時間よりも第２の書き込みトランジスタ
を駆動し始める時間を遅く設定してなることを特徴とす
る。

【００２４】(6) トランジスタのソース・ドレイン端子
間に強誘電体キャパシタを並列接続してメモリセルが構
成され、このメモリセルを複数個直列接続すると共に、
該直列接続部の少なくとも一端に選択トランジスタを接
続してメモリセルブロックが構成され、このメモリセル
ブロックの一端はビット線に接続され、他端はプレート
電極に接続された半導体記憶装置であって、前記メモリ
セルのトランジスタと強誘電体キャパシタを接続する配
線と同一の金属配線層で、前記プレート電極の配線を構
成してなることを特徴とする。

【００２５】(7) ワード線をゲート電極とするトランジ
スタと、このトランジスタのソース・ドレイン端子間に
並列接続された強誘電体キャパシタと、からメモリセル
が構成され、このメモリセルを複数個直列接続すると共
に、該直列接続部の少なくとも一端に選択トランジスタ
を接続してメモリセルブロックが構成され、このメモリ
セルブロックの一端はビット線に接続され、他端はプレ
ート電極に接続された半導体記憶装置であって、前記ワ
ード線より上層に形成され、一定間隔おきにワード線と
コンタクトを取るワード線スナップ用の第１の金属配線
層と同一の金属配線層で、前記プレート電極とコンタク
トを取ることを特徴とする。

【００２６】(8) ワード線をゲート電極とするトランジ
スタと、このトランジスタのソース・ドレイン端子間に
並列接続された強誘電体キャパシタと、からメモリセル
が構成され、このメモリセルを複数個直列接続すると共
に、この直列接続部の少なくとも一端に選択トランジス
タを接続してメモリセルブロックが構成され、このメモ
リセルブロックの一端はビット線に接続され、他端がプ
レート電極に接続され、該メモリセルブロックを複数個
配置してメモリセルアレイが構成された半導体記憶装置
であって、ビット線方向で見ると、前記プレート電極を
駆動する駆動回路は、前記メモリセルブロックの１個毎
或いは２個毎に配置されていることを特徴とする。

【００２７】(9) 強誘電体キャパシタを用いた不揮発性
の半導体記憶装置において、ｎＭＯＳトランジスタとｐ
ＭＯＳトランジスタ及び強誘電体キャパシタをそれぞれ
並列接続してメモリセルが構成され、このメモリセルを
複数個直列接続すると共に、該直列接続部の少なくとも
一端にｎＭＯＳトランジスタとｐＭＯＳトランジスタを
並列接続してなる選択スイッチを少なくとも１個以上直
列接続してメモリセルブロックが構成され、このメモリ
セルブロックの一端はビット線に接続され、他端はプレ
ート電極に接続されていることを特徴とする。

【００２８】ここで、本発明の望ましい実施態様として
は、次のものがあげられる。

【００２９】(a) (1)(2)において、アクティブ動作時、
１サイクル中では、第１のプレート電極と第２のプレー
ト電極のいずれか一方のみＶｓｓ〜Ｖｄｄ間を動作し、
他方はＶｓｓのままであること。

【００３０】(b) (2) において、第１，第２のプレート
電極は各々、ビット線方向に隣接するメモリセルブロッ
クで共有していること。

【００３１】(c) (3) において、動作時、１サイクル
中、プレート電極は、一度だけＶｓｓからＶｄｄ或いは
ビット線のＨｉｇｈレベルに上がり、Ｖｓｓに下がるこ
と。

【００３２】(d) (4) において、動作時、１サイクル
中、プレート電極は、一度だけＶｄｄ或いはビット線の
ＨｉｇｈレベルからＶｓｓに下がり、Ｖｄｄ或いはビッ
ト線のＨｉｇｈレベルに上がること。

【００３３】(e) (3)(4)において、メモリセルの強誘電
体キャパシタは、２個以上の抗電圧の異なる強誘電体キ
ャパシタを並列接続して構成していること。

【００３４】(f) (6) において、金属配線層は、強誘電
体キャパシタの上部電極，下部電極の形成後に上層に配
設され、上部電極，下部電極とはコンタクトを介して接
続されること。

【００３５】(g) (7) において、第１の金属配線層とプ
レート配線層のコンタクト間隔は、１ビット線毎、２ビ
ット線毎、４ビット線毎、或いはワード線スナップ間隔
毎であること。

【００３６】（作用）前記(1)(2)によれば、ＰＬ線を分
けることにより、１Ｔ／１Ｃ構成で、ＰＬ駆動方式を採
用しても、選択したワード線に接続されながら、ブロッ
ク選択トランジスタがＯＮされずに、セルデータが読み
出されないセルブロックに接続されるＰＬ線は駆動され
ないため、セルデータが読み出されないセルブロック内
のフローティングノードの電位は変化せず分極データの
低減は起こらない。

【００３７】前記(3)(4)によれば、アクティブ動作時に
既に、ＰＬ電位とＢＬ電位の差がＶｄｄになっており、
ワード線をＯＦＦし、ブロック選択線をＯＮしただけ
で、セルの分極情報がビット線に読み出され、一度ＰＬ
を上げる（或いは下げる）と、ばらつきを持つ常誘電体
成分がキャンセルでき、読み出しの信頼性が向上する。
その後、センスアンプで増幅後、ＰＬを下げる（或いは
上げる）と、セルデータの再書き込みが終了する。よっ
て、一度のＰＬを上げ下げ（下げ上げ）するだけで、ば
らつきのある常誘電体成分をキャンセルでき、高速動作
と高信頼性の両立が可能となる。

【００３８】前記(5) によれば、書き込みスピードが遅
いため、強誘電体メモリ特有のデータの書き込み時のノ
イズを低減できる。

【００３９】前記(6) によれば、セルトランジスタと強
誘電体キャパシタを接続する金属配線を用いて、ＰＬ配
線を構成できるため、ＰＬ配線の抵抗を低減でき、ＰＬ
駆動方式における、ＰＬ配線のＲＣ遅延が短縮できる。

【００４０】前記(7) によれば、ワード線スナップ用の
金属配線を用いて、ＰＬ配線を構成できるため、ＰＬ配
線の抵抗を低減でき、ＰＬ駆動方式における、ＰＬ配線
のＲＣ遅延が短縮できる。

【００４１】前記(8) によれば、プレート線駆動回路の
プレート線駆動トランジスタのサイズを大きくでき、こ
のトランジスタのＯＮ抵抗が低減でき、ＰＬ駆動方式に
おける、ＰＬ配線のＲＣ遅延が短縮できる。

【００４２】前記(9) によれば、メモリセルトランジス
タ及び、ブロック選択トランジスタをフルＣＭＯＳ化で
き、しきい値電圧落ちがなくなり、ワード線、ブロック
選択線をＶｄｄ以上に昇圧しなくても、データの読み出
し書き込みができ、昇圧回路が不要になり、信頼性の向
上及び混載等の容易化が可能となる。

【００４３】

【発明の実施の形態】まず、本発明者らが既に提案して
いる先願の内容について説明する。

【００４４】前述した第１，第２の大きな問題点に対し
て本発明者は、不揮発性の強誘電体メモリで、（１）小
さい４Ｆ²サイズのメモリセル、（２）製造が容易な平
面トランジスタ、（３）汎用性のあるランダムアクセス
機能、の３点が両立でき、しかもＰＬ電位固定で、高速
化を保ちつつ、スタンドバイ中でも、データ保持が可能
でリフレッシュ動作を不要とする半導体記憶装置を提案
した（特願平９−１５３１３７号）。

【００４５】先願の概要を簡単に述べる。図７８、図７
９、図８０に、先願発明のメモリセルの構成回路と動作
例を示す。先願においては、１個のメモリセルは、セル
トランジスタと強誘電体キャパシタの並列接続で構成さ
れ、１つのメモリセルブロックは、この並列接続のメモ
リセルを複数直列接続して、一端はブロック選択トラン
ジスタを介してビット線に接続され、他端はプレートに
接続される。この構成により、平面トランジスタを用い
ながら、４Ｆ²サイズのメモリセルが実現している。

【００４６】図７８（ａ）に示すように、スタンドバイ
時には、全てのセルトランジスタをＯＮにしておき、ブ
ロック選択トランジスタをＯＦＦにしておく。こうする
ことにより、強誘電体キャパシタの両端は、ＯＮしてい
るセルトランジスタにより電気的に短絡されるため、両
端の電位差は発生しない。よって、“１”の分極データ
は、図７８（ａ）のヒステリス曲線の“１”の点、
“０”の分極データは、ヒステリス曲線の“０”の点に
安定に保持される。これにより、スタンドバイ時、ｐｎ
接合リーク等の各種リーク電流があろうと、プレートの
駆動方式が、０Ｖ〜Ｖｄｄ駆動方式であろうと、 (1/2)
Ｖｄｄ固定方式であろうと、セルデータは安全に保持さ
れる。

【００４７】図７８（ｂ）に示すように、アクティブ時
は、読み出したい強誘電体キャパシタに並列に接続され
るセルトランジスタのみＯＦＦにして、ブロック選択ト
ランジスタをＯＮにする。この時、ＰＬとＢＬ間の電位
差が、ＯＦＦしたセルトランジスタに並列接続した強誘
電体キャパシタの両端にのみ印加され、強誘電体キャパ
シタの分極情報がビット線に読み出される。よって、メ
モリセルを直列接続しても、任意のワード線を選択する
ことにより、任意の強誘電体キャパシタのセル情報が読
み出され、完全なランダムアクセスが実現できるわけで
ある。これにより、図７８に示すセルブロックにより、
先願で述べてあるように、オープンＢＬ方式が実現でき
る。

【００４８】さらに、図７８に示すセルブロックを２個
対にして、各々をビット線対（／ＢＬ，ＢＬ）のどちら
かに接続して、２個のセルブロックで同じワード線に接
続される２個のメモルセルを組みにして、２トランジス
タ／２強誘電体キャパシタ（＝２Ｔ／２Ｃ）で１ビット
を記憶すれば、先願で述べてあるように、フォールデッ
ドＢＬ方式が実現できる。

【００４９】また、図７９（ａ）に示すように、ブロッ
ク選択トランジスタを２個直列接続して、一方をＤ（De
pletion ）タイプのトランジスタにし、ブロック選択ト
ランジスタ（ＢＳ０，ＢＳ１）のどちらか一方を“Ｈ”
にすると、２つのセルブロックの一方のデータしかビッ
ト線に読み出されず、ビット線対の他方を参照ビット線
にすれば、これもフォールデッドＢＬ方式が実現でき
る。

【００５０】図７９（ｂ）（ｃ）はフォールデッドＢＬ
方式の動作例に示す。先願で述べてあるように、 (1/2)
Ｖｄｄ固定プレート電極方式（図７９（ｂ））、駆動プ
レート電極方式（図７９（ｃ））が適用できる。

【００５１】しかしながら先願においても、図８０に示
すように、一部の動作モードで不都合が存在していた。
図８０は従来ＦＲＡＭと先願の比較表を示している。従
来ＦＲＡＭでは、２Ｔ／２Ｃセル，１Ｔ／１Ｃセルの両
方において、動作の遅いＰＬ駆動方式しか適用できず、
(1/2)Ｖｄｄ固定ＰＬ方式ではリフレッシュ動作を必要
としていた。これに対して先願のセル方式では、２Ｔ／
２Ｃセル，１Ｔ／１Ｃセルの両方において、高速の (1/
2)Ｖｄｄ固定ＰＬ方式も、ＰＬ駆動方式も適用できる。
しかしながら、１Ｔ／１Ｃセルで、ＰＬ駆動方式におい
ては、動作上大きなノイズが発生する問題が生じる。

【００５２】この問題を図７９を用いて説明する。例え
ば、ＷＬ２を選択して、ＭＣ１を読み書きしたい場合、
ＷＬ２をＨｉｇｈからＬｏｗにして、セルトランジスタ
をＯＮし、ＢＳ０をＬｏｗからＨｉｇｈにして、ブロッ
ク選択トランジスタＱ１をＯＮする。その後、ＰＬをＬ
ｏｗからＨｉｇｈする。

【００５３】ＰＬ電位は、ＭＣ１の強誘電体キャパシタ
の一端に印加され、ビット線（／ＢＬ）電位は、ＭＣ１
の強誘電体キャパシタの他端に印加されるため、／ＢＬ
をＶｓｓにプリチャージしてあった場合、ＰＬをＶｓｓ
からＶｄｄにすることにより、強誘電体キャパシタの両
端にＶｄｄ−Ｖｓｓの電位差が印加され、分極データが
読み出されるわけである。この時、ＢＳ１はＬｏｗレベ
ルであり、ブロック選択トランジスタＱ２はＯＦＦされ
たままのため、ビット線ＢＬにはＭＣ２のセル情報が読
み出されない。よって、ＢＬ側を参照ビット線として、
フォールデッドＢＬ方式が取れるわけである。

【００５４】しかし、ＭＣ２の強誘電体キャパシタの一
端がＰＬに接続されているために、ＭＣ２の強誘電体キ
ャパシタの一端もＶｓｓからＶｄｄに上がる。この時、
ＭＣ２の他端（ｎ１）及びＯＮしている非選択のセルト
ランジスタに接続されるｎ２〜ｎ３のノードは、ＷＬ２
に接続されるセルトランジスタがＯＦＦしているためフ
ローティングになる。よって、ｎ１〜ｎ３には必ず寄生
容量（総計をＣtot とすると）が存在するため、これら
のノードは、ＰＬがＶｓｓからＶｄｄに変化すると、強
誘電体キャパシタの両端には、０Ｖではなく、Ｃtot ／
（ＣＭＣ２＋Ｃtot ）×Ｖｄｄの電位差が発生する。即
ち寄生容量により、ｎ１〜ｎ３の電位がＶｓｓからＶｄ
ｄに変化せず、僅かに電位が下がり、ノイズとなり一部
分極データが破壊される問題点があった。

【００５５】先願で述べたように、 (1/2)Ｖｄｄ固定方
式でも同様にｎ１〜ｎ３はフローティングになるが、Ｐ
Ｌ電位が不動のため、アクティブ時間だけ、リーク等に
よりｎ１〜ｎ３が電位が変動しなければ問題ない。アク
ティブ時間は通常ｔＲＣmax＝１０μｓであるため、こ
の時間は短く問題がない。

【００５６】このように、先願の強誘電体メモリにおい
ては、製造の容易化、ランダムアクセル機能を保ちつ
つ、高集積化を実現し、さらにビット線容量の低減、低
ノイズ化をも可能にし、また高速化を保ちつつリフレッ
シュ動作を不要とすることができるが、１トランジスタ
＋１キャパシタ構成で、プレート駆動方式を適用する場
合、フローティング起因のノイズが存在していた。本発
明では、このような問題をも解決している。

【００５７】以下、本発明の実施形態を図面を参照とし
て説明する。

【００５８】（第１の実施形態）図１は本発明の第１の
実施形態に係わるＦＲＡＭを示す回路構成図、図２は同
実施形態の具体的な動作例を示す信号波形図である。本
実施形態は、先願と同様に、１個のメモリセルは、セル
トランジスタと強誘電体キャパシタの並列接続で構成さ
れ、１つのメモリセルブロックは、この並列接続のメモ
リセルを複数直列接続して構成され、一端はブロック選
択トランジスタを介してビット線に接続され、他端はプ
レートに接続される。この構成により、平面トランジス
タを用いて、４Ｆ²サイズのメモリセルが実現できる。

【００５９】図１に示すように、ブロック選択トランジ
スタを２個直列接続して、一方をＤタイプのトランジス
タにし、ブロック選択トランジスタ（ＢＳ０，ＢＳ１）
のどちらか一方をＨｉｇｈにすると、２つのセルブロッ
クの一方のデータしか、ビット線に読み出されず、ビッ
ト線対の他方を参照ビット線とするフォールデッドＢＬ
方式が実現でき、１個のセルトランジスタと１個の強誘
電体キャパシタで１ビットのデータを記憶する１Ｔ／１
Ｃセルが構成できる。

【００６０】本実施形態が先願と異なる点は、従来１種
類であったプレート線が、本実施形態においては、２種
類のプレート線（ＰＬＢＢＬ、ＰＬＢＬ）に分離されて
いる点である。ビット線対のＢＢＬｉ（ＢＢＬ０、ＢＢ
Ｌ１）側に接続されるセルブロックには、プレート線Ｐ
ＬＢＢＬが接続され、ビット線対のＢＬｉ（ＢＬ０，Ｂ
Ｌ１）側に接続されるセルブロックには、プレート線Ｐ
ＬＢＬが接続される構成となる。

【００６１】このようにプレート線を分離することによ
り、図２（ｂ）に示すように、動作時、ＢＢＬｉ側のセ
ルブロック内のセルを選択する場合、ＰＬＢＢＬのみ０
Ｖ→Ｖｄｄ→０Ｖと駆動してセルデータを読み書きし、
参照ビット線となるＢＬｉ側に接続されるセルブロック
に接続されるプレート線ＰＬＢＬは０Ｖのままであるた
め、フローティングになるセルノードは、０Ｖのまま
で、従来分極データが一部破壊される問題を、本実施形
態では回避できる。

【００６２】セルノードがフローティングであっても、
プレート線が０Ｖであれば、セルノードは、セルノード
と０Ｖにバイアスされた基板（又はウエル）とのｐｎ接
合のリークにより常に０Ｖになるため、強誘電体キャパ
シタ両端の電位差は０Ｖのままで、分極データは保存さ
れる。本実施形態により、高密度の１Ｔ／１Ｃ構成で、
低電圧動作が可能となるＰＬ駆動方式で、しかもフロー
ティングによる分極データ破壊の問題を回避しつつ実現
可能となる。

【００６３】本発明の構成においても、１Ｔ／１Ｃ構成
ばかりでなく、２Ｔ／２Ｃ構成が実現できる。この場
合、図２（ａ）に示すように、ブロック選択信号ＢＳ０
とＢＳ１を動作時両方Ｈｉｇｈレベルにし、ビット線対
ＢＢＬｉ，ＢＬｉにつながるセルブロック両方とも選択
して、プレート線もＰＬＢＢＬ，ＰＬＢＬ両方動作させ
れば実現できる。

【００６４】また、図２（ａ）（ｂ）の方式を同じチッ
プ内で実現するようにしておくこともできる。こうする
ことにより、例えば２Ｔ／２Ｃ構成の製品を販売する場
合でも、試験では１Ｔ／１Ｃ構成で動作させ、強誘電体
キャパシタ１個毎に評価試験ができるメリットがある。
１個のセルブロック毎に、２つのプレート線を接続する
とその分だけチップ面積が増加するが、図に示すよう
に、ビット線方向に隣接した２個のセルブロックでプレ
ート線を共有すれば、実質的に１個のセルブロック毎に
１本のプレート線接続となり、面積増を抑えられる。

【００６５】（第２の実施形態）図３は、本発明の第２
の実施形態に係わるＦＲＡＭを示す回路構成図である。
図１に示した第１の実施形態と異なる点は、セルブロッ
クにつながるセル数を４個から８個に増やしたことにあ
る。この場合でも、第１の実施形態と同様の効果があ
る。このように、セル数は４個，８個，１６個，３２
個，６４個と任意に設計できる。セルブロック内のセル
数を増やせば増やすほどプレート分離によるチップ面積
増の影響は低減できる。

【００６６】図４は、図３の変形例であり、Ｄタイプの
トランジスタを用いるのではなく、このトランジスタを
無くし、ソース側とドレイン側を直接接続した場合を示
している。この場合でも動作は図２と同じで、図１、図
３と同じ効果がある。さらに、非選択セルブロックのＤ
タイプのトランジスタ部分の容量がビット線容量として
見えないメリットがある分、ビット線容量が低減でき
る。

【００６７】（第３の実施形態）図５〜図１３は本発明
の第３〜第７の実施形態を示し、図１の構成にダーミセ
ル部分を加えた場合の実施形態である。これらの実施形
態も当然図１と同様に、フローティングによる分極デー
タ破壊の問題は回避できる。勿論、図３、図４のの形態
も適用できるし、セルブロック内のセル数も任意に設計
できる。

【００６８】図５は、本発明の第３の実施形態に係わる
ＦＲＡＭを示す回路構成図であり、強誘電体メモリセル
ブロック及びタミーセル構成を示している。ダミーセル
においてもメモリセルと同様に、強誘電体キャパシタと
セルトランジスタの並列接続で構成され、これをメモリ
セルと同様に複数個並列接続してダミーセルブロックを
構成する。本実施形態では、ビット線対（ＢＢＬｉ，Ｂ
Ｌｉ）で１個のダミーセルブロックを共有している。例
えば、ＢＢＬｉにセルデータを読み出す場合、ＤＢＳ０
をｈｉｇｈレベルにすれば、ダミーセルが参照ビット線
側のＢＬｉに接続され、ＢＬｉにセルデータを読み出す
場合、ＤＢＳ１をｈｉｇｈレベルにすれば、ダミーセル
が参照ビット線側のＢＢＬｉに接続される。

【００６９】図６は、図５の構成の動作例を示す。図６
（ａ）は１Ｔ／１Ｃ構成で、プレート駆動方式の場合を
示す。ＷＬ２及びＤＷＬ２をＬｏｗレベル、ＢＳ０及び
ＤＢＳ０をＨｉｇｈレベルにして、メモリセル及びダミ
ーセルをビット線に接続後、メモリセルブロック用プレ
ート線（ＰＬＢＢＬ，ＰＬＢＬ）の内の１本と、ダミー
セルブロック用のプレート線（ＤＰＬ）を駆動すること
により、セルデータとダミーセルデータがビット線に読
み出される。データの読み書き後、ＢＳ０を下げ、ＷＬ
２を上げ、ビット線をＶｓｓにプリチャージした後も、
ＤＷＬをＬｏｗ、ＤＢＳ０をＨｉｇｈに保つことによ
り、ダミーセルに“０”データが再書き込みされる。そ
の後、ＤＢＳ０を下げＤＷＬ２を上げることにより、ア
クティブ動作が終了する。

【００７０】ダミーセルの強誘電体キャパシタの面積を
メモリセルの強誘電体キャパシタ面積より大きき設計し
ておくと、ダミーセルの“０”データがメモリセルの
“０”データと“１”データ間に来ることができ、基準
となり得る。

【００７１】図６（ｂ）は、 (1/2)Ｖｄｄ固定プレート
方式動作の場合を示し、図６（ａ）に比べ、プレートを
固定させた点を除き動作は同様である。

【００７２】（第４の実施形態）図７は、本発明の第４
の実施形態に係わるＦＲＡＭを示す回路構成図であり、
強誘電体メモリセルブロック及びダミーセル構成を示し
ている。図５と異なる点は、ダミーセルブロック内にリ
セットトランジスタ（Ｑ３，Ｑ４）とリセット信号（Ｒ
ＳＴ）を追加した点である。本実施形態の効果として
は、図５と比較してサイクルタイムが短くなるメリット
がある。その動作例を図８に示す。

【００７３】図８（ｂ）は１Ｔ／１Ｃ構成で、プレート
駆動方式の場合を示す。ＷＬ２及びＤＷＬ２をＬｏｗレ
ベル、ＢＳ０及びＤＢＳ０をＨｉｇｈレベルにして、メ
モリセル及びダミーセルをビット線に接続後、メモリセ
ルブロック用プレート線（ＰＬＢＢＬ，ＰＬＢＬ）の内
１本と、ダミーセルブロック用のプレート線（ＤＰＬ）
を駆動することによりセルデータとダミーセルデータが
ビット線に読み出される。

【００７４】その後、センスアンプ動作前、或いは動作
後、ＤＢＳ０を下げ、ダミーセルブロックとビット線を
分離して、複数の直列接続されたダミーセルブロックの
一端のプレート線をＨｉｇｈに保ったまま、ＲＳＴ線を
上げ、他端をＶｓｓ１に落とし、選択されたダミーセル
の強誘電体キャパシタの両端にＶｄｄの電位差を印加し
てダミーセルに“０”データを再書き込みする。なお、
ダミーセルの強誘電体キャパシタの面積ばかりでなく、
ダミープレート電位、リセット電位（Ｖｓｓ１）を自由
に設計することでもリファレンス電位を設定できる。

【００７５】その後、ＲＳＴ線を下げ、プレート線（Ｄ
ＰＬ）を下げ、ＤＷＬ２を上げることにより、アクティ
ブ動作は終了する。メモリセルの（再）書き込み動作及
び、ＷＬ２，ＢＳ０のリセット動作はダミーセル動作と
並列で実行でき、図６のように、ＷＬ２，ＢＳ０のリセ
ット後、ダミーセルの再書き込み動作をする必要がな
く、サイクルタイムの短縮が図れる。

【００７６】図８（ａ）は、 (1/2)Ｖｄｄ固定プレート
方式動作の場合を示し、図８（ｂ）に比べ、プレートを
固定させた点を除き動作は同様である。

【００７７】（第５の実施形態）図９は、本発明の第５
の実施形態に係わるＦＲＡＭを示す回路構成図であり、
強誘電体メモリセルブロック及びダミーセル構成を示し
ている。本実施形態では、ダミーセルに常誘電体キャパ
シタを用いている。

【００７８】本実施形態のように常誘電体キャパシタを
用いた場合、ダミーセルキャパシタ面積が大ききなるデ
メリットがある反面、疲労、relaxation(depolarizatio
n)、Imprint 等の膜の劣化が小さく（無く）、リファレ
ンス電位が安定化するメリットがある。図９のダミーセ
ルは、常誘電体キャパシタと、これをショートさせるト
ランジスタ（Ｑ５，Ｑ６）とこれを制御する信号線（Ｒ
ＳＴ）と、ビット線対の内の一方に接続する選択トラン
ジスタ（Ｑ７，Ｑ８）と、その制御線（ＤＷＬ０，ＤＷ
Ｌ１）と、プレート線（ＤＰＬ）から構成されている。

【００７９】（第６の実施形態）図１０は、本発明の第
６の実施形態に係わるＦＲＡＭを示す回路構成図であ
り、強誘電体メモリセルブロック及びダミーセル構成を
示している。本実施形態では、図９と同様に常誘電体キ
ャパシタを用いたダミーセルを用いている。

【００８０】本実施形態が図９のダミーセルと異なる点
は、ＲＳＴ信号を用いて、常誘電体キャパシタをショー
トさせるのでは無く、常誘電体キャパシタの一端をプレ
ートに接続して、他端をＲＳＴ信号をＨｉｇｈレベルに
することにより、任意の電位Ｖｓｓ１に接続して、常誘
電体キャパシタをＤＰＬ−Ｖｓｓ１の電位差にリセット
することにある。ます、図９、図１０は次の図１１に示
すように、同じ動作が可能である。

【００８１】図１１（ａ）は、１Ｔ／１Ｃ構成で、プレ
ート駆動方式の場合を示す。ＷＬ２をＬｏｗレベル、Ｂ
Ｓ０をＨｉｇｈレベルにして、メモリセルをビット線に
接続し、ＤＷＬ０をＨｉｇｈレベルにしてダミーセルを
リファレンスビット線に接続する。その後、セルブロッ
ク用プレート線（ＰＬＢＢＬ，ＰＬＢＬ）の内の１本を
駆動して、セルデータをビット線に読み出し、ダミーセ
ルは、ダミーセルプレート線（ＤＯＰＬ）を駆動するこ
とによりキャパシタカップリングにより、リファレンス
ビット線を所望の電位にする。その後、ＤＷＬ０を下
げ、ＤＰＬ線をＶｓｓにし、ＲＳＴ線をＨｉｇｈレベル
にすることにより、ダミーセルの常誘電体キャパシタの
電位差を０Ｖにリセットできし、アクティブ動作が終了
する。

【００８２】図１１（ｂ）は、 (1/2)Ｖｄｄ固定プレー
ト方式動作の場合を示し、図１１（ａ）に比べ、プレー
トを固定させた点を除き動作は同様である。但し、ダミ
ーセルのプレートはキャパシタカップリングを用いるた
め、駆動する。なお、ダミーセルプレート線を (1/2)Ｖ
ｄｄ（或いは任意の電位）に固定することも可能で、例
えば、図９において、スタンドバイ時、ＤＰＬを (1/2)
Ｖｄｄにしておいて、ＲＳＴを下げると、常誘電体キャ
パシタの両端は (1/2)Ｖｄｄになっているため、ＤＷＬ
０を上げると自動的にキャパシタカップリングでリファ
レンスビット線電位が上がるため動作が可能となる。

【００８３】なお、図１０の例では、スタンドバイ時、
常誘電体キャパシタの両端を (1/2)Ｖｄｄにしておくた
めには、ＤＰＬばかりでなく、Ｖｓｓ１も (1/2)Ｖｄｄ
に設定しておく必要がある。

【００８４】（第７の実施形態）図１２は、本発明の第
７の実施形態に係わるＦＲＡＭを示す回路構成図であ
り、強誘電体メモリセルブロック及びダミーセル構成を
示している。本実施形態においては、図９、図１０と同
様に、常誘電体キャパシタを用いたダミーセルを用いて
いるが、プレート線（ＤＰＬ）と常誘電体キャパシタと
選択トランジスタでダミーセルを構成し、リセットトラ
ンジスタを省略している。図１２のメリットは、リセッ
トトランジスタ、リセット信号が要らず、最も素子数が
少なくて済む点である。この動作例を図１３に示す。

【００８５】図１３（ａ）は１Ｔ／１Ｃ構成で、プレー
ト駆動方式の場合を示す。ＷＬ２をＬ０ｗレベル、ＢＳ
０をＨｉｇｈレベルにして、メモリセルをビット線に接
続する。同時に、スタンドバイ時に両方Ｈｉｇｈレベル
であった、ダミーセル用選択線ＤＷＬ０，ＤＷＬ１の
内、セルデータが読み出されるビット側の選択線のみを
ＨｉｇｈレベルからＬｏｗレベルに下げ、常誘電体キャ
パシタをリファレンスビット線にのみ接続する。

【００８６】その後、セルブロック用プレート線（ＰＬ
ＢＢＬ，ＰＬＢＬ）の内の１本を駆動して、セルデータ
をビット線に読み出し、ダミーセルは、ダミーセルプレ
ート線（ＤＰＬ）を駆動することによりキャパシタカッ
プリングにより、リファレンスビット線を所望の電位に
する。センス動作後、ＤＰＬを下げ、その後、ダミーセ
ル用選択線ＤＷＬ０，ＤＷＬ１を両方Ｈｉｇｈに戻す。
セルデータ書き込み後、ビット線がＶｓｓにプリチャー
ジされると、ＤＷＬ１，ＤＷＬ０がＨｉｇｈのため、自
動的に、常誘電体キャパシタの両端は０Ｖになりリセッ
トされる。

【００８７】図１３（ｂ）は、 (1/2)Ｖｄｄ固定プレー
ト方式動作の場合を示し、図１３（ａ）に比べ、プレー
トを固定させた点を除き動作は同様である。但し、ダミ
ーセルのプレート線は駆動する必要が生じる。

【００８８】（第８の実施形態）図１４は、本発明の第
８の実施形態に係わるＦＲＡＭの動作方式を示す信号波
形図である。

【００８９】本実施形態は先願と同様に、１個のメモリ
セルは、セルトランジスタと強誘電体キャパシタの並列
接続で構成され、１つのメモリセルブロックは、この並
列接続のメモリセルを複数直列接続して、一端はブロッ
ク選択トランジスタを介してビット線に接続され、他端
はプレートに接続されるメモリセルに適用でき、先願の
方式と比べ、強誘電体キャパシタの常誘電体成分のばら
つきを制御しつつ、高速動作が可能となる。

【００９０】前記図７７で示したように、シングルプレ
ート方式（図７７（ｂ））においては、プレート電極を
動作時、Ｖｓｓ→Ｖｄｄ→Ｖｓｓと１回動作させればよ
かったが、図７７（ｄ）に示したように、飽和分極量を
Ｐｓ、残留分極量をＰｒとすると、“１”データはＰｓ
＋Ｐｒ、“０”データはＰｓ−Ｐｒとなり、その差が信
号量となる（１Ｔ／１Ｃではその半分）。しかしながら
強誘電体キャパシタは、製造ばらつき等により常誘電体
成分に大きなばらつきを持ち、これが読み出しマージン
を大きく劣化させる問題点が有った、さらに、この問題
を解決する従来方式のダブルプレート方式（図７７
（ｃ））は、プレート電圧を動作時、Ｖｓｓ→Ｖｄｄ→
Ｖｓｓ→Ｖｄｄ→Ｖｓｓと２度動作させ、図７７（ｅ）
に示したように、行き帰りで常誘電体成分をキャンセル
でき、ばらつきの問題点をキャンセルできるメリットが
ある反面、２度ＰＬを上げ下げする必要が生じるため、
非常にアクセスタイム及びサイクルタイムが長くなる問
題点があった。

【００９１】これに対して図１４においては、１度のプ
レート駆動で、２度プレート駆動したのと同様に、常誘
電体成分をキャンセルできる。２種類の動作が可能であ
り、図１４（ａ）は、プリチャージ時、プレート（Ｐ
Ｌ) を０Ｖ、ビット線（ＢＬｓ）をＶｄｄに逆にプリチ
ャージする。これにより、ＷＬ２を下げ、ＢＳ０を下げ
るだけで、プレートを駆動すること無く、選択した強誘
電体キャパシタの両端にＶｄｄの電位が印加される。

【００９２】従来方式のメモリセルにおいては、セルト
ランジスタと強誘電体キャパシタが直列接続されてお
り、スタンドバイ時、セルノードがフローティングであ
るため、プレートを０Ｖにしておかなければ、ジャンク
ションリークによりセル分極データが破壊されるし、ビ
ット線電位も０Ｖにしておかなければ、トランジスタリ
ークによりセル分極データが破壊される問題点があった
が、先願のメモリセル構成においては、スタンドバイ
時、セルトランジスタがＯＮして、強誘電体キャパシタ
が常にショートされているため、プレート電位、ビット
線電位に制限が無いメリットがあった。本実施形態のス
タンドバイ時のプレート電位とビット線電位の逆プリチ
ャージは、このメリットを生かしている。

【００９３】このような読み出し方式により、“１”デ
ータは図７７（ｅ）の（２）の点から（１）の点に、
“０”データは（３）の点から（１）の転移に遷移し
て、分極データがビット線に読み出される（図７７
（ｅ）において、ｘ軸の極性は従来方式の説明と逆であ
る）。その後、ＰＬを初めて、Ｖｄｄに上げると、
“１”データは図７７（ｅ）の（１）の点から（３）の
点に、“０”データも（１）の点から（３）の転移に遷
移する。これにより、“１”データは、行き帰りで常誘
電体成分がカットされ、残留分極成分：２Ｐｒだけビッ
ト線に信号として読み出される。“０”データは、
（３）の点から、（１）の点に行き、（３）の点に単に
戻るだけであるため、信号は読み出されない。結局、信
号としては、ばらつきの多い常誘電体成分の無い、分極
成分２Ｐｒだけとなり、ノイズがなくなる。

【００９４】この後、ビット線対の電位差をセンスアン
プ回路で増幅する。プレートがＶｄｄのままにしておく
と、０Ｖに下げられた“０”データの再書き込みが行わ
れ、その後、プレートをＶｓｓに下げると、Ｖｄｄに上
げられた“１”データの再書き込みが行われ、再書き込
みが終了する。その後、ＢＳ０を下げ、ＷＬ２を上げ、
ビット線をＶｄｄにプリチャージしてアクティブ動作が
終了する。つまり、本実施形態により、プレートは１回
の上げ下げ動作だけで済み、高速化とばらつきキャンセ
ルの両立が実現できる。

【００９５】図１４（ｂ）は、図１４（ａ）に対しプレ
ートとビット線の電位を完全に逆動作させた場合を示
す。この方法においても、１度のプレート駆動で、２度
プレート駆動したと同様に、常誘電体成分をキャンセル
できる。プリチャージ時、プレート（ＰＬ）をＶｄｄ、
ビット線（ＢＬｓ）をＶｓｓに逆にプリチャージする。
これにより、ＷＬ２を下げ、ＢＳ０を下げるだけで、プ
レートを駆動すること無く、選択した強誘電体キャパシ
タの両端にＶｄｄの電位が印加される。

【００９６】このような読み出し方式により、“１”デ
ータは図７７（ｅ）の（２）の点から（１）の点に、
“０”データは（３）の点から（１）の転移に遷移し
て、分極データがビット線に読み出される。その後、Ｐ
Ｌを初めて、Ｖｓｓに下げると、“１”データは図７７
（ｅ）の（１）の点から（３）の点に、“０”データも
（１）の点から（３）の転移に遷移する。

【００９７】これにより、“１”データは、行き帰で常
誘電体成分がカットされ、残留分極成分：２Ｐｒだけビ
ット線に信号として読み出される。“０”データは、
（３）の点から、（１）の点に行き、（３）の点に戻る
だけであるため、信号は読み出されない。結局信号とし
ては、ばらつきの多い常誘電体成分の無い、分極成分２
Ｐｒだけとなり、ノイズがなくなる。

【００９８】この後、ビット線対の電位差をセンスアン
プ回路で増幅する。プレートがＶｓｓのままにしておく
と、Ｖｄｄに上げられた“１”データの再書き込みが行
われ、その後、プレートをＶｄｄに上げると、Ｖｓｓに
下げられた“０”データの再書き込みが行われ、再書き
込みが終了する。その後、ＢＳ０を下げ、ＷＬ２を上
げ、ビット線をＶｓｓにプリチャージしてアクティブ動
作が終了する。結局本発明により、プレートは一回の下
げ上げ動作だけで済み、高速化とばらつきキャンセルの
両立が実現できる。

【００９９】図１４（ａ）（ｂ）の方式は、先願の２Ｔ
／２Ｃ方式（図１５（ａ））にも適用できるし、プレー
ト電極を分離した、本発明の方式（図１５（ｂ））にも
適用できる。この場合、１Ｔ／１Ｃ，２Ｔ／２Ｃの両方
が実現できる。

【０１００】（第８の実施形態）図１６は、本発明の第
９の実施形態に係わるＦＲＡＭの動作を示す信号波形図
である。図１４、図１５のプレート、ビット線逆プリチ
ャージ方式適用時の、電源ＯＮ、電源ＯＦＦ時の動作シ
ーンケンスを示す。図１６（ａ）は、図１４（ａ）の場
合を示し、図１６（ｂ）は図１４（ｂ）の場合を示す。

【０１０１】図１６（ａ）において、電源ＯＮ時は、電
源が完全に立ち上がって、プレート電位をＶｓｓに保ち
つつ、内部ノードが安定してから、ビット線電位（ビッ
ト線プリチャージ電源：ＶＢＬ）をＶｄｄにすれば、セ
ルデータが破壊されなく、電源ＯＦＦ時は、ＶｄｄがＶ
ccmin に下がる前にビット線電位（ビット線プリチャー
ジ電源：ＶＢＬ）をＶｓｓに下げれば、セルデータが破
壊されない。

【０１０２】図１６（ｂ）において、電源ＯＮ時は、電
源が完全に立ち上がって、ビット線電位（ビット線プリ
チャージ電源：ＶＢＬ）をＶｓｓに保ちつつ、内部ノー
ドが安定してから、プレート電位をＶｄｄにすれば、セ
ルデータが破壊されなく、電源ＯＦＦ時は、ＶｄｄがＶ
ccmin に下がる前にプレート電位をＶｓｓに下げれば、
セルデータが破壊されない。

【０１０３】（第１０の実施形態）図１７は、本発明の
第１０の実施形態に係わるＦＲＡＭのセンスアンプ部構
成を示す図である。図１４（ａ）のプリチャージ時、プ
レートをＶｓｓに、ビット線をＶｄｄにする方式に適用
できるセンスアンプ回路を示す。

【０１０４】センスアンプ回路とは別に、ビット線をプ
リチャージするためのトランジスタが設けられており、
プリチャージ時にＥＱＬ信号をＬｏｗレベルにすること
により、ビット線対をＶｄｄにプリチャージできる。

【０１０５】（第１１の実施形態）図１８は、本発明の
第１１の実施形態に係わるＦＲＡＭのセンスアンプ部構
成を示す図である。図１４（ｂ）のプリチャージ時、プ
レートをＶｄｄに、ビット線をＶｓｓにする方式に適用
できるセンスアンプ回路を示す。この例では、プリチャ
ージ時ＥＱＬ信号をＨｉｇｈレベルにすることにより、
ビット線対をＶｓｓにプリチャージできる。

【０１０６】（第１２の実施形態）ところで、プレート
電位、ビット線電位プリチャージ方式は、先願に示した
ように、１個のメモリセルは、セルトランジスタと複数
の抗電圧の異なる強誘電体キャパシタの並列接続で構成
し、１つのメモリセルブロックは、このメモリセルを複
数直接接続して、一端はブロック選択トランジスタを介
してビット線に接続され、他端はプレートに接続される
メモリセルの構成して１個のメモリセルに２ビット以上
の多ビットの情報を記憶させる方式に適用した場合、大
幅に読み出し信頼性の向上と高速動作の両立が可能とな
る。これは、先願の多ビットセル方式においては、先願
の１ビット方式よりも増して、強誘電体キャパシタの常
誘電体成分のばらつきが大きく見え、これを抑制するこ
とが重要であるためである。

【０１０７】図１９は先願における多ビット／セル方式
のセルブロック等価回路を示す。強誘電体キャパシタＣ
ａとＣｂでは、Ｃａの抗電圧をＶｃａ、Ｃｂの抗電圧を
ＶｃｂとするとＶｃａ＜Ｖｃｂの関係が成り立つ。図２
０は先願における図１９のセル構造の断面図の一例を示
している。ＣａとＣｂでは、Ｃａの強誘電体キャパシタ
の膜厚をＣｂに比べ薄くすることにより実現できる。図
２１は、図１９の多ビット／セル方式の動作を示す、理
論上のヒステリシス曲線を示し、図２２は実際のヒステ
リシス曲線を示す。

【０１０８】図２１を用いて簡単に動作を説明する。図
２１（ａ）は強誘電体キャパシタＣａのヒステリシス曲
線を示し、図２１（ｂ）は強誘電体キャパシタＣｂのヒ
ステリシス曲線を示す。図２１（ｃ）は、ＣａとＣｂを
並列接続した場合のヒステリシス曲線を示す。ＣａとＣ
ｂ各々に１ビットの情報を記憶する。

【０１０９】図２１（ｃ）において、Ｅ''点はＣａ，Ｃ
ｂ各々１データと１データ（＝１１）を記憶している点
を示し同様に、Ｆ''点は１０、Ｃ''点は０１、Ａ''点は
００の結果として４つ状態を持ち、２ビットデータを記
憶する。

【０１１０】読み書き動作としては、Ｃｂの抗電圧以下
の電圧を並列強誘電体キャパシタに印加して、Ｃａのデ
ータを読み出し、その後、Ｃｂの抗電圧以上の電圧を並
列強誘電体キャパシタに印加して、Ｃｂのデータを読み
出し、再書き込みして、その後、Ｃｂの抗電圧以下の電
圧を並列強誘電体キャパシタに印加して、Ｃａの再書き
込みを行うわけである。

【０１１１】しかしながら先願の多ビット／セル方式に
おいては、Ｖｃａ＜Ｖｃｂを実現する場合、実際のＣ
ａ，Ｃｂのヒステリシス曲線は、図２２（ａ）（ｂ）示
すように、ＣａとＣｂでは、抗電界が等しい強誘電体キ
ャパシタ材料の膜厚を変えて構成した場合、厚みが異な
る分だけ誘電率が異なり、Ｃａの常誘電体キャパシタ成
分が大きくなってしまう。結果として、ＣａとＣｂを並
列接続したヒステリシス曲線（図２２（ｃ））は、２種
類の常誘電体キャパシタ成分が交じり、読み出しマージ
ンを劣化させてしまう。特に、Ｃｂの読み出し時、Ｃａ
の大きな常誘電体キャパシタ成分が混じり、常誘電体キ
ャパシタ成分がばらつくと大きな問題点となる。

【０１１２】上記したような多ビット／セル構成で、プ
レート駆動方式を採用する場合も、フォールデッドＢＬ
構成で、ダミーセルを利用する場合は、前記図１で示し
たように、プレート線を２種類に分けることにより、フ
ローティングになるセルノードによるノイズをなくすこ
とができる。図２３は、本発明の第１２の実施形態に係
わるＦＲＡＭの強誘電体メモリセルブロックの断面図で
あり、２ビット／セルでプレートを２種類（ＰＬＢＢ
Ｌ，ＰＬＢＬ）に分離した場合を示している。

【０１１３】この実施形態では、膜厚が異なり、抗電圧
が異なる強誘電体キャパシタを縦方向に形成した場合を
示している。勿論、先願に示したように、膜厚が異なり
抗電圧が異なる強誘電体キャパシタを横方向に積層した
場合も、プレートを容易に分離できる。

【０１１４】（第１３の実施形態）図２４は、先願で説
明したプレート駆動方式を適用した場合の多ビット／セ
ルの動作の具体的な動作タイミングの例を示す。１回目
のＷＬ０２がＬｏｗレベルになるとき、プレート（Ｐ
Ｌ）及び、ビット線（／ＢＬ、ＢＬ）を小振幅動作さ
せ、Ｃａのデータのみ読み出しアレイ外で一時記憶す
る。その後、Ｃａの“１”データと“０”データの両方
場合での差をなくすため、強誘電体キャパシタに一定電
圧を印加して、Ｃａに“０”データを書き込む。

【０１１５】２回目のＷＬ０２がＬｏｗレベルになると
き、プレート（ＰＬ）及び、ビット線（／ＢＬ、ＢＬ）
を大振幅動作させ、Ｃｂのデータの読み書きを行い、最
後に、３回目のＷＬ０２がＬｏｗレベルになるとき、一
時記憶しておいたＣａデータをＣａに再び書き込む。こ
の場合、当然図２２で説明した、常誘電体キャパシタ成
分のノイズは大きなままである。なお、図中、（１）に
示す１回〜３回目間で一々ＷＬ０２とＢＳ０をリセット
せずに、ＷＬ０２をＬｏｗのまま、ＢＳ０をＨｉｇｈの
ままでも動作可能である。

【０１１６】図２５は、本発明の第１３の実施形態にお
ける駆動方式を示す動作タイミング図である。本実施形
態では、１〜３回目でＷＬ０２をＬｏｗのまま、ＢＳ０
をＨｉｇｈの間まで、しかも１回目のＣａのデータ読み
出し後、ＥＱＬをＨｉｇｈにしてビット線対（／ＢＬ，
ＢＬ）をＶｓｓに落し、Ｃａのデータをリセットした後
もプレート（ＰＬ）を小振幅のＨｉｇｈのままにしてお
き、ＥＱＬをＬｏｗにして、ビット線のイコライズを解
除した後、ＰＬを大振幅のＨｉｇｈ電位にしてＣｂのデ
ータを読み出している。これにより、図２４に比べ余分
なプレート動作をなくし、高速動作を実現できる。

【０１１７】（第１４の実施形態）図２６は、本発明の
第１４の実施形態を説明するためのもので、図２５の動
作及びその他の多ビット／セルの動作例の動作を実現す
るコア部回路構成を示している。

【０１１８】図２６（ａ）に示すように、２つの電源Ｖ
ａ，Ｖｂを用いて、φａ，φｂを切り換えることによ
り、図２５に示すような小振幅と大振幅のプレート動作
を実現できる。同様に、図２６（ｂ）に示すように、ｐ
ＭＯＳセンスアンプ回路の電源線（ＶＳＡＨ）をφｓ
ａ，φｓｂを切り換えることにより、２つの電源Ｖａ，
Ｖｂに接続でき、図２５に示すような、小振幅と大振幅
のビット線動作を実現できる。信号ＲＯＮに接続される
トランジスタと強誘電体キャパシタを用いて、１回目の
Ｃａのデータを蓄えるテンポラリイ・レジスタが容易に
実現できる。

【０１１９】図２５に示すように、１回目のＣａデータ
の読み出し動作時でビット線の増幅後、ＲＯＮをＨｉｇ
ｈにして、レジスタ内のキャパシタにＣａのデータを書
き込み、ＲＯＮをＬｏｗにして保持する。例えば、ＲＰ
Ｌ線をＶａにしておけば、“０”データ側のビット線に
接続される強誘電体キャパシタは分極反転、“１”側は
非分極反転となり、データが保持できるわけである。３
回目のＣａデータ書き込み動作時としては、２回目のＣ
ｂデータの読み書き終了後、ＥＱＬをＨｉｇｈにして、
ビット線対をＶｓｓに落としてから、ＥＱＬをＬｏｗに
して、ビット線対をＶｓｓにプリチャージした後、ＲＯ
ＮをＨｉｇｈにしてレジスタデータをビット線に読み出
す。このとき、例えばＲＰＬ線をＶａ電位に設定してお
けば、２個の強誘電体キャパシタの１個が分極反転読み
出し、他方が非分極反転読み出しとなる。

【０１２０】この後、ビット線を増幅して、Ｃａデータ
をメモリセルに再書き込みする。データの再書き込みに
おけるＰＬ動作としては、図２５の(2) に示すように、
ビット線の増幅後、ＰＬを上げ下げしてもよいし、図２
５の(1) に示すように、２回目の読み書き後のＥＱＬを
Ｈｉｇｈにした状態で、ＰＬを前もって上げておいて、
ビット線増幅後ＰＬを下げてもよい。また、１回目のＣ
ａの読み出しときは、図２５の(3) のように、図２６
（ｂ）のφｔｉを上げたまま増幅してもよいし、図２５
の(4) のように、φｔｉを一旦下げて、センスアンプ内
だけビット線を増幅してもよい。これは、セルアレイ内
のビット線を増幅する必要をなくし、高速動作を可能に
する。

【０１２１】図２５にカラム選択線（ＣＳＬ）の動作例
を示す。本多ビット／セル方式によりセンスアンプ部の
ビット線は小振幅、大振幅となるが、図２５に示すよう
に、／ＤＱ，ＤＱ線が大振幅のままの場合、ＣＳＬをＨ
ｉｇｈにした場合、１回目に外部データから書き込みが
あった場合、小振幅より大きな電位がセンスアンプのビ
ット線に書き込まれる。これは、図２６（ａ）の回路を
用いて図２５の(5) に示すようにＣＳＬ電位も小振幅、
大振幅の２種類用意すれば回避できる。また、図２５の
(6) に示すようなＣＳＬを大振幅のままにして、図２６
（ａ）のような回路で／ＢＤＱ，ＤＱ線の書き込み時の
振幅を２種類用意しても回避できる。

【０１２２】ダミーセルとしては、強誘電体キャパシタ
を用いてもよいし、図２７（ｃ）（ｄ）のような常誘電
体キャパシタを用いてもよい。図２７（ｃ）の例では、
ダミープレート線（ＤＰＬ）の振幅電位を１回目と２回
目の読み出しで、Ｖａ' ，Ｖｂ' と変えることにより、
Ｃａ，Ｃｂの各々のセルに合わせてダミーセル電位をチ
ューニングできる。図２７（ｄ）の例では、ＤＰＬ電位
は、１回目と２回目で変化させずとも、ダミーセル電位
を変える例を示す。

【０１２３】例えば、異なる容量の常誘電体キャパシタ
ＤＣ０，ＤＣ１を用意して、１回目の読み出し時にＲＳ
Ｔ１をＨｉｇｈ、ＲＳＴ０をＬｏｗにして、ＤＰＬをＨ
ｉｇｈにすると、常誘電体キャパシタＣＤ０がビット線
に読み出され、３回目の読み出し時にＲＳＴ０をＨｉｇ
ｈ、ＲＳＴ１をＬｏｗにして、ＤＰＬをＨｉｇｈにする
と、常誘電体キャパシタＤＣ１がビット線に読み出さ
れ、ＲＥＦＲＥＮＣＥ側のビット線電位を変えることが
できる。変形例として、ＲＳＴ１とＲＳＴ０をＨｉｇｈ
にして、並列容量を用いることもできる。

【０１２４】（第１５の実施形態）図２８は、本発明の
第１５の実施形態に係わるＦＲＡＭの動作を説明するた
めの動作タイミング図である。図２４と異なる点は、プ
レート電極を１回目と２回目で、２度上げ下げしている
点である。一度プレートを上げ下げしたあと読み出した
データをセンスアンプで増幅してやれば、常誘電体キャ
パシタ成分をキャンセルでき、特に多ビット／セル方式
での２種類の常誘電体キャパシタ成分によるノイズをキ
ャンセルでき、読み出しの信頼性が大幅に向上できる。
なお、図２４と同様に図２８において、(1) に示す１回
〜３回目間で一々ＷＬ０２とＢＳ０をリセットせずに、
ＷＬ０２をＬｏｗのまま、ＢＳ０をＨｉｇｈのままでも
動作可能である。３回目にＷＬ０２を下げる時は、Ｃａ
の再書き込みのみ行うため、プレートは一度だけ、上げ
下げするだけで良い。

【０１２５】このように、先願とダブルプレート方式を
組み合わせると、先願１ビット当たり２Ｆ²サイズ以下
のメモリセルを実現しつつ、これの問題点である２種類
の常誘電体キャパシタ成分によるノイズ、及び常誘電体
キャパシタ成分のばらつき成分のノイズをキャンセルで
き、高い信頼性を得ることが可能となる。

【０１２６】（第１６の実施形態）図２９及び図３０
は、本発明の第１６の実施形態に係わるＦＲＡＭの動作
を説明するための動作タイミング図であり、先願の多ビ
ット／セル方式で、プレートの駆動回数を減らし高速動
作を実現しつつ、２種類の常誘電体キャパシタ成分によ
るノイズ、及び常誘電体キャパシタ成分のばらつき成分
のノイズをキャンセルでき、高い信頼性を得ることが可
能とする動作を示す。原理的には、図１４のプレートと
ビット線を逆にプリチャージする方式でこれを実現して
いる。

【０１２７】図２９の例では、スタンドバイ時、ビット
線を小振幅のＨｉｇｈレベルにプリチャージして、プレ
ートをＶｓｓにプリチャージしておく。ＷＬ０２，ＢＳ
０選択後は、プレート駆動せずに、強誘電体キャパシタ
Ｃａに電圧が印加され、Ｃａのデータが読み出される。
その後、プレートを小振幅のＨｉｇｈレベルにすると、
常誘電体キャパシタ成分がキャンセルできる。

【０１２８】その後、ＰＬをＬｏｗ、ＢＬをＨｉｇｈに
して、Ｃａに一定電圧を印加して“０”，“１”データ
の差を無くし、ＢＳ０をＬｏｗレベルにして、セルブロ
ックとビット線を分離する。この間に、ビット線を大振
幅のＨｉｇｈレベルにプリチャージして２回目もＢＳ０
をＨｉｇｈレベルにするだけで、Ｃｂの強誘電体キャパ
シタの分極データがビット線に読み出され、ＰＬをＨｉ
ｇｈレベルにして、常誘電体キャパシタ成分を無くし、
その後センス動作させ、データの再書き込みをするた
め、ＰＬをＬｏｗレベルにする。３回目は、Ｃａの再書
き込みのみ行うため、当然ＰＬを１回上げ下げするだけ
で済む。なお、図中(1) 線に示すように１回目〜３回目
でＷＬ０２を上げ直すのを省略できる。

【０１２９】図３０は図２９と同様に、図１４のプレー
トとビット線を逆にプリチャージする方式でこれを実現
している。図３０の例では、図２９とプレートとビット
線の電位が逆なだけであとは同じである。スタンドバイ
時、ビット線をＬｏｗレベルにプリチャージして、プレ
ートを小振幅のＨｉｇｈレベルにプリチャージしてお
く。ＷＬ０２，ＢＳ０選択後は、プレート駆動せずに、
強誘電体キャパシタＣａに電圧が印加され、Ｃａのデー
タが読み出される。その後、プレートをＶｓｓレベルに
すると、常誘電体キャパシタ成分がキャンセルできる。

【０１３０】その後、ＰＬをＨｉｇｈ、ＢＬをＬｏｗに
して、Ｃａに一定電圧を印加して“０”，“１”データ
の差を無くし、ＢＳ０をＬｏｗレベルにして、セルブロ
ックとビット線を分離する。この間に、プレート線を大
振幅のＨｉｇｈレベルにプリチャージして２回目もＢＳ
０をＨｉｇｈレベルにするだけで、Ｃｂの強誘電体キャ
パシタの分極データがビット線に読み出され、ＰＬをＬ
ｏｗレベルにして、常誘電体キャパシタ成分を無くし、
その後センス動作させ、データの再書き込みをするた
め、ＰＬをＨｉｇｈレベルにする。３回目は、Ｃａの再
書き込みのみ行うため、当然ＰＬを１回下げ上げするだ
けで済む。なお、図中(1) 線に示すように１回目〜３回
目でＷＬ０２を上げ直すのを省略できる。

【０１３１】（第１７の実施形態）図３１及び図３２
は、本発明の第１７の実施形態に係わるＦＲＡＭの動作
を説明するためのもの動作タイミング図であり、図２９
及び図３０の効果を実現しつつ、さらにＰＬ駆動回数を
減らし高速化を実現している。

【０１３２】図３１の例では、スタンドバイ時、ビット
線を小振幅のＨｉｇｈレベルにプリチャージして、プレ
ートをＶｓｓにプリチャージしておく。ＷＬ０２，ＢＳ
０選択後は、プレート駆動せずに、強誘電体キャパシタ
Ｃａに電圧が印加され、Ｃａのデータが読み出される。
その後、プレートを小振幅のＨｉｇｈレベルにすると、
常誘電体キャパシタ成分がキャンセルできる。

【０１３３】その後、ＰＬをＨｉｇｈのまま、ＢＬ対を
Ｌｏｗにして、Ｃａに一定電圧を印加して“０”，
“１”データの差を無くし、ＢＳ０をＬｏｗレベルにし
て、セルブロックとビット線を分離する。この間に、プ
レート線を大振幅のＨｉｇｈレベルにして２回目もＢＳ
０をＨｉｇｈレベルにするだけで、Ｃｂの強誘電体キャ
パシタの分極データがビット線に読み出され、ＰＬをＬ
ｏｗレベルにして、常誘電体キャパシタ成分を無くし、
その後センス動作させ、データの再書き込みをするた
め、ＰＬをＨｉｇｈレベルにする。そして、ＢＳ０をＬ
ｏｗにして、ビット線をＶｓｓにプリチャージし、プレ
ートを小振幅のＨｉｇｈレベルにする。ＢＳ０をＨｉｇ
ｈにして３回目を行う。ＰＬを小振幅のＨｉｇｈからＶ
ｓｓにするだけでＣａの再書き込みができる。なお、図
中(1) 線に示すように１回目〜３回目でＷＬ０２を上げ
直すのを省略できる。

【０１３４】図３２の例では、スタンドバイ時、プレー
ト線を小振幅のＨｉｇｈレベルにして、ビット線をＶｓ
ｓにプリチャージしておく。ＷＬ０２，ＢＳ０選択後
は、プレート駆動せずに、強誘電体キャパシタＣａに電
圧が印加され、Ｃａのデータが読み出される。その後、
プレートをＶｓｓレベルにすると、常誘電体キャパシタ
成分がキャンセルできる。

【０１３５】その後、ＰＬをＬｏｗのまま、ＢＬ対を小
振幅のＨｉｇｈレベルにして、Ｃａに一定電圧を印加し
て“０”，“１”データの差を無くし、ＢＳ０をＬｏｗ
レベルにして、セルブロックとビット線を分離する。こ
の間に、ビット線対を大振幅のＨｉｇｈレベルにして２
回目もＢＳ０をＨｉｇｈレベルにするだけで、Ｃｂの強
誘電体キャパシタの分極データがビット線に読み出さ
れ、ＰＬを大振幅のＨｉｇｈレベルにして、常誘電体キ
ャパシタ成分を無くし、その後センス動作させ、データ
の再書き込みをするため、ＰＬをＶｓｓレベルにする。
そして、ＢＳ０をＬｏｗにして、ビット線を小振幅のＨ
ｉｇｈレベルにプリチャージする。ＢＳ０をＨｉｇｈに
して３回目を行う。ＰＬをＶｓｓレベルから小振幅のＨ
ｉｇｈレベルするだけでＣａの再書き込みができる。な
お、図中(1) 線に示すように１回目〜３回目でＷＬ０２
を上げ直すのを省略できる。

【０１３６】（第１８の実施形態）図３３は、本発明の
第１８の実施形態に係わるＦＲＡＭの動作を説明するた
めの動作タイミング図である。これは、ビット線とプレ
ート線の逆プリチャージ方式とダブルプレート方式の組
み合わせた場合を示す。

【０１３７】図３３では、Ｃａの読み出しは、ビット線
を小振幅のＨｉｇｈレベルにプリチャージし、プレート
線をＶｓｓに逆にプリチャージする方式を適用し、Ｃｂ
の読み書きでは、ビット線とプレート線をＶｓｓにプリ
チャージした後に行い、ダブルプレート方式を適用して
いる。Ｃａの再書き込みでは、プレートの上げ下げで再
書き込みを行う。本実施形態の特徴は、１回目〜３回目
間で、ＢＳ０とＷＬ０２の上げ下げを省略できる点であ
る。

【０１３８】（第１９の実施形態）図３４は、本発明の
第１９の実施形態に係わるＦＲＡＭの動作を説明するた
めの動作タイミング図である。これは、ビット線とプレ
ート線の逆プリチャージ方式とダブルプレート方式の組
み合わせた場合を示す。

【０１３９】図３４では、Ｃａの読み出しは、プレート
線を小振幅のＨｉｇｈレベルにプリチャージし、ビット
線をＶｓｓに逆にプリチャージする方式を適用し、Ｃｂ
の読み書きでは、ビット線とプレート線をＶｓｓにプリ
チャージした後に行い、ダブルプレート方式を適用して
いる。Ｃａの再書き込みでは、プレートの上げだけで再
書き込みを行う。本実施形態の特徴は、１回目〜３回目
間で、ＢＳ０とＷＬ０２の上げ下げを省略できる点であ
る。

【０１４０】（第２０の実施形態）図３５は、先願にお
けるその他の問題点を示す図である。先願の１個のメモ
リセルは、セルトランジスタと強誘電体キャパシタの並
列接続で構成され、１つのメモリセルブロックは、この
並列接続のメモリセルを複数直列接続する構成におい
て、読み出したデータと逆データを書き込む場合、選択
したセルブロック内の非選択メモリセルにおいて、原理
的には、非選択のＯＮしているセルトランジスタによっ
て、非選択の強誘電体キャパシタはショートとされ、安
定な状態を保つはずではある。しかし実際には、非選択
のＯＮしているセルトランジスタのＯＮ抵抗の存在によ
って、僅かではあるが短時間の間、非選択の強誘電体キ
ャパシタの両端に電圧が印加されてしまう。

【０１４１】先願においては、セルブロック内のメモリ
セル数を増やすとこのノイズが低減されると述べている
が、これだけでは、不十分である。図３５は、先願の逆
データ書き込み時の、ビット線の立ち上がり立ち下がり
遷移時間と、このノイズ関係を示している。このよう
に、非選択のメモリセルデータを安全に保持するには、
常にある程度書き込み時間を長くする必要がある。

【０１４２】図３６は、上記の問題を解決した本発明の
第２０の実施形態を説明するためのもので、書き込み時
間緩和方式を示す。ここでは２つの方法が含まれてい
る。

【０１４３】第１の方法は、メモリセルアレイ内のビッ
ト線（ＢＢＬ，ＢＬ）とセンスアンプ部のビット線（Ｂ
ＢＬＳＡ，ＢＬＳＡ）の間にトランジスタ（Ｑ９，Ｑ1
0）を挿入する方法である。メインアンプ（Main Amp）
のライトバッファ（Write Buffer）から逆データを書き
込む場合、ＢＤＱ，ＤＱ線を通して、センスアンプ（Se
nse Amp ）部のフリップフロップを反転して、反転デー
タがＢＢＬ，ＢＬに書き込まれる。この場合、トランジ
スタ（Ｑ９，Ｑ10）のＯＮ抵抗と、大きな容量のあるセ
ルアレイ側のビット線（ＢＢＬ，ＢＬ）の容量とのＲＣ
時定数により、ＢＢＬ，ＢＬの書き込みの遷移時間が緩
和される。これにより、ノイズが低減できる。

【０１４４】第２の方法は、メインアンプ（Main Amp）
のライトバッファ（Write Buffer）から逆データを書き
込む場合、ライトバッファに駆動能力の異なる、２種類
以上のドライバを持たせ、さらに２種類以上のドライバ
各々を駆動させる時間をずらす方法である。この実施形
態の例では、駆動能力の小さいドライバでまず最初弱い
力でＢＤＱ，ＤＱ線を駆動して、ある程度ビット線（Ｂ
ＢＬＳＡ，ＢＬＳＡ，ＢＢＬ，ＢＬ）のＨｉｇｈレベル
を下げ、Ｌｏｗレベルを上げる。次に、時間をずらし
て、大きなドライバを駆動させて、ビット線を反転さ
せ、緩やかにビット線を反転させてデータ書き込みを行
い、前述の書き込みノイズを低減する。

【０１４５】その他、３種類以上のバッファを用いた
り、同じサイズのバッファを時間をずらして用いても効
果がある。さらに、１種類のバッファを用いて、バッフ
ァの駆動トランジスタのゲート電圧を緩やかに、或いは
段階的に上げてもよいし、さらに、逆データを書き込む
前に、一度ＢＤＱ，ＤＱ或いはビット線をショートして
から、逆データを書き込んでも良いし、上記各手法を組
み合わせてもよい。

【０１４６】（第２１の実施形態）図３７は、本発明の
第２１の実施形態を説明するための図である。これは、
図３６のライトバッファのより具体的な構成例を示す。
図３７（ａ）はトランジスタサイズの異なる２種類のク
ロックドインバータを示し、図３７（ｂ）はこれを時間
を遅らせて駆動する信号線の遅延回路例を示す。また、
図３７（ｃ）はこれらのタイミングチャートを示す。

【０１４７】（第２２の実施形態）図３８は、本発明の
第２２の実施形態に係わるＦＲＡＭを説明するためのも
ので、図３の実施形態の等価回路を実現するメモリセル
ブロックの具体的なレイアウト図を示す。図３８では、
ビット線（Ｍ２層）、ワード線（ＧＣ層）、拡散層（Ａ
Ａ層）、セル配線層（ＭＩ層）、強誘電体キャパシタの
下部電極（ＢＥ層）、上部電極（ＴＥ層）、Ｄタイプト
ランジスタ用イオン注入用レイヤー層（Ｄｉｍｐ層）、
Ｍ１−Ｍ２間コンタクト、ＴＥ−Ｍ１間コンタクト、Ｂ
Ｅ−Ｍ１間コンタクトを示している。

【０１４８】図３９、図４０は、図３８におけるレイア
ウトを分りやすいように分けて表示してある。図４１
は、図３８のレイアウトのＡ−Ａ′間、Ｂ−Ｂ′間、Ｃ
−Ｃ′間、Ｄ−Ｄ′間の断面例を示す。ＴＥ，ＢＥは、
その上に形成したＭ１層からＴＥ−Ｍ１間コンタクト、
ＢＥ−Ｍ１間コンタクトを介して接続されている。Ｍ１
層はＡＡ−Ｍ１間コンタクトを介してＡＡ層と接続され
る。

【０１４９】図３８に示すように、Ｍ２−Ｍ１間は、Ａ
Ａ−Ｍ１間コンタクト、Ｍ１−Ｍ２間コンタクトとＭ１
層を介して接続されている。図３８〜図４１において、
セル内部ノード接続用配線Ｍ１は、強誘電体キャパシタ
形成工程後に形成しているため、抵低抗の金属配線が適
用でき、このＭ１配線はプレート配線にも適用できてい
る。プレート駆動方式においては、負荷容量の大きいプ
レート線を駆動するため、プレート配線の金属化が必須
であるが、このセル構造では、容易にプレート配線の低
低抗化が可能でプレート駆動時間の短縮が図れる。

【０１５０】特に、図３８〜図４１の構成では、Ｍ１の
Ａｌ配線或いはＣｕ配線が可能で、大幅なアクセスタイ
ム，サイクルタイムの短縮がはかれる。その大きな理由
は、従来のセルトランジスタと強誘電体キャパシタを直
列接続するメモリセルにおいては、セル毎にプレート配
線が必要で、セル内で、セル内部ノード接続用の配線層
とプレート配線層を共有することは面積的に損であった
し、共有せずにＢＥ層などでプレート線を構成すると抵
抗が高いためにプレート駆動時間が非常に長くなってい
た。プレート専用の金属配線を設けると、プロセスコス
トが増加する問題点があった。

【０１５１】先願のメモリセルでは、プレート配線はセ
ルブロック毎に０．５本（隣と共有）、１本或いは２本
で済む。図３８〜図４１のプレート配線部のように、２
本のプレート線ＰＬＢＢＬ，ＰＬＢＬのＭ１層は１ビッ
ト線毎に、下部電極（ＢＥ）とＢＥ−Ｍ１コンタクトを
取れば、容易に図３の等価回路が実現できる。図４１の
断面図に示すように、ＢＥ層をビット線方向に隣接した
セルブロックと接続してやれば、プレート線の隣接セル
ブロック間での共有が容易に実現できる。

【０１５２】（第２３の実施形態）図４２は、本発明の
第２３の実施形態に係わるＦＲＡＭを説明するためのも
ので、図３８のレイヤー構成、デバイス構造で、プレー
ト分離を行わない場合、即ち先願の図７９の等価回路を
実現するメモリセルブロックの具体的なレイアウト図を
示している。プレート線及び、その接続部周辺を除い
て、図３８と同じであり、効果も同様である。

【０１５３】図４２は、ビット線（Ｍ２層）、ワード線
（ＧＣ層）、拡散層（ＡＡ層）、セル配線層（Ｍ１
層）、強誘電体キャパシタの下部電極（ＢＥ層）、上部
電極（ＴＥ層）、Ｄタイプトランジスタ用イオン注入レ
イヤー層（Ｄｉｍｐ層）、Ｍ１−Ｍ２間コンタクト、Ｔ
Ｅ−Ｍ１間コンタクト、ＢＥ−Ｍ１間コンタクトを示し
ている。

【０１５４】図４３、図４４は、図４２におけるレイア
ウトを分りやすいように分けて表示してある。図４５
は、図４２のレイアウトのＡ−Ａ′間、Ｂ−Ｂ′間の断
面例を示す。ＴＥ、ＢＥは、その上に形成したＭ１層か
らＴＥ−Ｍ１間コンタクト、ＢＥ−Ｍ１間コンタクトを
介して接続されている。Ｍ１層はＡＡ−Ｍ１間コンタク
トを介してＡＡ層と接続される。

【０１５５】図３８に示すように、Ｍ２−Ｍ１間は、Ａ
Ａ−Ｍ１間コンタクト、Ｍ１−Ｍ２間コンタクトとＭ１
層を介して接続されている。図４２〜図４５において、
セル内部ノード接続用配線Ｍ１は、強誘電体キャパシタ
形成工程後に形成しているため、低抵抗の金属配線が適
用でき、このＭ１配線は、プレート配線にも適用できて
いる。プレート駆動方式においては、負荷容量の大きな
プレート線を駆動するため、プレート配線の金属化が必
須であるがこのセル構造では、容易にプレート配線の低
抵抗化が可能でプレート駆動時間の短縮が図れる。

【０１５６】特に、図４３〜図４５の構成では、Ｍ１の
Ａｌ配線或いはＣｕ配線が可能で、大幅なアクセスタイ
ム，サイクルタイムの短縮がはかれる。大きな理由は、
従来のセルトランジスタと強誘電体キャパシタを直列接
続するメモリセルにおいては、セル毎にプレート線が必
要で、セル内で、セル内部ノード接続用の配線層とプレ
ート配線層を共有することは面積的に損であったし、共
有せずにＢＥ層などでプレート線を構成すると抵抗が高
いためにプレート駆動時間が非常に長くなっていた。プ
レート専用の金属配線を設けると、プロセスコストが増
加する問題点があった。

【０１５７】先願のメモリセルでは、プレート配線はセ
ルブロック毎に０．５本（隣と共有）或いは１本で済
む。図４３〜図４５のプレート配線部のように、１本の
プレート線ＰＬのＭ１層は下部電極（ＢＥ）とＢＥ−Ｍ
１コンタクトを取れば、容易に図７９の等価回路が実現
できる。図４５の断面図に示すように、ＢＥ層をビット
線方向に隣接したセルブロックと接続してやれば、プレ
ート線の隣接セルブロック間での共有が容易に実現でき
る。

【０１５８】（第２４の実施形態）図４６は、本発明の
第２４の実施形態に係わるＦＲＡＭを説明するためのも
ので、図３８のレイヤー構成、デバイス構造で、図４２
と同様にプレート分離を行わない場合、即ち先願の図７
９の等価回路を実現するメモリセルブロックの具体的な
レイアウト図を示している。効果も図４２と同様であ
る。図４６は、ビット線（Ｍ２層）、ワード線（ＧＣ
層）、拡散層（ＡＡ層）、セル配線層（Ｍ１層）、強誘
電体キャパシタの下部電極（ＢＥ層）、上部電極（ＴＥ
層）、Ｄタイプトランジスタ用イオン注入用レイヤー層
（Ｄｉｍｐ層）、Ｍ１−Ｍ２間コンタクト、ＴＥ−Ｍ１
間コンタクト、ＢＥ−Ｍ１間コンタクトを示している。

【０１５９】図４７、図４８は、図４６におけるレイア
ウトを分りやすいように分けて表示してある。図４２と
異なる点は、図４６に示すように、ビット線ＢＢＬに接
続されるセルブロックは図４２と同じで、ビット線ＢＬ
に接続されるセルブロックにおいては、上部電極（Ｔ
Ｅ）と下部電極（ＢＥ）の位置が１セル分ビット線方向
にずれている点である。図４２に比べ、隣接したセルブ
ロック間で下部電極や、上部電極や、それらのコンタク
ト間の距離が図４６の方が遠くなるため、これらのルー
ルでセルサイズが律則される場合、図４６の方がセルサ
イズが縮小できることになる。

【０１６０】（第２５の実施形態）図４９は、本発明の
第２５の実施形態に係わるＦＲＡＭを説明するためのも
ので、図５の実施形態のダミーセルブロックの等価回路
を実現する具体的なレイアウト図を示している。レイヤ
ー構成、セル構造は、図３８と同一である。図４９は、
ビット線（Ｍ２層）、ワード線（ＧＣ層）、拡散層（Ａ
Ａ層）、セル配線層（Ｍ１層）、強誘電体キャパシタの
下部電極（ＢＥ層）、上部電極（ＴＥ層）、Ｄタイプト
ランジスタ用イオン注入用レイヤー層（Ｄｉｍｐ層）、
Ｍ１−Ｍ２間コンタクト、ＴＥ−Ｍ１間コンタクト、Ｂ
Ｅ−Ｍ１間コンタクトを示してしる。

【０１６１】図５０、図５１は、図４９におけるレイア
ウトを分りやすいように分けて表示してある。図４９〜
図５１において、セル内部ノード接続用配線Ｍ１は、強
誘電体キャパシタ形成工程後形成しているため、低抵抗
の金属配線が適用でき、このＭ１配線は、ダミーセルブ
ロック用のプレート配線にも適用できているためダミー
セルのプレートも高速に駆動できる。

【０１６２】（第２６の実施形態）図５２は、本発明の
第２６の実施形態に係わるＦＲＡＭを説明するためのも
ので、図４の実施形態の等価回路を実現するメモリセル
ブロックの具体的なレイアウト図を示している。図５２
は、ビット線（Ｍ２層）、ワード線（ＧＣ層）、拡散層
（ＡＡ層）、セル配線層（Ｍ１層）、強誘電体キャパシ
タの下部電極（ＢＥ層）、上部電極（ＴＥ層）、Ｄタイ
プトランジスタ用イオン注入用レイヤー層（Ｄｉｍｐ
層）、Ｍ１−Ｍ２間コンタクト、ＴＥ−Ｍ１間コンタク
ト、ＢＥ−Ｍ１間コンタクトを示している。

【０１６３】図５３、図５４は、図５２におけるレイア
ウトを分りやすいように分けて表示してある。

【０１６４】図５５は、図５２のレイアウトのＡ−Ａ′
間、Ｂ−Ｂ′間、Ｃ−Ｃ′間、Ｄ−Ｄ′間の断面例を示
す。ＴＥ，ＢＥは、その上に形成したＭ１層からＴＥ−
Ｍ１間コンタクト、ＢＥ−Ｍ１間コンタクトを介して接
続されている。Ｍ１層はＡＡ−Ｍ１間コンタクトを介し
てＡＡ層と接続される。図５２に示すように、Ｍ２−Ｍ
１間は、ＡＡ−Ｍ１間コンタクト、Ｍ１−Ｍ２間コンタ
クトとＭ１層を介して接続されている。

【０１６５】図５２〜図５５において、セル内部ノード
接続用配線Ｍ１は、強誘電体キャパシタ形成工程後形成
しているため、低抵抗の金属配線が適用でき、プレート
駆動を高速化できる。図５２〜図５５においては、Ｄタ
イプ用イオン注入マスクは不要となる。これは図５５に
示すように、Ｍ１配線を用いて、通過のブロック選択ト
ランジスタのソースとドレインを接続しているからであ
る。Ｄタイプトランジスタの反転層容量が無い分、非選
択セルブロック部のビット線容量が減る効果がある。更
に図５５に示すように、通過のブロック選択トランジス
タをフィールドトランジスタ化すればさらに容量が低減
できる。

【０１６６】（第２７の実施形態）図５６は、本発明の
第２７の実施形態に係わるＦＲＡＭのメモリセルブロッ
クの構成を示す断面図である。等価回路的には、図３と
同じである。ワード線上に、同じピッチで、Ａｌ，Ｃｕ
等の金属配線（図中Ｍｅｔａｌ１）を配設し、ワード線
と一定間隔おきにシャント（スナップとも言う）をと
り、抵抗の高いワード線材料によるワード線遅延を減ら
すことができる。このワード線シャント用のメタル配線
はそのまま、プレート配線として用いることできる。さ
らに、上部電極を隣接セルブロックでつなげることによ
り、ＰＬＢＢＬとＰＬＢＬを隣接セルブロックで共有化
している。

【０１６７】図５６では、プレートをＰＬＢＢＬ、ＰＬ
ＢＬの２種類に分けた図３の方式の例である。図中上の
図（ａ）と下の図（ｂ）は１ビット線毎に交代、或いは
２ビット線毎に交代となる。これは、プロセスコストを
増加させずに、プレート駆動遅延を低減できる。プレー
トを (1/2)Ｖｄｄに固定する方式に適用しても、プレー
ト電極の電位の安定に寄与できる。

【０１６８】（第２８の実施形態）図５７は、本発明の
第２８の実施形態に係わるＦＲＡＭのメモリセルブロッ
クの構成を示す断面図である。等価回路的には、図３と
同じである。図５６と異なる点は、ビット線用金属配線
（Ｍｅｔａｌ２）と金属配線（Ｍｅｔａｌ１）の形成工
程が逆になった点である。

【０１６９】（第２９の実施形態）図５８は、本発明の
第２９の実施形態に係わるＦＲＡＭのメモリセルブロッ
クの構成を示す断面図である。等価回路的には、図３と
同じである。図５６と異なる点は、ビット線層を形成後
に強誘電体キャパシタを形成した点、更にその後にワー
ド線シャント用、プレート配線用兼用のメタル配線層を
形成した点である。

【０１７０】（第３０の実施形態）図５９は、本発明の
第３０の実施形態に係わるＦＲＡＭのメモリセルブロッ
クの構成を示す断面図である。等価回路的には、図３と
同じである。図５８と異なる点は、ワード線シャント方
式を用いるのではなく、メイン・ロウ・デコーダとサブ
・ロウ・デコーダを用いて、階層ワード線方式を採用し
た場合を示している。これにより、金属配線（Ｍｅｔａ
ｌ１）はメインワード線として用い、Ｍｅｔａｌ１のピ
ッチをワード線ピッチの２倍〜８倍と緩和できる。（図
の例では４倍）。当然にこの例でも、メインワード線と
プレート配線は同じＭｅｔａｌ１を兼用できている。

【０１７１】（第３１の実施形態）図６０は、本発明の
第３１の実施形態に係わるＦＲＡＭのメモリセルブロッ
クの構成を示す断面図である。これは、図７９の等価回
路で、ワード線シャント用メタル配線（Ｍｅｔａｌ１）
を採用した例である。この場合でもプレート配線もＭｅ
ｔａｌ１を利用できている。

【０１７２】図６０の下の２個の図は、上の図の２個所
（ワード線部、プレート部）で切った場合のワード線方
向の断面図（Ａ−Ａ′，Ｂ−Ｂ′）を示す。ワード線
は、シャント部で、ワード線層とＭｅｔａｌ１層をコン
タクトし、プレート部では、１ビット線毎にＭｅｔａｌ
１とプレート電極とコンタクトを取っている。

【０１７３】（第３２の実施形態）図６１は、本発明の
第３２の実施形態に係わるＦＲＡＭのメモリセルブロッ
クの構成を示す断面図である。これは、図７９の等価回
路で、ワード線シャント用メタル配線（Ｍｅｔａｌ１）
を採用した例である。図６０との違いは、Ｍｅｔａｌ１
と強誘電体キャパシタの間にビット線層を形成した点で
ある。この場合でもプレート配線もＭｅｔａｌ１を利用
できている。

【０１７４】図６１の下の２個の図は、上の図の２個所
（ワード線部、プレート部）で切った場合のワード線方
向の断面図（Ａ−Ａ′，Ｂ−Ｂ′）を示す。ワード線
は、シャント部で、ワード線層とＭｅｔａｌ１をコンタ
クトし、プレート部もシャント部でＭｅｔａｌ１とプレ
ート電極とコンタクトを取っている。

【０１７５】（第３３の実施形態）図６２及び図６３
は、本発明の第３３の実施形態に係わるＦＲＡＭのメモ
リセルブロックの構成を示す断面図である。

【０１７６】図６２は、図７９の等価回路で、階層ワー
ド線及び、更にカラム選択線用のメタル配線層（ＣＳ
Ｌ）を追加した場合を示す。勿論、図３のプレートの分
離方式も実現できる。図６３は、図７９の等価回路で、
ワード線シャント方式及び、更にカラム選択線用のメタ
ル配線層（ＣＳＬ）を追加した場合を示す。勿論、図３
のプレート分離方式も実現できる。

【０１７７】（第３４の実施形態）図６４は、本発明の
第３４の実施形態に係わるＦＲＡＭのセル構成を示す断
面図である。図５６から図６３の例では、強誘電体キャ
パシタ部の構造や配線接続の概念図示しか示していない
が、本実施形態の図６４（ａ）〜（ｆ）は図５６から図
６３の例や、先願例に適用できる、強誘電体キャパシタ
部の詳細配線構成を示す。

【０１７８】（ａ）は、強誘電体膜６１に上部電極６２
を形成して、その後にセルトランジスタと上部電極を接
続する配線６３を形成した例を示す。（ｂ）は、（ａ）
に加えて、トランジスタ形成後、Ｓｉプラグ、Ｗプラグ
等のプラグ６４を形成し、その上に下部電極６５を形成
した例を示す。（ｃ）は、（ｂ）に加えて、プラグと下
部電極６５の間に、強誘電体材料の拡散等を防ぐバリア
層６６を形成した例を示す。

【０１７９】（ａ）〜（ｃ）の例では、上部電極６２を
形成後、絶縁膜を被せ、上部電極６２と配線６３との接
続は、セルトランジスタとのコンタクト開口後、又は開
口前、エッチバックやＣＭＰ等で、この絶縁膜を削り上
部電極を露出させ、配線６３を形成し、配線６３と上部
電極６２を接続して形成している。これに対し（ｄ）の
例では、絶縁膜形成後、コンタクトホールを上部電極上
と、セルトランジスタの拡散層上に開け、配線６３で接
続している。

【０１８０】（ｅ）の例では、（ｃ）のプラグ形成後、
配線６３とセルトランジスタの拡散層との接続部でもプ
ラグ６７を形成して、コンタクトホールのアスペクト比
を小さくしている。（ｆ）の例では、（ｅ）の例に加
え、強誘電体キャパシタ膜を隣接セルで接続した例を示
す。強誘電体膜厚／上部電極間距離の比が小さい場合
や、分極量の異方性が大きい場合に適用できる。（ａ）
〜（ｆ）の例では、各種変形を順に加えた場合を示した
が、これに限らず、自由に各種変形を組み合わせること
ができる。

【０１８１】（第３５の実施形態）図６５〜図６８は、
本発明の第３５の実施形態に係わるＦＲＡＭのメモリセ
ルブロックの構成を示す断面図である。

【０１８２】図６５は、図４の等価回路で、隣接したセ
ルノードを同時に形成し、その間に強誘電体キャパシタ
を形成した場合で、更にワード線シャント用とプレート
配線兼用のメタル配線を形成した場合を示す。図６６
は、図７９の等価回路で、隣接したセルノードを同時に
形成し、その間に強誘電体キャパシタを形成した場合
で、更にワード線シャント用とプレート配線兼用のメタ
ル配線を形成した場合を示す。

【０１８３】図６７は、図４の等価回路で、隣接したセ
ルノードを同時に形成し、その間に強誘電体キャパシタ
を形成した場合で、更に階層ワード線のメインワード線
とプレート配線兼用のメタル配線を形成した場合を示
す。図６８は、図７９の等価回路で、隣接したセルノー
ドを同時に形成し、その間に強誘電体キャパシタを形成
した場合で、更に階層ワード線のメインワード線とプレ
ート配線兼用のメタル配線を形成した場合を示す。

【０１８４】（第３６の実施形態）図６９は、本発明の
第３６の実施形態に係わるＦＲＡＭを説明するためのも
ので、メモリセルアレイとプレート駆動回路ブロックを
示している。これは、図３の方式に適用できる。プレー
ト駆動回路は、１つのセルブロックに２個必要で、隣接
セルブロックでプレート線を共有しているため、結局１
個のセルブロックに対して１個のみ必要となる。従来の
分割プレート方式の様に、１本のワード線に対して、１
個のプレート駆動線が必要なものと比べて大幅にプレー
ト駆動回路数を低減し、チップサイズの減少を可能にす
る。

【０１８５】さらに、図３８〜図６８で示したプレート
配線抵抗の大幅低減によるプレート遅延低減効果にも増
して本実施形態においてはさらにプレート駆動遅延を低
減できる。プレート遅延は、負荷容量と抵抗のＲＣ遅延
で決まり、負荷容量は、セル内の寄生容量より、容量の
大きい強誘電体キャパシタの容量で決まる。即ち、従来
セルでも、セルを複数直列接続する先願、本発明のセル
でも負荷容量はさして変わらない。これは、先願、本発
明セルでは、非選択セルは、ショートされており容量が
見えないためである。これに比べて、抵抗成分は、プレ
ート線の配線抵抗とプレート駆動回路のプレート線駆動
の最終段のドライバトランジスタのＯＮ抵抗で決まる。

【０１８６】本実施形態においては、プレート線配線の
低抵抗化の効果と、プレート駆動回路の大幅な低減によ
る、プレート駆動回路のドライバトランジスタサイズの
大型化を可能にし、ＯＮ抵抗の大幅な低減を可能にす
る。結局、ＲＣ遅延のＣはほぼ変わらず、Ｒの大幅な低
減を可能にするわけである。

【０１８７】（第３７の実施形態）図７０は、本発明の
第３７の実施形態に係わるＦＲＡＭを説明するためのも
ので、メモリアレイとロウ・デコーダとプレート駆動回
路を示している。この実施形態は、プレートを分離しな
い２Ｔ／２Ｃ方式で、プレート駆動する場合に適用でき
る。この場合は、図６９と比べ更に、プレート駆動回路
数を半減して、２セルブロックに１個の割合で配置で
き、プレート駆動回路のドライバトランジスタサイズを
大きくでき、更なる高速化が実現できる。

【０１８８】（第３８の実施形態）図７１は、本発明の
第３８の実施形態に係わるＦＲＡＭの回路構成を示す図
である。これは、メモリセルトランジスタとブロック選
択トランジスタを従来のｎＭＯＳで構成するのではな
く、ｎＭＯＳとｐＭＯＳを並列接続で構成する場合を示
す。

【０１８９】このような構成であれば、ワード線、ブロ
ック選択線をＶｄｄ以上に昇圧することなく動作でき、
低電圧動作や、ロジックやその他との混載メモリとして
利用する場合に有効となる。この例では、２個の強誘電
体キャパシタで１ビットのデータ記憶させる方式を示し
ており、ブロック選択線は１種類である。なお、／ＷＬ
ｉとＷＬｉ、／ＢＳとＢＳは逆電圧の相補信号である。

【０１９０】（第３９の実施形態）図７２は、本発明の
第３９の実施形態に係わるＦＲＡＭの回路構成を示す図
である。これは、メモリセルトランジスタとブロック選
択トランジスタを従来のｎＭＯＳで構成するのではな
く、ｎＭＯＳとｐＭＯＳを並列接続で構成する場合を示
す。

【０１９１】このような構成であれば、ワード線、ブロ
ック選択線をＶｄｄ以上に昇圧することなく動作でき、
低電圧動作や、ロジックやその他との混載メモリとして
利用する場合に有効となる。この例では、１個の強誘電
体キャパシタで１ビットのデータ記憶させる方式をしめ
しており、ブロック選択線は２種類である。なお、／Ｗ
ＬｉとＷＬｉ、／ＢＳとＢＳは逆電圧の相補信号であ
る。プレート線は、図７９のような１種類の場合（ (1/
2)Ｖｄｄ固定プレート方式）と、図４のような分離した
場合の２種類の場合（プレート駆動方式）が適用でき
る。

【０１９２】（第４０の実施形態）図７３は、本発明の
第４０の実施形態に係わるＦＲＡＭの回路構成を示す図
である。これは、セルブロックはワード線方向に１配列
しか無い小さいメモリの場合を示している。この場合、
ブロック選択トランジスタは省略できる。

【０１９３】なお、本発明は上述した各実施形態に限定
されるものではなく、その要旨を逸脱しない範囲で、種
々変形して実施することができる。

【０１９４】

【発明の効果】以上詳述してきたように本発明によれ
ば、不揮発性で、平面トランジスタで容易化に製造で
き、しかも、ランダムアクセル機能を保ちつつ、４Ｆ²
サイズの高集積化を実現できつつ、（１）１Ｔ／１Ｃ型
で、プレート駆動方式が適用でき、高密度で低電圧動作
が可能となる。さらに、（２）強誘電体キャパシタの常
誘電体成分のばらつきを抑制しつつ、高速動作が可能と
なる。さらに、（３）書き込み時のノイズを低減でき
る。さらに、（４）プレート駆動方式でも、プロセスコ
スト、チップサイズ小さく抑えつつ、高速動作が可能と
なる。（５）さらに、セルをＣＭＯＳ化することによ
り、ワード線、ブロック選択線の昇圧を不要にできる。

【図面の簡単な説明】

【図１】第１の実施形態に係わるＦＲＡＭを示す回路構
成図。

【図２】第１の実施形態の具体的な動作例を示すタイミ
ング図。

【図３】第２の実施形態に係わるＦＲＡＭを示す回路構
成図。

【図４】図３の変形例を示す回路構成図。

【図５】第３の実施形態に係わるＦＲＡＭを示す回路構
成図。

【図６】図５の構成の動作例を示すタイミング図。

【図７】第４の実施形態に係わるＦＲＡＭを示す回路構
成図。

【図８】図７の構成の動作例を示すタイミング図。

【図９】第５の実施形態に係わるＦＲＡＭを示す回路構
成図。

【図１０】第６の実施形態に係わるＦＲＡＭを示す回路
構成図。

【図１１】図９、図１０の構成の動作例を示すタイミン
グ図。

【図１２】第７の実施形態に係わるＦＲＡＭを示す回路
構成図。

【図１３】図１２の構成の動作例を示すタイミング図。

【図１４】第８の実施形態に係わるＦＲＡＭの動作方式
を示すタイミング図。

【図１５】先願の２Ｔ／２Ｃ方式の構成を示す回路構成
図。

【図１６】第９の実施形態の動作を示すタイミング図。

【図１７】第１０の実施形態に係わるＦＲＡＭのセンス
アンプ部構成を示す図。

【図１８】第１１の実施形態に係わるＦＲＡＭのセンス
アンプ部構成を示す図。

【図１９】先願における多ビット／セル方式のセルブロ
ック等価回路図。

【図２０】図１９のセル構造の断面の一例を示す図。

【図２１】図１９の多ビット／セル方式の動作における
ヒステリシス曲線を示す図。

【図２２】実際のヒステリシス曲線を示す図。

【図２３】第１２の実施形態に係わるＦＲＡＭのメモリ
セルブロック構成を示す断面図。

【図２４】先願で説明したプレート駆動方式を適用した
場合の多ビット／セルの動作の具体的な動作例を示すタ
イミング図。

【図２５】第１３の実施形態の動作を示すタイミング
図。

【図２６】第１４の実施形態を説明するためのコア部回
路構成を示す図。

【図２７】第１４の実施形態を説明するためのコア部回
路構成を示す図。

【図２８】第１５の実施形態の動作を示すタイミング
図。

【図２９】第１６の実施形態の動作を示すタイミング
図。

【図３０】第１６の実施形態の動作を示すタイミング
図。

【図３１】第１７の実施形態の動作を示すタイミング
図。

【図３２】第１７の実施形態の動作を示すタイミング
図。

【図３３】第１８の実施形態の動作を示すタイミング
図。

【図３４】第１９の実施形態の動作を示すタイミング
図。

【図３５】先願におけるその他の問題点を示す図。

【図３６】第２０の実施形態における書き込み時間緩和
方式を示す図。

【図３７】第２１の実施形態におけるライトバッファの
より具体的な構成例を示す図。

【図３８】第２２の実施形態を説明するためのもので、
図３の実施形態の等価回路を実現するメモリセルブロッ
クの具体的なレイアウト図。

【図３９】図３８におけるレイアウトを分りやすいよう
に分けて表示した図。

【図４０】図３８におけるレイアウトを分りやすいよう
に分けて表示した図。

【図４１】図３８のレイアウトのＡ−Ａ′間、Ｂ−Ｂ′
間、Ｃ−Ｃ′間、Ｄ−Ｄ′間の断面例を示す図。

【図４２】第２３の実施形態に係わるＦＲＡＭのメモリ
セルブロックの具体的なレイアウト図。

【図４３】図４２におけるレイアウトを分りやすいよう
に分けて表示した図。

【図４４】図４２におけるレイアウトを分りやすいよう
に分けて表示した図。

【図４５】図４２のレイアウトのＡ−Ａ′間、Ｂ−Ｂ′
間の断面例を示す図。

【図４６】第２４の実施形態に係わるＦＲＡＭのメモリ
セルブロックの具体的なレイアウト図。

【図４７】図４６におけるレイアウトを分りやすいよう
に分けて表示した図。

【図４８】図４６におけるレイアウトを分りやすいよう
に分けて表示した図。

【図４９】第２５の実施形態に係わるＦＲＡＭを説明す
るためのもので、図５のダミーセルブロックの等価回路
を実現する具体的なレイアウト図。

【図５０】図４９におけるレイアウトを分りやすいよう
に分けて表示した図。

【図５１】図４９におけるレイアウトを分りやすいよう
に分けて表示した図。

【図５２】第２６の実施形態に係わるＦＲＡＭを説明す
るためのもので、図４の等価回路を実現するメモリセル
ブロックの具体的なレイアウト図。

【図５３】図５２におけるレイアウトを分りやすいよう
に分けて表示した図。

【図５４】図５２におけるレイアウトを分りやすいよう
に分けて表示した図。

【図５５】図５２のレイアウトのＡ−Ａ′間、Ｂ−Ｂ′
間、Ｃ−Ｃ′間、Ｄ−Ｄ′間の断面例を示す図。

【図５６】第２７の実施形態に係わるＦＲＡＭのメモリ
セルブロックの構成例を示す断面図。。

【図５７】第２８の実施形態に係わるＦＲＡＭのメモリ
セルブロックの構成例を示す断面図。

【図５８】第２９の実施形態に係わるＦＲＡＭのメモリ
セルブロックの構成例を示す断面図。

【図５９】第３０の実施形態に係わるＦＲＡＭのメモリ
セルブロックの構成例を示す断面図。

【図６０】第３１の実施形態に係わるＦＲＡＭのメモリ
セルブロックの構成例を示す断面図。

【図６１】第３２の実施形態に係わるＦＲＡＭのメモリ
セルブロックの構成例を示す断面図。

【図６２】第３３の実施形態に係わるＦＲＡＭのメモリ
セルブロックの構成例を示す断面図。

【図６３】第３３の実施形態に係わるＦＲＡＭのメモリ
セルブロックの構成例を示す断面図。

【図６４】第３４の実施形態に係わるＦＲＡＭのセル構
成を示す断面図。

【図６５】第３５の実施形態に係わるＦＲＡＭのメモリ
セルブロックの構成例を示す断面図。

【図６６】第３５の実施形態に係わるＦＲＡＭのメモリ
セルブロックの構成例を示す断面図。

【図６７】第３５の実施形態に係わるＦＲＡＭのメモリ
セルブロックの構成例を示す断面図。

【図６８】第３５の実施形態に係わるＦＲＡＭのメモリ
セルブロックの構成例を示す断面図。

【図６９】第３６の実施形態に係わるＦＲＡＭのメモリ
セルアレイとプレート駆動回路の構成を示す図。

【図７０】第３７の実施形態に係わるＦＲＡＭのメモリ
アレイとロウ・デコーダ及びプレート駆動回路の構成を
示す図。

【図７１】第３８の実施形態に係わるＦＲＡＭを示す回
路構成図。

【図７２】第３９の実施形態に係わるＦＲＡＭを示す回
路構成図。

【図７３】第４０の実施形態に係わるＦＲＡＭを示す回
路構成図。

【図７４】従来のＤＲＡＭのメモリセル、従来ＦＲＡＭ
のメモリセル、フォールデッドＢＬ構成を示す図。

【図７５】電圧−蓄積電荷の関係と電圧−分極量の関係
を示す図。

【図７６】従来のＦＲＡＭにおける動作例を示すタイミ
ング図。

【図７７】従来ＦＲＡＭの動作を説明するための図。

【図７８】先願発明のメモリセルの構成回路と動作例を
示す図。

【図７９】先願発明のメモリセルの構成回路と動作例を
示す図。

【図８０】先願発明のメモリセルの構成回路と動作例を
示す図。

【符号の説明】

ＢＳｉ，ＢＳｉｊ，／ＢＳｉ…ブロック選択線Ｐｗｅｌｌ…ｐ型ウェルｎ⁺…ｎ型拡散層ＳＡ…センスアンプ Φｔｉ…セルアレイ−センスアンプ分離信号ＥＱＬ…ビット線イコライスズ信号ＣＳＬ…カラム選択線ＤＷＬｉ…ダミーワード線ＳＥＮ…ｎＭＯＳセンスアンプ制御線／ＳＥＰ…ｐＭＯＳセンスアンプ制御線Ｃｉ…カップリング容量ＶＢＬ…ビット線プリチャージ信号ＤＢＳｉ…ダミーセル用ブロック選択線Ｆ…最小加工寸法Ｐｓ…飽和分極（Saturation Polarization ）Ｐｒ…残留分極（Remnat Polarization ）Ｖｃ…抗電圧（Coercive Voltage）ＲＳＴ…リセット線ＷＱｎｉ，ＷＱｍｉ…トランジスタのチャネル幅ＢＤＱ，ＤＱ…データ線ＷＥＮＢ，／ＷＥＮＢ，／ＷＥＮＢＤ，ＷＥＮＢＤ…デ
ータ書き込み制御信号

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号ＦＩＨ０１Ｌ 29/792

Claims

【特許請求の範囲】

【請求項１】トランジスタのソース・ドレイン端子間に
強誘電体キャパシタを並列接続してメモリセルが構成さ
れ、このメモリセルを複数個直列接続すると共に、該直
列接続部の少なくとも一端に選択トランジスタを接続し
てメモリセルブロックが構成され、このメモリセルブロ
ックの一端はビット線に接続され、他端はプレート電極
に接続された半導体記憶装置であって、ビット線対をなす２本のビット線各々に接続され、同一
のワード線に接続される２個のメモリセルブロックは、
各々異なる第１のプレート電極と第２のプレート電極に
接続されてなることを特徴とする半導体記憶装置。
【請求項２】ワード線をゲート電極とするトランジスタ
と、このトランジスタのソース・ドレイン端子間に並列
接続された強誘電体キャパシタと、からメモリセルが構
成され、このメモリセルを複数個直列接続すると共に、
該直列接続部の少なくとも一端に選択トランジスタを接
続してメモリセルブロックが構成され、このメモリセル
ブロックの一端はビット線に接続され、他端はプレート
電極に接続され、該メモリセルブロックを複数個配置し
てセルアレイが構成された半導体記憶装置であって、ワード線方向に配置されるメモリセルブロック群に対
し、第１のプレート電極と第２のプレート電極が、１個
毎に交互に、或いは２個毎に、メモリセルブロックに接
続されてなることを特徴とする半導体記憶装置。
【請求項３】トランジスタのソース・ドレイン端子間に
強誘電体キャパシタを並列接続してメモリセルが構成さ
れ、このメモリセルを複数個直列接続すると共に、該直
列接続部の少なくとも一端に選択トランジスタを接続し
てメモリセルブロックが構成され、このメモリセルブロ
ックの一端はビット線に接続され、他端はプレート電極
に接続された半導体記憶装置であって、電源投入後のスタンドバイ時は、プレート電極はＶｓｓ
に、ビット線はＶｄｄ或いはビット線のＨｉｇｈレベル
になっていることを特徴とする半導体記憶装置。
【請求項４】トランジスタのソース・ドレイン端子間に
強誘電体キャパシタを並列接続してメモリセルが構成さ
れ、このメモリセルを複数個直列接続すると共に、該直
列接続部の少なくとも一端に選択トランジスタを接続し
てメモリセルブロックが構成され、このメモリセルブロ
ックの一端はビット線に接続され、他端はプレート電極
に接続された半導体記憶装置であって、電源投入後のスタンドバイ時は、プレート電極はＶｄｄ
或いはビット線のＨｉｇｈレベルに、ビット線はＶｓｓ
になっていることを特徴とする半導体記憶装置。
【請求項５】トランジスタのソース・ドレイン端子間に
強誘電体キャパシタを並列接続してメモリセルが構成さ
れ、このメモリセルを複数個直列接続すると共に、該直
列接続部の少なくとも一端に選択トランジスタを接続し
てメモリセルブロックが構成され、このメモリセルブロ
ックの一端はビット線に接続され、他端はプレート電極
に接続され、該メモリセルブロックを複数配置してメモ
リセルアレイが構成され、このメモリセルアレイのセル
に外部からデータを書き込むための書き込みバッファを
備えた半導体記憶装置であって、前記書き込みバッファは、サイズの小さい第１の書き込
みトランジスタと、サイズの大きい第２の書き込みトラ
ンジスタからなり、データ書き込み時は、第１の書き込
みトランジスタを駆動し始める時間よりも第２の書き込
みトランジスタを駆動し始める時間を遅く設定してなる
ことを特徴とする半導体記憶装置。
【請求項６】トランジスタのソース・ドレイン端子間に
強誘電体キャパシタを並列接続してメモリセルが構成さ
れ、このメモリセルを複数個直列接続すると共に、該直
列接続部の少なくとも一端に選択トランジスタを接続し
てメモリセルブロックが構成され、このメモリセルブロ
ックの一端はビット線に接続され、他端はプレート電極
に接続された半導体記憶装置であって、前記メモリセルのトランジスタと強誘電体キャパシタを
接続する配線と同一の金属配線層で、前記プレート電極
の配線を構成してなることを特徴とする半導体記憶装
置。
【請求項７】ワード線をゲート電極とするトランジスタ
と、このトランジスタのソース・ドレイン端子間に並列
接続された強誘電体キャパシタと、からメモリセルが構
成され、このメモリセルを複数個直列接続すると共に、
該直列接続部の少なくとも一端に選択トランジスタを接
続してメモリセルブロックが構成され、このメモリセル
ブロックの一端はビット線に接続され、他端はプレート
電極に接続された半導体記憶装置であって、前記ワード線より上層に形成され、一定間隔おきにワー
ド線とコンタクトを取るワード線スナップ用の第１の金
属配線層と同一の金属配線層で、前記プレート電極とコ
ンタクトを取ることを特徴とする半導体記憶装置。
【請求項８】ワード線をゲート電極とするトランジスタ
と、このトランジスタのソース・ドレイン端子間に並列
接続された強誘電体キャパシタと、からメモリセルが構
成され、このメモリセルを複数個直列接続すると共に、
この直列接続部の少なくとも一端に選択トランジスタを
接続してメモリセルブロックが構成され、このメモリセ
ルブロックの一端はビット線に接続され、他端がプレー
ト電極に接続され、該メモリセルブロックを複数個配置
してメモリセルアレイが構成された半導体記憶装置であ
って、ビット線方向で見ると、前記プレート電極を駆動する駆
動回路は、前記メモリセルブロックの１個毎或いは２個
毎に配置されていることを特徴とする半導体記憶装置。
【請求項９】ｎＭＯＳトランジスタとｐＭＯＳトランジ
スタ及び強誘電体キャパシタをそれぞれ並列接続してメ
モリセルが構成され、このメモリセルを複数個直列接続
すると共に、該直列接続部の少なくとも一端にｎＭＯＳ
トランジスタとｐＭＯＳトランジスタを並列接続してな
る選択スイッチを少なくとも１個以上直列接続してメモ
リセルブロックが構成され、このメモリセルブロックの
一端はビット線に接続され、他端はプレート電極に接続
されていることを特徴とする半導体記憶装置。