JP2003173673A

JP2003173673A - 強誘電体メモリ

Info

Publication number: JP2003173673A
Application number: JP2001366527A
Authority: JP
Inventors: Shigeharu Matsushita; 重治松下
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 2001-11-30
Filing date: 2001-11-30
Publication date: 2003-06-20
Also published as: US20030103372A1; US7167386B2; CN100412986C; CN1421869A

Abstract

(57)【要約】【課題】選択セルの強誘電体キャパシタと非選択セルの
強誘電体キャパシタとに印加される電圧比を大きくする
ことによって非選択セルにおけるディスターブ耐性を向
上することが可能な強誘電体メモリを提供する。【解決手段】この強誘電体メモリは、ビット線ＢＬと、
ビット線ＢＬと交差するように配置されたワード線ＷＬ
と、ビット線ＢＬとワード線ＷＬとの間に配置され、正
と負のいずれの電圧印加方向に対してもほぼ同じ絶対値
のしきい値電圧でターンオンするスイッチ素子２と、ビ
ット線ＢＬとワード線ＷＬとの間に配置され、スイッチ
素子２と直列に接続された強誘電体キャパシタ３とを含
むメモリセル１を備えている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、強誘電体メモリ
に関し、特に、強誘電体キャパシタを有する強誘電体メ
モリに関する。

【０００２】

【従来の技術】近年、強誘電体メモリは、高速で低消費
電力な不揮発性メモリとして注目されている。このた
め、強誘電体メモリに関する研究開発が精力的に行われ
ている。図１３は、従来の最も一般的に用いられている
強誘電体メモリの代表的な回路図であり、図１４は、図
１３に対応する断面構造図である。図１３および図１４
を参照して、この従来の構造では、半導体基板１０１の
表面上の所定領域に素子分離領域１０２が形成されてい
る。素子分離領域１０２によって囲まれた素子形成領域
には、所定の間隔を隔てて、ソース領域１０３およびド
レイン領域１０４が形成されている。ソース領域１０３
とドレイン領域１０４との間に位置するチャネル領域上
には、ゲート絶縁膜１０５を介して、ワード線（ＷＬ）
を構成するゲート電極１０６が形成されている。ドレイ
ン領域１０４には、ビット線（ＢＬ）１１３が電気的に
接続されている。

【０００３】また、ソース領域１０３には、プラグ電極
１０８を介して、下部電極１０９が形成されている。下
部電極１０９上には、強誘電体層１１０を介して、プレ
ート線（ＰＬ）を構成する上部電極１１１が形成されて
いる。この下部電極１０９、強誘電体層１１０および上
部電極１１１によって強誘電体キャパシタ１１２が構成
されている。また、ソース領域１０３およびドレイン領
域１０４と、ゲート電極１０６とによって、トランジス
タ１０７が構成されている。このトランジスタ１０７
は、メモリセルの選択を行うスイッチとして機能する。
また、図１３に示すように、１つのメモリセル１００
は、１つのトランジスタ１０７と、１つの強誘電体キャ
パシタ１１２とによって構成されている。

【０００４】しかしながら、図１３および図１４に示し
た従来の強誘電体メモリの構造では、１つのメモリセル
１００が、１つのトランジスタ１０７と１つの強誘電体
キャパシタ１１２とによって構成されているため、比較
的大きなメモリセル面積になるという不都合があった。

【０００５】そこで、従来、１つのメモリセルを１つの
強誘電体キャパシタのみによって構成する単純マトリッ
クス型の強誘電体キャパシタや、トランジスタのゲート
部に強誘電体キャパシタを形成したＭＦＩＳ−ＦＥＴ
（ＭｅｔａｌＦｅｒｒｏｅｌｅｃｔｒｉｃＩｎｓｕ
ｌａｔｏｒＳｅｍｉｃｏｎｄｕｃｔｏｒ−Ｆｉｅｌｄ
ＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ：金属・強誘電体
・絶縁体・半導体−電界効果トランジスタ）、または、
ＭＦＭＩＳ−ＦＥＴ（ＭｅｔａｌＦｅｒｒｏｅｌｅｃ
ｔｒｉｃＭｅｔａｌＩｎｓｕｌａｔｏｒＳｅｍｉ
ｃｏｎｄｕｃｔｏｒ−ＦｉｅｌｄＥｆｆｅｃｔＴｒ
ａｎｓｉｓｔｏｒ：金属・強誘電体・金属・絶縁体・半
導体−電界効果トランジスタ）型の強誘電体メモリが開
発されている。

【０００６】図１５は、従来の単純マトリックス型の強
誘電体メモリの回路図であり、図１６は、図１５に対応
した断面図である。図１５および図１６を参照して、従
来の単純マトリックス型の強誘電体メモリでは、ビット
線（ＢＬ）２０１上に、強誘電体層２０２が形成されて
いる。そして、その強誘電体層２０２上に、ビット線２
０１と交差する方向に、ワード線（ＷＬ）２０３が形成
されている。このビット線２０１と強誘電体層２０２と
ワード線２０３とによって、強誘電体キャパシタ２１０
が構成されている。この単純マトリックス型の強誘電体
メモリでは、図１５に示すように、１つのメモリセル２
００が、１つの強誘電体キャパシタ２１０のみによって
構成されている。

【０００７】図１７は、従来の単純マトリックス型の強
誘電体メモリの１／２Ｖｃｃ法による書き込み動作時の
電圧の印加方法を説明するための回路図であり、図１８
は、従来の単純マトリックス型の強誘電体メモリの１／
３Ｖｃｃ法による書き込み動作時の電圧の印加方法を説
明するための回路図である。

【０００８】図１７を参照して、従来の１／２Ｖｃｃ法
の場合、選択されたメモリセル（選択セル）を駆動する
ために、選択セルが繋がるビット線ＢＬ₁とワード線Ｗ
Ｌ₁との間にＶｃｃの電圧を加える。すなわち、ビット
線ＢＬ₁には、電源電圧Ｖｃｃを印加するとともに、ワ
ード線ＷＬ₁には、０Ｖを印加する。そして、非選択の
メモリセル（非選択セル）の繋がるビット線ＢＬ₀およ
びＢＬ₂には、０Ｖを印加し、非選択セルが繋がるワー
ド線ＷＬ₀およびＷＬ₂には、１／２Ｖｃｃを印加する。
これにより、選択セルには、Ｖｃｃの電圧が印加される
とともに、非選択セルには、１／２Ｖｃｃが印加され
る。

【０００９】また、図１８を参照して、従来の１／３Ｖ
ｃｃ法の場合、ビット線ＢＬ₁には、電源電圧Ｖｃｃを
印加するとともに、ワード線ＷＬ₁には、０Ｖを印加す
る。そして、非選択のメモリセル（非選択セル）の繋が
るビット線ＢＬ₀およびＢＬ₂には、１／３Ｖｃｃを印加
し、非選択セルの繋がるワード線ＷＬ₀およびＷＬ₂に
は、２／３Ｖｃｃを印加する。これにより、選択セルに
は、Ｖｃｃの電圧が印加されるとともに、非選択セルに
は、１／３Ｖｃｃが印加される。

【００１０】上記の場合、選択セルの強誘電体層２０２
（図１６参照）に対しては、分極反転が十分飽和し、か
つ、非選択セルの強誘電体層に対しては、分極状態がほ
とんど変化しないことが必要となる。

【００１１】

【発明が解決しようとする課題】しかしながら、現状で
は、強誘電体ヒステリシスの角型形状が十分でないた
め、図１９に示すように、非選択セルに、１／２Ｖｃｃ
または１／３Ｖｃｃが同じ方向に印加され続けると、そ
の情報（電荷量）が失われていくという、いわゆるディ
スターブが発生する。このようなディスターブが生じる
と、非選択セルに書き込まれた情報が失われてしまうた
め、強誘電体メモリとして使用することが困難である。
このため、現状では、図１５および図１６に示した単純
マトリックス構造の強誘電体メモリの実用化は困難であ
ると考えられている。

【００１２】また、図２０は、従来のＭＦＭＩＳ−ＦＥ
Ｔをメモリセルとした１トランジスタ型の強誘電体メモ
リを示した回路図であり、図２１は、図２０に対応する
断面構造図である。図２０および図２１を参照して、こ
の１トランジスタ型の強誘電体メモリでは、半導体基板
３０１の表面にウェル領域３０２が形成されている。そ
して、このウェル領域３０２の表面に、所定の間隔を隔
てて、ソース領域３０３およびドレイン領域３０４が形
成されている。ソース領域３０３およびドレイン領域３
０４間に位置するチャネル領域上には、ゲート絶縁膜３
０５を介して、ゲート電極３０６が形成されている。

【００１３】ゲート電極３０６上には、強誘電体層３０
７を介して、ワード線（ＷＬ）３０８が形成されてい
る。ドレイン領域３０４には、ビット線（ＢＬ）３１０
が電気的に接続されている。ソース領域３０３には、プ
レート線（ＰＬ）３１１が接続されている。ウェル領域
３０２には、ソース線（ＳＬ）３１２が接続されてい
る。ゲート電極３０６、強誘電体層３０７およびワード
線３０８によって、１トランジスタ型の強誘電体キャパ
シタ３１５が構成されている。また、ソース領域３０３
およびドレイン領域３０４と、ゲート絶縁膜３０５と、
ゲート電極３０６とによって、トランジスタ３０９が構
成されている。この場合、１つのメモリセル３００は、
１つのトランジスタ３０９のゲート部上に、強誘電体キ
ャパシタ３１５が形成された構造を有する。

【００１４】また、図２０および図２１に示した１トラ
ンジスタ型の強誘電体メモリにおいて、書き込み時に
は、図２２に示すような等価回路図となる。このため、
図１７および図１８に示した単純マトリックス型の強誘
電体メモリと同様の書き込み動作を行った場合、非選択
セルに、１／２Ｖｃｃまたは１／３Ｖｃｃが同じ方向に
印加され続けると、その情報（電荷量）が失われてい
く、いわゆるディスターブが同様に生じるという問題点
があった。

【００１５】この発明は、上記のような課題を解決する
ためになされたものであり、この発明の１つの目的は、
非選択のメモリセルにおけるディスターブ耐性を向上す
ることが可能な強誘電体メモリを提供することである。

【００１６】この発明のもう１つの目的は、非選択のメ
モリセルにおけるディスターブ耐性を向上することによ
って、単純マトリックス型の強誘電体メモリを実用化す
ることである。

【００１７】この発明のさらにもう１つの目的は、１ト
ランジスタ型の強誘電体メモリにおいて、非選択のメモ
リセルにおけるディスターブ耐性を向上することであ
る。

【００１８】

【課題を解決するための手段】請求項１による強誘電体
メモリは、ビット線と、ビット線と交差するように配置
されたワード線と、ビット線とワード線との間に配置さ
れ、正と負のいずれの電圧印加方向に対してもほぼ同じ
絶対値のしきい値電圧でターンオンするスイッチ素子
と、ビット線とワード線との間に配置され、スイッチ素
子と直列に接続された強誘電体キャパシタとを含むメモ
リセルを備えている。

【００１９】請求項１では、上記のように、正と負のい
ずれの電圧印加方向に対してもほぼ同じ絶対値のしきい
値電圧でターンオンするスイッチ素子を強誘電体キャパ
シタに直列に接続することによって、選択セルの強誘電
体キャパシタと非選択セルの強誘電体キャパシタとに印
加される電圧比を大きくすることができるので、単純マ
トリックス型の強誘電体メモリにおいて非選択セルのデ
ィスターブ耐性を向上することができる。

【００２０】請求項２における強誘電体メモリは、電界
効果トランジスタのゲート部分に接続された強誘電体キ
ャパシタと、強誘電体キャパシタに直列に接続され、正
と負のいずれの電圧印加方向に対してもほぼ同じ絶対値
のしきい値電圧でターンオンするスイッチ素子とを含む
メモリセルを備えている。

【００２１】請求項２では、上記のように、電界効果ト
ランジスタのゲート部分に接続された強誘電体キャパシ
タに直列に接続され、正と負のいずれの電圧印加方向に
対してもほぼ同じ絶対値のしきい値電圧でターンオンす
るスイッチ素子を設けることによって、選択セルの強誘
電体キャパシタと非選択セルの強誘電体キャパシタとに
印加される電圧比を大きくすることができるので、ＭＦ
ＩＳ−ＦＥＴまたはＭＦＭＩＳ−ＦＥＴなどの１トラン
ジスタ型の強誘電体メモリにおいて、非選択セルのディ
スターブ耐性を向上することができる。

【００２２】請求項３における強誘電体メモリは、請求
項１または２の構成において、強誘電体キャパシタに高
い電圧を印加した場合には分極反転を生じるとともに、
強誘電体キャパシタに低い電圧を印加した場合には実質
的に分極反転を生じないような所定のパルス幅を有する
パルスを前記メモリセルに印加するためのパルス印加手
段をさらに備え、データの書き込み時および読み出し時
の少なくともいずれか一方の時に、選択されたメモリセ
ルには、所定のパルス幅を有する高い電圧のパルスを印
加するとともに、非選択のメモリセルには、所定のパル
ス幅を有する低い電圧のパルスを印加する。このように
構成すれば、選択されたメモリセルに対しては、書き込
みまたは読み出しを行うことができるとともに、非選択
のメモリセルに対しては、ほとんど分極反転を生じない
ようにすることができる。その結果、非選択のメモリセ
ルにおけるディスターブ耐性をより向上することができ
る。

【００２３】請求項４における強誘電体メモリは、請求
項１〜３のいずれかの構成において、スイッチ素子は、
ショットキーダイオードを含む。このように構成すれ
ば、正と負のいずれの電圧印加方向に対してもほぼ同じ
絶対値のしきい値電圧でターンオンするスイッチ素子を
実現することができる。

【００２４】なお、上記の強誘電体メモリにおいて、ス
イッチ素子は、双方向ダイオードからなるようにしても
よい。このように構成すれば、正と負のいずれの電圧印
加方向に対してもほぼ同じ絶対値のしきい値電圧でター
ンオンするスイッチ素子を実現することができる。

【００２５】また、上記の強誘電体メモリにおいて、ス
イッチ素子は、ｐ型半導体層とｎ型半導体層との接合に
より形成されるｐ−ｎダイオードからなるようにしても
よい。このように構成すれば、正と負のいずれの電圧印
加方向に対してもほぼ同じ絶対値のしきい値電圧でター
ンオンするスイッチ素子を実現することができる。この
場合、ｐ−ｎダイオードを形成するｐ型半導体層および
ｎ型半導体層は、アモルファス層により形成されていて
もよい。このように構成すれば、微細なｐ−ｎダイオー
ドを均一に作製することができる。

【００２６】また、上記の強誘電体メモリにおいて、ス
イッチ素子は、導電層と半導体層との接合により形成さ
れるショットキーダイオードからなるようにしてもよ
い。このように構成すれば、正と負のいずれの電圧印加
方向に対してもほぼ同じ絶対値のしきい値電圧でターン
オンするスイッチ素子を実現することができる。この場
合、導電層は、金属とシリコンとを含有し、その金属は
Ｉｒ、Ｐｔ、Ｒｕ、Ｒｅ、Ｎｉ、ＣｏおよびＭｏからな
るグループより選択される少なくとも１つを含むように
してもよい。また、導電層は、金属と窒素とシリコンと
を含有し、その金属は、Ｉｒ、Ｐｔ、Ｒｕ、Ｒｅ、Ｎ
ｉ、ＣｏおよびＭｏからなるグループより選択される少
なくとも１つを含むようにしてもよい。このように構成
すれば、熱的に安定なショットキー接合を形成すること
ができる。

【００２７】また、上記の強誘電体メモリにおいて、ス
イッチ素子は、トンネル電流を利用したＭＩＭキャパシ
タからなるようにしてもよい。このように構成すれば、
正と負のいずれの電圧印加方向に対しても、ほぼ同じ絶
対値のしきい値電圧でターンオンするスイッチ素子を実
現することができる。

【００２８】また、上記の強誘電体メモリにおいて、選
択されたメモリセルには、所定のパルス幅を有する所定
の電圧のパルスを印加するとともに、非選択のメモリセ
ルには、所定のパルス幅を有する所定の電圧の１／３の
電圧のパルスを印加するようにしてもよい。このように
構成すれば、選択されたメモリセルに印加される電圧と
非選択のメモリセルに印加される電圧との電圧差を最も
大きくすることができる。その結果、請求項３のディス
ターブ耐性の向上効果と相まって、非選択のメモリセル
におけるディスターブをより有効に回避することができ
る。

【００２９】なお、以下のような強誘電体メモリの動作
方法に向けた発明も考えられる。

【００３０】まず、第１の強誘電体メモリの動作方法
は、ビット線と、そのビット線と交差するように配置さ
れたワード線と、ビット線とワード線との間に配置さ
れ、正と負のいずれの電圧印加方向に対してもほぼ同じ
絶対値のしきい値電圧でターンオンするスイッチ素子
と、ビット線とワード線との間に配置され、スイッチ素
子と直列に接続された強誘電体キャパシタとを含むメモ
リセルと、強誘電体キャパシタに高い電圧を印加した場
合には分極反転を生じるとともに、強誘電体キャパシタ
に低い電圧を印加した場合には実質的に分極反転を生じ
ないような所定のパルス幅を有するパルスをメモリセル
に印加するためのパルス印加手段とを備えた強誘電体メ
モリの動作方法であって、データの書き込みおよび読み
出し時の少なくともいずれか一方の時に、選択されたメ
モリセルには、所定のパルス幅を有する高い電圧のパル
スを印加するとともに、非選択のメモリセルには、所定
のパルス幅を有する低い電圧のパルスを印加する。この
ように構成すれば、選択セルと非選択セルとの強誘電体
キャパシタに印加される電圧比を大きくするとともに、
非選択セルの強誘電体キャパシタに対してはほとんど分
極反転を生じないようにすることが可能な強誘電体メモ
リの動作方法を実現することができる。これにより、非
選択セルにおけるディスターブ耐性を向上することがで
きる。

【００３１】なお、上記第１の強誘電体メモリの動作方
法において、選択されたメモリセルには、所定のパルス
幅を有する所定の電圧のパルスを印加するとともに、非
選択のメモリセルには、上記所定のパルス幅を有する所
定の電圧の１／３の電圧のパルスを印加する。このよう
に構成すれば、選択されたメモリセルに印加される電圧
と非選択のメモリセルに印加される電圧との電圧差を最
も大きくすることができる。その結果、非選択のメモリ
セルの強誘電体層のディスターブ耐性を効果的に向上す
ることができる。

【００３２】また、第２の強誘電体メモリの動作方法
は、電界効果トランジスタのゲート部分に接続された強
誘電体キャパシタと、強誘電体キャパシタに直列に接続
され、正と負のいずれの電圧印加方向に対してもほぼ同
じ絶対値のしきい値電圧でターンオンするスイッチ素子
とを含むメモリセルと、強誘電体キャパシタに高い電圧
を印加した場合には分極反転を生じるとともに、強誘電
体キャパシタに低い電圧を印加した場合には実質的に分
極反転を生じないような所定のパルス幅を有するパルス
をメモリセルに印加するためのパルス印加手段とを備え
た強誘電体メモリの動作方法であって、データの書き込
み時および読み出し時の少なくともいずれか一方の時
に、選択されたメモリセルには、所定のパルス幅を有す
る高い電圧のパルスを印加するとともに、非選択のメモ
リセルには、所定のパルス幅を有する低い電圧のパルス
を印加する。このように構成すれば、選択セルと非選択
セルとのゲート部の強誘電体キャパシタに印加される電
圧比を大きくするとともに、非選択セルの強誘電体キャ
パシタに対してはほとんど分極反転を生じないようにす
ることが可能な動作方法を実現することができる。これ
により、非選択セルにおけるディスターブ耐性を向上す
ることができる。

【００３３】

【発明の実施の形態】以下、本発明を具体化した実施形
態を図面に基づいて説明する。

【００３４】（第１実施形態）図１は、本発明の第１実
施形態による単純マトリックス型の強誘電体メモリの全
体構成を示した回路図である。図２は、図１に示した第
１実施形態による強誘電体メモリのメモリセル構造を説
明するための概略図である。図３は、第１実施形態によ
る強誘電体メモリの効果を説明するための図である。図
４は、第１実施形態による強誘電体メモリの強誘電体層
の分極反転電荷量に関するパルス応答特性を示した図で
ある。

【００３５】まず、図１および図２を参照して、第１実
施形態の単純マトリックス型の強誘電体メモリの全体構
成について説明する。この第１実施形態による強誘電体
メモリでは、メモリセルアレイ５０は、複数のメモリセ
ル１がマトリックス状に配置されて構成されている（図
１では説明の便宜上、９個のメモリセルのみを示してい
る）。各メモリセル１を構成する強誘電体キャパシタ３
の一方の端子は、ワード線ＷＬ₀〜ＷＬ₂に接続され、強
誘電体キャパシタ３の他方の端子は、スイッチ素子２の
一方の端子に接続されている。スイッチ素子２の他方の
端子は、ビット線ＢＬ₀〜ＢＬ₂に接続されている。すな
わち、この第１実施形態では、メモリセル１は、スイッ
チ素子２と強誘電体キャパシタ３とから構成されてい
る。なお、スイッチ素子２の詳細については後述する。

【００３６】各ワード線ＷＬ₀〜ＷＬ₂は、ロウデコーダ
３１に接続されている。また、各ビット線ＢＬ₀〜ＢＬ₂
は、カラムデコーダ３２に接続されている。

【００３７】外部から指定されたロウアドレスおよびカ
ラムアドレスは、アドレスピン３３に入力される。その
ロウアドレスおよびカラムアドレスは、アドレスピン３
３からアドレスラッチ３４へ転送される。アドレスラッ
チ３４でラッチされた各アドレスのうち、ロウアドレス
は、アドレスバッファ３５を介してロウデコーダ３１へ
転送され、カラムアドレスはアドレスバッファ３５を介
してカラムデコーダ３２へ転送される。

【００３８】ロウデコーダ３１は、各ワード線ＷＬ₀〜
ＷＬ₂のうち、アドレスラッチ３４でラッチされたロウ
アドレスに対応したワード線を選択し、各ワード線の電
位を動作モードに対応して制御する。

【００３９】カラムデコーダ３２は、各ビット線ＢＬ₀
〜ＢＬ₂のうち、アドレスラッチ３４でラッチされたカ
ラムアドレスに対応するビット線を選択し、各ビット線
の電位を動作モードに対応して制御する。

【００４０】ここで、第１実施形態では、ロウデコーダ
３１およびカラムデコーダ３２が、それぞれ、パルス印
加回路４１および４２を含んでいる。このパルス印加回
路４１および４２は、強誘電体キャパシタ３に高い電圧
を印加した場合には十分な分極反転を生じるとともに、
強誘電体キャパシタ３に低い電圧を印加した場合にはほ
とんど分極反転を生じないような所定のパルス幅を有す
るパルスをメモリセル１に印加するためのものである。
なお、このパルス印加回路４１および４２は、本発明の
「パルス印加手段」の一例である。

【００４１】外部から指定されたデータは、データピン
３６に入力される。そのデータは、データピン３６から
入力バッファ３７を介してカラムデコーダ３２へ転送さ
れる。カラムデコーダ３２は、各ビット線ＢＬ₀〜ＢＬ₂
の電位を、そのデータに対応した電位に制御する。

【００４２】任意のメモリセル１から読み出されたデー
タは、各ビット線ＢＬ₀〜ＢＬ₂からカラムデコーダ３２
を介してセンスアンプ３８へ転送される。センスアンプ
３８は電圧センスアンプである。センスアンプ３８で判
別されたデータは、出力バッファ３９からデータピン３
６を介して外部へ出力される。

【００４３】なお、上記した各回路（３１〜３９、４
１、４２）の動作は、制御コア回路４０によって制御さ
れる。

【００４４】ここで、この第１実施形態におけるスイッ
チ素子２は、図２に示すように、正と負のいずれの電圧
印加方向に対してもほぼ同じ絶対値のしきい値電圧Ｖｔ
１およびＶｔ２でターンオンするスイッチ素子である。
この第１実施形態では、スイッチ素子２は、双方向ダイ
オードからなる。このダイオードは、正のしきい値電圧
Ｖｔ１および負のしきい値電圧Ｖｔ２でターンオンする
とともに、ほぼ｜Ｖｔ１｜＝｜Ｖｔ２｜となるようにす
る。このメモリセルにおいて、正の電圧を加えた場合、
強誘電体キャパシタ３には、印加電圧からスイッチ素子
２を構成するダイオードのしきい値電圧分を引いた電圧
が加わる。たとえば、ダイオードのしきい値電圧を０．
８Ｖ、強誘電体キャパシタの飽和電圧を２．０Ｖ、Ｖｃ
ｃ＝２．８Ｖとする。このとき、１／２Ｖｃｃ法を用い
ると、図３に示すように、選択セルの強誘電体キャパシ
タ３に印加される電圧は、２．８−０．８＝２．０Ｖで
あり、非選択セルの強誘電体キャパシタ３に印加される
電圧は、２．８／２−０．８＝０．６Ｖとなる。

【００４５】これに対して、従来の強誘電体キャパシタ
のみで構成されるマトリックス型のメモリセルでは、選
択セルの強誘電体キャパシタに２．０Ｖを印加すれば
（Ｖｃｃ＝２．０Ｖ）、非選択セルの強誘電体キャパシ
タには１．０Ｖが印加されることになる。

【００４６】ここで、図４には、強誘電体層としてＳＢ
Ｔ膜を用いた強誘電体キャパシタにパルスを印加した場
合において、印加電圧をパラメータとして、パルス幅と
分極反転電荷量との関係が示されている。図４から明ら
かなように、パルス幅が７０ｎｓ以下において、印加電
圧が高い場合（たとえば１．６Ｖ以上）、分極反転量は
ほぼ飽和し、１４〜１５μＣ／ｃｍ²の電荷量になって
いる。これに対して、印加電圧が低い場合（たとえば
０．６Ｖ以下）、ほとんど分極反転が生じないことがわ
かる。このように、パルス幅が比較的短い場合には、高
電圧では強誘電体層における分極反転が生じるのに対し
て、低電圧では分極反転がほとんど生じないことがわか
る。したがって、選択セルに高い電圧パルスを印加し、
非選択セルに低い電圧パルスを印加することにより、選
択セルの強誘電体層で書き込みを行うことができ、か
つ、非選択セルの強誘電体層には分子構造上ほとんど変
化を起こすことがないようにすることができる。

【００４７】図４に示したパルス応答特性を有するＳＢ
Ｔ膜を用いて強誘電体キャパシタを形成した場合に、選
択セルの強誘電体キャパシタにパルス幅が３０ｎｓで
２．０Ｖの電圧が印加されるように設定する。この場
合、従来のセル構造では、非選択セルの強誘電体キャパ
シタに１．０Ｖが印加されるので、６．０μＣ／ｃｍ²
の分極反転量が生じてディスターブが起こる。これに対
して、第１実施形態では、非選択セルの強誘電体キャパ
シタに０．６Ｖの電圧が印加されるのみであるので、分
極反転量も１．０μＣ／ｃｍ²とほとんど分極反転が生
じないことがわかる。このように、第１実施形態のメモ
リセルでは、従来の強誘電体キャパシタのみで構成され
るメモリセルに比べて、非選択セルに印加される電圧が
小さくなり、その結果、ディスターブ耐性を向上させる
ことができる。

【００４８】また、負の方向に電圧を加えた場合におい
ても、双方向ダイオードからなるスイッチ素子２と強誘
電体キャパシタ３とは印加電圧に対してほぼ対称である
ため、強誘電体キャパシタ３に印加される電圧に関して
上記した説明と同様のことが成り立つ。

【００４９】上記第１実施形態によるスイッチ素子２を
構成する双方向ダイオードは、たとえば、図５および図
６に示すようなｐ−ｎダイオード２１および２２や、図
７に示すような導電層２５と高濃度ｎ⁺半導体層または
高濃度ｐ⁺半導体層２６との接合で形成されるショット
キーダイオードを用いて作製することができる。ｐ−ｎ
ダイオード２１および２２は、図６に示すように、２つ
の電極２３ａおよび２３ｂにより挟まれた構造を有す
る。また、ショットキーダイオードを構成する半導体層
２６の一方の表面上には、電極２７が形成されている。

【００５０】ｐ−ｎダイオードやショットキーダイオー
ドは、多結晶半導体層やアモルファス半導体層を用いて
形成することができる。特に、アモルファス半導体層
は、結晶粒界がないため、微細な構造を作製してもダイ
オード特性の均一化を図ることができる。アモルファス
半導体層としては、アモルファスＳｉなどを用いること
ができる。

【００５１】また、ショットキーダイオードに関して
は、半導体素子製造工程において、導電層／半導体界面
での相互拡散によりオーミック特性を示さないように、
熱的安定性が必要となる。図８および図９は、それぞ
れ、ＩｒＳｉ／ポリＳｉサンプルおよびＩｒＳｉＮ／ポ
リＳｉサンプルに対し、８００℃の熱処理を施した後の
各組成の深さ方向のプロファイルを示したものである。
図８および図９から明らかなように、８００℃の高温処
理後においても、ＩｒＳｉ／ポリＳｉ界面およびＩｒＳ
ｉＮ／ポリＳｉ界面において、顕著な相互拡散は見られ
ず、導電層であるＩｒＳｉまたはＩｒＳｉＮと、半導体
層であるポリＳｉとの接合が熱的に安定であることがわ
かる。

【００５２】なお、このような熱的に安定な接合は、Ｉ
ｒ、Ｐｔ、Ｒｕ、Ｒｅ、Ｎｉ、ＣｏおよびＭｏの少なく
ともいずれか１つと、シリコンとを含有する導電物、ま
たは、Ｉｒ、Ｐｔ、Ｒｕ、Ｒｅ、Ｎｉ、ＣｏおよびＭｏ
の少なくともいずれか１つと、シリコンと、窒素とを含
有する導電物によっても得ることができる。

【００５３】（第２実施形態）上記した第１実施形態で
は、１／２Ｖｃｃ法を用いる例を示したが、第２実施形
態では、１／３Ｖｃｃ法を用いる例について説明する。
図１０は、本発明の第２実施形態による強誘電体メモリ
の効果を説明するための図である。

【００５４】第２実施形態におけるメモリセルの構造
は、上記した第１実施形態と同様である。すなわち、メ
モリセル１は、正と負のいずれの電圧印加方向に対して
もほぼ同じしきい値電圧（絶対値）でターンオンするス
イッチ素子２と、スイッチ素子２と直列に接続された強
誘電体キャパシタ３とから構成されている。

【００５５】第２実施形態では、図１０に示すように、
スイッチ素子２を構成する双方向ダイオードのしきい値
電圧を０．８Ｖ、強誘電体キャパシタの飽和電圧を２．
２Ｖ、Ｖｃｃ＝３．０Ｖとする。このとき、１／３Ｖｃ
ｃ法を用いると、図１０に示すように、選択セルに印加
される電圧は、３．０−０．８＝２．２Ｖとなり、非選
択セルでは、３．０／３−０．８＝０．２Ｖとなる。つ
まり、印加電圧に関して、非選択セル／選択セルは、１
／３以下になる。なお、従来のセル構造では、選択セル
の強誘電体キャパシタに２．２Ｖが印加されるととも
に、非選択セルの強誘電体キャパシタには、２．２Ｖの
１／３の０．７３Ｖが印加される。

【００５６】ここで、分極反転量に関して図４に示した
第１実施形態と同様のパルス応答特性を有するＳＢＴ膜
を用いて強誘電体キャパシタ３を形成した場合、選択セ
ルの強誘電体キャパシタ３に、パルス幅が３０ｎｓで
２．２Ｖの電圧が印加されるように設定する。この場
合、非選択セルでの分極反転量は、０．５μＣ／ｃｍ²
以下とほとんど分極反転が生じないことがわかる。した
がって、１／３Ｖｃｃ法では、第１実施形態の１／２Ｖ
ｃｃ法に比べて、非選択セルに印加される電圧をさらに
低くすることができるので、ディスターブ耐性をより向
上することができる。

【００５７】（第３実施形態）図１１は、本発明の第３
実施形態による強誘電体メモリの書き込み動作時の全体
構成を示した回路図である。図１２は、図１１に示した
第３実施形態による強誘電体メモリの効果を説明するた
めの図である。

【００５８】この第３実施形態では、図２２に示したＭ
ＦＭＩＳ−ＦＥＴを用いた１トランジスタ型強誘電体メ
モリの書き込み時の等価回路において、図１１に示すよ
うに、常誘電体キャパシタ５４が直列に接続される強誘
電体キャパシタ５３にスイッチ素子５２を直列に接続し
た構成を有する。

【００５９】この場合、強誘電体キャパシタ５３に印加
される電圧は、強誘電体キャパシタ５３と常誘電体キャ
パシタ５４との容量比に逆比例する。たとえば、（強誘
電体キャパシタの容量）：（常誘電体キャパシタの容
量）＝１：２の場合、印加電圧の２／３が強誘電体キャ
パシタ５３にかかることになる。ここで、ダイオードの
しきい値電圧を０．８Ｖ、ゲート部の強誘電体の飽和電
圧を２．０Ｖ、Ｖｃｃ＝３．８Ｖとする。このとき、１
／３Ｖｃｃ法を用いると、図１２に示すように、選択さ
れたメモリセルに印加される電圧は、（３．８−０．
８）×２／３＝２．０Ｖ、非選択のメモリセルに印加さ
れる電圧は、（３．８／３−０．８）×２／３＝０．３
１Ｖとなる。このため、印加電圧に関して、非選択セル
／選択セルは１／３以下になる。これに対して、図２２
に示した従来のメモリセルの場合には、選択されたメモ
リセルの強誘電体キャパシタに２．０Ｖが印加されると
ともに、非選択の強誘電体キャパシタには２．０Ｖの１
／３の０．６７Ｖが印加される。

【００６０】ここで、この第３実施形態においても、図
４に示したパルス応答特性を有するＳＢＴ膜を用いて強
誘電体キャパシタを形成した場合、選択セルの強誘電体
キャパシタにパルス幅が３０ｎｓで２．０Ｖの電圧が印
加されるように設定する。この場合、非選択セルでの分
極反転量は、１．０μＣ／ｃｍ²以下とほとんど分極反
転が生じないことがわかる。したがって、第３実施形態
では、１トランジスタ型の強誘電体メモリの書き込み動
作において、効果的にディスターブ耐性を向上すること
ができる。

【００６１】なお、今回開示された実施形態は、すべて
の点で例示であって制限的なものではないと考えられる
べきである。本発明の範囲は、上記した実施形態の説明
ではなく特許請求の範囲によって示され、さらに特許請
求の範囲と均等の意味および範囲内でのすべての変更が
含まれる。

【００６２】たとえば、上記実施形態では、正と負のい
ずれの電圧印加方向に対してもほぼ同じしきい値電圧
（絶対値）でターンオンするスイッチ素子として、双方
向ダイオードを用いる例を示したが、本発明はこれに限
らず、トンネル電流を利用したＭＩＭキャパシタなどか
らなるスイッチ素子を用いてもよい。

【００６３】また、上記実施形態では、強誘電体層とし
て、ＳＢＴ膜を用いたが、本発明はこれに限らず、ＳＢ
ＮＴ、ＰＺＴ、ＰＬＺＴ，ＢＬＴまたはこれに準ずる強
誘電体層を用いてもよい。つまり、図４に示したよう
に、強誘電体層に高い電圧を印加した場合では、十分な
分極反転を生じるとともに、低い電圧を印加した場合で
はほとんど分極反転を生じないようなパルス幅が存在す
る分極反転特性を有する全ての強誘電体層を用いること
ができる。

【００６４】また、上記第３実施形態では、ＭＦＭＩＳ
−ＦＥＴを用いた１トランジスタ型強誘電体メモリへの
適用例について説明したが、本発明はこれに限らず、Ｍ
ＦＩＳ−ＦＥＴについても同様に適用可能である。

【００６５】

【発明の効果】以上のように、本発明によれば、選択セ
ルの強誘電体キャパシタと非選択セルの強誘電体キャパ
シタとに印加される電圧比を大きくすることができるの
で、非選択セルにおけるディスターブ耐性を向上するこ
とができる。

【図面の簡単な説明】

【図１】本発明の第１実施形態による強誘電体メモリの
全体構成を示した回路図である。

【図２】図１に示した第１実施形態による強誘電体メモ
リのメモリセル構造を説明するための概略図である。

【図３】本発明の第１実施形態による強誘電体メモリの
効果を説明するための図である。

【図４】本発明の第１実施形態による強誘電体メモリの
強誘電体層の分極反転電荷量に関するパルス応答特性を
示す図である。

【図５】本発明の第１実施形態による強誘電体メモリの
スイッチ素子の一例を示した回路図である。

【図６】図５に示した第１実施形態によるスイッチ素子
の回路図に対応する断面図である。

【図７】本発明の第１実施形態による強誘電体メモリの
スイッチ素子の他の例を示した断面図である。

【図８】第１実施形態によるスイッチ素子をショットキ
ー接合により構成する場合の熱的安定性を説明するため
の相関図である。

【図９】第１実施形態によるスイッチ素子をショットキ
ー接合により構成する場合の熱的安定性を説明するため
の相関図である。

【図１０】本発明の第２実施形態による強誘電体メモリ
の効果を説明するための図である。

【図１１】本発明の第３実施形態による強誘電体メモリ
の全体構成を示した回路図である。

【図１２】本発明の第３実施形態による強誘電体メモリ
の効果を説明するための図である。

【図１３】従来の最も一般的な強誘電体メモリのメモリ
セルアレイの回路構成を示した回路図である。

【図１４】図１３に示した回路図に対応する断面構造図
である。

【図１５】従来の単純マトリックス型の強誘電体メモリ
のメモリセルアレイの回路構成を示した回路図である。

【図１６】図１５に示した従来の単純マトリックス型の
強誘電体メモリの断面構造図である。

【図１７】図１５および図１６に示した従来の単純マト
リックス型の強誘電体メモリの１／２Ｖｃｃ法による書
き込み動作の際の電圧印加状態を説明するための回路図
である。

【図１８】図１５および図１６に示した従来の単純マト
リックス型の強誘電体メモリの１／３Ｖｃｃ法による書
き込み動作の際の電圧印加状態を説明するための回路図
である。

【図１９】従来の単純マトリックス型の強誘電体メモリ
の問題点を説明するための強誘電体ヒステリシス特性を
示した図である。

【図２０】従来のＭＦＭＩＳ−ＦＥＴを用いた１トラン
ジスタ型の強誘電体メモリのメモリセルアレイの回路図
である。

【図２１】図２０に示した従来のＭＦＭＩＳ−ＦＥＴを
用いた１トランジスタ型の強誘電体メモリの断面構造図
である。

【図２２】図２０および図２１に示した従来のＭＦＭＩ
Ｓ−ＦＥＴを用いた１トランジスタ型の強誘電体メモリ
の書き込み動作時の等価回路図である。

【符号の説明】

１、５１メモリセル２、５２スイッチ素子３、５３強誘電体キャパシタ４１、４２パルス印加回路（パルス印加手段）５０、６０メモリセルアレイ

Claims

【特許請求の範囲】

【請求項１】ビット線と、前記ビット線と交差するように配置されたワード線と、前記ビット線と前記ワード線との間に配置され、正と負
のいずれの電圧印加方向に対してもほぼ同じ絶対値のし
きい値電圧でターンオンするスイッチ素子と、前記ビッ
ト線と前記ワード線との間に配置され、前記スイッチ素
子と直列に接続された強誘電体キャパシタとを含むメモ
リセルを備えた、強誘電体メモリ。
【請求項２】電界効果トランジスタのゲート部分に接
続された強誘電体キャパシタと、前記強誘電体キャパシタに直列に接続され、正と負のい
ずれの電圧印加方向に対してもほぼ同じ絶対値のしきい
値電圧でターンオンするスイッチ素子とを含むメモリセ
ルを備えた、強誘電体メモリ。
【請求項３】前記強誘電体キャパシタに高い電圧を印
加した場合には分極反転を生じるとともに、前記強誘電
体キャパシタに低い電圧を印加した場合には実質的に分
極反転を生じないような所定のパルス幅を有するパルス
を前記メモリセルに印加するためのパルス印加手段をさ
らに備え、データの書き込み時および読み出し時の少なくともいず
れか一方の時に、選択されたメモリセルには、前記所定
のパルス幅を有する高い電圧のパルスを印加するととも
に、非選択のメモリセルには、前記所定のパルス幅を有
する低い電圧のパルスを印加する、請求項１または２に
記載の強誘電体メモリ。
【請求項４】前記スイッチ素子は、ショットキーダイ
オードを含む、請求項１〜３のいずれか１項に記載の強
誘電体メモリ。