JP3024995B2 - Ｍｉｍ構造半導体メモリ - Google Patents
Ｍｉｍ構造半導体メモリInfo
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- JP3024995B2 JP3024995B2 JP02298230A JP29823090A JP3024995B2 JP 3024995 B2 JP3024995 B2 JP 3024995B2 JP 02298230 A JP02298230 A JP 02298230A JP 29823090 A JP29823090 A JP 29823090A JP 3024995 B2 JP3024995 B2 JP 3024995B2
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は半導体メモリ装置に係り、特に導電体（Meta
l）−絶縁物（Insulator）−導電体（Metal）のMIM構造
の非線形導電率素子を有するメモリ装置に関する。
l）−絶縁物（Insulator）−導電体（Metal）のMIM構造
の非線形導電率素子を有するメモリ装置に関する。
（従来技術） 一般に格納されるデータの保持時間が原理的には、無
限大という特徴を持つ強誘電体からなる記憶保持部（媒
体）が用いられる半導体メモリ装置がある。この半導体
メモリ装置を構成するには、前記記憶保持部のほかに、
データを読出し／書込みする制御を行うスイッチ部が必
要となる。
限大という特徴を持つ強誘電体からなる記憶保持部（媒
体）が用いられる半導体メモリ装置がある。この半導体
メモリ装置を構成するには、前記記憶保持部のほかに、
データを読出し／書込みする制御を行うスイッチ部が必
要となる。
前記スイッチ部には、通常、MOSスイッチ若しくは、M
IMスイッチが用いられている。
IMスイッチが用いられている。
これらのスイッチの特徴として、MIMスイッチは、比
較的形成し易く、また、記憶保持部上にも形成できる便
利なスイッチである。しかし切換動作に関しては、MOS
スイッチより動作が遅い。
較的形成し易く、また、記憶保持部上にも形成できる便
利なスイッチである。しかし切換動作に関しては、MOS
スイッチより動作が遅い。
このようなMIMスイッチを用いたメモリ素子には、例
えば、本発明出願人が出願した特願平１−84446号に開
示される第７図に示したMIMスイッチとキャパシタを組
み合わせて１セルとし、該セルを２次元アレイに形成し
たメモリ素子がある。
えば、本発明出願人が出願した特願平１−84446号に開
示される第７図に示したMIMスイッチとキャパシタを組
み合わせて１セルとし、該セルを２次元アレイに形成し
たメモリ素子がある。
このメモリ素子には、強誘電体キャパシタが用いられ
ていないが、キャパシタ材料に強誘電体を用いるものと
して、本発明出願人が出願した特願平１−245260号に開
示されている。このメモリ素子は、情報担体に関して、
分極電荷をどちらに担わせるか区別されていず、又その
使い分けが行われていない。
ていないが、キャパシタ材料に強誘電体を用いるものと
して、本発明出願人が出願した特願平１−245260号に開
示されている。このメモリ素子は、情報担体に関して、
分極電荷をどちらに担わせるか区別されていず、又その
使い分けが行われていない。
第７図の２次元アレイは、MIMスイッチ１とキャパシ
タ２の直接接続したセル（以下、MIMセルと称する）３
を格子状に配置したX,Yアドレス型の２次元メモリアレ
イである。
タ２の直接接続したセル（以下、MIMセルと称する）３
を格子状に配置したX,Yアドレス型の２次元メモリアレ
イである。
この２次元メモリアレイへの書込みは、前記Χ,Yアド
レスのΧ,Yライン4,5のそれぞれ１ラインを選択して所
望セルに書込みを行う。
レスのΧ,Yライン4,5のそれぞれ１ラインを選択して所
望セルに書込みを行う。
また読出しは、同様に所望セル３を選択して、前記書
込みに対して逆バイアスを印加して読出し、読出された
データをキャパシタ６に充電して、アンプ７によって充
電されたキャパシタ電圧を増幅して読み出すことにより
行う。
込みに対して逆バイアスを印加して読出し、読出された
データをキャパシタ６に充電して、アンプ７によって充
電されたキャパシタ電圧を増幅して読み出すことにより
行う。
そして第８図は、前記MIMセルの積層構造を示す断面
図である。
図である。
この構造は、例えば、絶縁性を有するガラス等の基板
８上に第１導電体電極９が形成される。その導電体電極
９上に絶縁体膜10を形成し、さらにその上層に第２導電
体電極11を形成している。そして第２導電体電極11に入
力端子Vin及び、第１導電体電極５に出力端子Voutが設
けられている。さらに前記第１導電体電極９には、一端
が接地されるキャパシタ12の他端が接続されている。
８上に第１導電体電極９が形成される。その導電体電極
９上に絶縁体膜10を形成し、さらにその上層に第２導電
体電極11を形成している。そして第２導電体電極11に入
力端子Vin及び、第１導電体電極５に出力端子Voutが設
けられている。さらに前記第１導電体電極９には、一端
が接地されるキャパシタ12の他端が接続されている。
また、「R.Womack et al Proc.of IEEE ISCC 1989 P2
42〜243」には、半導体基板上に形成されるMOSスイッチ
をデータの入出力用スイッチとして用いた強誘電体メモ
リに関することが記載されている。
42〜243」には、半導体基板上に形成されるMOSスイッチ
をデータの入出力用スイッチとして用いた強誘電体メモ
リに関することが記載されている。
このMOSスイッチを用いた強誘電体メモリ構成を第９
図に示す。
図に示す。
すなわち、各セルは、強誘電体キャパシタ13とMOSFET
14からなるメモリ素子15である。前記メモリ素子15はワ
ード線16とビット線17a,17bにそれぞれ接続され、格子
状に配置されている。そして所望のメモリ素子15を選択
してアドレスとデータの入出力が行われる。ここから読
み出されたデータ出力はセンスアンプ18で読み取られ
る。
14からなるメモリ素子15である。前記メモリ素子15はワ
ード線16とビット線17a,17bにそれぞれ接続され、格子
状に配置されている。そして所望のメモリ素子15を選択
してアドレスとデータの入出力が行われる。ここから読
み出されたデータ出力はセンスアンプ18で読み取られ
る。
（発明が解決しようとしている課題） しかし、前述した従来のMIMスイッチとキャパシタ
（強誘電体キャパシタを含む）からなるメモリ素子は、
データの呼び出される速度が、最高速度でも、10μsec
程度と他の構造のメモリ素子と比較すると遅い。
（強誘電体キャパシタを含む）からなるメモリ素子は、
データの呼び出される速度が、最高速度でも、10μsec
程度と他の構造のメモリ素子と比較すると遅い。
ところが、処理時間の高速化に伴い、入力時間以上に
高速アクセスを要求されている。他にも、従来の前記メ
モリ素子の構成では、MIMスイッチが両極性スイッチと
しての特徴が必ずしも十分利用されていない。
高速アクセスを要求されている。他にも、従来の前記メ
モリ素子の構成では、MIMスイッチが両極性スイッチと
しての特徴が必ずしも十分利用されていない。
また、MOSスイッチを用いたメモリ素子においては、M
OS構造に形成するにあって、構造工程が複雑であり、集
積化するために多くの問題点が残されている。さらに従
来から多用されるMOSスイッチを用いたメモリ素子は、
１個のMOSスイッチで複数のセルのデータの入出力制御
を行っているため、本来のMOSスイッチの有するスイッ
チング駆動性能を低下させて使用されている。
OS構造に形成するにあって、構造工程が複雑であり、集
積化するために多くの問題点が残されている。さらに従
来から多用されるMOSスイッチを用いたメモリ素子は、
１個のMOSスイッチで複数のセルのデータの入出力制御
を行っているため、本来のMOSスイッチの有するスイッ
チング駆動性能を低下させて使用されている。
そこで、本発明は、構造が簡素化されスイッチング駆
動が高速で両極性を有するMIMスイッチで構成されたメ
モリ素子を提供することを目的とする。
動が高速で両極性を有するMIMスイッチで構成されたメ
モリ素子を提供することを目的とする。
（課題を解決するための手段） 本発明は、上記目的を達成するために、半導体基板上
に形成されたゲート酸化膜及び、該ゲート酸化膜の両側
に形成された電流通路電極からなる出力手段と、前記ゲ
ート酸化膜上に直接形成された強誘電体ラングミュア・
ブロジェット膜からなる分極電荷蓄積手段と、前記強誘
電体ラングミュア・ブロジェット膜上に形成された絶縁
体トンネル層及び該絶縁体トンネル層上に形成された導
電膜からなる入力手段とで構成され、積層された各手段
が直接接続され、書き込まれたデータを分極電荷として
保持し、該分極電荷で直接前記出力手段を駆動させてデ
ータ出力させるMIM構造半導体メモリを提供する。
に形成されたゲート酸化膜及び、該ゲート酸化膜の両側
に形成された電流通路電極からなる出力手段と、前記ゲ
ート酸化膜上に直接形成された強誘電体ラングミュア・
ブロジェット膜からなる分極電荷蓄積手段と、前記強誘
電体ラングミュア・ブロジェット膜上に形成された絶縁
体トンネル層及び該絶縁体トンネル層上に形成された導
電膜からなる入力手段とで構成され、積層された各手段
が直接接続され、書き込まれたデータを分極電荷として
保持し、該分極電荷で直接前記出力手段を駆動させてデ
ータ出力させるMIM構造半導体メモリを提供する。
（作 用） 以上のように構成されたMIM構造の半導体メモリ素子
は、入力用素子としての両極性（正負）の情報も保持で
きるMIM構造のスイッチを用いて、強誘電体への書き込
み手段としてすぐれ、且つ読出し速度の高速化（10〜10
0n sec）ができる。
は、入力用素子としての両極性（正負）の情報も保持で
きるMIM構造のスイッチを用いて、強誘電体への書き込
み手段としてすぐれ、且つ読出し速度の高速化（10〜10
0n sec）ができる。
さらに前記強誘電体膜上にMIM構造のスイッチが形成
できるため構造の簡素し高集積化が図れる、と共に前記
強誘電体膜への正負電極双方の分極電荷と同一スイッチ
で書き込みができるため、構造が簡略化され集積度が向
上できる。また、格納された情報が電荷の形で長時間に
渡って直接的に読出しすることが可能になる。
できるため構造の簡素し高集積化が図れる、と共に前記
強誘電体膜への正負電極双方の分極電荷と同一スイッチ
で書き込みができるため、構造が簡略化され集積度が向
上できる。また、格納された情報が電荷の形で長時間に
渡って直接的に読出しすることが可能になる。
（実施例） 以下、図面を参照して本発明の実施例を詳細に説明す
る。
る。
第１図（ａ）乃至（ｃ）は、本発明に係る第１実施例
として、メモリ素子の回路構成を示し、第２図（ａ）及
び（ｂ）はそのメモリ素子の積層構造を示す。
として、メモリ素子の回路構成を示し、第２図（ａ）及
び（ｂ）はそのメモリ素子の積層構造を示す。
すなわち第１図（ａ）に示すメモリ素子の回路構成
は、MIMスイッチ20が強誘電体キャパシタ21を介してノ
ーマリオン型のMOSFET22のゲートと直列接続されて構成
される。そして前記MIMスイッチ20の他方は、複数の書
込み線のうちの１つの書込み線Wxに接続される。また前
記MOSFET22の電流通路は、一端が書き込み線若しくは読
出し線（Wy,Ry）に接続され、他端が１つの読出し線Rx
に接続される。
は、MIMスイッチ20が強誘電体キャパシタ21を介してノ
ーマリオン型のMOSFET22のゲートと直列接続されて構成
される。そして前記MIMスイッチ20の他方は、複数の書
込み線のうちの１つの書込み線Wxに接続される。また前
記MOSFET22の電流通路は、一端が書き込み線若しくは読
出し線（Wy,Ry）に接続され、他端が１つの読出し線Rx
に接続される。
また、第１図（ｂ）は前記MIMスイッチ20の等価回路
の構成を示す。つまり前記MIMスイッチ20は、非線形導
電率素子であって、絶縁トンネル膜を両側から金属膜で
挟んだ構造を有するため、電流が双方向に流れるように
配置されたダイオード20aと、これに並列接続されたキ
ャパシタ20bによって構成されている。
の構成を示す。つまり前記MIMスイッチ20は、非線形導
電率素子であって、絶縁トンネル膜を両側から金属膜で
挟んだ構造を有するため、電流が双方向に流れるように
配置されたダイオード20aと、これに並列接続されたキ
ャパシタ20bによって構成されている。
そして第１図（ｃ）には、強誘電体キャパシタ21の等
価回路の構成を示す。つまり、いずれか一方に流れる電
流源21aと、これに並列接続されたキャパシタ21bによっ
て構成されている。
価回路の構成を示す。つまり、いずれか一方に流れる電
流源21aと、これに並列接続されたキャパシタ21bによっ
て構成されている。
そして第２図（ａ）に示すように、そのメモリ素子の
積層構造は、まず半導体基板24上にゲート酸化膜25が形
成される。さらに前記ゲート酸化膜25上にフローティン
グゲート電極26が形成される。このフローティングゲー
ト電極26を覆うように、例えばポリイミド等の強誘電体
膜27が形成される。
積層構造は、まず半導体基板24上にゲート酸化膜25が形
成される。さらに前記ゲート酸化膜25上にフローティン
グゲート電極26が形成される。このフローティングゲー
ト電極26を覆うように、例えばポリイミド等の強誘電体
膜27が形成される。
さらに前記強誘電体膜27上にMIMスイッチとなる第１
の導電体膜28とトンネル絶縁膜29と第２の導電体膜30と
が積層されて形成される。
の導電体膜28とトンネル絶縁膜29と第２の導電体膜30と
が積層されて形成される。
また、第２図（ｂ）に示した構造は、半導体基板24上
にゲート酸化膜25が形成され、その上層に強誘電体膜27
が形成される。さらに前記強誘電体膜27上にラングミュ
ア・ブロジェット膜のトンネル絶縁膜29と第２の導電体
膜30とが積層されて形成される。
にゲート酸化膜25が形成され、その上層に強誘電体膜27
が形成される。さらに前記強誘電体膜27上にラングミュ
ア・ブロジェット膜のトンネル絶縁膜29と第２の導電体
膜30とが積層されて形成される。
これはMIMスイッチ20がMOSFET22のゲートに強誘電体
キャパシタ21を介して接続させる方法として、第２図
（ｂ）のように直接的に、又は第２図（ａ）のように間
接的にゲート酸化膜上に強誘電体膜を設ける場合であ
る。
キャパシタ21を介して接続させる方法として、第２図
（ｂ）のように直接的に、又は第２図（ａ）のように間
接的にゲート酸化膜上に強誘電体膜を設ける場合であ
る。
そして第２図（ａ）及び（ｂ）のどちら構造も、積層
された各層が、後述する第４図に示す構造のように各層
を接続するための配線を設ける必要がなく、リークも非
常に小さく押えることができる。
された各層が、後述する第４図に示す構造のように各層
を接続するための配線を設ける必要がなく、リークも非
常に小さく押えることができる。
従って、書き込まれた分極電荷はそのまま保持され、
第１図の示す前記強誘電体膜27の有する並列容量にたま
る電荷によって中和する効果を無視できる。よって、第
１図に示す構成で分極電荷をゲートに印加して直接読取
ることが可能である。
第１図の示す前記強誘電体膜27の有する並列容量にたま
る電荷によって中和する効果を無視できる。よって、第
１図に示す構成で分極電荷をゲートに印加して直接読取
ることが可能である。
なお、前記MOSFET23にノーマリオン型を用いたのは、
ノーマリオフ型では、例えばｎチャンネルの場合、負信
号が入力されたときゲート電圧により前記半導体基板24
とチャンネル間で短絡する可能性がある。
ノーマリオフ型では、例えばｎチャンネルの場合、負信
号が入力されたときゲート電圧により前記半導体基板24
とチャンネル間で短絡する可能性がある。
次に第２の実施例として、第３図にメモリ素子の回路
構成を示し、第４図にはそのメモリ素子の積層構造を示
す。
構成を示し、第４図にはそのメモリ素子の積層構造を示
す。
第３図に示すように、MIMスイッチ30の一方は、抵抗R
1が並列接続する強誘電体キャパシタ31の一方に接続さ
れる。また前記MIMスイッチ30の他方は、複数の書き込
み線のうちの１つの書込み線Wxに接続され、前記強誘電
体キャパシタ31の他方は書き込み線Wyに接続される。
1が並列接続する強誘電体キャパシタ31の一方に接続さ
れる。また前記MIMスイッチ30の他方は、複数の書き込
み線のうちの１つの書込み線Wxに接続され、前記強誘電
体キャパシタ31の他方は書き込み線Wyに接続される。
さらに前記MIMスイッチ30の他方は、正方向のダイオ
ード32を介して、MOSトランジスタ33のゲートに接続さ
れる。そして前記ダイオード32のカソードは、並列接続
された抵抗R2とキャパシタCRを介して設置されている。
ード32を介して、MOSトランジスタ33のゲートに接続さ
れる。そして前記ダイオード32のカソードは、並列接続
された抵抗R2とキャパシタCRを介して設置されている。
また、前記MOSトランジスタ33の電流通路の一方は読
出し線Rxに接続され、その他方は読出し線Ryに接続され
ている。
出し線Rxに接続され、その他方は読出し線Ryに接続され
ている。
そしてこのような構成のメモリ装置は、強誘電体キャ
パシタ31とMOSトランジスタ33間には、配線等を通して
弱い電流漏れが生じる。そのため一端データが書き込ま
れた分極電荷は、いずれは中和状態になる。
パシタ31とMOSトランジスタ33間には、配線等を通して
弱い電流漏れが生じる。そのため一端データが書き込ま
れた分極電荷は、いずれは中和状態になる。
従って、この分極電荷からデータを読み出すには、電
極電荷に閾値電圧以上の電圧を強誘電体キャパシタ31に
印加することにより、一時的に前記キャパシタCRに格納
させ、その後、MOSトランジスタ33のゲートを通して読
出し線に読み出している。しかしこのような読出しは、
破壊読み出すになるため、再書込みさせてデータを保持
させることが必要である。
極電荷に閾値電圧以上の電圧を強誘電体キャパシタ31に
印加することにより、一時的に前記キャパシタCRに格納
させ、その後、MOSトランジスタ33のゲートを通して読
出し線に読み出している。しかしこのような読出しは、
破壊読み出すになるため、再書込みさせてデータを保持
させることが必要である。
そして第４図にこのメモリ素子の積層構造を示す。
このメモリ素子の構造は、まず半導体基板34上にフィ
ールド絶縁膜35とゲート絶縁膜36が形成される。そして
前記ゲート絶縁膜36上にゲート電極膜37が形成され、さ
らに前記フィールド絶縁膜35上に前記ゲート電極膜37に
接続する金属からなる配線膜38が形成される。
ールド絶縁膜35とゲート絶縁膜36が形成される。そして
前記ゲート絶縁膜36上にゲート電極膜37が形成され、さ
らに前記フィールド絶縁膜35上に前記ゲート電極膜37に
接続する金属からなる配線膜38が形成される。
さらに前記配線膜38上に強誘電体膜39が形成され、前
記強誘電体キャパシタ31を構成する。そして前記強誘電
体膜39上には、第１導電体膜40−ラングミュア・ブロジ
ェット膜のトンネル絶縁膜41−第２導電体膜42のMIM構
造の前記MIMスイッチ30が形成される。
記強誘電体キャパシタ31を構成する。そして前記強誘電
体膜39上には、第１導電体膜40−ラングミュア・ブロジ
ェット膜のトンネル絶縁膜41−第２導電体膜42のMIM構
造の前記MIMスイッチ30が形成される。
次に第５図は第４図のメモリ素子のセルを並べて２次
元アレイに構成したメモリ装置である。
元アレイに構成したメモリ装置である。
このメモリ装置は、前述したメモリ素子のセル51を格
子状に配置して、書込み線Wx,Wyと読出し線Rx,Ryでそれ
ぞれ配線したものである。
子状に配置して、書込み線Wx,Wyと読出し線Rx,Ryでそれ
ぞれ配線したものである。
そして、読出しは、MOSトランジスタ52の電流通路
（ソース・ドレイン間）に流れる電流を電流アンプ53等
で出力される。ただし、簡略化のため、前記セルにおけ
るキャパシタCRは省略し、前記MOSトランジスタ52のゲ
ート容量で代用している。この場合は、前記強誘電体キ
ャパシタ54を前記MOSトランジスタ52とは別の場所に形
成して配線で、前記強誘電体キャパシタ54と前記MOSト
ランジスタ52のゲートを接続している。
（ソース・ドレイン間）に流れる電流を電流アンプ53等
で出力される。ただし、簡略化のため、前記セルにおけ
るキャパシタCRは省略し、前記MOSトランジスタ52のゲ
ート容量で代用している。この場合は、前記強誘電体キ
ャパシタ54を前記MOSトランジスタ52とは別の場所に形
成して配線で、前記強誘電体キャパシタ54と前記MOSト
ランジスタ52のゲートを接続している。
次に第６図に第３の実施例として、メモリ素子の回路
構成を示す。
構成を示す。
このメモリ素子は前述した実施例１のメモリ素子を改
良したものであり、書込み線Wxに接続されたMIMスイッ
チ55が強誘電体キャパシタ56に直列接続して、この強誘
電体キャパシタ56が、読取り用のインバータ接続された
MOSトランジスタの各ゲートに接続している。前記MOSト
ランジスタは、ｎチャンネル形MOSトランジスタ57とｐ
チャンネル形MOSトランジスタ58の２個のトランジスタ
がインバータ接続されたものである。
良したものであり、書込み線Wxに接続されたMIMスイッ
チ55が強誘電体キャパシタ56に直列接続して、この強誘
電体キャパシタ56が、読取り用のインバータ接続された
MOSトランジスタの各ゲートに接続している。前記MOSト
ランジスタは、ｎチャンネル形MOSトランジスタ57とｐ
チャンネル形MOSトランジスタ58の２個のトランジスタ
がインバータ接続されたものである。
すなわち、前記強誘電体キャパシタ56からインバータ
接続されたMOSトランジスタの各ゲートに書込まれた電
荷の正負に応じて、どちらか一方のMOSトランジスタが
動作して、そのデータが読み取られるように構成されて
いる。
接続されたMOSトランジスタの各ゲートに書込まれた電
荷の正負に応じて、どちらか一方のMOSトランジスタが
動作して、そのデータが読み取られるように構成されて
いる。
以上のように構成されたMIM構造の半導体メモリ素子
は、入力用素子としての両極性（正負）の情報も保持で
きるMIM構造のスイッチを用いて、強誘電体への書き込
み手段としてすぐれ、且つ読出し速度の高速化（10〜10
0n sec）ができる。
は、入力用素子としての両極性（正負）の情報も保持で
きるMIM構造のスイッチを用いて、強誘電体への書き込
み手段としてすぐれ、且つ読出し速度の高速化（10〜10
0n sec）ができる。
さらに前記強誘電体膜への正負電極双方の分極電荷と
同一スイッチで書き込みができるため、構造が簡略化さ
れ集積度が向上できる。また、格納された情報が電荷の
形で長時間に渡って直接的に読出しすることが可能にな
る。
同一スイッチで書き込みができるため、構造が簡略化さ
れ集積度が向上できる。また、格納された情報が電荷の
形で長時間に渡って直接的に読出しすることが可能にな
る。
また本発明は、前述した実施例に限定されるものでは
なく、他にも発明の要旨を逸脱しない範囲で種々の変形
や応用が可能であることは勿論である。
なく、他にも発明の要旨を逸脱しない範囲で種々の変形
や応用が可能であることは勿論である。
［発明の効果］ 以上詳述したように本発明によれば、構造が簡素で高
集積化され、スイッチング駆動が高速で両極性の情報も
保持できるMIM構造のスイッチで構成されたメモリ素子
を提供することができる。
集積化され、スイッチング駆動が高速で両極性の情報も
保持できるMIM構造のスイッチで構成されたメモリ素子
を提供することができる。
第１図（ａ）乃至（ｃ）は本発明に係る第１実施例のメ
モリ素子の回路構成を示す回路図、第２図（ａ）及び
（ｂ）は第１実施例のメモリ素子の積層構造を示す構造
図、第３図は第２の実施例のメモリ素子の回路構成を示
す回路、第４図は第２の実施例のメモリ素子の積層構造
を示す構造図、第５図は第４図のメモリ素子のセルを並
べて２次元メモリアレイに構成した構成図、第６図は第
３の実施例のメモリ素子の回路構成を示す回路図、第７
図はMIMセルを格子状に配置したX,Yアドレス型の２次元
メモリアレイの構成図、第８図は第７図のMIMセルの積
層構造を示す断面図、第９図はMOSスイッチを用いた強
誘電体メモリの構成を示す構成図である。 1,20……MIMスイッチ、2,6,20b……キャパシタ、３……
MIMセル、７……アンプ、20a……ダイオード、21……強
誘電体キャパシタ、21a……電流源、22……ノーマリオ
ン型MOSFET、24……半導体基板、25……ゲート酸化膜、
26……フローティングゲート電極、27……強誘電体膜、
28……第１の導電体膜、29……トンネル絶縁膜、30……
第２の導電体膜、Wx,Wy……書き込み線、Rx,Ry……読出
し線。
モリ素子の回路構成を示す回路図、第２図（ａ）及び
（ｂ）は第１実施例のメモリ素子の積層構造を示す構造
図、第３図は第２の実施例のメモリ素子の回路構成を示
す回路、第４図は第２の実施例のメモリ素子の積層構造
を示す構造図、第５図は第４図のメモリ素子のセルを並
べて２次元メモリアレイに構成した構成図、第６図は第
３の実施例のメモリ素子の回路構成を示す回路図、第７
図はMIMセルを格子状に配置したX,Yアドレス型の２次元
メモリアレイの構成図、第８図は第７図のMIMセルの積
層構造を示す断面図、第９図はMOSスイッチを用いた強
誘電体メモリの構成を示す構成図である。 1,20……MIMスイッチ、2,6,20b……キャパシタ、３……
MIMセル、７……アンプ、20a……ダイオード、21……強
誘電体キャパシタ、21a……電流源、22……ノーマリオ
ン型MOSFET、24……半導体基板、25……ゲート酸化膜、
26……フローティングゲート電極、27……強誘電体膜、
28……第１の導電体膜、29……トンネル絶縁膜、30……
第２の導電体膜、Wx,Wy……書き込み線、Rx,Ry……読出
し線。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭57−172771（ＪＰ，Ａ) 特開 平２−208978（ＪＰ，Ａ) 特開 平２−185789（ＪＰ，Ａ) 特開 平２−262364（ＪＰ，Ａ) 特開 昭63−296273（ＪＰ，Ａ) 特開 平２−262362（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/10 - 27/115 H01L 21/8239 - 21/8247 H01L 49/00 - 49/02
Claims (3)
- 【請求項１】半導体基板上に形成されたゲート酸化膜及
び、該ゲート酸化膜の両側に形成された電流通路電極か
らなる出力手段と、 前記ゲート酸化膜上に直接形成された強誘電体ラングミ
ュア・ブロジェット膜からなる分極電荷蓄積手段と、 前記強誘電体ラングミュア・ブロジェット膜上に形成さ
れた絶縁体トンネル層及び該絶縁体トンネル層上に形成
された導電膜からなる入力手段とで構成され、積層され
た各手段が直接接続され、書き込まれたデータを分極電
荷として保持し、該分極電荷で直接前記出力手段を駆動
させてデータ出力させることを特徴とするMIM構造半導
体メモリ。 - 【請求項２】MIM積層構造の前記非線形導電率素子と前
記強誘電体キャパシタとが直列接続され、その接続箇所
から整流素子を介して前記出力手段の制御電極に接続さ
れ、前記整流素子の出力される分極電荷を一時的に保持
するキャパシタが接続され、強誘電体キャパシタが分極
電荷からデータを読み出すにあって、分極電荷の閾値電
圧以上の電圧を強誘電体キャパシタに印加することによ
り、一時的に前記キャパシタに格納させた後、出力手段
の制御電極を駆動させて出力することを特徴とする請求
項１記載のMIM構造半導体メモリ。 - 【請求項３】前記MIM構造半導体メモリの各セルが３次
元的に配置されたアレイ構造を有する請求項２記載のMI
M構造半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02298230A JP3024995B2 (ja) | 1990-11-02 | 1990-11-02 | Ｍｉｍ構造半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02298230A JP3024995B2 (ja) | 1990-11-02 | 1990-11-02 | Ｍｉｍ構造半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04171758A JPH04171758A (ja) | 1992-06-18 |
| JP3024995B2 true JP3024995B2 (ja) | 2000-03-27 |
Family
ID=17856919
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02298230A Expired - Lifetime JP3024995B2 (ja) | 1990-11-02 | 1990-11-02 | Ｍｉｍ構造半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3024995B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003173673A (ja) | 2001-11-30 | 2003-06-20 | Sanyo Electric Co Ltd | 強誘電体メモリ |
| JP3680282B2 (ja) | 2002-07-23 | 2005-08-10 | 松下電器産業株式会社 | 強誘電体ゲートデバイス |
-
1990
- 1990-11-02 JP JP02298230A patent/JP3024995B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04171758A (ja) | 1992-06-18 |
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