JP3680282B2 - 強誘電体ゲートデバイス - Google Patents
強誘電体ゲートデバイス Download PDFInfo
- Publication number
- JP3680282B2 JP3680282B2 JP2004522730A JP2004522730A JP3680282B2 JP 3680282 B2 JP3680282 B2 JP 3680282B2 JP 2004522730 A JP2004522730 A JP 2004522730A JP 2004522730 A JP2004522730 A JP 2004522730A JP 3680282 B2 JP3680282 B2 JP 3680282B2
- Authority
- JP
- Japan
- Prior art keywords
- ferroelectric
- voltage
- capacitor
- ferroelectric capacitor
- switch element
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Electronic Switches (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【技術分野】
【０００１】
本発明は、強誘電体を用いた素子およびゲートデバイス、特に誘電分極の保持特性および角型比を向上させた強誘電体素子及びそれを用いた強誘電体ゲートデバイスに関する。
【背景技術】
【０００２】
近年の電子機器の発達に伴い、データの大容量化が進んでいる。また、電源がオフされた後にもデータを保存するために、不揮発性のメモリが注目されている。不揮発性メモリとしては、フラッシュメモリや強誘電体メモリ（ＦｅＲＡＭ）などが挙げられる。しかしながら、高速、大容量のデータを扱うためには、さらなる高速の不揮発メモリが必要となる。近年、ＭＦＭＩＳ(Metal Ferroelectric Metal Insulator Semiconductor)型の強誘電体ゲートデバイスが注目されている。しかし、ＭＦＭＩＳ型の強誘電体ゲートデバイスにおいては、強誘電体キャパシタ（強誘電体薄膜）とゲート酸化膜とに印加される電圧の分配比が問題になる。図１０を用いて、その問題について説明する。
【０００３】
図１０の（ａ）は、常誘電体キャパシタ１０１および強誘電体キャパシタ１０２を直列接続した回路を示す回路図である。図１０の（ａ）に示した常誘電体キャパシタ１０１及び強誘電体キャパシタ１０２は、それぞれ強誘電体ゲートデバイスにおけるゲート酸化膜及び強誘電体薄膜を表している。強誘電体キャパシタ１０２の一方の端子は接地されている。今、常誘電体キャパシタ１０１の端子ＩＮに電圧Ｖppを印加する。このとき、強誘電体キャパシタ１０２の両端の電圧をＶf、常誘電体キャパシタ１０１の両端の電圧をＶcとし、常誘電体キャパシタ１０１および強誘電体キャパシタ１０２の各々に誘起される電荷をＱとする。強誘電体キャパシタ１０２の電荷Ｑと電圧Ｖfは図１０の（ｂ）に示すようなヒステリシス特性を示す。また、常誘電体キャパシタ１０１の電荷Ｑと電圧Ｖcとの関係は、式１のように表される。
式１で表される直線と上記したヒステリシス曲線との交点である点Ａ（図１０の（ｂ）参照）が、このときの動作点である。
【０００４】
常誘電体キャパシタ１０１の電圧Ｖppを印加していた端子ＩＮを０Ｖに戻せば、常誘電体キャパシタ１０１の電荷Ｑと電圧Ｖcとの関係は、式（２）のように表される。
式２で表される直線と上記したヒステリシス曲線との交点である点Ｂ（図１０の（ｂ）参照）が、このときの動作点である。強誘電体キャパシタ１０２の強誘電体の分極が保持されるため、常誘電体キャパシタ１０１と強誘電体キャパシタ１０２との接続ノードでは−Ｖｈの電位が保持される。
【０００５】
この保持電圧（−Ｖｈ）を大きくするためには、強誘電体キャパシタ１０２に印加する電圧を大きくすることが望ましいが、端子ＩＮに電圧を印加すると、常誘電体キャパシタ１０１にも電圧が印加されるので、強誘電体の分極を充分に誘起できない。また、端子ＩＮに印加する電圧をあまり大きくし過ぎると、常誘電体キャパシタ１０１の電界強度が耐圧以上になってしまう。また、強誘電体の角型比Ｍ（＝Ｐｒ（残留分極）／Ｐｓ（自発分極））（図１０の（ｂ）参照）を大きくすれば、保持電圧を増大させることが可能であるが、そのためには、強誘電体薄膜の結晶性を向上させなければならない。しかし、バルクと同程度の角型比Ｍを有する強誘電体薄膜の結晶を形成することは困難である。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
以上のように、常誘電体キャパシタ１０１および強誘電体キャパシタ１０２の直列接続回路において、両キャパシタ１０１、１０２の接続ノードに保持される電圧を大きくしたいが、強誘電体キャパシタ１０２にのみ充分に高い電圧を印加することが困難であり、且つ強誘電体薄膜の角型比があまり大きくないという問題があった。
【０００７】
上記の課題を解決するために、本発明は、印加される電圧に応じて抵抗またはキャパシタとして振る舞うスイッチ素子を強誘電体キャパシタに直列に接続した強誘電体素子及びそれを用いた強誘電体ゲートデバイスを提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成する第１の本発明に係る強誘電体素子は、強誘電体キャパシタと、該強誘電体キャパシタに直列に接続されるスイッチ素子とを備え、該スイッチ素子がツェナーダイオードからなり、前記強誘電体素子の両端子に電圧が印加されるときに、前記強誘電体キャパシタが備えている強誘電体の抗電圧以上の電圧が前記強誘電体キャパシタに印加されると、前記スイッチ素子は抵抗として振る舞い、前記強誘電体素子の両端子に電圧が印加されるときに、前記強誘電体キャパシタが備えている強誘電体の抗電圧よりも小さい電圧が前記強誘電体キャパシタに印加されると、前記スイッチ素子はキャパシタとして振る舞う。
【０００９】
上記目的を達成する第２の本発明に係る強誘電体素子は、強誘電体キャパシタと、Ｎ型の電界効果型トランジスタおよびＰ型の電界効果型トランジスタから構成され、前記強誘電体キャパシタに直列に接続されるスイッチ素子とを備え、該スイッチ素子は、前記Ｎ型およびＰ型の電界効果型トランジスタのソースが共に入力端子に接続され、前記Ｎ型およびＰ型の電界効果型トランジスタのドレインが共に強誘電体キャパシタの一端に接続され、前記Ｎ型およびＰ型の電界効果型トランジスタのゲートが前記強誘電体キャパシタの他端に接続されており、前記強誘電体素子の両端子に電圧が印加されるときに、前記強誘電体キャパシタが備えている強誘電体の抗電圧以上の電圧が前記強誘電体キャパシタに印加されると、前記スイッチ素子は抵抗として振る舞い、前記強誘電体素子の両端子に電圧が印加されるときに、前記抗電圧よりも小さい電圧が前記強誘電体キャパシタに印加されると、前記スイッチ素子はキャパシタとして振る舞う。
【００１０】
上記目的を達成する第３の本発明に係る強誘電体素子は、強誘電体キャパシタと、該強誘電体キャパシタに直列に接続されるスイッチ素子と、前記強誘電体キャパシタまたは前記スイッチ素子に直列に接続される常誘電体キャパシタとを備え、前記スイッチ素子がツェナーダイオードからなり、前記強誘電体素子の両端子に電圧が印加されるときに、前記強誘電体キャパシタが備えている強誘電体の抗電圧以上の電圧が前記強誘電体キャパシタに印加されると、前記スイッチ素子は抵抗として振る舞い、前記強誘電体素子の両端子に電圧が印加されるときに、前記抗電圧よりも小さい電圧が前記強誘電体キャパシタに印加されるとき、前記スイッチ素子はキャパシタとして振る舞う。
【００１１】
上記目的を達成する本発明に係る強誘電体ゲートデバイスは、強誘電体キャパシタと、スイッチ素子と、ソース、ドレイン、およびゲートを有する電界効果トランジスタとを備え、前記強誘電体キャパシタの一端には入力端子が備えられ、前記強誘電体キャパシタの他端と前記スイッチ素子の一端とが接続され、前記スイッチ素子の他端と前記電界効果トランジスタのゲートとが接続され、前記スイッチ素子がツェナーダイオードからなる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明に係る強誘電体素子及びそれを用いた強誘電体ゲートデバイスの実施の形態を添付図面に基づいて説明する。なお、本明細書において、「ゲートデバイス」とは、電界効果トランジスタに代表されるスイッチング素子を意味しており、具体的にはゲートにＯＮ電圧を印加するとソースとドレインとの間に電流が流れ、ゲートにＯＦＦ電圧を印加するとソースとドレインとの間に電流が実質的に流れなくなる素子を意味している。
【００１３】
（本発明に係る強誘電体素子の第１の実施の形態）
図１は、本発明に係る強誘電体素子の第１の実施の形態を示す回路図である。図１に示すように、本実施の形態に係る強誘電体素子は、強誘電体キャパシタ１およびスイッチ素子２が直列に接続されて構成されている。ここで、スイッチ素子２は、順方向電圧に対しては通常のダイオードの電圧−電流特性を示し、逆方向電流に対しては端子間電圧が一定（ツェナー電圧）になるツェナーダイオードであり、カソード２ｃが強誘電体キャパシタ１に接続され、アノード２ａが端子ＳＳに接続されている。ツェナーダイオード（スイッチ素子２）は、印加される電圧が所定の電圧以上の場合に抵抗として振る舞い、印加される電圧が所定の電圧よりも小さい場合にはキャパシタとして振る舞う、スイッチに類似する特性を持つ素子として扱うことができる。スイッチ素子２の端子ＳＳを接地し、強誘電体キャパシタ１の端子ＩＮに電圧Ｖinを印加する。以下の説明において、強誘電体キャパシタ１の両端の電圧をＶf、スイッチ素子２の両端の電圧をＶrとする。強誘電体キャパシタ１の強誘電体には、例えばタンタル酸ストロンチウムビスマス（Ｙ１：ＳｒＢｉ２Ｔａ２Ｏ９）を使用することができる。
【００１４】
図２の（ａ）、（ｂ）を用いて、スイッチ素子２の動作を具体的に説明する。入力端子ＩＮに印加される電圧Ｖinに応じて、スイッチ素子２は、強誘電体キャパシタ１の両端の電圧Ｖfが強誘電体キャパシタ１の強誘電体の抗電圧Ｖcよりも小さい場合に、キャパシタとして振る舞い、電圧Ｖfが抗電圧Ｖc以上の場合に、抵抗として振る舞う素子である。即ち、スイッチ素子２は、そのような特性に設計されている。従って、図１に示した強誘電体素子の回路図は、Ｖf＜Ｖcの場合、等価的に図２の（ａ）に示した回路図のように表すことができ、Ｖf≧Ｖcの場合、等価的に図２の（ｂ）に示した回路図のように表すことができる。
【００１５】
入力端子ＩＮに印加される電圧Ｖinが抗電圧Ｖcよりも十分に大きい場合、強誘電体キャパシタ１には抗電圧Ｖc以上の電圧が印加されることとなり、上記したようにスイッチ素子２は抵抗として振る舞う。このため、強誘電体キャパシタ１の両端の電圧Ｖfは印加電圧Ｖinと等しくなる。即ち、強誘電体キャパシタ１には抗電圧Ｖc以上の電圧Ｖf（＝Ｖin＞Ｖc）が印加され、強誘電体キャパシタ１の強誘電体の分極が充分に誘起される。また、入力端子ＩＮに印加される電圧Ｖinが抗電圧Ｖcよりも小さい場合、強誘電体キャパシタ１には抗電圧Ｖcよりも小さい電圧しか印加されないために、上記したようにスイッチ素子２はキャパシタとして振る舞う。即ち、入力端子ＩＮに高電圧が印加されて強誘電体キャパシタ１の強誘電体の分極が誘起された後、電圧Ｖinを小さくすると、スイッチ素子２がキャパシタとして振る舞い、強誘電体キャパシタ１の強誘電体の分極が保持されるので、角型比が増大する。
【００１６】
これらの特性向上を確認するためにシミュレーションを行なった。図３は、スイッチ素子２が抵抗として振る舞うときの抵抗値を１００Ω、スイッチ素子２がキャパシタとして振る舞うときの容量を１０ｐＦ、強誘電体キャパシタ１の強誘電体の抗電圧Ｖcを１．５Ｖとし、入力端子ＩＮに−１０Ｖ以上１０Ｖ以下の範囲の電圧を印加する条件で、強誘電体キャパシタ１の強誘電体に誘起される分極Ｐrをシミュレーションした結果を示す。
【００１７】
図３は、スイッチ素子２を備えている本実施の形態に係る強誘電体素子と、スイッチ素子２を備えていない強誘電体キャパシタ１のみに関して、入力端子ＩＮに印加される電圧Ｖinと誘起される分極Ｐｒとの関係を示している。図３から分かるように、本実施の形態に係る強誘電体素子では、印加電圧Ｖinを０Ｖから大きくして行くと約６Ｖで分極反転が起こる。強誘電体キャパシタ１の抗電圧Ｖcを１．５Ｖとしてシミュレーションしたことを考慮すれば、本実施の形態に係る強誘電体素子の分極の保持特性が向上していることが分かる。さらに、角型比に関しては、スイッチ素子２を備えていない強誘電体キャパシタ１のみの場合では０．７７であるが、これと比較して本実施の形態に係る強誘電体素子では０．９２と大幅に増大した。
【００１８】
以上のように、強誘電体キャパシタ１にスイッチ素子２を直列接続することによって、低い入力電圧で強誘電体キャパシタ１の強誘電体の分極を誘起させることが可能となった。また、強誘電体キャパシタ１の強誘電体の分極の保持特性が向上した。さらに、強誘電体素子の角型比が大幅に増大した。
【００１９】
なお、スイッチ素子２は、電流値が所定の電圧値（しきい値）付近で急峻に変化する素子であり、且つ、上記したように、直列接続されている強誘電体キャパシタに印加される電圧Ｖfと抗電圧Ｖcとの大小関係に応じて、抵抗またはキャパシタとして振る舞うように、しきい値が設計されていればよい。
【００２０】
また、強誘電体キャパシタ１の強誘電体として、上記ではＹ１を挙げたが、分極においてヒステリシス特性を有する材料であれば如何なる物、例えばチタン酸ビスマス、チタン酸鉛等、さらには、電荷の偏りを利用してデータを保持するポリフッ化ビニリデン三フッ化エチレン共重合体（Ｐ（ＶＤＦ／ＴｒＦＥ））等の高分子化合物を使用して強誘電体素子を構成しても、上記と同様の効果が得られる。
【００２１】
また、スイッチ素子２の端子ＳＳを接地し、強誘電体キャパシタ１の端子ＩＮに電圧Ｖinを印加する場合を説明したが、端子ＩＮを接地し、端子ＳＳに電圧Ｖinを印加してもよい。その場合にも上記と同様の効果を得ることができる。
【００２２】
（本発明に係る強誘電体素子の第２の実施の形態）
図４は、本発明に係る強誘電体素子の第２の実施の形態を示す回路図である。本実施の形態に係る強誘電体素子は、強誘電体キャパシタ１と、Ｎ型の電界効果型トランジスタであるＮ型ＭＯＳトランジスタ３およびＰ型の電界効果型トランジスタであるＰ型ＭＯＳトランジスタ４によって構成されるスイッチ素子とを接続して構成されている。強誘電体キャパシタ１の一端と、Ｎ型ＭＯＳトランジスタ３およびＰ型ＭＯＳトランジスタ４のドレインとは接続ノードＣＰに接続され、強誘電体キャパシタ１の他端、Ｎ型ＭＯＳトランジスタ３のゲート、およびＰ型ＭＯＳトランジスタ４のゲートは端子ＳＳに接続され、Ｎ型ＭＯＳトランジスタ３およびＰ型ＭＯＳトランジスタ４のソースは入力端子ＩＮに接続されている。さらに、端子ＳＳが接地され、Ｎ型およびＰ型ＭＯＳトランジスタ３、４のしきい値電圧の大きさは、強誘電体キャパシタ１の強誘電体の抗電圧Ｖcと等しい値に設定されている。Ｎ型ＭＯＳトランジスタ３が備えられている基板は−Ｖppに、Ｐ型ＭＯＳトランジスタ４が備えられている基板はＶppに設定されている。ここで、Ｖppとは、入力端子ＩＮに入力され得る電圧の最大値を意味する。このように基板をＶppまたは−Ｖppに設定する理由は、ｐｎ順電流を防ぐためである。入力端子ＩＮに入力され得る電圧の最大値は、分極が十分飽和するために必要な電圧であり、第５図において−５Ｖおよび５Ｖの電圧として例示される。すなわち、この入力端子ＩＮに入力され得る電圧の最大値は、第５図に示される一対のヒステリシス曲線が合流する部分に対応する電圧である。
【００２３】
以下の説明においては、第１の実施の形態と同様に、入力端子ＩＮに印加する電圧をＶin、強誘電体キャパシタ１の両端の電圧をＶfとする。強誘電体キャパシタ１の強誘電体には、例えばタンタル酸ストロンチウムビスマス（Ｙ１：ＳｒＢｉ２Ｔａ２Ｏ９）を使用することができる。
【００２４】
ここで、Ｎ型ＭＯＳトランジスタ３およびＰ型ＭＯＳトランジスタ４は、強誘電体キャパシタ１の両端に印加される電圧ＶfがＶc以上の値になると、Ｎ型ＭＯＳトランジスタ３がオンとなり、電圧Ｖfが−Ｖc以下の値になると、Ｐ型ＭＯＳトランジスタ４がオンとなり、電圧Ｖfが−Ｖcよりも大きくＶcよりも小さい値であれば、何れのＭＯＳトランジスタ３、４もオフとなるように設計されている。即ち、Ｎ型ＭＯＳトランジスタ３およびＰ型ＭＯＳトランジスタ４によって構成されているスイッチ素子は、Ｖf≧ＶcまたはＶf≦−Ｖcであれば抵抗として振る舞い、−Ｖc＜Ｖf＜Ｖcであればキャパシタとして振る舞う。従って、第１の実施の形態に係る強誘電体素子と同様の効果が得られる。
【００２５】
この効果を確認するために、シミュレーションを行なった。図５は、強誘電体キャパシタ１の強誘電体の抗電圧Ｖcを１．５Ｖとし、入力端子ＩＮに−５Ｖ以上５Ｖ以下の範囲の電圧を印加する条件で、強誘電体キャパシタ１に誘起される分極をシミュレーションによって解析した結果を示す。図５は、Ｎ型およびＰ型ＭＯＳトランジスタ３、４によって構成されるスイッチ素子を備えた本実施の形態に係る強誘電体素子と、スイッチ素子を備えていない強誘電体キャパシタ１のみに関して、入力端子ＩＮに印加される電圧Ｖinと強誘電体に誘起される分極Ｐｒとの関係を示している。図５から分かるように、本実施の形態に係る強誘電体素子では、印加電圧Ｖinを０Ｖから大きくして行くと約３Ｖで分極反転が起こっている。強誘電体キャパシタ１の抗電圧Ｖｃを１．５Ｖとしてシミュレーションしたことを考慮すれば、本実施の形態に係る強誘電体素子の分極の保持特性が向上していることが分かる。これによって、角型比が、スイッチ素子を備えていない強誘電体キャパシタの０．７７に比べて、本実施の形態に係る強誘電体素子では０．９５と大幅に増大した。
【００２６】
以上のように、強誘電体キャパシタ１に、Ｎ型およびＰ型ＭＯＳトランジスタ３、４によって構成されるスイッチ素子を直列接続することによって、第１の実施の形態の強誘電体素子と同様の効果を実現でき、誘電分極の保持特性および角型比を大幅に向上することができた。
【００２７】
上記では、強誘電体キャパシタ１の強誘電体として、Ｙ１を挙げたが、分極においてヒステリシス特性を有する材料であれば如何なる物、例えばチタン酸ビスマス、チタン酸鉛等、さらには、電荷の偏りを利用してデータを保持するポリフッ化ビニリデン三フッ化エチレン共重合体（Ｐ（ＶＤＦ／ＴｒＦＥ））等の高分子化合物を使用して強誘電体素子を構成しても、上記と同様の効果が得られる。
【００２８】
（本発明に係る強誘電体素子の第３の実施の形態）
図６は、本発明に係る強誘電体素子の第３の実施の形態を示す回路図である。図６に示すように、本実施の形態に係る強誘電体素子は、図１に示した第１の実施の形態に係る強誘電体素子と常誘電体キャパシタ５とが直列に接続されて構成されている。強誘電体キャパシタ１の端子ＩＮを所定の電圧Ｖinを印加する入力端子とし、常誘電体キャパシタ５側の端子ＳＳを接地し、スイッチ素子２と常誘電体キャパシタ５との接続ノードに出力端子ＯＵＴを設けている。常誘電体キャパシタ５の容量は、例えば１０ｐＦであり、強誘電体キャパシタ１の強誘電体は、例えばタンタル酸ストロンチウムビスマス（Ｙ１：ＳｒＢｉ２Ｔａ２Ｏ９）である。
【００２９】
入力端子ＩＮに印加される電圧Ｖinが強誘電体キャパシタ１の強誘電体の抗電圧Ｖｃよりも十分に大きい場合、強誘電体キャパシタ１には抗電圧Ｖｃ以上の電圧が印加されることとなり、第１の実施の形態において説明したように、スイッチ素子２は抵抗として振る舞う。このため、入力端子ＩＮと出力端子ＯＵＴとの間の電圧は強誘電体キャパシタ１のみに印加され、強誘電体キャパシタ１の強誘電体の分極が充分に誘起される。また、入力端子ＩＮに印加される電圧Ｖinが抗電圧Ｖcよりも小さい場合、強誘電体キャパシタ１にはＶcよりも小さい電圧しか印加されないために、スイッチ素子２はキャパシタとして振る舞う。即ち、入力端子ＩＮに高電圧が印加されて強誘電体キャパシタ１の強誘電体の分極が誘起された後、電圧Ｖinを小さくすると、スイッチ素子２がキャパシタとして振る舞い、強誘電体キャパシタ１の強誘電体の分極が保持されるので、角型比が増大する。これにより、出力端子ＯＵＴに保持される電圧も増大する。
【００３０】
これらの特性向上を確認するためにシミュレーションを行なった。図７は、スイッチ素子２が抵抗として振る舞うときの抵抗値を１００Ω、スイッチ素子２がキャパシタとして振る舞うときの容量を１０ｐＦ、常誘電体キャパシタ５の容量を１０ｐＦ、強誘電体キャパシタ１の強誘電体の抗電圧Ｖｃを１．５Ｖとし、入力端子ＩＮに−１０Ｖ以上１０Ｖ以下の範囲の電圧を印加する条件で、出力端子ＯＵＴの電圧Ｖoutをシミュレーションした結果を示す。
【００３１】
図７は、スイッチ素子２を備えている本実施の形態に係る強誘電体素子と、スイッチ素子２を備えていない強誘電体キャパシタ１および常誘電体キャパシタ５の直列接続回路に関して、入力端子ＩＮに印加される電圧Ｖinと出力端子ＯＵＴの電圧Ｖoutとの関係を示している。図７から分かるように、入力端子ＩＮへの印加電圧Ｖinが０Ｖのときにおける強誘電体素子の保持電圧、即ち端子ＯＵＴに保持される電圧Ｖoutは、スイッチ素子２を備えていない強誘電体キャパシタ１および常誘電体キャパシタ５の直列接続回路では約１．１Ｖであるが、本実施の形態に係る強誘電体素子では約２．６Ｖと大幅に増大している。これは、第１の実施の形態に係る強誘電体素子に関して説明したように、強誘電体キャパシタ１にスイッチ素子２を直列接続することによって角型比が増大したためである。
【００３２】
以上のように、第１の実施の形態係る強誘電体素子のスイッチ素子２にさらに常誘電体キャパシタ５を直列接続し、全体として別の強誘電体素子とすることによって、スイッチ素子２と常誘電体キャパシタ５との間の接続端子ＯＵＴの保持電圧Ｖoutを増大させることが可能となった。
【００３３】
上記では、スイッチ素子２と常誘電体キャパシタ５とを接続する場合を説明したが、強誘電体キャパシタ１とスイッチ素子２の位置を入れ換えて、強誘電体キャパシタ１と常誘電体キャパシタ５とを接続し、その接続ノードを出力端子ＯＵＴとしてもよい。また、強誘電体キャパシタ１およびスイッチ素子２の位置関係を保持したまま、強誘電体キャパシタ１およびスイッチ素子２と常誘電体キャパシタ５とを入れ換えて、強誘電体キャパシタ１と常誘電体キャパシタ５とを接続し、その接続ノードを出力端子ＯＵＴとしてもよい。さらに、強誘電体キャパシタ１およびスイッチ素子２の位置を入れ換え、強誘電体キャパシタ１およびスイッチ素子２と常誘電体キャパシタ５と入れ換えて、スイッチ素子２と常誘電体キャパシタ５とを接続し、その接続ノードを出力端子ＯＵＴとしてもよい。これらの場合にも上記と同様の効果を得ることができる。
【００３４】
（本発明に係る強誘電体ゲートデバイスの１つの実施の形態）
図８は、本発明に係る強誘電体ゲートデバイスの１つの実施の形態を示す回路図である。本実施の形態に係るゲートデバイスは、図１に示した強誘電体素子と、スイッチ素子２であるツェナーダイオードのアノード２ａがゲートに接続されたＭＯＳトランジスタ６とを備えて構成されている。スイッチ素子２とＭＯＳトランジスタ６のゲートとの接続ノードに端子ＦＧを設けている。ここで、ＭＯＳトランジスタ６のドレインには１．０Ｖの電源電圧Ｖddが印加され、ＭＯＳトランジスタ６のソースおよび基板は接地されている。ＭＯＳトランジスタ６には、一例として、ゲート長０．５μｍ、ゲート幅５μｍ、しきい値電圧０．６ＶのＮ型ＭＯＳトランジスタを使用することができる。また、強誘電体キャパシタ１の強誘電体には、例えばタンタル酸ストロンチウムビスマス（Ｙ１：ＳｒＢｉ２Ｔａ２Ｏ９）を用い、強誘電体の面積を、例えばＭＯＳトランジスタ６のゲート面積の約１／１０とすることができる。
【００３５】
ＭＯＳトランジスタ６のドレイン電流Ｉdsを解析するためにシミュレーションを行なった。図９は、スイッチ素子２が抵抗として振る舞うときの抵抗値を１００Ω、スイッチ素子２がキャパシタとして振る舞うときの容量を１０ｐＦ、強誘電体キャパシタ１の強誘電体の抗電圧Ｖcを１．５Ｖとし、入力端子ＩＮに−１０Ｖ以上１０Ｖ以下の範囲の電圧を印加する条件で、ドレイン電流Ｉdsをシミュレーションした結果を示す。
【００３６】
図９は、スイッチ素子２を備えた本実施の形態に係る強誘電体ゲートデバイスと、従来のＭＦＭＩＳ構造のゲートデバイス、即ちスイッチ素子２を備えていない強誘電体キャパシタ１のみをゲートに接続したゲートデバイスに関して、入力端子ＩＮに印加される電圧Ｖinとドレイン電流Ｉdsとの関係を示している。図９から分かるように、従来のＭＦＭＩＳ構造のゲートデバイスのメモリウィンドウＷ1は約３．１Ｖであったが、本実施の形態に係る強誘電体ゲートデバイスのメモリウィンドウＷ2は約１０．７Ｖと大幅に増大している。これは、本発明に係る強誘電体素子の第３の実施の形態に関する説明と同様に、端子ＦＧの保持電圧が増大し、これによってＭＯＳトランジスタ６のしきい値を従来のＭＦＭＩＳ構造よりも大幅に変化させることが可能であるからである。
【００３７】
なお、本実施の形態に係る強誘電体ゲートデバイスのメモリウィンドウＷ2は、従来のＭＦＭＩＳ構造のゲートデバイスのメモリウィンドウＷ1の２倍以上５倍以下となることが好ましい。２倍未満では本発明の効果を充分に得ることができず、５倍を超えることは設計上困難である場合が多い。
【００３８】
以上のように、本実施の形態に係る強誘電体ゲートデバイスは、従来のＭＦＭＩＳ構造のゲートデバイスよりもメモリウィンドウを増大させることが可能である。
【００３９】
上記では、スイッチ素子２とＭＯＳトランジスタ６のゲートとを接続する場合を説明したが、強誘電体キャパシタ１とスイッチ素子２の位置を入れ換えて、強誘電体キャパシタ１とＭＯＳトランジスタ６のゲートとを接続し、その接続ノードを端子ＦＧとしてもよい。その場合にも上記と同様の効果を得ることができる。
【００４０】
（産業上の利用の可能性）
本発明によれば、従来よりも低い入力電圧で強誘電体の分極を誘起させることができ、強誘分極の保持特性および角型比が向上した強誘電体素子を提供することが可能となる。また、この強誘電体素子をゲートデバイスに使用することによって、従来のＭＦＭＩＳ型の強誘電体ゲートデバイスよりも、低い入力電圧で強誘電体の分極を誘起させることができ、誘電分極の保持特性、角型比およびメモリウィンドウが向上した強誘電体ゲートデバイスを提供することが可能となる。
【図面の簡単な説明】
【００４１】
【図１】本発明に係る強誘電体素子の第１の実施の形態を示す回路図である。
【図２】図１に示した強誘電体素子の動作を説明するための図である。
【図３】図１に示した強誘電体素子における誘電分極と印加電圧との関係のシミュレーション結果を示す図である。
【図４】本発明に係る強誘電体素子の第２の実施の形態を示す回路図である。
【図５】図４に示した強誘電体素子における誘電分極と印加電圧との関係のシミュレーション結果を示す図である。
【図６】本発明に係る強誘電体素子の第３の実施の形態を示す回路図である。
【図７】図６に示した強誘電体素子における印加電圧と出力電圧との関係のシミュレーション結果を示す図である。
【図８】本発明に係る強誘電体ゲートデバイスの１つの実施の形態を示す回路図である。
【図９】図８に示した強誘電体ゲートデバイスにおけるドレイン電流と印加電圧との関係のシミュレーション結果を示す図である。
【図１０】従来技術を説明する図であり、（ａ）は強誘電体キャパシタおよび常誘電体キャパシタを直列接続した回路図であり、（ｂ）は（ａ）に示した回路図の動作を説明する図である。
【０００１】
本発明は、強誘電体を用いた素子およびゲートデバイス、特に誘電分極の保持特性および角型比を向上させた強誘電体素子及びそれを用いた強誘電体ゲートデバイスに関する。
【背景技術】
【０００２】
近年の電子機器の発達に伴い、データの大容量化が進んでいる。また、電源がオフされた後にもデータを保存するために、不揮発性のメモリが注目されている。不揮発性メモリとしては、フラッシュメモリや強誘電体メモリ（ＦｅＲＡＭ）などが挙げられる。しかしながら、高速、大容量のデータを扱うためには、さらなる高速の不揮発メモリが必要となる。近年、ＭＦＭＩＳ(Metal Ferroelectric Metal Insulator Semiconductor)型の強誘電体ゲートデバイスが注目されている。しかし、ＭＦＭＩＳ型の強誘電体ゲートデバイスにおいては、強誘電体キャパシタ（強誘電体薄膜）とゲート酸化膜とに印加される電圧の分配比が問題になる。図１０を用いて、その問題について説明する。
【０００３】
図１０の（ａ）は、常誘電体キャパシタ１０１および強誘電体キャパシタ１０２を直列接続した回路を示す回路図である。図１０の（ａ）に示した常誘電体キャパシタ１０１及び強誘電体キャパシタ１０２は、それぞれ強誘電体ゲートデバイスにおけるゲート酸化膜及び強誘電体薄膜を表している。強誘電体キャパシタ１０２の一方の端子は接地されている。今、常誘電体キャパシタ１０１の端子ＩＮに電圧Ｖppを印加する。このとき、強誘電体キャパシタ１０２の両端の電圧をＶf、常誘電体キャパシタ１０１の両端の電圧をＶcとし、常誘電体キャパシタ１０１および強誘電体キャパシタ１０２の各々に誘起される電荷をＱとする。強誘電体キャパシタ１０２の電荷Ｑと電圧Ｖfは図１０の（ｂ）に示すようなヒステリシス特性を示す。また、常誘電体キャパシタ１０１の電荷Ｑと電圧Ｖcとの関係は、式１のように表される。
【０００４】
常誘電体キャパシタ１０１の電圧Ｖppを印加していた端子ＩＮを０Ｖに戻せば、常誘電体キャパシタ１０１の電荷Ｑと電圧Ｖcとの関係は、式（２）のように表される。
【０００５】
この保持電圧（−Ｖｈ）を大きくするためには、強誘電体キャパシタ１０２に印加する電圧を大きくすることが望ましいが、端子ＩＮに電圧を印加すると、常誘電体キャパシタ１０１にも電圧が印加されるので、強誘電体の分極を充分に誘起できない。また、端子ＩＮに印加する電圧をあまり大きくし過ぎると、常誘電体キャパシタ１０１の電界強度が耐圧以上になってしまう。また、強誘電体の角型比Ｍ（＝Ｐｒ（残留分極）／Ｐｓ（自発分極））（図１０の（ｂ）参照）を大きくすれば、保持電圧を増大させることが可能であるが、そのためには、強誘電体薄膜の結晶性を向上させなければならない。しかし、バルクと同程度の角型比Ｍを有する強誘電体薄膜の結晶を形成することは困難である。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
以上のように、常誘電体キャパシタ１０１および強誘電体キャパシタ１０２の直列接続回路において、両キャパシタ１０１、１０２の接続ノードに保持される電圧を大きくしたいが、強誘電体キャパシタ１０２にのみ充分に高い電圧を印加することが困難であり、且つ強誘電体薄膜の角型比があまり大きくないという問題があった。
【０００７】
上記の課題を解決するために、本発明は、印加される電圧に応じて抵抗またはキャパシタとして振る舞うスイッチ素子を強誘電体キャパシタに直列に接続した強誘電体素子及びそれを用いた強誘電体ゲートデバイスを提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成する第１の本発明に係る強誘電体素子は、強誘電体キャパシタと、該強誘電体キャパシタに直列に接続されるスイッチ素子とを備え、該スイッチ素子がツェナーダイオードからなり、前記強誘電体素子の両端子に電圧が印加されるときに、前記強誘電体キャパシタが備えている強誘電体の抗電圧以上の電圧が前記強誘電体キャパシタに印加されると、前記スイッチ素子は抵抗として振る舞い、前記強誘電体素子の両端子に電圧が印加されるときに、前記強誘電体キャパシタが備えている強誘電体の抗電圧よりも小さい電圧が前記強誘電体キャパシタに印加されると、前記スイッチ素子はキャパシタとして振る舞う。
【０００９】
上記目的を達成する第２の本発明に係る強誘電体素子は、強誘電体キャパシタと、Ｎ型の電界効果型トランジスタおよびＰ型の電界効果型トランジスタから構成され、前記強誘電体キャパシタに直列に接続されるスイッチ素子とを備え、該スイッチ素子は、前記Ｎ型およびＰ型の電界効果型トランジスタのソースが共に入力端子に接続され、前記Ｎ型およびＰ型の電界効果型トランジスタのドレインが共に強誘電体キャパシタの一端に接続され、前記Ｎ型およびＰ型の電界効果型トランジスタのゲートが前記強誘電体キャパシタの他端に接続されており、前記強誘電体素子の両端子に電圧が印加されるときに、前記強誘電体キャパシタが備えている強誘電体の抗電圧以上の電圧が前記強誘電体キャパシタに印加されると、前記スイッチ素子は抵抗として振る舞い、前記強誘電体素子の両端子に電圧が印加されるときに、前記抗電圧よりも小さい電圧が前記強誘電体キャパシタに印加されると、前記スイッチ素子はキャパシタとして振る舞う。
【００１０】
上記目的を達成する第３の本発明に係る強誘電体素子は、強誘電体キャパシタと、該強誘電体キャパシタに直列に接続されるスイッチ素子と、前記強誘電体キャパシタまたは前記スイッチ素子に直列に接続される常誘電体キャパシタとを備え、前記スイッチ素子がツェナーダイオードからなり、前記強誘電体素子の両端子に電圧が印加されるときに、前記強誘電体キャパシタが備えている強誘電体の抗電圧以上の電圧が前記強誘電体キャパシタに印加されると、前記スイッチ素子は抵抗として振る舞い、前記強誘電体素子の両端子に電圧が印加されるときに、前記抗電圧よりも小さい電圧が前記強誘電体キャパシタに印加されるとき、前記スイッチ素子はキャパシタとして振る舞う。
【００１１】
上記目的を達成する本発明に係る強誘電体ゲートデバイスは、強誘電体キャパシタと、スイッチ素子と、ソース、ドレイン、およびゲートを有する電界効果トランジスタとを備え、前記強誘電体キャパシタの一端には入力端子が備えられ、前記強誘電体キャパシタの他端と前記スイッチ素子の一端とが接続され、前記スイッチ素子の他端と前記電界効果トランジスタのゲートとが接続され、前記スイッチ素子がツェナーダイオードからなる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明に係る強誘電体素子及びそれを用いた強誘電体ゲートデバイスの実施の形態を添付図面に基づいて説明する。なお、本明細書において、「ゲートデバイス」とは、電界効果トランジスタに代表されるスイッチング素子を意味しており、具体的にはゲートにＯＮ電圧を印加するとソースとドレインとの間に電流が流れ、ゲートにＯＦＦ電圧を印加するとソースとドレインとの間に電流が実質的に流れなくなる素子を意味している。
【００１３】
（本発明に係る強誘電体素子の第１の実施の形態）
図１は、本発明に係る強誘電体素子の第１の実施の形態を示す回路図である。図１に示すように、本実施の形態に係る強誘電体素子は、強誘電体キャパシタ１およびスイッチ素子２が直列に接続されて構成されている。ここで、スイッチ素子２は、順方向電圧に対しては通常のダイオードの電圧−電流特性を示し、逆方向電流に対しては端子間電圧が一定（ツェナー電圧）になるツェナーダイオードであり、カソード２ｃが強誘電体キャパシタ１に接続され、アノード２ａが端子ＳＳに接続されている。ツェナーダイオード（スイッチ素子２）は、印加される電圧が所定の電圧以上の場合に抵抗として振る舞い、印加される電圧が所定の電圧よりも小さい場合にはキャパシタとして振る舞う、スイッチに類似する特性を持つ素子として扱うことができる。スイッチ素子２の端子ＳＳを接地し、強誘電体キャパシタ１の端子ＩＮに電圧Ｖinを印加する。以下の説明において、強誘電体キャパシタ１の両端の電圧をＶf、スイッチ素子２の両端の電圧をＶrとする。強誘電体キャパシタ１の強誘電体には、例えばタンタル酸ストロンチウムビスマス（Ｙ１：ＳｒＢｉ２Ｔａ２Ｏ９）を使用することができる。
【００１４】
図２の（ａ）、（ｂ）を用いて、スイッチ素子２の動作を具体的に説明する。入力端子ＩＮに印加される電圧Ｖinに応じて、スイッチ素子２は、強誘電体キャパシタ１の両端の電圧Ｖfが強誘電体キャパシタ１の強誘電体の抗電圧Ｖcよりも小さい場合に、キャパシタとして振る舞い、電圧Ｖfが抗電圧Ｖc以上の場合に、抵抗として振る舞う素子である。即ち、スイッチ素子２は、そのような特性に設計されている。従って、図１に示した強誘電体素子の回路図は、Ｖf＜Ｖcの場合、等価的に図２の（ａ）に示した回路図のように表すことができ、Ｖf≧Ｖcの場合、等価的に図２の（ｂ）に示した回路図のように表すことができる。
【００１５】
入力端子ＩＮに印加される電圧Ｖinが抗電圧Ｖcよりも十分に大きい場合、強誘電体キャパシタ１には抗電圧Ｖc以上の電圧が印加されることとなり、上記したようにスイッチ素子２は抵抗として振る舞う。このため、強誘電体キャパシタ１の両端の電圧Ｖfは印加電圧Ｖinと等しくなる。即ち、強誘電体キャパシタ１には抗電圧Ｖc以上の電圧Ｖf（＝Ｖin＞Ｖc）が印加され、強誘電体キャパシタ１の強誘電体の分極が充分に誘起される。また、入力端子ＩＮに印加される電圧Ｖinが抗電圧Ｖcよりも小さい場合、強誘電体キャパシタ１には抗電圧Ｖcよりも小さい電圧しか印加されないために、上記したようにスイッチ素子２はキャパシタとして振る舞う。即ち、入力端子ＩＮに高電圧が印加されて強誘電体キャパシタ１の強誘電体の分極が誘起された後、電圧Ｖinを小さくすると、スイッチ素子２がキャパシタとして振る舞い、強誘電体キャパシタ１の強誘電体の分極が保持されるので、角型比が増大する。
【００１６】
これらの特性向上を確認するためにシミュレーションを行なった。図３は、スイッチ素子２が抵抗として振る舞うときの抵抗値を１００Ω、スイッチ素子２がキャパシタとして振る舞うときの容量を１０ｐＦ、強誘電体キャパシタ１の強誘電体の抗電圧Ｖcを１．５Ｖとし、入力端子ＩＮに−１０Ｖ以上１０Ｖ以下の範囲の電圧を印加する条件で、強誘電体キャパシタ１の強誘電体に誘起される分極Ｐrをシミュレーションした結果を示す。
【００１７】
図３は、スイッチ素子２を備えている本実施の形態に係る強誘電体素子と、スイッチ素子２を備えていない強誘電体キャパシタ１のみに関して、入力端子ＩＮに印加される電圧Ｖinと誘起される分極Ｐｒとの関係を示している。図３から分かるように、本実施の形態に係る強誘電体素子では、印加電圧Ｖinを０Ｖから大きくして行くと約６Ｖで分極反転が起こる。強誘電体キャパシタ１の抗電圧Ｖcを１．５Ｖとしてシミュレーションしたことを考慮すれば、本実施の形態に係る強誘電体素子の分極の保持特性が向上していることが分かる。さらに、角型比に関しては、スイッチ素子２を備えていない強誘電体キャパシタ１のみの場合では０．７７であるが、これと比較して本実施の形態に係る強誘電体素子では０．９２と大幅に増大した。
【００１８】
以上のように、強誘電体キャパシタ１にスイッチ素子２を直列接続することによって、低い入力電圧で強誘電体キャパシタ１の強誘電体の分極を誘起させることが可能となった。また、強誘電体キャパシタ１の強誘電体の分極の保持特性が向上した。さらに、強誘電体素子の角型比が大幅に増大した。
【００１９】
なお、スイッチ素子２は、電流値が所定の電圧値（しきい値）付近で急峻に変化する素子であり、且つ、上記したように、直列接続されている強誘電体キャパシタに印加される電圧Ｖfと抗電圧Ｖcとの大小関係に応じて、抵抗またはキャパシタとして振る舞うように、しきい値が設計されていればよい。
【００２０】
また、強誘電体キャパシタ１の強誘電体として、上記ではＹ１を挙げたが、分極においてヒステリシス特性を有する材料であれば如何なる物、例えばチタン酸ビスマス、チタン酸鉛等、さらには、電荷の偏りを利用してデータを保持するポリフッ化ビニリデン三フッ化エチレン共重合体（Ｐ（ＶＤＦ／ＴｒＦＥ））等の高分子化合物を使用して強誘電体素子を構成しても、上記と同様の効果が得られる。
【００２１】
また、スイッチ素子２の端子ＳＳを接地し、強誘電体キャパシタ１の端子ＩＮに電圧Ｖinを印加する場合を説明したが、端子ＩＮを接地し、端子ＳＳに電圧Ｖinを印加してもよい。その場合にも上記と同様の効果を得ることができる。
【００２２】
（本発明に係る強誘電体素子の第２の実施の形態）
図４は、本発明に係る強誘電体素子の第２の実施の形態を示す回路図である。本実施の形態に係る強誘電体素子は、強誘電体キャパシタ１と、Ｎ型の電界効果型トランジスタであるＮ型ＭＯＳトランジスタ３およびＰ型の電界効果型トランジスタであるＰ型ＭＯＳトランジスタ４によって構成されるスイッチ素子とを接続して構成されている。強誘電体キャパシタ１の一端と、Ｎ型ＭＯＳトランジスタ３およびＰ型ＭＯＳトランジスタ４のドレインとは接続ノードＣＰに接続され、強誘電体キャパシタ１の他端、Ｎ型ＭＯＳトランジスタ３のゲート、およびＰ型ＭＯＳトランジスタ４のゲートは端子ＳＳに接続され、Ｎ型ＭＯＳトランジスタ３およびＰ型ＭＯＳトランジスタ４のソースは入力端子ＩＮに接続されている。さらに、端子ＳＳが接地され、Ｎ型およびＰ型ＭＯＳトランジスタ３、４のしきい値電圧の大きさは、強誘電体キャパシタ１の強誘電体の抗電圧Ｖcと等しい値に設定されている。Ｎ型ＭＯＳトランジスタ３が備えられている基板は−Ｖppに、Ｐ型ＭＯＳトランジスタ４が備えられている基板はＶppに設定されている。ここで、Ｖppとは、入力端子ＩＮに入力され得る電圧の最大値を意味する。このように基板をＶppまたは−Ｖppに設定する理由は、ｐｎ順電流を防ぐためである。入力端子ＩＮに入力され得る電圧の最大値は、分極が十分飽和するために必要な電圧であり、第５図において−５Ｖおよび５Ｖの電圧として例示される。すなわち、この入力端子ＩＮに入力され得る電圧の最大値は、第５図に示される一対のヒステリシス曲線が合流する部分に対応する電圧である。
【００２３】
以下の説明においては、第１の実施の形態と同様に、入力端子ＩＮに印加する電圧をＶin、強誘電体キャパシタ１の両端の電圧をＶfとする。強誘電体キャパシタ１の強誘電体には、例えばタンタル酸ストロンチウムビスマス（Ｙ１：ＳｒＢｉ２Ｔａ２Ｏ９）を使用することができる。
【００２４】
ここで、Ｎ型ＭＯＳトランジスタ３およびＰ型ＭＯＳトランジスタ４は、強誘電体キャパシタ１の両端に印加される電圧ＶfがＶc以上の値になると、Ｎ型ＭＯＳトランジスタ３がオンとなり、電圧Ｖfが−Ｖc以下の値になると、Ｐ型ＭＯＳトランジスタ４がオンとなり、電圧Ｖfが−Ｖcよりも大きくＶcよりも小さい値であれば、何れのＭＯＳトランジスタ３、４もオフとなるように設計されている。即ち、Ｎ型ＭＯＳトランジスタ３およびＰ型ＭＯＳトランジスタ４によって構成されているスイッチ素子は、Ｖf≧ＶcまたはＶf≦−Ｖcであれば抵抗として振る舞い、−Ｖc＜Ｖf＜Ｖcであればキャパシタとして振る舞う。従って、第１の実施の形態に係る強誘電体素子と同様の効果が得られる。
【００２５】
この効果を確認するために、シミュレーションを行なった。図５は、強誘電体キャパシタ１の強誘電体の抗電圧Ｖcを１．５Ｖとし、入力端子ＩＮに−５Ｖ以上５Ｖ以下の範囲の電圧を印加する条件で、強誘電体キャパシタ１に誘起される分極をシミュレーションによって解析した結果を示す。図５は、Ｎ型およびＰ型ＭＯＳトランジスタ３、４によって構成されるスイッチ素子を備えた本実施の形態に係る強誘電体素子と、スイッチ素子を備えていない強誘電体キャパシタ１のみに関して、入力端子ＩＮに印加される電圧Ｖinと強誘電体に誘起される分極Ｐｒとの関係を示している。図５から分かるように、本実施の形態に係る強誘電体素子では、印加電圧Ｖinを０Ｖから大きくして行くと約３Ｖで分極反転が起こっている。強誘電体キャパシタ１の抗電圧Ｖｃを１．５Ｖとしてシミュレーションしたことを考慮すれば、本実施の形態に係る強誘電体素子の分極の保持特性が向上していることが分かる。これによって、角型比が、スイッチ素子を備えていない強誘電体キャパシタの０．７７に比べて、本実施の形態に係る強誘電体素子では０．９５と大幅に増大した。
【００２６】
以上のように、強誘電体キャパシタ１に、Ｎ型およびＰ型ＭＯＳトランジスタ３、４によって構成されるスイッチ素子を直列接続することによって、第１の実施の形態の強誘電体素子と同様の効果を実現でき、誘電分極の保持特性および角型比を大幅に向上することができた。
【００２７】
上記では、強誘電体キャパシタ１の強誘電体として、Ｙ１を挙げたが、分極においてヒステリシス特性を有する材料であれば如何なる物、例えばチタン酸ビスマス、チタン酸鉛等、さらには、電荷の偏りを利用してデータを保持するポリフッ化ビニリデン三フッ化エチレン共重合体（Ｐ（ＶＤＦ／ＴｒＦＥ））等の高分子化合物を使用して強誘電体素子を構成しても、上記と同様の効果が得られる。
【００２８】
（本発明に係る強誘電体素子の第３の実施の形態）
図６は、本発明に係る強誘電体素子の第３の実施の形態を示す回路図である。図６に示すように、本実施の形態に係る強誘電体素子は、図１に示した第１の実施の形態に係る強誘電体素子と常誘電体キャパシタ５とが直列に接続されて構成されている。強誘電体キャパシタ１の端子ＩＮを所定の電圧Ｖinを印加する入力端子とし、常誘電体キャパシタ５側の端子ＳＳを接地し、スイッチ素子２と常誘電体キャパシタ５との接続ノードに出力端子ＯＵＴを設けている。常誘電体キャパシタ５の容量は、例えば１０ｐＦであり、強誘電体キャパシタ１の強誘電体は、例えばタンタル酸ストロンチウムビスマス（Ｙ１：ＳｒＢｉ２Ｔａ２Ｏ９）である。
【００２９】
入力端子ＩＮに印加される電圧Ｖinが強誘電体キャパシタ１の強誘電体の抗電圧Ｖｃよりも十分に大きい場合、強誘電体キャパシタ１には抗電圧Ｖｃ以上の電圧が印加されることとなり、第１の実施の形態において説明したように、スイッチ素子２は抵抗として振る舞う。このため、入力端子ＩＮと出力端子ＯＵＴとの間の電圧は強誘電体キャパシタ１のみに印加され、強誘電体キャパシタ１の強誘電体の分極が充分に誘起される。また、入力端子ＩＮに印加される電圧Ｖinが抗電圧Ｖcよりも小さい場合、強誘電体キャパシタ１にはＶcよりも小さい電圧しか印加されないために、スイッチ素子２はキャパシタとして振る舞う。即ち、入力端子ＩＮに高電圧が印加されて強誘電体キャパシタ１の強誘電体の分極が誘起された後、電圧Ｖinを小さくすると、スイッチ素子２がキャパシタとして振る舞い、強誘電体キャパシタ１の強誘電体の分極が保持されるので、角型比が増大する。これにより、出力端子ＯＵＴに保持される電圧も増大する。
【００３０】
これらの特性向上を確認するためにシミュレーションを行なった。図７は、スイッチ素子２が抵抗として振る舞うときの抵抗値を１００Ω、スイッチ素子２がキャパシタとして振る舞うときの容量を１０ｐＦ、常誘電体キャパシタ５の容量を１０ｐＦ、強誘電体キャパシタ１の強誘電体の抗電圧Ｖｃを１．５Ｖとし、入力端子ＩＮに−１０Ｖ以上１０Ｖ以下の範囲の電圧を印加する条件で、出力端子ＯＵＴの電圧Ｖoutをシミュレーションした結果を示す。
【００３１】
図７は、スイッチ素子２を備えている本実施の形態に係る強誘電体素子と、スイッチ素子２を備えていない強誘電体キャパシタ１および常誘電体キャパシタ５の直列接続回路に関して、入力端子ＩＮに印加される電圧Ｖinと出力端子ＯＵＴの電圧Ｖoutとの関係を示している。図７から分かるように、入力端子ＩＮへの印加電圧Ｖinが０Ｖのときにおける強誘電体素子の保持電圧、即ち端子ＯＵＴに保持される電圧Ｖoutは、スイッチ素子２を備えていない強誘電体キャパシタ１および常誘電体キャパシタ５の直列接続回路では約１．１Ｖであるが、本実施の形態に係る強誘電体素子では約２．６Ｖと大幅に増大している。これは、第１の実施の形態に係る強誘電体素子に関して説明したように、強誘電体キャパシタ１にスイッチ素子２を直列接続することによって角型比が増大したためである。
【００３２】
以上のように、第１の実施の形態係る強誘電体素子のスイッチ素子２にさらに常誘電体キャパシタ５を直列接続し、全体として別の強誘電体素子とすることによって、スイッチ素子２と常誘電体キャパシタ５との間の接続端子ＯＵＴの保持電圧Ｖoutを増大させることが可能となった。
【００３３】
上記では、スイッチ素子２と常誘電体キャパシタ５とを接続する場合を説明したが、強誘電体キャパシタ１とスイッチ素子２の位置を入れ換えて、強誘電体キャパシタ１と常誘電体キャパシタ５とを接続し、その接続ノードを出力端子ＯＵＴとしてもよい。また、強誘電体キャパシタ１およびスイッチ素子２の位置関係を保持したまま、強誘電体キャパシタ１およびスイッチ素子２と常誘電体キャパシタ５とを入れ換えて、強誘電体キャパシタ１と常誘電体キャパシタ５とを接続し、その接続ノードを出力端子ＯＵＴとしてもよい。さらに、強誘電体キャパシタ１およびスイッチ素子２の位置を入れ換え、強誘電体キャパシタ１およびスイッチ素子２と常誘電体キャパシタ５と入れ換えて、スイッチ素子２と常誘電体キャパシタ５とを接続し、その接続ノードを出力端子ＯＵＴとしてもよい。これらの場合にも上記と同様の効果を得ることができる。
【００３４】
（本発明に係る強誘電体ゲートデバイスの１つの実施の形態）
図８は、本発明に係る強誘電体ゲートデバイスの１つの実施の形態を示す回路図である。本実施の形態に係るゲートデバイスは、図１に示した強誘電体素子と、スイッチ素子２であるツェナーダイオードのアノード２ａがゲートに接続されたＭＯＳトランジスタ６とを備えて構成されている。スイッチ素子２とＭＯＳトランジスタ６のゲートとの接続ノードに端子ＦＧを設けている。ここで、ＭＯＳトランジスタ６のドレインには１．０Ｖの電源電圧Ｖddが印加され、ＭＯＳトランジスタ６のソースおよび基板は接地されている。ＭＯＳトランジスタ６には、一例として、ゲート長０．５μｍ、ゲート幅５μｍ、しきい値電圧０．６ＶのＮ型ＭＯＳトランジスタを使用することができる。また、強誘電体キャパシタ１の強誘電体には、例えばタンタル酸ストロンチウムビスマス（Ｙ１：ＳｒＢｉ２Ｔａ２Ｏ９）を用い、強誘電体の面積を、例えばＭＯＳトランジスタ６のゲート面積の約１／１０とすることができる。
【００３５】
ＭＯＳトランジスタ６のドレイン電流Ｉdsを解析するためにシミュレーションを行なった。図９は、スイッチ素子２が抵抗として振る舞うときの抵抗値を１００Ω、スイッチ素子２がキャパシタとして振る舞うときの容量を１０ｐＦ、強誘電体キャパシタ１の強誘電体の抗電圧Ｖcを１．５Ｖとし、入力端子ＩＮに−１０Ｖ以上１０Ｖ以下の範囲の電圧を印加する条件で、ドレイン電流Ｉdsをシミュレーションした結果を示す。
【００３６】
図９は、スイッチ素子２を備えた本実施の形態に係る強誘電体ゲートデバイスと、従来のＭＦＭＩＳ構造のゲートデバイス、即ちスイッチ素子２を備えていない強誘電体キャパシタ１のみをゲートに接続したゲートデバイスに関して、入力端子ＩＮに印加される電圧Ｖinとドレイン電流Ｉdsとの関係を示している。図９から分かるように、従来のＭＦＭＩＳ構造のゲートデバイスのメモリウィンドウＷ1は約３．１Ｖであったが、本実施の形態に係る強誘電体ゲートデバイスのメモリウィンドウＷ2は約１０．７Ｖと大幅に増大している。これは、本発明に係る強誘電体素子の第３の実施の形態に関する説明と同様に、端子ＦＧの保持電圧が増大し、これによってＭＯＳトランジスタ６のしきい値を従来のＭＦＭＩＳ構造よりも大幅に変化させることが可能であるからである。
【００３７】
なお、本実施の形態に係る強誘電体ゲートデバイスのメモリウィンドウＷ2は、従来のＭＦＭＩＳ構造のゲートデバイスのメモリウィンドウＷ1の２倍以上５倍以下となることが好ましい。２倍未満では本発明の効果を充分に得ることができず、５倍を超えることは設計上困難である場合が多い。
【００３８】
以上のように、本実施の形態に係る強誘電体ゲートデバイスは、従来のＭＦＭＩＳ構造のゲートデバイスよりもメモリウィンドウを増大させることが可能である。
【００３９】
上記では、スイッチ素子２とＭＯＳトランジスタ６のゲートとを接続する場合を説明したが、強誘電体キャパシタ１とスイッチ素子２の位置を入れ換えて、強誘電体キャパシタ１とＭＯＳトランジスタ６のゲートとを接続し、その接続ノードを端子ＦＧとしてもよい。その場合にも上記と同様の効果を得ることができる。
【００４０】
（産業上の利用の可能性）
本発明によれば、従来よりも低い入力電圧で強誘電体の分極を誘起させることができ、強誘分極の保持特性および角型比が向上した強誘電体素子を提供することが可能となる。また、この強誘電体素子をゲートデバイスに使用することによって、従来のＭＦＭＩＳ型の強誘電体ゲートデバイスよりも、低い入力電圧で強誘電体の分極を誘起させることができ、誘電分極の保持特性、角型比およびメモリウィンドウが向上した強誘電体ゲートデバイスを提供することが可能となる。
【図面の簡単な説明】
【００４１】
【図１】本発明に係る強誘電体素子の第１の実施の形態を示す回路図である。
【図２】図１に示した強誘電体素子の動作を説明するための図である。
【図３】図１に示した強誘電体素子における誘電分極と印加電圧との関係のシミュレーション結果を示す図である。
【図４】本発明に係る強誘電体素子の第２の実施の形態を示す回路図である。
【図５】図４に示した強誘電体素子における誘電分極と印加電圧との関係のシミュレーション結果を示す図である。
【図６】本発明に係る強誘電体素子の第３の実施の形態を示す回路図である。
【図７】図６に示した強誘電体素子における印加電圧と出力電圧との関係のシミュレーション結果を示す図である。
【図８】本発明に係る強誘電体ゲートデバイスの１つの実施の形態を示す回路図である。
【図９】図８に示した強誘電体ゲートデバイスにおけるドレイン電流と印加電圧との関係のシミュレーション結果を示す図である。
【図１０】従来技術を説明する図であり、（ａ）は強誘電体キャパシタおよび常誘電体キャパシタを直列接続した回路図であり、（ｂ）は（ａ）に示した回路図の動作を説明する図である。
Claims (6)
- 強誘電体キャパシタと、
スイッチ素子と、
ソース、ドレイン、およびゲートを有する電界効果トランジスタとを備え、
前記強誘電体キャパシタの一端には入力端子が備えられ、
前記強誘電体キャパシタの他端と前記スイッチ素子の一端とが接続され、
前記スイッチ素子の他端と前記電界効果トランジスタのゲートとが接続され、
前記スイッチ素子がツェナーダイオードからなる強誘電体ゲートデバイス。 - 前記入力端子に電圧が印加されるときに、前記強誘電体キャパシタが備えている強誘電体の抗電圧以上の電圧が前記強誘電体キャパシタに印加されると、前記スイッチ素子は抵抗として振る舞い、
前記入力端子に電圧が印加されるときに、前記強誘電体キャパシタが備えている強誘電体の抗電圧よりも小さい電圧が前記強誘電体キャパシタに印加されると、前記スイッチ素子はキャパシタとして振る舞う請求項１に記載の強誘電体ゲートデバイス。 - 前記ツェナーダイオードのアノード端が前記電界効果トランジスタのゲートに接続されており、
前記ツェナーダイオードのカソード端が前記強誘電体の他端に接続されている請求項１に記載の強誘電体ゲートデバイス。 - 前記電界効果トランジスタは、ＭＯＳトランジスタである請求項１に記載の強誘電体ゲートデバイス。
- 前記強誘電体キャパシタが、タンタル酸ストロンチウムビスマス、チタン酸ビスマス、チタン酸鉛、およびポリフッ化ビニリデン三フッ化エチレン共重合体からなる群の中の１つの強誘電体材料を備えている請求項１に記載の強誘電体ゲートデバイス。
- 前記強誘電体キャパシタは、
強誘電体材料としてタンタル酸ストロンチウムビスマスを備え、
前記強誘電体材料の面積が、前記ゲートの面積の約１／１０である請求項１に記載の強誘電体ゲートデバイス。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002213399 | 2002-07-23 | ||
| JP2002213399 | 2002-07-23 | ||
| PCT/JP2003/008951 WO2004010503A1 (ja) | 2002-07-23 | 2003-07-15 | 強誘電体ゲートデバイス |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004237948A Division JP4218033B2 (ja) | 2002-07-23 | 2004-08-18 | 強誘電体素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP3680282B2 true JP3680282B2 (ja) | 2005-08-10 |
| JPWO2004010503A1 JPWO2004010503A1 (ja) | 2005-11-17 |
Family
ID=30767839
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004522730A Expired - Fee Related JP3680282B2 (ja) | 2002-07-23 | 2003-07-15 | 強誘電体ゲートデバイス |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US6859088B2 (ja) |
| JP (1) | JP3680282B2 (ja) |
| CN (2) | CN101101789A (ja) |
| AU (1) | AU2003281556A1 (ja) |
| WO (1) | WO2004010503A1 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3680282B2 (ja) * | 2002-07-23 | 2005-08-10 | 松下電器産業株式会社 | 強誘電体ゲートデバイス |
| KR100527556B1 (ko) * | 2004-01-29 | 2005-11-09 | 주식회사 하이닉스반도체 | 직렬 다이오드 셀을 이용한 불휘발성 메모리 장치 |
| KR100546114B1 (ko) * | 2004-05-17 | 2006-01-24 | 주식회사 하이닉스반도체 | 피엔피엔 다이오드 특성을 이용한 불휘발성 강유전체 셀어레이 회로 |
| JP2008514050A (ja) * | 2004-09-14 | 2008-05-01 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 過電圧保護デバイス並びに無線周波数受信器及びそのようなデバイスを有する無線周波数識別タグ |
| JP2008153479A (ja) * | 2006-12-19 | 2008-07-03 | Rohm Co Ltd | 強誘電体電界効果トランジスタを備える半導体装置及びこれを用いた半導体集積回路装置 |
| US8526237B2 (en) | 2010-06-08 | 2013-09-03 | Sandisk 3D Llc | Non-volatile memory having 3D array of read/write elements and read/write circuits and method thereof |
| WO2012016595A1 (en) | 2010-08-05 | 2012-02-09 | Polyphor Ag | β-HAIRPIN PEPTIDOMIMETICS |
| FR3004854B1 (fr) * | 2013-04-19 | 2015-04-17 | Arkema France | Dispositif de memoire ferroelectrique |
| US10109350B2 (en) * | 2016-07-29 | 2018-10-23 | AP Memory Corp., USA | Ferroelectric memory device |
| US11825663B2 (en) | 2021-08-17 | 2023-11-21 | Globalfoundries U.S. Inc. | Ferroelectric nonvolatile memory device and integration schemes |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4893272A (en) * | 1988-04-22 | 1990-01-09 | Ramtron Corporation | Ferroelectric retention method |
| AU641205B2 (en) | 1990-02-09 | 1993-09-16 | Raytheon Company | Ferroelectric memory structure |
| JP3024995B2 (ja) * | 1990-11-02 | 2000-03-27 | オリンパス光学工業株式会社 | Ｍｉｍ構造半導体メモリ |
| US5523964A (en) * | 1994-04-07 | 1996-06-04 | Symetrix Corporation | Ferroelectric non-volatile memory unit |
| US6191441B1 (en) * | 1997-10-28 | 2001-02-20 | Fujitsu Limited | Ferroelectric memory device and its drive method |
| WO2000017929A1 (fr) * | 1998-09-22 | 2000-03-30 | Hitachi, Ltd. | Dispositif ferroelectrique et composant a semi-conducteur |
| KR100340074B1 (ko) * | 1999-12-28 | 2002-06-12 | 박종섭 | 넓은 액티브영역 상부에 위치한 강유전체 커패시터를 갖는강유전체 기억소자 |
| JP4064599B2 (ja) * | 2000-04-24 | 2008-03-19 | 沖電気工業株式会社 | 不揮発性半導体スイッチ回路 |
| JP4031904B2 (ja) * | 2000-10-31 | 2008-01-09 | 富士通株式会社 | データ読み出し回路とデータ読み出し方法及びデータ記憶装置 |
| JP2003173673A (ja) * | 2001-11-30 | 2003-06-20 | Sanyo Electric Co Ltd | 強誘電体メモリ |
| KR100671385B1 (ko) * | 2002-03-15 | 2007-01-19 | 산요덴키가부시키가이샤 | 강유전체 메모리 및 그 동작 방법과 메모리 장치 |
| JP3680282B2 (ja) * | 2002-07-23 | 2005-08-10 | 松下電器産業株式会社 | 強誘電体ゲートデバイス |
-
2003
- 2003-07-15 JP JP2004522730A patent/JP3680282B2/ja not_active Expired - Fee Related
- 2003-07-15 CN CNA2007101391322A patent/CN101101789A/zh active Pending
- 2003-07-15 CN CNB038163160A patent/CN100338776C/zh not_active Expired - Fee Related
- 2003-07-15 WO PCT/JP2003/008951 patent/WO2004010503A1/ja active Application Filing
- 2003-07-15 AU AU2003281556A patent/AU2003281556A1/en not_active Abandoned
- 2003-11-20 US US10/716,670 patent/US6859088B2/en not_active Expired - Lifetime
-
2005
- 2005-02-09 US US11/052,794 patent/US6980043B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| WO2004010503A1 (ja) | 2004-01-29 |
| CN101101789A (zh) | 2008-01-09 |
| JPWO2004010503A1 (ja) | 2005-11-17 |
| CN100338776C (zh) | 2007-09-19 |
| CN1669146A (zh) | 2005-09-14 |
| AU2003281556A1 (en) | 2004-02-09 |
| US6859088B2 (en) | 2005-02-22 |
| US20040109367A1 (en) | 2004-06-10 |
| US6980043B2 (en) | 2005-12-27 |
| US20050146917A1 (en) | 2005-07-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6980043B2 (en) | Ferroelectric element and a ferroelectric gate device using the same | |
| JP3692450B2 (ja) | 不揮発性ラッチ回路及びその駆動方法 | |
| TWI279082B (en) | High-frequency switching device and semiconductor device | |
| TWI787997B (zh) | 基於多數邏輯閘的循序電路 | |
| US7053693B2 (en) | Voltage generating circuit, voltage generating device and semiconductor device using the same, and driving method thereof | |
| US11380400B2 (en) | Voltage supply circuit, memory cell arrangement, and method for operating a memory cell arrangement | |
| US11594271B2 (en) | Memory cell driver, memory cell arrangement, and methods thereof | |
| DE102008039732A1 (de) | Halbleiter-Herstellungsprozess-Ladungsschutz-Schaltkreise | |
| US20090059652A1 (en) | Resistive memory cell array with common plate | |
| JPS6255238B2 (ja) | ||
| US11863183B1 (en) | Low power non-linear polar material based threshold logic gate multiplier | |
| US10529404B2 (en) | Method of operating ferroelectric device | |
| JPH1117123A (ja) | 不揮発性記憶素子 | |
| JP4218033B2 (ja) | 強誘電体素子 | |
| WO2003054652A1 (fr) | Circuit de generation de potentiel, appareil de generation de potentiel, dispositif a semi-conducteur utilisant le circuit et l'appareil et procede de commande associe | |
| DE2309616A1 (de) | Hybride speicherschaltung | |
| US20230238948A1 (en) | Programmable delays and methods thereof | |
| US20050275449A1 (en) | Capacitive circuit employing low voltage MOSFETs and method of manufacturing same | |
| JP2005045275A5 (ja) | ||
| JPH07202138A (ja) | 強誘電体記憶素子 | |
| JP3522248B2 (ja) | 半導体集積回路装置 | |
| JP2929909B2 (ja) | 電界効果型トランジスタ | |
| CN214674319U (zh) | 电压尖峰抑制电路和电池保护电路 | |
| US9552852B2 (en) | Doped metal-insulator-transition latch circuitry | |
| JPH05135570A (ja) | 不揮発性半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050420 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050502 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 3680282 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090527 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100527 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110527 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110527 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120527 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120527 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130527 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130527 Year of fee payment: 8 |
|
| LAPS | Cancellation because of no payment of annual fees |