JP4064599B2 - 不揮発性半導体スイッチ回路 - Google Patents
不揮発性半導体スイッチ回路 Download PDFInfo
- Publication number
- JP4064599B2 JP4064599B2 JP2000121893A JP2000121893A JP4064599B2 JP 4064599 B2 JP4064599 B2 JP 4064599B2 JP 2000121893 A JP2000121893 A JP 2000121893A JP 2000121893 A JP2000121893 A JP 2000121893A JP 4064599 B2 JP4064599 B2 JP 4064599B2
- Authority
- JP
- Japan
- Prior art keywords
- control terminal
- control
- signal
- turned
- transistors
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C14/00—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down
- G11C14/0054—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down in which the volatile element is a SRAM cell
- G11C14/0072—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down in which the volatile element is a SRAM cell and the nonvolatile element is a ferroelectric element
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C14/00—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
- H03K17/24—Storing the actual state when the supply voltage fails
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356008—Bistable circuits ensuring a predetermined initial state when the supply voltage has been applied; storing the actual state when the supply voltage fails
Landscapes
- Static Random-Access Memory (AREA)
- Electronic Switches (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、電源切断後もオン／オフ状態を記憶して再度電源が投入されたときに元の状態を再現することができる不揮発性半導体スイッチ回路に関するものである。
【０００２】
【従来の技術】
従来、このような分野の技術としては、例えば次のような文献に記載されるものがあった。
文献：特開平３−１５０７９６号公報
【０００３】
図２は、前記文献に開示された従来の不揮発性半導体スイッチ回路の回路図である。
この不揮発性半導体スイッチ回路は、入出力端子１，２間の接続状態をオン／オフ制御するもので、この入出力端子１，２間に接続されたＰチャネルＭＯＳトランジスタ（以下、「ＰＭＯＳ」という）３、及びＮチャネルＭＯＳトランジスタ（以下、「ＮＭＯＳ」という）４を有している。ＰＭＯＳ３及びＮＭＯＳ４のゲートは、それぞれ制御端子５，６に接続されている。
【０００４】
制御端子５，６には、インバータ７，８によるフリップ・フロップが接続されている。即ち、制御端子５にはインバータ７の入力側が接続され、このインバータ７の出力側が制御端子６に接続されている。また、制御端子６にはインバータ８の入力側が接続され、このインバータ８の出力側が制御端子５に接続されている。
【０００５】
更に制御端子５，６には、それぞれ強誘電体コンデンサ９，１０の一端が接続され、これらの強誘電体コンデンサ９，１０の他端が制御端子１１に接続されている。また、制御端子５，６は、それぞれコンデンサ１２，１３を介して基板電位ＶＳＳに接続されている。
【０００６】
図３は、強誘電体コンデンサのヒステリシス特性図であり、横軸には強誘電体コンデンサに印加される電圧を、縦軸にはその結果デバイス内に得られる分極状態を表している。図３中の実線Ａで示すように、例えば、一定値以上の正の電圧を印加した後、この電圧を０Ｖにすると、強誘電体コンデンサには正の分極が残留する。更に、一定値以上の負の電圧を印加した後この電圧を０Ｖにすると、強誘電体コンデンサには負の分極が残留する。このように、強誘電体コンデンサは、残留する分極状態によって、直前に印加された電圧の状態を保持することができる。
【０００７】
図２の不揮発性半導体スイッチ回路の動作は、以下のように行われる。
制御端子５に基板電位ＶＳＳ、制御端子６に電源電圧ＶＣＣの制御パルスを印加すると、ＰＭＯＳ３及びＮＭＯＳ４は共にオン状態となり、入出力端子１，２の間はオン状態となる。また、制御端子５，６に印加された制御パルスのレベルは、インバータ７，８で保持され、この制御パルスが消失した後も、入出力端子１，２間はオン状態に維持される。更に、制御端子１１に電源電圧ＶＣＣの１／２の駆動パルスを印加すると、強誘電体コンデンサ９の両端には＋ＶＣＣ／２の電圧が印加され、強誘電体コンデンサ１０の両端には−ＶＣＣ／２の電圧が印加される。その後、駆動パルスの印加を停止すると、強誘電体コンデンサ９，１０には、駆動パルスで印加された電圧に対応した分極が残留する。
【０００８】
ここで、この不揮発性半導体スイッチ回路の電源を切断すると、インバータ７，８によって保持されていた制御パルスの状態は消失する。しかし、強誘電体コンデンサ９，１０の分極状態は、電源切断後もそのまま保持される。
【０００９】
次に、この不揮発性半導体スイッチ回路の電源を投入する場合、電源投入に先立って、制御端子１１にＶＣＣ／２の電圧を印加する。これにより、強誘電体コンデンサ９，１０の他端に、この強誘電体コンデンサ９，１０に保持された分極状態に応じた電圧が出力され、制御端子５，６の電位は電源切断直前のレベルにほぼ等しくなる。この状態で電源を投入すると、制御端子５，６の電位差によってインバータ７，８がセットされ、電源切断前の状態が再現される。
【００１０】
【発明が解決しようとする課題】
しかしながら、従来の不揮発性半導体スイッチ回路では、次のような課題があった。
強誘電体コンデンサは、印加された電圧によって生じた分極の方向を保持することで、情報を記憶することができる。情報の書換えには、分極の方向を反転させる必要がある。図３中の実線Ａで示すように、強誘電体コンデンサのヒステリシス特性は、通常、印加電圧０Ｖに対して点対称になる特性を持っている。
【００１１】
しかし、強誘電体コンデンサの両端に長時間電圧が印加されると、例えば図３中の点線Ｂで示すように、ヒステリシス特性が電圧軸の方向にずれるインプリントと呼ばれる現象が発生する。インプリントによって点線Ｂのようなヒステリシス特性に変化すると、点線Ａに示す初期のヒステリシス特性に比べ、正の分極を保持しにくくなり、負の分極を反転するには、より大きな電圧を印加しなければならなくなる。強誘電体コンデンサの両端に電荷が存在すると、強誘電体材料に電界がかかることになり、インプリントが生じやすい。
【００１２】
図２の不揮発性半導体スイッチ回路では、電源切断状態で強誘電体コンデンサ９，１０の両端は開放された状態となり、電圧を０Ｖにすることができない。このため、強誘電体コンデンサ９，１０を構成する強誘電体材料に電界がかかり、電源切断状態が長時間継続するとインプリントが生じやすく、保持した情報を維持することが困難であった。
【００１３】
本発明は、前記従来技術が持っていた課題を解決し、電源切断状態が長時間継続しても電源切断前の状態を安定して保持することができる不揮発性半導体スイッチ回路を提供するものである。
【００１４】
【課題を解決するための手段】
前記課題を解決するために、本発明は、不揮発性半導体スイッチ回路において、第１及び第２の制御端子に与えられた信号の電位差を増幅して相補的な切替制御信号を生成して保持する信号保持部と、前記切替制御信号に従って第１及び第２の入出力端子間の導通状態をオン又はオフに切替える相補的な第１及び第２のトランジスタで構成されたスイッチ部と、電源電位の１ / ２の電位を有する書込信号と前記電源電位及び前記電源電位の１ / ２の電位を有する読出信号とが与えられる第３の制御端子と、前記第３の制御端子に電極の一端が接続され、第３のトランジスタを介して前記第１の制御端子に電極の他端が接続され、前記第３の制御端子に前記書込信号が与えられたときに前記第１及び第３の制御端子間の電位差に応じた分極状態を生じ、該書込信号が除去された後もその分極状態を保持する第１の強誘電体コンデンサと、前記第３の制御端子に電極の一端が接続され、第４のトランジスタを介して前記第２の制御端子に電極の他端が接続され、前記第３の制御端子に前記書込信号が与えられたときに前記第２及び第３の制御端子間の電位差に応じた分極状態を生じ、該書込信号が除去された後もその分極状態を保持する第２の強誘電体コンデンサと、前記第３のトランジスタ及び前記第４のトランジスタの制御電極に第４の制御信号を与える第４の制御端子と、前記第１の強誘電体コンデンサに並列接続され、第５の制御端子に第５の制御信号が与えられないときに該第１の強誘電体コンデンサを短絡する、ゲート電極に電圧が印加されない状態でソース電極とドレイン電極の間がオン状態となる第１のデプレッション型の電界効果トランジスタと、前記第２の強誘電体コンデンサに並列接続され、前記第５の制御信号が与えられないときに該第２の強誘電体コンデンサを短絡する、ゲート電極に電圧が印加されない状態でソース電極とドレイン電極の間がオン状態となる第２のデプレッション型の電界効果トランジスタと、前記第３の制御端子と前記第１の制御端子の間に接続され、第６の制御端子に与えられる第６の制御信号に従ってオン・オフ制御される第５のトランジスタと、前記第３の制御端子と前記第２の制御端子の間に接続され、第６の制御端子に与えられる前記第６の制御信号に従って前記第５のトランジスタと同様にオン・オフ制御される第６のトランジスタとを備えている。
【００１５】
更に、この不揮発性半導体スイッチ回路では、前記第１及び第２のデプレッション型の電界効果トランジスタをオフ状態としかつ前記第３及び第４のトランジスタをオン状態として前記第１及び第２の強誘電体コンデンサと前記第１及び第２の制御端子とを接続させた後、前記第３及び第４のトランジスタをオフ状態としかつ前記第１及び第２のデプレッション型の電界効果トランジスタをオン状態とすることにより、前記第１及び第２の強誘電体コンデンサに前記第１及び第２の入出力端子間の導通状態を記憶させている。
【００１６】
更に、この不揮発性半導体スイッチ回路では、前記導通状態を読み出す際には、前記第５及び第６のトランジスタをオン状態にすることにより前記第１及び第２の制御端子を前記第３の制御端子に与えられた前記読出信号の電位に設定し、前記第５及び第６のトランジスタをオフ状態とした後、前記第１及び第２のデプレッション型の電界効果トランジスタをオフ状態としかつ前記第３及び第４のトランジスタをオン状態とし、前記第３の制御端子に電源電位を供給することにより、前記第１及び第２の強誘電体コンデンサに記憶された前記導通状態を読み出している。
【００１７】
本発明によれば、以上のように不揮発性半導体スイッチ回路を構成したので、次のような作用が行われる。
第１及び第２の制御端子に与えられた信号の電位差は、信号保持部によって増幅されて相補的な制御信号が生成される。相補的な制御信号は、相補的なトランジスタで構成されたスイッチ部に与えられ、第１及び第２の入出力端子間の導通状態が制御される。一方、第３の制御端子に書込信号が与えられると、この第３の制御端子と第１の制御端子の間に接続された第１の強誘電体コンデンサに、この第１の制御端子の制御信号に対応した分極状態が保持される。また、第３と第２の制御端子の間に接続された第２の強誘電体コンデンサにも、この第２の制御端子の制御信号に対応した分極状態が保持される。
【００１８】
第１及び第２の強誘電体コンデンサには、例えば、デプレッション型の電界効果トランジスタによる第１及び第２の短絡部がそれぞれ並列に接続されており、維持信号が与えられることによって、これらの短絡部によって短絡される。これにより、強誘電体コンデンサの端子間電圧はほぼ０Ｖとなり、インプリントの発生のおそれがなく分極状態を長時間維持することができる。
【００１９】
次に、第１及び第２の入出力端子間の導通状態を再現する時には、第１及び第２の強誘電体コンデンサを第１及び第２の制御端子に接続すれば良い。強誘電体コンデンサに保持されている分極状態の相違による電位差が、第１及び第２の制御端子に与えられる。これにより、信号保持部で相補的な制御信号が生成され、スイッチ部は元の状態に復旧する。
【００２０】
【発明の実施の形態】
（第１の実施形態）
図１は、本発明の第１の実施形態を示す不揮発性半導体スイッチ回路の回路図である。
この不揮発性半導体スイッチ回路は、入出力端子２１，２２間の接続状態をオン／オフ制御するもので、この入出力端子１，２間に接続されたスイッチ部（例えば、ＰＭＯＳ２３及びＮＭＯＳ２４）を有している。ＰＭＯＳ２３及びＮＭＯＳ２４のゲートは、それぞれ制御端子２５，２６に接続されている。
【００２１】
制御端子２５，２６には、インバータ２７，２８で構成される信号保持部（例えば、フリップ・フロップ）が接続されている。即ち、制御端子２５にはインバータ２７の入力側が接続され、このインバータ２７の出力側が制御端子２６に接続されている。また、制御端子２６にはインバータ２８の入力側が接続され、このインバータ２８の出力側が制御端子２５に接続されている。
【００２２】
更に制御端子２５，２６は、それぞれコンデンサ２９，３０を介して基板電位ＶＳＳに接続されると共に、それぞれＮＭＯＳ３１，３２を介して制御端子３３に接続されている。ＮＭＯＳ３１，３２のゲートは、端子３４に接続されている。
【００２３】
制御端子３３には、強誘電体コンデンサ３５，３６の一端が接続され、これらの強誘電体コンデンサ３５，３６の他端が、それぞれＮＭＯＳ３７，３８を介して制御端子２５，２６に接続されている。ここで、強誘電体コンデンサ３５，３６は、図３中の実線Ａに示すように、印加電圧が±ＶＣＣ／２で飽和分極するように設定されたものである。強誘電体コンデンサ３５，３６には、短絡部（例えば、ＰＭＯＳ）３９，４０がそれぞれ並列に接続されており、これらのＰＭＯＳ３９，４０及びＮＭＯＳ３７，３８のゲートは、端子４１に接続されている。
【００２４】
次に、図１の動作の一例を、スイッチ回路の状態を書込むプログラミング時の動作（１）と、電源の投入時に元の状態を復元する読出し時の動作（２）に分けて説明する。
【００２５】
（１） プログラミング時の動作
図４は、図１のプログラミング時の動作を示すタイミング図である。
図４の時刻ｔ０において、制御端子３３の信号Ｓ３３の電圧はＶＣＣ／２に、端子３４，４１の信号Ｓ３４，Ｓ４１は共に“Ｌ”に、それぞれ設定される。これにより、ＮＭＯＳ３１，３２，３７，３８はオフ状態となり、制御端子２５，２６と制御端子３３との間は切り離される。
【００２６】
また、ＰＭＯＳ３９，４０はオン状態となり、強誘電体コンデンサ３５，３６の端子間は短絡されてほぼ０Ｖに保持される。更に、制御端子２５，２６には、それぞれ相補的な信号Ｓ２５，Ｓ２６、即ち“Ｌ”及び“Ｈ”が印加され、ＰＭＯＳ２３及びＮＭＯＳ２４はオン状態となり、入出力端子２１，２２間はオン状態となっている。
【００２７】
ここで、入出力端子２１，２２間をオフ状態に切替える場合を説明する。
時刻ｔ１にインバータ２７，２８の電源を切断した後、時刻ｔ２において制御端子２５，２６の信号Ｓ２５，Ｓ２６をそれぞれ反転する。これにより、ＰＭＯＳ２３及びＮＭＯＳ２４はオフ状態となり、入出力端子２１，２２間はオフ状態に切替えられる。
【００２８】
時刻ｔ３において、インバータ２７，２８の電源を印加する。これにより、“Ｌ”の信号Ｓ２５及び“Ｈ”の信号Ｓ２６は、インバータ２７，２８で構成されるフリップ・フロップに保持される。この後、制御端子２５，２６に対する信号Ｓ２５，Ｓ２６の印加を停止しても、インバータ２７，２８に保持された信号によって、入出力端子２１，２２間はオフ状態に維持される。
【００２９】
時刻ｔ４において、端子４１の信号Ｓ４１を“Ｈ”にする。この時、他の端子２５，２６，３３，３４の信号はそのままである。これにより、ＮＭＯＳ３７，３８はオン状態、ＰＭＯＳ３９，４０はオフ状態となり、強誘電体コンデンサ３５，３６は、それぞれ制御端子２５，２６に接続される。このため、強誘電体コンデンサ３５，３６には、大きさがＶＣＣ／２で極性がそれぞれ異なる電圧が印加され、飽和分極状態となる。
【００３０】
時刻ｔ５において、端子４１の信号Ｓ４１を“Ｌ”に戻す。これにより、ＮＭＯＳ３７，３８はオフ状態となり、強誘電体コンデンサ３５，３６は制御端子２５，２６から切離される。更に、ＰＭＯＳ３９，４０はオン状態となり、強誘電体コンデンサ３５，３６は、飽和分極状態のまま短絡される。
【００３１】
（２） 読出し時の動作
図５は、図１の読出し時の動作を示すタイミング図である。
図５の時刻ｔ１０の電源投入時に、制御端子３３の信号Ｓ３３としてＶＣＣ／２の電圧を印加する。この時、制御端子２５，２６は無接続状態、端子３４，４１の信号Ｓ３４，Ｓ４１は“Ｌ”である。
【００３２】
時刻ｔ１１において、端子３４の信号を“Ｈ”に切替える。これにより、ＮＭＯＳ３１，３２がオン状態となり、制御端子２５，２６には、ＶＣＣ／２の信号Ｓ２５，Ｓ２６が出力される。信号Ｓ２５，Ｓ２６の電圧ＶＣＣ／２は、それぞれコンデンサ２９，３０に充電される。
時刻ｔ１２において、端子３４の信号Ｓ３４を“Ｌ”に切替え、ＮＭＯＳ３１，３２をオフ状態にして、制御端子２５，２６を制御端子３３から切離す。この時、制御端子２５，２６の信号Ｓ２５，Ｓ２６は、コンデンサ２９，３０に充電された電圧によって暫くの間、ＶＣＣ／２に保持される。
【００３３】
時刻ｔ１３において、端子４１の信号Ｓ４１を“Ｈ”に切替える。これにより、ＰＭＯＳ３９，４０がオフ状態となり、強誘電体コンデンサ３５，３６が短絡状態から開放される。更に、ＮＭＯＳ３７，３８がオン状態となって、強誘電体コンデンサ３５，３６が、それぞれ制御端子２５，２６に接続される。
時刻ｔ１４において、制御端子３３の信号Ｓ３３をＶＣＣに上昇する。これにより、強誘電体コンデンサ３５，３６に、ヒステリシス特性に従った電荷の移動が生じ、コンデンサ２９，３０にその電荷が移される。強誘電体コンデンサ３５，３６は、相互に極性が逆の分極状態に保持されているので、制御端子２５，２６に発生する電圧は異なり、プログラミング時に書込んだものと同じ極性の電位差が発生する。
【００３４】
時刻ｔ１５において、インバータ２７，２８の電源を投入する。これにより、制御端子２５，２６間の電位差は、インバータ２７，２８によるフリップ・フロップで増幅され、これらの制御端子２５，２６の信号Ｓ２５，Ｓ２６は、それぞれ“Ｈ”，“Ｌ”となる。そして、ＰＭＯＳ２３及びＮＭＯＳ２４はオフ状態となり、入出力端子２１，２２間には、プログラミングを行ったときと同じオフ状態が再現される。
時刻ｔ１６において、制御端子３３の信号Ｓ３３をＶＣＣ／２に戻す。これにより、強誘電体コンデンサ３５，３６に元の分極状態が書込まれ、元の情報が保持される。
【００３５】
時刻ｔ１７において、端子Ｓ４１の信号Ｓ４１を“Ｌ”にする。これにより、ＰＭＯＳ３９，４０はオン状態となり、強誘電体コンデンサ３５，３６が短絡され、その端子間の電圧はほぼ０Ｖとなる。
時刻ｔ１８において、回路全体の電源を切断する。
【００３６】
以上のように、この第１の実施形態の不揮発性半導体スイッチ回路は、強誘電体コンデンサ３５，３６を短絡して端子間の電圧をほぼ０ＶにするためのＰＭＯＳ３９，４０を有している。これにより、強誘電体コンデンサ３５，３６のインプリントの発生を抑制し、長時間その分極状態を保持することができるという利点がある。
【００３７】
（第２の実施形態）
図６は、本発明の第２の実施形態を示す不揮発性半導体スイッチ回路の回路図であり、図１中の要素と共通の要素には共通の符号が付されている。
この実施形態の不揮発性半導体スイッチ回路と、図１の不揮発性半導体スイッチ回路との相違は、図１中のＰＭＯＳ３９，４０に代えてデプレッション型のＰＭＯＳ３９Ｄ，４０Ｄを設けたこと、及びこれらのＰＭＯＳ３９Ｄ，４０Ｄの制御用の端子４１と、ＮＭＯＳ３７，３８の制御用の端子４２を分離したことである。デプレッション型のＰＭＯＳ３９Ｄ，４０Ｄは、ゲート（端子４１）の電圧が、ソース（端子３３）の電圧に比べて＋ＶＣＣ／２以上大きい場合には、オフ状態となるが、ゲート電圧とソース電圧がほぼ等しいときにはオン状態となるものである。その他の構成は、図１と同様である。
【００３８】
次に、図６の動作の一例を、プログラミング時の動作（１）と、読出し時の動作（２）に分けて説明する。
【００３９】
（１） プログラミング時の動作
図７は、図６のプログラミング時の動作を示すタイミング図である。
図７の時刻Ｔ０において、制御端子３３の信号Ｓ３３の電圧はＶＣＣ／２に、端子３４，４１，４２の信号Ｓ３４，Ｓ４１，Ｓ４２は共に“Ｌ”に、それぞれ設定される。これにより、ＮＭＯＳ３１，３２，３７，３８はオフ状態となり、制御端子２５，２６と制御端子３３の間は切り離される。また、ＰＭＯＳ３９Ｄ，４０Ｄはオン状態となり、強誘電体コンデンサ３５，３６の端子間は短絡されてほぼ０Ｖに保持される。更に、制御端子２５，２６には、それぞれ相補的な信号Ｓ２５，Ｓ２６、即ち“Ｌ”及び“Ｈ”が印加され、ＰＭＯＳ２３及びＮＭＯＳ２４はオン状態となり、入出力端子２１，２２間はオン状態である。
【００４０】
ここで、入出力端子２１，２２間をオフ状態に切替える場合を説明する。
時刻Ｔ１においてインバータ２７，２８の電源を切断した後、時刻Ｔ２において制御端子２５，２６の信号Ｓ２５，Ｓ２６をそれぞれ反転する。これにより、入出力端子２１，２２間はオフ状態に切替えられる。時刻Ｔ３において、インバータ２７，２８の電源を印加する。これにより、“Ｈ”の信号Ｓ２５及び“Ｌ”の信号Ｓ２６は、インバータ２７，２８に保持される。
【００４１】
切替えた情報を記憶（プログラミング）するには、まず、時刻Ｔ１において、端子４１の信号Ｓ４１を“Ｈ”にしてＰＭＯＳ３９Ｄ，４０Ｄをオフ状態にし、強誘電体コンデンサ３５，３６の両端を開放する。
時刻Ｔ４において、端子４２の信号Ｓ４２を“Ｈ”にしてＮＭＯＳ３７，３８をオン状態にし、強誘電体コンデンサ３５，３６を、それぞれ制御端子２５，２６に接続する。これにより、強誘電体コンデンサ３５，３６は、それぞれ大きさがＶＣＣ／２で極性が異なる電圧が印加され、飽和分極状態となる。
【００４２】
時刻Ｔ５において、端子４２の信号Ｓ４２を“Ｌ”に戻す。これにより、ＮＭＯＳ３７，３８はオフ状態となって、強誘電体コンデンサ３５，３６は制御端子２５，２６から切離される。
時刻Ｔ６において、端子４１の信号Ｓ４１を“Ｌ”にする。これにより、ＰＭＯＳ３９Ｄ，４０Ｄはオン状態となり、強誘電体コンデンサ３５，３６は、飽和分極状態のまま両端が短絡される。
【００４３】
（２） 読出し時の動作
図８は、図６の読出し時の動作を示すタイミング図である。
図８の時刻Ｔ１０の電源投入時に、制御端子３３の信号Ｓ３３としてＶＣＣ／２を印加する。
【００４４】
時刻Ｔ１１において、端子３４の信号を“Ｈ”に切替えてＮＭＯＳ３１，３２をオン状態とし、制御端子２５，２６にＶＣＣ／２の信号Ｓ２５，Ｓ２６を印加する。
時刻Ｔ１２において、端子３４の信号Ｓ３４を“Ｌ”に切替えると共に、端子４１の信号Ｓ４１を“Ｈ”にする。これにより、制御端子２５，２６を制御端子３３から切離されると共に、強誘電体コンデンサ３５，３６が短絡状態から開放される。
【００４５】
時刻Ｔ１３において、端子４２の信号Ｓ４２を“Ｈ”にすると、ＮＭＯＳ３７，３８がオン状態となって、強誘電体コンデンサ３５，３６が、制御端子２５，２６にそれぞれ接続される。
時刻Ｔ１４において、制御端子３３の信号Ｓ３３をＶＣＣに上昇する。これにより、強誘電体コンデンサ３５，３６に、ヒステリシス特性に従った電荷の移動が生じ、コンデンサ２９，３０にその電荷が移される。強誘電体コンデンサ３５，３６は、相互に極性が逆の分極状態に保持されているので、制御端子２５，２６に発生する電圧は異なり、プログラミング時に書込んだものと同じ極性の電位差が発生する。
【００４６】
時刻Ｔ１５において、インバータ２７，２８の電源を投入する。制御端子２５，２６間の電位差は、インバータ２７，２８によるフリップ・フロップで増幅され、これらの制御端子２５，２６の信号Ｓ２５，Ｓ２６は、それぞれ“Ｈ”，“Ｌ”となる。これにより、ＰＭＯＳ２３及びＮＭＯＳ２４はオフ状態となり、入出力端子２１，２２間は、プログラミングを行ったときと同じオフ状態が再現される。
【００４７】
時刻Ｔ１６において、制御端子３３の信号Ｓ３３をＶＣＣ／２に戻す。これにより、強誘電体コンデンサ３５，３６に元の分極状態が書込まれ、元の情報が保持される。時刻Ｔ１７において、端子４２の信号Ｓ４２を“Ｌ”にしてＮＭＯＳ３７，３８をオフ状態とし、強誘電体コンデンサ３５，３６を制御端子２５，２６から切り離す。
時刻Ｔ１８において、端子４２の信号Ｓ４２を“Ｌ”にする。これにより、ＰＭＯＳ３９Ｄ，４０Ｄはオン状態となり、強誘電体コンデンサ３５，３６の端子が短絡され、端子間の電圧はほぼ０Ｖとなる。時刻Ｔ１９において、回路全体の電源を切断する。
【００４８】
以上のように、この第２の実施形態の不揮発性半導体スイッチ回路は、強誘電体コンデンサ３５，３６を短絡して端子間の電圧をほぼ０Ｖにするために、デプレッション型のＰＭＯＳ３９Ｄ，４０Ｄを使用している。これにより、回路のすべての電源を切断した状態でも、ＰＭＯＳ３９Ｄ，４０Ｄがオン状態となり、強誘電体コンデンサ３５，３６の端子間を短絡することができる。従って、強誘電体コンデンサ３５，３６のインプリントの発生を抑え、長時間その分極状態を保持することができるという利点がある。
【００４９】
なお、本発明は、上記実施形態に限定されず、種々の変形が可能である。この変形例としては、例えば、次の（ａ），（ｂ）のようなものがある。
（ａ） ＰＭＯＳとＮＭＯＳを、それぞれＮＭＯＳとＰＭＯＳに置き換えても良い。この場合、印加する電圧の極性を逆にすれば良い。
（ｂ） コンデンサ２９，３０は、制御端子２５，２６に対する配線の寄生容量を利用することにより、省略することが可能である。
【００５０】
【発明の効果】
以上詳細に説明したように、第１の発明によれば、維持信号が与えられたときに、それぞれ第１及び第２の強誘電体コンデンサを短絡する第１及び第２の短絡部を有している。これにより、強誘電体コンデンサの端子間電圧をほぼ０Ｖにすることができ、電源切断前の状態を安定して保持することができる。
【００５１】
第２の発明では、第１及び第２の短絡部をデプレッション型の電界効果トランジスタで構成している。これにより、電源を切断しても強誘電体コンデンサの端子間を短絡することができ、インプリントの発生を抑制して更に安定して状態を保持することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示す不揮発性半導体スイッチ回路の回路図である。
【図２】従来の不揮発性半導体スイッチ回路の回路図である。
【図３】強誘電体コンデンサのヒステリシス特性図である。
【図４】図１のプログラミング時の動作を示すタイミング図である。
【図５】図１の読出し時の動作を示すタイミング図である。
【図６】本発明の第２の実施形態を示す不揮発性半導体スイッチ回路の回路図である。
【図７】図６のプログラミング時の動作を示すタイミング図である。
【図８】図６の読出し時の動作を示すタイミング図である。
【符号の説明】
２１，２２ 入出力端子
２３，３９，４１ ＰＭＯＳ
２４ ＮＭＯＳ
２５，２６，３３ 制御端子
２７，２８ インバータ
３５，３６ 強誘電体コンデンサ
３９Ｄ，４０Ｄ デプレッション型ＰＭＯＳ
【発明の属する技術分野】
本発明は、電源切断後もオン／オフ状態を記憶して再度電源が投入されたときに元の状態を再現することができる不揮発性半導体スイッチ回路に関するものである。
【０００２】
【従来の技術】
従来、このような分野の技術としては、例えば次のような文献に記載されるものがあった。
文献：特開平３−１５０７９６号公報
【０００３】
図２は、前記文献に開示された従来の不揮発性半導体スイッチ回路の回路図である。
この不揮発性半導体スイッチ回路は、入出力端子１，２間の接続状態をオン／オフ制御するもので、この入出力端子１，２間に接続されたＰチャネルＭＯＳトランジスタ（以下、「ＰＭＯＳ」という）３、及びＮチャネルＭＯＳトランジスタ（以下、「ＮＭＯＳ」という）４を有している。ＰＭＯＳ３及びＮＭＯＳ４のゲートは、それぞれ制御端子５，６に接続されている。
【０００４】
制御端子５，６には、インバータ７，８によるフリップ・フロップが接続されている。即ち、制御端子５にはインバータ７の入力側が接続され、このインバータ７の出力側が制御端子６に接続されている。また、制御端子６にはインバータ８の入力側が接続され、このインバータ８の出力側が制御端子５に接続されている。
【０００５】
更に制御端子５，６には、それぞれ強誘電体コンデンサ９，１０の一端が接続され、これらの強誘電体コンデンサ９，１０の他端が制御端子１１に接続されている。また、制御端子５，６は、それぞれコンデンサ１２，１３を介して基板電位ＶＳＳに接続されている。
【０００６】
図３は、強誘電体コンデンサのヒステリシス特性図であり、横軸には強誘電体コンデンサに印加される電圧を、縦軸にはその結果デバイス内に得られる分極状態を表している。図３中の実線Ａで示すように、例えば、一定値以上の正の電圧を印加した後、この電圧を０Ｖにすると、強誘電体コンデンサには正の分極が残留する。更に、一定値以上の負の電圧を印加した後この電圧を０Ｖにすると、強誘電体コンデンサには負の分極が残留する。このように、強誘電体コンデンサは、残留する分極状態によって、直前に印加された電圧の状態を保持することができる。
【０００７】
図２の不揮発性半導体スイッチ回路の動作は、以下のように行われる。
制御端子５に基板電位ＶＳＳ、制御端子６に電源電圧ＶＣＣの制御パルスを印加すると、ＰＭＯＳ３及びＮＭＯＳ４は共にオン状態となり、入出力端子１，２の間はオン状態となる。また、制御端子５，６に印加された制御パルスのレベルは、インバータ７，８で保持され、この制御パルスが消失した後も、入出力端子１，２間はオン状態に維持される。更に、制御端子１１に電源電圧ＶＣＣの１／２の駆動パルスを印加すると、強誘電体コンデンサ９の両端には＋ＶＣＣ／２の電圧が印加され、強誘電体コンデンサ１０の両端には−ＶＣＣ／２の電圧が印加される。その後、駆動パルスの印加を停止すると、強誘電体コンデンサ９，１０には、駆動パルスで印加された電圧に対応した分極が残留する。
【０００８】
ここで、この不揮発性半導体スイッチ回路の電源を切断すると、インバータ７，８によって保持されていた制御パルスの状態は消失する。しかし、強誘電体コンデンサ９，１０の分極状態は、電源切断後もそのまま保持される。
【０００９】
次に、この不揮発性半導体スイッチ回路の電源を投入する場合、電源投入に先立って、制御端子１１にＶＣＣ／２の電圧を印加する。これにより、強誘電体コンデンサ９，１０の他端に、この強誘電体コンデンサ９，１０に保持された分極状態に応じた電圧が出力され、制御端子５，６の電位は電源切断直前のレベルにほぼ等しくなる。この状態で電源を投入すると、制御端子５，６の電位差によってインバータ７，８がセットされ、電源切断前の状態が再現される。
【００１０】
【発明が解決しようとする課題】
しかしながら、従来の不揮発性半導体スイッチ回路では、次のような課題があった。
強誘電体コンデンサは、印加された電圧によって生じた分極の方向を保持することで、情報を記憶することができる。情報の書換えには、分極の方向を反転させる必要がある。図３中の実線Ａで示すように、強誘電体コンデンサのヒステリシス特性は、通常、印加電圧０Ｖに対して点対称になる特性を持っている。
【００１１】
しかし、強誘電体コンデンサの両端に長時間電圧が印加されると、例えば図３中の点線Ｂで示すように、ヒステリシス特性が電圧軸の方向にずれるインプリントと呼ばれる現象が発生する。インプリントによって点線Ｂのようなヒステリシス特性に変化すると、点線Ａに示す初期のヒステリシス特性に比べ、正の分極を保持しにくくなり、負の分極を反転するには、より大きな電圧を印加しなければならなくなる。強誘電体コンデンサの両端に電荷が存在すると、強誘電体材料に電界がかかることになり、インプリントが生じやすい。
【００１２】
図２の不揮発性半導体スイッチ回路では、電源切断状態で強誘電体コンデンサ９，１０の両端は開放された状態となり、電圧を０Ｖにすることができない。このため、強誘電体コンデンサ９，１０を構成する強誘電体材料に電界がかかり、電源切断状態が長時間継続するとインプリントが生じやすく、保持した情報を維持することが困難であった。
【００１３】
本発明は、前記従来技術が持っていた課題を解決し、電源切断状態が長時間継続しても電源切断前の状態を安定して保持することができる不揮発性半導体スイッチ回路を提供するものである。
【００１４】
【課題を解決するための手段】
前記課題を解決するために、本発明は、不揮発性半導体スイッチ回路において、第１及び第２の制御端子に与えられた信号の電位差を増幅して相補的な切替制御信号を生成して保持する信号保持部と、前記切替制御信号に従って第１及び第２の入出力端子間の導通状態をオン又はオフに切替える相補的な第１及び第２のトランジスタで構成されたスイッチ部と、電源電位の１ / ２の電位を有する書込信号と前記電源電位及び前記電源電位の１ / ２の電位を有する読出信号とが与えられる第３の制御端子と、前記第３の制御端子に電極の一端が接続され、第３のトランジスタを介して前記第１の制御端子に電極の他端が接続され、前記第３の制御端子に前記書込信号が与えられたときに前記第１及び第３の制御端子間の電位差に応じた分極状態を生じ、該書込信号が除去された後もその分極状態を保持する第１の強誘電体コンデンサと、前記第３の制御端子に電極の一端が接続され、第４のトランジスタを介して前記第２の制御端子に電極の他端が接続され、前記第３の制御端子に前記書込信号が与えられたときに前記第２及び第３の制御端子間の電位差に応じた分極状態を生じ、該書込信号が除去された後もその分極状態を保持する第２の強誘電体コンデンサと、前記第３のトランジスタ及び前記第４のトランジスタの制御電極に第４の制御信号を与える第４の制御端子と、前記第１の強誘電体コンデンサに並列接続され、第５の制御端子に第５の制御信号が与えられないときに該第１の強誘電体コンデンサを短絡する、ゲート電極に電圧が印加されない状態でソース電極とドレイン電極の間がオン状態となる第１のデプレッション型の電界効果トランジスタと、前記第２の強誘電体コンデンサに並列接続され、前記第５の制御信号が与えられないときに該第２の強誘電体コンデンサを短絡する、ゲート電極に電圧が印加されない状態でソース電極とドレイン電極の間がオン状態となる第２のデプレッション型の電界効果トランジスタと、前記第３の制御端子と前記第１の制御端子の間に接続され、第６の制御端子に与えられる第６の制御信号に従ってオン・オフ制御される第５のトランジスタと、前記第３の制御端子と前記第２の制御端子の間に接続され、第６の制御端子に与えられる前記第６の制御信号に従って前記第５のトランジスタと同様にオン・オフ制御される第６のトランジスタとを備えている。
【００１５】
更に、この不揮発性半導体スイッチ回路では、前記第１及び第２のデプレッション型の電界効果トランジスタをオフ状態としかつ前記第３及び第４のトランジスタをオン状態として前記第１及び第２の強誘電体コンデンサと前記第１及び第２の制御端子とを接続させた後、前記第３及び第４のトランジスタをオフ状態としかつ前記第１及び第２のデプレッション型の電界効果トランジスタをオン状態とすることにより、前記第１及び第２の強誘電体コンデンサに前記第１及び第２の入出力端子間の導通状態を記憶させている。
【００１６】
更に、この不揮発性半導体スイッチ回路では、前記導通状態を読み出す際には、前記第５及び第６のトランジスタをオン状態にすることにより前記第１及び第２の制御端子を前記第３の制御端子に与えられた前記読出信号の電位に設定し、前記第５及び第６のトランジスタをオフ状態とした後、前記第１及び第２のデプレッション型の電界効果トランジスタをオフ状態としかつ前記第３及び第４のトランジスタをオン状態とし、前記第３の制御端子に電源電位を供給することにより、前記第１及び第２の強誘電体コンデンサに記憶された前記導通状態を読み出している。
【００１７】
本発明によれば、以上のように不揮発性半導体スイッチ回路を構成したので、次のような作用が行われる。
第１及び第２の制御端子に与えられた信号の電位差は、信号保持部によって増幅されて相補的な制御信号が生成される。相補的な制御信号は、相補的なトランジスタで構成されたスイッチ部に与えられ、第１及び第２の入出力端子間の導通状態が制御される。一方、第３の制御端子に書込信号が与えられると、この第３の制御端子と第１の制御端子の間に接続された第１の強誘電体コンデンサに、この第１の制御端子の制御信号に対応した分極状態が保持される。また、第３と第２の制御端子の間に接続された第２の強誘電体コンデンサにも、この第２の制御端子の制御信号に対応した分極状態が保持される。
【００１８】
第１及び第２の強誘電体コンデンサには、例えば、デプレッション型の電界効果トランジスタによる第１及び第２の短絡部がそれぞれ並列に接続されており、維持信号が与えられることによって、これらの短絡部によって短絡される。これにより、強誘電体コンデンサの端子間電圧はほぼ０Ｖとなり、インプリントの発生のおそれがなく分極状態を長時間維持することができる。
【００１９】
次に、第１及び第２の入出力端子間の導通状態を再現する時には、第１及び第２の強誘電体コンデンサを第１及び第２の制御端子に接続すれば良い。強誘電体コンデンサに保持されている分極状態の相違による電位差が、第１及び第２の制御端子に与えられる。これにより、信号保持部で相補的な制御信号が生成され、スイッチ部は元の状態に復旧する。
【００２０】
【発明の実施の形態】
（第１の実施形態）
図１は、本発明の第１の実施形態を示す不揮発性半導体スイッチ回路の回路図である。
この不揮発性半導体スイッチ回路は、入出力端子２１，２２間の接続状態をオン／オフ制御するもので、この入出力端子１，２間に接続されたスイッチ部（例えば、ＰＭＯＳ２３及びＮＭＯＳ２４）を有している。ＰＭＯＳ２３及びＮＭＯＳ２４のゲートは、それぞれ制御端子２５，２６に接続されている。
【００２１】
制御端子２５，２６には、インバータ２７，２８で構成される信号保持部（例えば、フリップ・フロップ）が接続されている。即ち、制御端子２５にはインバータ２７の入力側が接続され、このインバータ２７の出力側が制御端子２６に接続されている。また、制御端子２６にはインバータ２８の入力側が接続され、このインバータ２８の出力側が制御端子２５に接続されている。
【００２２】
更に制御端子２５，２６は、それぞれコンデンサ２９，３０を介して基板電位ＶＳＳに接続されると共に、それぞれＮＭＯＳ３１，３２を介して制御端子３３に接続されている。ＮＭＯＳ３１，３２のゲートは、端子３４に接続されている。
【００２３】
制御端子３３には、強誘電体コンデンサ３５，３６の一端が接続され、これらの強誘電体コンデンサ３５，３６の他端が、それぞれＮＭＯＳ３７，３８を介して制御端子２５，２６に接続されている。ここで、強誘電体コンデンサ３５，３６は、図３中の実線Ａに示すように、印加電圧が±ＶＣＣ／２で飽和分極するように設定されたものである。強誘電体コンデンサ３５，３６には、短絡部（例えば、ＰＭＯＳ）３９，４０がそれぞれ並列に接続されており、これらのＰＭＯＳ３９，４０及びＮＭＯＳ３７，３８のゲートは、端子４１に接続されている。
【００２４】
次に、図１の動作の一例を、スイッチ回路の状態を書込むプログラミング時の動作（１）と、電源の投入時に元の状態を復元する読出し時の動作（２）に分けて説明する。
【００２５】
（１） プログラミング時の動作
図４は、図１のプログラミング時の動作を示すタイミング図である。
図４の時刻ｔ０において、制御端子３３の信号Ｓ３３の電圧はＶＣＣ／２に、端子３４，４１の信号Ｓ３４，Ｓ４１は共に“Ｌ”に、それぞれ設定される。これにより、ＮＭＯＳ３１，３２，３７，３８はオフ状態となり、制御端子２５，２６と制御端子３３との間は切り離される。
【００２６】
また、ＰＭＯＳ３９，４０はオン状態となり、強誘電体コンデンサ３５，３６の端子間は短絡されてほぼ０Ｖに保持される。更に、制御端子２５，２６には、それぞれ相補的な信号Ｓ２５，Ｓ２６、即ち“Ｌ”及び“Ｈ”が印加され、ＰＭＯＳ２３及びＮＭＯＳ２４はオン状態となり、入出力端子２１，２２間はオン状態となっている。
【００２７】
ここで、入出力端子２１，２２間をオフ状態に切替える場合を説明する。
時刻ｔ１にインバータ２７，２８の電源を切断した後、時刻ｔ２において制御端子２５，２６の信号Ｓ２５，Ｓ２６をそれぞれ反転する。これにより、ＰＭＯＳ２３及びＮＭＯＳ２４はオフ状態となり、入出力端子２１，２２間はオフ状態に切替えられる。
【００２８】
時刻ｔ３において、インバータ２７，２８の電源を印加する。これにより、“Ｌ”の信号Ｓ２５及び“Ｈ”の信号Ｓ２６は、インバータ２７，２８で構成されるフリップ・フロップに保持される。この後、制御端子２５，２６に対する信号Ｓ２５，Ｓ２６の印加を停止しても、インバータ２７，２８に保持された信号によって、入出力端子２１，２２間はオフ状態に維持される。
【００２９】
時刻ｔ４において、端子４１の信号Ｓ４１を“Ｈ”にする。この時、他の端子２５，２６，３３，３４の信号はそのままである。これにより、ＮＭＯＳ３７，３８はオン状態、ＰＭＯＳ３９，４０はオフ状態となり、強誘電体コンデンサ３５，３６は、それぞれ制御端子２５，２６に接続される。このため、強誘電体コンデンサ３５，３６には、大きさがＶＣＣ／２で極性がそれぞれ異なる電圧が印加され、飽和分極状態となる。
【００３０】
時刻ｔ５において、端子４１の信号Ｓ４１を“Ｌ”に戻す。これにより、ＮＭＯＳ３７，３８はオフ状態となり、強誘電体コンデンサ３５，３６は制御端子２５，２６から切離される。更に、ＰＭＯＳ３９，４０はオン状態となり、強誘電体コンデンサ３５，３６は、飽和分極状態のまま短絡される。
【００３１】
（２） 読出し時の動作
図５は、図１の読出し時の動作を示すタイミング図である。
図５の時刻ｔ１０の電源投入時に、制御端子３３の信号Ｓ３３としてＶＣＣ／２の電圧を印加する。この時、制御端子２５，２６は無接続状態、端子３４，４１の信号Ｓ３４，Ｓ４１は“Ｌ”である。
【００３２】
時刻ｔ１１において、端子３４の信号を“Ｈ”に切替える。これにより、ＮＭＯＳ３１，３２がオン状態となり、制御端子２５，２６には、ＶＣＣ／２の信号Ｓ２５，Ｓ２６が出力される。信号Ｓ２５，Ｓ２６の電圧ＶＣＣ／２は、それぞれコンデンサ２９，３０に充電される。
時刻ｔ１２において、端子３４の信号Ｓ３４を“Ｌ”に切替え、ＮＭＯＳ３１，３２をオフ状態にして、制御端子２５，２６を制御端子３３から切離す。この時、制御端子２５，２６の信号Ｓ２５，Ｓ２６は、コンデンサ２９，３０に充電された電圧によって暫くの間、ＶＣＣ／２に保持される。
【００３３】
時刻ｔ１３において、端子４１の信号Ｓ４１を“Ｈ”に切替える。これにより、ＰＭＯＳ３９，４０がオフ状態となり、強誘電体コンデンサ３５，３６が短絡状態から開放される。更に、ＮＭＯＳ３７，３８がオン状態となって、強誘電体コンデンサ３５，３６が、それぞれ制御端子２５，２６に接続される。
時刻ｔ１４において、制御端子３３の信号Ｓ３３をＶＣＣに上昇する。これにより、強誘電体コンデンサ３５，３６に、ヒステリシス特性に従った電荷の移動が生じ、コンデンサ２９，３０にその電荷が移される。強誘電体コンデンサ３５，３６は、相互に極性が逆の分極状態に保持されているので、制御端子２５，２６に発生する電圧は異なり、プログラミング時に書込んだものと同じ極性の電位差が発生する。
【００３４】
時刻ｔ１５において、インバータ２７，２８の電源を投入する。これにより、制御端子２５，２６間の電位差は、インバータ２７，２８によるフリップ・フロップで増幅され、これらの制御端子２５，２６の信号Ｓ２５，Ｓ２６は、それぞれ“Ｈ”，“Ｌ”となる。そして、ＰＭＯＳ２３及びＮＭＯＳ２４はオフ状態となり、入出力端子２１，２２間には、プログラミングを行ったときと同じオフ状態が再現される。
時刻ｔ１６において、制御端子３３の信号Ｓ３３をＶＣＣ／２に戻す。これにより、強誘電体コンデンサ３５，３６に元の分極状態が書込まれ、元の情報が保持される。
【００３５】
時刻ｔ１７において、端子Ｓ４１の信号Ｓ４１を“Ｌ”にする。これにより、ＰＭＯＳ３９，４０はオン状態となり、強誘電体コンデンサ３５，３６が短絡され、その端子間の電圧はほぼ０Ｖとなる。
時刻ｔ１８において、回路全体の電源を切断する。
【００３６】
以上のように、この第１の実施形態の不揮発性半導体スイッチ回路は、強誘電体コンデンサ３５，３６を短絡して端子間の電圧をほぼ０ＶにするためのＰＭＯＳ３９，４０を有している。これにより、強誘電体コンデンサ３５，３６のインプリントの発生を抑制し、長時間その分極状態を保持することができるという利点がある。
【００３７】
（第２の実施形態）
図６は、本発明の第２の実施形態を示す不揮発性半導体スイッチ回路の回路図であり、図１中の要素と共通の要素には共通の符号が付されている。
この実施形態の不揮発性半導体スイッチ回路と、図１の不揮発性半導体スイッチ回路との相違は、図１中のＰＭＯＳ３９，４０に代えてデプレッション型のＰＭＯＳ３９Ｄ，４０Ｄを設けたこと、及びこれらのＰＭＯＳ３９Ｄ，４０Ｄの制御用の端子４１と、ＮＭＯＳ３７，３８の制御用の端子４２を分離したことである。デプレッション型のＰＭＯＳ３９Ｄ，４０Ｄは、ゲート（端子４１）の電圧が、ソース（端子３３）の電圧に比べて＋ＶＣＣ／２以上大きい場合には、オフ状態となるが、ゲート電圧とソース電圧がほぼ等しいときにはオン状態となるものである。その他の構成は、図１と同様である。
【００３８】
次に、図６の動作の一例を、プログラミング時の動作（１）と、読出し時の動作（２）に分けて説明する。
【００３９】
（１） プログラミング時の動作
図７は、図６のプログラミング時の動作を示すタイミング図である。
図７の時刻Ｔ０において、制御端子３３の信号Ｓ３３の電圧はＶＣＣ／２に、端子３４，４１，４２の信号Ｓ３４，Ｓ４１，Ｓ４２は共に“Ｌ”に、それぞれ設定される。これにより、ＮＭＯＳ３１，３２，３７，３８はオフ状態となり、制御端子２５，２６と制御端子３３の間は切り離される。また、ＰＭＯＳ３９Ｄ，４０Ｄはオン状態となり、強誘電体コンデンサ３５，３６の端子間は短絡されてほぼ０Ｖに保持される。更に、制御端子２５，２６には、それぞれ相補的な信号Ｓ２５，Ｓ２６、即ち“Ｌ”及び“Ｈ”が印加され、ＰＭＯＳ２３及びＮＭＯＳ２４はオン状態となり、入出力端子２１，２２間はオン状態である。
【００４０】
ここで、入出力端子２１，２２間をオフ状態に切替える場合を説明する。
時刻Ｔ１においてインバータ２７，２８の電源を切断した後、時刻Ｔ２において制御端子２５，２６の信号Ｓ２５，Ｓ２６をそれぞれ反転する。これにより、入出力端子２１，２２間はオフ状態に切替えられる。時刻Ｔ３において、インバータ２７，２８の電源を印加する。これにより、“Ｈ”の信号Ｓ２５及び“Ｌ”の信号Ｓ２６は、インバータ２７，２８に保持される。
【００４１】
切替えた情報を記憶（プログラミング）するには、まず、時刻Ｔ１において、端子４１の信号Ｓ４１を“Ｈ”にしてＰＭＯＳ３９Ｄ，４０Ｄをオフ状態にし、強誘電体コンデンサ３５，３６の両端を開放する。
時刻Ｔ４において、端子４２の信号Ｓ４２を“Ｈ”にしてＮＭＯＳ３７，３８をオン状態にし、強誘電体コンデンサ３５，３６を、それぞれ制御端子２５，２６に接続する。これにより、強誘電体コンデンサ３５，３６は、それぞれ大きさがＶＣＣ／２で極性が異なる電圧が印加され、飽和分極状態となる。
【００４２】
時刻Ｔ５において、端子４２の信号Ｓ４２を“Ｌ”に戻す。これにより、ＮＭＯＳ３７，３８はオフ状態となって、強誘電体コンデンサ３５，３６は制御端子２５，２６から切離される。
時刻Ｔ６において、端子４１の信号Ｓ４１を“Ｌ”にする。これにより、ＰＭＯＳ３９Ｄ，４０Ｄはオン状態となり、強誘電体コンデンサ３５，３６は、飽和分極状態のまま両端が短絡される。
【００４３】
（２） 読出し時の動作
図８は、図６の読出し時の動作を示すタイミング図である。
図８の時刻Ｔ１０の電源投入時に、制御端子３３の信号Ｓ３３としてＶＣＣ／２を印加する。
【００４４】
時刻Ｔ１１において、端子３４の信号を“Ｈ”に切替えてＮＭＯＳ３１，３２をオン状態とし、制御端子２５，２６にＶＣＣ／２の信号Ｓ２５，Ｓ２６を印加する。
時刻Ｔ１２において、端子３４の信号Ｓ３４を“Ｌ”に切替えると共に、端子４１の信号Ｓ４１を“Ｈ”にする。これにより、制御端子２５，２６を制御端子３３から切離されると共に、強誘電体コンデンサ３５，３６が短絡状態から開放される。
【００４５】
時刻Ｔ１３において、端子４２の信号Ｓ４２を“Ｈ”にすると、ＮＭＯＳ３７，３８がオン状態となって、強誘電体コンデンサ３５，３６が、制御端子２５，２６にそれぞれ接続される。
時刻Ｔ１４において、制御端子３３の信号Ｓ３３をＶＣＣに上昇する。これにより、強誘電体コンデンサ３５，３６に、ヒステリシス特性に従った電荷の移動が生じ、コンデンサ２９，３０にその電荷が移される。強誘電体コンデンサ３５，３６は、相互に極性が逆の分極状態に保持されているので、制御端子２５，２６に発生する電圧は異なり、プログラミング時に書込んだものと同じ極性の電位差が発生する。
【００４６】
時刻Ｔ１５において、インバータ２７，２８の電源を投入する。制御端子２５，２６間の電位差は、インバータ２７，２８によるフリップ・フロップで増幅され、これらの制御端子２５，２６の信号Ｓ２５，Ｓ２６は、それぞれ“Ｈ”，“Ｌ”となる。これにより、ＰＭＯＳ２３及びＮＭＯＳ２４はオフ状態となり、入出力端子２１，２２間は、プログラミングを行ったときと同じオフ状態が再現される。
【００４７】
時刻Ｔ１６において、制御端子３３の信号Ｓ３３をＶＣＣ／２に戻す。これにより、強誘電体コンデンサ３５，３６に元の分極状態が書込まれ、元の情報が保持される。時刻Ｔ１７において、端子４２の信号Ｓ４２を“Ｌ”にしてＮＭＯＳ３７，３８をオフ状態とし、強誘電体コンデンサ３５，３６を制御端子２５，２６から切り離す。
時刻Ｔ１８において、端子４２の信号Ｓ４２を“Ｌ”にする。これにより、ＰＭＯＳ３９Ｄ，４０Ｄはオン状態となり、強誘電体コンデンサ３５，３６の端子が短絡され、端子間の電圧はほぼ０Ｖとなる。時刻Ｔ１９において、回路全体の電源を切断する。
【００４８】
以上のように、この第２の実施形態の不揮発性半導体スイッチ回路は、強誘電体コンデンサ３５，３６を短絡して端子間の電圧をほぼ０Ｖにするために、デプレッション型のＰＭＯＳ３９Ｄ，４０Ｄを使用している。これにより、回路のすべての電源を切断した状態でも、ＰＭＯＳ３９Ｄ，４０Ｄがオン状態となり、強誘電体コンデンサ３５，３６の端子間を短絡することができる。従って、強誘電体コンデンサ３５，３６のインプリントの発生を抑え、長時間その分極状態を保持することができるという利点がある。
【００４９】
なお、本発明は、上記実施形態に限定されず、種々の変形が可能である。この変形例としては、例えば、次の（ａ），（ｂ）のようなものがある。
（ａ） ＰＭＯＳとＮＭＯＳを、それぞれＮＭＯＳとＰＭＯＳに置き換えても良い。この場合、印加する電圧の極性を逆にすれば良い。
（ｂ） コンデンサ２９，３０は、制御端子２５，２６に対する配線の寄生容量を利用することにより、省略することが可能である。
【００５０】
【発明の効果】
以上詳細に説明したように、第１の発明によれば、維持信号が与えられたときに、それぞれ第１及び第２の強誘電体コンデンサを短絡する第１及び第２の短絡部を有している。これにより、強誘電体コンデンサの端子間電圧をほぼ０Ｖにすることができ、電源切断前の状態を安定して保持することができる。
【００５１】
第２の発明では、第１及び第２の短絡部をデプレッション型の電界効果トランジスタで構成している。これにより、電源を切断しても強誘電体コンデンサの端子間を短絡することができ、インプリントの発生を抑制して更に安定して状態を保持することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示す不揮発性半導体スイッチ回路の回路図である。
【図２】従来の不揮発性半導体スイッチ回路の回路図である。
【図３】強誘電体コンデンサのヒステリシス特性図である。
【図４】図１のプログラミング時の動作を示すタイミング図である。
【図５】図１の読出し時の動作を示すタイミング図である。
【図６】本発明の第２の実施形態を示す不揮発性半導体スイッチ回路の回路図である。
【図７】図６のプログラミング時の動作を示すタイミング図である。
【図８】図６の読出し時の動作を示すタイミング図である。
【符号の説明】
２１，２２ 入出力端子
２３，３９，４１ ＰＭＯＳ
２４ ＮＭＯＳ
２５，２６，３３ 制御端子
２７，２８ インバータ
３５，３６ 強誘電体コンデンサ
３９Ｄ，４０Ｄ デプレッション型ＰＭＯＳ
Claims (1)
- 第１及び第２の制御端子に与えられた信号の電位差を増幅して相補的な切替制御信号を生成して保持する信号保持部と、
前記切替制御信号に従って第１及び第２の入出力端子間の導通状態をオン又はオフに切替える相補的な第１及び第２のトランジスタで構成されたスイッチ部と、
電源電位の１ / ２の電位を有する書込信号と前記電源電位及び前記電源電位の１ / ２の電位を有する読出信号とが与えられる第３の制御端子と、
前記第３の制御端子に電極の一端が接続され、第３のトランジスタを介して前記第１の制御端子に電極の他端が接続され、前記第３の制御端子に前記書込信号が与えられたときに前記第１及び第３の制御端子間の電位差に応じた分極状態を生じ、該書込信号が除去された後もその分極状態を保持する第１の強誘電体コンデンサと、
前記第３の制御端子に電極の一端が接続され、第４のトランジスタを介して前記第２の制御端子に電極の他端が接続され、前記第３の制御端子に前記書込信号が与えられたときに前記第２及び第３の制御端子間の電位差に応じた分極状態を生じ、該書込信号が除去された後もその分極状態を保持する第２の強誘電体コンデンサと、
前記第３のトランジスタ及び前記第４のトランジスタの制御電極に第４の制御信号を与える第４の制御端子と、
前記第１の強誘電体コンデンサに並列接続され、第５の制御端子に第５の制御信号が与えられないときに該第１の強誘電体コンデンサを短絡する、ゲート電極に電圧が印加されない状態でソース電極とドレイン電極の間がオン状態となる第１のデプレッション型の電界効果トランジスタと、
前記第２の強誘電体コンデンサに並列接続され、前記第５の制御信号が与えられないときに該第２の強誘電体コンデンサを短絡する、ゲート電極に電圧が印加されない状態でソース電極とドレイン電極の間がオン状態となる第２のデプレッション型の電界効果トランジスタと、
前記第３の制御端子と前記第１の制御端子の間に接続され、第６の制御端子に与えられる第６の制御信号に従ってオン・オフ制御される第５のトランジスタと、
前記第３の制御端子と前記第２の制御端子の間に接続され、第６の制御端子に与えられる前記第６の制御信号に従って前記第５のトランジスタと同様にオン・オフ制御される第６のトランジスタとを備えた不揮発性半導体スイッチ回路であって、
前記第１及び第２のデプレッション型の電界効果トランジスタをオフ状態としかつ前記第３及び第４のトランジスタをオン状態として前記第１及び第２の強誘電体コンデンサと前記第１及び第２の制御端子とを接続させた後、前記第３及び第４のトランジスタをオフ状態としかつ前記第１及び第２のデプレッション型の電界効果トランジスタをオン状態とすることにより、前記第１及び第２の強誘電体コンデンサに前記第１及び第２の入出力端子間の導通状態を記憶させ、
前記導通状態を読み出す際には、前記第５及び第６のトランジスタをオン状態にすることにより前記第１及び第２の制御端子を前記第３の制御端子に与えられた前記読出信号の電位に設定し、前記第５及び第６のトランジスタをオフ状態とした後、前記第１及び第２のデプレッション型の電界効果トランジスタをオフ状態としかつ前記第３及び第４のトランジスタをオン状態とし、前記第３の制御端子に電源電位を供給することにより、前記第１及び第２の強誘電体コンデンサに記憶された前記導通状態を読み出す、ことを特徴とする不揮発性半導体スイッチ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000121893A JP4064599B2 (ja) | 2000-04-24 | 2000-04-24 | 不揮発性半導体スイッチ回路 |
| US09/695,062 US6337592B1 (en) | 2000-04-24 | 2000-10-25 | Non-volatile semiconductor switch circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000121893A JP4064599B2 (ja) | 2000-04-24 | 2000-04-24 | 不揮発性半導体スイッチ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001307477A JP2001307477A (ja) | 2001-11-02 |
| JP4064599B2 true JP4064599B2 (ja) | 2008-03-19 |
Family
ID=18632452
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000121893A Expired - Fee Related JP4064599B2 (ja) | 2000-04-24 | 2000-04-24 | 不揮発性半導体スイッチ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6337592B1 (ja) |
| JP (1) | JP4064599B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100338776C (zh) * | 2002-07-23 | 2007-09-19 | 松下电器产业株式会社 | 铁电门器件 |
| CN1637930B (zh) | 2003-12-24 | 2011-03-30 | 精工爱普生株式会社 | 存储电路、半导体装置及电子设备 |
| JP3760470B2 (ja) * | 2004-01-06 | 2006-03-29 | セイコーエプソン株式会社 | 記憶回路、半導体装置、及び電子機器 |
| JP6442321B2 (ja) * | 2014-03-07 | 2018-12-19 | 株式会社半導体エネルギー研究所 | 半導体装置及びその駆動方法、並びに電子機器 |
| US10777250B2 (en) | 2018-09-27 | 2020-09-15 | Intel Corporation | Save-restore circuitry with metal-ferroelectric-metal devices |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4974204A (en) | 1989-08-28 | 1990-11-27 | National Semiconductor Corporation | Non-volatile programmable interconnection circuit |
| US5905672A (en) * | 1997-03-27 | 1999-05-18 | Micron Technology, Inc. | Ferroelectric memory using ferroelectric reference cells |
| KR100268875B1 (ko) * | 1998-05-13 | 2000-10-16 | 김영환 | 비휘발성 강유전체 메모리소자의 구동회로 |
| JP4253734B2 (ja) * | 1999-09-02 | 2009-04-15 | Ｏｋｉセミコンダクタ株式会社 | 強誘電体メモリ装置およびその装置からのデータ読み出し方法 |
-
2000
- 2000-04-24 JP JP2000121893A patent/JP4064599B2/ja not_active Expired - Fee Related
- 2000-10-25 US US09/695,062 patent/US6337592B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001307477A (ja) | 2001-11-02 |
| US6337592B1 (en) | 2002-01-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9812204B1 (en) | Ferroelectric memory cell without a plate line | |
| JP6158674B2 (ja) | プログラマブルロジックデバイスの駆動方法 | |
| JP2000077982A (ja) | 半導体集積回路 | |
| JPH09120686A (ja) | データ記憶素子におけるデータの読出および復元方法 | |
| JP3646791B2 (ja) | 強誘電体メモリ装置およびその動作方法 | |
| KR100508836B1 (ko) | 저 전원 전압에서 신뢰성이 개선되는 메모리 셀, 불휘발성메모리 장치 및 그 제어 방법 | |
| JPWO2003044953A1 (ja) | データ保持装置およびデータ読み出し方法 | |
| JPH10106272A (ja) | 半導体記憶装置 | |
| JP3877336B2 (ja) | 強誘電体メモリ装置及びその駆動方法 | |
| JP4064599B2 (ja) | 不揮発性半導体スイッチ回路 | |
| JP3731128B2 (ja) | 不揮発性メモリセルおよびその制御方法 | |
| KR100315933B1 (ko) | 비휘발성 반도체기억장치 | |
| JP4351313B2 (ja) | 不揮発性強誘電体メモリ及びその制御回路 | |
| JPH06309869A (ja) | 半導体記憶装置 | |
| JPH117780A (ja) | 強誘電体メモリとその書き込み方法 | |
| US6430093B1 (en) | CMOS boosting circuit utilizing ferroelectric capacitors | |
| JPH0516119B2 (ja) | ||
| JP3500598B2 (ja) | ラッチ回路 | |
| JP2692641B2 (ja) | 不揮発性メモリセル | |
| JPH04228191A (ja) | 半導体集積回路 | |
| JP3627457B2 (ja) | 強誘電体メモリ装置 | |
| JP2004273099A (ja) | 不揮発性ラッチの駆動方法 | |
| JP2529394B2 (ja) | 半導体不揮発性メモリ装置 | |
| JP2005276253A (ja) | 半導体装置及びその駆動方法 | |
| JP2003273352A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20041228 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050121 |
|
| A911 | Transfer of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20050301 |
|
| A912 | Removal of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20051104 |
|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20060923 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20060929 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20061013 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071119 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20071227 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110111 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110111 Year of fee payment: 3 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110111 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120111 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120111 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130111 Year of fee payment: 5 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |