JP2529394B2 - 半導体不揮発性メモリ装置 - Google Patents
半導体不揮発性メモリ装置Info
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、半導体不揮発性メモリ装置、特にそのデー
タ書込み回路に関するものである。
タ書込み回路に関するものである。
従来の技術 一般に、MIS型不揮発性メモリトランジスタ（以後、
メモリトランジスタと記す）の書込みは、そのゲート絶
縁膜にゲート電極を通じて高電界を比較的長時間（数ms
ec〜数十msec）印加して、ゲート絶縁膜中に特別に形成
されたトラップ中心に電荷を注入することによって行な
われる。さらに、実際の半導体不揮発性メモリ装置にお
いては、メモリトランジスタの書込みを行う（“1"書込
み）か、行なわない（“0"書込み）かの選択は、いずれ
の場合においてもゲート電極へ高電圧を印加した状態の
ままで、そのメモリトランジスタのドレイン電圧を制御
することによって行なう。すなわち、メモリトランジス
タのソース電極をオープンにし、そのメモリトランジス
タのゲート電極に高電圧を印加し、ドレイン電極を接地
した場合、ゲート絶縁膜には高電界が印加され、ゲート
絶縁膜中のトラップ中心への電荷注入が行なわれる
（“1"書込み）。一方、ゲート電極とドレイン電極を共
に高電圧とした場合は、ゲート絶縁膜には高電界が印加
されないのでトラップ中心への電荷注入は行なわれない
（“0"書込み）。
メモリトランジスタと記す）の書込みは、そのゲート絶
縁膜にゲート電極を通じて高電界を比較的長時間（数ms
ec〜数十msec）印加して、ゲート絶縁膜中に特別に形成
されたトラップ中心に電荷を注入することによって行な
われる。さらに、実際の半導体不揮発性メモリ装置にお
いては、メモリトランジスタの書込みを行う（“1"書込
み）か、行なわない（“0"書込み）かの選択は、いずれ
の場合においてもゲート電極へ高電圧を印加した状態の
ままで、そのメモリトランジスタのドレイン電圧を制御
することによって行なう。すなわち、メモリトランジス
タのソース電極をオープンにし、そのメモリトランジス
タのゲート電極に高電圧を印加し、ドレイン電極を接地
した場合、ゲート絶縁膜には高電界が印加され、ゲート
絶縁膜中のトラップ中心への電荷注入が行なわれる
（“1"書込み）。一方、ゲート電極とドレイン電極を共
に高電圧とした場合は、ゲート絶縁膜には高電界が印加
されないのでトラップ中心への電荷注入は行なわれない
（“0"書込み）。
第２図は、メモリトランジスタへのデータ書込みに必
要なドレイン電圧制御回路の従来例を示したものであ
る。
要なドレイン電圧制御回路の従来例を示したものであ
る。
従来のドレイン電圧制御回路は、書込みデータのラッ
チ回路７とレベルシフト回路８の２つの回路ブロックか
ら構成されている。第２図において、書込みデータのラ
ッチ回路７は、回路動作用電源としてVD2を用いる２つ
の反転論理回路５および６によって構成されている。一
方、レベルシフト回路８は、書込みデータラッチ回路７
の出力をゲート入力とし、ソース電極を接地したMOS型
トランジスタQ7と、ドレイン電極を回路動作用電源VM2
に、ゲート電極をMOS型トランジスタQ7のドレイン電極
にそれぞれ接続したMOS型トランジスタQ8と、ドレイン
電極とゲート電極を共にMOS型トランジスタQ8のソース
電極に接続し、ソース電極をMOS型トランジスタQ7のド
レイン電極に接続したMOS型トランジスタQ9と、トラン
ジスタQ9のドレイン電極とクロックパルス発生源PGとの
間に配置された結合容量Ｃとによって構成されている。
チ回路７とレベルシフト回路８の２つの回路ブロックか
ら構成されている。第２図において、書込みデータのラ
ッチ回路７は、回路動作用電源としてVD2を用いる２つ
の反転論理回路５および６によって構成されている。一
方、レベルシフト回路８は、書込みデータラッチ回路７
の出力をゲート入力とし、ソース電極を接地したMOS型
トランジスタQ7と、ドレイン電極を回路動作用電源VM2
に、ゲート電極をMOS型トランジスタQ7のドレイン電極
にそれぞれ接続したMOS型トランジスタQ8と、ドレイン
電極とゲート電極を共にMOS型トランジスタQ8のソース
電極に接続し、ソース電極をMOS型トランジスタQ7のド
レイン電極に接続したMOS型トランジスタQ9と、トラン
ジスタQ9のドレイン電極とクロックパルス発生源PGとの
間に配置された結合容量Ｃとによって構成されている。
さらにメモリトランジスタQ10のドレイン電極は、レ
ベルシフト回路８の出力、すなわちMOS型トランジスタQ
7のドレイン電極に接続されている。
ベルシフト回路８の出力、すなわちMOS型トランジスタQ
7のドレイン電極に接続されている。
以上の様に構成された従来のドレイン電圧制御回路の
動作について以下に説明する。
動作について以下に説明する。
入力部DIN2から入力された書込みデータは、ラッチ回
路７に取込まれ、書込みに必要な時間保持される。ラッ
チ回路７に保持しているデータが、レベルシフト回路８
のMOS型トランジスタQ7を導通状態にする場合、メモリ
トランジスタQ10のドレイン電圧は、MOS型トランジスタ
Q7を介して接地レベルとなり、ゲート電極に書込み用高
圧電源VG2が接続されているメモリトランジスタQ10は、
“1"書込みされる。一方、ラッチ回路７に保持している
データがレベルシフト回路８のMOS型トランジスタQ7を
遮断状態にする場合、メモリトランジスタQ10のドレイ
ン電圧はMOS型トランジスタQ8,Q9およびクロックパルス
源PGに接続されている結合容量素子Ｃによりクロックパ
ルス入力と同期したチャージポンプの原理で次々と昇圧
されていき、最終的にその電圧は、MOS型トランジスタQ
8のしきい値電圧をVTとするとVM2＋VTになる。したがっ
てメモリトランジスタQ10のゲート電極とドレイン電極
が共に高電圧の状態となりトラップの電荷注入が行なわ
れない（“0"書込み）。
路７に取込まれ、書込みに必要な時間保持される。ラッ
チ回路７に保持しているデータが、レベルシフト回路８
のMOS型トランジスタQ7を導通状態にする場合、メモリ
トランジスタQ10のドレイン電圧は、MOS型トランジスタ
Q7を介して接地レベルとなり、ゲート電極に書込み用高
圧電源VG2が接続されているメモリトランジスタQ10は、
“1"書込みされる。一方、ラッチ回路７に保持している
データがレベルシフト回路８のMOS型トランジスタQ7を
遮断状態にする場合、メモリトランジスタQ10のドレイ
ン電圧はMOS型トランジスタQ8,Q9およびクロックパルス
源PGに接続されている結合容量素子Ｃによりクロックパ
ルス入力と同期したチャージポンプの原理で次々と昇圧
されていき、最終的にその電圧は、MOS型トランジスタQ
8のしきい値電圧をVTとするとVM2＋VTになる。したがっ
てメモリトランジスタQ10のゲート電極とドレイン電極
が共に高電圧の状態となりトラップの電荷注入が行なわ
れない（“0"書込み）。
発明が解決しようとする課題 前述した様に、メモリトランジスタの書込みを行なう
ためには、そのドレイン電圧を制御する回路が必要であ
り、半導体不揮発性メモリ装置においては、ビット線毎
にこのドレイン電圧制御回路を設置しなければならな
い。
ためには、そのドレイン電圧を制御する回路が必要であ
り、半導体不揮発性メモリ装置においては、ビット線毎
にこのドレイン電圧制御回路を設置しなければならな
い。
本発明は、半導体不揮発性メモリ装置の大容量化が進
む中で各ビット線毎に設けられるドレイン電圧制御回路
を省略化することにより、高集積な半導体不揮発性メモ
リ装置を提供することを目的とするものである。
む中で各ビット線毎に設けられるドレイン電圧制御回路
を省略化することにより、高集積な半導体不揮発性メモ
リ装置を提供することを目的とするものである。
課題を解決するための手段 本発明にかかる半導体不揮発性メモリ装置は、メモリ
トランジスタのドイレン電極が、第１の反転論理回路の
入力部と第２の反転論理回路の出力部とに接続され、デ
ータ入力端子が前記第１の反転論理回路の出力部と前記
第２の反転論理回路の入力部に接続され、前記第１およ
び第２の反転論理回路の回路動作用電源端子が電圧切替
え信号により電圧が切替わる電圧切替え回路の出力端子
に接続されているものである。
トランジスタのドイレン電極が、第１の反転論理回路の
入力部と第２の反転論理回路の出力部とに接続され、デ
ータ入力端子が前記第１の反転論理回路の出力部と前記
第２の反転論理回路の入力部に接続され、前記第１およ
び第２の反転論理回路の回路動作用電源端子が電圧切替
え信号により電圧が切替わる電圧切替え回路の出力端子
に接続されているものである。
作用 本発明にかかる半導体不揮発性メモリ装置によれば各
ビット線毎に設けるドレインに電圧制御回路をその機能
を損なわずに省略化することが可能で、高集積な半導体
不揮発性メモリ装置を実現することができる。
ビット線毎に設けるドレインに電圧制御回路をその機能
を損なわずに省略化することが可能で、高集積な半導体
不揮発性メモリ装置を実現することができる。
実施例 第１図は、本発明の半導体不揮発性メモリ装置におけ
るドレイン電圧制御回路の一実施例を示したものであ
る。
るドレイン電圧制御回路の一実施例を示したものであ
る。
第１図の実施例においては、書込みデータのラッチ回
路９と電圧切替え回路10との２つの回路ブロックから構
成されている。
路９と電圧切替え回路10との２つの回路ブロックから構
成されている。
電圧切替え回路10の出力VDLを電源とする反転論理回
路１および２からなるラッチ回路９への書込みデータ入
力部DIN1の入力は、切替え制御信号▲▼をゲート信
号とするＮチャネル（ch）MOS型トランジスタQ1を介し
て行なわれる。
路１および２からなるラッチ回路９への書込みデータ入
力部DIN1の入力は、切替え制御信号▲▼をゲート信
号とするＮチャネル（ch）MOS型トランジスタQ1を介し
て行なわれる。
電圧切替え回路10は、電圧切替え制御信号▲▼を
入力とし、第１の回路動作用電源VD1を電源とする反転
論理回路３の出力WEをドレイン電極に接続し、ゲート電
極を第１の回路動作用電源VD1に接続したNch MOS型トラ
ンジスタQ2と、MOS型トランジスタQ2のソース電極を入
力とし、第２の回路動作用電源VM1を電源とするCMOS型
の反転論理回路４と、反転論理回路４の出力をゲート電
極に、ソース電極を第２の回路動作用電源VM1に、ドレ
イン電極を反転論理回路４の入力部にそれぞれ接続した
Pch MOS型トランジスタQ3とソース電極を第２の回路動
作用電源VM1に、ゲート電極を反転論理回路４の出力部
に、ドレイン電極を電圧切替え回路の出力部VDLにそれ
ぞれ接続したPch MOS型トランジスタQ4と、ソース電極
を第１の回路動作用電源VD1に、ゲート電極を反転論理
回路３の出力WEに、ソース電極を出力部VDLにそれぞれ
接続したPch MOS型トランジスタQ5とによって構成され
ている。
入力とし、第１の回路動作用電源VD1を電源とする反転
論理回路３の出力WEをドレイン電極に接続し、ゲート電
極を第１の回路動作用電源VD1に接続したNch MOS型トラ
ンジスタQ2と、MOS型トランジスタQ2のソース電極を入
力とし、第２の回路動作用電源VM1を電源とするCMOS型
の反転論理回路４と、反転論理回路４の出力をゲート電
極に、ソース電極を第２の回路動作用電源VM1に、ドレ
イン電極を反転論理回路４の入力部にそれぞれ接続した
Pch MOS型トランジスタQ3とソース電極を第２の回路動
作用電源VM1に、ゲート電極を反転論理回路４の出力部
に、ドレイン電極を電圧切替え回路の出力部VDLにそれ
ぞれ接続したPch MOS型トランジスタQ4と、ソース電極
を第１の回路動作用電源VD1に、ゲート電極を反転論理
回路３の出力WEに、ソース電極を出力部VDLにそれぞれ
接続したPch MOS型トランジスタQ5とによって構成され
ている。
以上の様に構成された本発明の実施例において、切替
え制御信号▲▼がハイレベルの場合、反転論理回路
３の出力WEは接地レベルとなり、電圧切替え回路の出力
VDLはPch MOS型トランジスタQ5を介して第１の回路動作
用電圧VD1となる。この時、反転論理回路４の入力は、N
ch MOS型トランジスタQ2を介して接地レベルになるので
その出力は、第２の回路動作用電圧VM1となり、Pch MOS
型トランジスタQ4は遮断状態になっている。したがっ
て、切替え制御信号▲▼がハイレベルの場合、反転
論理回路１および２から成るラッチ回路９へは、電圧切
替え回路10を介して第１の回路動作用電圧VD1が電源と
して供給され、書込みデータDIN1は、Nch MOS型トラン
ジスタQ1を介して入力される。
え制御信号▲▼がハイレベルの場合、反転論理回路
３の出力WEは接地レベルとなり、電圧切替え回路の出力
VDLはPch MOS型トランジスタQ5を介して第１の回路動作
用電圧VD1となる。この時、反転論理回路４の入力は、N
ch MOS型トランジスタQ2を介して接地レベルになるので
その出力は、第２の回路動作用電圧VM1となり、Pch MOS
型トランジスタQ4は遮断状態になっている。したがっ
て、切替え制御信号▲▼がハイレベルの場合、反転
論理回路１および２から成るラッチ回路９へは、電圧切
替え回路10を介して第１の回路動作用電圧VD1が電源と
して供給され、書込みデータDIN1は、Nch MOS型トラン
ジスタQ1を介して入力される。
次に、電圧切替え制御信号▲▼をロウレベルとし
た場合、入力経路を断たれたラッチ回路９はデータ保持
状態になる。
た場合、入力経路を断たれたラッチ回路９はデータ保持
状態になる。
一方、反転論理回路４の入力は、Nch MOS型トランジ
スタQ2を介して（VD1−VT）となり、接地レベルとなっ
た反転論理回路４の出力は、Pch MOS型トランジスタQ3
を介して帰還され、最終的に反転論理回路４の入力部
は、第２の回路動作用電圧VM1になる。また、電圧切替
え回路の出力VDLも、Pch MOS型トランジスタQ4を介して
第２の回路動作用電圧VM1となる。
スタQ2を介して（VD1−VT）となり、接地レベルとなっ
た反転論理回路４の出力は、Pch MOS型トランジスタQ3
を介して帰還され、最終的に反転論理回路４の入力部
は、第２の回路動作用電圧VM1になる。また、電圧切替
え回路の出力VDLも、Pch MOS型トランジスタQ4を介して
第２の回路動作用電圧VM1となる。
したがって、データ保持状態に入ったラッチ回路９
は、ラッチデータは不変のままで、その出力レベルが第
１の回路動作用電圧VD1から第２の回路動作用電圧VM1に
切替えられる。ここで第２の回路動作用電圧VM1をメモ
リトランジスタの書込みに必要な高電圧とした場合、ラ
ッチ回路９は切替え制御信号▲▼がハイレベルの間
に入力したデータに従って、メモリトランジスタのドレ
イン電圧を接地レベルまたは高電圧に制御する機能を果
たす。
は、ラッチデータは不変のままで、その出力レベルが第
１の回路動作用電圧VD1から第２の回路動作用電圧VM1に
切替えられる。ここで第２の回路動作用電圧VM1をメモ
リトランジスタの書込みに必要な高電圧とした場合、ラ
ッチ回路９は切替え制御信号▲▼がハイレベルの間
に入力したデータに従って、メモリトランジスタのドレ
イン電圧を接地レベルまたは高電圧に制御する機能を果
たす。
発明の効果 以上説明した様に、本発明にかかる半導体不揮発性メ
モリ装置によれば、各ビット線（メモリトランジスタ）
毎に設ける必要のあるドレイン電圧制御回路は、２つの
反転論理回路からなるラッチ回路と１つのラッチデータ
入力用トランスファトランジスタだけとなる。そして各
ビット線の設けられたラッチ回路の回路動作用電源を共
通して切替える電圧切替え回路を１つ設けられることに
より各ビット線へ電圧制御を正しく行なうことができ
る。
モリ装置によれば、各ビット線（メモリトランジスタ）
毎に設ける必要のあるドレイン電圧制御回路は、２つの
反転論理回路からなるラッチ回路と１つのラッチデータ
入力用トランスファトランジスタだけとなる。そして各
ビット線の設けられたラッチ回路の回路動作用電源を共
通して切替える電圧切替え回路を１つ設けられることに
より各ビット線へ電圧制御を正しく行なうことができ
る。
このことは、従来例で示した様に各ビット線毎に書込
みデータラッチ回路とレベルシフト回路とを設置してい
た従来のドレイン電圧制御回路に比べて回路の大きな省
略化であり、本発明によって高集積な半導体不揮発性メ
モリ装置を実現することができる。
みデータラッチ回路とレベルシフト回路とを設置してい
た従来のドレイン電圧制御回路に比べて回路の大きな省
略化であり、本発明によって高集積な半導体不揮発性メ
モリ装置を実現することができる。
第１図は本発明にかかるMIS型不揮発性メモリトランジ
スタのドレイン電圧制御回路の一実施例を示す回路図、
第２図は従来のドレイン電圧制御回路の回路図である。 １〜６……CMOS型反転論理回路、7,9……ラッチ回路、
８……レベルシフト回路、10……電圧切替え回路、
VD1，VD2，VM1，VM2……回路動作用電圧源、Q1,Q2,Q7,Q
8,Q9……Nch MOS型トランジスタ、Q3,Q4,Q5……Pch MOS
型トランジスタ、Q6,Q10……MIS型不揮発性メモリトラ
ンジスタ、DIN1,DIN2……書込みデータ入力部、▲
▼……電圧切替え信号、VG1，VG2……MIS型不揮発性メ
モリトランジスタのゲート電極、VS1，VS2……MIS型不
揮発性メモリトランジスタのソース電極、Ｃ……結合容
量素子、PG……クロックパルス発生源。
スタのドレイン電圧制御回路の一実施例を示す回路図、
第２図は従来のドレイン電圧制御回路の回路図である。 １〜６……CMOS型反転論理回路、7,9……ラッチ回路、
８……レベルシフト回路、10……電圧切替え回路、
VD1，VD2，VM1，VM2……回路動作用電圧源、Q1,Q2,Q7,Q
8,Q9……Nch MOS型トランジスタ、Q3,Q4,Q5……Pch MOS
型トランジスタ、Q6,Q10……MIS型不揮発性メモリトラ
ンジスタ、DIN1,DIN2……書込みデータ入力部、▲
▼……電圧切替え信号、VG1，VG2……MIS型不揮発性メ
モリトランジスタのゲート電極、VS1，VS2……MIS型不
揮発性メモリトランジスタのソース電極、Ｃ……結合容
量素子、PG……クロックパルス発生源。
Claims (1)
- 【請求項１】MIS型不揮発性メモリトランジスタのドレ
イン電極が第１の反転論理回路の入力部と第２の反転論
理回路の出力部とに接続され、データ入力端子が前記第
１の反転論理回路の出力部と前記第２の反転論理回路の
入力部に接続され、前記第１および第２の反転論理回路
の回路動作用電源端子が電圧切替え信号により電圧が切
替わる電圧切替え回路の出力端子に接続されていること
を特徴とする半導体不揮発性メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15181089A JP2529394B2 (ja) | 1989-06-14 | 1989-06-14 | 半導体不揮発性メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15181089A JP2529394B2 (ja) | 1989-06-14 | 1989-06-14 | 半導体不揮発性メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0317894A JPH0317894A (ja) | 1991-01-25 |
| JP2529394B2 true JP2529394B2 (ja) | 1996-08-28 |
Family
ID=15526806
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15181089A Expired - Fee Related JP2529394B2 (ja) | 1989-06-14 | 1989-06-14 | 半導体不揮発性メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2529394B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4205061C2 (de) * | 1991-02-19 | 2000-04-06 | Toshiba Kawasaki Kk | Nichtflüchtige Halbleiter-Speicheranordnung |
| JPH05314784A (ja) * | 1992-05-11 | 1993-11-26 | Matsushita Electron Corp | データラッチ回路付き昇圧回路 |
| KR960001863B1 (ko) * | 1993-04-08 | 1996-02-06 | 삼성전자주식회사 | 반도체 메모리장치의 라이트신호 입력버퍼 |
-
1989
- 1989-06-14 JP JP15181089A patent/JP2529394B2/ja not_active Expired - Fee Related
Non-Patent Citations (3)
| Title |
|---|
| IEEE INTERNATIONAL SOLID-STATE CIRCUITS CONFERENCE DIGEST OF TECHICAL PAPERS=1988 * |
| IEEE JOURNAL OF SOLID-STATE CIRCUITS=1985 * |
| IEEEJOURNAL OF SOLID-STATE CIRCUITS=1988 * |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0317894A (ja) | 1991-01-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |