JPH05314784A - データラッチ回路付き昇圧回路 - Google Patents

Abstract

(57)【要約】 【目的】 電気的に書換可能な不揮発性メモリのビット
ラインの容量が依存しないデータラッチ付き昇圧回路を
提供する。 【構成】 データラッチ回路１の入力ラインＮ２とラッ
チデータの出力ラインＮ１とメモリセルの付いたビット
ラインＮ３とを分離し、ラッチデータの出力Ｎ１を昇圧
回路２の容量駆動用インバータの制御ゲート３に入力す
る構成とした。この回路により、メモリセルの付いたビ
ットラインの容量を考慮せず、安定した幅広い特性を得
ることができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、電気的に消去可能な
不揮発性メモリ（ＥＥＰＲＯＭ）等に使用するデータラ
ッチ回路を有した昇圧回路に関するものである。

【０００２】

【従来の技術】従来、ＥＥＰＲＯＭ等に使用されている
データラッチ回路を有した昇圧回路は、図２に示すよう
に、データラッチ回路部７と昇圧回路部８がトランスフ
ァーゲート９、１０を介して分離されている。トランス
ファーゲート９はデータラッチ回路にデータをラッチす
るための入力部と昇圧回路により高電圧Ｖｐｐが出力さ
れるＮ５ラインを分離するものであり、トランスファー
ゲート１０はデータラッチ回路の出力部と昇圧回路のＮ
５ラインを分離するものである。昇圧回路の出力Ｎ５は
メモリセル部に接続されデータラッチの状態によって高
電圧Ｖｐｐをメモリセルに供給する。

【０００３】図３は図２の従来型のデータラッチ回路付
き昇圧回路の動作タイミング図である。図２のＲ信号は
データラッチ回路７のリセット信号であり、図３に示す
ように、Ｒがハイレベルになると図２のデータラッチ回
路７がリセットされノードＮ４がロウレベルに固定され
る。次にデータをラッチするにはデータ入力信号ＤＩの
データが、図３に示されるようにＹ信号とＷ信号がハイ
レベルの状態のときＹゲート１１とトランスファーゲー
ト９を介してラッチされる。次に、Ｅ信号がハイレベル
で昇圧回路８のＣＬＫ信号にクロックが入力されると、
トランスファーゲート１０を介してラッチデータがハイ
レベルのとき、昇圧回路８が昇圧する。このとき、トラ
ンスファーゲート１０のゲート電圧は電源電圧Ｖｃｃで
あるが、ラッチデータ回路の出力Ｎ４もＶｃｃであるの
で、昇圧回路の出力Ｎ５が昇圧しても、バックゲート効
果によりトランスファーゲート１０がカットオフして、
データラッチ回路７側に昇圧回路８の昇圧に必要な電流
は流れず、出力Ｎ５を昇圧し、メモリセルに高電圧Ｖｐ
ｐを供給する。データラッチ回路７の出力Ｎ４がロウレ
ベルのときには、昇圧回路８にクロック波形信号のＣＬ
Ｋが入力されても、データラッチ回路７のＮＯＲ回路ｂ
により昇圧回路８の容量１２で供給される電荷をグラン
ドに引いてしまい、昇圧回路８の出力Ｎ２は昇圧され
ず、メモリセルに高電圧が供給されない。

【０００４】上記に示したように、データラッチ回路付
きの昇圧回路はラッチデータの状態によって昇圧回路の
昇圧動作を切り換える回路である。

【０００５】

【発明が解決しようとする課題】上述の従来のデータラ
ッチ回路付き昇圧回路では、図３に示すように、ラッチ
データが反転し昇圧しないことがある。図３のＡ部に示
すように、Ｅ信号がハイレベルに変化し、図２のトラン
スファーゲート１０が開いたとき、昇圧回路８の出力Ｎ
５であるビットラインにメモリセルが多数ついているた
め、Ｎ５の負荷容量が大きくなり、データラッチ回路７
からハイレベルを供給しているＮＯＲ回路ｂが負荷容量
に電荷を十分供給できず、一瞬レベルが下がる。それが
データラッチ回路７の反転電圧より下がると、図３のＮ
４の波形に示すように、データが反転してしまい、破線
波形のようにロウレベルになる。ラッチデータの出力Ｎ
４がロウレベルになると、上述のように昇圧回路は昇圧
せず、図３のＮ５信号の破線波形のようにロウレベルに
なる。しかも、ラッチデータの出力Ｎ４をハイレベルの
状態にするために、入力信号ＤＩにロウデータを入力す
る。このため、ビットラインとデータ入力ラインＮ５が
共通であるので、負荷容量の電荷も完全にグランドに抜
かれてしまい、データラッチ回路７のＮＯＲ回路ｂから
の電荷供給をさらに厳しくする。

【０００６】図２のＹゲート１１とトランスファーゲー
ト９の２つのゲートを介してデータをラッチしなければ
ならない。電源電圧Ｖｃｃが低くなると、トランジスタ
のオン抵抗が効き、データラッチが困難になる。Ｐチャ
ンネルトランジスタとＮチャンネルトランジスタの両方
を使用したトランスファーゲートを使用した場合でも、
高電圧がかかるラインとの分離のためＰチャンネル高耐
圧トランジスタの形成も必要であり、プロセスも複雑に
なる。

【０００７】本発明はかかる点に鑑みてなされたもの
で、ラッチデータの反転や低電圧での動作保証を改善す
るためにデータラッチ回路とビットラインをトランスフ
ァーゲートを使用せず、ラッチデータで昇圧回路のクロ
ック入力信号を制御し、ビットラインと完全分離して、
データラッチの入力ラインもビットラインと別に設ける
ことにより、ラッチデータの反転をなくし、低電圧でも
動作するデータラッチ回路付き昇圧回路を提供するもの
である。

【０００８】

【課題を解決するための手段】上記の目的を達成するた
めに、本発明のデータラッチ回路付き昇圧回路は、デー
タラッチ回路を有する昇圧回路において、そのデータラ
ッチ回路の入力ライン及び出力ラインと昇圧回路の出力
ラインを分離した構成となっている。

【０００９】

【作用】上記の構成により、ビットラインの容量を考慮
する必要がなくなり、データラッチ回路の特性を単独で
改善でき、最適設計が容易であるデータラッチ回路付き
昇圧回路を提供できる。

【００１０】

【実施例】本発明のひとつの実施例としては、図１に示
すようにデータラッチ回路１の入力ラインＮ２とメモリ
セルのビットラインＮ３を分離し、Ｙ０ゲート５だけ介
してデータラッチ回路に入力し、オン抵抗を削減するこ
とにより、データラッチ特性を改善する構成のものがあ
る。データラッチ回路の出力Ｎ１を、昇圧回路２の容量
６を駆動するインバータ４にＣＬＫ信号から入力される
クロックを制御する制御ゲート３のゲートに接続するこ
とにより、データラッチの各状態で、昇圧回路の動作を
制御し、ビットラインの容量の効果がまったく影響しな
い構成にすることで、問題点が解決される。

【００１１】本実施例は、上記した構成により、データ
ラッチ回路と昇圧回路をトランスファーゲートを使用す
ることなく、メモリセルのビットラインと完全分離をし
たものである。これにより、図１の入力ラッチ特性はＹ
０ゲート５とデータラッチ回路１の特性により決まり、
トランスファーゲートを介さなくて済み、低電圧動作の
実現も容易に図れる。また、図１のデータラッチ回路１
の出力Ｎ１がハイレベルのとき昇圧回路２の容量駆動用
のインバータ４を駆動させ、ＣＬＫ信号のクロック波形
を容量に伝達し昇圧させる。出力Ｎ２がロウレベルのと
きは、インバータ４の駆動を止め、クロック波形が容量
に伝達されず昇圧しない。このように昇圧回路の容量駆
動インバータ４を直接制御することにより、データラッ
チ回路の出力Ｎ２の状態で昇圧回路を制御する。これに
よりビットラインＮ３の容量の効果を配慮しなくてもよ
い。

【００１２】以下、本発明の他の実施例について図４、
図５を参照しながら説明する。図４に示すように、デー
タラッチ回路１３、１６と昇圧回路１４、１５をメモリ
セル部１７に接続することにより、ＥＥＰＲＯＭのメモ
リセルの消去、書き込み時の高電圧Ｖｐｐの制御を行
う。昇圧回路１４の出力Ｎ７はメモリセル２３のゲート
制御用の選択ゲート２０のドレインに接続されており、
この選択ゲート２０を介してメモリセル２３のゲートに
高電圧Ｖｐｐを供給する。このときの昇圧回路１４の動
作はデータラッチ回路１３によって制御されており、信
号ＲＥでデータラッチされる。また、昇圧回路１５の出
力Ｎ９はメモリセル２３のドレインの選択ゲート２１の
ドレインに接続されており、メモリセル２３のドレイン
に選択ゲート２１を介して高電圧Ｖｐｐを供給する。昇
圧回路１５の高電圧供給の制御はデータラッチ回路１６
によって行われ、データ入力はＹ１ゲート２５を介して
データラッチ回路１６のＮＯＲ回路のゲートに接続して
いる。データラッチ回路１３、１６の出力は昇圧回路１
４、１５の容量駆動用インバータに接続し構成されてい
る。

【００１３】上記構成において動作を図４、図５を参照
しながら説明する。図５は図４の回路動作のタイミング
図である。図５に示すように図４の回路動作は３つの状
態に分けられ、データラッチ、消去、書き込み動作であ
る。ＥＥＰＲＯＭのメモリセルの書き込み動作は通常消
去・書き込み動作が一対の動作になっており、この実施
例もこの動作に従ったものである。まずはじめに、デー
タラッチの動作を説明すると図４のデータラッチ回路１
３をＲＥ信号によりリセットし、データラッチ回路１６
をＲＷ信号でリセットする。図５で示すようにＲＷ信号
がハイレベルになるとデータラッチ回路１６の出力Ｎ８
がローレベルにリセットされ、これと同時にＲＥ信号が
ロウレベルになるとデータラッチ回路１３の出力Ｎ６が
ハイレベルにリセットされる。次にＹ１ゲート２５がハ
イレベルになり入力データＤＩ１信号のローデータをラ
ッチしてデータラッチ回路１６の出力Ｎ８がロウレベル
からハイレベルに変化し、昇圧回路１５の容量駆動用イ
ンバータが動作できる状態になり、図５で示されるよう
に、ＷＣＬＫ信号のクロック波形が入力され昇圧動作を
開始するまで待機している。ノードＮ７とノードＮ９は
このときＥ１、Ｗ１信号がハイレベルのためゲート１
８、１９を介して接地しており、メモリセル部１７電圧
を加えないようにしている。

【００１４】データラッチの動作が終了すると、次にメ
モリセル２３のゲート電圧を高電圧にする消去動作に移
る。メモリセルの選択ゲート２０、２１のゲート信号Ｘ
の電圧は、この消去動作とその後に続く書き込み動作の
ときには高電圧Ｖｐｐが加えられており、選択ゲート２
０、２１を介して高電圧がメモリセル２３に加えられる
ようになっている。まず、Ｅ１信号がロウレベルに変化
し、ＥＣＬＫ信号にクロック波形が入り、昇圧回路１４
の出力Ｎ７を昇圧し、選択ゲート２０を介してメモリセ
ル２３のゲート電圧をＶｐｐまで昇圧する。このとき、
メモリセル２３のドレイン電圧とソース電圧を０Ｖにす
る。Ｗ１信号をハイレベルの状態にしゲート１９と選択
ゲート２１を介してメモリセル２３のドレインを接地す
る。また、ソース側はＳ信号をハイレベルにすること
で、ゲート２４を介して接地する。次に、書き込み動作
を開始しはじめ、メモリセル２３のゲート、ドレイン、
ソースの電圧関係をゲート電圧が０Ｖ、ドレイン電圧が
Ｖｐｐ、ソースがフローティングの状態にするように動
作させる。この電圧関係を実現するため、昇圧回路１４
のＥＣＬＫ信号をロウレベルに固定し、Ｅ１信号をハイ
レベルにし、選択ゲート２０とゲート１８を介してメモ
リセル２３のゲートを接地する。そして、データラッチ
回路１６の出力Ｎ８を保ったまま、Ｗ１信号をロウレベ
ルにしてゲート１９を閉じて、昇圧回路１５の容量駆動
用インバータの入力信号ＷＣＬＫにクロック波形を入力
し、昇圧を開始させる。昇圧した電圧は選択ゲート２１
を介してメモリセル２３のドレインに高電圧Ｖｐｐとし
て供給される。また、Ｓ信号をロウレベルに固定するこ
とによりゲート２４をカットオフしてメモリセル２３の
ソースをフローティングにする。

【００１５】上記の構成、動作説明でもわかるように、
データラッチ回路をメモリセル部１７と完全に分離して
おり、メモリセル部１７のビットラインの容量を考慮す
る必要がなく、しかもデータラッチ回路のデータ入力ラ
インとも分離することでトランスファーゲートを少なく
構成でき、特性を２Ｖ近く改善することができる。

【００１６】

【発明の効果】以上の説明から明らかなように、本発明
によれば、データラッチ回路とメモリセルのビットライ
ンを完全に分離することができビットラインの容量を考
慮することがない。また、このことにより、データラッ
チ回路の特性を単独で改善でき最適設計が容易であるデ
ータラッチ回路付き昇圧回路を提供できる。

【図面の簡単な説明】

【図１】本発明の実施例のデータラッチ回路付き昇圧回
路の主要部の回路図

【図２】従来のデータラッチ回路付き昇圧回路の主要部
の回路図

【図３】従来のデータラッチ回路付き昇圧回路の主要部
回路の動作タイミング図

【図４】本発明の実施例のデータラッチ回路付き昇圧回
路の回路図

【図５】本発明の実施例のデータラッチ回路付き昇圧回
路の回路の動作タイミング図

【符号の説明】

１ データラッチ回路 ２ 昇圧回路 ３ ＮチャンネルＭＯＳトランジスタ ４ インバータ ５ ゲート ６ 容量

Claims (1)

【特許請求の範囲】
1. 【請求項１】データラッチ回路を有する昇圧回路におい
   て、そのデータラッチ回路の入力ライン及び出力ライン
   と昇圧回路の出力ラインを分離したデータラッチ回路付
   き昇圧回路。