JPH0766678B2 - 電気的に消去及びプログラム可能な半導体メモリ装置のプログラム最適化回路及び方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、不揮発性の半導体メモ
リ装置における電気的に消去及びプログラム可能な読出
し専用メモリ（Electrically Erasable and Programmab
le ROM；以下“ＥＥＰＲＯＭ”という）に関するもの
で、特に前記ＥＥＰＲＯＭにおけるプログラム（または
ライト）動作を最適化しうる回路及びその方法に関する
ものである。

【０００２】

【従来の技術】最近に使用されているＥＥＰＲＯＭで
は、２つの積層型のゲート、即ち外部の電圧が印加され
るコントロールゲートと、チヤネル領域との間に絶縁さ
れて形成されたフローテイングゲートとをもつフローデ
イングゲート電界効果トランジスタを１つのメモリセル
で構成し、消去時には、選択されたメモリセルのワード
ラインに所定レベルの高電圧を印加して前記フローテイ
ングゲートトランジスタをエンハンスメント型にし、プ
ログラム時には、前記１つのメモリセルになるトランジ
スタをデプレツシヨン型にすることによつて、消去又は
プログラム動作を行う。

【０００３】一般的に、プログラム時には、ライト時間
を減らすためにページ単位にしてある。ここで、ページ
の基準は、１つのワードラインに連結される一体のメモ
リセルを言い、これは１つの行に位置したメモリセルを
意味する。それで、１つのワードラインがロウデコーダ
によつて選択されると、該当する行にコントロールゲー
トが接続されるメモリセルのドレインに各々所定レベル
の高電圧が印加されて、プログラムが成される。

【０００４】しかし、複数個のメモリセルが共通のスト
リング選択トランジスタ及び接地選択トランジスタを通
して１つの単位メモリストリングを構成している、ＮＡ
ＮＤ型のメモリセルアレイを採用しているＥＥＰＲＯＭ
においては、前記メモリセルのチヤネルが前記ストリン
グ選択トランジスタと接地選択トランジスタとの間に直
列に連結されているので、メモリストリング内の１つの
メモリセルをプログラムするために選択されたワードラ
インを接地させてビツトラインに高電圧を印加するとき
に、非選択のワードラインに接続されるメモリセルが前
記高電圧によつて間違つてプログラムされることを防止
する必要がある。それで、非選択のメモリセルのワード
ライン及びビツトラインには、プログラム防止のための
所定レベルの電圧を供給する方法が開示されている。

【０００５】一番最近知られているものとしては、“タ
ケシ ナカヤマ”外によつて１９８９年８月のIEEE JOU
RNAL OF SOLID-STATE CIRCUITSの９１１〜９１５頁に開
示された論文「A 5V-Only One-Transistor 256K EEPROM
with Page-Mode Erase 」がある。前記の論文に開示さ
れたプログラム及びプログラム防止に関連する回路とそ
の動作タイミングが図１及び図２に示されている。

【０００６】図１の従来の回路では、ＥＥＰＲＯＭメモ
リセル１０の各ビツトラインＢＬにプログラム用ポンプ
回路２０とプログラム防止用ポンプ回路３０とが連結さ
れている。そしてビツトラインＢＬには、消去時にビツ
トラインを接地電圧端に連結させてビツトラインＢＬの
電位を接地レベルにするための放電用トランジスタ２５
が連結されており、この放電用トランジスタ２５のゲー
トには制御信号ＢＬＲが接続されている。

【０００７】前記プログラム用ポンプ回路２０は２つの
ＮＭＯＳトランジスタ２４，２６と１つのキヤパシタ２
７とから構成されたチヤージポンプで、キヤパシタ２７
に印加されるポンピングクロツク（Φ）はＮＭＯＳトラ
ンジスタ２２によつてプログラム用ポンプ回路２０に供
給されたり遮断されたりする。前記ゲーテイング用のＮ
ＭＯＳトランジスタ２２のゲートはラツチ回路６０の出
力に接続されている。ラツチ回路６０にはメモリセルの
プログラム以前に伝送されたデータを記憶してあり、そ
のデータ状態により該当するビツトラインＢＬに高電圧
のプログラム電圧（ＶＢＰＰ）を印加したりしなかつた
りする。

【０００８】即ち、前記ラツチ回路６０の出力が前記ゲ
ーテイング用のＮＭＯＳトランジスタ２２のゲートに接
続されているので、記憶されたデータが“０”である場
合には、ポンピングクロツク（Φ）がプログラム用ポン
プ回路２０へ供給されるのが遮断されて、ビツトライン
ＢＬの電位を引き上げないようにし、データが“１”で
ある場合には、前記ポンピングクロツク（Φ）が前記キ
ヤパシタ２７に印加されるようにして、ビツトラインＢ
Ｌに高レベルのプログラム電圧（ＶＢＰＰ）を供給しう
るようにする。ラツチ回路６０にデータが伝送されるの
は、ビツトラインＢＬとラツチ回路２０の入力（または
出力）との間にそのチヤネル通路が接続され、そのゲー
トがデータ伝達信号（ＰＬＷ）に接続される伝達トラン
ジスタ２３による。

【０００９】一方、ビツトラインＢＬとプログラム防止
電圧（ＶＢＰＩ）との間にそのチヤネル通路が連結され
る電圧伝達トランジスタ２１のゲートには、プログラム
信号（ＰＧＭ）と前記プログラム防止用ポンプ回路３０
とが接続されている。このプログラム防止用ポンプ回路
３０は、前記プログラム用ポンプ回路２０と同様に２つ
のＮＭＯＳトランジスタ３１，３２と１つのキヤパシタ
３３とから構成されたチヤージポンプで、前記プログラ
ム用ポンプ回路２０がラツチ回路６０のデータ“０”に
よつてプログラム電圧（ＶＢＰＰ）をビツトラインＢＬ
に供給しないとき、プログラム防止電圧（ＶＢＰＩ）を
プログラムに使用される電圧（１５Ｖ程度）の１／３レ
ベル程にポンピングして出力する。即ち、非選択のメモ
リセルのビツトラインＢＬのプログラム防止のための回
路である。

【００１０】ここで、前記プログラム用ポンプ回路２
０，プログラム防止用ポンプ回路３０，ラツチ回路６
０，ゲーテイング用トランジスタ２２，電圧伝達トラン
ジスタ２１，伝達トランジスタ２３，そして放電用トラ
ンジスタ２５は、１つのビツトラインＢＬに連結される
回路要素で、複数個のビツトラインＢＬを備えるメモリ
アレイの各ビツトラインＢＬごとに具備されている。

【００１１】一方、メモリセル１０のワードラインＷＬ
とロウデコーダ５０との間には、消去時に選択されたワ
ードラインＷＬに高レベルの消去電圧（１５Ｖ程度）を
供給するためのワードラインポンプ回路４０が形成され
ている。このワードラインポンプ回路４０も１つのチヤ
ージポンプで、２つのＮＭＯＳトランジスタ４１，４２
と１つのキヤパシタ４３とから構成されている。それ
で、ロウデコーダ５０によつて消去時に選択されるワー
ドライン電圧（ＶＷＰＰ）を１５Ｖ程度の高レベルでポ
ンピングして出力し、非選択の場合には前記１５Ｖの２
／３のレベルを非選択のワードラインＷＬに供給する。

【００１２】前記メモリセル１０の共通ソースライン１
１と接地電圧端との間には、消去及びプログラム時に、
メモリセル１０のソースを接地させるための接地連結用
トランジスタ１２が連結されている。この接地連結用ト
ランジスタ１２のゲートに印加される反転制御信号（／
ＣＥＬ）は、前記ラツチ回路６０にも制御信号ＣＥＬと
して印加されるが、データ伝送及び消去，プログラム期
間の間には制御信号ＣＥＬが“ハイ”状態になつてラツ
チ回路６０のみをエネイブルさせ、読出し時には反転制
御信号／ＣＥＬが“ハイ”状態になつてメモリセル１０
の共通ソースライン１１を接地電圧端に連結させる。

【００１３】前記ビツトラインＢＬと入出力データライ
ン１５との間には、カラムデコーダから出力されるＹゲ
ーテイング信号１３によつてビツトラインＢＬと前記入
出力データライン１５とを連結するカラム選択トランジ
スタ１４が連結されている。

【００１４】次に、図１の構成による消去及びプログラ
ム動作を図２のタイミングチヤートを参照して説明す
る。

【００１５】図２におけるラツチ回路６０と接地連結用
トランジスタ１２とを制御する制御信号ＣＥＬ（図２の
（ａ））が“ハイ”状態となると、データ伝達信号ＰＬ
Ｗ（図２の（ｂ））が短い時間の間に“ハイ”状態とな
り、このときデータ入出力ライン１５から所定のデータ
がラツチ回路６０に貯蔵される。その後の消去期間（Ｔ
ＥＲ）においては、放電用トランジスタ２５のゲートに
印加される制御信号ＢＬＲ（図２の（ｃ））が“ハイ”
状態を維持してビツトラインＢＬを接地レベルにし、選
択されたワードラインＷＬにはワードラインポンプ回路
４０によつてワードライン電圧（図２の（ｅ））が１５
Ｖ程度のポンピング電圧（ＶＰＰ）にポンピングされて
印加され、選択されたメモリセル１０を消去する。

【００１６】消去が終了され内部タイマによつてプログ
ラム期間（ＴＰＧ）に入ると、プログラム信号ＰＧＭ
（図２の（Ｄ））が“ハイ”状態にエネイブルされる。
ここで、ラツチ回路６０に記憶された情報が“１”状態
であると、図１のプログラム用ポンプ回路２０が動作し
て、プログラム電圧（図２の（ｆ））がポンピング電圧
（ＶＰＰ）に上昇されて該当するビツトラインＢＬに供
給され、選択されたメモリセル１０に上記データ“１”
を記憶させる。

【００１７】反対に、ラツチ回路６０に記憶されたデー
タが“０”状態である場合には、ゲーテイング用トラン
ジスタ２２がターンオフされるので、プログラム用ポン
プ回路２０はポンピング動作をしえず、その代りに“ハ
イ”状態のプログラム信号ＰＧＭ（図２の（ｄ））によ
つてプログラム防止用ポンプ回路３０が動作して（１／
３）ＶＰＰレベルのプログラム防止電圧（図２の
（ｇ））がビツトラインＢＬに供給される。一方、ロウ
デコーダ５０によつて選択されたワードラインＷＬは接
地レベルとなり、非選択のワードラインＷＬには２／３
（ＶＰＰ）レベルのワードライン電圧（図２の（ｅ））
が印加される。

【００１８】消去またはプログラムされたセルの状態を
判読は、ワードラインＷＬに電源電圧（５Ｖ）を印加し
て、ビツトラインＢＬに２Ｖ程度の電圧を印加し、ソー
スは接地させた状態で、メモリセル１０に流れる電流を
感知することによつて成される。

【００１９】

【発明が解決しようとしている課題】上述の従来の回路
においては、適正なプログラム状態を維持する機能はも
つているが、図１に図示のように、メモリアレイ１０の
各ビツトラインＢＬごとにプログラム用ポンプ回路２０
とプログラム防止用ポンプ回路３０とラツチ回路６０と
が具備されなければならないので、メモリ装置の高集積
化への障害要因となり、メモリチツプの面積の増加，歩
留り及び単価の上昇を誘発させるという問題点がある。

【００２０】したがつて、本発明の目的は、半導体メモ
リ装置特にＥＥＰＲＯＭにおいて、最小限の素子で構成
されて高集積化に適合するプログラム最適化回路を提供
することにある。

【００２１】本発明のまた他の目的は、半導体メモリ装
置特にＥＥＰＲＯＭで最小限の構成要素をもつて最適の
プログラム状態を維持しうる方法を提供することにあ
る。

【００２２】

【課題を解決するための手段】上記本発明の目的を達成
するために、本発明の回路においては、ＥＥＰＲＯＭア
レイの各ビツトラインにラツチ回路と第１高電圧ポンピ
ング回路と伝達手段とから成るプログラム電圧発生手段
を連結し、入出力データラインとデータ入出力バツフア
との間にプログラム防止電圧発生手段を連結し、カラム
デコーダ内にプログラム防止電圧とカラムアドレスとを
選択的に出力しうる手段を具備させ、前記プログラム電
圧発生手段の第１高電圧ポンピング回路が、一方の電極
でポンピングクロツクの印加を受けるキヤパシタと、該
キヤパシタの他方の電極にドレイン及びゲートが接続さ
れた第１絶縁ゲートトランジスタと、該第１絶縁ゲート
トランジスタのソースと接続されたノードと、該ノード
及び第１絶縁ゲートトランジスタのゲートに各々ゲート
及びソースが接続され、第１高電圧にドレインが接続さ
れた第２絶縁ゲートトランジスタと、前記ノード及び高
電圧に各々ゲート及びドレインが接続され、ビツトライ
ンにソースが接続された第３絶縁ゲートトランジスタ
と、前記ノード及び電源電圧端に各々ドレイン及びゲー
トが接続され、前記ラツチ回路の出力にソースが接続さ
れた第４絶縁ゲートトランジスタとを備え、前記伝達手
段が前記ラツチ回路の出力とビツトラインとの間にチヤ
ネルが連結され、ビツトライン選択信号にゲートが接続
されていることを特徴とする。

【００２３】前記本発明のまた他の目的を達成するため
に、本発明による方法においては、プログラム動作中に
プログラム防止電圧をカラム選択トランジスタを通じて
ビツトラインに供給し、このときカラム選択トランジス
タのゲートに前記プログラム電圧を印加することを特徴
とする。

【００２４】

【実施例】以下、本発明の一実施例を添付図面を参照し
て詳細に説明する。

【００２５】図３は本実施例の構成を示す回路図であ
る。

【００２６】前記図３を参照すると、本発明のプログラ
ム最適化回路は、１つのストリング選択トランジスタ１
０１（１０５）と（８または１６）個のセルトランジス
タ１０２…１０３（１０６…１０７）と１つの接地選択
トランジスタ１０４（１０８）とで１つのメモリストリ
ングを成すＮＡＮＤ型のＥＥＰＲＯＭセルアレイ１００
と、ＥＥＰＲＯＭセルアレイ１００のビツトラインＢＬ
に各々連結されるプログラム電圧発生手段２００と、Ｅ
ＥＰＲＯＭセルアレイ１００のストリング選択ライン１
２０及びＮ個のワードライン１３０…１４０及び接地選
択ライン１５０に連結されるロウデコーダ５００と、各
々のビツトラインＢＬと入出力データライン８１０との
間に連結されるカラム選択トランジスタ４１１（４１
２）と、カラム選択トランジスタの各ゲートにＹゲーテ
イング信号４１０を供給するカラムデコーダ４００と、
入出力データライン８１０とデータ入出力バツフア８０
０との間にあるプログラム防止電圧発生手段３００と、
各々のビツトラインＢＬと接地電圧端との間にチヤネル
が連結され、放電信号２５１にゲートが接続される放電
トランジスタ２５０と、アレイ内の接地選択トランジス
タ１０４（１０８）の共通ソースライン１０９と接地電
圧端との間にチヤネルが連結され、負プログラム信号１
１１にゲートが接続される接地連結トランジスタ１１０
とからその中心部分が構成される。

【００２７】前記データ入出力バツフア８００とデータ
入出力ライン８１０との間にはセンスアンプ回路７００
が連結されており、入出力パツド９００を通じて外部と
データが入出力される。そして、前記プログラム防止電
圧発生手段３００とデータ入出力バツフア８００との間
には、データ入出力バツフア８００から出る入力データ
と負プログラム信号１１１とを入力して、この負プログ
ラム信号１１１の状態により前記入力データをプログラ
ム防止電圧発生手段３００に送り出すＮＡＮＤゲートか
らなるデータゲーテイング手段６００が連結されてい
る。

【００２８】前記プログラム電圧発生手段２００には、
オシレータから発生されるポンピングクロツク２０２と
高電圧発生回路（図示されていない）から出力される１
５Ｖ以上のプログラム電圧２０１が印加される。そし
て、前記プログラム防止電圧発生手段３００にはポンピ
ングクロツク２０２と５Ｖ以上のプログラム防止電圧２
０３とが供給される。ここで、前記プログラム電圧２０
１とプログラム防止電圧２０３とは各々第１高電圧及び
第２高電圧であると命名する。

【００２９】図４は図３のカラムデコーダ４００の内部
回路図である。

【００３０】図４に図示のように、本実施例で使用され
るカラムデコーダ４００は、カラムアドレス（A_i,A_j,
A_k）が入力されるＮＡＮＤゲート４０１と、カラム選択
信号４１０が出力される出力端４０８に出力が接続さ
れ、プログラム防止電圧２０３と接地電圧端との間に連
結されるインバータ４０６，４０７と、プログラム防止
電圧２０３にソースが接続され、前記出力端４０８にゲ
ートが接続され、前記インバータの入力にドレインが接
続されるフイードバツク用ＰＭＯＳトランジスタ４０５
と、前記ＮＡＮＤゲート４０１とインバータ４０６，４
０７との間にチヤネルが連結され、負プログラム信号１
１１にゲートが接続されるゲーテイング用ＮＭＯＳトラ
ンジスタ４０２と、インバータ４０６，４０７の入力と
接地電圧端との間にチヤネルが連結され、インバータ４
０３によつて反転された負プログラム信号１１１にゲー
トが接続されるフルダウン用ＮＭＯＳトランジスタ４０
４とから構成される。

【００３１】ここで、前記ＮＡＮＤゲート４０１は、外
部のカラムアドレスバツフア（図示されていない）から
出るカラムアドレスを入力して、その組み合された論理
状態を出力する手段であり、ＰＭＯＳ及びＮＭＯＳトラ
ンジスタで構成されたインバータ４０６，４０７とフイ
ードバツク用ＰＭＯＳトランジスタ４０５とは、第２高
電圧であるプログラム防止電圧２０３を出力するための
手段であり、ゲーテイング用ＮＭＯＳトランジスタ４０
２及びフルダウン用ＮＭＯＳトランジスタ４０４とイン
バータ４０３とは、負プログラム信号１１１の状態によ
りカラムアドレスによるカラム選択信号を出力するか、
プログラム防止電圧２０３を出力するかを制御するゲー
テイング手段となる。

【００３２】図５は図３のプログラム電圧発生手段２０
０の内部回路図である。

【００３３】前記図５の回路は、プログラム電圧（また
は第１高電圧）２０１とポンピングクロツク２０２とが
印加される第１高電圧ポンピング回路２１６と、ラツチ
回路２１２と、伝達手段２１４とから構成される。

【００３４】前記第１高電圧発生回路２１６は、１つの
電極でポンピングクロツク２０２の印加を受けるキヤパ
シタ２０５と、該キヤパシタ２０５の他方の電極にドレ
イン及びゲートが接続される第１絶縁ゲートトランジス
タ２０６と、該第１絶縁ゲートトランジスタ２０６のソ
ースと接続される第２電圧ノード２１５と、該第２電圧
ノード２１５及び第１絶縁ゲートトランジスタ２０６の
ゲートに各々ゲート及びソースが接続され、第１高電圧
２０１にドレインが接続される第２絶縁ゲートトランジ
スタ２０７と、前記第２電圧ノード２１５及び第１高電
圧２０１に各々ゲート及びドレインが接続され、ビツト
ラインＢＬにソースが接続される第３絶縁ゲートトラン
ジスタ２０８と、前記第２電圧ノード２１５及び電源電
圧端に各々ドレイン及びゲートが接続され、前記ラツチ
回路２１２の出力に連結される第１電圧ノード２１３に
ソースが接続される第４絶縁ゲートトランジスタ２０９
とから構成される。

【００３５】ここで、前記第４絶縁ゲートトランジスタ
２０９は、ラツチ回路２１２の出力に接続される第１電
圧ノード２１３の電位状態により第１高電圧ポンピング
回路２１６の出力を制御する役割をする。そして、ビツ
トラインＢＬに接続される第３絶縁ゲートトランジスタ
２０８のソースが第１高電圧ポンピング回路２１６の出
力端になる。ラツチ回路２１２は２つのインバータ２１
０，２１１とで構成される。

【００３６】伝達手段２１４は、前記第１電圧ノード２
１３とビツトラインＢＬとの間にチヤネルが連結され、
ビツトライン選択信号２０４にゲートが接続されるＮＭ
ＯＳトランジスタとなつており、データ入出力ライン８
１０及びビツトラインＢＬを通じて伝送されてきた入力
データを前記ラツチ回路２１２に送り出すための手段に
なる。それで、この伝達手段２１４は入力データの伝送
時のみに導通され、消去及びプログラム時には非導通に
される。この場合、ビツトラインＢＬに供給されるプロ
グラム電圧発生手段２００の出力は、ラツチ回路２１２
に貯蔵されたデータ状態による。

【００３７】図６は図３のプログラム防止電圧発生手段
３００の内部回路図である。

【００３８】前記プログラム防止電圧発生手段３００
は、図３のデータゲーテイング手段６００の出力を入力
し、ポンピングクロツク２０２及び第２高電圧（または
プログラム防止電圧）２０３の供給を受ける第２高電圧
ポンピング回路３２０と、データ入出力ライン８１０に
接続される出力端３１０と第２高電圧２０３との間にチ
ヤネルが連結され、前記第２高電圧ポンピング回路３２
０の出力にゲートが連結される第１出力トランジスタ３
０１と、前記出力端３１０と接地電圧端との間にチヤネ
ルが連結され、前記データゲーテイング手段６００から
インバータ３０４によつて反転された出力にゲートが連
結される第２出力トランジスタ３０３とで基本的には構
成されている。

【００３９】前記出力端８１０と第２出力トランジスタ
３０３との間には、ゲートが電源電圧端に接続されるＮ
ＭＯＳトランジスタ３０２が連結されており、前記デー
タゲーテイング手段６００と第２高電圧ポンピング回路
３２０との間には、電源電圧端にゲートが接続されるＮ
ＭＯＳトランジスタ３０５が連結されている。

【００４０】このプログラム防止電圧発生手段３００
は、プログラム信号と同一な論理状態に駆動される図３
のデータゲーテイング手段６００の出力状態により、第
２高電圧（５〜１０Ｖ）をデータ入出力ライン８１０に
供給するか、接地レベルの信号を供給するかの役割をす
る。

【００４１】図７は前記プログラム防止電圧発生手段３
００で使用される第２高電圧ポンピング回路３２０の内
部回路図である。

【００４２】前記第２高電圧ポンピング回路３２０は、
図示のように一方の電極でポンピングクロツク２０２の
印加を受けるキヤパシタ３２１と、該キヤパシタ３２１
の他方の電極にドレインが接続され出力線路３１１にソ
ースが接続される第１ＮＭＯＳトランジスタ３２２と、
該第１ＮＭＯＳトランジスタ３２２のゲートにソースが
接続され、プログラム防止電圧になる５〜１０Ｖの第２
高電圧２０３にドレインが接続され、前記出力線路３１
１にゲートが接続される第２ＮＭＯＳトランジスタ３２
３と、前記第２高電圧２０３にドレインが接続され、出
力線路３１１にゲート及びソースが接続される第３ＮＭ
ＯＳトランジスタ３２４とから構成される。前記第２高
電圧ポンピング回路３２０は一般に使用されるチヤージ
ポンプ回路である。

【００４３】図８及び図９は本実施例の動作タイミング
チヤートである。図８はデータ伝送期間及びプログラム
期間における動作状態を示しており、図９はデータ伝送
期間及び自動消去期間及びプログラム期間における動作
状態を示したものである。

【００４４】前記図８及び図９における参照文字（Ａ）
はアドレス信号を示しており、（Ｂ）はライトエネイブ
ル信号、（Ｃ）は負プログラム信号、（Ｄ）は図３のＹ
ゲーテイング信号４１０、（Ｅ）は図３の放電信号２５
１、（Ｆ）は図５のビツトライン選択信号２０４、
（Ｇ）はポンピングクロツク２０２、（Ｈ）は第１高電
圧２０１、（Ｉ）は第２高電圧２０３、（Ｊ）は図３で
選択されたストリング選択ライン１２０の電位、（Ｋ）
は選択されたワードラインの電位、（Ｌ）は図３の接地
選択ライン１５０の電位を示しており、（Ｍ）及び
（Ｎ）は入力データ及びビツトラインの電位を各々表わ
す。

【００４５】では、前記図３〜図７の図面を参照し、前
記図８及び図９の動作タイミングチヤートによつて本実
施例の動作を説明する。

【００４６】図８には、２つの動作期間、即ち入力デー
タが図５のラツチ回路２１２に伝送されて貯蔵されるデ
ータ伝送期間８５０と、選択されたメモリセルに前記ラ
ツチ回路２１２に記憶された情報が書こまれるプログラ
ム期間９５０とで分れている。プログラム期間９５０に
は、前記ラツチ回路２１２に記憶された情報状態によ
り、非選択のメモリセルに対してはプログラムの防止の
ための電圧が印加される。

【００４７】先ず、データ伝送期間８５０で負プログラ
ム信号１１１（Ｃ）は、デイスエーブル状態（“ハイ”
状態）であり、ビツトライン選択信号２０４（Ｆ）は
“ハイ”状態を維持して、入力データ（Ｍ）がプログラ
ム電圧発生手段２００内のラツチ回路２１２に伝送され
得るようにする。放電信号２５１（Ｅ）は期間の初期に
短い周期の間“ハイ”状態となつて、ビツトラインと接
地電圧端との間に連結される放電トランジスタ２５０を
ターンオンさせることによつて、ビツトラインの電位を
接地レベルにする。

【００４８】外部アドレス信号（Ａ）が変わるごとにラ
イトエネイブル信号（Ｂ）がエネイブルされる。負プロ
グラム信号１１１が“ハイ”状態であるので、ゲーテイ
ング用ＮＭＯＳトランジスタ４０２がターンオンされ、
この信号によつて、カラムデコーダ４００からは、入力
されたカラムアドレス信号に対応してＹゲーテイング信
号４１０（Ｄ）が出力される。

【００４９】前記Ｙゲーテイング信号４１０（Ｄ）は、
ＮＭＯＳトランジスタのカラム選択トランジスタ４１１
（４１２）をターンオンさせうる“ハイ”状態の信号で
あるので、カラムデコーダ４００内で第２高電圧２０３
に連結されるフイードバツク用ＰＭＯＳトランジスタ４
０５をターンオフさせ、インバータ４０６，４０７のＰ
ＭＯＳトランジスタ４０６は動作しない。それでこのデ
ータ伝送期間８５０の間、前記カラムデコーダ４００は
カラムまたはビツトラインを選択するための電源電圧レ
ベル（５Ｖ）のＹゲーテイング信号４１０（またはカラ
ム選択信号であるともいう）を出力する。

【００５０】一方、データ入出力バツフア８００とプロ
グラム防止電圧発生手段３００との間に位置するデータ
ゲーテイング手段６００は、前記負プログラム信号１１
１（Ｃ）が“ハイ”状態であるので、入力データ（Ｍ）
を有効な値としてプログラム防止電圧発生手段３００に
供給する。

【００５１】この入力データ（Ｍ）が通過する第２高電
圧ポンピング回路３２０においては入力データが“１”
であるとしても、第３ＮＭＯＳトランジスタ３２４のド
レインに印加される第２高電圧２０３（Ｉ）のレベルが
電源電圧レベル（５Ｖ）となつているので、結果的に前
記第３ＮＭＯＳトランジスタ３２４のドレイン及びソー
ス側の電圧がすべて“ハイ”状態にあるので、第３ＮＭ
ＯＳトランジスタ３２４はターンオフ状態にある。第１
出力トランジスタ３０１もゲートに印加される電圧がド
レインに印加される第２高電圧（５〜１０Ｖ）２０３よ
り低いレベルをもつのでターンオフ状態になる。

【００５２】結局、前記入力データ（Ｍ）が“１”状態
でプログラム防止電圧発生手段３００に供給さると、デ
ータ入出力ライン８１０には“１”状態の入力データが
供給され、“０”状態であると“０”状態の入力データ
が前記データ入出力ライン８１０に供給される。

【００５３】前記データ入出力ライン８１０に供給され
たデータは、カラム選択トランジスタ４１１（４１
２），ビツトラインＢＬを経て、“ハイ”状態のビツト
ライン選択信号２０４（Ｆ）によつてターンオンされた
伝達手段２１４を通じて、ラツチ回路２１２に貯蔵され
る。この期間の間ストリング選択ライン１２０（Ｊ）は
“ロウ”状態になつてビツトラインとメモリセルとの連
結を遮断させ、接地連結トランジスタ１１０は前記負プ
ログラム信号１１１（Ｃ）によつてターンオンされて、
“ハイ”状態の接地選択信号１５０によつてターンオン
された接地選択トランジスタ１０４（１０８）と共にメ
モリセルを接地電圧端と連結させる。即ち、前記データ
伝送期間８５０においては、データ入出力バツフア８０
０からラツチ回路２１２に到るデータ経路のみが開放さ
れる。

【００５４】この期間中、第１高電圧及び第２高電圧
（Ｈ），（Ｉ）はすべて電源電圧レベル（５Ｖ）となつ
ているが、これはシステム内の高電圧発生回路（図示さ
れていない）の出力によつて調節されるもので、当該技
術分野において公知のものである。そして、前記第２高
電圧２０３は電源電圧にもなりうる。

【００５５】前記ラツチ回路２１２へのデータ伝送が完
了されると、メモリセルに記憶された情報を消去したり
新たにプログラムする動作に入る。

【００５６】図８のタイミングチヤートにおいては、デ
ータ伝送期間８５０が終了した後に直接プログラム期間
９５０に続くように図示してあるが、これは本実施例の
動作モードがプログラム時に適用されるためである。し
かし、全体的なＥＥＰＲＯＭの動作を理解しうるよう
に、図９のタイミングチヤートにおいては、データ転送
期間８５０終了後に所定の自動消去期間９００を経た
後、プログラム期間９５０が開始される動作を示した。

【００５７】では、プログラム期間９５０における動作
説明の前に、図９のタイミングチヤートを参照してデー
タ伝送期間８５０後の自動消去期間９００における動作
を説明する。メモリセルに記憶された情報が消去される
ためには、約１５Ｖ以上の消去電圧が選択されたワード
ラインに印加され、ビツトラインは接地状態でなければ
ならない。

【００５８】図９に図示のように、自動消去期間９００
には負プログラム信号１１１（Ｃ）が“ハイ”状態であ
り、放電信号２５１（Ｅ）はビツトラインの電位を接地
レベルにするために“ハイ”状態となつて、放電トラン
ジスタ２５０をターンオンさせる。ビツトライン選択信
号２０４（Ｆ）は“ロウ”状態となつてビツトラインと
ラツチ回路２１２とを分離させる。そして、選択された
ストリング選択ライン１２０（Ｊ）にはロウデコーダ５
００から電源電圧レベル（５Ｖ）の信号が印加され、選
択されたワードライン（Ｋ）には約１５Ｖ以上の第１高
電圧２０１が印加されて、１つの選択されたワードライ
ンに連結されるメモリセル内の情報が消去される。

【００５９】この期間中にも接地選択ライン１５０
（Ｌ）には、電源電圧レベルの信号がロウデコーダ５０
０から印加されるので、各メモリストリングは接続連結
トランジスタ１１０を通じて接地電圧端への電流通路が
形成されている状態である。そして、この自動消去期間
９００には、メモリセルがページ単位（１つのワードラ
インに連結される一群のメモリセルをいう）で消去さ
れ、この期間中カラムデコーダ４００のカラムアドレス
信号（A_i,A_j,A_k）が変わらないので、Ｙゲーテイング信
号４１０（Ｄ）は“ロウ”状態である。

【００６０】以上のように、図８のようにデータ伝送期
間８５０が終了する、あるいはデータ伝送後の自動消去
期間９００が終了すると、負プログラム信号１１１
（Ｃ）が“ロウ”状態にエネイブルされてプログラム期
間９５０が開始される。

【００６１】プログラム期間９５０が開始されると、外
部のアドレス信号（Ａ）は所定のプログラム動作が終了
されるまで変更されないし、このときのライトエネイブ
ル信号（Ｂ）はデイスエーブル状態にある。放電信号２
５１（Ｅ）は、この期間中ビツトラインの電位に影響を
及ぼさないように“ロウ”状態にデイスエーブルされて
おり、ビツトライン選択信号２０４（Ｆ）も“ロウ”状
態でビツトラインとラツチ回路２１２を継続して隔離さ
せてある。

【００６２】即ち、前記ビツトライン選択信号２０４
（Ｆ）によつて制御される伝達手段２１４は、データ伝
送期間８５０のみにターンオンされるだけであり、自動
消去期間９００及びプログラム期間９５０にはターンオ
フされていることが分かる。これは、プログラム電圧発
生手段２００でラツチ回路２１２に記憶されたデータに
より第１高電圧ポンピング回路２１６の出力を調整しう
るようにするためである。

【００６３】前記ラツチ回路２１２に“１”状態のデー
タが貯蔵されている場合には、第１電圧ノード２１３の
“ハイ”レベルの電位が第２電圧ノード２１５に伝達さ
れて、第２絶縁ゲートトランジスタ２０７及び第３絶縁
ゲートトランジスタ２０８をターンオンさせる。前記第
２絶縁ゲートトランジスタ２０７がターンオンされる
と、第１高電圧２０１が第１絶縁ゲートトランジスタ２
０６のゲートとドレインとに伝達される。第１絶縁ゲー
トトランジスタ２０６は周期的に印加されるポンピング
クロツクパルス２０２（Ｇ）に応答して、前記第２電圧
ノード２１５の電位を周期的に上昇させ、それにより前
記第２及び第３絶縁ゲートトランジスタ２０７，２０８
のゲート電圧が高くなる反復的な電圧上昇作用によつ
て、前記第１高電圧２０１（Ｈ）が第３絶縁ゲートトラ
ンジスタ２０８を通じて、ビツトライン（Ｎ）に供給さ
れる。

【００６４】このとき、メモリセルアレイ１００では、
前記プログラムのための第１高電圧２０１（Ｈ）が選択
されたメモリセルのドレイン側に印加されるようにする
ために、該当するストリング選択ライン１２０（Ｊ）の
電位をロウデコーダ５００の出力によつて第１高電圧２
０１のレベル（１５Ｖ以上）に上昇させ、プログラムの
ため選択されたワードライン（Ｋ）の電位は接地レベル
にする。そして、接地選択ライン１５０（Ｌ）の電位も
接地レベルになつて、接地選択トランジスタ１０４（１
０８）をターンオフさせ、接地連結トランジスタ１１０
も“ロウ”状態の負プログラム信号１１１（Ｃ）によつ
てターンオフされた状態となる。

【００６５】一方、図３でＮＡＮＤゲートのデータゲー
テイング手段６００は、一方の入力として印加される負
プログラム信号１１１（Ｃ）が“ロウ”状態であるの
で、その出力は恒常“ハイ”状態になる。プログラム期
間９５０中、第２高電圧２０３の電位は５〜１０Ｖであ
るので、プログラム防止電圧発生手段３００で第２高電
圧ポンピング回路３２０の第２及び第３ＮＭＯＳトラン
ジスタ３２３，３２４はターンオンされる。それで、第
１ＮＭＯＳトランジスタ３２２のゲートには５〜１０Ｖ
の第２高電圧２０３（Ｉ）が印加され、前記第１ＮＭＯ
Ｓトランジスタ３２２はポンピングクロツク２０２
（Ｇ）に応答して、出力線路３１１の電位を引き上げ
る。このような反復的な動作によつて、第２高電圧２０
３（Ｉ）が第２高電圧ポンピング回路３２０から出力さ
れると、第１出力トランジスタ３０１のドレインに印加
される５〜１０Ｖの第２高電圧２０３が出力端を通じ
て、データ入出力ライン８１０に供給される。

【００６６】そして、負プログラム信号１１１（Ｃ）が
“ロウ”状態であるので、図４のカラムデコーダ４００
のゲーテイング用ＮＭＯＳトランジスタ４０２はターン
オフされて、カラムアドレス信号による出力は遮断され
る。プルダウン用ＮＭＯＳトランジスタ４０４がターン
オンされるので、インバータ４０６，４０７の入力ノー
ド４１１の電位は“ロウ”状態になり、これはインバー
タのＰＭＯＳトランジスタ４０６を導通させる。結果的
に、カラムデコーダ４００の出力４１０、即ちＹゲーテ
イング信号（Ｄ）はすべて５〜１０Ｖの第２高電圧２０
３レベルになつて、カラム選択トランジスタ４１１（４
１２）のゲートに印加される。

【００６７】前記カラムデコーダ４００の出力がすべて
５〜１０Ｖの第２高電圧２０３であり、すべてのデータ
入出力ライン８１０の電位は第２高電圧レベルであるの
で、前記カラム選択トランジスタ４１１（４１２）を通
過した電圧のレベルは、５〜１０Ｖの第２電圧２０３か
らカラム選択トランジスタのしきい電圧を差引いた値で
ある。この電圧値は、選択されたビツトライン、即ち１
５Ｖ以上の第１高電圧２０１が印加されるビツトライン
の電圧に比べて小さい値であるので、選択されたビツト
ラインには全く影響を与えないで、非選択のビツトライ
ンに対しては非選択のメモリセルに記憶された情報が消
失（またはプログラム）されるのを防止しうる。

【００６８】図８または図９のタイミングチヤートに図
示のように、プログラム期間９５０の間、選択されたビ
ツトラインの電位（Ｎの実線部分）は１５Ｖ以上の第１
高電圧２０１（またはプログラム電圧）に維持され、非
選択のビツトライン（Ｎの点線部分）の電位は５〜１０
Ｖの第２高電圧２０３（またはプログラム防止電圧）に
維持される。ここで、非選択のワードラインの電位は無
視することができる。その理由は、本実施例のメモリセ
ルアレイは各メモリストリングごとにストリング選択ト
ランジスタ１０１，１０５が具備されるＮＡＮＤ型であ
り、プログラム期間９５０の間、選択されたストリング
選択ライン１２０（Ｊ）には第１高電圧が印加されてい
るためである。

【００６９】前述の本実施例においては、望まないメモ
リセルのプログラムを防止すると共に最小限の構成でシ
ステムを構成するために、データ入出力バツフアからす
べてのビツトラインにプログラム防止電圧を供給する構
成を適用した。しかし、このような本発明の技術的な範
囲内で、図３に図示のカラムデコーダ４００及びプログ
ラム防止電圧発生手段３００、そしてプログラム電圧発
生手段２００の他の構成が可能であることを、この分野
における通常の知識をもつものなら容易に理解すること
ができるであう。

【００７０】

【発明の効果】上述のように、本発明は、半導体メモリ
装置特にＥＥＰＲＯＭ装置における、望まないセルのプ
ログラム（または既存データの消去）を防止しうる構成
を最小限の構成要素で実現することによつて、メモリ装
置の高集積化における信頼性を確保する利点がある。

【図面の簡単な説明】

【図１】従来のＥＥＰＲＯＭの構成を示す回路図であ
る。

【図２】図１の動作を示すタイミングチヤートである。

【図３】本実施例のＥＥＰＲＯＭの構成を示す回路図で
ある。

【図４】図３のカラムデコーダ４００の内部回路図であ
る。

【図５】図３のプログラム電圧発生手段２００の内部回
路図である。

【図６】図３のプログラム防止電圧発生手段３００の内
部回路図である。

【図７】図６の第２高電圧ポンピング回路３２０の詳細
回路図である。

【図８】本発明による方法の一実施例を示すタイミング
チヤートである。

【図９】本発明による方法の他の実施例を示すタイミン
グチヤートである。

【符号の説明】

１００…メモリセルアレイ、１０１，１０５…ストリン
グ選択トランジスタ、１０２〜１０７…セルトランジス
タ、１０４，１０８…接地選択トランジスタ、１１０…
接地連続トランジスタ、２００…プログラム電圧発生手
段、２５０…放電トランジスタ、３００…プログラム防
止電圧発生手段、４００…カラムデコーダ、４１１，４
１２…カラム選択トランジスタ、５００…ローデコー
ダ、６００…データゲーテイング手段、７００…センス
アンプ回路、８００…データ入出力バツフア、９００…
入出力パツド

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平２−44599（ＪＰ，Ａ) 特開 平２−64995（ＪＰ，Ａ)

Claims (26)

【特許請求の範囲】
1. 【請求項１】 複数のワードライン及びビツトラインに
   接続された複数個のメモリストリングからなり、１つの
   メモリストリングが１つのストリング選択トランジスタ
   と所定個数のメモリセルと１つの接地選択トランジスタ
   とから成るメモリセルアレイ１００と、前記複数のワー
   ドラインに連結されたロウデコーダ５００と、データバ
   ス８１０と、データ入出力バツフア８００とを具備する
   電気的に消去及びプログラム可能な半導体メモリ装置に
   おいて、 所定レベルの第１高電圧２０１を入力して、所定のポン
   ピングクロツク２０２に応答して高レベルの電圧を前記
   ビツトラインに供給する第１高電圧ポンピング回路２１
   ６と、ラツチ回路２１２と、該ラツチ回路２１２の出力
   ノードと前記ビツトライン間に連結された伝達手段２１
   ４とを有するプログラム電圧発生手段２００と、 所定レベルの第２高電圧２０３を入力して、カラムアド
   レス信号とプログラム信号１１１とに応答するカラムデ
   コーダ４００と、 前記データバス８１０と複数のビツトラインとの間に各
   々チヤネルが連結され、前記カラムデコーダ４００の出
   力信号を各々のゲートで受ける複数個のカラム選択トラ
   ンジスタ４１１，４１２と、 前記データ入出力バツフア８００とデータバス８１０と
   の間に連結されて、プログラム信号の状態により前記デ
   ータ入出力バツフア８００の出力または所定レベルの第
   ２高電圧を前記データバスに出力するプログラム防止電
   圧発生手段３００とを備えることを特徴とするプログラ
   ム最適化回路。
2. 【請求項２】 前記プログラム電圧発生手段２００の第
   １高電圧ポンピング回路２１６は、 一方の電極にポンピングクロツクの印加を受けるキヤパ
   シタ２０５と、 該キヤパシタ２０５の他方の電極にドレイン及びゲート
   が接続される第１絶縁ゲートトランジスタ２０６と、 該第１絶縁ゲートトランジスタ２０６のソースと接続さ
   れる第２電圧ノード２１５と、 該第２電圧ノード２１５及び前記第１絶縁ゲートトラン
   ジスタ２０６のゲートに各々ゲート及びソースが接続さ
   れ、第１高電圧２０１にドレインが接続される第２絶縁
   ゲートトランジスタ２０７と、 前記第２電圧ノード２１５及び第１高電圧２０１に各々
   ゲート及びドレインが接続され、前記１つのビツトライ
   ン２５０にソースが接続される第３絶縁ゲートトランジ
   スタ２０８と、 前記第２電圧ノード２１５及び電源電圧端に各々ドレイ
   ン及びゲートが接続され、前記ラツチ回路２１２の出力
   端と連結される第１電圧ノード２１３にソースが接続さ
   れる第４絶縁ゲートトランジスタ２０９とを備え、 前記伝達手段２１４は、前記第１電圧ノード２１３と１
   つのビツトラインとの間にチヤネルが連結され、プログ
   ラム信号による所定のビツトライン選択信号２０４にゲ
   ートが接続される絶縁ゲートトランジスタ２１４を備え
   ることを特徴とする請求項１記載のプログラム最適化回
   路。
3. 【請求項３】 前記ビツトラインと接地電圧端との間に
   チヤネルが連結され、所定の放電信号２５１にゲートが
   接続される放電手段が更に備えることを特徴とする請求
   項２記載のプログラム最適化回路。
4. 【請求項４】 前記カラムデコーダ４００は、入力され
   たカラムアドレス信号と前記第２高電圧２０３とを選択
   的に出力する手段４０２，４０３，４０４を具備し、前
   記手段４０２，４０３，４０４がプログラム信号１１１
   によつて制御されることを特徴とする請求項１記載のプ
   ログラム最適化回路。
5. 【請求項５】 前記プログラム防止発生手段３００は、 前記データ入出力バツフア８００の出力とプログラム信
   号１１１とを入力するデータゲーテイング手段６００
   と、 前記第２高電圧２０３と前記データゲーテイング手段６
   ００との出力を入力し、前記プログラム信号がエネイブ
   ルされている間、所定のポンピングクロツクに応答し
   て、前記第２高電圧２０３を出力する第２高電圧ポンピ
   ング回路３２０と、 前記第２高電圧ポンピング回路３２０の出力にゲートが
   接続され、前記第２高電圧にドレインが接続される第１
   出力トランジスタ３０１と、 前記データゲーテイング手段６００の反転された出力に
   ゲートが接続され、前記第１出力トランジスタ３０１の
   ソースと接地電圧端との間にチヤネルが連結される第２
   出力トランジスタ３０３と、 前記第１及び第２出力トランジスタ３０１，３０３間に
   位置した出力端３１０とを備えることを特徴とする請求
   項１記載のプログラム最適化回路。
6. 【請求項６】 前記第１高電圧２０１のレベルが１５〜
   ２０Ｖであり、前記第２高電圧２０３のレベルが５〜１
   ０Ｖであることを特徴とする請求項１，２，４または５
   記載のプログラム最適化回路。
7. 【請求項７】 前記メモリセルアレイ１００の各々のメ
   モリストリング内にある接地選択トランジスタ１０４，
   １０８の共通ソースライン１０９と接地電圧端との間に
   チヤネルが連結され、プログラム信号１１１にゲートが
   接続される接地連結手段１１０を更に備えることを特徴
   とする請求項１記載のプログラム最適化回路。
8. 【請求項８】 複数のワードライン及びビツトラインに
   接続される複数個のメモリストリングからなり、前記１
   つのメモリストリングが１つのストリング選択トランジ
   スタと所定個数のメモリセルと接地選択トランジスタと
   から成るメモリセルアレイと、データバスとをもつ電気
   的に消去及びプログラム可能な半導体メモリ装置におい
   て、 所定レベルの第１高電圧を入力し、所定のポンピングク
   ロツクに応答して高レベルの電圧を前記ビツトラインに
   供給する第１高電圧ポンピング回路と、ラツチ回路と、
   該ラツチ回路の出力ノード及び前記ビツトラインとの間
   に連結される伝達手段とからなるプログラム電圧発生手
   段と、 前記複数のビツトラインと複数の接地電圧端との間に各
   々チヤネルが連結され、所定の放電信号にゲートが接続
   される放電手段と、 前記メモリストリングの各接地選択トランジスタの共通
   ソースラインと接地電圧端との間にチヤネルが連結さ
   れ、プログラム信号にゲートが接続される接地連結手段
   と、 所定レベルの第２高電圧を入力し、カラムアドレス信号
   とプログラム信号とに応答するカラムデコーダと、 前記複数のビツトラインとデータバスとの間にチヤネル
   が連結され、前記カラムデコーダの出力信号にゲートが
   各々連結される複数個のカラム選択トランジスタと、 外部から入ってくるデータを入力し、前記プログラム信
   号の状態によつて制御されるデータゲーテイング手段
   と、 該データゲーテイング手段とデータバスとの間に位置
   し、前記第２高電圧を入力して、前記データゲーテイン
   グ手段の出力状態により前記第２電圧または前記外部か
   ら入つてくるデータを前記データバスに出力するプログ
   ラム防止電圧発生手段とを備えることを特徴とするプロ
   グラム最適化回路。
9. 【請求項９】 前記プログラム発生手段の第１高電圧ポ
   ンピング回路は、一方の電極にポンピングクロツクの印
   加を受けるキヤパシタと、該キヤパシタの他方の電極に
   ドレイン及びゲートが接続される第１絶縁ゲートトラン
   ジスタと、該第１絶縁ゲートトランジスタのソースと接
   続される第２電圧ノードと、該第２電圧ノード及び第１
   絶縁ゲートトランジスタのゲートに各々ゲート及びソー
   スが接続され、前記第１高電圧にドレインが接続される
   第２絶縁ゲートトランジスタと、前記第２電圧ノード及
   び第１高電圧に各々ゲート及びドレインが接続され、前
   記１つのビツトラインにソースが接続される第３絶縁ゲ
   ートトランジスタと、前記第２電圧ノード及び電源電圧
   端に各々ドレイン及びゲートが接続され、前記ラツチ回
   路の出力端と連結される第１電圧ノードにソースが接続
   される第４絶縁ゲートトランジスタとを備え、 前記伝達手段は、前記第１電圧ノードと１つのビツトラ
   インとの間にチヤネルが連結され、前記プログラム信号
   によつて制御されるビツトライン選択信号にゲートが接
   続される絶縁ゲート電界効果トランジスタを備えること
   を特徴とする請求項８記載のプログラム最適化回路。
10. 【請求項１０】 前記カラムデコーダは、入力されたカ
    ラムアドレス信号と前記第２高電圧とを選択的に出力す
    る手段を備え、該手段がプログラム信号によつて制御さ
    れることを特徴とする請求項８記載のプログラム最適化
    回路。
11. 【請求項１１】前記プログラム防止電圧発生手段は、前
    記第２高電圧と前記データゲーテイング手段の出力を入
    力し、所定のポンピングクロツクに応答して、前記プロ
    グラム信号がエネイブルされている間、前記第２高電圧
    を出力する第２高電圧ポンピング回路と、該第２高電圧
    ポンピング回路の出力にゲートが接続され、前記第２高
    電圧にドレインが接続される第１出力トランジスタと、
    前記データゲーテイング手段の反転された出力信号にゲ
    ートが接続され、前記第１出力トランジスタのソース及
    び接地電圧端間にチヤネルが連結される第２出力トラン
    ジスタと、前記第１及び第２出力トランジスタ間に位置
    して、前記データバスと接続される出力端とを備えるこ
    とを特徴とする請求項８記載のプログラム最適化回路。
12. 【請求項１２】 前記第１高電圧のレベルが１５〜２０
    Ｖであり、前記第２高電圧レベルから５〜１０Ｖである
    ことを特徴とする請求項８，９，１０または１１記載の
    プログラム最適化回路。
13. 【請求項１３】 複数のワードライン及びビツトライン
    と、 該複数のワードライン及びビツトラインに接続される複
    数個のストリングとを有し、前記１つのメモリストリン
    グが１つのストリング選択トランジスタと所定個数のメ
    モリセルと１つの接地選択トランジスタとから成るメモ
    リセルアレイと、 前記複数のワードラインに連結されるロウデコーダと、 データバス及びデータ入出力バツフアと、 所定レベルの第２高電圧を入力し、カラムアドレス信号
    とプログラム信号とに応答するカラムデコーダと、 前記データバスと複数のビツトラインとの間に各々チヤ
    ネルが連結され、前記カラムデコーダの出力信号に各々
    のゲートが連結される複数個のカラム選択トランジスタ
    と、 所定レベルの第１高電圧を入力し、所定のポンピングク
    ロツクに応答して高レベルの電圧を前記ビツトラインに
    供給する第１高電圧ポンピング回路と、ラツチ回路と、
    該ラツチ回路の出力ノード及び前記ビツトラインとの間
    に連結される伝達手段とを有するプログラム電圧発生手
    段と、 前記複数のビツトラインと接地電圧端との間に各々チヤ
    ネルが連結され、所定の放電信号にゲートが接続される
    放電手段と、 前記メモリストリングの各接地選択トランジスタの共通
    ソースラインと接地電圧端との間にチヤネルが連結さ
    れ、プログラム信号にゲートが接続される接地連結手段
    と、 前記データ入出力バツフアの出力と前記プログラム信号
    とを入力するデータゲーテイング手段と、 前記データゲーテイング手段とデータバスとの間に位置
    し、前記第２高電圧を入力して、前記データゲーテイン
    グ手段の出力状態により前記第２高電圧または前記デー
    タ入出力バツフアの出力データを前記データバスに出力
    するプログラム防止電圧発生手段とを備えることを特徴
    とする電気的に消去及びプログラム可能な半導体メモリ
    装置。
14. 【請求項１４】 前記プログラム電圧発生手段の第１高
    電圧ポンピング回路は、 一方の電極でポンピングクロツクの印加を受けるキヤパ
    シタと、 該キヤパシタの他方の電極にドレイン及びゲートが接続
    される第１絶縁ゲートトランジスタと、 該第１絶縁ゲートのソースと接続される第２電圧ノード
    と、 該第２電圧ノード及び第１絶縁ゲートトランジスタのゲ
    ートに各々ゲート及びソースが接続され、前記第１高電
    圧にドレインが接続される第２絶縁ゲートトランジスタ
    と、 前記第２電圧ノード及び第１高電圧に各々ゲート及びド
    レインが接続され、前記１つのビツトラインにソースが
    接続される第３絶縁ゲートトランジスタと、 前記第２電圧ノード及び電源電圧端にドレイン及びゲー
    トが接続され、前記ラツチ回路の出力端と連結される第
    １電圧ノードにソースが接続される第４絶縁ゲートトラ
    ンジスタとを備え、 前記伝達手段は、前記電圧ノードと１つのビツトライン
    との間にチヤネルが連結され、プログラム信号によつて
    制御されるビツトライン選択信号にゲートが接続される
    絶縁ゲートトランジスタとを備えることを特徴とする請
    求項１３記載の電気的に消去及びプログラム可能な半導
    体メモリ装置。
15. 【請求項１５】 前記カラムデコーダは、入力されたカ
    ラムアドレス信号と前記第２高電圧とを選択的に出力す
    る手段を備え、該手段がプログラム信号によつて制御さ
    れることを特徴とする請求項１３記載の電気的に消去及
    びプログラム可能な半導体メモリ装置。
16. 【請求項１６】 前記プログラム防止電圧発生手段は、
    前記第２高電圧と前記データゲーテイング手段との出力
    を入力し、所定のポンピングクロツクに応答して、前記
    プログラム信号がエネイブルされている間、前記第２高
    電圧を出力する第２高電圧ポンピング回路と、該第２高
    電圧ポンピング回路の出力にゲートが接続され、前記第
    ２高電圧にドレインが接続される第１出力トランジスタ
    と、前記外部のデータ信号の反転された信号にゲートが
    接続され、前記第１出力トランジスタのソース及び接地
    電圧端の間にチヤネルが連結される第２出力トランジス
    タと、前記第１及び第２出力トランジスタの間に位置し
    て前記データバスと接続される出力端とを備えることを
    特徴とする請求項１３記載の電気的に消去及びプログラ
    ム可能な半導体メモリ装置。
17. 【請求項１７】 前記第１高電圧のレベルが１５〜２０
    Ｖであり、前記第２高電圧のレベルが５〜１０Ｖである
    ことを特徴とする請求項１３，１４，１５または１６記
    載の電気的に消去及びプログラム可能な半導体メモリ装
    置。
18. 【請求項１８】 複数のワードライン及びビツトライン
    に連結される複数個のメモリセルをもつメモリセルアレ
    イと、前記複数のワードラインに連結されるロウデコー
    ダと、カラムアドレス信号を受けるカラムデコーダと、
    データ入出力ラインと、データバス及びデータ入出力バ
    ツフアと、前記データバスと複数のビツトラインとの間
    に各々チヤネルが連結され、前記カラムデコーダの出力
    信号を各々のゲートで受ける複数個のカラム選択トラン
    ジスタとを備える電気的に消去及びプログラム可能な半
    導体メモリ装置において、 各々のビツトラインに、所定レベルの第１高電圧を入力
    し、所定のポンピングクロツクに応答して高レベルの電
    圧を前記ビツトラインに供給する第１高電圧ポンピング
    回路と、ラツチ回路と、該ラツチ回路と前記ビツトライ
    ンとの間に連結されてプログラム信号によるビツトライ
    ン選択信号によつて制御される伝達手段とを備えるプロ
    グラム電圧発生手段を連結し、 前記プログラム信号の状態により所定レベルの第２高電
    圧をポンピングして出力するプログラム防止電圧発生手
    段を前記データ入出力ラインとデータ入出力バツフアと
    の間に連結して、 前記プログラム信号がデイスエーブルされている間に、
    前記データ入出力バツフアの有効なデータを前記プログ
    ラム防止電圧発生手段と、カラム選択トランジスタと、
    ビツトラインと、伝達手段とを通じて前記ラツチ回路に
    記憶させる第１過程と、 前記プログラム信号がエネイブルされている間に、前記
    伝達手段を遮断して、前記第１高電圧を選択されたビツ
    トライン及びストリング選択トランジスタのゲートに供
    給すると共に、前記カラムデコーダの第２高電圧出力と
    前記第２高電圧ポンピング回路の出力とを非選択のビツ
    トラインに連結されるカラム選択トランジスタのゲート
    及びチヤネルに各々供給する第２過程とを備えることを
    特徴とするプログラム最適化方法。
19. 【請求項１９】 前記カラムデコーダは、前記プログラ
    ム信号の状態によりカラムアドレス信号と第２高電圧と
    を選択的に出力することを特徴とする請求項１８記載の
    プログラム最適化方法、
20. 【請求項２０】 前記第１電圧ポンピング回路は、前記
    ラツチ回路の出力端の電圧に対応して動作することを特
    徴とする請求項１８記載のプログラム最適化方法。
21. 【請求項２１】 前記プログラムプログラム防止電圧発
    生手段とデータ入出力バツフアとの間にデータ入出力バ
    ツフアの出力と前記プログラム信号とを入力するデータ
    ゲーテイング手段とを連結し、前記データゲーテイング
    手段が前記第２過程で入力データをデイスエーブルさせ
    ることを特徴とする請求項１８記載のプログラム最適化
    方法。
22. 【請求項２２】 前記第１及び第２高電圧のレベルが、
    前記第２過程で各々１５〜２０Ｖ及び５〜１０Ｖである
    ことを特徴とする請求項１８記載のプログラム最適化方
    法。
23. 【請求項２３】 複数のワードライン及びビツトライン
    に連結される複数個のメモリストリングを有し、前記１
    つのメモリストリングが１つのストリング選択トランジ
    スタと所定個数のメモリセルと１つの接地選択トランジ
    スタとから成るメモリセルアレイと、前記ワードライン
    に連結されるロウデコーダと、カラムアドレス信号を入
    力するカラムデコーダと、データ入出力ラインと、デー
    タバス及びデータ入出力バツフアと、前記データバスと
    複数のビツトラインとの間に各々チヤネルが連結され、
    前記カラムデコーダの出力信号を各々のゲートで受ける
    複数個のカラム選択トランジスタとを備える電気的に消
    去及びプログラム可能な半導体メモリ装置のプログラム
    最適化方法であつて、 各々のビツトラインに、所定レベルの第１高電圧を入力
    して、所定のポンピングクロツクに応答して高レベルの
    電圧を前記ビツトラインに供給する第１高電圧ポンピン
    グ回路と、ラツチ回路と、該ラツチ回路と前記ビツトラ
    インとの間に連結されるプログラム信号によるビツトラ
    イン選択信号によつて制御される伝達手段とを備えるプ
    ログラム電圧発生手段を連結し、 前記プログラム信号の状態により所定レベルの第２高電
    圧をポンピングして出力するプログラム防止電圧発生手
    段を前記データ入出力ラインとデータ入出力バツフアと
    の間に連結し、 プログラム信号にゲートが接続される接地連結手段を有
    してプログラム信号の制御によつて選択的に出力する手
    段を備え、 前記プログラム信号がデイスエーブルされている間に、
    前記データ入出力バツフアから入つてくるデータを前記
    プログラム防止電圧発生手段と、データバスと、カラム
    選択トランジスタと、ビツトラインと、前記伝達手段と
    を通じて前記ラツチ回路に記憶させるデータラツチ過程
    と、 前記プログラム信号がデイスエーブルされている間に、
    前記放電手段と接地連結手段をターンオンさせ、前記伝
    達手段をターンオフさせてからメモリセルアレイの選択
    されたメモリセルに記憶された情報を消去する消去過程
    と、 前記プログラム信号がエネイブルされている間に、前記
    第１高電圧を選択されたビツトラインとストリング選択
    トランジスタのゲートとに供給すると共に、前記カラム
    デコーダの第２高電圧出力と前記第２高電圧ポンピング
    回路の出力とを、非選択のビツトラインと連結されるカ
    ラム選択トランジスタのゲート及びチヤネルに各々供給
    するプログラム及びプログラム防止過程とを備えること
    を特徴とするプログラム最適化方法。
24. 【請求項２４】 前記カラムデコーダは、前記プログラ
    ム信号の状態によりカラムアドレス信号と第２高電圧と
    を選択的に出力することを特徴とする請求項２３記載の
    プログラム最適化方法。
25. 【請求項２５】 前記第１高電圧ポンピング回路は、前
    記ラツチ回路の出力端の電圧により動作することを特徴
    とする請求項２３記載のプログラム最適化方法。
26. 【請求項２６】 前記プログラム防止電圧発生手段とデ
    ータ入出力バツフアとの間に、前記データ入出力バツフ
    アの出力と前記プログラム信号とを入力するデータゲー
    テイング手段を連結し、前記データゲーテイング手段が
    前記プログラム及びプログラム防止過程で入力データを
    デイスエーブルさせることを特徴とする請求項２３記載
    のプログラム最適化方法。