KR950003347B1 - 불휘발성 반도체 기억장치 - Google Patents

Abstract

내용 없음.

Description

불휘발성 반도체 기억장치

제 1 도는 종래의 검증동작의 알고리즘을 나타낸 도면.

제 2 도는 본 발명의 1실시예에 따른 NAND셀형 EEPROM시스템의 구성예를 나타낸 도면.

제 3 (a)도 및 제 3(a) 도는 각각 제 2 도의 시스템을 LST메모리 카드에 적용한 경우의 사시도 및 평면도.

제 4 도는 제 2 도의 NAND셀형 EEPROM의 구체적인 구성예를 나타낸 도면.

제 5(a) 도 및 제 5 (b)도는 각각 제 4 도의 메모리셀 어레이의 하나의 NAND셀부분의 평면도 및 등가회로도.

제 6 (a)도 및 제 6 (b)도는 각각 제 5 (a)도의 6A-6A 및 6B-6B 단면도.

제 7 도는 동 EEPROM의 메모리셀 어레이 등가회로도.

제 8 도 및 제 9 도는 제 4 도의 행디코더부의 구성예를 나타낸 도면.

제10도는 제 4 도의 비트선 제어회로부의 구성예를 나타낸 도면.

제11도는 제 4 도의 데이터 입출력버퍼의 검증시의 데이터 제어회로를 나타낸 도면.

제12도는 실시예의 비검증시의 데이터입력파형을 나타낸 도면.

제13도는 실시예의 검증시의 데이터입력파형을 나타낸 도면.

제14도는 본 발명의 검증동작의 알고리즘을 나타낸 도면.

제15도는 펄스폭을 결정하기 위한 회로를 나타낸 도면.

제16도는 본 발명의 검증동작 알고리즘의 다른예를 나타낸 도면.

제17도는 CMOS 플립플롭형 센스앰프회로의 구성예를 나타낸 도면.

제18도는 보다 구체화한 CMOS 플립플롭형 센스앰프회로부의 구성예를 나타낸 도면.

제19도는 제18도의 좌측의 메모리셀을 독출하는 경우의 타이밍도.

제20도는 제18도의 우측의 메모리셀을 독출하는 경우의 타이밍도.

제21도는 독출시의 각 신호의 타이밍의 변형예를 나타낸 타이밍도.

제22도는 독출시의 각 신호의 타이밍의 다른 변형예를 나타낸 타이밍도.

제23도는 다른 실시예의 플립플롭형 센스앰프회로를 나타낸 도면.

제24도는 고속엑세스를 실현한 실시예의 EEPROM의 행디코더부의 구성을 나타낸 도면.

제25도는 동일하게 센스앰프겸 데이터 랫치부의 구성을 나타낸 도면.

제26도는 종래법에 따른 엑세스의 타이밍도.

제27도는 실시예에 따른 엑세스의 타이밍도.

제28(a)도 및 제28(b)도는 각각 종래와 본 발명의 실시예에 따른 엑세스 시간 단축상태를 나타낸 도면.

제29도는 본 발명의 다른 실시예에서의 제 4 도의 행디코더의 구체적인 구성예를 나타낸 도면.

제30도는 제10도의 비트선 제어회로부의 변형예를 나타낸 도면.

제31도는 본 발명의 다른 실시예에 따른 독출타이밍챠트.

제32도는 본 발명의 다른 실시예의 변형예에 따른 독출타이밍챠트.

제33도는 본 발명의 다른 실시예의 또다른 변형예에 따른 독출타이밍챠트이다.

* 도면의 주요부분에 대한 부호의 설명

1 : EEPROM칩 2 : 제어회로 LSI칩

3 : 카드본체 4 : 외부단자

11 : p형 실리콘기판(또는 p형 웰) 12 : 소자분리산화막

13 : 게이트접속막 14 : 부유게이트

149, 1410, 169, 1610 : 선택게이트 15 : 층간절연막

16 : 제어게이트 17 : CVD산화막

18 : 비트선 19 : 드레인측 확산층

21 : 메모리셀 어레이 22 : 행디코더

23 : 제어게이트 제어회로 24 : 기판전위 제어회로

25 : 데이터 입출력버퍼 26 : 비트선 제어회로

27 : 열디코더 28 : 어드레스 버퍼

51 : 링발진기 52, 53 : 카운터

54 : 리셋트신호 발생회로 CG1, CG2, …CG8 : 제어게이트선

SG1, SG2 : 선택게이트선

[산업상의 이용분야]

본 발명은 전기적으로 재기록이 가능한 불휘발성 반도체 기억장치(EEPROM)에 관한 것으로, 특히 NAND셀 구성의 메모리셀 어레이를 갖춘 EEPROM에 관한 것이다.

[종래의 기술 및 그 문제점]

EEPROM의 하나로서 고집적화가 가능한 NAND셀형 EEPROM이 널리 알려져 있는데, 이 NAND셀형 EEPROM은 하나의 메모리셀의 소오스와 인접하는 메모리셀의 드레인을 공용하는 형태로 직렬접속되어 구성된 복수개의 메모리셀을 1단위로해서 비트선에 접속되어 구성된다. 이 메모리셀은 통상 전하축적층과 제어게이트가 적층된 FETMOS구조를 갖추고 있다. 메모리셀 어레이는 p형 기판 또는 n형 기판에 형성된 p형 웰내에 집적형성 된다. NAND셀의 드레인측은 선택게이트를 매개해서 비트선에 접속되고, 소오스측도 선택게이트를 매개해서 소오스선(기준전위배선)에 접속된다. 메모리셀의 제어게이트는 메모리셀 어레이의 행방향의 메모리셀에 연속적으로 접속되어 워드선으로 된다.

상기와 같이 구성된 NAND셀형 EEPROM의 동작은 다음과 같다.

데이터기록동작은 비트선으로부터 가장 멀리 떨어진 위치의 메모리셀로부터 순서대로 이루어진다. 데이터를 기록하기 위해 선택된 메모리셀의 제어게이트에는 고전압 Vpp(=20V정도)가 인가되고, 이 메모리셀 보다도 비트선측에 있는 메모리셀의 제어게이트 및 드레인측의 선택게이트에는 중간전압 VppM(=10V정도)이 인가된다. 그리고 비트선에는 데이터에 따라 0V 또는 중간전압이 인가된다. 비트선에 0V가 인가된 때에는 그 0V의 전위가 선택 메모리셀의 드레인까지 전달됨으로써 드레인으로부터 부유게이트로 전자주입이 일어나게 된다. 이 전자주입에 의해 그 선택된 메모리셀의 임계치는 정방향으로 시프트되게 된다. 이 상태를 예컨대 데이터 "0"으로 한다. 그 반면에, 비트선에 중간전위가 인가된 때에는 전자주입이 일어나지 않으므로, 임계치는 변화하지 않고 부(負)에 멈추게 된다. 이 상태는 데이터"1"이다.

데이터소거는, NAND셀네의 모든 메모리셀에 대해 동시에 이루어진다. 즉, 모든 제어게이트를 0V로 하고, 비트선 및 소오스선을 부유상태로 하여, p형 웰 및 n형 기판에 고전압(20V)을 인가한다. 그에 따라, 모든 메모리셀에서 부유게이트의 전자가 p형 웰로 방출되어 임계치는 부방향으로 시프트되게 된다.

데이터독출동작은, 선택된 메모리셀의 제어게이트의 전위를 0V로 하고, 그 이외의 메모리셀의 제어게이트 및 선택게이트의 전위를 전원전위 Vcc(=5V)로 하여, 선택 메모리셀에서 전류가 흐르는지의 여부를 검출함으로써 이루어진다.

이상의 동작설명으로부터 명백히 알 수 있는 바와 같이, N형 EEPROM에서는 기록 및 독출동작시에 비선택 메모리셀이 전송게이트로서 작용한다. 이 관점에서, 기록이 이루어진 메모리셀의 임계치 전압에는 제한이 가해지게 된다. 예컨대, "0"이 기록된 메모리셀의 임계치의 바람직한 범위는 0.5~3.0V 정도로 된다. 데이터기록후의 경시변화(輕時變化), 메모리셀의 제조파라미터의 오차나 전원전위의 오차를 고려하면, 데이터기록후의 임계치 분포는 이것보다 작은 범위인 것이 요구된다.

상기 요구를 만족시키기 위해 종래에는 이하의 수법에 의해 데이터의 기록과 기록상태의 확인[검증(verify)]동작이 수행되었다. 제 1 도에 그 데이터기록과 기록상태의 확인동작을 나타내었다.

제 1 도는 1개의 제어게이트선(워드선)에 따른 512개의 메모리셀(즉 열어드레스 0~511)을 1페이지로 하고, 단위기록시간을 40μsec로 설정하여, 페이지 모드로 데이터기록과 검증(verify)동작을 반복하는 경우에서의 1페이지분의 데이터기록 기본알고리즘을 나타내고 있다.

먼저, 데이터기록 횟수를 나타내는 N이 N=1로 설정되고, 페이지내의 어드레스가 0으로 설정되면(S₁), 기록모드설정(S₂), 1페이지분의 데이터설정(S₃)을 거쳐 40μsec의 기록펄스폭으로 1페이지분의 데이터기록이 수행된다(S₄).

기록이 종료되면, 기록설정모드로 설정되고(S₅), 1페이지내의 데이터가 순차적으로 독출되어 기록상태가 충분한지의 여부가 확인된다(S₇). 기록이 충분하면 N＞100인지의 여부가 판정되고(S₈), NO이면 N이 증가되며(S₉) 페이지내 어드레스가 0으로 재설정되고(S₁₀) 다시 기록(S₂, S₃, S₄)과 검증(S₅, S₆)동작이 반복된다. 이와 같이 1회의 기록시간을 짧게 함으로써 기록과 검증동작이 빈번하게 반복되게 된다.

검증동작에서 데이터기록상태가 충분한 것이 확인되면, 페이지내 어드레스로부터 511에 도달하고 있는지의 여부가 판단되는데(S₁₁), 이때 NO이면 독출어드레스가 증가되고(S₂), 다음의 어드레스에 대해 마찬가지로 검증독출동작이 반복된다.

이상의 동작을 반복해서 1페이지분, 512개의 메모리셀의 데이터기록이 모두 충분한 것이 확인되면(S₁₁), 검증독출모드가 해제되고(S₁₃) 1페이지분의 데이터기록이 종료되게 된다.

데이터기록을 100회 반복해도 데이터기록이 종료되지 않는 경우에는(S8), 메모리셀에 어떤 이상이 있는 것이라고 간주되고, 그에 따라 검증독출모드가 해제되어(S14) 기록종료로 되게 된다.

상기 검증방식은 가장 기록하기 어려운 메모리셀에 주목해서 그 메모리셀이 충분히 기록될 때까지 기록동작을 반복하게 된다. 따라서, 기록이 충분히 이루어진 메모리셀에 대해서는 불필요한 기록동작이 반복되게 된다. 예컨대, 어떤 메모리셀의 임계치가 0.5V로까지 기록되어 있는 경우를 고려하면, 이상적으로는 이 상태가 유지되면 좋지만, 만일 기록부족상태의 메모리셀이 존재하면 그 메모리셀이 충분히 기록될 때까지 기록동작이 반복되는 결과, 이미 충분하게 기록되어 있는 메모리셀의 임계치가 불필요하게 상승해 버리게 된다.

이상과 같이 종래의 EEPROM에서는 가장 기록하기 어려운 메모리셀을 대상으로 기록동작이 반복되므로, 기록하기 쉬운 메모리셀에 대해 불필요한 임계치의 상승을 초래하게 된다. 임계치가 높아지면 그 메모리셀이 독출시에 전송게이트로서 작용할 때에 비선택 워드선의 전위(Vcc)와 임계치의 차가 작아지게 된다. 그 결과로서 독출시의 셀전위를 감소시켜 엑세스시간의 상승을 초래하게 되는 문제점을 일으키게 된다.

NAND셀형 EEPROM의 다른 문제로서, 센스앰프회로의 고속성능이 충분하지 않다는 문제가 있다.

종래 NAND셀형 EEPROM의 센스앰프회로로서는 신호동기식 인버터를 2개 이용하여 데이터 랫치기능을 갖게 한 것이 알려져 있다. 이와같은 인버터를 이용한 센스앰프회로로 방식에서는 데이터의 감지(sense)시에 회로임계치까지 비트선을 방전시킬 필요가 있기 때문에 고속으로 감지할 수 없게 된다. 고속감지동작을 가능하게 하기 위해서는, DRAM에서 이용되고 있는 플립플롭을 이용한 차동형 센스앰프를 적용하는 것을 생각할 수가 있다.

그러나, 이 경우에는 다음과 같은 문제가 있다. NAND셀형 EEPROM에서는 선택 메모리셀이 부(負)의 임계치를 갖는 경우에 셀전류가 흘러 비트선 전위가 하강하게 된다. 역으로 정(正)의 임계치를 갖는 메모리셀의 경우에는 셀전류가 흐르지 않게 된다. 상기한 사실로부터, 비트선 전위는 프리챠지레벨 그대로이므로 DRAM에서 이루어지고 있는 것과 마찬가지로, 센스앰프회로에 대해 한쌍의 비트선을 접속시켜 양자를 동전위로 프리챠지한 후 데이터독출을 행하면, 비트선 전위는 참조전위에 비해 낮은 전위나 동전위로 되게 된다. 따라서, 프리챠지 전위로 유지되는 비트선에 대해서는 DRAM에서는 센스앰프를 그대로 이용해도 독출을 할 수 없게 된다.

이와 같이, 종래의 EEPROM의 인버터를 이용한 센스앰프회로는 고속의 감지가 어렵고, DRAM에서와 같은 플립플롭형 센스앰프를 이용한다하더라도 그대로는 감지동작을 수행할 수 없게 되는 경우가 있다.

더욱이, 먼저 설명한 바와 같이 NAND셀형 EEPROM에서는 비선택 메모리셀이 전송게이트로서 이용되기 때문에, 데이터의 독출이나 기록시에 그 제어게이트를 예컨대 Vcc로 충전시킬 필요가 있다. 이 경우, 제어게이트는 워드선으로서 다수의 메모리셀이 접속되기 때문에 부하용량이 대단히 크고, 그 상승시간이나 하강시간이 액세스시간의 많은 비율을 점하게 된다. 따라서, 고속액세스가 어렵게 되는 문제가 있다.

데이터의 독출시, 구체적으로 비선택 메모리셀의 제어게이트의 충전에 대해 설명한다.

데이터의 독출은 먼저 비트선을 Vcc로 충전한 후에 선택 NAND셀 블럭의 비선택 메모리셀의 제어게이트와 소오스측 및 드레인측의 선택게이트를 동일한 타이밍에서 Vss상태로부터 Vcc로 충전시킨다. 선택 메모리셀의 제어게이트는 회로상 Vss로 충전되도록 제어되지만, 원래 Vss로 고정되어 있다.

상기의 상태에서, 만일 선택 메모리셀의 임계치가 부이면 셀전류가 흘러 비트선 전위는 Vss로 방전되고, 만일 선택 메모리셀의 임계치가 정이면 셀전류가 흐르지 않아 비트선 전위는 "H"레벨을 유지하게 된다. 이 비트선 전위를 센스앰프로 감지하게 되는 것이다.

NAND셀형 EEPROM에서는, 기록후에 메모리셀의 임계치가 Vcc 이하로 설정되어 있을 필요가 있고, 테스트 모드에서의 기록후의 메모리셀의 임계치 분포를 조사하는 것이 통상 이루어지고 있다. 이 경우에는 선택된 메모리셀의 제어게이트에 정의 전압을 인가하고(예컨대 1V, 2V), 셀전류가 흐르는지를 판정하여 임계치 분포를 도출하며, 통상의 독출모드와 동일한 타이밍에서 회로를 동작시킨다.

더욱이, 종래 소거측의 메모리셀의 임계치 분포는 상세하게 측정하는 것이 곤란했다. 그러나, 신뢰성 시험 등의 중요성으로부터 선택 메모리셀의 제어게이트에 부의 전압을 인가하여 임계치 분포를 얻는 방법이 검토되기 시작하였다.

상기와 같이 종래의 검출모드에서는 제어게이트와 소오스측, 드레인측 선택게이트의 충방전을 동일한 타이밍에서 수행하고 있다. 여기서 선택된 제어게이트에 부전압을 인가하여 부의 임계치 분포 측정 혹은 소거의 검증독출동작을 수행하는 경우를 생각해 보다.

예컨대, 메모리셀의 임계치가 -2V로 되어 있는지의 여부를 조사하는 경우를 예로 들어 설명한다.

이 경우, 선택 메모리셀의 제어게이트에 -2V, 비선택 메모리셀의 제어게이트에 Vcc를 인가하고, 각 셀전류가 흐르는지의 여부를 검출한다. 이때, 선택 메모리셀의 제어게이트는 Vss로부터 -2V로 충전되지만, NAND셀형 EEPROM의 경우에는 1개의 제어게이트에 많은 메모리셀이 접속되어 있으므로, 그 상승에는 μsec단위의 시간을 요하게 된다.

따라서, 만일 선택 메모리셀이 -1V정도의 임계치를 갖는 경우에는 선택 메모리셀의 제어게이트가 Vss로부터 -2V로 이행하는 단계에서 선택 메모리셀은 잠깐 ON상태로 되고, 선택 메모리셀의 제어게이트가 -1V 이하로 된 단계에서 비로소 OFF상태로 되게 된다.

이때, 선택게이트는 선택 메모리셀의 제어게이트와 동일한 타이밍에서 Vcc로 충전되어 제어게이트가 Vss로부터 -1V에 이르는 동안 셀전류가 흘러 비트선 전위가 충전되어 버리게 된다.

그에 따라, 선택 메모리셀의 제어게이트가 -2V로 충전된 단계에서 셀전류가 흐르는지의 여부를 조사할 수 없게 된다.

따라서, 선택 메모리셀의 제어게이트에 부전압을 인가하여 메모리셀의 임계치를 조사할 경우, 선택 메모리셀의 제어게이트와 선택게이트를 동시에 충전시키는 종래의 방법에서는 선택 메모리셀의 제어게이트가 테스트전압으로 충전되기 전에 셀전류가 흘러 버려 정확한 검지를 할 수 없게 되는 문제가 있었다.

[발명의 목적]

이에 본 발명은 상기와 같은 문제점들을 해결하기 위해 이루어진 것으로, 비트선마다의 검증동작에 의해 1페이지중의 "0"기록(전자주입)을 행하는 메모리셀에 있어서, 주입동작이 불충분한 메모리셀에 관해서는 재기록동작을 행하지만, 기록이 충분하게 이루어진 메모리셀에 대해서는 그이상 전하주입이 일어나지 않도록 하는 검증제어를 가능하게 한 EEPROM을 제공함에 그 목적이 있다.

본 발명의 다른 목적은 플립플롭형 센스앰프회로를 이용하여 데이터독출을 가능하게 한 EEPROM을 제공함에 있다.

본 발명의 또다른 목적은 고속엑세스가 가능하고, 또 메모리셀 소거시의 임계치의 정확한 검지가 가능한 EEPROM을 제공함에 있다.

[발명의 구성 및 적용]

본 발명의 제 1 국면(局面)의 EEPROM은, "0"이 기록된 메모리셀에 대해서는 검증독출을 행하여 랫치한 데이터를 파괴하지 않고 검증재기록을 행하도록 된 것을 특징으로 하고 있다. 구체적으로는 1페이지분의 메모리셀군에 기록이 부족한 메모리셀이 있는 경우에, 기록이 이루어져야 할 비트선에 대해서는 검증독출하여 랫치한 데이터를 추가기록시의 데이터로 하고, 소거상태를 유지해야 할 비트선에 대해서는 검증독출하여 랫치한 데이터를 반전시켜서 추가기록시의 데이터로 하도록 상기 센스앰프겸 데이터 랫치회로의 데이터를 제어하는 수단을 갖추고 있다.

본 발명의 제 1 국면에 의하면, "0"이 기록된 메모리셀의 검증독출데이터를 파괴하지 않고 다음의 재기록을 수행함으로써, 주입이 불충분한 메모리셀에 대해서는 재차 주입동작이, 주입이 충분한 메모리셀에 대해서는 비트선에 중간전위를 인가함으로써 주입을 막는 동작이 이루어져 비트선마다의 검증동작이 가능하게 된다.

데이터기록후 독출동작을 행하고, 외부제어회로에 있어서 설정데이터와 비교를 행하여, 충분한 기록이 이루어진 셀에 대해서는 데이터가 "0"으로부터 "1"로 변화되므로 다시 데이터를 설정하여 재기록하는 수법도 생각할 수 있다. 그러나, 이것은 외부제어회로에 큰 부담을 주는 외에 검증시마다 1페이지분의 데이터를 모두 비교할 필요가 생기므로 기록시간의 증가를 초래하는 등 문제점이 크다. 본 발명에 의하면, 외부 제어회로로부터 인가되는 데이터를 변경시키지 않고, 비트선마다 검증을 행할 수 있게 된다.

이상 설명한 바와 같이, 본 발명의 제 1 국면에 의하면, 비트선마다 검증동작을 행함으로써, 종래와 같은 과잉기록을 없애 선뢰성 향상을 도모하여 고속성능을 실현한 EEPROM을 얻을 수 있게 된다.

본 발명의 제 2 국면의 EEPROM은, 데이터 랫치겸 센스앰프를 NMOS 플립플롭을 구성하는 2개의 NMOS 트랜지스터 사이 및 PMOS 플립플롭을 구성하는 2개의 PMOS 트랜지스터 사이에서 전류구동능력을 다르게 한 CMOS 플립플롭에 의해 구성하고, 또 NMOS 플립플롭과 PMOS 플립플롭을 독출어드레스에 따라 다른 타이밍에서 활성화시키도록 된 것을 특징으로 하고 있다.

본 발명의 제 2 국면에 의하면, 전류구동능력이 다른 트랜지스터쌍을 이용한 플립플롭형 센스앰프는, 전류 구동능력이 같은 트랜지스터를 이용한 플립플롭의 2개의 게이트에 전위차를 인가하면 등가로 되기 때문에, 참조전위와 감지전위가 같은 경우에도 소망하는 안정상태로 플립플롭을 동작시키는 것이 가능하게 된다. 이 경우, NMOS 플립플롭과 PMOS 플립플롭의 활성화 타이밍을 독출어드레스에 따라 다르게 하여, 2개의 노드중 어느 한측의 데이터를 감지하는가에 따라 한쪽의 활성화를 선행시킴으로써, 에러없이 데이터를 검출할 수 있게 된다.

본 발명의 제 2 국면에 의하면, 플립플롭형 센스앰프회로를 이용하여 고속감지동작을 실현한 EEPROM을 제공할 수 있게 된다.

본 발명의 제 3 국면의 EEPROM은, 비선택 메모리셀의 제어게이트의 충전을 비트선의 충전과 동시에 행하도록 된 것을 특징으로 한다. 즉, 통상의 독출 등(랜덤 액세스)에 있어서는 비선택 메모리셀의 제어게이트의 충전을 소오스측 및 드레인측 선택게이트의 적어도 하나보다도 선행해서 수행한다. 다음으로, 메모리셀 소거시의 임계치의 판정을 행하는 경우에는 독출모드에 있어서 비선택 메모리셀의 제어게이트를 부로 충전시키는 타이밍보다 늦게 선택게이트의 충전이 개시되는 것을 특징으로 한다. 즉, 제어게이트가 완전히 부의 테스트전압으로 설정되기까지는 선택게이트를 닫아 놓음으로써 비트선이 방전되는 것을 방지하게 된다. 그리고, 제어게이트가 완전히 부위 테스트 전압으로 설정된 후, 선택게이트가 ON되도록 선택게이트의 충전을 늦게 수행하게 된다.

본 발명의 제 3 국면에 의하면, 비선택 메모리셀의 제어게이트의 충전을 비트선과 동시에 행하도록 했으므로, 메모리셀의 고속액세스가 가능하게 된다. 더욱이, 비선택 메모리셀의 제어게이트가 Vss로부터 부전압으로 충전되는 과정에서도 선택게이트가 닫혀 있으므로, 비트선 전위는 방전되지 않게 된다. 제어게이트가 부의 테스트전압으로 완전히 설정된 후 선택게이트가 ON되므로, 확실히 임계치의 판정이 가능하게 된다.

따라서, 본 발명의 제 3 국면에 의하면, NAND셀형 EEPROM의 고속엑세스가 가능하게 됨과 더불어 NAND셀형 EEPROM에 있어서 소거시의 임계치 분포를 정확하게 측정할 수 있게 된다.

[실시예]

이하, 본 발명의 실시예를 도면을 참조해서 설명한다.

제 2 도는 본 발명의 1실시예에 따른 NAND셀형 EEPROM시스템의 구성예를 나타낸 것으로, 복수의 NAND셀형 EEPROM칩(1)은 후에 상술할 알고리즘에 따라 제어하기 위한 제어회로 LSI칩(2)에 의해 재기록된다.

제 3 (a)도 및 제 3 (b)도는 각각 제 2 도의 시스템을 LSI 메모리 카드에 적용한 경우의 사시도 및 평면도를 나타낸 것이다. 이 LSI 메모리 카드는 카드본체(3)에 4개의 EEPROM칩(1)과 1개의 제어회로 LSI칩(2)을 탑재하고 있고, 외부단자(4)에 의해 외부와의 신호의 송수신을 행하도록 되어 있다.

제 4 도는 제 2 도의 NAND셀형 EEPROM의 구체적인 구성예를 나타낸 것이다.

제 4 도에 의하면, 본 EEPROM은 메모리셀 어레이(21)와 메모리셀 어레이(21)에 대해 데이터기록 및 독출을 수행하기 위한 비트선 제어회로(26)를 갖추고 있다. 비트선 제어회로(26)는 데이터 입출력버퍼(25)에 접속되어 있다. 제어게이트 제어회로(23)는 메모리셀 어레이(21)의 행디코더(22)에 의해 선택되는 제어게이트선에 데이터기록, 소거, 독출 및 검증의 각 동작에 대응해서 소정의 제어신호를 출력하는 것이고, 기판전위 제어회로(24)는 셀이 구성되는 p형 웰을 통상은 0V, 소거시에는 Vpp(~20V)로 제어하는 것이다. 입력된 어드레스는 어드레스 버퍼(28)를 통해 행디코더(22) 및 열디코더(27)에 전달된다.

제 5 (a)도 및 제 5 (b)도는 각각 제 4 도의 메모리셀 어레이(21)의 하나의 NAND셀부분의 평면도 및 등가회로도이고, 제 6 (a)도 및 제 6 (b)도는 각각 제 5 (a)도의 6A-6A 및 6B-6B 단면도이다.

소자분리산화막(12)으로 둘러 싸인 p형 실리콘기판(또는 p형 웰; 11)에 복수개의 NAND셀로 이루어진 메모리셀 어레이가 형성되어 있다. 하나의 NAND셀에 주목해서 설명한다.

본 실시에에서는 8개의 메모리셀(M1~M8)이 직렬접속되어 하나의 NAND셀을 구성하고 있다. 메모리셀은 각각, 기판(11)에 게이트접속막(13)을 매개해서 부유게이트(14; 141, 142, …, 148)가 형성되고, 그 위에 층간 절연막(15)을 매개해서 제어게이트(16; 161, 162, …, 168)가 형성되어 구성되어 있다. 이들 메모리셀의 소오스, 드레인인 n형 확산층(19)은 인접하는 메모리셀끼리가 소오스 및 드레인을 서로 공용하는 형태로 직렬 접속되어 있다. NAND셀의 드레인측 및 소오스측에는 각각 메모리셀의 부유게이트 및 제어게이트와 동시에 형성된 선택게이트 149 및 169와 1410 및 1610이 설치되어 있다.

상기와 같이 소자형성된 기판상은 CVD산화막(17)에 의해 덮여지고, 그 위에 비트선(18)이 배설되어 있다. 비트선(18)은 NAND셀의 일단(一端)의 드레인측 확산층(19)에 접촉되어 있다.

메모리셀의 행방향으로 늘어 선 NAND셀의 제어게이트(16)는 행방향의 메모리셀의 공통의 제어게이트선(CG1, CG2, …, CG8)으로서 배설되어 있다. 이들 제어게이트선은 워드선으로 된다. 선택게이트(149, 169, 1410, 1610)도 각각 행방향의 선택게이트의 공통의 선택게이트선(SG1, SG2)으로서 배설되어 있다.

제 7 도는 상기와 같이 구성된 NAND셀이 매트릭스 형태로 배열된 메모리셀 어레이의 등가회로를 나타낸 것이다.

제 8 도 및 제 9 도는 제 4 도의 디코더(22)의 구체적인 구성예를 나타낸 것으로, 제 8 도에 있어서는 NAND게이트(G1)에 의해, 어드레스(Ai)와 이네이블신호(RDENB)에 따라 하나의 NAND셀 블럭이 선택된다. 게이트(G1)의 출력중 하나는 인버터(I1)를 매개해서 E타입 n챈널 MOS 트랜지스터(Qn9)와 E타입 p챈널 MOS 트랜지스터(Qp6)로 이루어진 전송게이트를 매개해서 노드(N5)에 접속되어 있고, 게이트(G1)의 출력중 다른 하나는 인버터를 매개하지 않고 E타입 n챈널 MOS 트랜지스터(Qn10)와 E타입 p챈널 MOS 트랜지스터(Qp7)로 이루어진 전송게이트를 매개해서 노드(N5)에 접속되어 있다. 이들 전송경로는 제어신호(ERASE, /ERASE; 여기서, /는 반전신호를 나타내는 것으로, 이하에서도 계속 이와 같이 표기하기로 한다)에 의해 독출, 기록의 경우와 소거의 경우에 따라 선택된다.

D타입 n챈널 MOS 트랜지스터(QD3, QD6)는 각각 노드(N1, N3)를 승압시키기 위한 트랜지스터이다. I타입 n챈널 MOS 트랜지스터(QI1), E타입 n챈널 MOS 트랜지스터(Qn11, Qn12)는 고전위(Vpp)를 노드(N3)에 전송하기 위한 펌프(pump)회로를 구성한다. D타입 n챈널 MOS 트랜지스터(QD2, QD4, QD5)는 각각 노드 N5와 N1, N1과 N2, N2와 N3를 전기적으로 분리시키기 위한 트랜지스터이다.

제 9 도에 있어서, E타입 n챈널 MOS 트랜지스터(Qn14, Qn16, Qn18, Qn20, Qn22, Qn24, Qn26, Qn28, Qn30, Qn32)는 선택게이트 및 제어게이트를 각각 선택적으로 접지시키기 위한 트랜지스터이고, E타입 n챈널 MOS 트랜지스터(Qn13, Qn15, Qn17, Qn19, Qn21, Qn23, Qn25, Qn27, Qn29, Qn31)는 제 4 도의 제어게이트 제어회로(23)의 출력을 각각 선택게이트(SG1, SG2), 제어게이트(CG1~CG8)에 선택적으로 전송하기 위한 트랜지스터이다.

상기와 같이 구성된 제 8 도 및 제 9 도의 디코더(22)의 각 노드에서의 동작을 다음과 같이 설명한다.

데이터독출시에는 소거신호 ERASE는 "L",/ERASE는 "H"이다. 어드레스신호(Ai)와 이네이블신호(RDENB)가 "H"로 되어 선택된 경우, 노드{N5, N1, N2, N3)는 Vcc, 노드(N4)는 0V로 된다. 이때, 클럭(øL)은 "H"이다. 이후 클럭(øL)이 "L"로 되고 클럭(øB)이 "H"로 되면, 노드(N1,N3)는 전원전위(Vcc)보다 높은 전위(Vcc+Vth)로 되고, 소망하는 독출전압이 선택게이트(SG1,SG2) 및 제어게이트(CG1~CG8)에 출력되게 된다. 예컨대, 제어게이트(CG2)가 선택된 경우에는 SG1,SG2,CG1 및 CG3~CG8은 Vcc로 되고 CG2은 0V로 된다. 검증독출의 경우에는 선택된 제어게이트(CG2)은 0.5V로 된다.

데이터기록의 경우에는 소거신호 ERASE는 "L",/ERASE는 "H"이다. 따라서, 독출과 마찬가지로 선택된 블럭에서는 노드(N1,N2,N3,N5)는 Vcc, 노드(N4)는 0V이다. 이후, 링발진기(ring oscillator)의 출력(øR)이 출력되면, 선택된 블럭의 노드(N1, N2, N3, N5)는 Vpp(~20V)로 된다. 이후 클럭(øL)이 "L"로 되고 클럭(øB)이 "H"로 되면, 노드(N1, N3)는 Vpp+Vth로 되고, 선택게이트(SG1, SG2) 및 제어게이트(CG1~CG8)에는 소망하는 전압이 출력되게 된다. 예컨대, 제어게이트(CG3)가 선택된 경우에는 SG1은 VM(~10V)으로 되고, CG1, CG2는 VH로 되며, CG3는 Vpp로 되고, CG4~CG8은 VM으로 되며, SG2는 0V로 된다.

데이터소거의 경우에는 소거신호 ERASE가 "H",/ERASE가 "L"로 된다. 그에 따라 선택된 블럭의 노드(N1, N2, N3, N5)는 0V로 되고, 노드(N4)는 Vcc로 되며, 선택게이트(SG1, SG2) 및 제어게이트(CG1~CG8)는 0V로 된다. 비선택 블럭에서는 기록시와 마찬가지로 노드(N1, N3)가 Vpp+Vth로 되고, 선택게이트(SG1, SG2) 및 제어게이트(CG1~CG8)는 Vpp로 된다.

이상의 동작에 있어서, 셀이 형성되는 p형 웰에 인가되는 전위(Vwell)는 제 4 도의 기판전위 제어회로(24)의 출력에 의해 제어된다. 이 출력에 의해 p형 웰의 전위(Vwell)는 데이터소거시에만 Vpp로 되고, 그이외의 경우에는 0V로 유지된다.

제 10도는 제 4 도의 비트선 제어회로(26)의 구체적인 구성예를 나타낸 것으로, 센스앰프/데이터 랫치회로는 E타입 p챈널 MOS 트랜지스터(Qp1, Qp2) 및 E타입 n챈널 MOS 트랜지스터(Qn1, Qn2)를 이용한 신호동기식 인버터와, E타입 p챈널 MOS 트랜지스터(Qp3, Qp4) 및 E타입 n챈널 MOS 트랜지스터(Qn3, Qn4)를 이용한 신호동기식 인버터의 조합에 의해 구성되어 있다.

E타입 n챈널 MOS 트랜지스터(Qn5, Qn6)는 어드레스에 따라 선택되는 열선택신호(CSLi)에 의해 온, 오프되어 데이터 입출력선(IO/IO)과 이 센스앰프/데이터 랫치회로 사이의 데이터 전송을 제어하기 위한 전송게이트이다.

1어드레스가 8비트로 구성된 경우에는, CSLi는 8개의 비트선에 대해 공통의 신호로 된다.

E타입 n챈널 MOS 트랜지스터(Qn7)는 센스앰프/데이터 랫치회로와 비트선(BLi)의 데이터 전송을 제어하는 전송게이트이다. 독출시에는 클럭(øCD)이 "H", 기록시에는 클럭(øCD)이 VM(~10V)으로 되어, 이 MOS 트랜지스터(Qn7)에 의해 데이터의 전송이 이루어진다.

E타입 p챈널 MOS 트랜지스터(Qp5)는 비트선 프리챠지용 트랜지스터이다. 제어신호(/PRE)가 "L"로 되면, 이 MOS 트랜지스터(Qp5)가 온되어 비트선(BLi)이 Vcc=5V로 프리챠지되게 된다.

E타입 n챈널 MOS 트랜지스터(Qn8)는 리셋트용 트랜지스터이다. 제어신호(RESET)가 "H"로 되면, 이 MOS 트랜지스터(Qn8)가 온되어 비트선(BLi)이 접지전위로 리셋트된다.

D타입 n챈널 MOS 트랜지스터(QD1)는 고전위가 메모리셀에 인가되는 데이터소거시에 트랜지스터(Qp5, Qn8)에 고전위가 인가되지 않도록 하기 위한 트랜지스터로서, 클럭(øCU)을 "L"로 함으로써 MOS 트랜지스터(QD1)가 오프되어 MOS 트랜지스터(Qp5, Qn8)에는 고전위가 인가되지 않게 된다.

제10도의 제어회로의 각 모드에 따른 동작을 설명한다.

데이터독출시에는 클럭(øA1, øB1)이 "H"로 되고, 클럭(øA2, øB2)이 "L"로 되어 플립플롭은 비동작상태로 된다. 이때 열선택신호(CSLi)는 "L", 클럭(øCD)은 "H", 클럭(øCU)은 "H", 제어신호 /PRE는 "H", RESET는 "L", VBT는 Vcc이다. 그 다음에 제어신호(/PRE)가 "L"로 되어 비트선(BLi)이 Vcc로 프리챠지된다. 한편, 제어신호(/PRE)가 "H"로 되어 비트선(BLi)이 부유상태로 되면, 워드선을 소정의 전위로 하여 메모리셀의 데이터가 독출되게 된다. 이 독출된 데이터에 의해 비트선(BLi)은 "H"나 "L"로 된다.

øA1를 "L", øA2를 "H"로 하면 비트선의 전위에 따라 노드(node2)의 전위가 확정되고, øB1을 "L", øB2를 "H"로 하면 데이터가 랫치상태로 된다. 열선택신호(CSLi)를 "H"로 함으로써 데이터는 입출력선(IO, /IO)으로 전송되게 된다.

제11도에 데이터 입출력버퍼(25)의 구성예를 나타내고, 제12도에 비검증시의 데이터 입력파형을 나타낸다. 비검증시의 데이터기록시에는, 먼저 제10도의 비트선 제어회로(26)의 클럭(øCD)이 "L"로 되어 비트선(BLi)과 센스앰프가 분리된다.

"0"이 기록된 비트선에 연결된 IO에는 Vss가, IOB에는 Vcc가 출력되고, 열선택신호(CSLi)가 어드레스 신호에 따라 선택되어 node1이 IO와, node2가 IOB와 연결된다. 그에 따라 node1이 Vss로, node2가 Vcc로 된다. IO 및 IOB는 열선택신호(CSLi)가 "L"로 될 때까지 각각 Vss, Vcc로 유지되고, node1이 Vss, node2가 Vcc의 상태로 될 때 랫치된다.

"1"이 기록된 경우도 마찬가지로 해서 IO에는 Vcc가, IOB에는 Vss가 출력되고, node1이 Vcc, node2가 Vss의 상태로 될 때 랫치된다.

1페이지분의 데이터가 랫치되면, 클럭(øCD)이 "H"로 된다. 클럭(øCD)과 VBT가 전원전위(Vcc)로부터 중간전위(VM)로 되고, 데이터에 따라 비트선 전위는 VM이나 0V로 된다. 기록이 종료되면, VBT와 øCD는 Vcc로 되고, øA1, øB1가 "H", øA2, øB2가 "L"로 되며, RESET가 "H"로 되어 리셋트된다.

그 다음에는 검증동작으로 이행하여 독출동작이 수행된다. 검증시의 독출에서는 선택워드선에 0.5V가 인가된다. 즉 선택 메모리셀의 임계치가 0.5V 이상이면 "0"이 기록된 상태, 0.5V 이하이면 소거상태("1")로 간주된다. 따라서, 검증은 "0"으로 되어야 할 메모리셀이 충분히 주입동작이 이루어져 "0"으로 되면 OK, 전자주입동작이 불충분하여 "1"로 독출되면 NG로 재차의 기록이 필요하다고 판정된다.

"0"이 기록된 경우에 대해 생각해 보자.

주입이 충분히 이루어져 "0"이 검증독출된 경우에는, 셀전류가 흐르지 않아 독출동작후 센스앰프회로의 노드(node1)에는 Vcc가, node2에는 Vss가 랫치되어 있다. 이 셀은 재차의 기록동작은 불필요하므로, 검증재기록시에는 node1에는 Vcc가, node2에는 Vss가 랫치되면 좋다. 즉, 독출동작후 랫치한 데이터를 유지한 채 재기록모드로 들어가면 좋다.

전자주입이 불충분하여 "1"이 검증독출된 경우에는 셀전류가 흘러 독출동작후 센스앰프회로의 노드(node1)에는 Vss가, node2에는 Vcc가 랫치되어 있다. 이 셀은 재차의 기록동작이 필요하므로, 검증재기록시에는 node1에는 Vss가, node2에는 Vcc가 랫치되면 좋다. 즉, 이 경우에도 독출동작 후 랫치한 데이터를 유지한 채 재기록모드로 들어가면 좋다.

이상과 같이, "0"이 기록된 셀의 검증동작에 관해서는 검증독출시에 랫치한 데이터를 그대로 유지한 채 다음의 재기록모드로 들어가면, 주입이 충분한 셀에는 비트선에 중간전위가 인가되어 불필요한 전자주입을 방지하게 되고, 주입이 불충분한 셀에는 비트선에 Vss가 인가되어 재주입이 이루어져 비트마다 검증이 가능하게 된다.

"1"이 기록된 경우에 대해 생각해 보다.

이 경우에는 전자주입이 이루어지지 않는 바, 메모리셀은 소거상태를 유지한 상태 그대로이고, 임계치는 부의 상태이다. 이 경우, 검증독출후에 있어서 센스앰프회로의 노드(node1)에는 Vss가, node2에는 Vcc가 랫치되어 있다. 이 셀은 다음의 재기록모드에 있어서도 주입이 이루어지지 않도록 하기 위해 node1에는 Vcc를 node2에는 Vss를 랫치시킬 필요가 있다. 즉, "0"이 기록된 경우에는 역으로 랫치 데이터를 반전시켜 줄 필요가 있다.

이상을 종합해 보면, "0"이 기록된 메모리셀에 대해서는 검증독출시에 랫치한 데이터를 이용하고, "1"이 기록된 메모리셀에 대해서는 검증독출시에 랫치한 데이터를 반전시켜 주면 좋다. 즉, 재기록시 외부 제어회로로부터 전송되어 온 데이터가 "0"이면 랫치 데이터를 유지하고, "1"이면 랫치 데이터를 반전시켜 주면, 외부제어회로로부터의 데이터를 변화시키지 않고 비트마다 검증동작을 달성할 수 있게 된다.

이상의 조건을 달성하기 위한 구체적인 검증제어동작을 이하에 설명한다.

검증모드로 들어가면, 검증제어신호(øVER)가 "H"로 랫치되어 검증동작이 완료될 때까지 "H"가 유지된다. 검증모드시의 데이터 전송의 파형도를 제13도에 나타낸다.

먼저, 제어신호(øVER)가 "H"의 상태에 있어서, IO는 Vcc로 고정된다. 이 상태에서, 기록제어신호(WESB)가 "L"로 천이하면 제11도의 회로에 있어서 IOB도 마찬가지로 Vcc로 고정된다. 그후, 열선택신호(CSLi)가 Vcc로 된다.

그 다음에 제어신호(WESB)가 "H"로 천이한 때에 데이터가 확정되지만, "0"이 기록된 경우에는 제11도의 제어회로에 있어서 IOB는 Vcc를 유지한다. "1"이 기록된 경우에는 제11도의 회로에 있어서 IOB는 Vcc로부터 Vss로 반전된다. 그후, 열선택신호(CSLi)가 Vss로 된다.

이상의 조건을 기초로하여 "0"기록에서 주입이 충분하게 이루어진 경우, "0"기록에서 주입이 불충분하게 이루어진 경우 및 "1"이 기록된 경우의 3종류 각각의 경우에 대해 제13도를 참조해서 설명한다.

제13도에 있어서, 전자주입이 충분하게 이루어진 경우에는 검증독출에 의해 노드(node1)에는 Vcc가, node2에는 Vss가 랫치되어 있다. 열선택신호(CSLi)가 Vcc로 된 때, IO, IOB에는 모두 Vcc가 출력되고 있다. 이때 IOB로부터 열게이트 트랜지스터(Qn5), node2, 클럭신호동기식 인버터의 트랜지스터(Qn1, Qn2)를 통해 전류경로가 생겨 node2의 전위가 상승하게 되지만, 트랜지스터(Qn5)가 5극관동작을 하고 있으므로 여기서의 전압강하성분이 크기 때문에, node2의 전압상승은 1V 이하로 억제되게 된다. 따라서, 랫치데이터가 파괴되지 않게 된다. 그 다음에 제어신호(WESB)가 "H"로 천이하지만, IO, IOB는 변화하지 않고 Vcc를 유지하게 된다. 그후, 열선택신호(CSLi)가 Vss로 되면, node1은 Vcc로, node2는 Vss로 되어 검증독출직후의 랫치상태로 되돌아가게 된다.

제13도의 "0"기록에 있어서, 전자주입이 불충분한 경우의 동작은 다음과 같다. 이 경우, 검증독출에 의해 노드(node1)에는 Vss가, node2에는 Vcc가 랫치되어 있다. 열선택신호(CSLi)가 Vcc로 된 때, IO, IOB에는 모두 Vcc가 출력되고 있다. 이때, IO로부터 열게이트 트랜지스터(Qn6), node1, 클럭신호동기식 인버터의 트랜지스터(Qn3, Qn4)를 통해 전류경로가 생겨 node1의 전위가 상승하게 되지만, 트랜지스터(Qn6)가 5극관동작을 하고 있으므로 여기서의 전압강하성분이 크기 때문에, node1의 전압상승은 1V 이하로 억제되게 된다. 따라서, 랫치 데이터가 파괴되지 않게 된다. 그 다음에 제어신호(WESB)가 "H"로 천이하지만, IO, IOB는 변화하지 않고 Vcc를 유지하게 된다. 그후, 열선택신호(CSLi)가 Vss로 되면, node1은 Vss로, node2는 Vcc로 되어 검증독출직후의 랫치상태로 되돌아가게 된다.

제13도에 있어서, "1"기록의 동작은 다음과 같이 이루어진다. 이 경우, 검증독출에 의해 노드(node1)에는 vss가, node2에는 Vcc가 랫치되어 있다. 열선택신호(CSLi)가 Vcc로 된 때, IO, IOB에는 모두 Vcc가 출력되고 있다. 이 상태에서는 상술한 바와 같이 랫치 데이터는 파괴되지 않게 된다. 그 다음에 제어신호(WESB)가 "H"로 천이하지만, IO는 변화하지 않고 Vcc를 유지하고, IOB는 Vss로 반전되게 된다. 그에 따라, node1은 Vcc로, node2는 Vss로 되어 검증독출직후의 랫치상태가 반전되게 된다. 그후, 열선택신호(CSLi)가 Vss로 되면, node1은 Vcc로, node2는 Vss로 되어 검증독출직후와 반전한 상태로 데이터가 랫치되게 된다.

상기와 같이 해서, 1페이지분의 데이터가 랫치되면 클럭(øCD)이 "H"로 된다. 그 다음에 øCD와 VBT가 Vcc로부터 증간전위(VM)로 되어 데이터에 의해 비트선이 VM이나 Vss로 되게 된다. 즉, 주입이 충분하게 수행되어 그이상 주입동작을 필요로 하지 않는 "0"기록의 비트선에는 VM이, 주입이 불충분하여 더주입동작을 필요로 하는 "0"기록의 비트선에는 Vss가, "1"기록의 비트선에는 VM이 각각 공급된다.

이상과 같은 구성과 기본동작모드를 갖는 NAND셀형 EEPROM을 갖춘 제 2 도의 시스템은 제14도에 나타낸 알고리즘에 따라 데이터기록과 기록상태의 확인동작이 이루어진다. 여기서는 1개의 제어게이트선에 따른 4096개의 메모리셀(즉 열어드레스 0~511)을 1페이지로 하여 페이지 모드로 데이터기록과 검증동작을 반복하는 경우의 알고리즘을 나타내고 있다.

먼저, 최초의 페이지에 대해 페이지 번호 0이 설정되고(S1), 그 다음에 데이터 기록횟수를 나타내는 숫자(N)가 N=0으로 설정되며(S2), 페이지내 어드레스가 0으로 설정된다. 그 다음에, 기록모드의 설정(S4), 1페이지분의 데이터 설정(S5)을 거친 후, 40μsec의 기록펄스폭으로 1페이지분의 데이터기록이 이루어진다(S6).

기록이 종료되면 기록검증모드로 설정되고(S7), 독출동작이 수행되며(S8), 기록상태가 충분한지의 여부가 판정된다(S9). 기록이 불충분하면, N＜3인지의 여부가 판정된다(S12). 이 판정결과가 N0이면, N이 증가되고(S13), 재기록시간을 결정하는 숫자(P)가 계산된다(S14).

이어, 다시 재기록모드로 설정되고(S15), 1페이지분의 데이터설정(S16)을 거쳐 P×1msec의 펄스폭으로1페이지분의 데이터가 재기록된다(S17). 그 다음에는 기록검증모드로 설정되고(S7), 독출동작이 수행되며(S8), 기록상태가 충분한지의 여부가 판정된다(S9). 기록이 충분한 것이 확인되면, 페이지내 어드레스가 511에 도달하고 있는지의 여부가 판단된다(S10). N0이면, 다음의 어드레스에 대해(S11), 검증독출동작이 반복된다.

이상의 동작을 반복해서 1페이지분의 메모리셀의 데이터기록이 충분한 것이 확인되면, 검증독출모드가 해제되고(S19), 1페이지분의 기록이 종료된다.

데이터기록을 3회 반복해도 데이터기록이 종료되지 않는 경우에는 메모리셀에 어떤 이상이 있는 것으로서, 검증모드가 해제되어(S18) 기록종료로 된다.

1페이지분의 기록이 종료되면, 검증모드가 해제되고(S19), 최종 페이지인지의 여부가 판단되는데(S20), N0이면 페이지 번호가 증가되고(S21), 상기 검증기록동작이 반복된다. 최종 페이지라고 판단되면 기록종료로 된다.

재기록(S17)의 펄스폭을 1msec로 하여 1회째의 펄스폭 40μsec에 비해 대폭적으로 증가시키고 있는 것에 대해 설명한다.

기록후의 임계치 분포를 0.5V~3V로 얻는 경우를 생각해보면, 1회째의 펄스폭 40μsec에서 0.5V 이상의 임계치를 갖는 셀은 재기록될 필요는 없다. 가장 기록하기 쉬운 셀의 임계치가 펄스폭 40μsec에서 3V를 넘지 않는 전압으로 기록하는 것은 말할 필요도 없다. 문제는 펄스폭 40μsec에서 최대한 0.5V에 임계치가 도달하지 않은 셀이지만, 재기록 펄스폭의 상한은 그 펄스폭 40μsec에서 최대한 0.5V에 임계치가 도달하지 않은 셀이 3V의 임계치를 갖는데 어느 정도의 기록시간이 걸리는가에 의해 결정된다. 임계치의 변동량은 기록시간에 대해 지수함수적으로 감소하기 때문에, 펄스폭 40μsec에서 최대한 0.5V에 임계치가 도달하지 않은 셀은 1msec정도의 재기록펄스를 공급해도 임계치가 3V를 넘지 않게 된다.

기록펄스폭을 칩내부에서 다음과 같이 증가시켜도 좋다. 이것은 칩내부에서 자동검증을 행할 때에 유효하다. 펄스폭의 결정에는, 제15도에 나타낸 바와 같이 링발진기(51)와, 링발진기(51)가 발생시키는 펄스수가 규정횟수에 도달하면 신호를 내는 제 1 카운터(52), 재기록횟수를 기억하고 상기의 규정횟수의 설정을 행하는 제 2 카운터(53) 및, 카운터(52, 53)의 로직을 위해 소정폭의 펄스신호 및 리셋트신호를 출력하는 리셋트 신호 발생회로(54)를 이용한다.

상기의 예에서는 재기록펄스폭을 2배 또는 3배씩 증가시키고 있지만, 그 배율의 설정은 T_p=40×KN(K는 임의)과 같이 자유도를 갖기 때문에, 반드시 등비수열적으로 증가시키지 않아도 좋다. 즉, 임계치의 변동량이 큰 N이 작은 영역에서는 펄스폭을 짧게 설정하도록(40μsec→40μsec→80μsec→160μsec)해도 좋다.

수회 재기록할 때마다 재기록펄스폭을 증가시켜도 좋다. 예컨대, (40μsec→40μsec→120μsec→160μsec)와 같이 2회 재기록을 할 때마다 재기록펄스폭을 2배로 해도 좋다. 재기록 펄스폭을 등차수열적으로 T_p=40×(N+1)로 하여 (40μsec→80μsec→120μsec→160μsec)로 증가시켜도 좋다. 더욱이, 재기록 펄스폭을 지수함수적으로 증가시켜도 좋다.

상기와 같이 임의의 수식에 따라 재기록 펄스폭을 증가 또는 변화시키는 것이 가능하다. 재기록 펄스폭을 어떻게 증가시킬 것인지를 외부(예컨대 CPU)에 기억시켜 좋고, 임의로 재기록 펄스폭을 결정해도 좋다.

재기록 펄스폭을 2배씩 증가시키는 경우에 대해 제16도를 참조해서 설명한다.

먼저, 최초의 페이지에 대해 페이지 번호 0이 설정되고(S1), 그 다음에 데이터 기록횟수를 나타내는 숫자(N)가 N=0으로 설정되며(S2), 페이지내 어드레스가 0으로 설정된다. 그 다음에, 기록모드의 설정(S4), 1페이지분의 데이터 설정(S5)을 거친 후, 40μsec의 기록펄스폭으로 1페이지분의 데이터기록이 이루어진다(S6).

기록이 종료되면 기록검증모드로 설정되고(S7), 독출동작이 수행되며(S8), 기록상태가 충분한지의 여부가 판정된다(S9). 기록이 불충분하면, N이 증가된다(S13). 그 다음에 다시 기록모드로 설정되고(S15), 1페이지분의 데이터설정(S16)을 거쳐 40×2Nμsec의 펄스폭으로 1페이지데이터가 재기록된다(S17). 그 다음에는 기록검증모드로 설정되고(S7), 독출동작이 수행되며(S8), 기록상태가 충분한지의 여부가 판정된다(S9). 기록이 충분한 것이 확인되면, 페이지내 어드레스가 511에 도달하고 있는지의 여부가 판단되고(S10), NO이면 다음의 어드레스에 대해(S11), 검증독출동작이 반복된다.

이상의 동작을 반복해서 1페이지분의 메모리셀의 데이터기록이 충분한 것이 확인되면, 검증독출모드가 해제되고(S19), 1페이지분의 기록이 종료된다.

1페이지분의 기록이 종료되면, 검증모드가 해제되고(S19), 최종 페이지인지의 여부가 판단되는데(S20), NO이면 페이지 번호가 증가되고(S21), 상기 검증기록동작이 반복된다. 최종 페이지라고 판단되면 기록종료로 된다.

제10도의 센스앰프/데이터 랫치회로는 E타입 p챈널 MOS트랜지스터(Qp1, Qp2) 및 E타입 n채널 MOS트랜지스터(Qn1, Qn2)를 이용한 신호동기식 인버터와, E타입 p챈널 MOS트랜지스터(Qp3, Qp4) 및 E타입 n챈널 MOS트랜지스터(Qn3, Qn4)를 이용한 신호동기식 인버터의 조합에 의해 구성되어 있지만, 제17도에 CMOS플립플롭회로로 구성된 센스앰프/데이터 랫치회로를 나타낸다.

더욱이, 제10도에서는 열선택신호(CSLi)가 복수개의 비트선에 대해 공통인 예를 나타냈지만, 열선택신호(CSLi)가 비트선마다 분할되어 있는 경우는 상기 실시예에 따르지 않고 검증시의 데이터 재입력시에 "0"데이터라면 열선택신호(CSLi)를 "L"로 하고, "1"데이터라면 열선택신호(CSLi)를 "H"로 하여 랫치데이터를 반전시켜도 좋다.

제17도에 나타낸 CMOS플립플롭회로형 센스앰프를 이용한 경우의 보다 구체적인 구성예를 제18도를 참조해서 설명한다.

먼저 설명한 바와 같이, CMOS플립플롭회로를 이용한 센스앰프회로를 그대로 NAND셀형 EEPROM에 적용한 경우에는, 비트선전위가 변화하지 않으면 데이터를 독출할 수 없게 된다. 제18도의 실시예의 센스앰프회로는 이 문제를 해결하고 있다.

센스앰프회로 본체는, n챈널 MOS트랜지스터(Qn41, Qn42)와 p챈널 MOS트랜지스터(Qp41, Qp42)로 이루어진 CMOS플립플롭구조로 구성된다. n챈널 MOS트랜지스터(Qn41, Qn42)의 공통소오스 노드에는 활성화용 n챈널 MOS트랜지스터(Qn43)가 설치되고, 마찬가지로 p챈널 MOS트랜지스터(Qp41, Qp42)의 공통소오스 노드에는 p챈널 MOS트랜지스터(Qp43)이 설치되어 있다. Qn46은, 플립플롭회로의 2개의 노드를 등화시키는 n챈널 MOS트랜지스터이다. 플립플롭회로의 2개의 노드(N1, N2)는 전송게이트인 n챈널 MOS트랜지스터(Qn44, Qn45)를 매개해서 비트선(BLL, BLR)에 접속된다. 메모리셀은 비트선의 부하용량이 큰 언밸런스(unbalance)를 갖지 않도록 센스앰프회로를 사이에 두고 동정도의 수가 접속되어 있다.

여기서 특징적인 구조로서는, 도시하지 않았지만 CMOS플립플롭회로를 구성하는 트랜지스터에 있어서, n챈널 MOS트랜지스터(Qn42)의 챈널폭을 n챈널 MOS트랜지스터(Qn41)의 챈널폭의 2배로 하고, p챈널 MOS트랜지스터(Qp42)의 챈널폭을 p챈널 MOS트랜지스터(Qp41)의 챈널폭의 2배로 하고 있다. 즉, n챈널 MOS트랜지스터(Qn42)가 n챈널 MOS트랜지스터(Qn41)보다 구동능력이 크고, p챈널 MOS트랜지스터(Qp42)가 p챈널 MOS트랜지스터(Qp41)보다 구동능력이 크게 되도록 소자치수가 설정되어 있다.

상기와 같은 구성을 갖춘 센스앰프회로의 동작을 제19도 및 제20도의 파형도를 참조해서 설명한다.

제19도는 비트선(BLL)측의 메모리셀(ML8)을 선택해서 랜덤 엑세스할 때의 파형도이다.

이 경우, 비트선(BLR)은 참조전위로서의 역할을 갖는다. 그 동작은, 먼저 등화용 트랜지스터(Qn46)의 게이트신호(EQ)를 "H"로 해서 양비트선(BLL, BLR)을 등전위로 프리챠지시킨다. 여기서는 (1/2)Vcc로 한다. 그 방법은, 예컨대 비트선(BLL)을 Vcc로, 비트선(BLR)을 Vss로 프리챠지시켜 부유상태로 한 후, 등화신호(EQ)를 "H"로 함으로써 달성하던가, 혹은 두변회로로부터 비트선 BLL 또는 BLR에 (1/2) Vcc를 공급해도 좋다. 프리챠지전위는 (1/2)Vcc로 한정되지 않는다.

그 동안, 활성화신호(øSAP)는 "H", 활성화신호(øSAN)는 "L"이고 플립플롭회로는 불활성으로 되어 있다. 그후, 선택된 NAND셀의 선택게이트 트랜지스터(SGL1, SGL2)에 Vcc를 공급하고, 선택된 메모리셀의 제어게이트에 Vss, 비선택 메모리셀의 제어게이트에 Vcc를 공급한다. 이때, 선택된 메모리셀(ML8)이 "0"상태(Vth＞0)이면 셀전류가 흐르지 않으므로 비트선(BLL)은 (1/2)Vcc를 유지하고, "1"상태(Vth＜0)이면 셀전류가 흐르므로 비트선(BLL)은 (1/2)Vcc로부터 저하하게 된다.

한편, 플립플롭회로의 노드(N2)에 연결된 비트선(BLR)에 접속되어 있는 NAND셀의 선택게이트 및 제어게이트는 Vss 그대로이고, 비트선(BLR)은 (1/2)Vcc레벨을 유지한다.

"0"독출의 경우는, 상기와 같이 양비트선(BLL, BLR)은 모두 (1/2)Vcc로 동전위이지만, 이 상태에 있어서 n챈널측의 활성화신호(øSAN)를 "H"로 하여 플립플롭회로내의 노드(N3)를 서서히 Vss레벨로 하강시킨다. 이때, MOS트랜지스터(Qn42)의 챈널폭은 MOS트랜지스터(Qn41)의 챈널폭의 2배이기 때문에, MOS트랜지스터(Qn42)쪽이 약 2배의 전류가 더 흐르게 된다. 따라서 노드(N2)가 노드(N1)보다도 빨리 Vss전위로 하강하게 된다.

"1"독출의 경우, 비트선(BLR)은 (1/2)Vcc로 유지되어 있지만, 비트선(BLL)은 셀전류가 흘러 (1/2)Vcc-0.5V정도까지 저하되어 있다. 이 상태에서 n챈널측의 활성화신호(øSAN)를 "H"로 하여 노드(N3)의 전위를 하강시킨다. 이 경우, MOS트랜지스터(Qn42)는 MOS트랜지스터(Qn41)와 비교래서 2배의 챈널길이를 갖지만, 게이트입력전압이 0.5V 낮기 때문에, 노드(N1)가 노드(N2)보다도 빨리 Vss전위로 하강하게 된다.

이상과 같이 비트선레벨차를 확대한 다음, p챈널측의 활성화신호(øSAP)를 "L"로 함으로써, 비트선레벨의 차를 확대해서 한쪽이 Vcc, 다른쪽이 Vss의 상태에서 데이터를 랫치하게 된다.

제18도의 우측이 NAND셀의 메모리셀(MR8)을 선택하는 경우를 설명한다. 이때의 동작파형은 제20도이다.

제19도에 나타낸 경우와 마찬가지로 양비트선을 (1/2)Vcc로 등화시킨 후, 선택게이트 트랜지스터(SGR1, SGR2)에 Vcc, 선택된 메모리셀(MR8)의 제어게이트에 Vss, 그이외의 비선택 메모리셀의 제어게이트에는 Vcc를 공급한다. 이때, 선택된 메모리셀(ML8)이 "0"이면 셀류가 흐르지 않으므로 비트선(BLR)은 (1/2)Vcc를 유지하고, "1"상태이면 셀전류가 흐르므로 비트선(BLR)은 (1/2)Vcc로부터 저하하게 된다.

한편, 플립플롭회로의 노드(N1)에 연결된 비트선(BLL)에 접속되어 있는 NAND셀의 선택게이트 및 제어게이트는 Vss 그대로이므로, 비트선(BLL)의 전위는 (1/2)Vcc레벨을 계속유지하게 된다.

"0"독출의 경우, 양비트선(BLL, BLR)은 모두 (1/2)Vcc 로 동전위이지만, 이 상태에서 먼저 p챈널측의 활성화신호(øSAP)은 "L"로 하여 플립플롭회로내의 노드(N4)를 서서히 Vcc레벨로 상승시킨다. MOS트랜지스터(Qp42)의 챈널폭은 MOS트랜지스터(Qp41)의 챈널록의 2배이기 때문에, MOS트랜지스터(Qp42)쪽이 약 2배 전류구동능력이 높다. 따라서 노드(N2)가 노드(N1)보다도 빨리 Vcc전위로 상승하게 된다.

"1"독출의 경우, 비트선(BLL)은 (1/2)Vcc로 유지되어 있지만, 비트선(BLR)은 셀전류가 흘러 (1/2)Vcc-0.5V정도까지 저하되어 있다. 여기서 노드(N4)를 Vcc로 상승시킨다. 이 경우 트랜지스터(Qp42)는 트랜지스터(Qp41)의 2배의 챈널길이를 갖지만, 게이트입력전압이 0.5V 높기 때문에, 노드(N1)가 노드(N2)보다도 빨리 Vcc전위로 상승하게 된다. 이상과 같이 비트선의 전위차를, n챈널 활성화신호(øSAN)를 "H"로 함으로써 확대해서 데이터를 랫치하게 된다.

이상을 종합해 보면, 좌측의 메모리셀을 독출하는 경우에는 n챈널측의 활성화신호(øSAN)를 먼저 상승시키고, 우측의 메모리셀을 독출하는 경우에는 p챈널측의 활성화신호(øSAP)를 먼저 하강시킴으로써, 참조전위와 검출전위가 동전위이더라도 소망하는 안정상태로 플립플롭을 동작시킬 수 있게 된다.

제19도 및 제10도에서는 플립플롭을 구성하는 트랜지스터의 챈널폭을 변화시킨 경우에 대해 설명하고 있다. 그러나 플립플롭의 전류구동능력이 다르면 좋은 것이므로, 챈널폭을 변화시킨 것에 한정되지 않고, 그 밖에도 여러가지의 방법을 생각할 수가 있다. 예컨대, 챈널길이를 다르게 해도 좋고, 임계치전압을 변화시켜도 좋으며, 트랜지스터의 산화막두께를 변화시켜도 좋고, 이들의 조합이어도 좋다.

독출시의 각 신호의 타이밍도 여러가지의 변형이 가능하다. 예컨대, 제19도 및 제10도에 있어서, 활성화신호(øSAN)를 "H"혹은 활성화신호(øSAP)를 "L"로 한 후에 비트선의 전위차가 충분하면, 전송게이트 트랜지스터(Qn44, Qn45)의 각각의 제어신호(øL, øR)를 "L"로 하여 비트선을 프리챠지회로로부터 분리시켜도 좋다. 그에 따라, 그후 비트선용량을 센스앰프로부터 볼수 없게 되기 때문에, 고속의 감지가 가능하게 된다. 그 경우의 타이밍도를 제21도에 나타냈다.

더욱이, 제19도에 있어서, "1"독출시 셀전류가 흐름으로써 어느 정도 비트선전위가 하강한 후, 선택게이트나 비선택 메모리셀의 제어게이트의 전위를 VsS로 해도 좋다. 그 타이밍은, 제22도에 나타낸 바와같이 n챈널측의 활성화신호(øSAN)를 "H"로 하기 전(시각 t1), n챈널측의 활성화신호(øSAN)를 "H"로 한 후(시각 t2), p챈널측의 활성화신호(øSAP)를 "L"로 한 후 (시각 t3)중 어느 것이라도 좋다. 제20도의 타이밍도에 대해서도 동일하게 생각할 수 있다.

더욱이, 선택게이트와 제어게이트의 제어타이밍이 달라도 좋다.

이상에서는 NAND셀형 EEPROM의 센스앰프의 실시예에 대해 설명했지만, 다른 EEPROM, EPROM, 마스크 ROM등과 같은 불휘발성 메모리를 비롯하여 각종 반도체 메모리에 대해 동일한 센스앰프회로가 적용가능하다.

제23도는 제18도의 센스앰프회로의 변형예이다. 활성화용 트랜지스터로서 p챈널측에 2개의 p챈널 MOS트랜지스터(Qp431, Qp432)가 설치되고, 마찬가지로 n챈널측에 2개의 n챈널 MOS트랜지스터(Qn431, Qn432)가 설치되어 있다. 여기서, n챈널 MOS트랜지스터(Qn431)의 전류구동능력은 n챈널 MOS트랜지스터(Qn432)보다 작고, p챈널 MOS트랜지스터(Qp431)의 전류구동능력은 p챈널 MOS 트랜지스터(Qp432)보다 작게 설정되어 있다. 그 이외의 것은 제18도와 동일하다.

제23도의 센스앰프회로의 경우, n챈널측을 p챈널측보다 먼저 활성화시킬 때 (좌측의 메모리셀을 독출할 때)에는, 먼저 활성화신호(øSAN1)에 의해 MOS 트랜지스터(Qn431)가 온되고, 그 다음에 활성화신호(øSAN2)에 의해 MOS 트랜지스터(Qn432)가 온된다. 이 동작은, 공통소오스전위의 전위하강을 서서히 수행하여 양비트선의 전위차가 생기면 전류구동능력이 큰 트랜지스터에서 급속히 소오스전위를 하강시키기 위해 수행되는 것이다. p챈널측을 먼저 활성화시킬때(우측의 메모리셀을 독출할때)에도 마찬가지로 전류구동능력이 작은 MOS 트랜지스터(Qp431)가 먼저 온되고, 전류구동능력이 큰 쪽의 MOS 트랜지스터(Qp432)가 늦게 온된다.

좌측의 메모리셀을 독출할 때의 p챈널측의 활성화 및 우측의 메모리셀을 독출할 때의 n챈널측의 활성화는, 2개의 활성화 트랜지스터의 구동의 전후관계를 문제삼지는 않는다. 예컨대, 제23도의 좌측의 메모리셀을 독출하는 경우, 상술한 바와 같이 활성화신호(øSAN1)를 먼저 "H"로 하고, 그 다음에 활성화신호(øSAN2)를 "H"로 한다. 그후, p챈널측을 활성화시키게 되는데, 이 경우 활성화신호(øSAP1, øSAP2)의 타이밍은 øSAP1쪽이 빨라도 좋고, 동시여도 좋으며, 혹은 구동능력이 큰 쪽의 øSAP2만 "L"로 해도 좋다.

먼저 설명한 바와 같이, NAND셀형 EEPROM에서는 비선택 메모리셀이 전송게이트로서 이용되기 때문에, 독출이나 기록시에 그 제어게이트를 예컨대 Vcc로 충전시킬 필요가 있다. 이 경우, 제어게이트는 워드선으로서 다수의 메모리셀이 접속되기 때문에 부하용량이 대단히 크고, 그 상승시간이나 하강시간이 액세스 시간의 많은 비율을 점하게 된다. 따라서, 고속액세스가 곤란하게 되는 문제가 있다.

이 문제를 해결하기 위해서는, 랜덤 액세스 모드에 있어서, 비선택 메모리셀의 제어게이트의 충전을 소오스측 선택게이트 또는 드레인측 선택게이트의 충전보다 선생시키고, 방전은 역으로 지연시키는 제어를 수행하는 것이 바람직하다. 그 이유를, 비선택 메모리셀의 제어게이트의 충전을 소오스측 선택게이트의 충전보다 선행시키는 것을 예로 들어 다음과 같이 설명한다.

전송게이트로서 동작하는 비선택 메모리셀의 제어게이트의 전위는 셀전류를 크게 제어하게 되므로, 확실히 Vcc로 충전시키는 것이 필요하다. 한편 소오스측 선택게이트는 백 바이어스(back bias)효과가 없으므로, 프로세스조건에 의해 결정되는 임계치, 예컨대 약 2V이상으로 되면 셀전류를 제어할 수 없게 된다. 선택게이트를 2V로 충전시키는 시간은 Vcc까지 충전시키는 시간에 비해 1/4정도로 된다. 그래서, 비트선 프리챠지중에 드레인측 선택게이트와 비선택 메모리셀의 제어게이트의 충전을 선행해서 개시하게 된다. 이때, 소오스측 선택게이트는 닫혀 있으므로, Vcc로부터 Vss로의 전류경로는 형성되지 않는다. 만일 비트선 프리챠지시간과 선택게이트 및 제어게이트의 충전시간이 동등하다면, 비트선 프리챠지후에는 드레인측 선택게이트 및 비선택 메모리셀의 제어게이트의 충전이 종료되어 있으므로, 그후에는 소오스측 선택게이트를 2V까지 충전시키면 좋다. 그에 따라, 종래처럼 비트선 프리챠지후에 선택게이트와 비선택 메모리셀의 제어게이트의 충전을 개시하는 경우에 비해 대폭적으로 시간을 단축시킬 수 있게 된다.

구체적으로 상기와 같은 동작타이밍을 적용한 실시예를 설명한다.

제24도는 본 실시예의 행디코더부분의 구성을 나타내고, 제25도는 센스앰프부분의 구성을 나타낸다. 동작타이밍은, 종래의 제26도에 대해 제27도와 같이 한다. 제27도의 타이밍이 제26도와 다른 점은, 소오스측 선택게이트의 제어에 관계하는 신호(RDENB, READ, READB, ø2)등이다.

랜덤 엑세스는, 종래와 마찬가지로 행어드레스의 천이를 검출함으로써 시작된다. 신호동기식 인버터를 이용한 센스앰프부의 활성화신호를, SEN="L", SENB="H", RLCH="L", RLCHB="H"로 하여 인버터를 비활성화시킴과 동시에, 신호 RDENB="H"로 함으로써 드레인측 선택게이트와 비선택 메모리셀의 제어게이트의 충전을 선행해서 개시하게 된다. 이때, 소오스측 선택게이트는 신호(READ, READB)에 의해 행디코더로 부터 분리되고, 신호(ø2)에 의해 Vss로 되어 있다.

그 다음에 신호(PRE)를 "L"로 함으로써 비트선을 Vcc로 프리챠지시킨다. 이때, 드레인측 선택게이트와 비선택 메모리셀의 제어게이트는 충전되어 있지만, 소오스측 선택게이트는 닫혀 있으므로, Vcc로부터 Vss로의 방전경로는 형성되지 않는다. 이어, SEN="H", RLCHB"L"로 함으로써 랫치회로를 리셋트시킴과 동시에, 비트선의 추가충전을 수행한다. 계속해서, SEN="L", RLCHB="H"로 함으로써 센스앰프를 다시 비활성화시킨다. 여기까지의 전시간은 종래와 변함없다.

그 다음에는 신호(ø2)를 "L", READ를 "H", READB를 "L"로 함으로써 소오스측 선택게이트의 충전을 수행한다. 소오스측 선택게이트는 제어게이트와 달리 소오스가 Vss이기 때문에, 2V정도까지 충전되면 셀전류를 제한할 수 없게 된다. 따라서, 선택게이트 및 제어게이트의 충전시간은 실질적으로 이동을 Vcc까지 충전시키는 시간이므로, 소오스측 선택게이트를 2V까지 충전시키는 시간까지 단축되게 된다.

그 상태를 종래예의 제28(a)도비교해서 제28(b)도에 나타냈다.

이후, 선택 메모리셀의 데이터에 의해 비트선전위가 변화하게 된다. 그리고, SEN="H", SENB="L"로 하여 비트선을 입력으로 하는 한쪽의 신호동기식 인버터를 활성화시키고, 이어서 RLCHB="L", RLCH="H"로 하여 다른쪽의 신호동기식 인버터를 활성화시킴으로써, 독출한 데이터를 랫치한다. 그후 열어드레스 선택신호(CSL)에 의해 랫치된 데이터를 입출력 센스앰프, 데이터 출력버퍼를 매개해서 외부로 출력하게 된다.

선택게이트 및 비선택 메모리셀의 제어게이트의 하강에 대해서도 동일하게 생각할 수 있다. 소오스측 선택게이트는 2V이상이면 셀전류를 제한하지 못하기 때문에, 드레인측 선택게이트나 비선택 메모리셀의 제어게이트보다 먼저 하강하게 된다. 소오스측 선택게이트조차도 방전되어 있으면, 드레인측 선택게이트나 비선택 메모리셀의 제어게이트가 방전되지 않은 상태이더라도 다음의 랜덤 엑세스 모드로 들어 갈 수 있게 된다.

드레인측 선택게이트는, 제어게이트와 비교하면 셀전류를 제어하지 못하므로, 소오스측 선택게이트와 동일한 타이밍에서 구동시켜도 좋다.

이상과 같이 셀전류의 제어를 소오스측 선택게이트에 의해 수행함으로써, 실질적으로 드레인측 선택게이트 및 비선택 메모리셀의 제어게이트의 상승, 하강에 요하는 시간을 짧게 할 수 있으므로, 독출시간의 단축을 도모할 수 있게 된다.

제29도는 본 발명의 다른 실시예에서의 제 4 도의 행디코더(22)의 구체적인 구성예를 나타낸 도면이다.

제29도에 있어서는, NAND게이트(G1)에 의해, 어드레스(Ai)와 이네이블신호(RDENB)에 따라 1개의 NAND셀 블럭이 선택된다.

게이트(G1)의 출력은, 인버터(I1)를 매개해서 p형 MOS트랜지스터(Qp41, Qp42)와 n형 MOS트랜지스터(Qn11, pN12)로 이루어진 전압절체회로에 입력된다.

n형 MOS트랜지스터(Qn18~Qn27)는 NAND셀 블럭이 비선택인 때에 선택게이트(SGD, SGS) 및 제어게이트(CG1~CG8)를 전위(Vuss)로 설정하기 위한 트랜지스터이다.

트랜지스터(Qn1, Qp43)은 NAND셀 블럭이 선택되어 있을 때에 SGDD를 선택게이트에 전송하기 위한 전송게이트이다.

트랜지스터(Qn32, Qp52)는 NAND셀 블럭이 선택되어 있을 때에 SGSD를 선택게이트에 전송하기 위한 전송게이트이다.

트랜지스터(Qn14~Qn17, Qn28~Qn31, Qp44~Qp47, Qp48~Qp51)는 NAND셀 블럭이 선택되어 있을 때에 각각 제어게이트의 입력(CG1D~CG8D)을 제어게이트에 전송하기 위한 전송게이트이다.

제30도 및 제31도를 참조해서 부의 임계치분포를 측정하는 경우를 예로 설명한다.

먼저, 행어드레스의 천이에 따라 독출이 개시되고, 그 다음에 SEN이 "L", SENB가 "H", RLCHB가 "H", RLCH가 "L"로 되어 센스앰프가 비활성화된다.

그후, PREB가 "L"로 되어 비트선을 Vcc로 충전시킨다. PREB가 "H"로 된 후에 SEN을 "H", RLCHB를 "L"로 하여 센스앰프내를 리셋트시킴과 더불어 비트선을 더욱 Vcc로 충전시킨다. 그 다음에, 이네이블신호(RDENB)가 "H"로 된다.

그리고, 행디코더의 n형 트랜지스터(Qn11~Qn12, Qn13~Qn32)가 형성되어 있는 p형 웰과 전압절체회로의 n형 트랜지스터(Qn11~Qn12)의 소오스전위(VL)와, NAND게이트(G1), 인버터(I1, I2)의 n형 트랜지스터의 소오스전위, 선택된 메모리셀의 제어게이트의 입력전위(CG8D) 및, 주변로직부의 어드레스신호입력(Ai)의 "L"을 임계치분포 측정용 부전압(-VTE)으로 저하시킨다(예컨대 -2V).

비선택 메모리셀의 제어게이트 및 드레인측 선택게이트의 입력전위(CG1D~CG7D, SGDD)가 Vcc로 되고, 제어게이트(CG1~CG7) 및 드레인측 선택게이트(SGD)는 Vcc로 충전된다.

이 단계에서는, 소오스측 선택게이트의 입력(SGSD)이 Vss이고, 소오스측 선택게이트(SGS)의 전위는 Vss로 고정되어 있기 때문에, 비트선과 소오스선간에 누설경로가 형성되지 않게 된다.

선택 메모리셀의 제어게이트가 테스트전압인 -VTE로 된 후, 소오스측 선택게이트의 입력(SGSD)을 Vcc로 상승시켜 소오스측 선택게이트(SGS)를 Vcc로 충전시킨다. 이 단계에서, 만일 선택 메모리셀의 임계치가 제어게이트전압(-2V)보다 낮으면(부의 깊은 방향), 셀전류가 흘러 비트선은 Vss로 충전된다. 만일 임계치가 -2V보다 얕으면 셀전류가 흐르지 않으므로 비트선은 "H"레벨을 유지하게 된다.

그후, SEN을 "H", SENB를 "L"로 하여 비트선레벨을 감지한 후에 RLCHB를 "L", RLCH를 "H"로 하여 데이터를 랫치한다.

그 다음에는 SGSD를 Vss로 하여 소오스측 선택게이트(SGS)를 Vss로 한다. 이것은, 선택 메모리셀의 제어게이트를 Vss로 복귀시킬 때의 비트선과 소오스선간에 누설경로가 발생하게 되므로, 센스앰프와 소오스선에 누설이 발생하지 않도록 하기 위해 수행하는 것이다.

이어서, 비선택 메모리셀의 제어게이트(CG), 드레인측 선택게이트(SGD)를 Vss로 방전시켜 부의 전압으로 바이어스되어 있던 n형 트랜지스터의 p형 웰 등을 Vss로 복귀시킨다.

그후 또는 이들 작업과 동시에, 열선택게이트(CSLi)를 선택하고, 랫치되어 있던 데이터를 IO, IOB를 매개해서 외부로 독출한다.

상기의 동작을 테스트전압을 변화시켜 수행함으로써, 부의 임계치분포를 조사할 수 있게 된다.

본 실시예는 다음과 같이 해서 변형하여 실시할 수가 있다.

예컨대, 제32도에 나타낸 바와같이 데이터 랫치후에 øCD를 "L"로 하여 센스앰프를 비트선으로부터 분리시키면, 선택 메모리셀의 제어게이트, 드레인측 선택게이트, 소오스측 선택게이트의 방전을 동시에 수행해도 문제는 없다.

더욱이, 제33도에 나타낸 바와같이 비트선의 충전과 제어게이트 및 드레인측 선택게이트의 충전을 동시에 수행해도 좋다.

덧붙여서, 상기 실시예에서는 비트선과 소오스선의 관통을 방지할 목적으로 소오스측 선택게이트의 충전을 제어게이트의 충전보다 늦은 타이밍에서 수행했지만, 소오스측 선택게이트와 드레인측 선택게이트의 충전순서를 교체하더라도(즉 드레인측 선택게이트의 충전을 늦게 수행하더라도)동일한 효과를 얻을 수 있게 된다. 더욱이, 소오스측 및 드레인측 선택게이트 양자를 제어게이트의 충전에 비해 늦게 수행해도 좋고, 또 그 양자를 반드시 완전히 동일한 타이밍에서 동작시킬 필요도 없다.

본 발명은 상기 실시예에 한정되지 않고, 그 요지를 이탈하지 않는 범위내에서 여러가지로 변경해서 실시할 수가 있다.

이제까지는 제어게이트와 선택게이트의 상승이 동정도인 경우에 대해 설명했지만, 선택게이트의 상승, 하강이 제어게이트의 상승, 하강과 비교해서 빠른 경우에는 그 효과가 커진다는 것은 자명한데, 이것은 이하와 같이 달성할 수 있다. 드레인측 또는 소오스측 선택게이트중 적어도 한쪽을 저저항배선으로 배접(褙接)해 주면 좋다. 이 실시예에서는, 부유게이트는 제 1 층 폴리실리콘, 제어게이트는 제 2 층 폴리실리콘, 선택게이트는 제 1 층 폴리실리콘을 제 2 층 폴리실리콘으로 배접해서 형성되고, 비트선은 제 1 층 알루미늄이다. 따라서, 드레인 또는 소오스측 선택게이트중 적어도 한쪽을, 예컨대 저저항의 제 3 층째 폴리실리콘(폴리사이드) 또는 제 2 층 알루미늄으로 배접하면 좋다. 전제어게이트와 전선택게이트를 배접하는 것은 불가능에 가깝지만, 예컨대 소오스측 선택게이트 하나만을 배접하는 것은 용이하다.

이와 같이, 드레인 또는 소오스측 선택게이트중 적어도 한쪽을 저저항 배선으로 재버함으로써 효과는 커지게 된다. 또, 배선지연은 저항과 용량의 승산(소위 RC)이기 때문에, 선택게이트의 산화막두께를 현저히 두껍게 하는 등, 용량을 감소시키는 방법에 의해 고속의 상승, 하강을 실현해도 좋다.

본 발명은 상기 실시예에 한정되지 않고, 그 요지를 이탈하지 않는 범위내에서 여러가지로 변경해서 실시할 수가 있다.

Claims (6)

1. 반도체기판과; 상기 반도체기판상에 적층형성된 전하축적층 및 제어게이트로 이루어지고, 상기 전하축적층과 상기 반도체기판 사이에서 전하를 주고 받음으로써 전기적으로 재기록이 가능한 복수의 메모리셀에 의해 구성되며, 일단부를 갖춘 메모리셀 어레이; 상기 메모리셀 어레이의 상기 일단부에 접속된 비트선; 상기 메모리셀 어레이의 상기 일단부에 설치되어 감지동작과 기록데이터의 랫치동작을 수행하는 데이터랫치겸 센스앰프; 상기 데이터랫치겸 센스앰프에 기록데이터를 공급하는 데이터 입력버퍼; 상기 메모리셀 어레이의 소정범위의 상기 메모리셀에 소정의 시간데이터기록을 행한 후에 상기 메모리셀에 기록된 데이터를 독출함으로써, 기록이 불충분한 메모리셀을 검출한 때에 상기 메모리셀 어레이에 재기록을 수행하는 검증제어수단 및; 상기 검증제어수단에 의한 재기록시에 기록데이터가 "0" 및 "1"중 어느것인가에 따라 상기 데이터입력버퍼를 매개해서 비트선마다 상기 데이터랫치겸 센스앰프에 공급되는 재기록데이터를 상기 입력버퍼에 자동설정하는 수단을 구비하여 이루어진 것을 특징으로 하는 불휘발성 반도체 기억장치.
2. 제 1 항에 있어서, 상기 메모리셀 어레이는, 매트릭스형태로 형성되고, 1개의 제어게이트를 공유하는 복수의 메모리셀을 1페이지로 하는 복수의 페이지로 구성되어 있는 것을 특징으로 하는 불휘발성 반도체 기억장치.
3. 반도체기판과; 상기 반도체기판상에 적층형성된 전하축적층 및 제어게이트로 이루어지고, 상기 전하축적층과 상기 반도체기판 사이에서 전하를 주고 받음으로써 전기적으로 재기록이 가능한 복수의 메모리셀에 의해 구성되며, 일단부를 갖춘 메모리셀 어레이; 상기 메모리셀 어레이의 상기 일단부에 접속된 비트선 및; NMOS 플립플롭을 구성하는 2개의 NMOS 트랜지스터의 사이 및 PMOS 플립플롭을 구성하는 2개의 PMOS 트랜지스터의 사이에서 전류구동능력이 다르게 되도록 구성된 CMOS플립플롭에 의해 구성되고, 상기 메모리셀 어레이의 상기 일단부에 설치되어 감지동작과 기록데이터의 랫치동작을 수행하는 데이터랫치겸 센스앰프를 구비하여 이루어지고, 상기 NMOS플립플롭과 상기 PMOS 플립플롭이 독출어드레스에 따라 서로 다른 타이밍에서 활성화되도록 된 것을 특징으로 하는 불휘발성 반도체 기억장치.
4. 전기적으로 재기록이 가능하고, 드레인과 소오스 및 제어게이트를 갖춘 MOS트랜지스터로 구성되며, 하나의 트랜지스터의 상기 드레인과 그것에 인접하는 다른 트랜지스터의 상기 소오스가 공유영역에서 형성되도록 직렬접속되어 구성되며, 드레인단 및 소오스단을 갖춘 메모리셀 어레이를 구성하는 복수의 메모리셀과; 일단 및 타단을 갖추고 있고, 일단이 상기 드레인단에 접속된 제 1 선택게이트; 상기 제 1 선택게이트의 타단에 접속된 비트선; 상기 소오스단에 접속된 제 2 선택게이트 및; 비선택 메모리셀의 상기 제어게이트를 상기 제1 및 제 2 선택게이트중 적어도 하나보다 빨리 충전시키는 수단을 구비하여 이루어진 것을 특징으로 하는 불휘발성 반도체 기억장치.
5. 제 4 항에 있어서, 상기 충전수단은, 비선택 메모리셀의 상기 제어게이트와 상기 비트선을 동시에 충전시키는 수단을 포함하고 있는 것을 특징으로 하는 불휘발성 반도체 기억장치.
6. 제 4 항에 있어서, 비선택 메모리셀의 상기 제어게이트를 상기 제1 및 제 2 선택게이트중 적어도 하나보다 늦게 방전시키는 수단을 더 구비하여 이루어진 것을 특징으로 하는 불휘발성 반도체 기억장치.