TWI686933B

TWI686933B - 半導體儲存裝置以及讀出方法

Info

Publication number: TWI686933B
Application number: TW107137608A
Authority: TW
Inventors: 山内一貴; 妹尾真言; 村上洋樹
Original assignee: 華邦電子股份有限公司
Priority date: 2017-11-17
Filing date: 2018-10-24
Publication date: 2020-03-01
Also published as: US10510421B2; JP6439026B1; US20190156899A1; TW201924025A; CN109801651A; KR20190056969A; KR102194907B1; JP2019096369A; CN109801651B

Abstract

一種晶片尺寸與現有相比更小的半導體儲存裝置以及讀出方法。本發明的快閃記憶體（100）具有：儲存單元陣列（110）；頁面緩衝器/感測電路（160），包含：感測節點（SNS），對自儲存單元陣列（110）的所選擇的頁面讀出的資料進行感測；及鎖存電路，保持由感測節點（SNS）而感測到的資料；以及控制器（140），控制自儲存單元陣列（110）的讀出或對儲存單元陣列（110）的程式化等操作；且感測節點（SNS）包括NMOS電容器。

Description

半導體儲存裝置以及讀出方法

本發明是有關於一種半導體儲存裝置以及讀出方法，尤其涉及一種反及(NAND)型快閃記憶體的頁面緩衝器/感測電路。

NAND型快閃記憶體具備頁面緩衝器，所述頁面緩衝器保持自儲存單元陣列的選擇頁面讀出的資料，或者保持用以程式化資料至選擇頁面的資料。美國專利公開號2008/0273386中公開的快閃記憶體具備的頁面緩衝器包含暫時保存所欲程式化的資料的第1鎖存器，及保持自儲存單元陣列讀出的資料的第2鎖存器。

圖1中表示NAND型快閃記憶體的連接於一個全域位元線的頁面緩衝器/感測電路的構成。頁面緩衝器/感測電路10包含感測電路及鎖存電路。感測電路感測自選擇的儲存單元讀出的位元線電位，鎖存電路保持所感測的資料或所欲程式化的資料。

感測電路包含：用以將自電壓供給部V1供給的電壓預充電至位元線的電晶體BLPRE、用以箝位(clamp)位元線的電晶體BLCLAMP、感測節點SNS、對感測節點SNS與鎖存節點SLR 間的電荷進行轉送的電晶體BLCD、將鎖存節點SLR的電壓轉送至電晶體VG的電晶體DTG、連接於電壓供給部V2的電晶體VG、以及連接於電晶體VG與感測節點SNS之間的電晶體REG。例如，在程式化或抹除時的驗證中，感測節點SNS與鎖存節點SLR的電壓相應地電性連接於電壓供給部V2，當電壓供給部V2提供供應電壓Vcc時，感測節點SNS通過電壓供給部V2而進行充電，當電壓供給部V2提供接地電位(GND)時，感測節點SNS進行放電。

鎖存電路包含交叉耦合的一對反相器，用以使鎖存節點SLR/SLS等價的電晶體EQ_EN，用以將鎖存節點SLR/SLS連接於資料線DL、

的電晶體Q1、Q2，連接於鎖存節點SLS的驗證用電晶體Q3、以及使驗證致能的電晶體Q4。資料線DL、

連接於將單端信號轉換為差分信號或將差分信號轉換為單端信號的輸入輸出驅動器，在電晶體Q1、Q2的閘極供給有控制輸入輸出驅動器與資料線DL、

之間的連接的切換的PCB信號。另外，電晶體Q4在驗證時通過致能信號而導通。

當將電荷自感測節點SNS轉送至鎖存節點SLR時，鎖存電路的鎖存節點SLR、SLS通過電晶體EQ_EN而等同於(equalize)1/2Vcc，並向鎖存電路的鎖存節點SLR、SLS轉送感測節點SNS的邏輯低(L)準位(對應接地電位)的資料或邏輯高(H)準位(對應供應電壓Vcc)的資料。通常，感測節點SNS包括在閘極絕緣膜中具有大電容的ONO(氧化膜/氮化膜/氧化膜)結構的金屬氧化物半導體(Metal Oxide Semiconductor，MOS)電容器(以下稱為ONO電容器)，由此感測節點SNS上的L準位及H準位的資料皆可獲得補償。

然而，雖然此種ONO電容器可提供大的電容，但就佈局的觀點而言，其專有面積變大。ONO電容器例如使用與構成NAND串的記憶胞相同的工藝來形成，然而ONO電容器形成於與記憶胞不同的P阱中。由於ONO電容器的閘極結構與構成頁面緩衝器/感測電路10的NMOS電晶體(例如，電晶體DTG、電晶體VG、電晶體BLCD、電晶體BLPRE、電晶體BLCLAMP、電晶體Q1~電晶體Q4等)的閘極結構不同，ONO電容器與構成頁面緩衝器/感測電路10的NMOS電晶體必須形成在不同的P阱內。今後，若不斷推進儲存單元陣列的高集成化，則伴隨於此，頁面緩衝器/感測電路10的尺寸也變大。即，感測節點SNS的ONO電容器的數量必須等於頁面緩衝器/感測電路的位元數，使ONO電容器對晶片尺寸造成很大的影響。

本發明是解決此種現有課題者，其目的在於提供一種晶片尺寸較現有更小的半導體儲存裝置。對感測節點SNS使用與NMOS電晶體等價的NMOS結構的電容器(以下稱為NMOS電容器)代替ONO電容器，則可將NMOS電容器形成在與構成頁面緩衝器/感測電路10的NMOS電晶體共用的P阱內，因此可進一步縮小晶片尺寸。

本發明的半導體儲存裝置具有儲存單元陣列、頁面緩衝器/感測電路及控制部件。頁面緩衝器/感測電路包含：感測節點，包括N型金屬氧化物半導體電容器，且對自儲存單元陣列的被選擇的頁面讀出的資料進行感測；鎖存電路，包括耦接至感測節點的鎖存節點，保持由感測節點所感測到的資料；以及選擇性充電電路，包括耦接至感測節點的浮動節點，並基於鎖存節點的電位而對感測節點進行選擇性充電。控制部件控制自所述儲存單元陣列的讀出或對所述儲存單元陣列的程式化操作。其中，在對感測節點進行選擇性充電之前，控制部件控制對浮動節點進行預充電。

本發明的半導體儲存裝置的讀出方法具有：在由NMOS電容器構成的感測節點接收儲存單元陣列的被選擇的頁面的資料的步驟；以及經由轉送用電晶體將所述感測節點的資料轉送至鎖存電路的鎖存節點的步驟，且所述鎖存節點以L準位狀態連接於所述感測節點。其中在驗證操作時，在基於鎖存節點的電位而對感測節點進行選擇充電之前，對耦接於感測節點的浮動節點進行預充電。

本發明還提供一種半導體儲存裝置，包括儲存單元陣列、頁面緩衝器/感測電路以及控制部件。頁面緩衝器/感測電路包含：感測節點，包括N型金屬氧化物半導體電容器，且對自儲存單元陣列的被選擇的頁面讀出的資料進行感測；鎖存電路，包括耦接至感測節點的鎖存節點，且保持由感測節點所感測的資料；用於電荷轉送的電晶體；及對位元線進行預充電的電路。控制部件控制自儲存單元陣列的讀出操作或對儲存單元陣列的程式化操作。其中鎖存節點通過用於電荷轉送的電晶體耦接至感測節點，且在鎖存節點耦接至感測節點的路徑中不經過一端接地的電容器，控制部件在用於電荷轉送的電晶體導通而使感測節點電連接到鎖存節點之前，導通用於電荷轉送的電晶體並通過進行預充電的電路使鎖存節點放電，以將鎖存節點設置為邏輯低準位。

本發明還提供一種半導體儲存裝置的讀出方法，包括下列步驟。通過預充電電路對位元線進行預充電並在由N型金屬氧化物半導體電容器構成的感測節點接收儲存單元陣列的選擇頁面的資料的步驟。經由轉送用電晶體將感測節點的資料轉送至鎖存電路的鎖存節點的步驟。其中鎖存節點在將選擇頁面的資料傳送給感測節點之前，藉由導通轉送用電晶體，並通過預充電電路進行放電，而以邏輯低準位的狀態連接到感測節點。鎖存節點通過轉送用電晶體耦接至感測節點，且在鎖存節點耦接至感測節點的路徑中不經過一端接地的電容器。

根據本發明，由NMOS電容器構成感測節點，因此與由ONO電容器構成感測節點的情況相比，可縮小半導體儲存裝置的晶片尺寸。進而，根據本發明，在驗證操作時，藉由對感測節點進行選擇與充電之前對耦接於感測節點的浮動節點進行預充電，可使感測節點的電位穩定化，從而可防止驗證的錯誤判定。

10:頁面緩衝器/感測電路

100:快閃記憶體

110:儲存單元陣列

120:輸入/輸出緩衝器

130:位址暫存器

140:控制器

150:字線選擇電路

160:頁面緩衝器/感測電路

170:行選擇電路

180:內部電壓產生電路

Ax:列位址資訊

Ay:行位址資訊

DL、

:資料線

H、L:準位

LAT、

:鎖存致能信號

PB_UP、PB_DIS:節點

PRE、SELC:範圍

SLR、SLS:鎖存節點

SNS:感測節點

t0~t5:時刻

V1、V2:電壓供給部

V2_REG:節點

Vcc:電壓

Vers:抹除電壓

Vpass:通過電壓

Vpgm:寫入電壓

Vread:讀出通過電壓

BLCD、BLCLAMP、BLPRE、DTG、EQ_EN、NT1、NT2、PT1、PT2、Q1、Q2、Q3、Q4、REG、VG:電晶體

BLK(0)、BLK(1)、…、BLK(m-1):儲存塊

圖1是表示現有的快閃記憶體的頁面緩衝器/感測電路的電路圖。

圖2是表示本發明的一實施例的快閃記憶體的示意圖。

圖3是表示構成鎖存電路的反相器的電路圖。

圖4是表示在感測節點使用ONO電容器時的電荷轉送的時序圖。

圖5是表示在感測節點使用本發明的實施例的NMOS電容器時的電荷轉送的時序圖。

圖6是表示本發明的一實施例中將感測節點充電為H準位的時序圖。

圖7是本發明的一實施例中將快閃記憶體進行預充電的時序圖。

其次，參照附圖來詳細說明本發明的實施形態。此處，例示NAND型的快閃記憶體作為優選形態。再者，應留意的是，附圖中為了便於理解而強調表示了各部，與實際元件的比例(scale)並不相同。

圖2顯示本發明的一實施例的快閃記憶體的主要部分的構成。其中，此處所示的快閃記憶體的構成為例示，本發明未必限定於此種構成。本實施例的快閃記憶體100包含儲存單元陣列110、輸入/輸出緩衝器120、位址暫存器(address register)130、控制器140、字線選擇電路150、頁面緩衝器/感測電路160、行選擇電路170以及內部電壓產生電路180。儲存單元陣列110包括排列成矩陣狀的多個儲存單元。輸入/輸出緩衝器120連接於外部輸入/輸出端子I/O。位址暫存器130自輸入/輸出緩衝器120接收位址資料。控制器140自輸入/輸出緩衝器120接收命令資料等來控制各部。字線選擇電路150自位址暫存器130接收並解碼列位址資訊Ax，並基於解碼結果來進行塊的選擇及字線的選擇等。頁面緩衝器/感測電路160保持自由字線選擇電路150所選擇的頁面讀出的資料，或保持所欲在所選擇的頁面程式化的輸入資料。行選擇電路170自位址暫存器130接收行位址資訊Ay，對行位址資訊Ay進行解碼，並基於該解碼結果來選擇頁面緩衝器/感測電路160內的對應行位址的資料。內部電壓產生電路180產生資料的讀出、程式化及抹除等所需的各種電壓(寫入電壓Vpgm、通過電壓Vpass、讀出通過電壓Vread、抹除電壓Vers等)。

儲存單元陣列110在行方向具有m個儲存塊BLK(0)、BLK(1)、…、BLK(m-1)。各儲存塊中包括多個NAND串單元。一個NAND串單元包含串聯連接的多個儲存單元、位元線側選擇電晶體、以及源極線側選擇電晶體。位元線側選擇電晶體的汲極連接於相對應的一條全域位元線，源極線側選擇電晶體的源極連接於共用的源極線。

儲存單元的控制閘極連接於字線，位元線側選擇電晶體、源極線側選擇電晶體的各閘極連接於選擇閘極線。字線選擇電路150基於列位址資訊Ax，並經由選擇閘極信號驅動位元線側選擇電晶體及源極線側選擇電晶體，從而選擇塊或字線。

儲存單元可具有MOS結構，所述MOS結構包括：形成在P阱內且作為N型擴散區域的源極/汲極、形成在源極/汲極間的通道上的穿隧氧化膜、形成在穿隧氧化膜上的浮動閘極(電荷蓄積層)以及經由電介質膜而形成在浮動閘極上的控制閘極。當在浮動閘極中未蓄積電荷時，即寫入有資料“1”時，閾值處於負狀態。當浮動閘極中蓄積有電子時，即寫入有資料“0”時，閾值轉變為正。其中，儲存單元可為儲存1位元(二進位資料)的單層單元(Single Level Cell，SLC)型，也可為儲存多位元的多層單元(Multi-level Cell，MLC)型。

在讀出操作時，對位元線施加正電壓，對選擇字線施加例如0V，對非選擇字線施加通過電壓，使位元線側選擇電晶體、源極線側選擇電晶體導通，對共用源極線施加0V。在程式化操作時，對選擇字線施加高電壓的寫入電壓Vpgm，對非選擇的字線施加中間電位，使位元線側選擇電晶體導通，使源極線側選擇電晶體斷開，將與資料“0”或“1”相應的電位供給至位元線。在抹除操作時，對塊內的所選擇的字線施加0V，對P阱施加高電壓，將浮動閘極的電子抽出至基板，由此以塊為單位來抹除資料。

本實施例的頁面緩衝器/感測電路160的電路架構與圖1所示的現有的電路架構相同，但在本實施例中，與圖1所示的頁面緩衝器/感測電路10不同的方面在於：感測節點SNS由增強 (enhancement)型NMOS電容器而非ONO電容器構成。

若採用ONO電容器，其介電常數高，因此不論感測節點SNS為H準位或L準位，皆可作為電容器充分地發揮功能。即，在將感測節點SNS的電荷轉送至鎖存節點SLR之前，將鎖存節點SLR、SLS等同於1/2Vcc，然後將電晶體BLCD導通，並將感測節點SNS的電荷轉送至鎖存節點SLR。若感測節點SNS為H準位，則鎖存節點SLR被充電至較反轉的閾值充分高的電位為止，若感測節點SNS為L準位，則鎖存節點SLR被放電至較反轉的閾值充分低的電位為止。

圖3中表示構成鎖存電路的反相器的電路圖。一個反相器包含串聯連接的4個電晶體、即P型的電晶體PT1、PT2、N型的電晶體NT1、NT2。在電晶體PT1、NT2的各閘極中分別輸入有鎖存致能信號

、LAT，當鎖存致能信號LAT為H準位時，反相器可進行動作，當鎖存致能信號LAT為L準位時，電晶體PT2、NT1成為與Vcc及接地斷開的三態(tristate)狀態，從而可變更反相器的輸入。

圖4是表示使用ONO電容器時的電荷轉送的時序圖。在時刻t0，讀出被選擇的儲存單元的資料，使感測節點SNS成為與被選擇的儲存單元所儲存的資料相應的H準位或L準位。在時刻t1，鎖存致能信號LAT成為L準位，鎖存電路成為三態狀態，在時刻t2，電晶體EQ_EN的閘極信號成為H準位，回應於此，鎖存節點SLR、SLS等價為1/2Vcc。在時刻t3，電晶體BLCD導通，感測節點SNS的電荷被轉送至鎖存節點SLR，鎖存節點SLR的電位與感測節點SNS的準位相應地遷移，在時刻t4，若鎖存致能信號LAT成為H準位，則可進行鎖存電路的動作，使鎖存節點SLR、SLS被設置為H準位(Vcc)或L準位(接地)。在該期間，電晶體DTG為了減小配線的負荷電容而斷開。

相對於此，於本實施例中，在感測節點SNS使用NMOS電容器。然而，若閘極電壓不超過閾值，則未在通道區域形成反轉層，無法作為電容器而充分地發揮功能。即，若感測節點SNS為H準位，則NMOS電容器可發揮功能，但若感測節點SNS為L準位，則NMOS電容器無法發揮功能。

因此，在本實施例中，在讀出操作中將鎖存電路初始化時，不使鎖存節點SLR、SLS等同於1/2Vcc，並將鎖存節點SLR設置為L準位。換言之，在將感測節點SNS的電荷轉送至鎖存節點SLR之前(當電晶體BLCD斷開時)，將鎖存節點SLR設置為L準位或接地準位(資料“0”)。由此，進行電荷轉送時，若感測節點SNS為H準位，則鎖存節點SLR自L準位遷移至H準位，若感測節點SNS為L準位，則鎖存節點SLR保持L準位的狀態。NMOS電容器轉送僅為H準位時的電荷，將所述NMOS電容器的大小調整為具有可使鎖存節點SLR充分地遷移至H準位的電容。

圖5是表示使用本實施例的NMOS電容器時的電荷轉送的時序圖。通過控制器140來控制用以控制頁面緩衝器/感測電路160的動作的施加至各電晶體的閘極信號。在時刻t0，鎖存致能信號LAT成為L準位，鎖存電路成為三態狀態。在時刻t1，控制器140使電壓供給部V1的電壓自Vcc變成0V(接地準位)，在時刻t2，使電晶體BLCD導通。由此，鎖存電路的鎖存節點SLR的電荷經由電晶體BLCD而朝電壓供給部V1放電，將鎖存節點SLR設置為L準位。在時刻t3，將電晶體BLCD斷開，在時刻t4，鎖存致能信號LAT成為H準位，電壓供給部V1供應Vcc準位。如此，將鎖存節點SLR設置為L準位，然後，在時刻t5讀出被選擇的儲存單元中的資料。在感測節點SNS保持有與被選擇的儲存單元的資料相應的電荷，經保持的電荷經由電晶體BLCD而被轉送至以L準位待命的鎖存節點SLR。

如此，藉由在本實施例中由NMOS電容器代替ONO電容器來構成頁面緩衝器/感測電路160的感測節點SNS，可將感測節點SNS形成為與構成頁面緩衝器/感測電路160的NMOS電晶體相同的阱內，從而可縮小晶片尺寸。

其次，對由NMOS電容器構成感測節點SNS時的第2實施例進行說明。程式化操作或抹除操作後的驗證中，當合格(通過驗證，即資料已正確地被程式化或抹除)時，鎖存節點SLR成為H準位，鎖存節點SLS成為L準位，電晶體Q3斷開，節點PB_UP的電荷不放電至節點PB_DIS(接地)。另一方面，當不合格(失敗)時，鎖存節點SLR成為L準位，鎖存節點SLS成為H準位，電晶體Q3導通，節點PB_UP的電荷被放電至節點PB_DIS。

於程式化操作時，將被載入至鎖存電路的輸入資料設置於感測節點SNS，若輸入資料為“0”，則鎖存節點SLR、感測節點SNS為L準位(0V)，在被選擇的儲存單元中寫入資料“0”。若輸資料為“1”，則鎖存節點SLR、感測節點SNS為H準位(Vcc)，被選擇的儲存單元不被程式化，即維持為資料“1”。

關於程式化操作，通過增量步進程式化脈衝(Incremental Step Program Pulse，ISPP)而施加程式化脈衝，且在每次程式化脈衝後進行程式化驗證。程式化驗證時，若正確地在被選擇的儲存單元寫入資料“0”，則被選擇的儲存單元藉由驗證的讀出操作而斷開，感測節點SNS為H準位，感測節點SNS的H準位的電荷經由電晶體BLCD而被轉送至鎖存節點SLR，使以L準位待命的鎖存節點SLR反轉為H準位，鎖存節點SLS反轉為L準位。驗證時，通過致能信號而使電晶體Q4導通，電晶體Q3斷開，從而輸出通過(合格)的結果。當施加下一程式化脈衝時，與通過驗證的儲存單元相對應的鎖存節點SLR被設置為H準位以禁止程式化。

另一方面，若資料“0”未被寫入至被選擇的儲存單元，則被選擇的儲存單元藉由驗證的讀出操作而導通，感測節點SNS為L準位。由於鎖存節點SLR以L準位待命，即便電晶體BLCD導通，鎖存節點SLR仍維持為L準位。從而，鎖存節點SLS成為H準位，電晶體Q3導通，從而輸出失敗(不合格)的結果。當施加下一程式化脈衝時，與未通過驗證的儲存單元相對應的鎖存節點SLR被設置為L準位以允許程式化。

於程式化驗證時，通過驗證的儲存單元的感測節點SNS將藉由來自電壓供給部V2的電壓被選擇性充電。圖6中表示將感測節點SNS選擇性地充電為H準位時的時序圖。在時刻t0，電晶體DTG被導通，將鎖存節點SLR的H準位供給至電晶體VG的閘極。在時刻t1，電壓供給部V2的電壓自0V變化為Vcc，回應於此，電晶體VG的閘極進行自升壓，電晶體VG被強烈地導通。在時刻t2，電晶體REG被導通，通過自電壓供給部V2供給的Vcc而將感測節點SNS充電為H準位。在鎖存節點SLR為L準位的情況下，電晶體VG斷開，因此感測節點SNS不通過電壓供給部V2而進行充電。在時刻t3，鎖存致能信號LAT為L準位，鎖存電路成為三態狀態，在時刻t4，BLCD電晶體被導通，將充電為H準位的感測節點SNS的電荷轉送至鎖存節點SLR。

然而，在對感測節點SNS進行選擇性地充電時，感測節點SNS的H準位的電位可能因雜訊的影響而發生變動。根據電晶體VG在進行前次的選擇充電時是導通還是斷開，節點V2_REG(參照圖1)為電位不確定(浮動)的H準位或L準位。假如節點V2_REG處於L準位的浮動狀態，當將通過程式化驗證的儲存單元的感測節點SNS的H準位的電荷經由電晶體BLCD轉送至鎖存節點SLR時，感測節點SNS的電荷的一部分為了對節點V2_REG進行充電而被消耗，導致有可能無法將鎖存節點SLR充電至用以使鎖存電路反轉為H準位的閾值以上。即，感測節點SNS的H準位與用以使鎖存節點SLR反轉為H準位的閾值的界限變小，使鎖存節點SLR可能不反轉為H準位而導致錯誤的驗證結果。

在第2實施例中，在對感測節點SNS進行選擇與充電之前的程式化驗證的讀出期間，對節點V2_REG進行預充電，使節點V2_REG固定為H準位的浮動狀態，如此一來，將通過程式化驗證的儲存單元的感測節點SNS的H準位的電荷轉送至鎖存節點SLR時，可防止感測節點SNS的電荷被節點V2_REG消耗，藉以充分地確保感測節點SNS的H準位與用以使鎖存節點SLR反轉為H準位的閾值的界限，並對鎖存節點SLR自L準位遷移至H準位進行補償。

圖7表示本發明的第2實施例中對節點V2_REG進行預充電時的時序圖。於本實施例中，輸入資料“0”被載入至鎖存電路，將通過程式化驗證的儲存單元的感測節點SNS的H準位的電荷轉送至鎖存節點SLR，且對電晶體VG的閘極施加L準位。另外，電壓供給部V1供給Vcc。在時刻t0至t1的期間，電晶體REG被導通，且同時使電晶體BLPRE導通。由此，電壓供給部V1所供應的Vcc經由感測節點SNS而將節點V2_REG預充電為H準位。範圍PRE表示節點V2_REG的預充電期間，範圍SELC表示選擇充電的期間。節點V2_REG的預充電是利用程式化驗證中被選擇的儲存單元的讀出過程(對被選擇的儲存單元的字線施加驗證讀出電壓的期間中)。即，在全域位元線的電荷由感測節點SNS讀出之前。然後，全域位元線上的電荷經由電晶體BLCLAMP而由感測節點SNS讀出，繼而感測節點SNS的電荷經由電晶體BLCD 而被轉送至鎖存節點SLR。而且，對感測節點SNS的選擇充電是以圖6所示的時序圖來進行。此時，節點V2_REG被預充電為H準位，因此即便電晶體REG導通，也將感測節點SNS的電荷在不被節點V2_REG消耗的情況下轉送至鎖存節點SLR。

如此，根據本實施例，在對感測節點SNS進行選擇充電之前，對節點V2_REG進行預充電，因此對感測節點SNS進行選擇充電時，可防止感測節點SNS的H準位的電荷被節點V2_REG消耗，使充份的電荷可被轉送到鎖存節點SLR，而將以L準位待命的鎖存節點SLR反轉為H準位。由此，可防止程式化驗證的錯誤判定。

對本發明的優選實施形態進行了詳述，但本發明並不限定於特定的實施形態，在申請專利範圍所記載的發明的範圍內，能夠進行各種變形、變更。

100‧‧‧快閃記憶體

110‧‧‧儲存單元陣列

120‧‧‧輸入/輸出緩衝器

130‧‧‧位址暫存器

140‧‧‧控制器

150‧‧‧字線選擇電路

160‧‧‧頁面緩衝器/感測電路

170‧‧‧行選擇電路

180‧‧‧內部電壓產生電路

Ax‧‧‧列位址資訊

Ay‧‧‧行位址資訊

BLK(0)、BLK(1)、…、BLK(m-1)‧‧‧儲存塊

Vers‧‧‧抹除電壓

Vpass‧‧‧通過電壓

Vpgm‧‧‧寫入電壓

Vread‧‧‧讀出通過電壓

Claims

一種半導體儲存裝置，包括：儲存單元陣列；頁面緩衝器/感測電路，包含：感測節點，包括增強型N型金屬氧化物半導體電容器，且對自所述儲存單元陣列的被選擇的頁面讀出的資料進行感測；鎖存電路，包括耦接至所述感測節點的鎖存節點，且保持由所述感測節點所感測的資料；預充電電路，包括第一電壓供給部與第一電晶體，所述第一電晶體耦接於所述第一電壓供給部與所述感測節點之間；以及選擇性充電電路，包括耦接至所述感測節點的浮動節點及耦接於所述浮動節點與所述感測節點之間的第二電晶體，並基於所述鎖存節點的電位而對所述感測節點進行選擇性充電；以及控制部件，控制自所述儲存單元陣列的讀出操作或對所述儲存單元陣列的程式化操作，其中，在基於所述鎖存節點的電位而對所述感測節點進行選擇性充電之前，所述控制部件控制所述第一電晶體與所述第二電晶體，以將所述第一電壓供給部所供應的電壓經由所述第一電晶體、所述感測節點與所述第二電晶體而對所述浮動節點進行預充電。
如申請專利範圍第1項所述的半導體儲存裝置，其中所述控制部件在讀出操作時，將所述鎖存節點設置為邏輯低準位。
如申請專利範圍第2項所述的半導體儲存裝置，其中所述頁面緩衝器/感測電路包含在所述感測節點與所述鎖存節點之間用於電荷轉送的轉送用電晶體，所述控制部件在所述轉送用電晶體導通之前，將所述鎖存節點設置為邏輯低準位。
如申請專利範圍第1項至第3項中任一項所述的半導體儲存裝置，其中所述增強型N型金屬氧化物半導體電容器形成於與所述頁面緩衝器/感測電路的N型金屬氧化物半導體電晶體相同的P阱內。
如申請專利範圍第1項所述的半導體儲存裝置，其中所述選擇性充電電路還包含第二電壓供給部、耦接於所述第二電壓供給部與所述浮動節點之間的第三電晶體、以及連接於所述第三電晶體與所述鎖存節點之間的第四電晶體，且所述第二電晶體與所述第三電晶體串聯連接於所述第二電壓供給部與所述感測節點之間。
如申請專利範圍第5項所述的半導體儲存裝置，其中所述浮動節點通過對全域位元線進行預充電時的來自所述第一電壓供給部的電壓來進行預充電。
如申請專利範圍第5項或第6項所述的半導體儲存裝置，其中所述浮動節點的預充電是在對選擇字線施加驗證讀出電壓的期間進行。
一種半導體儲存裝置的讀出方法，包括：在由增強型N型金屬氧化物半導體電容器構成的感測節點接收儲存單元陣列的被選擇的頁面的資料的步驟；以及經由轉送用電晶體將所述感測節點的資料轉送至鎖存電路的鎖存節點的步驟，其中所述鎖存節點被配置為邏輯低準位，且其中在驗證操作時，基於所述鎖存節點的電位而對所述感測節點進行選擇充電之前，將第一電壓供給部所供應的電壓經由第一電晶體、所述感測節點與第二電晶體而對耦接於所述感測節點的浮動節點進行預充電，其中所述第一電晶體耦接於所述第一電壓供給部與所述感測節點之間，所述第二電晶體耦接於所述浮動節點與所述感測節點之間。
如申請專利範圍第8項所述的讀出方法，其中在程式化驗證操作時，在對被選擇的儲存單元施加驗證讀出電壓的期間對所述浮動節點進行預充電。
一種半導體儲存裝置，包括：儲存單元陣列；頁面緩衝器/感測電路，包含：感測節點，包括增強型N型金屬氧化物半導體電容器，且對自所述儲存單元陣列的被選擇的頁面讀出的資料進行感測；鎖存電路，包括耦接至所述感測節點的鎖存節點，且保持由所述感測節點所感測的資料；用於電荷轉送的電晶體；以及對位元線進行預充電的電路；以及控制部件，控制自所述儲存單元陣列的讀出操作或對所述儲存單元陣列的程式化操作，其中，所述鎖存節點通過所述用於電荷轉送的電晶體耦接至所述感測節點，且在所述鎖存節點耦接至所述感測節點的路徑中不經過一端接地的電容器，所述控制部件在所述用於電荷轉送的電晶體導通而使所述感測節點電連接到所述鎖存節點之前，導通所述用於電荷轉送的電晶體並通過所述進行預充電的電路使所述鎖存節點放電至接地電位，以將所述鎖存節點設置為邏輯低準位。
一種半導體儲存裝置的讀出方法，包括：通過預充電電路對位元線進行預充電並在由增強型N型金屬氧化物半導體電容器構成的感測節點接收儲存單元陣列的選擇頁面的資料的步驟；以及經由轉送用電晶體將所述感測節點的資料轉送至鎖存電路的鎖存節點的步驟，其中所述鎖存節點在將所述選擇頁面的資料傳送給所述感測節點之前，藉由導通所述轉送用電晶體，並通過所述預充電電路使所述鎖存節點放電至接地電位，而以邏輯低準位的狀態連接到所述感測節點，所述鎖存節點通過所述轉送用電晶體耦接至所述感測節點，且在所述鎖存節點耦接至所述感測節點的路徑中不經過一端接地的電容器。