TW201729212A - 半導體儲存裝置及其加擾方法 - Google Patents

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Abstract

本發明提供一種半導體儲存裝置及其加擾方法，可實現資料加擾功能與可存取時間的兼顧。本發明的半導體儲存裝置包含具有資料加擾功能的頁面緩衝器/讀出電路。頁面緩衝器/讀出電路在編程動作時，保持要編程的資料，對所保持的資料進行加擾處理並編程至記憶體陣列的選擇頁面，在讀出動作時，保持從選擇頁面讀出的資料，且對所保持的資料進行解擾處理。

Description

半導體儲存裝置及其加擾方法
本發明涉及一種反及（NAND）型快閃記憶體（flash memory）等半導體儲存裝置，尤其涉及一種NAND型快閃記憶體中的資料（data）加擾（scramble）方法。
NAND型快閃儲存器具有包含多個區塊（block）的記憶體陣列（memory array），在一個區塊中，形成由多個儲存胞元（memory cell）串聯連接而成的NAND串（string）。典型的是，資料的讀出或編程（program）是以頁面（page）為單位來進行，資料的抹除是以區塊為單位來進行。
專利文獻1公開了一種提高NAND型快閃記憶體的動作可靠性的資料寫入方法。該寫入方法是基於字元線（word line）的位址（address）來選擇加擾方式，根據所選擇的加擾方式來對要寫入的資料進行加擾，並將經加擾的資料寫入至對應的頁面。 現有技術文獻 專利文獻
專利文獻1：日本專利特開2008-198299號公報 [發明所要解決的問題]
NAND型快閃記憶體的儲存胞元包含具備浮動閘極（floating gate）（電荷蓄積層）與控制閘極的N型的金屬氧化物半導體（Metal Oxide Semiconductor，MOS）結構。當在浮動閘極蓄積電子時，儲存胞元的閾值偏移（shift）至正方向，該狀態為資料“0”。另一方面，當從浮動閘極放出電子時，閾值偏移至負方向，該狀態為資料“1”。當統一抹除區塊時，該區塊內的所有儲存胞元為資料“1”。
在此種快閃記憶體中，當反復進行編程（寫入）或抹除時，依存於資料的可靠性有可能發生惡化。例如，在進行編程時，資料“0”的比例壓倒性地多於資料“1”的情況，或者與此相反地，資料“1”的比例壓倒性地多於資料“0”的情況。由於儲存胞元的微細化、高集成化，儲存胞元間的距離變短，鄰接的儲存胞元處於電容耦合而可相互干擾的狀況。若圍繞一個儲存胞元的周邊儲存胞元全部為資料“0”，則在中心的儲存胞元中，周邊儲存胞元的電荷會產生影響，從而與全部為資料“1”的情況相比，閾值變高。進而，資料“0”或資料“1”的不均勻因讀出資料時的源極線（source line）電壓的浮動電壓的差異，也很有可能對讀出放大器（sense amplifier）的特性造成不良影響。
因此，從可靠性的觀點來看，資料“0”與資料“1”的比例理想的是約為0.5。作為實現此比例的一個方法，有資料加擾方案（scheme）。即，對於要編程的資料，使用亂數來進行加擾，並將加擾後的資料編程至記憶體陣列。對於加擾，例如可將要編程的位址用於種子（seeds）而對每個位址改變亂數，由此可在記憶體陣列的列方向及行方向上隨機（random）地配置資料“0”與資料“1”。而且，在讀出動作中，通過利用對從記憶體陣列讀出的資料進行加擾時的亂數來進行解擾（descramble），從而將經加擾的資料轉換成原始資料。
在搭載有資料加擾功能的NAND型快閃記憶體中，如圖1所示，在編程動作時，頁面緩衝器/讀出電路（page buffer/sense circuit）20經由輸入/輸出緩衝器10來接受要編程的資料，然後，要編程的資料被傳輸至加擾電路30，在其中進行加擾處理，經加擾處理的資料被再次傳輸至頁面緩衝器/讀出電路20，並被編程至記憶體陣列40的選擇頁面P。在讀出動作時，從記憶體陣列40的選擇頁面P將資料讀出至頁面緩衝器/讀出電路20，將保持於頁面緩衝器/讀出電路20中的資料傳輸至加擾電路30，在其中經解擾而轉換成原始資料，經轉換的資料被再次傳輸至頁面緩衝器/讀出電路20，並從輸入/輸出緩衝器10輸出。
在編程資料的加擾處理中或讀出資料的解擾處理中，NAND型快閃記憶體輸出用於禁止從外部存取（access）的忙碌（busy）信號，但若加擾電路的處理時間長，則忙碌信號的期間會相應地變長，從而可從外部存取的時間會受到大幅度地限制。
本發明的目的在於解決此種習知的問題，提供一種半導體儲存裝置，可實現資料加擾功能與可從外部存取的時間的兼顧。 [解決問題的技術手段]
本發明的半導體儲存裝置的加擾方法在編程動作時，頁面緩衝器/讀出電路保持要編程的資料，且對所保持的資料進行加擾處理並編程至記憶體陣列的選擇頁面，在讀出動作時，頁面緩衝器/讀出電路保持從選擇頁面讀出的資料，且對所保持的資料進行解擾處理。
優選的是，所述加擾處理或所述解擾處理是使所保持的資料反相或非反相。優選的是，所述加擾處理或所述解擾處理是依照基於選擇頁面位址資訊的亂數來使資料反相或非反相。優選的是，所述加擾處理或所述解擾處理包括下述步驟：將保持於鎖存（latch）電路的節點（node）中的資料傳輸至第1電晶體（transistor）的閘極（gate）；通過從第1電壓供給部供給的第1電壓來重置（reset）所述鎖存電路的節點；將從第2電壓供給部供給的第2電壓供給至所述第1電晶體；以及經由所述第1電晶體，通過第2電壓來使所述鎖存電路的節點的資料反相或非反相。優選的是，在使資料非反相時，第1電壓為GND，第2電壓為VDD，在使資料反相時，第1電壓為VDD，第2電壓為GND。優選的是，在重置所述鎖存電路的節點時，所述第1電壓經由用於對位元線（bit line）進行預充電（pre-charge）的第3電晶體、及使讀出節點與所述節點間的電荷傳輸成為可能的第2電晶體而供給至所述節點。優選的是，所述第1電晶體在編程校驗（verify）時，當以第2電壓對所述讀出節點充電時導通（ON）。
本發明的半導體儲存裝置包括：記憶體陣列；以及頁面緩衝器/讀出電路，保持要對記憶體陣列的選擇頁面編程的資料，或者保持從記憶體陣列的選擇頁面讀出的資料，所述頁面緩衝器/讀出電路在編程動作時，對要編程的資料進行加擾處理，在讀出動作時，對所讀出的資料進行解擾處理。
優選的是，所述加擾處理或所述解擾處理是依照基於選擇頁面位址資訊的亂數來使資料反相或非反相。優選的是，所述頁面緩衝器/讀出電路包括保持資料的鎖存電路、及連接於該鎖存電路的讀出電路，所述讀出電路包括：第1電晶體，連接於第2電壓供給部，可將保持於所述鎖存電路的節點中的資料保持於閘極；第2電晶體，連接於第1電壓供給部，用於進行位元線的預充電；以及第3電晶體，使讀出節點與所述鎖存電路的節點間的電荷傳輸成為可能，當進行所述加擾處理或所述解擾處理時，將保持於所述鎖存電路的節點中的資料保持於第1電晶體的閘極，將從第1電壓供給部供給的第1電壓經由所述第2電晶體及第3電晶體而供給至所述鎖存電路的節點之後，根據所述第1電晶體的導通狀態來將從第2電壓供給部供給的第2電壓供給至所述鎖存電路的節點。優選的是，在使資料非反相時，第1電壓為GND，第2電壓為VDD，在使資料反相時，第1電壓為VDD，第2電壓為GND。優選的是，所述第1電壓供給部在讀出動作時，經由所述第2電晶體來將預充電電壓供給至選擇位元線，所述第3電晶體在讀出動作時將讀出節點的所讀出的電位傳輸至所述鎖存電路的節點。優選的是，所述第2電壓供給部在編程校驗時，經由所述第1電晶體來對所述讀出節點供給第2電壓。 （發明的效果）
根據本發明，頁面緩衝器/讀出電路進行要編程的資料的加擾處理或者所讀出的資料的解擾處理，因此在加擾或解擾處理中不再輸出忙碌信號，從而可從外部進行存取。進而，本發明可通過利用習知的頁面緩衝器/讀出電路的功能來實現加擾處理/解擾處理，因此無須另行設置用於加擾的電路，能夠實現省空間（space）化、低成本（cost）。
以下，參照附圖來詳細說明本發明的實施方式。另外，應留意的是，附圖中，為了便於理解而強調表示各部分，與實際元件（device）的比例（scale）並不相同。
圖2表示本發明的實施例的快閃記憶體的典型結構。本實施例的快閃記憶體100包括：記憶體陣列110，呈矩陣狀地排列有多個儲存胞元；輸入/輸出緩衝器120，連接於外部輸入/輸出端子I/O，且保持輸入/輸出資料；位址寄存器（address register）130，接收來自輸入/輸出緩衝器120的位址資料；控制部140，接收來自輸入/輸出緩衝器120的命令資料（command data）或來自外部的控制信號，以控制各部分；字元線選擇電路150，從位址寄存器（address resistor）130接收列位址資訊Ax，對列位址資訊Ax進行解碼（decode），並基於解碼結果來進行區塊的選擇及字元線的選擇等；頁面緩衝器/讀出電路160，保持從由字元線選擇電路150所選擇的頁面讀出的資料，或者保持對所選擇的頁面的寫入資料；行選擇電路170，從位址寄存器130接收行位址資訊Ay，對行位址資訊Ay進行解碼，並基於該解碼結果來進行頁面緩衝器/讀出電路160內的資料的選擇等；以及內部電壓產生電路180，生成資料的讀出、編程及抹除等所需的各種電壓（寫入電壓Vpgm、通過電壓Vpass、讀出通過電壓Vread、抹除電壓Vers等）。其中，圖2所示的快閃記憶體的結構僅為例示，本發明未必限定於此種結構。
記憶體陣列110具有沿行方向配置的m個記憶體區塊BLK(0)、BLK(1)、…、BLK(m-1)。靠近區塊BLK(0)而配置有頁面緩衝器/讀出電路160。除了此種結構以外，頁面緩衝器/讀出電路160也可配置在區塊的另一個端部或者兩側的端部。
在一個記憶體區塊中，如圖3所示，形成有多個NAND串單元NU，該NAND串單元NU是由多個儲存胞元串聯連接而成，這些NAND串單元NU分別連接於偶數位元線BL_E或奇數位元線BL_O。一個NAND串單元NU包含串聯連接的多個儲存胞元MCi(i=0、1、…、31)、與其中一個端部即儲存胞元MC31連接的位元線側選擇電晶體TD、及與另一個端部即儲存胞元MC0連接的源極（source）線側選擇電晶體TS，位元線側選擇電晶體TD的汲極（drain）連接於對應的偶數或奇數位元線，源極線側選擇電晶體TS的源極連接於共用的源極線SL。
儲存胞元MCi的控制閘極連接於字元線WLi，選擇電晶體TD、TS的閘極連接於與字元線WL平行的選擇閘極線SGD、SGS。字元線選擇電路150在基於列位址Ax或經轉換的位址來選擇區塊時，經由區塊的選擇閘極線SGS、SGD來選擇性地驅動選擇電晶體TD､TS。圖3表示了典型的NAND串單元，但NAND串單元也可包含與源極線側選擇電晶體TS或位元線側選擇電晶體TD鄰接的一個或多個虛設胞元（dummy cell）。
典型的是，儲存胞元具有MOS結構，該MOS結構包括：作為N型擴散區域的源極/汲極，形成在P阱（well）內；穿隧（tunnel）氧化膜，形成在源極/汲極間的通道（channel）上；浮動閘極（電荷蓄積層），形成在穿隧氧化膜上；以及控制閘極，經由介電質膜而形成在浮動閘極上。當在浮動閘極中未蓄積有電荷時，即寫入有資料“1”時，閾值處於負狀態，儲存胞元為常通（normally on）。當在浮動閘極中蓄積有電子時，即寫入有資料“0”時，閾值偏移為正，儲存胞元為常斷（normally off）。其中，儲存胞元既可為儲存一個位元（二值資料）的單層胞元（Single Level Cell，SLC）型，也可為儲存多個位元的多層胞元（Multi Level Cell，MLC）型。
表1是表示在快閃記憶體的各動作時施加的偏電壓的一例的表（table）。在讀出動作時，對位元線施加某正電壓，對所選擇的字元線施加某電壓（例如0 V），對非選擇字元線施加通過電壓Vpass（例如4.5 V），對選擇閘極線SGD、SGS施加正電壓（例如4.5 V），使位元線側選擇電晶體TD、源極線側選擇電晶體TS導通，對共用源極線施加0 V。在編程（寫入）動作時，對所選擇的字元線施加高電壓的編程電壓Vpgm（15 V～20 V），對非選擇的字元線施加中間電位（例如10 V），使位元線側選擇電晶體TD導通，使源極線側選擇電晶體TS斷開，並將與“0”或“1”的資料相應的電位供給至位元線。在抹除動作時，對區塊內的所選擇的字元線施加0 V，對P阱施加高電壓（例如20 V），將浮動閘極的電子抽出至基板，由此以區塊為單位來抹除資料。表1
圖4表示位元線與頁面緩衝器/讀出電路160的連接關係的一例。此處，為了方便，例示了8條位元線（BL0～BL7）。在圖4中，BLCN信號是用於頁面緩衝器的控制信號，其用以控制開關電晶體。一個優選例中，在讀出動作時或編程動作時，選擇同一頁面上的偶數頁面或奇數頁面，從而抑制因鄰接的位元線間的電容耦合造成的干擾。位元線選擇電路190在選擇偶數頁面（BL0、BL2、BL4、BL6）時，使連接於選擇閘極線BLSE的電晶體導通，使連接於選擇閘極線BLSO的電晶體斷開，將偶數位元線分別連接於全域位元線（global bit line）GBL0、GBL1、GBL2、GBL3。而且，在選擇奇數頁面（BL1、BL3、BL5、BL7）時，使連接於選擇閘極線BLSE的電晶體斷開，使連接於選擇閘極線BLSO的電晶體導通，將奇數位元線分別連接於全域位元線GBL0、GBL1、GBL2、GBL3。由此，頁面緩衝器/讀出電路160由偶數頁面或奇數頁面所共有，當在同一字元線上存在n個位元線時，頁面緩衝器/讀出電路160為n/2個。其中，位元線的選擇方法也可為所述以外的結構，若是同時選擇所有位元線的全位元線（all bit line）結構，則須準備與位元線數量為相等數量的頁面緩衝器/讀出電路。感測放大器電路SA0～SA3是用以感測儲存胞元“0”與“1”的小的差分電壓，並且將此小電壓放大至邏輯“0”與“1”的電位。
圖5是由偶數位元線與奇數位元線這兩個位元線所共有的一個頁面緩衝器/讀出電路的結構的一例。頁面緩衝器/讀出電路160包括：鎖存電路162，保持要編程的資料，或者保持從記憶體陣列讀出的資料；讀出電路164，探測在位元線上所讀出的資料，或者對選擇位元線設置（set）與要編程的資料“0”或“1”相應的電壓；以及輸出校驗結果的電路。
鎖存電路162例如包含在節點SLR、SLS上保持資料的經交叉耦合（cross coupling）的兩個逆變器（inverter）。其中一個節點SLR連接於讀出電路164，保持與節點SLR反相的資料的節點SLS連接於校驗用的電晶體Q1的閘極。校驗時，電晶體Q2通過被驅動為H電平的JUDGE_EN信號而使能（enable），根據節點SLS的電位，電晶體Q1導通或斷開，由此來判定校驗的合格與否。例如，在校驗時，節點SLS為L電平，PB_P_UP信號為H電平，則表示合格。在節點SLS與節點SLR之間，連接有用於對兩節點的電位進行均衡（equalize）的電晶體Q3，電晶體Q3是通過EQ_EN信號而受到驅動。進而，節點SLR、SLS經由電晶體Q4、Q5而連接於一對資料線（data line）DL、/DL，資料線DL、/DL連接於輸入/輸出緩衝器120。電晶體Q4、Q5通過CSL信號而導通或斷開。
讀出電路164包括：電荷傳輸用的電晶體Q6，連接於節點SLR與讀出節點SNS之間；電晶體Q7、Q8，串聯連接於讀出節點SNS與電壓供給部V2之間；電晶體Q9，連接於節點SLR與電晶體Q7的閘極之間；電晶體Q10，連接於電壓供給部V1與讀出節點SNS之間，用於對位元線供給預充電電壓等；以及電晶體Q11，用於對位元線的電壓進行鉗位（clamp）。這些電晶體Q1～Q11為NMOS電晶體。
例如，在讀出動作時，通過BLPRE信號來使電晶體Q10導通，接著通過BLCLAMP信號來使電晶體Q11導通，對選擇位元線（例如偶數位元線）進行預充電。非選擇位元線（例如奇數位元線）例如連接於GND。隨後，NAND串的源極線側選擇電晶體TS導通，根據選擇儲存胞元的狀態來決定選擇位元線的電位，在讀出節點SNS中保持有資料“0”或“1”的電位。接下來，通過BLCD信號來使電晶體Q6導通，讀出節點SNS的電荷被傳輸至鎖存電路162的節點SLR，並保持於該節點SLR中。另外，在將電荷傳輸至鎖存電路162之前，通過EQ_EN信號來使電晶體Q3導通，對節點SLR、SLS的電位進行均衡。保持於鎖存電路162中的資料如後所述般經解擾後，經由資料線DL、/DL而從輸入/輸出緩衝器120輸出。
編程動作時，將要編程的資料經由輸入/輸出緩衝器120、資料線DL、/DL而載入（load）至鎖存電路162。接下來，通過BLCD信號、BLCLAMP信號來使電晶體Q6、Q11導通，對選擇位元線（例如偶數位元線）設置與要編程的資料“0”、“1”相應的電壓。對非選擇位元線（例如奇數位元線）供給VDD。接下來，對選擇字元線施加編程脈衝，對選擇儲存胞元進行編程。
電晶體Q7、Q8、Q9例如可協同電壓供給部V2，將節點SLR的反相或非反相的資料生成至讀出節點SNS中，例如在編程校驗動作時使用。當要編程的資料為“1”時，節點SLR、讀出節點SNS為H電平，對選擇位元線設置編程禁止電壓。因此，選擇儲存胞元即使被施加編程脈衝，事實上也不會受到編程。編程校驗是與讀出動作同樣地進行，但對於選擇字元線，取代讀出電壓而施加校驗電壓。由於選擇儲存胞元未受到編程，因此在施加有校驗電壓時導通，因此，選擇位元線的電位被放電至GND，讀出節點SNS為L電平。接下來，DTG信號在固定期間被驅動為H電平，電晶體Q9導通，對於節點VG施加節點SLR的電位即H電平的電位，電晶體Q7成為導通狀態。此時，電晶體Q6為斷開狀態。接下來，對電壓供給部V2供給VDD。當電壓供給部V2被施加有VDD時，節點VG通過電容耦合而進一步升壓。然後，當REG信號被驅動為H而電晶體Q8成為導通狀態時，讀出節點SNS被充電至H電平。接下來，EQ_EN信號成為H，節點SLR與節點SLS受到均衡，BLCD信號成為H，電晶體Q6導通，由此，讀出節點SNS的電荷被傳輸至節點SLR。其結果，節點SLS成為L電平，電晶體Q1斷開，由此判定校驗為合格。
另一方面，當要編程的資料為“0”時，節點SLR為L電平，因此在編程校驗時，即使DTG信號成為H電平而電晶體Q9導通，由於節點VG為L電平，因此電晶體Q7也不會導通。因此，來自電壓供給部V2的電荷不會被充電（charge）至讀出節點SNS。
接下來，對本實施例的快閃記憶體中的加擾動作進行說明。NAND型快閃記憶體中，抹除了資料後的儲存胞元為資料“1”，抹除後的讀出動作中，例如必須輸出“FFh”的資料。此時，必須禁止解擾，以使抹除後的資料全部為“1”。另一方面，儘管在概率上非常小，但有時通過資料加擾而編程的資料全部為“1”。在讀出此種資料時，必須進行解擾。由於此種限制，在NAND型快閃記憶體中，在記憶體陣列的冗餘區域等中設置有旗標位元（flag bit），該旗標位元用於判定該頁面是被抹除的狀態，抑或是被編程的狀態。旗標位元在包含該頁面的區塊被抹除時，為資料“1”，在該頁面被編程時，變更為資料“0”。
圖6（A）是編程動作時的流程，圖6（B）是讀出動作時的流程。在編程動作中，從外部控制器接收編程命令（S10），然後，接收位址及要編程的資料（S12）。通過頁面緩衝器/讀出電路160對所接收的資料進行加擾（S14），進而，將旗標由資料“1”變更為“0”，以表示所選擇的頁面已被編程（S16）。接下來，將經加擾的資料及旗標編程至選擇頁面（S18）。
在讀出動作中，當從外部的控制器輸入讀出命令及位址時（S20），從記憶體陣列的選擇頁面讀出資料（S22），接下來，進行旗標的判定（S24）。若旗標為“0”，則暫且視為所有的資料為“1”，由於該資料是經編程的資料，因此通過頁面緩衝器/讀出電路160來對所讀出的資料進行解擾（S26），轉換為原始資料並輸出（S28）。另一方面，若旗標為“1”，則由於所讀出的資料為抹除後的資料，因此不進行解擾處理而直接輸出資料（S28）。
接下來，對頁面緩衝器/讀出電路160中的資料加擾功能進行說明。圖7（A）表示資料非反相時的動作，圖7（B）表示資料反相時的動作，表2表示資料非反相時、資料反相時的各部分的節點的邏輯電平。表2
頁面緩衝器/讀出電路160在編程動作時，對保持於鎖存電路162中的所有資料進行加擾處理，在讀出動作時，對保持於鎖存電路162中的所有資料進行解擾處理。本實施例的頁面緩衝器/讀出電路160實質上使用與習知相同的結構及控制信號來執行加擾處理/解擾處理。
頁面緩衝器/讀出電路160的加擾處理/解擾處理優選的是使用亂數來使資料反相或非反相。例如，當亂數為“1”時，資料被反相，當亂數為“0”時，資料被非反相。亂數例如是基於對資料進行編程時的選擇頁面的位址資訊來決定。亂數的產生既可在頁面緩衝器/讀出電路160中進行，或者也可由控制部140或其他電路部來進行。
鎖存電路162保持要編程的資料或從記憶體陣列讀出的資料，當保持資料“0”時，節點SLR為L電平，當保持資料“1”時，節點SLR為H電平。
首先，DTG信號在固定期間被驅動為H電平，電晶體Q9成為導通狀態，節點SLR的資料被傳輸至節點VG，並被保持於節點VG。若節點SLR為H電平，則電晶體Q7成為導通狀態，若節點SLR為L電平，則電晶體Q7成為非導通狀態。
接下來，鎖存電路162在通過未圖示的LT信號而成為可接收資料的狀態後，對鎖存電路162的節點SLR、SLS進行重置。重置是通過下述操作來進行，即，在固定期間將BLPRE信號及BLCD信號驅動為H電平，並將來自電壓供給部V1的電壓供給至讀出節點SNS及節點SLR。在資料反相時，如圖7（A）所示，電壓供給部V1成為接地電壓（GND），因此，讀出節點SNS及節點SLR成為GND。在資料非反相時，如圖7（B）所示，電壓供給部V1成為電源電壓（VDD），因此，讀出節點SNS及節點SLR成為VDD。
接下來，啟動電壓供給部V2。即，在資料非反相的情況下，電壓供給部V2由GND變化為VDD，在資料反相的情況下，電壓供給部V2仍為GND。當節點VG保持H電平，電壓供給部V2轉變為VDD時，節點VG的電位通過與電壓供給部V2的電容耦合而進一步升壓+α的電位，由此，電晶體Q7強力導通。
接下來，REG信號在固定期間被驅動為H電平，讀出節點SNS及節點SLR根據節點VG而變化為H電平或L電平。此時，BLPRE信號為L電平，BLCD信號為H電平。在資料為非反相的情況下，例如當保持於節點SLR中的原始資料為H時，節點SNS/SLR通過來自電壓供給部V1的GND而重置為L，然後，電壓供給部V2變化為VDD，由此從L變化為H。當保持於節點SLR中的原始資料為L時，節點VG為L電平，該L電平即使通過來自電壓供給部V1的重置也不會發生變化。並且，當電壓供給部V2由GND變化為VDD時，電晶體Q7斷開，因此不進行來自電壓供給部V2的電荷的充電，節點SNS/SLR仍為L。如此，保持於鎖存電路162中的資料為非反相。
另一方面，在使資料反相的情況下，例如，當保持於節點SLR中的原始資料為H電平時，在節點VG中保持H電平。節點SNS/SLR雖通過來自電壓供給部V1的VDD而重置，但其電平仍保持H。而且，由於電壓供給部V2仍為GND，因此節點VG也不會發生變化。接下來，當REG信號被驅動為H電平時，節點SNS/SLR的電位放電至電壓供給部V2而成為L電平。而且，當保持於節點SLR中的原始資料為L時，在節點VG中保持L。節點SNS/SLR通過來自電壓供給部V1的VDD而重置，電平由L變化為H。接下來，當REG信號被驅動為H時，電晶體Q7斷開，因此節點SNS/SLR仍保持H。如此，由鎖存電路162所保持的資料受到反相。
如此，根據本實施例，可利用習知的頁面緩衝器/讀出電路來在頁面緩衝器/讀出電路中執行資料的加擾處理，因此在加擾處理中無須輸出忙碌信號，能夠縮短禁止從外部存取的時間。
接下來，對本發明的變形例進行說明。在NAND型快閃記憶體中，能夠執行對同一頁面連續編程n次（n為2以上的自然數）資料的功能（以下，為了方便而稱作局部頁面編程（partial page program））。局部頁面編程例如是從外部的控制器收到編程命令後，接收列位址資訊Ax及行位址資訊Ay1，接下來，接收局部資料D1，當緊跟著收到完成命令時，開始局部資料的編程。即，以根據列位址資訊Ax所選擇的頁面的行位址資訊Ay1為先頭來編程局部資料D1，在此期間，快閃記憶體將用於禁止存取的忙碌信號輸出至外部控制器，在存取禁止被解除的時刻，輸出備妥（ready）信號。外部控制器在收到備妥信號時，為了對下個局部資料進行編程，與所述同樣地再次將編程命令、行位址資訊Ay2、局部資料D2及完成命令發送至快閃記憶體，快閃記憶體以同一頁面的行位址資訊Ay2為先頭來編程局部資料D2。將此種處理反復進行n次，結果，在一個頁面上編程n個局部資料D1、D2、…、Dn。
例如，將記憶體陣列的一個頁面分割成4個區段（sector），當可對各區段進行局部編程時，變形例中，也可設定是否以區段為單位來執行頁面緩衝器/讀出電路的資料加擾。例如，設定成對區段0、1、2的資料進行加擾，且設定成不對區段3的資料進行加擾。該設定既可通過來自外部控制器的命令來實現，也可在控制部140中預先設定。例如，外部控制器在“0”或“1”為連續的局部資料、或者“0”或“1”為壓倒性地不均勻的局部資料時，能夠以區段為單位來設定有無加擾。
如上所述，對本發明的優選實施方式進行了詳述，但本發明並不限定於特定的實施方式，在權利要求書所記載的本發明的主旨的範圍內可進行各種變形、變更。
10‧‧‧輸入/輸出緩衝器
20、160‧‧‧頁面緩衝器/讀出電路
30‧‧‧加擾電路
40、110‧‧‧記憶體陣列
100‧‧‧快閃記憶體
120‧‧‧輸入/輸出緩衝器
130‧‧‧位址寄存器
140‧‧‧控制部
150‧‧‧字元線選擇電路
162‧‧‧鎖存電路
164‧‧‧讀出電路
170‧‧‧行選擇電路
180‧‧‧內部電壓產生電路
190‧‧‧位元線選擇電路
Ax‧‧‧列位址資訊
Ay‧‧‧行位址資訊
BL0～BL7‧‧‧位元線
BLCD、BLCN、BLCLAMP、BLPRE、CSL、DTG、EQ_EN、JUDGE_EN、PB_P_UP、REG‧‧‧信號
BLK(0)、BLK(1)～BLK(m-1)‧‧‧記憶體區塊
BLSE、BLSO、SGD、SGS‧‧‧選擇閘極線
BL_E‧‧‧偶數位元線
BL_O‧‧‧奇數位元線
DL、/DL‧‧‧資料線
GBL0、GBL1、GBL2、GBL3‧‧‧全域位元線
GND‧‧‧接地電壓
MC0、MC1、MC2、MC31‧‧‧儲存胞元
NU‧‧‧NAND串單元
P‧‧‧選擇頁面
Q1～Q11‧‧‧電晶體
S10～S28‧‧‧步驟
SA0～SA3‧‧‧感測放大器電路
SLR、SLS、VG‧‧‧節點
SL‧‧‧源極線
SNS‧‧‧讀出節點
TD‧‧‧位元線側選擇電晶體
TS‧‧‧源極線側選擇電晶體
V1、V2‧‧‧電壓供給部
VDD‧‧‧電源電壓
Vers‧‧‧抹除電壓
Vpgm‧‧‧寫入電壓/編程電壓
Vpass‧‧‧通過電壓
Vread‧‧‧讀出通過電壓
圖1是對習知的NAND型快閃記憶體的加擾處理進行說明的圖。 圖2是表示本發明的實施例的NAND型快閃記憶體的整體概略結構的圖。 圖3是表示本發明的實施例的儲存胞元陣列的NAND串的結構的電路圖。 圖4是表示本發明的實施例的快閃記憶體的位元線選擇方法的一例的圖。 圖5是表示本發明的實施例的頁面緩衝器/讀出電路的結構的圖。 圖6（A）、圖6（B）是對本發明的實施例的快閃記憶體的加擾動作進行說明的流程。 圖7（A）、圖7（B）是對本發明的實施例的頁面緩衝器/讀出電路對資料的反相動作進行說明的圖。
Q1~Q11‧‧‧電晶體
BLCD、BLCLAMP、BLPRE、CSL、DTG、EQ_EN、JUDGE_EN、PB_P_UP、REG‧‧‧信號
DL、/DL‧‧‧資料線
GND‧‧‧接地電壓
SLR、SLS、VG‧‧‧節點
SNS‧‧‧讀出節點
V1、V2‧‧‧電壓供給部
VDD‧‧‧電源電壓

Claims (13)

  1. 一種半導體儲存裝置的加擾方法，其中， 在編程動作時，頁面緩衝器/讀出電路保持要編程的資料，且對所保持的資料進行加擾處理並編程至記憶體陣列的選擇頁面， 在讀出動作時，所述頁面緩衝器/讀出電路保持從所述選擇頁面讀出的資料，且對所保持的資料進行解擾處理。
  2. 如申請專利範圍第1項所述的半導體儲存裝置的加擾方法，其中， 所述加擾處理或所述解擾處理是使所保持的資料反相或非反相。
  3. 如申請專利範圍第2項所述的半導體儲存裝置的加擾方法，其中， 所述加擾處理或所述解擾處理是依照基於選擇頁面位址資訊的亂數來使資料反相或非反相。
  4. 如申請專利範圍第1項至第3項中任一項所述的半導體儲存裝置的加擾方法，其中， 所述加擾處理或所述解擾處理包括下述步驟： 將保持於鎖存電路的節點中的資料傳輸至第1電晶體的閘極； 通過從第1電壓供給部供給的第1電壓來重置所述鎖存電路的節點； 將從第2電壓供給部供給的第2電壓供給至所述第1電晶體；以及 經由所述所述第1電晶體，通過所述第2電壓來使所述鎖存電路的節點的資料反相或非反相。
  5. 如申請專利範圍第4項所述的半導體儲存裝置的加擾方法，其中， 在使資料非反相時，所述第1電壓為接地電壓，所述第2電壓為電源電壓，在使資料反相時，所述第1電壓為所述電源電壓，所述第2電壓為所述接地電壓。
  6. 如申請專利範圍第4項所述的半導體儲存裝置的加擾方法，其中， 在重置所述鎖存電路的節點時，所述第1電壓經由用於對位元線進行預充電的第2電晶體、及使讀出節點與所述節點間的電荷傳輸成為可能的第3電晶體而供給至所述節點。
  7. 如申請專利範圍第4項所述的半導體儲存裝置的加擾方法，其中， 所述第1電晶體在編程校驗時，當以所述第2電壓對所述讀出節點充電時導通。
  8. 一種半導體儲存裝置，包括： 記憶體陣列；以及 頁面緩衝器/讀出電路，保持要對所述記憶體陣列的選擇頁面進行編程的資料，或者保持從所述記憶體陣列的所述選擇頁面讀出的資料， 所述頁面緩衝器/讀出電路在編程動作時，對要編程的資料進行加擾處理，在讀出動作時，對所讀出的資料進行解擾處理。
  9. 如申請專利範圍第8項所述的半導體儲存裝置，其中， 所述加擾處理或所述解擾處理是依照基於選擇頁面位址資訊的亂數來使資料反相或非反相。
  10. 如申請專利範圍第8項或第9項所述的半導體儲存裝置，其中， 所述頁面緩衝器/讀出電路包括保持資料的鎖存電路、及連接於所述鎖存電路的讀出電路， 所述讀出電路包括：第1電晶體，連接於第2電壓供給部，可將保持於所述鎖存電路的節點中的資料保持於閘極；第2電晶體，連接於第1電壓供給部，用於進行位元線的預充電；以及第3電晶體，使讀出節點與所述鎖存電路的節點間的電荷傳輸成為可能， 當進行所述加擾處理或所述解擾處理時，將保持於所述鎖存電路的節點中的資料保持於所述第1電晶體的閘極，將從所述第1電壓供給部供給的第1電壓經由所述第2電晶體及所述第3電晶體而供給至所述鎖存電路的節點之後，根據所述第1電晶體的導通狀態來將從所述第2電壓供給部供給的第2電壓供給至所述鎖存電路的節點。
  11. 如申請專利範圍第10項所述的半導體儲存裝置，其中， 在使資料非反相時，所述第1電壓為接地電壓，所述第2電壓為電源電壓，在使資料反相時，所述第1電壓為所述電源電壓，所述第2電壓為所述接地電壓。
  12. 如申請專利範圍第10項所述的半導體儲存裝置，其中， 所述第1電壓供給部在所述讀出動作時，經由所述第2電晶體來將預充電電壓供給至選擇位元線，所述第3電晶體在所述讀出動作時將所述讀出節點的所讀出的電位傳輸至所述鎖存電路的節點。
  13. 如申請專利範圍第10項所述的半導體儲存裝置，其中， 所述第2電壓供給部在編程校驗時，經由所述第1電晶體來對所述讀出節點供給所述第2電壓。
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