KR20200117746A - 비휘발성 메모리 장치, 비휘발성 메모리 장치의 동작 방법 및 비휘발성 메모리 장치를 포함하는 메모리 시스템 - Google Patents

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Abstract

비휘발성 메모리 장치, 비휘발성 메모리 장치의 동작 방법 및 비휘발성 메모리 장치를 포함하는 메모리 시스템이 개시된다. 본 개시의 실시예에 따른 비휘발성 메모리 장치는, 각각이 복수의 상태 중 하나의 상태로 프로그램되는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이; 상기 복수의 메모리 셀들 중 대응하는 메모리 셀의 타겟 상태를 나타내는 상태 데이터를 각각 저장하는 복수의 페이지 버퍼를 포함하고, 상기 복수의 메모리 셀들 중 선택된 메모리 셀들에 대하여 상기 상태 데이터를 기초로 프로그램이 수행될 때, 상기 복수의 페이지 버퍼 각각에 저장된 상기 상태 데이터의 복수의 데이터값과 상기 복수의 상태 간의 맵핑을 나타내는 제1 상태 데이터 순서가 제2 상태 데이터 순서로 변경되도록 상태 데이터 재정렬(reordering)을 수행하는 페이지 버퍼 회로; 및 상기 선택된 메모리 셀들에 대하여 상기 프로그램이 수행될 때, 상기 페이지 버퍼 회로가 상기 상태 데이터 재정렬을 수행하도록 제어하는 재정렬 제어 회로를 포함할 수 있다.

Description

비휘발성 메모리 장치, 비휘발성 메모리 장치의 동작 방법 및 비휘발성 메모리 장치를 포함하는 메모리 시스템 {Nonvolatile memory devices, operating method thereof and memory system comprising thereof}
본 개시의 기술적 사상은 메모리 장치에 관한 것으로서, 더욱 상세하게는, 멀티-비트 데이터를 저장하는 비휘발성 메모리 장치, 그 동작 방법 및 비휘발성 메모리 장치를 포함하는 메모리 시스템에 관한 것이다.
메모리 장치는 데이터를 저장하는데 사용되며, 휘발성 메모리 장치와 비휘발성 메모리 장치로 구분된다. 비휘발성 메모리 장치의 일 예로서, 플래쉬 메모리 장치는 솔리드 스테이트 드라이브(solid state drive; SSD), 유니버설 플래시 스토리지(UFS), eMMC (embedded Multi Media Card) 등과 같은 스토리지 장치에 적용될 수 있다. 최근, SSD 또는 스마트폰과 같은 모바일 장치들에 탑재하기 위하여 비휘발성 메모리 장치의 고용량, 고속 입출력, 저전력화 기술들이 활발하게 연구되고 있다.
본 개시의 기술적 사상이 해결하려는 과제는 프로그램 성능을 향상시킬 수 있는 비휘발성 메모리 장치, 그 동작 방법 및 비휘발성 메모리 장치를 포함하는 메모리 시스템을 제공하는 것이다.
상기 기술적 과제를 해결하기 위한 본 개시의 예시적 실시예에 따른 비휘발성 메모리 장치는, 각각이 복수의 상태 중 하나의 상태로 프로그램되는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이, 수신되는 데이터를 상기 복수의 메모리 셀들 중 대응하는 메모리 셀의 타겟 상태를 나타내는 상태 데이터로서 각각 저장하는 복수의 페이지 버퍼를 포함하고, 상기 복수의 메모리 셀들 중 선택된 메모리 셀들에 대하여 프로그램 동작이 수행될 때, 상기 복수의 상태에 대한 상기 상태 데이터의 복수의 데이터값들의 기준 맵핑을 나타내는 제1 상태 데이터 순서가 제2 상태 데이터 순서로 변경되도록 상태 데이터 재정렬을 수행하는 페이지 버퍼 회로, 및 상기 프로그램이 수행될 때, 동시에 상기 상태 데이터 재정렬을 수행하도록 상기 페이지 버퍼 회로를 제어하는 재정렬 제어 회로를 포함할 수 있다.
상기 기술적 과제를 해결하기 위한 본 개시의 예시적 실시예에 따른 비휘발성 메모리 장치의 동작 방법은, 데이터를 수신하는 단계, 상기 데이터를 메모리 셀 어레이에 연결된 복수의 페이지 버퍼에 상태 데이터로서 저장하는 단계, 상기 복수의 페이지 버퍼에 저장된 상태 데이터를 기초로 상기 메모리 셀 어레이의 복수의 메모리 셀들을 프로그램하는 단계, 및 상기 프로그램하는 단계와 동시에 상기 복수의 페이지 버퍼 각각에 저장된 상태 데이터의 데이터값을 변경함으로써, 상태 데이터 재정렬을 수행하는 단계를 포함할 수 있다.
상기 기술적 과제를 해결하기 위한 본 개시의 예시적 실시예에 따른 메모리 시스템은, 호스트로부터 수신되는 데이터를 제1 상태 데이터 순서에 기초하여 변환함으로써, 기입 데이터를 생성하는 메모리 컨트롤러, 및 상기 메모리 컨트롤러로부터 수신되는 상기 기입 데이터를 복수의 페이지 버퍼 각각에 상태 데이터로서 저장하고, 상기 상태 데이터를 기초로 상기 메모리 셀들을 프로그램하고, 상기 메모리 셀들에 대한 프로그램 수행과 동시에 상기 제1 상태 데이터 순서가 프로그램 시퀀스에 적합하게 변경된 제2 상태 데이터 순서로 변경되도록 상기 복수의 페이지 버퍼 각각에 저장된 상태 데이터의 값을 변경하는 상태 데이터 재정렬 동작을 수행하는 비휘발성 메모리 장치를 포함할 수 있다.
본 개시의 실시예들에 따른 비휘발성 메모리 장치, 그 동작 방법 및 비휘발성 메모리 장치를 포함하는 스토리지 장치에 따르면, 복수의 프로그램 상태와 복수의 상태 데이터값 간의 맵핑을 변경하는 상태 데이터 재정렬(reordering)이 프로그램 동작이 수행되는 구간에 프로그램 동작과 동시에 수행됨으로써, 상태 데이터 재정렬을 위한 별도의 시간이 요구되지 않는다. 따라서 데이터 프로그램에 소요되는 시간이 감소되고 프로그램 성능이 향상될 수 있다.
또한, 상태 데이터 재정렬이 적어도 두 개의 시퀀스로 구분되고, 적어도 두 개의 시퀀스가 적어도 두 개의 프로그램 동작이 수행될 때 동시에 수행될 수 있다. 따라서, 상태 데이터 재정렬에 소요되는 전체 시간이 하나의 프로그램 동작이 수행되는 시간을 초과하더라도 상태 데이터 재정렬만을 위한 추가적인 시간이 요구되지 않는 바, 데이터 프로그램에 소요되는 시간이 감소되고 프로그램 성능이 향상될 수 있다.
도 1은 본 개시의 일 실시예에 따른 메모리 시스템을 개략적으로 나타내는 블록도이다.
도 2a 및 도 2b는 상태 데이터 재정렬의 예들을 나타낸다.
도 3은 본 개시의 예시적 실시예에 따른 메모리 장치를 나타내는 블록도이다.
도 4는 도 3의 메모리 블록들 중 하나와 페이지 버퍼 회로의 연결을 나타내는 회로도이다.
도 5는 도 4에 도시된 페이지 버퍼를 예시적으로 나타낸다.
도 6a 및 도 6b는 본 개시의 예시적 실시예에 따른 메모리 장치의 프로그램 알고리즘에 따라 복수의 상태가 형성되는 시퀀스들을 예시적으로 나타낸다.
도 7a 및 도 7b는 본 개시의 예시적 실시예에 따른 메모리 장치의 프로그램 알고리즘에 따라 프로그램이 수행되는 시퀀스들을 예시적으로 나타내는 타이밍도이다.
도 8은 본 개시의 예시적 실시예에 따른 메모리 장치의 상태 데이터 재정렬에 따라 복수의 페이지 버퍼에 로드된 상태 데이터의 데이터값 변화를 나타낸다.
도 9는 본 개시의 예시적 실시예에 따른 메모리 장치의 동작을 나타내는 타이밍도이다.
도 10a 및 도 10b는 상태 데이터 재정렬에 소요되는 시간과 프로그램 구간에 포함되는 복수의 서브 구간 중 선택된 특정 구간이 수행되는 시간의 관계를 나타낸다.
도 11a, 도 11b 및 도 11c는 본 개시의 예시적 실시예에 따른 메모리 장치에서 상태 데이터 재정렬이 수행되는 구간을 나타낸다.
도 12는 상태 데이터 재정렬에 소요되는 시간과 프로그램 구간에 포함되는 복수의 서브 구간 중 선택된 특정 구간이 수행되는 시간의 관계를 나타낸다.
도 13a는 본 개시의 예시적 실시예에 따른 메모리 장치에서, 데이터 재정렬 동작이 복수의 시퀀스로 분리되는 방법을 나타낸다.
도 13b는 본 개시의 예시적 실시예에 따른 메모리 장치에서, 복수의 시퀀스가 수행됨에 따라 상태 데이터 순서가 변경되는 과정을 나타낸다.
도 14a, 도 14b 및 도 14c는 본 개시의 예시적 실시예에 따른 메모리 장치에서 상태 데이터 재정렬이 수행되는 구간을 나타낸다.
도 15는 본 개시의 예시적 실시예에 따른 메모리 장치의 동작을 나타내는 흐름도이다.
도 16a는 본 개시의 예시적 실시예에 따른 메모리 블록을 나타내는 회로도이고, 도 16b는 도 16a의 메모리 블록의 사시도이다.
도 17은 본 개시의 예시적 실시예에 따른 메모리 컨트롤러를 개략적으로 나타내는 블록도이다.
도 18은 본 개시의 예시적 실시예에 따른 SSD 시스템을 나타내는 블록도이다.
이하, 첨부한 도면을 참조하여 본 개시의 실시예들을 설명하기로 한다.
도 1은 본 개시의 예시적 실시예에 따른 메모리 시스템을 개략적으로 나타내는 블록도이다.
도 1을 참조하면, 메모리 시스템(10)은 메모리 장치(100) 및 메모리 컨트롤러(200)를 포함할 수 있고, 메모리 장치(100)는 메모리 셀 어레이(110), 페이지 버퍼 회로(120) 및 재정렬 제어 회로(130)를 포함할 수 있다. 메모리 장치(100)는 비휘발성 메모리 장치일 수 있다.
메모리 컨트롤러(200)는 호스트로부터의 읽기/쓰기 요청에 응답하여 메모리 장치(100)에 저장된 데이터를 독출하도록 또는 메모리 장치(100)에 데이터를 기입하도록 메모리 장치(100)를 제어할 수 있다. 메모리 컨트롤러(200)는 USB, MMC(Multi Media Card), PCI-E(Peripheral Component Interconnect Express), ATA(Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI(Small Computer System Interface), ESDI(Enhanced Small Disk　Interface), 그리고 IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 외부(예컨대 호스트)와 통신하도록 구성될 수 있다. 메모리 컨트롤러(200)는 메모리 장치(100)에 어드레스(ADDR), 커맨드(CMD) 및 제어 신호(CTRL)를 제공함으로써, 메모리 장치(100)에 대한 프로그램(또는 기입), 독출 및 소거 동작을 제어할 수 있다. 또한, 프로그램 동작을 위한 데이터(DATA)와 독출된 데이터(DATA)가 메모리 컨트롤러(200)와 메모리 장치(100) 사이에서 송수신될 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 셀들을 포함할 수 있으며, 복수의 메모리 셀들은 각각 1비트 또는 멀티 비트 데이터를 저장할 수 있다. 예를 들어, 복수의 메모리 셀들은 플래쉬 메모리 셀들일 수 있다. 이하에서는, 복수의 메모리 셀들이 낸드(NAND) 플래쉬 메모리 셀들인 경우를 예로 하여 본 개시의 실시예들을 상술하기로 한다. 그러나, 본 개시의 기술적 사상은 이에 한정되지 않고, 복수의 메모리 셀들은 다양한 종류의 비휘발성 메모리 셀들일 수 있다. 실시예에 있어서, 복수의 메모리 셀들은 RRAM(resistive RAM), PRAM(phase change RAM) 또는 MRAM(magnetic RAM)과 같은 저항형 메모리 셀들일 수 있다.
본 실시예에서, 메모리 셀 어레이(110)는 비트라인을 공유하는 복수의 셀 스트링을 포함할 수 있다. 복수의 셀 스트링 각각은 접지 선택 라인, 워드 라인들 및 스트링 선택 라인에 연결된 접지 선택 트랜지스터, 메모리 셀들 및 스트링 선택 트랜지스터를 포함할 수 있다. 메모리 셀 어레이(110)는 2차원(2D) 메모리 어레이일 수 있다. 또는 메모리 셀 어레이(110)는 3 차원(3D) 메모리 어레이일 수 있다.
3차원(3D) 메모리 어레이는 실리콘 기판 위에 배치되는 활성 영역과, 메모리 셀들의 동작과 관련된 회로로서 상기 기판 상에 또는 상기 기판 내에 형성된 회로를 가지는 메모리 셀 어레이들의 적어도 하나의 물리적 레벨에 모놀리식으로 형성된다. 상기 용어 "모놀리식"은 상기 어레이를 구성하는 각 레벨의 층들이 상기 어레이 중 각 하부 레벨의 층들의 바로 위에 적층되어 있음을 의미한다.
본 개시의 기술적 사상에 의한 일 실시예에서, 상기 3D 메모리 어레이는 적어도 하나의 메모리 셀이 다른 메모리 셀의 위에 위치하도록 수직 방향으로 배치된 셀 스트링들을 포함한다. 상기 적어도 하나의 메모리 셀은 전하 트랩층을 포함할 수 있다. 미국 특허공개공보 제7,679,133호, 동 제8,553,466호, 동 제8,654,587호, 동 제8,559,235호, 및 미국 특허출원공개공보 제2011-0233648호는 3D 메모리 어레이가 복수 레벨로 구성되고 워드 라인들 및/또는 비트 라인들이 레벨들 간에 공유되어 있는 3D 메모리 어레이에 대한 적절한 구성들을 상술하는 것들로서, 본 명세서에 인용 형식으로 결합된다. 또한, 미국 특허출원공개공보 제2014-0334232호 및 미국특허공개공보 제8,488,381호는 본 명세서에 인용 형식으로 결합된다.
페이지 버퍼 회로(120)는 메모리 컨트롤러(200)로부터 수신된 데이터(DATA) 즉, 메모리 셀 어레이(110)에 기입될 데이터(DATA)를 임시 저장할 수 있다. 페이지 버퍼 회로(120)는 기입될 데이터(DATA)를 메모리 셀 어레이(110)의 선택된 워드 라인에 연결된 메모리 셀들(이하 선택된 메모리 셀들) 각각에 대응하는 상태 데이터로서 저장할 수 있다. 이때, 상태 데이터는 데이터값에 따라 메모리 셀에 프로그램될 수 있는 복수의 상태, 예컨대, 소거 상태 및 복수의 프로그램 상태들 중 하나를 나타낼 수 있으며, 상태 데이터의 복수의 데이터값과 상기 복수의 상태 간의 맵핑 관계는 상태 데이터 순서로 지칭될 수 있다. 페이지 버퍼 회로(120)는 프로그램 동작 시, 즉, 메모리 셀에 대한 프로그램 동작이 수행될 때, 상기 상태 데이터를 기초로 상기 선택된 메모리 셀들을 구동할 수 있다. 페이지 버퍼 회로(120)는 또한, 프로그램이 수행될 때, 동시에 상태 데이터 재정렬을 수행함으로써, 상태 데이터 순서를 변경할 수 있다.
재정렬 제어 회로(130)는 프로그램이 수행될 때 동시에 상태 데이터 재정렬을 수행하도록 페이지 버퍼 회로를 제어할 수 있다. 또한 재정렬 제어 회로(130)는 프로그램이 수행되는 구간(예컨대 전체 프로그램 구간) 중 특정 구간을 선택하고, 선택된 구간에 페이지 버퍼 회로(120)가 상태 데이터 재정렬을 수행하도록 제어할 수 있다. 예를 들어, 전체 프로그램 구간은 복수의 서브 구간, 예컨대 복수의 프로그램 전압(또는 펄스) 인가 구간, 복수의 프로그램 리커버리 구간 및 복수의 검증 구간을 포함할 수 있으며, 재정렬 제어 회로(130)는 복수의 서브 구간 중 적어도 하나를 선택하고 선택된 적어도 하나의 서브 구간에, 상기 적어도 하나의 서브 구간에 수행하도록 설정된 적어도 하나의 프로그램 동작, 예컨대 프로그램 전압 인가, 리커버리 동작, 검증 동작 등과 동시에 상태 데이터 재정렬을 수행하도록 상기 페이지 버퍼 회로(120)를 제어할 수 있다.
실시예에 있어서, 재정렬 제어 회로(130)는 상태 데이터 재정렬(즉, 상태 데이터 재정렬을 위해 수행되는 동작들)을 복수의 시퀀스로 구분(또는 분리)하고, 복수의 서브 구간 중 복수의 시퀀스가 동시에 수행될 복수의 서브 구간을 선택할 수 있다. 페이지 버퍼 회로(120)는 선택된 복수의 서브 구간에 상태 데이터 재정렬의 복수의 시퀀스를 차례로 수행할 수 있다. 예컨대, 페이지 버퍼 회로(120)는 상태 데이터 재정렬을 제1 및 제2 시퀀스로 구분하고, 페이지 버퍼 회로(120)는 선택된 제1 서브 구간에, 해당하는 프로그램 동작과 함께 상태 데이터 재정렬의 제1 시퀀스에 해당하는 동작들을 수행하고, 이후 선택된 제2 서브 구간에, 해당하는 프로그램 동작과 함께 상태 데이터 재정렬의 제2 시퀀스에 해당하는 동작들을 수행할 수 있다.
호스트로부터 기입 요청 및 메모리 장치(100)에 기입될 데이터가 수신되면, 메모리 컨트롤러(200)는 기입될 데이터를 커플링 효과, 에러율(예컨대 메모리 셀 어레이(110)에 기입된 후 독출 시, 에러 발생율) 등을 고려하여 설정된 제1 상태 데이터 순서(예컨대 디폴트 상태 데이터 순서 또는 기준 상태 데이터 순서)에 기초하여 변환하고, 변환된 데이터를 기입 데이터로서 비휘발성 메모리 장치(100)에 제공할 수 있다.
페이지 버퍼 회로(120)는 제1 상태 데이터 순서를 비휘발성 메모리 장치(100)에 설정된 프로그램 알고리즘(예컨대 프로그램 펄스 인가 알고리즘 및 검증 알고리즘)에 적합한 제2 상태 데이터 순서로 변경하는 상태 데이터 재정렬을 수행할 수 있다. 재정렬 제어 회로(130)는 제1 상태 데이터 순서를 제2 상태 데이터 순서로 변경하기 위하여 설정되는 재정렬 시퀀스를 기초로, 페이지 버퍼 회로(130)의 상태 데이터 재정렬을 제어할 수 있다. 페이지 버퍼 회로(120)는 재정렬 제어 회로(130)로부터 제공되는 재정렬 제어 신호를 기초로 페이지 버퍼 회로(120)에 저장된 선택된 메모리 셀들 각각에 대응하는 상태 데이터의 데이터값을 변경할 수 있다. 한편, 상태 데이터의 재정렬은 프로그램 동작과 동시에 수행되어도 무방한 바, 전술한 바와 같이, 페이지 버퍼 회로(120)는 프로그램이 수행되는 구간에 포함되는 복수의 서브 구간 중 적어도 하나의 서브 구간에, 해당하는 적어도 하나의 프로그램 동작의 수행과 동시에 상태 데이터 재정렬을 수행할 수 있다.
이와 같이, 상태 데이터 재정렬이 수행됨에 따라, 선택된 메모리 셀들을 복수의 상태로 프로그램 하는데 소용되는 시간이 감소될 수 있다. 상태 데이터 재정렬이 특정 프로그램 동작이 수행될 때 동시에, 예컨대 프로그램 구간에 포함되는 복수의 서브 구간들 중 적어도 하나의 서브 구간에 상기 특정 프로그램 동작과 동시에 백그라운드 동작으로서 수행됨으로써, 상태 데이터 재정렬을 위한 별도의 시간이 요구되지 않는다. 또한, 상태 데이터 재정렬이 적어도 두 개의 시퀀스로 구분되고, 적어도 두 개의 시퀀스가 프로그램 구간에 포함되는 복수의 서브 구간들 중 적어도 두 개의 서브 구간에 백그라운드 동작으로서 수행될 수 있다. 따라서, 상태 데이터 재정렬에 소요되는 전체 시간이 하나의 프로그램 동작이 수행되는 시간을 초과하더라도 상태 데이터 재정렬만을 위한 추가적인 시간이 요구되지 않는다. 이에 따라서, 선택된 메모리 셀들에 데이터를 프로그램하는데 소요되는 시간이 감소될 수 있어, 비휘발성 메모리 장치(100)의 프로그램 성능이 향상되고, 메모리 시스템(10)의 입출력 속도가 향상될 수 있다.
도 2a 및 도 2b는 상태 데이터 재정렬의 예들을 나타낸다. 도 2a는 메모리 셀에 2-비트 데이터가 프로그램되는 경우를 나타내고 도 2b는 메모리 셀에 3-비트 데이터가 프로그램되는 경우를 나타낸다. 도 2a 및 도 2b에서, 그래프는 프로그램된 메모리 셀들의 문턱전압 산포를 나타내고, 데이터는 상태 데이터 순서를 나타낸다.
도 2a를 참조하면, 메모리 셀들 각각에 2-비트 데이터가 저장될 수 있다. 메모리 셀들은 각각 대응하는 2-비트 데이터에 따라 4개의 상태들, 즉 소거 상태(E), 및 제1 내지 제3 프로그램 상태(P1~P3) 중 하나로 프로그램될 수 있다. 2-비트 데이터는 각각 최하위 비트(LSB, Least Significant Bit) 및 최상위 비트(MSB, Most Significant Bit)에 대응할 수 있다. 2-비트 데이터는 4 개의 상태들 중 대응하는 메모리 셀이 프로그램될 상태(타겟 상태)를 나타내며, 상태 데이터로 지칭될 수 있다. 상태 데이터는 2-비트에 따른 복수의 데이터값, 즉'00', '01', '10', 및'11'을 가질 수 있으며, 4 개의 상태들과 상태 데이터의 복수의 데이터값의 맵핑(또는 맵핑 관계)은 상태 데이터 순서로 지칭될 수 있다. 이하, 본 개시에서 '상태 데이터 순서'는 간략하게'순서'로 지칭될 수도 있다.
상태 데이터 순서의 제1 순서는 제1 순서와 상이한 제2 순서로 재정렬(또는 변경)될 수 있다. 제1 순서는 도 2a의 디폴트 순서(또는 초기 순서)이고, 제2 순서는 도 2a의 변화된 순서(또는 최종 순서)일 수 있다.
디폴트 순서에 따르면, 소거 상태(E), 및 제1 내지 제3 프로그램 상태(P1~P3)에는 상태 데이터의 데이터값 '11', '01', '00', 및'10'이 차례로 맵핑될 수 있다. 디폴트 순서는 메모리 컨트롤러(도 1의 200)에서 설정된 순서로서, 메모리 컨트롤러(200)로부터 수신되는 기입 데이터는 디폴트 순서에 따른 메모리 셀들 각각에 대한 상태 데이터를 포함할 수 있다.
변경된 순서는 메모리 장치(도 1의 200)에 적용되는 프로그램 알고리즘을 기초로 설정될 수 있다. 예컨대 변경된 순서는 설정된 프로그램 알고리즘을 기초로 메모리 장치(100)가 프로그램을 수행할 때, 프로그램에 소요되는 시간이 감소되도록 설정된 순서일 수 있다.
변경된 순서에 따르면, 소거 상태(E), 및 제1 내지 제3 프로그램 상태(P1~P3)에는 상태 데이터의 데이터값 '10', '11', '01', 및'00'이 차례로 맵핑될 수 있다.
도 2b를 참조하면, 메모리 셀들 각각에 3-비트 데이터가 저장될 수 있다. 메모리 셀들은 각각 대응하는 3-비트 데이터에 따라 8개의 상태들, 즉 소거 상태(E), 및 제1 내지 제7 프로그램 상태(P1~P7) 중 하나로 프로그램될 수 있다. 3-비트 데이터는 각각 최하위 비트(LSB), 중간 비트(CSB), 및 최상위 비트(MSB)에 대응할 수 있다. 3-비트 데이터는 상태 데이터로서 8 개의 상태들 중 대응하는 메모리 셀이 프로그램될 상태(타겟 상태)를 나타낸다. 상태 데이터는 3-비트에 따른 복수의 데이터값, 즉'000', '001', '010', '011', '100', '101', '110' 및 '111'을 가질 수 있으며, 8 개의 상태들과 상태 데이터의 복수의 데이터값의 맵핑(또는 맵핑 관계)은 상태 데이터 순서로 지칭될 수 있다.
상태 데이터 순서는 제1 순서에서 제2 순서로 재정렬(또는 변경)될 수 있다. 제1 순서는 도 2b의 디폴트 순서이고, 제2 순서는 도 2b의 변화된 순서일 수 있다. 디폴트 순서에 따르면, 소거 상태(E), 및 제1 내지 제7 프로그램 상태(P1~P7)에는 상태 데이터의 데이터값 '111', '110', '100', '000', '010', '011', '001', 및 '101'이 각각 맵핑될 수 있다. 변경된 순서에 따르면, 소거 상태(E), 및 제1 내지 제7 프로그램 상태(P1~P7)에는 상태 데이터의 데이터값 '111', '110', '101', ' 100', '011', '010', '001', 및'000'이 각각 맵핑될 수 있다.
도 2a 및 도 2b를 참조하여 상태 데이터 재정렬을 설명하였으나, 이는 예시적인 설명일 뿐이며 이에 제한되는 것은 아니다. 예를 들어, 디폴트 순서 및 변경된 순서는 메모리 컨트롤러(200)의 데이터 변환 알고리즘 및 메모리 장치(100)의 프로그램 알고리즘에 따라 가변될 수 있다. 또한, 2-비트 데이터 및 3-비트 데이터뿐만 아니라, 4-비트 이상을 포함하는 상태 데이터의 데이터값들에 대한 상태 데이터 재정렬이 수행될 수도 있다.
도 3은 본 개시의 예시적 실시예에 따른 메모리 장치를 나타내는 블록도이다.
도 3을 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 페이지 버퍼 회로(120), 로우 디코더(140), 패스/페일 체크 회로(150), 데이터 입출력 회로(160), 전압 생성기(170) 및 제어 로직(180)을 포함할 수 있으며, 제어 로직(180)은 재정렬 제어 회로(130)를 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 셀들을 포함하고, 워드 라인들(WL), 스트링 선택 라인들(SSL), 접지 선택 라인들(GSL) 및 비트 라인들(BL)에 연결될 수 있다. 구체적으로, 메모리 셀 어레이(110)는 워드 라인들(WL), 스트링 선택 라인들(SSL) 및 접지 선택 라인들(GSL)을 통해 로우 디코더(140)에 연결되고, 비트 라인들(BL)을 통해 페이지 버퍼 회로(120)에 연결될 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1 내지 BLKz; z는 2보다 큰 정수)을 포함할 수 있다. 각 메모리 블록은 2차원 구조 또는 3차원 구조(또는 수직 구조)를 가질 수 있다. 메모리 블록들(BLK1 내지 BLKz)은 로우 디코더(140)에 의해 선택될 수 있다. 예를 들면, 로우 디코더(140)는 메모리 블록들(BLK1 내지 BLKz) 중 블록 어드레스에 대응하는 메모리 블록을 선택할 수 있다. 메모리 블록들(BLK1 내지 BLKz) 중 적어도 하나의 메모리 블록은 비트 라인을 공유하는 복수의 셀 스트링들을 포함할 수 있다.
메모리 셀 어레이(110)는 싱글 레벨 셀들을 포함하는 싱글 레벨 셀 블록, 멀티 레벨 셀들을 포함하는 멀티 레벨 셀 블록, 트리플 레벨 셀들을 포함하는 트리플 레벨 셀 블록 및 쿼드러플 레벨 셀들을 포함하는 쿼드러플 레벨 셀 블록 중 적어도 하나를 포함할 수 있다. 실시예에 있어서, 메모리 셀 어레이(110)에 포함된 복수의 메모리 블록들 중 일부는 싱글 레벨 셀 블록일 수 있고, 다른 메모리 블록들은 멀티 레벨 셀 블록, 트리플 레벨 셀 블록, 및 쿼드러플 레벨 셀 블록 중 하나일 수 있다.
페이지 버퍼 회로(120)는 비트 라인들(BL)을 통해 메모리 셀 어레이(110)에 연결될 수 있고, 데이터 라인들(DL)을 통해 데이터 입출력 회로(160)에 연결될 수 있다. 페이지 버퍼 회로(120)는 제어 로직(180)의 제어에 응답하여 동작할 수 있다. 페이지 버퍼 회로(120)는 동작 모드에 따라 기입 드라이버 또는 감지 증폭기로써 동작할 수 있다. 예를 들어, 페이지 버퍼 회로(120)는 기입 동작 시, 데이터 입출력 회로(160)로부터 수신된 데이터(DATA)를 메모리 셀 어레이(110)에 프로그램할 수 있으며, 또한 프로그램 패스 및 페일 여부를 검증을 위하여 검증 독출을 수행할 수 있다. 또한, 페이지 버퍼 회로(120)는 독출 동작 시, 메모리 셀 어레이(110)로부터 데이터(DATA)를 독출하고, 독출된 데이터를 데이터 입출력 회로(160)로 출력할 수 있다.
본 실시예에서, 페이지 버퍼 회로(120)는 프로그램 동작이 수행될 때, 동시에 상태 데이터 재정렬을 수행할 수 있다. 페이지 버퍼 회로(120)는 제어 로직(180)으로부터 제공되는 재정렬 제어 신호(RCS)에 응답하여 상태 데이터 재정렬을 수행할 수 있다. 페이지 버퍼 회로(120)는 제1 상태 데이터 순서(예컨대 디폴트 순서)를 제2 상태 데이터 순서(예컨대 최종 순서)로 변경할 수 있다.
한편, 페이지 버퍼 회로(120)는 독출 동작 시, 변경 전의 상태 데이터 순서, 다시 말해서 제1 상태 데이터 순서에 기초하여 독출 동작을 수행할 수 있다.
로우 디코더(140)는 제어 로직(180)으로부터 수신되는 로우 어드레스(X-ADDR)에 응답하여 워드 라인들(WL) 중 일부 워드 라인을 선택할 수 있다. 구체적으로, 독출 동작 시에 로우 디코더(140)는 선택된 워드 라인에 독출 전압을 인가하고, 비 선택된 워드 라인에 독출 패스 전압(또는 독출 인히빗 전압)을 인가할 수 있다. 또한, 프로그램 동작 시에 로우 디코더(140)는 선택된 워드 라인에 프로그램 전압 및 검증 전압(또는 검증 독출 전압)을 인가하고, 비 선택된 워드 라인에 프로그램 패스 전압(또는 프로그램 인히빗 전압)을 인가할 수 있다. 또한, 로우 디코더(140)는 제어 로직(130)으로부터 수신한 로우 어드레스(X-ADDR)에 응답하여 스트링 선택 라인들(SSL) 중 일부 스트링 선택 라인 또는 접지 선택 라인들(GSL) 중 일부 접지 선택 라인을 선택할 수 있다.
패스/페일 체크 회로(150)는 페이지 버퍼 회로(120)에서 수집된 검증 독출 결과에 따라, 패스 신호 또는 페일 신호를 제어 로직(180)으로 출력할 수 있다.
데이터 입출력 회로(160)는 데이터 라인들(DL)을 통해 페이지 버퍼 회로(160)와 연결된다. 데이터 입출력 회로(160)는 제어 로직(180)의 제어에 따라 동작한다. 데이터 입출력 회로(160)는 외부, 예컨대 메모리 컨트롤러(도 1의 200)와 데이터(DATA)를 교환할 수 있다. 데이터 입출력 회로(130)는 외부로부터 수신되는 데이터(DATA)를 페이지 버퍼 회로(120)에 전송하고, 페이지 버퍼 회로(120)으로부터 수신되는 데이터를 외부로 출력할 수 있다.
전압 생성기(170)는 제어 로직(180)으로부터 수신되는 전압 제어 신호(CTRL_vol)를 기초로 하여 메모리 셀 어레이(110)에 대한 프로그램, 독출 및 소거 동작을 수행하기 위한 다양한 종류의 전압들을 생성할 수 있다. 구체적으로, 전압 생성기(170)는 워드 라인 전압, 예를 들어, 프로그램 전압, 독출 전압, 프로그램 패스 전압, 독출 패스 전압, 소거 검증 전압 또는 프로그램 검증 전압 등을 생성할 수 있다. 또한, 전압 생성기(170)는 전압 제어 신호(CTRL_vol)를 기초로 스트링 선택 라인 전압 및 접지 선택 라인 전압을 생성할 수 있다.
제어 로직(180)은 메모리 컨트롤러(200)로부터 수신한 커맨드(CMD), 어드레스(ADDR) 및 제어 신호(CTRL)를 기초로 하여, 메모리 셀 어레이(110)에 데이터(DATA)를 기입하거나 메모리 셀 어레이(110)로부터 데이터(DATA)를 독출하기 위한 각종 제어 신호를 출력할 수 있다. 이로써, 제어 로직(180)은 메모리 장치(100) 내의 각종 동작을 전반적으로 제어할 수 있다.
제어 로직(180)에서 출력된 각종 제어 신호는 전압 생성기(170), 로우 디코더(140), 페이지 버퍼 회로(120) 및 데이터 입출력 회로(160)에 제공될 수 있다.
제어 로직(180)은 프로그램 수행 시, 페이지 버퍼 회로(120)의 프로그램 동작, 및 검증 독출 동작을 제어할 수 있으며, 또한 독출 동작 수행 시, 페이지 버퍼 회로(120)의 독출 동작을 제어할 수 있다. 제어 로직(180)은 재정렬 제어 회로(130)를 포함할 수 있으며, 재정렬 제어 회로(130)는 페이지 버퍼 회로(120)의 상태 데이터 재정렬 동작을 제어할 수 있다. 재정렬 제어 회로(130)는, 상태 데이터 순서를 변경하도록, 즉, 페이지 버퍼 회로(120)가 상태 데이터 재정렬을 수행하도록 제어하는 재정렬 제어 신호(RCS)를 페이지 버퍼 회로(120)에 제공할 수 있다. 재정렬 제어 회로(130)는 제1 상태 데이터 순서를 제2 상태 데이터 순서로 변경하기 위하여 설정되는 재정렬 시퀀스를 기초로, 재정렬 제어 신호(RCS)를 생성할 수 있다.
페이지 버퍼 회로(120)는 재정렬 제어 신호(RCS)에 응답하여, 프로그램 동작 수행 시에, 저장된 상태 데이터, 즉 메모리 셀들 각각에 대응하여 내부에 저장된 상태 데이터를 변경할 수 있다. 상태 데이터 재정렬을 위한 재정렬 제어 회로(130) 및 페이지 버퍼 회로(120)의 동작은 도 4 내지 도 15를 참조하여 상세하게 후술하기로 한다.
한편, 독출 동작 시, 제어 로직(180)은 변경 전의 상태 데이터 순서, 다시 말해서, 제1 상태 데이터 순서에 기초하여 독출 동작을 수행하도록 페이지 버퍼 회로(120)를 제어할 수 있다.
전술한 바와 같이, 본 개시의 실시예에 따른 메모리 장치(100) 및 이의 동작 방법에 따르면, 페이지 버퍼 회로(120)가 상태 데이터 재정렬을 수행함에 따라, 프로그램에 소요되는 시간이 감소될 수 있으며, 또한, 상태 데이터 재정렬을 프로그램 동작이 수행될 때, 동시에 백그라운드 동작으로서 수행함으로써, 메모리 장치(100)의 프로그램 성능이 향상될 수 있다.
도 4는 도 3의 메모리 블록들 중 하나와 페이지 버퍼 회로의 연결을 나타내는 회로도이다.
도 4를 참조하면, 메모리 블록(BLKa)은 복수의 스트링(SR)들을 포함할 수 있다. 복수의 스트링(SR)들은 복수의 비트 라인들(BL1~BLn; n은 3보다 큰 정수)에 각각 연결될 수 있다. 각 스트링(SR)은 접지 선택 트랜지스터(GST), 메모리 셀(MC)들, 그리고 스트링 선택 트랜지스터(SST)를 포함할 수 있다. 또는 도시되지 않았지만 메모리 셀 어레이(110)가 3차원 구조로 형성된 경우, 각 비트 라인(BL)은 서로 다른 스트링 선택 라인(SSL)들에 연결된 복수의 스트링(SR)들과 연결될 수 있다.
각 스트링(SR)의 접지 선택 트랜지스터(GST)는 메모리 셀(MC)들 및 공통 소스 라인(CSL)의 사이에 연결될 수 있다. 복수의 스트링(SR)들의 접지 선택 트랜지스터(GST)들은 공통 소스 라인(CSL)에 공통으로 연결될 수 있다. 각 스트링(SR)의 스트링 선택 트랜지스터(SST)는 메모리 셀(MC)들 및 비트 라인(BL)의 사이에 연결될 수 있다. 복수의 스트링(SR)들의 스트링 선택 트랜지스터(SST)들은 복수의 비트 라인들(BL1~BLn)에 각각 연결될 수 있다. 각 스트링(SR)에서, 접지 선택 트랜지스터(GST) 및 스트링 선택 트랜지스터(SST) 사이에 복수의 메모리 셀(MC)들이 제공된다. 각 스트링(SR)에서, 복수의 메모리 셀(MC)들은 직렬 연결될 수 있다.
복수의 스트링(SR)들에서, 공통 소스 라인(CSL)으로부터 동일한 순서에 위치한 메모리 셀(MC)들은 하나의 워드 라인에 공통으로 연결될 수 있다. 복수의 스트링(SR)들의 메모리 셀(MC)들은 복수의 워드 라인들(WL1~WLm)에 연결될 수 있다.
메모리 셀(MC)들의 프로그램 동작 및 독출 동작은 워드 라인의 단위로 수행될 수 있다. 하나의 워드 라인에 공통으로 연결된 메모리 셀(MC)들은 동시에 프로그램되거나 동시에 읽어질 수 있다. 동시에 프로그램되거나 읽어지는 메모리 셀(MC)들을 물리적 페이지로 지칭할 수 있다. 메모리 셀(MC)이 2-비트 이상의 데이터를 저장하는 경우, 물리적 페이지는 복수의 논리 페이지를 포함할 수 있다. 예를 들어, 도 2a 에서, 메모리 셀(MC)들에 대응하는 데이터의 LSB는 제1 논리 페이지를 구성하고, 메모리 셀(MC)들에 대응하는 데이터의 MSB는 제2 논리 페이지를 구성할 수 있다.
메모리 셀(MC)들의 소거 동작은 메모리 블록의 단위로 수행될 수 있다. 하나의 메모리 블록(BLKa)의 메모리 셀(MC)들은 동시에 소거될 수 있다. 다른 예로서, 메모리 셀(MC)들의 소거 동작은 서브 블록의 단위로 수행될 수 있다. 하나의 메모리 블록(BLKa)은 복수의 서브 블록들로 분할되고, 하나의 서브 블록의 메모리 셀(MC)들은 동시에 소거될 수 있다.
페이지 버퍼 회로(120)는 복수의 페이지 버퍼들(PB1~PBn)을 포함할 수 있다. 각 페이지 버퍼(PB1~PBn)는 각 비트 라인(BL1~BLn)과 연결될 수 있다. 페이지 버퍼 회로(120)는 메모리 셀 어레이(110)로부터 독출된 데이터(DATA)를 임시 저장하거나 또는 메모리 셀 어레이(110)에 기입될 데이터(DATA)를 임시 저장할 수 있다. 예를 들면, 각 페이지 버퍼(PB1~PBn)는 복수의 래치들을 포함할 수 있다. 래치들은 데이터(DATA)를 임시 저장할 수 있다.
도 5는 도 4에 도시된 페이지 버퍼를 예시적으로 나타낸다.
도 5를 참조하면, 페이지 버퍼(PB)는 선택 회로(121), 프리차지 회로(122), 센스 래치(123), 복수의 데이터 래치(DL1~DLd; d는 2 이상의 정수)를 포함하는 데이터 래치부(124), 캐시 래치(125) 및 덤프 회로(126)를 포함할 수 있다.
선택 회로(121)는 비트 라인(SL)과 센싱 노드(SO) 사이에 연결되며, 수신되는 선택 제어 신호에 응답하여 비트 라인(SL)을 센싱 노드(SO)에 연결될 수 있다. 예컨대, 선택 회로(121)는 선택 제어 신호에 응답하여 턴-온 또는 턴-오프되는 적어도 하나의 트랜지스터로 구현될 수 있다.
프리차지 회로(122)는 프로그램 수행 시(예컨대, 프로그램 전압 인가 및 검증 독출) 및 독출 수행 시, 선택된 비트 라인(BL)을 프리차지할 수 있다.
센스 래치(123)는 센싱 동작 후에 센싱 노드(SO)의 전압을 센싱하여, 센싱된 값을 래치함으로써, 비트 라인(BL)에 연결된 메모리 셀(MC)에 프로그램된 데이터를 저장할 수 있다.
데이터 래치부(124)에 구비되는 복수의 데이터 래치(DL1~DLd)는 프로그램 동작 시, 메모리 셀(MC)에 프로그램될 상태를 나타내는 상태 데이터를 저장할 수 있다. 예를 들어, 메모리 셀(MC)에 2-비트 데이터가 프로그램되는 경우, 복수의 데이터 래치(DL1~DLd)는 2개일 수 있으며, 2 개의 데이터 래치에 2-비트의 상태 데이터가 로드될 수 있다. 메모리 셀(MC)에 3-비트 데이터가 프로그램되는 경우, 복수의 데이터 래치(DL1~DLd)는 3개일 수 있으며, 3 개의 데이터 래치에 3-비트의 상태 데이터가 로드될 수 있다. 그러나, 이에 제한되는 것은 아니고, 데이터 래치부(124)는 백업을 위한 적어도 하나의 데이터 래치를 더 포함할 수 있다.
캐시 래치(125)는 데이터 입출력 회로(도 3의 16)로부터 비트 단위로 데이터(DATA)를 수신 및 로드, 수신된 데이터(DATA)를 데이터 덤프 동작을 통해 복수의 데이터 래치(DL1~DLd)로 전송할 수 있다.
센스 래치(123), 복수의 데이터 래치(DL1~DLd) 및 캐시 래치(125)는 덤프 회로(126)를 통해 센싱 노드(NO)에 연결될 수 있다. 덤프 회로(126)는 캐시 래치(125)에 저장된 비트에 따라 복수의 데이터 래치(DL1~DLd) 중 적어도 하나를 셋 또는 리셋할 수 있다. 이에 따라, 캐시 래치(125)에 로드된 데이터가 복수의 데이터 래치(DL1~DLd)로 전송될 수 있다. 덤프 회로(126)는 복수의 데이터 래치(DL1~DLd)에 로드된 비트들을 기초로 센스 래치(123)를 셋 또는 리셋하거나, 또는 센스 래치(123)에 로드된 비트에 따라 복수의 데이터 래치(DL1~DLd) 중 적어도 하나를 셋 또는 리셋할 수 있다. 또한, 덤프 회로(126)는 복수의 데이터 래치(DL1~DLd) 중 적어도 하나의 래치에 로드된 적어도 하나의 비트에 따라 다른 적어도 하나의 래치를 셋 또는 리셋 할 수 있다. 이러한 복수의 데이터 래치(DL1~DLd), 센스 래치(123) 및 캐시 래치(125)에 대한 셋 또는 리셋 동작에 따라 덤프 동작(데이터 덤프 동작)이 수행될 수 있다.
상태 데이터 재정렬이 수행될 때, 덤프 회로(126)는 재정렬 제어 신호(도 3의 RCS)에 응답하여, 복수의 데이터 래치(DL1~DLd)에 대한 덤프 동작을 수행할 수 있으며, 상태 데이터의 재정렬은 복수의 덤프 동작을 포함할 수 있다. 복수의 데이터 래치(DL1~DLd)에 대한 덤프 동작에 의하여 복수의 데이터 래치(DL1~DLd) 중 적어도 하나의 데이터 래치에 로드된 비트가 변경(예컨대 '0'에서 '1'로 또는 '1'에서 '0'으로 변경)될 수 있으며, 이에 따라서, 상태 데이터의 데이터값이 변경될 수 있다.
도 6a 및 도 6b는 본 개시의 예시적 실시예에 따른 메모리 장치의 프로그램 알고리즘에 따라 복수의 상태가 형성되는 시퀀스들을 예시적으로 나타낸다.
도 6a및 도 6b를 참조하면, 소거 상태(E)의 메모리 셀들은 프로그램이 수행되어 소거 상태(E) 및 제1 내지 제3 프로그램 상태(P1~P3)로 프로그램될 수 있다. 이때, 프로그램 알고리즘에 따른 다양한 시퀀스에 따라 메모리 셀들이 프로그램될 수 있다.
예를 들어, 도 6a에 도시된 바와 같이, 소거 상태(E)의 메모리 셀들 중 일부가 초기 프로그램 상태(P0)로 프로그램될 수 있다. 초기 검증 전압(Vvf0)을 기초로 초기 프로그램 상태(P0)의 프로그램 패스/페일 여부를 검증하는 검증 독출이 수행될 수 있다.
이후, 소거 상태(E)의 나머지 메모리 셀들 중 일부가 제1 프로그램 상태(P1)로 프로그램되고, 초기 프로그램 상태(P0)의 메모리 셀들 중 일부는 제2 프로그램 상태(P2)로 프로그램되고, 나머지 일부는 제3 프로그램 상태(P3)로 프로그램될 수 있다. 제1, 제2 및 제3 검증 전압(Vvf1, Vvf2, 및 Vvf3)을 기초로 제1 프로그램 상태(P1), 제2 프로그램 상태(P2) 및 제3 프로그램 상태(P3)의 프로그램 패스/페일 여부를 검출하는 검증 독출이 수행될 수 있다.
다른 예로서, 도 6b에 도시된 바와 같이, 소거 상태(E)의 메모리 셀들 중 소거 상태로 프로그램되도록 설정된 메모리 셀들, 다시 말해서 소거 상태(E)를 유지할 메모리 셀들을 제외한 나머지 메모리 셀들이 제1 프로그램 상태(P1)로 프로그램되고, 제1 검증 전압(Vvf1)을 기초로 검증 독출이 수행될 수 있다.
이후, 소거 상태(E) 및 제1 프로그램 상태(P1)로 프로그램되도록 설정된 메모리 셀들을 제외한 메모리 셀들, 다시 말해서, 제2 프로그램 상태(P2) 및 제3 프로그램 상태(P2 및 P3)로 프로그램되도록 설정된 메모리 셀들이 제2 프로그램 상태(P2)로 프로그램되고, 제2 검증 전압(Vvf2)을 기초로 검증 독출이 수행될 수 있다. 마지막으로, 제3 프로그램 상태(P3)로 프로그램되도록 설정된 메모리 셀들이 제3 프로그램 상태(P3)로 프로그램될 수 있다.
도 6a 및 도 6b를 참조하여 설명한 바와 같이, 프로그램 알고리즘에 따라 메모리 셀들은 중간 상태(예컨대 초기 프로그램 상태(P0))를 거쳐 복수의 프로그램 상태(예컨대 제1 내지 제3 프로그램 상태(P1~P3))로 각각 프로그램되거나, 또는 메모리 셀들은 단계적으로 제1 내지 제3 프로그램 상태(P1~P3)로 프로그램될 수 있다. 이와 같이, 다양한 프로그램 알고리즘에 따라 복수의 상태(소거 상태 및 복수의 프로그램 상태)가 형성되는 시퀀스(프로세스) 상이할 수 있다.
도 7a 및 도 7b는 본 개시의 예시적 실시예에 따른 메모리 장치의 프로그램 알고리즘에 따라 프로그램이 수행되는 시퀀스들을 예시적으로 나타내는 타이밍도이다. 도 7a 및 도 7b에서 가로축은 시간을 나타내고 세로축은 선택된 메모리 셀들이 연결된 선택된 워드 라인에 인가되는 전압 레벨을 나타낸다.
도 7a참조하면, 프로그램 동작은 복수의 프로그램 루프(LOOP1~LOOPj; j는 3보다 큰 정수)를 포함할 수 있다. 복수의 프로그램 루프((LOOP1~LOOPj) 각각에서, 워드 라인에 프로그램 전압(Vpgm)(또는 프로그램 펄스라고 함)이 인가되고, 이후, 복수의 검증 전압(Vvf1, Vvf2, Vvf3) 중 적어도 하나가 인가될 수 있다. 제2 검증 전압(Vvf2)의 레벨은 제1 검증 전압(Vvf1)의 레벨보다 높고, 제3 검증 전압(Vvf3)의 레벨은 제2 검증 전압(Vvf2)의 레벨보다 높을 수 있다. 프로그램 전압(Vpgm)이 인가된 후, 검증 전압이 인가되기 전에 워드 라인에 접지 전압이 인가되는 프로그램 리커버리가 수행될 수 있다. ISPP(incremental step pulse programming) 방식에 따라, 복수의 프로그램 루프(LOOP1~LOOPj)에서 인가되는 프로그램 전압(Vpgm)의 레벨이 증가될 수 있다.
제1 프로그램 루프(LOOP1) 및 제2 프로그램 루프(LOOP1)에서, 프로그램 전압(Vpgm)이 인가된 후, 제2 검증 전압(Vvf2)이 인가될 수 있다. 제3 프로그램 루프(LOOP1)에서는 프로그램 전압(Vpgm)이 인가된 후, 제2 검증 전압(Vvf2), 제1 검증 전압(Vvf1) 및 제3 검증 전압(Vvf3)이 차례로 인가될 수 있다. 마지막 프로그램 루프(LOOPj)에서는 프로그램 전압(Vpgm)이 인가된 후, 제1 검증 전압(Vvf1), 제3 검증 전압(Vvf3)이 차례로 인가될 수 있다.
도 7b를 참조하면, 프로그램 동작은 복수의 프로그램 루프(LOOP1~LOOPk; k는 3보다 큰 정수)를 포함할 수 있다. 도 7a와 달리, 도 7b에서는 제1 프로그램 루프(LOOP1) 및 제2 프로그램 루프(LOOP1)에서, 프로그램 전압(Vpgm)이 인가된 후, 제1 검증 전압(Vvf1)이 인가되고, 제3 프로그램 루프(LOOP1)에서는 프로그램 전압(Vpgm)이 인가된 후, 제1 검증 전압(Vvf1) 및 제2 검증 전압(Vvf2)이 차례로 인가될 수 있다. 마지막 프로그램 루프(LOOPj)에서는 프로그램 전압(Vpgm)이 인가된 후, 제3 검증 전압(Vvf3)이 인가될 수 있다.
도 7a 및 도 7b를 참조하여 설명한 바와 같이, 프로그램 알고리즘에 따라 프로그램 동작 시 검증 시퀀스가 상이할 수 있다.
도 6a 내지 도 7b를 참조하여 설명한 바와 같이, 설정된 프로그램 알고리즘에 따라 프로그램 방식(예컨대 프로그램 상태들을 형성하는 순서, 검증 순서 등)이 상이할 수 있으며, 프로그램 방식에 따라 페이지 버퍼 회로(도 3의 120)의 덤프 동작의 횟수가 상이할 수 있으며, 프로그램 소요 시간이 상이할 수 있다.
예를 들어, 제1 프로그램 알고리즘 및 제1 상태 데이터 순서에 따라 프로그램을 수행할 때, 프로그램에 소요되는 시간은 제1 프로그램 알고리즘 및 제2 상태 데이터 순서에 따라 프로그램을 수행할 때, 프로그램에 소요되는 시간과 상이할 수 있다. 또한, 제1 프로그램 알고리즘 및 제1 상태 데이터 순서에 따라 프로그램을 수행할 때, 프로그램에 소요되는 시간은 제2 프로그램 알고리즘 및 제1 상태 데이터 순서에 따라 프로그램을 수행할 때, 프로그램에 소요되는 시간과 상이할 수 있다. 본 개시의 메모리 장치(도 1 및 도 3의 100)는 설정된 프로그램 알고리즘에 따라 프로그램에 소요되는 시간을 최소화할 수 있는 최적화된 상태 데이터 순서를 결정하고, 전술한 바와 같이, 상태 데이터 순서가 최적화된 상태 데이터 순서로 변경되도록 상태 데이터 재정렬을 수행할 수 있다.
도 8은 본 개시의 예시적 실시예에 따른 메모리 장치의 상태 데이터 재정렬에 따라 복수의 페이지 버퍼에 로드된 상태 데이터의 데이터값 변화를 나타낸다. 설명의 편의를 위하여, 제1 내지 제4 페이지 버퍼(PB1~PB4) 및 제1 내지 제4 메모리 셀들(MC1~MC4)이 도시되며, 제1 내지 제4 메모리 셀들(MC1~MC4)은 제1 내지 제4 비트 라인(LB1~LB4)을 통해 각각 대응하는 페이지 버퍼에 연결될 수 있다. 제1 내지 제4 페이지 버퍼(PB1~PB4)는 각각 2 개의 데이터 래치(DL1-1 및 DL2-1, DL1-2 및 DL2-2, DL1-3 및 DL2-3, DL1-4 및 DL2-4)를 포함하는 것으로 도시된다.
상태 데이터 재정렬이 수행되기 전, 제1 페이지 버퍼(PB1)의 제1 데이터 래치(DL1-1) 및 제2 데이터 래치(DL2-1) 각각에는 '1'이 로드될 수 있다. 따라서, 제1 페이지 버퍼(PB1)에 저장된 상태 데이터의 데이터값은 '11'일 수 있다. 제2 페이지 버퍼(PB2)에 저장된 상태 데이터의 데이터값은'01'이고, 제3 페이지 버퍼(PB3)에 저장된 상태 데이터의 데이터값은'00'이고, 제4 페이지 버퍼(PB4)에 저장된 상태 데이터의 데이터값은 '10'일 수 있다. 디폴트 순서(예컨대 도 2a의 디폴트 순서)에 따라 제1 내지 제4 메모리 셀(MC1~MC4)은 소거 상태(E), 제1 내지 제3 프로그램 상태(P1~P3)로 프로그램되도록 각각 설정될 수 있다. 다시 말해서, 제1 내지 제4 메모리 셀(MC1~MC4)의 타겟 상태는 각각 소거 상태(E), 제1 내지 제3 프로그램 상태(P1~P3)로 설정될 수 있다.
프로그램 동작이 수행될 때, 동시에 제1 내지 제4 페이지 버퍼(PB1~PB4)가 상태 데이터 재정렬을 수행할 수 있다. 프로그램 알고리즘에 따라 최적화된 상태 데이터 순서, 즉 변경된 상태 데이터 순서(예컨대 도 2a의 변경된 순서)에 따라 제1 내지 제4 페이지 버퍼(PB1~PB4)의 상태 데이터의 데이터값이 변경될 수 있다.
제1 내지 제4 페이지 버퍼(PB1~PB4) 각각에 구비되는 데이터 래치들의 복수의 덤프 동작에 의하여 상태 데이터의 데이터값이 변경될 수 있다. 제1 페이지 버퍼(PB1)에 저장된 상태 데이터의 데이터값은 '10'으로, 제2 페이지 버퍼(PB2)에 저장된 상태 데이터의 데이터값은'11'로, 제3 페이지 버퍼(PB3)에 저장된 상태 데이터의 데이터값은'01'로, 제4 페이지 버퍼(PB4)에 저장된 상태 데이터의 데이터값은 '00'으로 변경될 수 있다. 상태 데이터 재정렬이 수행된 후의 프로그램 동작은, 변경된 상태 데이터 순서를 기초로 수행될 수 있다.
도 9는 본 개시의 예시적 실시예에 따른 메모리 장치의 동작을 나타내는 타이밍도이다. 도 9의 동작은 도 1 및 도 3의 메모리 장치(100)에서 수행될 수 있다.
도 9를 참조하면, 메모리 장치(100)는 레디-비지 신호(RnBx)를 메모리 컨트롤러(200)로 전송할 수 있으며, 레디-비지 신호(RnBx)가 제1 레벨, 예컨대 로직 하이일 때, 입출력 채널(DQ)을 통해 메모리 컨트롤러(200)로부터 커맨드(CMD), 어드레스(ADDR) 및 데이터(DATA)를 수신할 수 있다. 제1 구간(T1)에 커맨드(CMD), 어드레스(ADDR) 및 데이터(DATA)가 수신될 수 있다.
메모리 장치(100)는 레디-비지 신호(RnBx)를 제2 레벨, 예컨대 로직 로우 레벨로 설정하고, 제2 구간(T2) 동안 메모리 셀 어레이에 대하여 프로그램 동작을 수행할 수 있다.
프로그램 동작이 수행되는 구간(이하 프로그램 구간이라고 함), 즉 제2 구간(T2)은 복수의 서브 구간을 포함할 수 있다. 예컨대, 복수의 서브 구간은 프로그램 전압(또는 프로그램 펄스)이 인가되는 복수의 프로그램 전압 인가 구간(PGM), 프로그램 리커버리가 수행되는 복수의 프로그램 리커버리 구간(RV), 검증 독출이 수행되는 복수의 검증 구간(VFY)을 포함할 수 있다. 재정렬 제어 회로(130)는 복수의 서브 구간 중 적어도 하나의 서브 구간을 선택하고, 선택된 적어도 하나의 서브 구간에 상태 데이터 재정렬을 수행하도록 페이지 버퍼 회로(120)를 제어할 수 있다. 페이지 버퍼 회로(120)는 프로그램 동작을 수행할 때, 예컨대 프로그램 펄스를 인가할 때, 프로그램 리커버리를 수행할 때, 또는 검증 독출을 수행할 때, 상기 동작들과 동시에 백그라운드 동작으로서 상태 데이터 재정렬을 수행할 수 있다.
실시예에 있어서, 페이지 버퍼 회로(120)는 메모리 셀 어레이(구체적으로, 선택된 워드 라인)에 처음 프로그램 전압이 인가되는 구간에 상태 데이터 재정렬을 수행하도록 페이지 버퍼 회로(120)를 제어할 수 있다.
도 10a 및 도 10b는 상태 데이터 재정렬에 소요되는 시간과 프로그램 구간에 포함되는 복수의 서브 구간 중 선택된 특정 구간이 수행되는 시간의 관계를 나타낸다.
도 10a 를 참조하면, 상태 데이터 재정렬은 복수의 동작(OP1~OP; m은 4이상의 정수)을 포함할 수 있다. 예컨대, 상태 데이터가 2-비트 데이터일 경우, 상태 데이터 재정렬은 수 회의 동작을 포함하고, 상태 데이터가 3-비트 데이터일 경우, 상태 데이터 재정렬은 수십 회의 동작을 포함할 수 있다. 상태 데이터 재정렬은 프로그램 전압 인가 구간(PGM)에 수행될 때, 프로그램 전압의 인가와 동시에 수행될 수 있으며, 상태 데이터 재정렬에 소요되는 시간(Tr; 이하 재정렬 시간이라고 함)은 프로그램 전압 인가 구간(PGM)의 시간(Ts1)보다 적거나 같을 수 있다.
도 10b를 참조하면, 상태 데이터 재정렬은 검증 구간(VFY)에 검증 독출이 수행될 때, 동시에 수행될 수 있으며, 상태 재정렬 시간(Tr)은 검증 구간(VFY)의 시간(Ts2)보다 적거나 같을 수 있다.
도 11a, 도 11b 및 도 11c는 본 개시의 예시적 실시예에 따른 메모리 장치에서 상태 데이터 재정렬이 수행되는 구간을 나타낸다.
도 11a 내지 도 11c를 참조하면, 상태 데이터 재정렬은 프로그램 구간에 포함되는 복수의 서브 구간 중 선택된 하나의 서브 구간에 수행될 수 있다.
도 11a를 참조하면, 상태 데이터 재정렬은 첫번째로 프로그램 전압(Vpgm)이 인가되는 구간, 즉 제1 프로그램 루프(LOOP1)의 프로그램 전압 인가 구간에 수행될 수 있다. 도 11b를 참조하면, 상태 데이터 재정렬은 두번째로 프로그램 전압(Vpgm)이 인가되는 구간, 즉 제2 프로그램 루프(LOOP2)의 프로그램 전압 인가 구간에 수행될 수 있다. 도 11a및 도 11b를 참조하여 설명한 바와 같이, 상태 데이터 재정렬은 프로그램 전압이 인가되는 복수의 프로그램 인가 구간 중 한 구간에 수행될 수 있다. 이 때, 재정렬 시간은 프로그램 전압(Vpgm)이 인가되는 시간보다 적거나 같을 수 있다.
도 11c를 참조하면, 상태 데이터 재정렬은 검증 독출 동작이 수행되는 구간에 수행될 수 있다. 즉, 상태 데이터 재정렬은 검증 독출 동작이 수행될 때 동시에 수행될 수 있다. 이 때, 재정렬 시간은 검증 전압이 인가되는 시간, 예컨대 제1검증 전압(Vvf1)이 인가되는 시간보다 적거나 같을 수 있다.
도 12는 상태 데이터 재정렬에 소요되는 시간과 프로그램 구간에 포함되는 복수의 서브 구간 중 선택된 특정 구간이 수행되는 시간의 관계를 나타낸다.
도 12를 참조하면, 재정렬 시간(Tr)은 프로그램 구간에 포함되는 복수의 서브 구간 중 선택된 서브 구간, 예컨대 프로그램 전압 인가 구간(PGM)에 수행될 수 있으며, 재정렬 시간(Tr)은 선택된 서브 구간의 시간(Ts)보다 길 수 있다.
도시된 바와 같이, 재정렬 시간(Tr)이 선택된 서브 구간의 시간(Ts)보다 길 경우, 상태 데이터 재정렬은 복수의 시퀀스로 분리되고, 복수의 시퀀스가 프로그램 구간에 포함되는 복수의 서브 구간 중 선택된 서브 구간들에 각각 수행될 수 있다.
재정렬 제어 회로(도1 및 도 3의 130)는 재정렬 시간(Tr)과 선택된 서브 구간의 시간(Ts)을 비교하고, 재정렬 시간(Tr)이 선택된 서브 구간의 시간(Ts)보다 길 경우, 데이터 재정렬 동작을 복수의 시퀀스로 구분(분리)할 수 있다. 재정렬 제어 회로(130)는 프로그램 구간에 포함되는 복수의 서브 구간 중 복수의 시퀀스가 해당 프로그램 동작과 동시에 수행될 복수의 서브 구간을 선택할 수 있다. 예컨대, 재정렬 제어 회로(130)는 기 선택된 서브 구간을 다시 선택하고, 다른 서브 구간을 추가로 선택할 수 있다.
도 13a는 본 개시의 예시적 실시예에 따른 메모리 장치에서, 데이터 재정렬 동작이 복수의 시퀀스로 분리되는 방법을 나타내고, 도 13b는 본 개시의 예시적 실시예에 따른 메모리 장치에서, 복수의 시퀀스가 수행됨에 따라 상태 데이터 순서가 변경되는 과정을 나타낸다.
도 13a를 참조하면, 상태 데이터 재정렬은 복수의 동작, 예컨대 제1 내지 제8 동작(OP1~OP8)을 포함할 수 있으며, 제1 내지 제8 동작(OP1~OP8)이 모두 수행되는데 소요되는 시간, 즉 재정렬 시간은 프로그램 구간의 복수의 서브 구간 중 선택된 제1 서브 구간(예컨대 프로그램 전압 인가 구간(PGM))에 할당된 제1 시간(Ts11) 보다 길 수 있다.
재정렬 제어 회로(도1 및 도 3의 130)는 상태 데이터 재정렬 동작의 제1 내지 제8 동작(OP1~OP8)을 복수의 재정렬 시퀀스, 예컨대, 제1 재정렬 시퀀스(SQ1) 및 제2 재정렬 시퀀스(SQ2)로 구분하고, 프로그램 구간의 복수의 서브 구간 중 복수의 재정렬 시퀀스가 수행될 서브 구간들을 선택할 수 있다.
예를 들어, 재정렬 제어 회로(130)는 제1 내지 제8 동작(OP1~OP8) 중 제1 내지 제4 동작(OP1~OP4)을 제1 재정렬 시퀀스(SQ1)로, 제5 내지 제8 동작(OP5~OP8)을 제2 재정렬 시퀀스(SQ2)로 구분할 수 있다. 재정렬 제어 회로(130)는 선택된 제1 서브 구간 및 이후의 다른 제2 서브 구간, 예컨대, 프로그램 전압 인가 구간(PGM), 프로그램 리커버리 구간(RV) 및 검증 구간(VFY) 중 적어도 하나의 구간을 선택할 수 있다. 제1 재정렬 시퀀스(SQ1), 즉 제1 내지 제4 동작(OP1~OP4)이 수행되는 시간은 제1 서브 구간에 대응하는 제1 시간(Ts11)이하이고, 제2재정렬 시퀀스(SQ2), 즉 제5 내지 제8 동작(OP5~OP8)이 수행되는 시간은 제2 서브 구간에 대응하는 제2 시간(Ts12) 이하일 수 있다.
재정렬 제어 회로(130)는 선택된 복수의 서브 구간에 복수의 재정렬 시퀀스, 예컨대 제1 재정렬 시퀀스(SQ1) 및 제2 재정렬 시퀀스(SQ2)를 수행하도록 페이지 버퍼 회로(도 1 및 도 3의 120)를 제어할 수 있다.
도 13b를 참조하면, 데이터 재정렬 동작은 제1 재정렬 시퀀스(SQ1) 및 제2 재정렬 시퀀스(SQ2)로 구분되고, 제1 재정렬 시퀀스(SQ1)가 프로그램 구간의 복수의 서브 구간 중 선택된 두 개의 서브 구간 중, 앞선 제1 서브 구간에 수행됨에 따라, 상태 데이터 순서가 디폴트 순서에서 중간 변화된 순서로 재정렬(변경)될 수 있다. 이후, 제2 재정렬 시퀀스(SQ2)가 선택된 두 개의 서브 구간 중, 제2 서브 구간에 수행됨에 따라, 상태 데이터 순서가 중간 변화된 순서에서 최종 변화된 순서로 재정렬(변경)될 수 있다.
한편, 데이터 재정렬 동작이 단계적으로 수행됨에 따라, 프로그램 방식이 변경될 수 있다. 제1 재정렬 시퀀스(SQ)가 수행된 후, 메모리 장치(100)는 중간 변화된 순서를 기초로 프로그램을 수행할 수 있다. 따라서, 제어 로직(도 3의 180)은 중간 변화된 순서에 적합하게 프로그램 알고리즘을 변경함으로써, 프로그램 방식을 변경하고, 중간 변화된 순서 및 변경된 프로그램 방식을 기초로 프로그램을 수행할 수 있다.
도 14a, 도 14b 및 도 14c는 본 개시의 예시적 실시예에 따른 메모리 장치에서 상태 데이터 재정렬이 수행되는 구간을 나타낸다.
도 14a, 도 14b 및 도 14c를 참조하면, 상태 데이터 재정렬은 복수의 재정렬 시퀀스로 구분되고, 복수의 재정렬 시퀀스는 프로그램 구간에 포함되는 복수의 서브 구간 중 선택된 서브 구간들에서 각각 수행될 수 있다.
도 14a를 참조하면, 상태 데이터 재정렬은 제1 및 제2 재정렬 시퀀스(SQ1, SQ2)로 구분되고, 제1 및 제2 재정렬 시퀀스(SQ1, SQ2)는 제1 프로그램 루프(LOOP1) 및 제2 프로그램 루프(LOOP2)의 프로그램 전압(Vpgm)이 인가되는 구간들에 각각 수행될 수 있다.
도 14b를 참조하면, 상태 데이터 재정렬은 제1, 제2 및 제3 재정렬 시퀀스(SQ1, SQ2, SQ2)로 구분되고, 제1, 제2 및 제3 재정렬 시퀀스(SQ1, SQ2, SQ2)는 제1 프로그램 루프(LOOP1), 제2 프로그램 루프(LOOP2) 및 제3 프로그램 루프(LOOP2)의 프로그램 전압(Vpgm)이 인가되는 서브 구간들에 각각 수행될 수 있다.
도 14a및 도 14b를 참조하여 설명한 바와 같이, 상태 데이터 재정렬은 프로그램 전압이 인가되는 복수의 프로그램 인가 구간 중 적어도 두 구간에 수행될 수 있다. 재정렬 시간이 프로그램 전압(Vpgm)이 인가되는 단위 시간보다 길 수 있으며, 따라서, 상태 데이터 재정렬이 복수의 시퀀스로 구분되고, 복수의 시퀀스가, 적어도 두 개의 프로그램 인가 구간에 수행될 수 있다.
도 14c를 참조하면, 상태 데이터 재정렬은 제1 및 제2 재정렬 시퀀스(SQ1, SQ2)로 구분되고, 제1 및 제2 재정렬 시퀀스(SQ1, SQ2)는 제1 프로그램 루프(LOOP1)의 프로그램 전압(Vpgm)이 인가되는 서브 구간, 즉 프로그램 전압 인가 구간 및 제1 검증 전압(Vvf1)이 인가되는 서브 구간, 즉 검증 구간에 수행될 수 있다. 재정렬 시간은 프로그램 전압 인가 구간 및 검증 구간 각각 보다 길 수 있으며, 따라서, 따라서, 상태 데이터 재정렬이 복수의 시퀀스로 구분되고, 복수의 시퀀스가 프로그램 인가 구간 및 검증 구간에 각각 수행될 수 있다.
도 15는 본 개시의 예시적 실시예에 따른 메모리 장치의 동작을 나타내는 흐름도이다. 도 15의 동작은 도 1 및 도 3의 메모리 장치(100)에서 수행될 수 있으며, 따라서, 전술한 메모리 장치(100)의 동작은 본 실시예에 적용될 수 있다.
도 15를 참조하면, 메모리 장치(100)는 데이터를 수신할 수 있다(S110). 메모리 장치(100)는 메모리 컨트롤러(200)로부터 기입 데이터를 수신할 수 있으며, 기입 데이터는 제1 상태 데이터 순서에 기초하여 생성된 데이터일 수 있다.
메모리 장치(100)는 수신된 데이터를 복수의 페이지 버퍼에 상태 데이터로서 저장할 수 있다(S120). 예를 들어, 메모리 셀에 2-비트 데이터가 프로그램될 경우, 복수의 페이지 버퍼에는 2-비트 단위로 상태 데이터가 저장될 수 있다.
메모리 장치(100)는 상태 데이터를 기초로 메모리 셀 어레이의 복수의 메모리 셀들을 프로그램할 수 있다(S130). 제1 상태 데이터 순서 및 상태 데이터를 기초로 메모리 셀이 프로그램될 타겟 상태가 설정될 수 있으며, 메모리 장치(100)는 메모리 셀을 타겟 상태로 프로그램할 수 있다.
메모리 장치(100)는 프로그램과 동시에 상태 데이터 재정렬을 수행할 수 있다(S140). 메모리 장치(100)는 프로그램이 수행될 때, 백그라운드 동작으로서 상태 데이터 재정렬을 수행할 수 있다. 상태 데이터 재정렬을 수행함에 따라, 제1 상태 데이터 순서가 제2 상태 데이터 순서로 변경될 수 있다. 제2 상태 데이터 순서는 메모리 장치(100)에 설정된 프로그램 알고리즘에 기초하여 프로그램 시간을 감소시킬 수 있도록 설정된 상태 데이터 순서일 수 있다. 상태 데이터 재정렬에 따라 상태 데이터 순서가 제2 상태 데이터 순서로 변경되면, 메모리 장치(100)는 제2 상태 데이터 순서에 기초하여 이후의 프로그램 동작을 수행할 수 있다. 다시 말해서 복수의 페이지 버퍼에 저장된 상태 데이터의 데이터 값들이 제2 상태 데이터 순서에 따라 변경되면, 변경된 데이터 값들을 기초로 프로그램 동작을 수행할 수 있다.
메모리 장치(100)는 도 1 내지 도 14를 참조하여 설명한 바와 같이, 프로그램 구간의 복수의 서브 구간 중 적어도 하나의 서브 구간을 선택하고, 선택된 적어도 하나의 서브 구간에 상태 데이터 재정렬을 수행할 수 있다. 메모리 장치(100)는 선택된 하나의 서브 구간의 길이보다 상태 데이터 재정렬에 소요되는 시간이 더 길 경우, 상태 데이터 재정렬을 복수의 시퀀스로 구분하고, 복수의 시퀀스를 복수의 서브 구간 중 선택된 복수의 서브 구간에 각각 수행할 수 있다.
도 16a는 본 개시의 예시적 실시예에 따른 메모리 블록을 나타내는 회로도이고, 도 16b는 도 16a의 메모리 블록의 사시도이다.
도 16a를 참조하면, 메모리 블록(BLKb)은 수직 구조의 낸드 플래쉬 메모리일 수 있고, 도 3에 도시된 각 메모리 블록들(BLK1 내지 BLKz)중 적어도 하나는 도 16a와 같이 구현될 수 있다. 메모리 블록(BLKb)은 복수의 낸드 셀 스트링들(NS11 내지 NS33), 복수의 워드 라인들(WL1 내지 WL8), 복수의 비트 라인들(BL1 내지 BL3), 복수의 접지 선택 라인들(GSL1 내지 GSL3), 복수의 스트링 선택 라인들(SSL1 내지 SSL3) 및 공통 소스 라인(CSL)을 포함할 수 있다. 셀 스트링들의 개수, 워드 라인들의 개수, 비트 라인들의 개수, 접지 선택 라인의 개수 및 스트링 선택 라인들의 개수는 실시예에 따라 다양하게 변경될 수 있다.
제1 비트 라인(BL1)과 공통 소스 라인(CSL) 사이에 낸드 셀 스트링들(NS11, NS21, NS31)이 제공되고, 제2 비트 라인(BL2)과 공통 소스 라인(CSL) 사이에 낸드 셀 스트링들(NS12, NS22, NS32)이 제공되고 제3 비트 라인(BL3)과 공통 소스 라인(CSL) 사이에 낸드 셀 스트링들(NS13, NS23, NS33)이 제공된다. 각 낸드 셀 스트링(예를 들면, NS11)은 직렬로 연결된 스트링 선택 트랜지스터(SST), 복수의 메모리 셀들(MC1 내지 MC8) 및 접지 선택 트랜지스터(GST)를 포함할 수 있다. 실시예에 있어서, 스트링 선택 트랜지스터(SST)와 복수의 메모리 셀들(MC1 내지 MC8) 및 접지 선택 트랜지스터(GST)와 복수의 메모리 셀들(MC1 내지 MC8) 사이에는 더미 셀들이 배치될 수 있다. 이하, 편의상 낸드 셀 스트링을 셀 스트링이라고 지칭하기로 한다.
스트링 선택 라인들(SSL1 내지 SSL3)은 서로 분리되어 있고, 스트링 선택 트랜지스터(SST)는 대응하는 스트링 선택 라인(SSL1 내지 SSL3)에 연결된다. 접지 선택 라인들(GSL1 내지 GSL3)은 서로 분리되어 있고, 접지 선택 트랜지스터(GST)는 대응하는 접지 선택 라인(GSL1 내지 GSL3)에 연결된다. 스트링 선택 트랜지스터(SST)는 대응하는 비트 라인(BL1 내지 BL3)에 연결되고, 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL)에 연결된다.
복수의 메모리 셀들(MC1 내지 MC8)은 각각 대응하는 워드 라인(WL1 내지 WL8)에 연결된다. 기판(또는 접지 선택 트랜지스터들(GST))으로부터 동일한 높이에 위치한 메모리 셀들은 하나의 워드 라인에 공통으로 연결되어 있고, 서로 다른 높이에 위치한 메모리 셀들은 서로 다른 워드 라인들(WL1~WL8)에 각각 연결될 수 있다. 예를 들어 제1 메모리 셀들(MC1)은 제1 워드 라인(WL1)에 공통으로 연결되고, 제2 메모리 셀들(MC2)은 제2 워드 라인(WL2)에 공통으로 연결될 수 있다.
도 16b를 참조하면, 메모리 블록(BLKb)은 기판(SUB)에 대해 수직 방향으로 형성되어 있다. 도 16b에서는, 메모리 블록(BLKb)이 2개의 선택 라인들(GSL, SSL), 8개의 워드 라인들(WL1 내지 WL8), 그리고 3개의 비트 라인들(BL1 내지 BL3)을 포함하는 것으로 도시되어 있으나, 실제로는 이것들보다 더 많거나 적을 수 있다.
기판(SUB)은 제1 도전형(예를 들어, p 타입)을 가지며, 기판(SUB) 상에 제1 방향(예를 들어, Y 방향)을 따라 신장되고, 제2 도전형(예를 들어, n 타입)의 불순물들이 도핑된 공통 소스 라인(CSL)이 제공된다. 인접한 두 공통 소스 라인(CSL) 사이의 기판(SUB)의 영역 상에, 제1 방향을 따라 신장되는 복수의 절연막들(IL)이 제3 방향(예를 들어, Z 방향)을 따라 순차적으로 제공되며, 복수의 절연막들(IL)은 제3 방향을 따라 특정 거리만큼 이격된다. 예를 들어, 복수의 절연막들(IL)은 실리콘 산화물과 같은 절연 물질을 포함할 수 있다.
인접한 두 공통 소스 라인들(CSL) 사이의 기판(SUB)의 영역 상에, 제1 방향을 따라 순차적으로 배치되며, 제3 방향을 따라 복수의 절연막들(IL)을 관통하는 복수의 필라들(pillars)(P)이 제공된다. 예를 들어, 복수의 필라들(P)은 복수의 절연막들(IL)을 관통하여 기판(SUB)과 컨택할 것이다. 구체적으로, 각 필라(P)의 표면층(surface layer)(S)은 제1 도전 타입을 갖는 실리콘 물질을 포함할 수 있고, 채널 영역으로 기능할 수 있다. 한편, 각 필라(P)의 내부층(I)은 실리콘 산화물과 같은 절연 물질 또는 에어 갭(air gap)을 포함할 수 있다.
인접한 두 공통 소스 라인들(CSL) 사이의 영역에서, 절연막들(IL), 필라들(P) 및 기판(SUB)의 노출된 표면을 따라 전하 저장층(charge storage layer, CS)이 제공된다. 전하 저장층(CS)은 게이트 절연층(또는 '터널링 절연층'이라고 지칭함), 전하 트랩층 및 블로킹 절연층을 포함할 수 있다. 예를 들어, 전하 저장층(CS)은 ONO(oxide-nitride-oxide) 구조를 가질 수 있다. 또한, 인접한 두 공통 소스 라인들(CSL) 사이의 영역에서, 전하 저장층(CS)의 노출된 표면 상에, 선택 라인들(GSL, SSL) 및 워드 라인들(WL1 내지 WL8)과 같은 게이트 전극(GE)이 제공된다.
복수의 필라들(P) 상에는 드레인들 또는 드레인 컨택들(DR)이 각각 제공된다. 예를 들어, 드레인들 또는 드레인 컨택들(DR)은 제2 도전형을 갖는 불순물들이 도핑된 실리콘 물질을 포함할 수 있다. 드레인 컨택들(DR) 상에, 제2 방향(예를 들어, X 방향)으로 신장되고 제1 방향을 따라 특정 거리만큼 이격되어 배치된 비트 라인들(BL1 내지 BL3)이 제공된다.
도 17은 본 개시의 예시적 실시예에 따른 메모리 컨트롤러를 개략적으로 나타내는 블록도이다.
도 17을 참조하면, 메모리 컨트롤러(200)는 프로세서(210), 데이터 변환기(220), 에러 정정 회로(230), 호스트 인터페이스(240), 버퍼 메모리(250), 및 메모리 인터페이스(260)를 포함하고, 프로세서(210), 데이터 변환기(220), 에러 정정 회로(230), 호스트 인터페이스(240), 버퍼 메모리(250), 및 메모리 인터페이스(260)는 버스(270)를 통해 서로 데이터를 송수신할 수 있다.
프로세서(210)는 메모리 컨트롤러(200)의 전반적인 동작을 제어하고, 논리 연산을 수행할 수 있다. 실시예에 있어서, 프로세서(210)는 중앙 처리 장치나 마이크로 프로세서 등을 포함할 수 있으며, 멀티 코어 프로세서로 구현될 수 있다.
데이터 변환기(220)는 외부 호스트로부터 수신된 데이터를, 커플링 효과, 에러율 등을 고려하여 설정된 제1 상태 데이터 순서, 예컨대 디폴트 상태 데이터 순서에 기초하여 변환할 수 있다. 또한, 데이터 변환기(220)는 메모리 장치(예컨대, 도 1 및 도 3의 메모리 장치100)로부터 수신된 데이터를 제1 상태 데이터 순서에 기초하여 변환하고, 변환된 데이터를 외부 호스트로 출력할 수 있다.
에러 정정 회로(230)는 에러 정정을 수행할 수 있다. 에러 정정 회로(230)는 메모리 인터페이스(260)를 통해 메모리 장치(100)에 기입될 데이터에 기반하여 에러 정정 인코딩을 수행할 수 있다. 에러 정정 인코딩된 데이터는 메모리 인터페이스(260)를 통해 메모리 장치(100)로 전달될 수 있다. 에러 정정 회로(230)는 메모리 장치(100)로부터 메모리 인터페이스(260)를 통해 수신되는 데이터에 대해 에러 정정 디코딩을 수행할 수 있다. 예시적으로, 에러 정정 회로(230)는 메모리 인터페이스(260)의 구성 요소로서 메모리 인터페이스(260)에 포함될 수 있다.
버퍼 메모리(250)는 메모리 장치(100)에 기입될 데이터 또는 메모리 장치(100)로부터 수신된 데이터를 임시로 저장할 수 있다. 또한, 버퍼 메모리(250)는 메모리 컨트롤러(200)의 동작에 필요한 데이터를 임시로 저장할 수 있다. 실시예에 있어서, 버퍼 메모리(250)는 동작 메모리, 캐시 메모리로 사용될 수도 있다.
메모리 컨트롤러(200)는 호스트 인터페이스(240)를 통해 외부의 호스트와 통신하고, 메모리 인터페이스(260)를 통해 메모리 장치(100)와 통신할 수 있다.
호스트 인터페이스(240)는 프로세서(210)의 제어에 따라, 외부의 호스트 장치와 통신하도록 구성된다. 호스트 인터페이스(240)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 통신하도록 구성될 수 있다.
메모리 인터페이스(260)는 프로세서(210)의 제어에 따라, 메모리 장치(100)와 통신하도록 구성된다. 메모리 인터페이스(260)는 입출력 채널을 통해 커맨드, 어드레스 및 데이터를 메모리 장치(100)와 통신할 수 있다. 메모리 인터페이스(127)는 제어 채널을 통해 제어 신호를 메모리 장치(100)와 통신할 수 있다.
도 18은 본 개시의 예시적 실시예에 따른 SSD 시스템(1000)을 나타내는 블록도이다.
도 18을 참조하면, SSD 시스템(1000)은 호스트(1100) 및 SSD(1200)를 포함할 수 있다. SSD(1200)는 신호 커넥터(signal connector)를 통해 호스트(1100)와 신호(SGL)를 주고 받으며, 전원 커넥터(power connector)를 통해 전원(PWR)을 입력 받는다. SSD(1200)는 SSD 컨트롤러(1210), 보조 전원 장치(1220) 및 복수의 플래시 메모리 장치들(1230, 1240, 1250)을 포함할 수 있다. 이때, 도 1의 메모리 시스템(10)이 SSD(1200)에 적용될 수 있다. 구체적으로 도 1 및 도 3의 메모리 장치(100)가 복수의 플래시 메모리 장치들(1230 내지 1250) 중 적어도 하나에 적용될 수 있다. 복수의 플래시 메모리 장치들(1230 내지 1250) 중 적어도 하나는 프로그램에 소요되는 시간의 감소를 위하여, 상태 데이터 재정렬을 수행할 수 있으며, 프로그램 동작과 동시에 상태 데이터 재정렬을 수행할 수 있다. 이에 따라, 프로그램 성능이 향상될 수 있으며 SSD(1200)의 데이터 입출력 속도가 향상될 수 있다.
본 개시의 실시예에 따른 메모리 장치 및 메모리 시스템은 도 18에 도시된 SSD(1200) 뿐만 아니라, 메모리 카드 시스템, 컴퓨팅 시스템, UFS, eMMC등에 탑재되거나 적용될 수 있다. 또한 본 개시의 실시예에 다른 메모리 장치의 동작 방법은 비휘발성 메모리가 탑재되는 다양한 종류의 전자 시스템에 적용될 수 있다.
이상, 도면들을 참조하여, 본 개시의 다양한 실시예를 설명하였다. 한편, 본 개시의 상세한 설명에서는 구체적인 실시예에 관하여 설명하였으나, 본 개시의 범위에서 벗어나지 않는 한도 내에서 여러 가지로 변형될 수 있다. 그러므로 본 개시의 범위는 상술한 실시예에 국한되어 정해져서는 안되며 후술하는 특허 청구범위뿐만 아니라 이 개시의 특허청구범위와 균등한 것들에 의해 정해질 수 있다.
100: 메모리 장치 200: 메모리 컨트롤러
110: 메모리 셀 어레이 120: 페이지 버퍼 회로
130: 재정렬 제어 회로

Claims (10)

  1. 각각이 복수의 상태 중 하나의 상태로 프로그램되는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이;
    수신되는 데이터를 상기 복수의 메모리 셀들 중 대응하는 메모리 셀의 타겟 상태를 나타내는 상태 데이터로서 각각 저장하는 복수의 페이지 버퍼를 포함하고, 상기 복수의 메모리 셀들 중 선택된 메모리 셀들에 대하여 프로그램 동작이 수행될 때, 상기 복수의 상태에 대한 상기 상태 데이터의 복수의 데이터값들의 기준 맵핑을 나타내는 제1 상태 데이터 순서가 제2 상태 데이터 순서로 변경되도록 상태 데이터 재정렬(reordering)을 수행하는 페이지 버퍼 회로; 및
    상기 프로그램이 수행될 때, 동시에 상기 상태 데이터 재정렬을 수행하도록 상기 페이지 버퍼 회로를 제어하는 재정렬 제어 회로를 포함하는 비휘발성 메모리 장치.
  2. 제1 항에 있어서, 상기 복수의 페이지 버퍼 각각은 상기 상태 데이터의 비트들이 각각 저장되는 데이터 래치들을 포함하고,
    상기 상태 데이터 재정렬은 상기 데이터 래치들의 복수의 덤프 동작을 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  3. 제1 항에 있어서, 상기 재정렬 제어 회로는,
    상기 제1 상태 데이터 순서를 상기 제2 상태 데이터 순서로 변경하기 위하여 설정되는 재정렬 시퀀스를 기초로, 상기 페이지 버퍼 회로가 상기 복수의 페이지 버퍼들 각각에 저장된 상기 상태 데이터의 데이터 값을 변경하도록 제어하는 것을 특징으로 하는 비휘발성 메모리 장치.
  4. 제3 항에 있어서, 상기 제2 상태 데이터 순서는.
    설정된 프로그램 알고리즘에 따라 프로그램 수행 시간이 감소되도록 설정되는 것을 특징으로 하는 비휘발성 메모리 장치.
  5. 제1 항에 있어서, 상기 페이지 버퍼는,
    상기 선택된 메모리 셀들에 대하여 프로그램 전압이 인가되는 프로그램 전압 인가 구간(period) 및 상기 프로그램 전압이 인가된 후 검증 독출이 수행되는 검증 구간 중 적어도 하나의 구간에 상기 상태 데이터 재정렬을 수행하는 것을 특징으로 하는 비휘발성 메모리 장치.
  6. 제1 항에 있어서, 상기 페이지 버퍼는,
    상기 선택된 메모리 셀들에 대하여 처음으로 프로그램 전압이 인가되는 구간에 상기 상태 데이터 재정렬을 수행하는 것을 특징으로 하는 비휘발성 메모리 장치.
  7. 제1 항에 있어서, 상기 재정렬 제어 회로는,
    상기 선택된 메모리 셀들에 대하여 프로그램 전압이 인가되는 시간 및 검증 독출 동작이 수행되는 시간 중 적어도 하나를 기초로 상기 상태 데이터 재정렬에 포함되는 복수의 동작 단계들을 적어도 두 개의 재정렬 시퀀스로 구분하고, 복수의 프로그램 전압 인가 구간, 복수의 프로그램 리커버리 구간 및 복수의 검증 구간 중 상기 적어도 두 개의 재정렬 시퀀스가 수행될 적어도 두 개의 구간을 결정하는 것을 특징으로 하는 비휘발성 메모리 장치.
  8. 제7 항에 있어서, 상기 페이지 버퍼 회로는,
    상기 복수의 프로그램 전압 인가 구간 중 적어도 두 개의 구간에 상기 적어도 두 개의 재정렬 시퀀스를 차례로 수행하는 것을 특징으로 하는 비휘발성 메모리 장치.
  9. 제7 항에 있어서, 상기 페이지 버퍼 회로는,
    상기 복수의 프로그램 전압 인가 구간 중 적어도 하나의 구간 및 상기 복수의 검증 구간 중 적어도 하나의 구간에 상기 적어도 두 개의 재정렬 시퀀스를 차례로 수행하는 것을 특징으로 하는 비휘발성 메모리 장치.
  10. 제7 항에 있어서, 상기 적어도 두 개의 재정렬 시퀀스 중 제1 시퀀스가 수행됨에 따라 상기 상태 데이터의 복수의 값들과 상기 복수의 메모리 셀들의 복수의 상태들 간의 기준 맵핑을 나타내는 제1 상태 데이터 순서가 변경된 맵핑을 나타내는 중간 상태 데이터 순서로 변경되고, 상기 제1 시퀀스 수행 이후의 상기 프로그램 동작은 상기 중간 상태 데이터 순서를 기초로 설정된 프로그램 알고리즘을 기초로 수행되는 것을 특징으로 하는 비휘발성 메모리 장치.
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