JP7471883B2 - メモリシステム - Google Patents

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Description

本発明の実施形態は、メモリシステムに関する。
メモリチップとしてＮＡＮＤ型フラッシュメモリを用いたメモリシステムが知られている。
特許第５７４０２９６号公報 特許第４７９１９１２号公報 米国特許第９８３６３４９号明細書
信頼性を向上できるメモリシステムを提供する。
実施形態に係るメモリシステムは、直列に接続された複数の第１メモリセルを有する第１メモリストリングを含む第１メモリブロックと複数の第１メモリセルの各々のゲートに接続された複数の第１ワード線と含むメモリチップと、外部機器と接続され、メモリチップを制御し、メモリチップから読み出したデータのＥＣＣ（error checking and correcting）処理が可能なメモリコントローラとを含む。メモリコントローラは、外部機器から書き込み命令を受信すると、複数の第１メモリセルの１つである第２メモリセルに対する書き込み動作において、第２メモリセルに対して書き込み動作を実行し、第２メモリセルに対して書き込み動作を実行したことに応じ、複数の第１メモリセルの１つであり、第２メモリセルとは異なる第３メモリセルに対して、読み出し処理とＥＣＣ処理とを含むリードベリファイ動作を実行するように構成されている。
図１は、第１実施形態に係るメモリシステムのブロック図である。 図２は、第１実施形態に係るメモリシステムの備えるメモリチップのブロック図である。 図３は、第１実施形態に係るメモリシステムの備えるメモリチップにおけるメモリセルアレイの回路図である。 図４は、第１実施形態に係るメモリシステムの備えるメモリチップにおけるメモリセルアレイの断面図である。 図５は、第１実施形態に係るメモリシステムの備えるメモリチップにおけるメモリセルトランジスタの閾値電圧分布図である。 図６は、第１実施形態に係るメモリシステムの備えるメモリチップにおける読み出し電圧値を示す図である。 図７は、第１実施形態に係るメモリシステムにおける書き込み動作及びリードベリファイ動作を示すフローチャートである。 図８は、第１実施形態に係るメモリシステムの備えるメモリチップにおける書き込み動作及びリードベリファイ動作を示すフローチャートである。 図９は、第１実施形態に係るメモリシステムの備えるメモリチップにおける書き込み動作及びリードベリファイ動作を示すフローチャートである。 図１０は、第１実施形態に係るメモリシステムにおけるバッドブロック化処理の判定条件の一例を示す図である。 図１１は、第２実施形態に係るメモリシステムの備えるメモリチップにおける書き込み動作及びリードベリファイ動作を示すフローチャートである。 図１２は、チャネル間パリティの符号化率とＲＡＩＤの救済能力との関係を示す図である。 図１３は、第３実施形態の第１例に係るメモリシステムの備えるメモリチップにおけるリードベリファイ動作の対象の一例を示す図である。 図１４は、第３実施形態の第１例に係るメモリシステムにおける書き込み動作及びリードベリファイ動作を示すフローチャートである。 図１５は、第３実施形態の第２例に係るメモリシステムの備えるメモリチップにおけるリードベリファイ動作の対象の一例を示す図である。 図１６は、第３実施形態の第２例に係るメモリシステムの備えるメモリチップにおける書き込み動作及びリードベリファイ動作を示すフローチャートである。 図１７は、第３実施形態の第２例に係るメモリシステムの備えるメモリチップにおける書き込み動作及びリードベリファイ動作を示すフローチャートである。 図１８は、第３実施形態の第３例に係るメモリシステムの備えるメモリチップにおけるリードベリファイ動作の対象の一例を示す図である。 図１９は、第３実施形態の第４例に係るメモリシステムの備えるメモリチップにおけるリードベリファイ動作の対象の一例を示す図である。 図２０は、第３実施形態の第５例に係るメモリシステムの備えるメモリチップにおけるリードベリファイ動作の対象の一例を示す図である。 図２１は、第４実施形態の第１例に係るメモリシステムにおける書き込み動作及びリードベリファイ動作を示すフローチャートである。 図２２は、第４実施形態の第１例に係るメモリシステムの備えるメモリチップにおける書き込み動作及びリードベリファイ動作を示すフローチャートである。 図２３は、第４実施形態の第１例に係るメモリシステムの備えるメモリチップにおける書き込み動作及びリードベリファイ動作を示すフローチャートである。 図２４は、第４実施形態の第２例に係るメモリシステムの備えるメモリチップにおける書き込み動作及びリードベリファイ動作を示すフローチャートである。 図２５は、第４実施形態の第３例に係るメモリシステムにおける書き込み動作及びリードベリファイ動作を示すフローチャートである。 図２６は、第４実施形態の第３例に係るメモリシステムの備えるメモリチップにおける書き込み動作及びリードベリファイ動作を示すフローチャートである。 図２７は、第４実施形態の第３例に係るメモリシステムの備えるメモリチップにおける書き込み動作及びリードベリファイ動作を示すフローチャートである。 図２８は、第４実施形態の第４例に係るメモリシステムの備えるメモリチップにおける書き込み動作及びリードベリファイ動作を示すフローチャートである。 図２９は、第５実施形態に係るメモリシステムにおける書き込み動作及びリードベリファイ動作を示すフローチャートである。
以下に、実施形態について図面を参照して説明する。図面は模式的なものである。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。参照符号を構成する文字の後の数字は、同じ文字を含んだ参照符号によって参照され、且つ同様の構成を有する要素同士を区別するために用いられている。同じ文字を含んだ参照符号で示される要素を相互に区別する必要がない場合、これらの要素は同じ文字のみを含んだ参照符号により参照される。
１．第１実施形態
以下に、第１実施形態に係るメモリシステムについて説明する。なお、以下の説明では、メモリシステムがＳＳＤ（solid state drive）である場合を例に説明する。
１．１ 構成
１．１．１ メモリシステムの構成
まず、メモリシステム１の全体構成の一例について、図１を用いて説明する。図１は、メモリシステム１の全体構成を示すブロック図である。
メモリシステム１は、複数のメモリチップ１００及びメモリコントローラ２００を含む。図示せぬホストデバイスに接続される。
メモリチップ１００は、データを不揮発に記憶することが可能な不揮発性メモリである。複数のメモリチップ１００は、それぞれが独立して動作することができる。なお、メモリシステム１が備えるメモリチップ１００の個数は任意である。メモリチップ１００の個数は、１個以上あればよい。以下では、メモリチップ１００が、三次元積層型ＮＡＮＤ型フラッシュメモリである場合について説明する。なお、メモリチップ１００は、平面型ＮＡＮＤ型フラッシュメモリであってもよく、他の不揮発性メモリであってもよい。
メモリコントローラ２００は、例えば、ＳｏＣ（system on a chip）である。なお、メモリコントローラ２００の各機能は専用回路で実現されてもよい。また、メモリコントローラ２００の各機能はプロセッサがファームウェアを実行することにより実現されてもよい。メモリコントローラ２００は、メモリチップ１００に対してデータの読み出し動作、書き込み動作、及び消去動作等を命令する。メモリコントローラ２００は、複数のメモリチップ１００を仮想的な１つのメモリチップ１００として運用することができる。以下、このような運用をチャネル間ＲＡＩＤ（Redundant Arrays of Inexpensive disks）と呼ぶ。
例えば、チャネル間ＲＡＩＤを実行する場合、メモリコントローラ２００は、１つまたは複数の書き込みデータ（ユーザデータ）を予め設定されたデータサイズに結合及び／または分解する。メモリコントローラ２００は、予め設定されたデータサイズのユーザデータに対して、誤り訂正のための誤り訂正符号を付与する。以下、チャネル間ＲＡＩＤに対応した誤り訂正符号を「チャネル間パリティ」と表記する。また、予め設定されたデータサイズに結合及び／または分割されたユーザデータとこれに付与されたチャネル間パリティとを含むデータを「チャネル間ＥＣＣフレーム」と表記する。すなわち、メモリコントローラ２００は、１つまたは複数のユーザデータを結合し、これにチャネル間パリティを付与して１つのチャネル間ＥＣＣフレームを生成する。メモリコントローラ２００は、１つのチャネル間ＥＣＣフレームを複数のメモリチップ１００に分散して書き込むことができる。換言すれば、メモリコントローラ２００は、ユーザデータ及びチャネル間パリティを書き込み対象となるメモリチップ１００の個数（選択されるチャネルＣＨの個数）に応じて分割する。そして、メモリコントローラ２００は、各メモリチップ１００に、分割したユーザデータとチャネル間パリティとを書き込むことができる。
メモリコントローラ２００は、ホストインターフェイス回路２１０、内蔵メモリ（ＲＡＭ）２２０、プロセッサ（ＣＰＵ；central processing unit）２３０、バッファメモリ２４０、ＮＡＮＤインターフェイス回路２５０、及びＥＣＣ回路２６０を含む。
ホストインターフェイス回路２１０は、ホストバスによってホストデバイスと接続され、メモリコントローラ２００とホストデバイスとの通信を司る。例えば、ホストインターフェイス回路２１０は、ホストデバイスから受信した命令及びデータをそれぞれ、ＣＰＵ２３０及びバッファメモリ２４０に転送する。また、ホストインターフェイス回路２１０は、ＣＰＵ２３０の命令に基づいて、バッファメモリ２４０内のデータ等をホストデバイスに転送する。
ＲＡＭ２２０は、例えば、ＤＲＡＭ等の半導体メモリである。ＲＡＭ２２０は、ファームウェアや、各種の管理テーブル等を記憶する。また、ＲＡＭ２２０は、ＣＰＵ２３０の作業領域として使用される。
ＣＰＵ２３０は、メモリコントローラ２００全体の動作を制御する。より具体的には、ＣＰＵ２３０は、ホストインターフェイス回路２１０、ＲＡＭ２２０、バッファメモリ２４０、ＮＡＮＤインターフェイス回路２５０、及びＥＣＣ回路２６０を制御する。例えば、ＣＰＵ２３０は、受信した書き込み命令に基づいて書き込みコマンドを発行し、発行した書き込みコマンドをＮＡＮＤインターフェイス回路２５０に送信する。この動作は、読み出し命令及び消去命令の場合についても同様である。また、ＣＰＵ２３０は、ウェアレベリング等、メモリチップ１００のメモリ空間を管理するための様々な処理を実行する。
バッファメモリ２４０は、受信した読み出しデータや、受信した書き込みデータ等を一時的に記憶する。
ＮＡＮＤインターフェイス回路２５０は、ＮＡＮＤバスによってメモリチップ１００と接続される。ＮＡＮＤインターフェイス回路２５０は、メモリコントローラ２００とメモリチップ１００との通信を司る。ＮＡＮＤインターフェイス回路２５０は、複数のチャネルＣＨ（ＣＨ０、ＣＨ１、…）を有している。そして、各チャネルＣＨに複数のメモリチップ１００が接続されている。例えば、チャネル間ＲＡＩＤでは、複数のチャネルＣＨにそれぞれ接続された１つメモリチップ１００が選択される。すなわち、異なるチャネルＣＨにそれぞれ接続された複数のメモリチップ１００が選択される。
例えば、ＮＡＮＤインターフェイス回路２５０は、ＣＰＵ２３０から受信した命令に基づく各種制御信号をメモリチップ１００に送信する。ＮＡＮＤインターフェイス回路２５０は、メモリチップ１００から受信したレディビジー信号をＣＰＵ２３０に送信する。また、ＮＡＮＤインターフェイス回路２５０は、信号ＤＱをメモリチップ１００との間で送受信する。レディビジー信号は、メモリコントローラ２００に、メモリチップ１００がメモリコントローラ２００からの命令を受信可能な状態であるか否かを通知する信号である。例えば、レディビジー信号は、メモリチップ１００がメモリコントローラ２００からの命令を受信可能な状態（レディ状態）にある場合にＨｉｇｈ（“Ｈ”）レベルとされ、受信不可能な状態（ビジー状態）にある場合にＬｏｗ（“Ｌ”）レベルとされる。信号ＤＱは、例えば８ビットの信号である。信号ＤＱは、コマンド、アドレス、及びデータ等を含む。より具体的には、例えば、書き込み動作時において、メモリチップ１００に転送される信号ＤＱは、ＣＰＵ２３０が発行した書き込みコマンド、アドレス、及びバッファメモリ２４０内の書き込みデータを含む。また、読み出し動作時において、メモリコントローラ２００からメモリチップ１００に転送される信号ＤＱは、ＣＰＵ２３０が発行した読み出しコマンド及びアドレスを含む。メモリチップ１００からメモリコントローラ２００に転送される信号ＤＱは、読み出しデータを含む。
ＥＣＣ回路２６０は、データの符号化及び復号化のための誤り訂正（ＥＣＣ：error checking and correcting）処理を行う。以下、データを符号化するためのＥＣＣ処理を、「符号化のＥＣＣ処理」とも表記する。また、データを復号化するためのＥＣＣ処理を「復号化のＥＣＣ処理」とも表記する。符号化または復号化のいずれかを限定しない場合は、「ＥＣＣ処理」と表記する。
ＥＣＣ回路２６０が実行するＥＣＣ処理には、チャネル間ＲＡＩＤに対応したＥＣＣ処理（以下、「チャネル間ＥＣＣ処理」と表記する）と、メモリチップ毎のデータに対して実行されるＥＣＣ処理（以下、「チャネル内ＥＣＣ処理」と表記する）とがある。
例えば、チャネル間ＥＣＣ処理を実行する場合、ＥＣＣ回路２６０は、データの書き込み時に、符号化のチャネル間ＥＣＣ処理として、予め設定されたデータサイズの書き込みデータ（ユーザデータ）に基づいてチャネル間パリティを生成する。ＥＣＣ回路２６０は、例えば、符号化方式としてＲＳ（Reed Solomon）符号のチャネル間パリティを生成する。ＥＣＣ回路２６０は、ユーザデータにチャネル間パリティを付与してチャネル間ＥＣＣフレームを生成する。生成されたチャネル間ＥＣＣフレームは、複数のチャネルＣＨを介して複数のメモリチップ１００に分散して書き込まれる。また、ＥＣＣ回路２６０は、データの読み出し時に、復号化のチャネル間ＥＣＣ処理として、複数のメモリチップ１００から読み出されたチャネル間ＥＣＣフレームのチャネル間パリティに基づいて読み出しデータの誤り訂正を行う。例えば、チャネル間ＲＡＩＤの場合、ＥＣＣ回路２６０は、いくつかのメモリチップ１００からユーザデータ（分割されたチャネル間ＥＣＣフレーム）を読み出せなくなっても、すなわち、いくつかのユーザデータが欠損しても、それが予め設定された数以下であれば、他のメモリチップ１００から読み出したユーザデータ及びチャネル間パリティに基づいて復号化のチャネル間ＥＣＣ処理を実行できる。これにより、欠損したデータが復元できる。
また、例えば、チャネル内ＥＣＣ処理を実行する場合、ＥＣＣ回路２６０は、符号化のチャネル内ＥＣＣ処理として、メモリチップ１００に書き込むデータに対して誤り訂正符号（以下、「チャネル内パリティ」と表記する）を生成する。すなわち、チャネル内パリティは、メモリチップ毎に生成される。ＥＣＣ回路２６０は、例えば、符号化方式としてＢＣＨ（Bose-Chaudhuri-Hocquenghem）符号またはＬＤＰＣ（Low density parity check）符号のチャネル内パリティを生成する。ＥＣＣ回路２６０は、メモリチップ１００への書き込みデータにチャネル内パリティを付与する。以下、メモリチップ１００への書き込みデータとこれに付与されたチャネル内パリティとを含むデータを「チャネル内ＥＣＣフレーム」と表記する。また、ＥＣＣ回路２６０は、データの読み出し時に、復号化のチャネル内ＥＣＣ処理として、メモリチップ１００の読み出しデータ（チャネル内ＥＣＣフレーム）に含まれるチャネル内パリティから読み出しデータ（ユーザデータ）の誤り訂正を行う。
チャネル間ＲＡＩＤにおいて、各メモリチップ１００にデータを書き込む場合、ＥＣＣ回路２６０は、まず、符号化のチャネル間ＥＣＣ処理として、予め設定されたデータサイズの書き込みデータ（ユーザデータ）にチャネル間パリティを付与して、チャネル間ＥＣＣフレームを生成する。次に、ＥＣＣ回路２６０は、符号化のチャネル内ＥＣＣ処理として、分割されたチャネル間ＥＣＣフレーム毎に、チャネル内パリティを付与してチャネル内ＥＣＣフレームを生成する。従って、各メモリチップ１００に書き込まれるデータ（チャネル内ＥＣＣフレーム）には、分割されたチャネル間ＥＣＣフレーム（分割されたユーザデータ及び／または分割されたチャネル間パリティ）及びチャネル内パリティが含まれる。
チャネル間ＲＡＩＤにおいて、各メモリチップ１００からデータを読み出す場合、ＥＣＣ回路２６０は、まず、各メモリチップ１００のデータに対して、復号化のチャネル内ＥＣＣ処理を実行する。より具体的には、ＥＣＣ回路２６０は、チャネル内ＥＣＣフレーム、すなわち分割されたチャネル間ＥＣＣフレームの誤り訂正を行う。復号化のチャネル内ＥＣＣ処理で誤り訂正ができなかった場合、ＥＣＣ回路２６０は、分割されたチャネル間ＥＣＣフレームを集めて、復号化のチャネル間ＥＣＣ処理を実行する。より具体的には、ＥＣＣ回路２６０は、チャネル間ＥＣＣフレームの誤り訂正を行う。
１．１．２ メモリチップの構成
次に、メモリチップ１００の詳細な構成の一例について、図２を用いて説明する。図２は、メモリチップ１００の詳細な構成を示すブロック図である。なお、図２の例では、各ブロックの接続の一部を矢印線により示しているが、各ブロック間の接続はこれに限定されない。
メモリチップ１００は、入出力回路１０、ロジック制御回路１１、ステータスレジスタ１２、アドレスレジスタ１３、コマンドレジスタ１４、シーケンサ１５、レディ／ビジー回路１６、電圧発生回路１７、メモリセルアレイ１８、ロウデコーダ１９、センスアンプ２０、データレジスタ２１、及びカラムデコーダ２２を含む。
入出力回路１０は、端子ＤＱ０～ＤＱ７を通じて、メモリチップ１００とメモリコントローラ２００との信号ＤＱの双方向通信を行う。また、入出力回路１０は、メモリコントローラ２００から受信したデータＤＡＴをデータレジスタ２１に送信し、アドレスＡＤＤをアドレスレジスタ１３に送信し、コマンドＣＭＤをコマンドレジスタ１４に送信する。また、入出力回路１０は、ステータスレジスタ１２から受信したステータス情報ＳＴＳ、データレジスタ２１から受信したデータＤＡＴ、及びアドレスレジスタ１３から受信したアドレスＡＤＤ等を、メモリコントローラ２００に送信する。
ロジック制御回路１１は、端子ＣＥｎ、ＣＬＥ、ＡＬＥ、ＷＥｎ、及びＲＥｎを通じて、メモリコントローラ２００から制御信号を受信する。そして、ロジック制御回路１１は、受信した制御信号に基づいて、入出力回路１０及びシーケンサ１５を制御する。制御信号とは、例えば、チップイネーブル信号、コマンドラッチイネーブル信号、アドレスラッチイネーブル信号、ライトイネーブル信号、及びリードイネーブル信号である。ロジック制御回路１１は、端子ＣＥｎからチップイネーブル信号を受信する。チップイネーブル信号は、メモリチップ１００をイネーブルにするための信号である。チップイネーブル信号は、例えば“Ｌ”レベルでアサートされる。ロジック制御回路１１は、端子ＣＬＥからコマンドラッチイネーブル信号を受信する。コマンドラッチイネーブル信号は、信号ＤＱがコマンドであることを示す信号である。コマンドラッチイネーブル信号は、例えば“Ｈ”レベルでアサートされる。ロジック制御回路１１は、端子ＡＬＥからアドレスラッチイネーブル信号を受信する。アドレスラッチイネーブル信号は、信号ＤＱがアドレスであることを示す信号である。アドレスラッチイネーブル信号は、例えば“Ｈ”レベルでアサートされる。ロジック制御回路１１は、端子ＷＥｎからライトイネーブル信号を受信する。ライトイネーブル信号は、受信した信号をメモリチップ１００内へ取り込むための信号である。ライトイネーブル信号は、メモリコントローラ２００から信号ＤＱを受信する度に、例えば“Ｌ”レベルでアサートされる。よって、ライトイネーブル信号がトグルされる度に、信号ＤＱがメモリチップ１００に取り込まれる。ロジック制御回路１１は、端子ＲＥｎからリードイネーブル信号を受信する。リードイネーブル信号は、メモリコントローラ２００が、メモリチップ１００からデータを読み出すための信号である。リードイネーブル信号は、例えば“Ｌ”レベルでアサートされる。よって、メモリチップ１００は、トグルされるリードイネーブル信号に基づいて、メモリコントローラ２００に信号ＤＱを出力する。
ステータスレジスタ１２は、例えば、書き込み動作、読み出し動作、及び消去動作におけるステータス情報ＳＴＳを一時的に記憶する。ステータスレジスタ１２は、メモリコントローラ２００に動作が正常に終了したか否かを通知する。
アドレスレジスタ１３は、受信したアドレスＡＤＤを一時的に記憶する。アドレスレジスタ１３は、ロウアドレスＲＡをロウデコーダ１９へ転送する。アドレスレジスタ１３は、カラムアドレスＣＡをカラムデコーダ２２に転送する。
コマンドレジスタ１４は、受信したコマンドＣＭＤを一時的に記憶する。コマンドレジスタ１４は、記憶したコマンドＣＭＤをシーケンサ１５に転送する。
シーケンサ１５は、受信したコマンドＣＭＤに基づいて、メモリチップ１００全体の動作を制御する。より具体的には、シーケンサ１５は、受信したコマンドＣＭＤに基づいて、例えば、ステータスレジスタ１２、レディ／ビジー回路１６、電圧発生回路１７、ロウデコーダ１９、センスアンプ２０、データレジスタ２１、及びカラムデコーダ２２等を制御する。
レディ／ビジー回路１６は、シーケンサ１５の動作状況に基づいて、端子ＲＢｎを通じて、レディビジー信号をメモリコントローラ２００に送信する。
電圧発生回路１７は、書き込み動作、読み出し動作、及び消去動作に必要な電圧を発生させ、発生させた電圧を例えばメモリセルアレイ１８、ロウデコーダ１９、センスアンプ２０、データレジスタ２１、及びカラムデコーダ２２等に供給する。
メモリセルアレイ１８は、複数のブロックＢＬＫ（ＢＬＫ０、ＢＬＫ１、ＢＬＫ２、…）を備えている。メモリセルアレイ１８内のブロックＢＬＫの個数は任意である。ブロックＢＬＫは、ロウ及びカラムに対応付けられた複数の不揮発性のメモリセルトランジスタ（以下、「メモリセル」とも表記する）を含む。メモリセルアレイ１８の詳細については、後述する。
ロウデコーダ１９は、メモリコントローラ２００から受信したロウアドレスＲＡをデコードする。そして、ロウデコーダ１９は、デコードの結果に基づいてメモリセルアレイ１８のロウを選択する。より具体的には、ロウデコーダ１９は、ワード線及び選択ゲート線に電圧を与えることでロウを選択する。
センスアンプ２０は、読み出し動作時には、メモリセルアレイ１８から読み出された電圧をデータとして取り扱いが可能なレベルまで増幅する。そして、センスアンプ２０は、読み出したデータをデータレジスタ２１に送信する。また、センスアンプ２０は、書き込み動作時には、書き込みデータに応じた電圧をメモリセルアレイ１８に与える。
データレジスタ２１は、複数のラッチ回路（不図示）を備える。ラッチ回路は、書き込みデータまたは読み出しデータを一時的に記憶する。
カラムデコーダ２２は、例えば書き込み動作、読み出し動作、及び消去動作の際、カラムアドレスＣＡをデコードする。カラムデコーダ２２は、デコードの結果に基づいてデータレジスタ２１のラッチ回路を選択する。
１．１．３ メモリセルアレイの構成
次に、メモリセルアレイ１８の回路構成の一例について、図３を用いて説明する。なお、図３の例は、ブロックＢＬＫ０の回路構成を示しているが、他のブロックＢＬＫの構成も同様である。
ブロックＢＬＫは、例えば４つのストリングユニットＳＵ０～ＳＵ３を含んでいる。各ストリングユニットＳＵは、ビット線ＢＬ０～ＢＬ（ｋ－１）（ｋは２以上の整数）にそれぞれ関連付けられた複数のＮＡＮＤストリングＮＳ（以下、「メモリストリング」とも表記する）を含んでいる。
各ＮＡＮＤストリングＮＳは、複数のメモリセルトランジスタＭＣ（ＭＣ０～ＭＣ１１）、並びに選択トランジスタＳＴ１及びＳＴ２を含んでいる。メモリセルトランジスタＭＣは、制御ゲート及び電荷蓄積層を含み、データを不揮発に保持する。メモリセルトランジスタＭＣは、電荷蓄積層に絶縁層を用いたＭＯＮＯＳ型であってもよいし、電荷蓄積層に導電体層を用いたＦＧ型であってもよい。選択トランジスタＳＴ１及びＳＴ２のそれぞれは、各種動作時におけるストリングユニットＳＵの選択に使用される。
以下、メモリセルトランジスタＭＣがＭＯＮＯＳ型である例として説明する。
各ＮＡＮＤストリングＮＳにおいて、選択トランジスタＳＴ２、メモリセルトランジスタＭＣ０～ＭＣ１１、及び選択トランジスタＳＴ１は、直列接続される。そして、選択トランジスタＳＴ１のドレインは、関連付けられたビット線ＢＬに接続される。選択トランジスタＳＴ２のソースは、ソース線ＳＬに接続される。
同一のブロックＢＬＫにおいて、メモリセルトランジスタＭＣ０～ＭＣ１１の制御ゲートは、それぞれワード線ＷＬ０～ＷＬ１１に共通接続される。ストリングユニットＳＵ内の複数の選択トランジスタＳＴ１のゲートは、対応する選択ゲート線ＳＧＤに共通に接続される。より具体的には、ストリングユニットＳＵ０内の複数の選択トランジスタＳＴ１のゲートは、選択ゲート線ＳＧＤ０に共通に接続される。ストリングユニットＳＵ１～ＳＵ３も同様に、選択トランジスタＳＴ１のゲートは、対応する選択ゲート線ＳＧＤ１～ＳＧＤ３のいずれかに接続される。複数の選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳに共通接続される。
以上で説明したメモリセルアレイ１８の回路構成において、ワード線ＷＬ０～ＷＬ５は、後述する下位メモリピラーＬＭＰに対応し、ワード線ＷＬ６～ＷＬ１１は、後述する上位メモリピラーＵＭＰに対応している。ビット線ＢＬは、各ストリングユニットＳＵで同一のカラムアドレスが割り当てられたＮＡＮＤストリングＮＳによって共有される。ソース線ＳＬは、例えば複数のブロックＢＬＫ間で共有される。
１つのストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＣの集合は、例えば、「セルユニットＣＵ」と表記される。例えば、それぞれが１ビットデータを記憶するメモリセルトランジスタＭＣを含むセルユニットＣＵの記憶容量は、「１ページデータ」として定義される。セルユニットＣＵは、メモリセルトランジスタＭＣが記憶するデータのビット数に基づいて、２ページデータ以上の記憶容量を有し得る。
なお、メモリセルアレイ１８の回路構成は、上記構成に限定されない。例えば、各ＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＣ並びに選択トランジスタＳＴ１及びＳＴ２の個数は、それぞれ任意の個数に設計され得る。各ブロックＢＬＫが含むストリングユニットＳＵの個数は、任意の個数に設計され得る。
また、ワード線ＷＬ５及びＷＬ６間には、１本以上のダミーワード線が設けられてもよい。ダミーワード線が設けられる場合、各ＮＡＮＤストリングＮＳのメモリセルトランジスタＭＣ５及びＭＣ６間には、ダミーワード線の本数に対応してダミートランジスタが設けられる。ダミートランジスタは、メモリセルトランジスタＭＣと同様の構造を有し、データの記憶に使用されないトランジスタである。
１．１．４ メモリセルアレイの断面構成
次に、メモリセルアレイ１８の断面構成の一例について、図４を用いて説明する。図４は、メモリセルアレイ１８の断面図である。
半導体基板１０００の表面近傍には、ｐ型ウェル領域３０が、設けられている。ｐ型ウェル領域３０は、ソース線ＳＬとして機能する。ｐ型ウェル領域３０の表面近傍には、ｎ＋型拡散層領域３１が、設けられている。ｎ＋型拡散層領域３１は、ｎ型不純物の拡散領域である。ｎ＋型拡散層領域３１には、例えばリンがドープされている。
ｐ型ウェル領域３０及びｎ＋型拡散層領域３１上には、絶縁層３２が設けられる。絶縁層３２上には、３層の導電体層３３と２層の絶縁層４０とが交互に積層されている。導電体層３３は、例えば、ＸＹ平面に沿って広がった板状に形成される。積層された複数の導電体層３３は、選択ゲート線ＳＧＳとして機能する。なお、導電体層３３の層数は任意である。導電体層３３は、１層以上あればよい。
最上層の導電体層３３上には、絶縁層４１が設けられている。絶縁層４１上には、６層の導電体層３４と５層の絶縁層４２とが交互に積層されている。導電体層３４は、例えば、ＸＹ平面に沿って広がった板状に形成される。積層された複数の導電体層３４は、ｐ型ウェル領域３０側から順に、それぞれワード線ＷＬ０～ＷＬ５として機能する。例えば、ワード線ＷＬ０として機能する最下層の導電体層３４は、Ｚ方向において、絶縁層４１を介在させて最上層の導電体層３３と隣り合う。
最上層の導電体層３４上には、絶縁層４３が設けられている。絶縁層４３上には、６層の導電体層３５と５層の絶縁層４４とが交互に積層されている。導電体層３５は、例えば、ＸＹ平面に沿って広がった板状に形成される。積層された複数の導電体層３５は、ｐ型ウェル領域３０側から順に、すなわち最下層から順に、それぞれワード線ＷＬ６～ＷＬ１１として機能する。例えば、複数の導電体層３５のうち、ワード線ＷＬ６として機能する最下層の導電体層３５は、Ｚ方向において、導電体層３４に最も近い位置に配置されている。
最上層の導電体層３５上には、絶縁層４５が設けられている。絶縁層４５上には、３層の導電体層３６と２層の絶縁層４６とが交互に積層されている。導電体層３６は、例えば、ＸＹ平面に沿って広がった板状に形成される。積層された複数の導電体層３６は、選択ゲート線ＳＧＤとして機能する。例えば、ワード線ＷＬ１１として機能する最上層の導電体層３５は、Ｚ方向において、絶縁層４５を介在させて最下層の導電体層３６と隣り合う。なお、導電体層３６の層数は任意である。導電体層３６は、１層以上あればよい。
最上層の導電体層３６上には、絶縁層４７が設けられている。絶縁層４７上には、導電体層３７が設けられている。導電体層３７は、例えば、Ｙ方向に延伸したライン状に形成され、ビット線ＢＬとして機能する。複数の導電体層３７は、図示せぬ領域において、Ｘ方向に沿って配列されている。
導電体層３３～３７は、導電材料により構成される。例えば、導電体層３３～３６は、タングステン（Ｗ）を含んでいる。また、例えば、導電体層３７は、銅（Ｃｕ）を含んでいる。絶縁層３２及び４０～４７には、例えば、酸化シリコン（ＳｉＯ２）が用いられる。
メモリピラーＭＰは、Ｚ方向に沿って延伸して設けられ、導電体層３３～３６を貫通（通過）している。１つのメモリピラーＭＰが１つのＮＡＮＤストリングＮＳに対応する。
メモリピラーＭＰの各々は、底面がｐ型ウェル領域３０に接し、導電体層３３及び３４を貫通するホールＬＭＨ内に形成される下位メモリピラーＬＭＰと、下位メモリピラーＬＭＰ上に設けられ、導電体層３５及び３６を貫通するホールＵＭＨ内に形成される上位メモリピラーＵＭＰとを有している。下位メモリピラーＬＭＰと上位メモリピラーＵＭＰとの境界部分は、接合部ＪＴとも呼ばれる。例えば、下位メモリピラーＬＭＰ及び上位メモリピラーＵＭＰはテーパー形状を有している。このため、メモリピラーＭＰは、接合部ＪＴにおいて、下位メモリピラーＬＭＰの上端の外径が、上位メモリピラーＵＭＰの下端の外径よりも大きい構造を有し得る。
メモリピラーＭＰの各々は、ブロック絶縁膜５０、電荷蓄積層５１、トンネル絶縁膜５２、半導体層５３、コア層５４、及びキャップ層５５を含む。ブロック絶縁膜５０、電荷蓄積層５１、トンネル絶縁膜５２、半導体層５３、及びコア層５４は、下位メモリピラーＬＭＰと上位メモリピラーＵＭＰとの間で連続的に設けられている。
より具体的には、ホールＬＭＨ及びＵＭＨの側面にはブロック絶縁膜５０、電荷蓄積層５１、及びトンネル絶縁膜５２が順次積層されている。そして、側面がトンネル絶縁膜５２に接し、底面がｐ型ウェル領域３０に接するように半導体層５３が形成されている。半導体層５３は、メモリセルトランジスタＭＣ並びに選択トランジスタＳＴ１及びＳＴ２のチャネルが形成される領域である。よって、半導体層５３は、選択トランジスタＳＴ２、メモリセルトランジスタＭＣ０～ＭＣ１１、及び選択トランジスタＳＴ１の電流経路を接続する信号線として機能する。半導体層５３内にはコア層５４が設けられている。そして半導体層５３及びコア層５４上には、側面がトンネル絶縁膜５２に接するキャップ層５５が形成されている。
ブロック絶縁膜５０、トンネル絶縁膜５２、及びコア層５４には、例えば、ＳｉＯ２が用いられる。電荷蓄積層５１には、例えば、窒化シリコン（ＳｉＮ）が用いられる。半導体層５３及びキャップ層５５には、例えば、ポリシリコンが用いられる。
以上で説明したメモリピラーＭＰの構造では、下位メモリピラーＬＭＰと導電体層３３とが交差した部分が、選択トランジスタＳＴ２として機能する。下位メモリピラーＬＭＰと導電体層３４とが交差部分がメモリセルトランジスタＭＣ０～ＭＣ５として機能する。上位メモリピラーＵＭＰと導電体層３５とが交差した部分が、メモリセルトランジスタＭＣ６～ＭＣ１１として機能する。上位メモリピラーＵＭＰと導電体層３６とが交差した部分が、選択トランジスタＳＴ１として機能する。
メモリピラーＭＰ内のキャップ層５５上には、柱状のコンタクトプラグＣＶが設けられる。コンタクトプラグＣＶの上面には、１つの導電体層３７、すなわち１本のビット線ＢＬが接触している。コンタクトプラグＣＶには、例えば、タングステンが含まれる。
導電体層３３～３６を、例えば、ブロック毎にＹ方向に分離するように、Ｘ方向に延伸するスリットＳＬＴが設けられている。
例えば、絶縁層３２、導電体層３３～３６、及び絶縁層４０～４６をＹ方向に分離するようにＸ方向に延伸するＳＬＴが設けられている。スリットＳＬＴの上端は、最上層の導電体層３６と導電体層３７との間の層に含まれている。スリットＳＬＴの下端は、ｐ型ウェル領域３０内のｎ＋型拡散層領域３１に接触している。また、スリットＳＬＴは、例えばコンタクトＬＩ及びスペーサＳＰを含んでいる。
コンタクトＬＩは、少なくとも一部がＸＺ平面に沿って広がった板状に形成される。コンタクトＬＩの底部は、ｎ＋型拡散層領域３１と電気的に接続されている。コンタクトＬＩは、ソース線ＳＬとして使用される。コンタクトＬＩは、導電材料により構成され、半導体であってもよいし、金属であってもよい。スペーサＳＰは、コンタクトＬＩの側面を覆っている。コンタクトＬＩと、導電体層３３～３６並びに絶縁層４０～４６のそれぞれとの間は、スペーサＳＰによって離隔されている。つまり、コンタクトＬＩとスリットＳＬＴに隣接した複数の導電体層との間は、スペーサＳＰによって絶縁される。スペーサＳＰとしては、ＳｉＯ２やＳｉＮ等の絶縁体が使用される。
１．２ メモリセルトランジスタの閾値電圧分布
次に、本実施形態に係るメモリセルトランジスタＭＣの取り得る閾値電圧分布について、図５を用いて説明する。図５は、メモリセルトランジスタＭＣの閾値電圧分布とデータの割り付けの関係を示す図である。以下、本実施形態では、メモリセルトランジスタＭＣが８値（３ビット）のデータを保持可能な場合について説明するが、保持可能なデータは８値に限定されない。本実施形態においては、メモリセルトランジスタＭＣが１ビット以上のデータを保持可能であればよい。
各々のメモリセルトランジスタＭＣの閾値電圧は、離散的な例えば８個の分布のいずれかに含まれる値を取る。以下、８個の分布を閾値電圧の低い順にそれぞれ、“Ｅｒ”ステート、“Ａ”ステート、“Ｂ”ステート、“Ｃ”ステート、“Ｄ”ステート、“Ｅ”ステート、“Ｆ”ステート、及び“Ｇ”ステートと呼ぶ。
“Ｅｒ”ステートは、例えば、データの消去状態に相当する。そして“Ａ”～“Ｇ”ステートは、電荷蓄積層に電荷が注入されてデータが書き込まれた状態に相当する。書き込み動作において、各閾値電圧分布に対応するベリファイ電圧をＶ１～Ｖ７とする。すると、これらの電圧値は、Ｖ１＜Ｖ２＜Ｖ３＜Ｖ４＜Ｖ５＜Ｖ６＜Ｖ７＜ＶＲＥＡＤの関係にある。電圧ＶＲＥＡＤは、読み出し動作時において非選択ワード線に印加される電圧である。メモリセルトランジスタＭＣは、ゲートに電圧ＶＲＥＡＤが印加されると保持するデータによらずにオン状態とされる。
より具体的には、“Ｅｒ”ステートに含まれる閾値電圧は、電圧Ｖ１未満である。“Ａ”ステートに含まれる閾値電圧は、電圧Ｖ１以上であり、且つ電圧Ｖ２未満である。“Ｂ”ステートに含まれる閾値電圧は、電圧Ｖ２以上であり、且つ電圧Ｖ３未満である。“Ｃ”ステートに含まれる閾値電圧は、電圧Ｖ３以上であり、且つ電圧Ｖ４未満である。“Ｄ”ステートに含まれる閾値電圧は、電圧Ｖ４以上であり、且つ電圧Ｖ５未満である。“Ｅ”ステートに含まれる閾値電圧は、電圧Ｖ５以上であり、且つ電圧Ｖ６未満である。“Ｆ”ステートに含まれる閾値電圧は、電圧Ｖ６以上であり、且つ電圧Ｖ７未満である。そして、“Ｇ”ステートに含まれる閾値電圧は、電圧Ｖ７以上であり、且つ電圧ＶＲＥＡＤ未満である。
例えば、読み出し電圧は、隣り合う閾値電圧分布の間にそれぞれ設定される。“Ａ”～“Ｇ”ステートの読み出し動作に対応する読み出し電圧をそれぞれＶＡ～ＶＧとする。すると、これらの電圧は、ＶＡ＜ＶＢ＜ＶＣ＜ＶＤ＜ＶＥ＜ＶＦ＜ＶＧ＜ＶＲＥＡＤの関係にある。
より具体的には、例えば、あるメモリセルトランジスタＭＣが“Ｅｒ”ステートの閾値電圧を有するか“Ａ”ステート以上の閾値電圧を有するかを判定するための読み出し電圧ＶＡは、“Ｅｒ”ステートにおける最大の閾値電圧と“Ａ”ステートにおける最小の閾値電圧との間に設定される。あるメモリセルトランジスタＭＣが“Ａ”ステート以下の閾値電圧を有するか“Ｂ”ステート以上の閾値電圧を有するかを判定するための読み出し電圧ＶＢは、“Ａ”ステートにおける最大の閾値電圧と“Ｂ”ステートにおける最小の閾値電圧との間に設定される。その他の読み出し電圧ＶＣ、ＶＤ、ＶＥ、ＶＦ、及びＶＧも、読み出し電圧ＶＡ及びＶＢと同様に設定される。
以下、“Ａ”～“Ｇ”ステートに対応する読み出し動作のことをそれぞれ、読み出し動作ＡＲ、ＢＲ、ＣＲ、ＤＲ、ＥＲ、ＦＲ、及びＧＲと表記する。読み出し動作ＡＲは、メモリセルトランジスタＭＣの閾値電圧が電圧ＶＡ未満か否かを判定する。読み出し動作ＢＲは、メモリセルトランジスタＭＣの閾値電圧が電圧ＶＢ未満か否かを判定する。読み出し動作ＣＲは、メモリセルトランジスタＭＣの閾値電圧が電圧ＶＣ未満か否かを判定する。以下、同様である。
なお、各ステートに対応するベリファイ電圧の設定値と読み出し電圧の設定値とは、同じであってもよく、異なっていてもよい。リードディスターブ、データリテンション、あるいは隣接するワード線ＷＬに接続されたメモリセルトランジスタＭＣへの書き込み動作の有無等により、メモリセルトランジスタＭＣの閾値電圧は変動する。本実施形態では、上述のような予め想定される閾値電圧の変動に対して、読み出し電圧を予め設定された電圧値だけシフトさせて読み出し動作を実行できる。
以上のように、各メモリセルトランジスタＭＣは、８個の閾値電圧分布のいずれかを有することで、８種類の状態を取ることができる。これらの状態を、２進数表記で“０００”～“１１１”に割り当てることで、各メモリセルトランジスタＭＣは３ビットのデータを保持できる。以下、３ビットのデータをそれぞれ、Ｌｏｗｅｒビット、Ｍｉｄｄｌｅビット、及びＵｐｐｅｒビットと表記する。また、セルユニットＣＵに一括して書き込まれる（または読み出される）Ｌｏｗｅｒビットの集合をＬｏｗｅｒページ、Ｍｉｄｄｌｅビットの集合をＭｉｄｄｌｅページ、Ｕｐｐｅｒビットの集合をＵｐｐｅｒページと呼ぶ。
図５の例では、各閾値電圧分布に含まれるメモリセルトランジスタＭＣに対して、“Ｕｐｐｅｒビット／Ｍｉｄｄｌｅビット／Ｌｏｗｅｒビット”に以下に示すようにデータを割り付ける。
“Ｅｒ”ステート：“１１１”データ
“Ａ”ステート：“１１０”データ
“Ｂ”ステート：“１００”データ
“Ｃ”ステート：“０００”データ
“Ｄ”ステート：“０１０”データ
“Ｅ”ステート：“０１１”データ
“Ｆ”ステート：“００１”データ
“Ｇ”ステート：“１０１”データ
このように割り付けられたデータを読み出す場合、Ｌｏｗｅｒビットは、読み出し動作ＡＲ及びＥＲによって確定する。Ｍｉｄｄｌｅビットは、読み出し動作ＢＲ、ＤＲ、及びＦＲによって確定する。Ｕｐｐｅｒビットは、読み出し動作ＣＲ及びＧＲによって確定する。つまりＬｏｗｅｒビット、Ｍｉｄｄｌｅビット、及びＵｐｐｅｒビットの値はそれぞれ、２回、３回、及び２回の読み出し動作によって確定する。以下では、このデータの割り付けのことを「２－３－２コード」と表記する。なお、“Ｅｒ”～“Ｇ”ステートへのデータの割り付けは、２－３－２コードに限定されない。
１．３ 読み出し動作
次に、読み出し動作について、図６を用いて説明する。図６は、読み出し電圧のシフト及び、トラッキングの一例を示す図である。なお、図６の例では、説明を簡略化するため、“Ｅｒ”ステートの閾値電圧分布と“Ａ”ステートの閾値電圧分布とを示す。
まず、読み出し動作時における読み出し電圧のシフトについて説明する。
本実施形態では、予め想定される閾値電圧分布のシフトに対して、シーケンサ１５は、読み出し電圧を予め設定された電圧値だけシフトさせて読み出し動作を実行できる。例えば、実線で示す閾値電圧分布の場合、読み出し電圧としてＶＡ２が設定される。これに対し、一点鎖線で示すように、閾値電圧分布がマイナス側にシフトしている場合、読み出し電圧ＶＡ１（＜ＶＡ２）が設定される。また、破線で示すように、閾値電圧分布がプラス側にシフトしている場合、読み出し電圧ＶＡ３（＞ＶＡ２）が設定される。読み出し電圧をシフトさせることにより、メモリコントローラ２００において復号化のチャネル内ＥＣＣ処理による読み出しデータの復号化を実行する際に、フェイルビット数を低減できる。
次に、読み出し電圧のトラッキング動作について説明する。
例えば、データの書き込み直後の閾値電圧分布が破線で示す通りであったとする。しかし、書き込み動作後のデータリテンション、あるいは読み出し動作時のリードディスターブ等の影響により、閾値電圧分布の分布幅が拡がる場合がある。このような場合、電圧ＶＡで読み出し動作を行うと、斜線部分の領域に相当するメモリセルトランジスタＭＣがフェイルビットとなる。発生したフェイルビット数が、ＥＣＣ回路２６０が誤り訂正可能なビット数を超えていれば、データを正しく読み出すことが困難となる。例えば、フェイルビット数が増加し、復号化のチャネル内ＥＣＣ処理がフェイルした場合、メモリチップ１００は、トラッキング動作を実行する。トラッキング動作は、隣り合う閾値電圧分布が互いに重なる場合に、２つの閾値電圧分布の谷となる場所、すなわち、２つの閾値電圧分布の交点を求め、得られた交点から適切な読み出し電圧ＶＡ’、すなわち読み出し電圧ＶＡのシフト値を探索（または算出）する動作である。または、トラッキング動作は、読み出し電圧ＶＡを変化させていった際に、復号化のチャネル内ＥＣＣ処理におけるフェイルビット数が最小となる電圧、または復号化のチャネル内ＥＣＣ処理による誤り訂正が可能となる電圧を探索する動作である。
トラッキング動作において、メモリチップ１００は、読み出し電圧をシフトさせながら複数回の読み出し動作を実行する（以下、「トラッキングリード」と表記する）。例えば、メモリコントローラ２００は、復号化のチャネル内ＥＣＣ処理によりトラッキングリードを実行してもよい。この場合、メモリコントローラ２００は、復号化のチャネル内ＥＣＣ処理の結果から、フェイルビット数が最小となる読み出し電圧のシフト値を算出する。あるいは、例えば、メモリチップ１００は、トラッキングリードの各読み出し電圧におけるオンセル数（オン状態となるメモリセルトランジスタＭＣの個数）をカウントしてもよい。この場合、メモリコントローラ２００は、オンセル数の結果から、読み出し電圧のシフト値を算出する。以下では、メモリコントローラ２００が、復号化のチャネル内ＥＣＣ処理の結果から読み出し電圧のシフト値を算出する場合について説明する。
１．４ 書き込み動作
次に、書き込み動作について説明する。書き込み動作は、大まかにはプログラム動作とプログラムベリファイ動作とを含む。そして、プログラム動作とプログラムベリファイ動作との組み合わせ（以下、「プログラムループ」と表記する）を繰り返すことで、メモリセルトランジスタＭＣの閾値電圧がターゲットレベルまで上昇される。
プログラム動作は、電子を電荷蓄積層に注入することによりメモリセルトランジスタＭＣの閾値電圧を上昇させる（または注入を禁止することで閾値電圧を維持させる）動作のことである。
プログラムベリファイ動作は、プログラム動作の後、データを読み出し、メモリセルトランジスタＭＣの閾値電圧が目標とするターゲットレベルに達したか否かをメモリチップ１００内で判定する動作である。プログラムベリファイ動作で読み出したデータは、メモリコントローラ２００には送信されない。
本実施形態では、１つのブロックＢＬＫにおいて、書き込み動作を実行する場合、ワード線ＷＬ０、ＷＬ１、ＷＬ２、…の順に選択される。すなわち、図４で説明した最下層に位置するワード線ＷＬ０から順に選択され、最上層に位置するワード線ＷＬ１１が最後に選択される。より具体的には、例えば、まず、ワード線ＷＬ０に接続されたストリングユニットＳＵ０、ＳＵ１、ＳＵ２、ＳＵ３のセルユニットＣＵにデータが順に書き込まれる。次に、ワード線ＷＬ１に接続されたストリングユニットＳＵ０、ＳＵ１、ＳＵ２、ＳＵ３のセルユニットＣＵにデータが順に書き込まれる。次に、ワード線ＷＬ２に接続されたストリングユニットＳＵ０、ＳＵ１、ＳＵ２、ＳＵ３のセルユニットＣＵにデータが順に書き込まれる。同様に、ワード線ＷＬ３～ＷＬ１１の順に書き込み動作が実行される。なお、書き込み動作の際に選択されるワード線ＷＬ（セルユニットＣＵ）の順序は任意に設計可能である。
１．５ リードベリファイ動作
次に、リードベリファイ動作について説明する。本実施形態では、メモリコントローラ２００は、書き込み動作の後、メモリチップ１００の任意のメモリ領域における物理故障の有無を確認するために、リードベリファイ動作を実行する。より具体的には、メモリコントローラ２００は、書き込み対象のブロックＢＬＫにおいて、任意のワード線ＷＬ（セルユニットＣＵ）のデータをメモリコントローラ２００に読み出し（以下、「読み出し処理」と表記する）、ＥＣＣ回路２６０による復号化のチャネル内ＥＣＣ処理を行うことにより、バースト故障（物理故障）が発生していないか確認する。なお、リードベリファイ動作における読み出し処理は、通常の読み出し動作と同様である。そして、メモリコントローラ２００は、バースト故障が発生していると判定した場合は、トラッキング動作により求めたシフト値に基づいて、リフレッシュ動作またはバッドブロック化処理を実行する。リフレッシュ動作は、対象となるメモリ領域内の有効データを他のメモリ領域に移動させる動作である。また、バッドブロック化処理は、対象となるメモリ領域を無効化し使用不可とする処理である。
本実施形態では、書き込み動作の対象となる選択ワード線ＷＬを、変数ｎ（ｎは０以上の整数）を用いてＷＬｎと表記する。また、リードベリファイ動作時の読み出し処理の対象となる選択ワード線ＷＬを、変数ｍ（ｍは、ｍ≦ｎとなる任意の整数）を用いてＷＬｍと表記する。本実施形態では、メモリコントローラ２００がリードベリファイ動作を実行する場合、ｍ＝ｎ－２の関係にあるワード線ＷＬｍを選択する場合について説明する。すなわち、書き込み動作の対象となるワード線ＷＬに対して２層下に配置されたワード線ＷＬがリードベリファイ動作の読み出し処理の対象とされる。例えば、リードベリファイ動作を実行する場合、ワード線ＷＬｍに隣接するワード線ＷＬ（ｍ－１）及びＷＬ（ｍ＋１）に接続されたメモリセルトランジスタＭＣは、データ書き込み済みの状態にある。従って、隣接メモリセルトランジスタＭＣへのデータの書き込み有無による閾値電圧の変動によって生じるフェイルビットの増加を抑制できる。
より具体的には、例えば、書き込み動作時に変数ｎが２以上（ｎ≧２）となるワード線ＷＬが選択された場合、メモリシステム１は、リードベリファイ動作を実行し、読み出し処理にワード線ＷＬｍを選択する。これに対し、例えば、書き込み動作時に変数ｎが２未満（ｎ＜２）、すなわち、ワード線ＷＬ０またはＷＬ１が選択された場合、変数ｍが０未満（ｍ＜０）となるため、メモリシステム１は、リードベリファイ動作を実行しない。
なお、変数ｎと変数ｍとは、ｍ＝ｎ－２の関係に限定されない。例えば、変数ｎと変数ｍとは、例えば、ｍ＝ｎ－１の関係であってもよいし、ｍ＝ｎの関係であってもよい。例えば、ｍ＝ｎ－１の関係にある場合、メモリシステム１は、変数ｎが１未満、すなわち、ワード線ＷＬ０が書き込み先として選択されると、選択されているステップではリードベリファイ動作を実行しない。本実施形態では、ワード線ＷＬｍに接続されたメモリセルトランジスタＭＣは、ワード線ＷＬｎに対応するメモリセルトランジスタＭＣに書き込み動作を実行する前に、データ書き込み済み（データを保持している状態）であればよい。
１．５．１ リードベリファイ動作の全体の流れ
まず、リードベリファイ動作の全体の流れについて、図７を用いて説明する。図７は、リードベリファイ動作の全体の流れを示すフローチャートである。本実施形態のリードベリファイ動作は、読み出し処理、復号化のチャネル内ＥＣＣ処理、トラッキング処理、リフレッシュ処理、及びバッドブロック化処理を含む。
まず、ホストデバイスは、メモリシステム１に書き込み命令（論理アドレス及び書き込みデータを含む）を送信する（Ｓ１０）。
メモリコントローラ２００は、ホストデバイスから書き込み命令を受信すると、書き込み対象のワード線ＷＬｎを選択する。より具体的には、例えば、チャネル間ＲＡＩＤの場合、ＥＣＣ回路２６０は、符号化処理として、ホストデバイスから受信したユーザデータにチャネル間パリティを付与して、チャネル間ＥＣＣフレームを生成する。更に、ＥＣＣ回路２６０は、符号化処理として、分割されたチャネル間ＥＣＣフレームの各々に、チャネル内パリティを付与して、複数のチャネル内ＥＣＣフレームを生成する。ＣＰＵ２３０は、チャネル内ＥＣＣフレームに、いずれかのチャネルＣＨのいずれかのメモリチップ１００の物理アドレス（ブロックＢＬＫ、ワード線ＷＬ、及びストリングユニットＳＵ）を割り当てる。次に、メモリコントローラ２００は、割り当てられたメモリチップ１００に、書き込み動作のコマンドセットを送信する（Ｓ１１）。書き込み動作のコマンドセットには、書き込みコマンド、アドレス、及びチャネル内ＥＣＣフレーム（書き込みデータ）が含まれる。チャネル間ＲＡＩＤの場合、メモリコントローラ２００は、ＮＡＮＤインターフェイス回路２５０の複数のチャネルＣＨを介して、複数のメモリチップ１００に書き込み動作のコマンドセットを送信する。
メモリチップ１００は、書き込み動作のコマンドセットを受信すると書き込み動作を実行する（Ｓ１２）。
書き込み動作終了後、選択したワード線ＷＬｎがリードベリファイ実施条件を満たしている場合（Ｓ１３＿Ｙｅｓ）、メモリコントローラ２００は、リードベリファイ動作を開始する（Ｓ１４）。他方で、選択したワード線ＷＬｎがリードベリファイ実施条件を満たしていない場合（Ｓ１３＿Ｎｏ）、メモリコントローラ２００は、リードベリファイ動作を実行しない。より具体的には、メモリコントローラ２００は、ｎ≧２の場合、リードベリファイ実施条件を満たしていると判断し、ｎ＜２の場合、リードベリファイ実施条件を満たしていないと判断する。
メモリコントローラ２００は、リードベリファイ動作を開始すると、ワード線ＷＬｍを選択し、メモリチップ１００に読み出し処理のコマンドセットを送信する（Ｓ１５）。読み出し処理のコマンドセットには、通常の読み出し動作と同じであり、読み出しコマンド及びアドレスが含まれる。
メモリチップ１００は、読み出し処理のコマンドセットを受信すると、読み出し処理を実行する（Ｓ１６）。読み出しデータは、メモリコントローラ２００に送信される。
メモリコントローラ２００は、読み出しデータを受信すると、ＥＣＣ回路２６０において、読み出したデータの復号化のチャネル内ＥＣＣ処理を実行する（Ｓ１７）。そして、復号化のチャネル内ＥＣＣ処理がフェイルした場合（Ｓ１８＿Ｙｅｓ）、すなわち、フェイルビット数が予め設定された数を超えた場合、メモリコントローラ２００は、メモリチップ１００と協働して、トラッキング動作を実行する（Ｓ１９）。より具体的には、メモリコントローラ２００は、メモリチップ１００にトラッキングリードを実行させる。メモリチップ１００は、トラッキングリードで読み出したデータをメモリコントローラ２００に送信する。メモリコントローラ２００は、受信した読み出しデータの復号化のチャネル内ＥＣＣ処理を実行し、フェイルビット数をカウントする。この結果から、メモリコントローラ２００は、読み出し電圧のシフト値を決定する。メモリチップ１００は、シフト値に基づいて、当該ワード線ＷＬにおける読み出し電圧を変更してもよい。
他方で、復号化のチャネル内ＥＣＣ処理がフェイルしなかった場合（Ｓ１８＿Ｎｏ）、メモリコントローラ２００は、リードベリファイ動作を終了する（Ｓ２３）。
読み出し電圧のシフト値の絶対値が予め設定された規定値以上ではない場合（Ｓ２０＿Ｎｏ）、メモリコントローラ２００が主導してリフレッシュ動作を実行する（Ｓ２１）。リフレッシュ動作において、メモリコントローラ２００は、メモリチップ１００を制御して、ワード線ＷＬｎ及びＷＬｍに対応する（すなわち、リフレッシュ動作の対象となる）ブロックＢＬＫ内の有効データを、他のブロックＢＬＫに書き写す。より具体的には、メモリコントローラ２００は、メモリチップ１００に、読み出し動作のコマンドセットを送信する。メモリチップ１００は、リフレッシュ動作の対象となるブロックＢＬＫから有効データを読み出す。なお、リフレッシュ動作の対象となったブロックＢＬＫは、復号化のチャネル内ＥＣＣ処理がフェイルしているため、正常にはデータを読み出せない場合がある。このような場合、例えばチャネル間ＲＡＩＤによる救済で欠損データを修復することによりデータを読み出してもよい。また、リフレッシュ動作の対象となったブロックＢＬＫがコンパクションにおける書き込み先のブロックＢＬＫであれば、コンパクション元のブロックＢＬＫから当該有効データを読み出してもよい。コンパクションとは、対象となるブロックＢＬＫの有効データを集めて、他のブロックＢＬＫに移動させる動作である。また、例えば、メモリコントローラ２００は、リードベリファイ動作終了まで、書き込みデータをバッファメモリ２４０に記憶しておき、復号化のチャネル内ＥＣＣ処理でフェイルしたデータをバッファメモリ２４０から読み出すことで、書き込みデータを取得して、リフレッシュ動作を行ってもよい。次に、メモリコントローラ２００は、メモリチップ１００に、書き込み動作のコマンドセットを送信する。メモリチップ１００は、有効データを他のブロックＢＬＫに書き込む。リフレッシュ動作が実行されたブロックＢＬＫでは、後続のワード線ＷＬ（すなわち、ワード線ＷＬ（ｎ＋１）、…）を選択した書き込み動作は実行されない。当該ブロックＢＬＫは、消去対象のブロックＢＬＫとして扱われる。リフレッシュ動作が終了すると、メモリコントローラ２００は、リードベリファイ動作を終了させる（Ｓ２３）。
他方で、読み出し電圧のシフト値の絶対値が予め設定された規定値以上である場合（Ｓ２０＿Ｙｅｓ）、メモリコントローラ２００は、ワード線ＷＬｎ及びＷＬｍに対応するブロックＢＬＫのバッドブロック化処理を実行する（Ｓ２２）。より具体的には、メモリコントローラ２００は、バッドブロック化の対象となるブロックＢＬＫ内の有効データを他のブロックＢＬＫに書き写した後に、当該ブロックＢＬＫを無効状態として、使用できないようにする。バッドブロック化処理が終了すると、メモリコントローラ２００は、リードベリファイ動作を終了させる（Ｓ２３）。
１．５．２ １つのブロックにおけるリードベリファイ動作の流れ
次に、１つのブロックＢＬＫに着目して、リードベリファイ動作の流れを、図８及び図９を用いて説明する。図８及び図９は、１つのブロックＢＬＫにおけるリードベリファイ動作の流れを示すフローチャートである。なお、以下の説明では、説明を簡略化するため、ストリングユニットＳＵについての説明を省略する。
まず、メモリコントローラ２００のＣＰＵ２３０は、ｎ＝０、ｍ＝－２を設定する（Ｓ１０１）。次に、ＣＰＵ２３０は、ワード線ＷＬｎに対応する書き込み動作のコマンドセットをメモリチップ１００に送信する。
メモリチップ１００のシーケンサ１５は、書き込み動作のコマンドセットを受信すると、ワード線ＷＬｎに対応する書き込み動作を実行する（Ｓ１０２）。
ｎ≧２ではない場合（Ｓ１０３＿Ｎｏ）、すなわち、書き込み動作の対象となるワード線ＷＬｎがワード線ＷＬ０またはＷＬ１である場合、ＣＰＵ２３０は、書き込み動作終了後に変数ｎ及び変数ｍをカウントアップし、ｎ＝ｎ＋１及びｍ＝ｍ＋１とする（Ｓ１０４）。そして、Ｓ１０２に戻り、ＣＰＵ２３０は、ワード線ＷＬｎに対応する書き込み動作のコマンドセットをメモリチップ１００に送信する。シーケンサ１５は、ワード線ＷＬｎに対応する書き込み動作を実行する。
ｎ≧２である場合（Ｓ１０４＿Ｙｅｓ）、ＣＰＵ２３０は、書き込み動作終了後にワード線ＷＬｍに対応するリードベリファイ動作を開始し、ワード線ＷＬｍに対応する読み出し処理のコマンドセットをメモリチップ１００に送信する。
シーケンサ１５は、ワード線ＷＬｍに対応する読み出し処理のコマンドセットを受信すると、ワード線ＷＬｍに対応する読み出し処理を実行する（Ｓ１０５）。読み出しデータは、メモリコントローラ２００に送信される。次に、ＥＣＣ回路２６０において、読み出しデータの復号化のチャネル内ＥＣＣ処理が実行される（Ｓ１０６）。
復号化のチャネル内ＥＣＣ処理がフェイルしていない場合（Ｓ１０７＿Ｎｏ）、ＣＰＵ２３０は、変数ｎが“（ワード線ＷＬの総数）－１”と同じであるか確認する（Ｓ１０８）。すなわち、ＣＰＵ２３０は、当該ブロックＢＬＫにおいて、最後に選択されたワード線ＷＬであるか確認する。より具体的には、ＣＰＵ２３０は、例えば、ワード線ＷＬが最上層のワード線ＷＬであるか確認する。図４の例では、ワード線ＷＬの総数は１２本である。従って、最上層のワード線ＷＬである場合、変数ｎは、ｎ＝１２－１＝１１となる。
変数ｎが“（ワード線ＷＬの総数）－１”と同じではない場合（Ｓ１０８＿Ｎｏ）、すなわち、当該ブロックＢＬＫにおいて、最後に選択されたワード線ＷＬではない場合、Ｓ１０４に進み、ＣＰＵ２３０は、変数ｎ及び変数ｍのカウントアップを行う。
変数ｎが“（ワード線ＷＬの総数）－１”と同じである場合（Ｓ１０８＿Ｙｅｓ）、すなわち、当該ブロックＢＬＫにおいて、最後に選択されたワード線ＷＬである場合、ＣＰＵ２３０は、変数ｍをカウントアップし、ｍ＝ｍ＋１とする（Ｓ１０９）。変数ｍの値は、“（ワード線ＷＬの総数）－２”と同じである。換言すれば、ワード線ＷＬｍは、当該ブロックＢＬＫにおいて、最後から１つ前に選択されたワード線ＷＬ（図４の例では、ワード線ＷＬ１０）である。このとき、変数ｎはカウントアップされない。そして、ＣＰＵ２３０は、ワード線ＷＬｍに対応する読み出し処理のコマンドセットをメモリチップ１００に送信する。
シーケンサ１５は、ワード線ＷＬｍに対応する読み出し処理のコマンドセットを受信すると、ワード線ＷＬｍに対応する読み出し処理を実行する（Ｓ１１０）。読み出しデータは、メモリコントローラ２００に送信される。次に、ＥＣＣ回路２６０において、読み出しデータの復号化のチャネル内ＥＣＣ処理が実行される（Ｓ１１１）。
復号化のチャネル内ＥＣＣ処理がフェイルしていない場合（Ｓ１１２＿Ｎｏ）、ＣＰＵ２３０は、変数ｍをカウントアップし、ｍ＝ｍ＋１とする（Ｓ１１３）。変数ｍの値は、“（ワード線ＷＬの総数）－１”と同じである。換言すれば、ワード線ＷＬｍは、当該ブロックＢＬＫにおいて、最後に選択されたワード線ＷＬ（図４の例では、ワード線ＷＬ１１）である。このとき、変数ｎはカウントアップされない。そして、ＣＰＵ２３０は、ワード線ＷＬｍに対応する読み出し処理のコマンドセットをメモリチップ１００に送信する。
シーケンサ１５は、ワード線ＷＬｍに対応する読み出し処理のコマンドセットを受信すると、ワード線ＷＬｍに対応する読み出し処理を実行する（Ｓ１１４）。読み出しデータは、メモリコントローラ２００に送信される。次に、ＥＣＣ回路２６０において、読み出しデータの復号化のチャネル内ＥＣＣ処理が実行される（Ｓ１１５）。
復号化のチャネル内ＥＣＣ処理がフェイルしていない場合（Ｓ１１６＿Ｎｏ）、当該ブロックＢＬＫにおける書き込み動作及びリードベリファイ動作が終了する。
Ｓ１０７、Ｓ１１２、またはＳ１１６において、復号化のチャネル内ＥＣＣ処理がフェイルした場合（Ｓ１０７＿Ｙｅｓ、Ｓ１１２＿Ｙｅｓ、またはＳ１１６＿Ｙｅｓ）、メモリコントローラ２００は、メモリチップ１００と協働して、トラッキング動作を実行する（Ｓ１１７）。
トラッキング動作の結果、シフト値の絶対値が規定値以上ではない場合（Ｓ１１８＿Ｎｏ）、メモリコントローラ２００が主導して、リフレッシュ動作を実行する（Ｓ１１９）。他方で、シフト値が規定値以上である場合（Ｓ１１８＿Ｙｅｓ）、ＣＰＵ２３０は、バッドブロック化処理を実行する（Ｓ１２０）。
１．５．３ シフト値の判定の具体例
次に、シフト値の判定の具体例について、図１０を用いて説明する。図１０は、Ｕｐｐｅｒページに対応する読み出し動作ＣＲ及びＧＲにおいて、トラッキング動作から求めたシフト値と、シフト値の判定結果の関係を示すグラフである。
読み出し動作ＣＲのシフト値または、読み出し動作ＧＲのシフト値の少なくとも１つが規定値を超えた場合、判定条件１に該当し、バッドブロック化処理の対象と判定される。または、読み出し動作ＣＲのシフト値と読み出し動作ＧＲのシフト値とは、両方とも判定条件１に該当していないが、読み出し動作ＣＲのシフト値と読み出し動作ＧＲのシフト値とが、プラス側とマイナス側とで大きく値が異なる場合、判定条件２に該当し、バッドブロック化処理の対象と判定される。
１．６ 本実施形態に係る効果
本実施形態に係る構成であれば、メモリシステムの信頼性を向上できる。以下、本効果につき、詳述する。
メモリチップ１００のバースト故障（物理故障）は、消去動作時または書き込み動作時に発生することが多いが、読み出し動作時に発生する場合もある。このような場合、フェイルビット数が復号化のチャネル内ＥＣＣ処理による誤り訂正可能なビット数以下であれば、データを訂正できる。但し、訂正能力の多くを物理故障の救済に費やすため、設計時の想定に対してデータリテンション等によるソフトエラー（偶発故障）に対する訂正能力が低下する。また、書き込み動作から読み出し動作までの経過時間が長くなると偶発故障が増える傾向になるため、復号化のチャネル内ＥＣＣ処理がフェイルした原因が、物理故障に起因するものか、偶発故障に起因するものか判別が困難となる。
これに対し、本実施形態に係る構成であれば、書き込み動作直後にリードベリファイ動作を実行し、読み出し動作時に発生する物理故障を検出できる。更に、書き込み動作直後にリードベリファイ動作を実施することにより、データリテンション等による偶発故障の発生頻度が低い状態で読み出し動作を実行できるため、物理故障をより高精度に検出できる。よって、物理故障によるデータの読み出し不良を低減できるため、メモリシステムの信頼性を向上できる。
２．第２実施形態
次に、第２実施形態について説明する。第２実施形態では、変数ｎと変数ｍが同じ場合、すなわち、書き込み対象のワード線ＷＬとリードベリファイ対象のワード線ＷＬが同じ場合について説明する。以下、第１実施形態と異なる点を中心に説明する。
２．１ １つのブロックにおけるリードベリファイ動作の流れ
１つのブロックＢＬＫに着目して、リードベリファイ動作の流れを、図１１を用いて説明する。図１１は、１つのブロックＢＬＫにおけるリードベリファイ動作の流れを示すフローチャートである。なお、本実施形態では、書き込み動作の対象となる選択ワード線ＷＬに対応するセルユニットＣＵ（メモリセルトランジスタＭＣ）と、リードベリファイ動作時の読み出し処理の対象となる選択ワード線ＷＬに対応するセルユニットＣＵ（メモリセルトランジスタＭＣ）とが同じである。書き込み動作及び読み出し処理の選択ワード線ＷＬを、変数ｎ（ｎは０以上の整数）を用いてＷＬｎと表記する。
まず、メモリコントローラ２００のＣＰＵ２３０は、ｎ＝０を設定する（Ｓ１３０）。次に、ＣＰＵ２３０は、ワード線ＷＬｎに対応する書き込み動作のコマンドセットをメモリチップ１００に送信する。
メモリチップ１００のシーケンサ１５は、書き込み動作のコマンドセットを受信すると、ワード線ＷＬｎに対応する書き込み動作を実行する（Ｓ１０２）。
書き込み動作終了後、ＣＰＵ２３０は、リードベリファイ動作を開始し、ワード線ＷＬｎに対応する読み出し処理のコマンドセットをメモリチップ１００に送信する。
シーケンサ１５は、読み出し処理のコマンドセットを受信すると、ワード線ＷＬｎに対応する読み出し処理を実行する（Ｓ１３１）。読み出しデータは、メモリコントローラ２００に送信される。次に、ＥＣＣ回路２６０において、読み出しデータの復号化のチャネル内ＥＣＣ処理が実行される（Ｓ１０６）。
復号化のチャネル内ＥＣＣ処理がフェイルしていない場合（Ｓ１０７＿Ｎｏ）、ＣＰＵ２３０は、変数ｎが“（ワード線ＷＬの総数）－１”と同じであるか確認する（Ｓ１０８）。すなわち、ＣＰＵ２３０は、当該ブロックＢＬＫにおいて、最後に選択されたワード線ＷＬであるか確認する。
変数ｎが“（ワード線ＷＬの総数）－１”と同じではない場合（Ｓ１０８＿Ｎｏ）、すなわち、当該ブロックＢＬＫにおいて、最後に選択されたワード線ＷＬではない場合、第１実施形態の図８と同様にＳ１０４に進み、ＣＰＵ２３０は、変数ｎのカウントアップを行う。
変数ｎが“（ワード線ＷＬの総数）－１”と同じである場合（Ｓ１０８＿Ｙｅｓ）、すなわち、当該ブロックＢＬＫにおいて、最後に選択されたワード線ＷＬである場合、ＣＰＵ２３０は、リードベリファイ動作を終了する。
復号化のチャネル内ＥＣＣ処理がフェイルした場合（Ｓ１０７＿Ｙｅｓ）、トラッキング動作が実行される（Ｓ１１７）。以降の動作は、第１実施形態の図９と同様である。
２．２ 本実施形態に係る効果
本実施形態に係る構成であれば、第１実施形態と同様の効果が得られる。
更に本実施形態に係る構成であれば、書き込み動作時の選択ワード線ＷＬに対してリードベリファイ動作を実行できる。例えば、メモリコントローラ２００は、リードベリファイ動作終了まで書き込みデータをバッファメモリ２４０に記憶する。書き込み動作の対象となるワード線ＷＬとリードベリファイ動作の対象となるワード線ＷＬとが異なる場合、バッファメモリ２４０は、書き込み動作が実行され且つリードベリファイ動作が実行されていない複数のワード線ＷＬに対応する書き込みデータを記憶する。これに対し、書き込み動作の対象となるワード線ＷＬとリードベリファイ動作の対象となるワード線ＷＬとが同じである場合、バッファメモリ２４０は、１つのワード線ＷＬに対応する書き込みデータを記憶できればよい。従って、本実施形態に係る構成であれば、書き込みデータを記憶するバッファメモリ２４０のメモリ容量を削減できる。
３．第３実施形態
次に、第３実施形態について説明する。第３実施形態では、メモリチップ１００においてメモリ領域の一部を選択してリードベリファイ動作を実行する場合について、２つの例を示す。以下、第１及び第２実施形態と異なる点を中心に説明する。
３．１ 第１例
第１例では、リードベリファイ動作を実行するブロックＢＬＫを選択する場合について説明する。本例では、ブロックＢＬＫ毎にチャネル間パリティの符号化率が異なるメモリチップ１００において、リードベリファイ動作を実行するブロックＢＬＫを選択する場合について説明する。
３．１．１ チャネル間パリティの符号化率と救済能力の関係
チャネル間パリティの符号化率と救済能力の関係の一例について、図１２を用いて説明する。図１２は、２つの異なるチャネル間ＲＡＩＤの適用条件（以下、「ＲＡＩＤ条件」と表記する）に対してチャネル間パリティの符号化率とチャネル間ＲＡＩＤにおける救済能力との関係を示す図である。
例えば、メモリコントローラ２００は、１つまたは複数のユーザデータに対して１つのチャネル間ＥＣＣフレームを生成する。メモリコントローラ２００は、生成したチャネル間ＥＣＣフレームを４つのメモリチップ１００に分散して書き込む。このとき、１個のメモリチップ１００の読み出しデータが欠損してもチャネル間ＲＡＩＤによる救済（チャネル間ＥＣＣ処理）によりユーザデータが救済可能となるように、分割されたチャネル間ＥＣＣフレームの各々にチャネル間パリティが付与される場合をＲＡＩＤ条件１とする。また、例えば、メモリコントローラ２００は、１つのチャネル間ＥＣＣフレームを８つのメモリチップ１００に分散して書き込む。このとき、１個のメモリチップ１００の読み出しデータが欠損してもチャネル間ＲＡＩＤによる救済（チャネル間ＥＣＣ処理）によりユーザデータが救済可能となるように、分割されたチャネル間ＥＣＣフレームの各々にチャネル間パリティが付与される場合をＲＡＩＤ条件２とする。
ＲＡＩＤ条件１及びＲＡＩＤ条件２のように、救済可能となるメモリチップ１００の個数が一定である場合、チャネル間ＲＡＩＤの対象となるメモリチップ数の増加に応じてチャネル間パリティの符号化率は高くなる。従って、ＲＡＩＤ条件１のチャネル間パリティの符号化率は、ＲＡＩＤ条件２のチャネル間パリティの符号化率よりも低い。チャネル間パリティは、物理故障によるフェイルビットの救済にも用いられる。チャネル間ＲＡＩＤの対象となるメモリチップ数が少ない方が、物理故障以外の不良（偶発故障）がフェイルビットに混在する確率は低くなり、致命不良（チャネル間ＥＣＣ処理で救済できない不良）となりにくい。従って、チャネル間ＲＡＩＤにおけるチャネル間ＥＣＣ処理による救済能力（以下、「ＲＡＩＤ救済能力」とも表記する）を比較すると、ＲＡＩＤ条件１における救済能力は、ＲＡＩＤ条件２における救済能力よりも高い。すなわち、チャネル間ＲＡＩＤを適用した場合、チャネル間パリティの符号化率が低い方が、ＲＡＩＤ救済能力は高くなる。本例では、例えば、ＲＡＩＤ救済能力が高いＲＡＩＤ条件１で書き込まれたメモリ領域に対しては、リードベリファイ動作を実行せず、ＲＡＩＤ救済能力が低いＲＡＩＤ条件２で書き込まれたメモリ領域に対しては、リードベリファイ動作を実行する。
なお、ＲＡＩＤ条件における対象チップ数及び救済可能なチップ数は任意である。また、ＲＡＩＤ条件は３つ以上であってもよい。この場合、予め設定された規定値以上のＲＡＩＤ救済能力を有するメモリ領域は、リードベリファイ非対象とし、規定値未満のＲＡＩＤ救済能力を有するメモリ領域は、リードベリファイ対象としてもよい。
３．１．２ リードベリファイ対象の具体例
次に、リードベリファイ対象の具体例について、図１３を用いて説明する。図１３は、ブロック毎に異なるＲＡＩＤ条件を適用した場合における、ブロックＢＬＫとリードベリファイ対象との関係を示す図である。
例えば、ブロックＢＬＫ０及びＢＬＫ２にＲＡＩＤ条件１を適用し、ブロックＢＬＫ１及びＢＬＫ３にＲＡＩＤ条件２を適用する。この場合、図１２で説明したように、ブロックＢＬＫ０及びＢＬＫ２は、リードベリファイ非対象とされ、ブロックＢＬＫ１及びＢＬＫ３は、リードベリファイ対象とされる。
３．１．３ リードベリファイ動作の全体の流れ
次に、リードベリファイ動作の全体の流れについて、図１４を用いて説明する。図１４は、リードベリファイ動作の全体の流れを示すフローチャートである。本例では、第１実施形態の図７と異なり、書き込み動作（Ｓ１２）終了後、メモリコントローラ２００は、書き込み動作で選択したブロックＢＬＫがリードベリファイ対象か確認する（Ｓ３０）。選択ブロックＢＬＫがリードベリファイ対象ではない場合（Ｓ３０＿Ｎｏ）、リードベリファイ動作は実行されない。
他方で、選択ブロックＢＬＫがリードベリファイ対象である場合（Ｓ３０＿Ｙｅｓ）、メモリコントローラ２００は、第１実施形態の図７で説明したＳ１３以降の処理を実行する。
３．２ 第２例
第２例では、リードベリファイ動作を実行するワード線ＷＬを選択する場合について説明する。本例では、例えば、メモリセルアレイの構造に起因して、物理故障が比較的発生しやすいワード線ＷＬに対してリードベリファイ動作を実行する場合について説明する。
３．２．１ リードベリファイ対象の具体例
まず、リードベリファイ対象の具体例について、図１５を用いて説明する。図１５は、ワード線ＷＬとリードベリファイ対象との関係を示す図である。
例えば、下位メモリピラーＬＭＰ及び上位メモリピラーＵＭＰがテーパー形状を有している。すなわち、各ピラーの下端部の外径は、上端部の外径よりも小さい。例えば、下位メモリピラーＬＭＰの上端部の外径は、上位メモリピラーＵＭＰの下端部の外径よりも大きい。このような場合、ホールの加工あるいはピラー内への材料の埋め込みは、ピラーの下側領域でより難しくなり、製造不良に起因した物理故障が発生しやすくなる。また、接合部ＪＴでは、下位メモリピラーＬＭＰと上位メモリピラーＵＭＰとによる段差、あるいは、位置合わせ不良等により、製造不良に起因した物理故障が発生しやすくなる。従って、図１５の例では、物理故障が発生する可能性が比較的高い各ピラーの最下層に位置するワード線ＷＬ、すなわちワード線ＷＬ０及びＷＬ６をリードベリファイ対象とし、他のワード線ＷＬは、リードベリファイ非対象としている。なお、リードベリファイ動作の対象となるワード線ＷＬの選択は任意に設計し得る。
３．２．２ １つのブロックにおけるリードベリファイ動作の流れ
次に、１つのブロックＢＬＫに着目して、リードベリファイ動作の流れを、図１６及び図１７を用いて説明する。図１６及び図１７は、１つのブロックＢＬＫにおけるリードベリファイ動作の流れを示すフローチャートである。なお、本例と第２実施形態とを組み合わせてもよい。以下の説明では、説明を簡略化するため、ストリングユニットＳＵについての説明を省略する。
Ｓ１０１とＳ１０２における処理は、第１実施形態の図８と同じである。第１実施形態の図８とは異なり、ｎ≧２である場合（Ｓ１０３＿Ｙｅｓ）、ＣＰＵ２３０は、変数ｍが設定値（例えば、ｍ＝０またはｍ＝６）であるか確認する（Ｓ１４０）。
変数ｍが設定値ではない場合（Ｓ１４０＿Ｎｏ）、すなわち、ワード線ＷＬｍがリードベリファイ対象ではない場合、ＣＰＵ２３０は、書き込み動作終了後に変数ｎ及び変数ｍをカウントアップし、ｎ＝ｎ＋１及びｍ＝ｍ＋１とする（Ｓ１０４）。
他方で、変数ｍが設定値である場合（Ｓ１４０＿Ｙｅｓ）、すなわち、ワード線ＷＬｍがリードベリファイ対象である場合、書き込み動作終了後にリードベリファイ動作を開始し、ワード線ＷＬｍに対応する読み出し処理のコマンドセットをメモリチップ１００に送信する。Ｓ１０５～Ｓ１０８の動作は、第１実施形態の図８及び図９と同様である。
変数ｎが“（ワード線ＷＬの総数）－１”と同じである場合（Ｓ１０８＿Ｙｅｓ）、ＣＰＵ２３０は、変数ｍをカウントアップし、ｍ＝ｍ＋１とする（Ｓ１０９）。変数ｍの値は、“（ワード線ＷＬの総数）－２”と同じである。換言すれば、ワード線ＷＬｍは、当該ブロックＢＬＫにおいて、最後から１つ前に選択されたワード線ＷＬである。このとき、変数ｎはカウントアップされない。
ＣＰＵ２３０は、変数ｍが設定値（例えば、ｍ＝０またはｍ＝６）であるか確認する（Ｓ１４１）。変数ｍが設定値ではない場合（Ｓ１４１＿Ｎｏ）、すなわち、ワード線ＷＬｍがリードベリファイ対象ではない場合、ＣＰＵ２３０は、ワード線ＷＬｍに対応する読み出し処理を実行しない。
他方で、変数ｍが設定値である場合（Ｓ１４１＿Ｙｅｓ）、すなわち、ワード線ＷＬｍがリードベリファイ対象である場合、ＣＰＵ２３０は、ワード線ＷＬｍに対応する読み出し処理のコマンドセットをメモリチップ１００に送信する。
シーケンサ１５は、ワード線ＷＬｍに対応する読み出し処理のコマンドセットを受信すると、ワード線ＷＬｍに対応する読み出し処理を実行する（Ｓ１１０）。読み出しデータは、メモリコントローラ２００に送信される。次に、ＥＣＣ回路２６０において、読み出しデータの復号化のチャネル内ＥＣＣ処理が実行される（Ｓ１１１）。
復号化のチャネル内ＥＣＣ処理がフェイルしていない場合（Ｓ１１２＿Ｎｏ）、ＣＰＵ２３０は、変数ｍをカウントアップし、ｍ＝ｍ＋１とする（Ｓ１１３）。変数ｍの値は、“（ワード線ＷＬの総数）－１”と同じである。換言すれば、ワード線ＷＬｍは、当該ブロックＢＬＫにおいて、最後に選択されたワード線ＷＬである。このとき、変数ｎはカウントアップされない。
ＣＰＵ２３０は、変数ｍが設定値（例えば、ｍ＝０またはｍ＝６）であるか確認する（Ｓ１４２）。変数ｍが設定値ではない場合（Ｓ１４２＿Ｎｏ）、すなわち、ワード線ＷＬｍがリードベリファイ対象ではない場合、ＣＰＵ２３０は、ワード線ＷＬｍに対応する読み出し処理を実行しない。
他方で、変数ｍが設定値である場合（Ｓ１４２＿Ｙｅｓ）、すなわち、ワード線ＷＬｍがリードベリファイ対象である場合、ＣＰＵ２３０は、ワード線ＷＬｍに対応する読み出し処理のコマンドセットをメモリチップ１００に送信する。
シーケンサ１５は、ワード線ＷＬｍに対応する読み出し処理のコマンドセットを受信すると、ワード線ＷＬｍに対応する読み出し処理を実行する（Ｓ１１４）。読み出しデータは、メモリコントローラ２００に送信される。次に、ＥＣＣ回路２６０において、読み出しデータの復号化のチャネル内ＥＣＣ処理が実行される（Ｓ１１５）。
復号化のチャネル内ＥＣＣ処理がフェイルしていない場合（Ｓ１１６＿Ｎｏ）、当該ブロックＢＬＫにおける書き込み動作及びリードベリファイ動作が終了する。
Ｓ１０７、Ｓ１１２、またはＳ１１６において、復号化のチャネル内ＥＣＣ処理がフェイルした場合（Ｓ１０７＿Ｙｅｓ、Ｓ１１２＿Ｙｅｓ、またはＳ１１６＿Ｙｅｓ）、トラッキング動作が実行される（Ｓ１１７）。
トラッキング動作の結果、シフト値の絶対値が規定値以上ではない場合（Ｓ１１８＿Ｎｏ）、メモリコントローラ２００が主導して、リフレッシュ動作を実行する（Ｓ１１９）。他方で、シフト値が規定値以上である場合（Ｓ１１８＿Ｙｅｓ）、ＣＰＵ２３０は、バッドブロック化処理を実行する（Ｓ１２０）。
３．３ 第３例
第３例では、リードベリファイ動作を実行するストリングユニットＳＵを選択する場合について、図１８を用いて説明する。図１８は、１つのブロックＢＬＫにおいて、奇数ストリングユニットＳＵをリードベリファイ対象として選択する場合の一例を示す図である。
図１８に示すように、例えば、１つのブロックＢＬＫに４つのストリングユニットＳＵ０～ＳＵ３が設けられている場合、奇数ストリングユニットＳＵ１及びＳＵ３をリードベリファイ対象とする。なお、偶数ストリングユニットＳＵ０及びＳＵ２をリードベリファイ対象としてもよい。物理故障が発生した場合、隣接ストリングユニットＳＵにも影響が出る場合があるので、偶数または奇数のいずれかのストリングユニットＳＵをリードベリファイ対象とすることにより、物理故障を検出することが可能となる。
３．４ 第４例
第４例では、１ページのデータ長において、一部のデータ（メモリセルトランジスタＭＣ）をリードベリファイ対象として選択する場合について、図１９を用いて説明する。図１９は、１ページのデータ長において、一部のデータをリードベリファイ対象として選択する場合の一例を示す図である。
例えば、１ページのデータ長が１６ｋＢである場合に、そのうち４ｋＢをリードベリファイ対象とし、残りの１２ｋＢをリードベリファイ非対象とする。なお、リードベリファイ対象となるデータ長及び選択されるメモリ領域は任意に設計できる。リードベリファイ対象（復号化のチャネル内ＥＣＣ処理対象）となるデータ（メモリ領域）を選択（削減）することにより、メモリチップ１００からメモリコントローラ２００へのデータ転送時間及び復号化のチャネル内ＥＣＣ処理時間が短縮される。なお、リードベリファイ対象となるメモリ領域を選択する場合、特定のメモリ領域に物理故障が集中しても故障を検知できるように、リードベリファイ対象（復号化のチャネル内ＥＣＣ処理対象）データは、ページ内の広範囲に渡って選択される方が好ましい。また、本例においては、データの読み出し処理は、１ページ全体が対象とされる。そのうち、リードベリファイ対象となるデータが、メモリコントローラ２００に送信される。
３．５ 第５例
第５例では、セルユニットＣＵが２ページ以上のデータを保持可能な場合、すなわちメモリセルトランジスタＭＣが２ビット以上のデータを保持可能な場合に、いずれかのページをリードベリファイ対象とする場合について、図２０を用いて説明する。図２０は、１つのセルユニットＣＵにおいて、一部のページデータをリードベリファイ対象として選択する場合の一例を示す図である。
例えば、セルユニットＣＵが第１実施形態の図５で説明したように３ページデータを保持可能な場合、Ｌｏｗｅｒページをリードベリファイ対象とし、Ｍｉｄｄｌｅページ及びＵｐｐｅｒページをリードベリファイ非対象とする。なお、リードベリファイ対象となるページは、任意に設計可能である。リードベリファイ対象として、１つまたは複数のページが選択されてもよい。
ページを抽出してリードベリファイ動作を実行する場合、全ページのリードベリファイ動作を実行する場合と比較して、メモリチップ１００からメモリコントローラ２００へのデータ転送時間及び復号化のチャネル内ＥＣＣ処理時間が短縮される。
３．６ 本実施形態に係る効果
本実施形態に係る構成あれば、第１及び第２実施形態と同様の効果が得られる。
更に、本実施形態に係る構成であれば、比較的物理故障が発生しやすいメモリ領域にリードベリファイ動作を集中させることにより、メモリチップ１００からメモリコントローラ２００へのデータ転送時間及び復号化のチャネル内ＥＣＣ処理時間を短縮してリードベリファイ動作による処理時間の遅延を抑制できる。従って、メモリシステム１の処理能力の低下を抑制できる。
４．第４実施形態
次に、第４実施形態について説明する。第４実施形態では、第１～第３実施形態と、リフレッシュ動作及びバッドブロック化処理の判定基準が異なる場合について４つの例を説明する。以下、第１～第３実施形態と異なる点を中心に説明する。
４．１ 第１例
まず、第１例について説明する。第１例では、変数ｎと変数ｍとは、例えば、第１実施形態と同様に、ｍ＝ｎ－２の関係にある。リフレッシュ動作の有無は、トラッキング動作の結果（シフト値）に基づいて判定される。バッドブロック化処理は、同一ブロックＢＬＫにおいて、予め設定された書き込み／消去サイクル数（以下、「規定サイクル数」と表記する）以内に、リードベリファイ起因のリフレッシュ動作が複数回実行された場合に実行される。
以下の説明において、規定サイクル数をＤ（Ｄは０以上の整数）とし、前回リフレッシュ動作を行ってから規定サイクル数Ｄに達するまでのサイクル残数を変数ｄ（ｄ≦Ｄである整数）とする。
４．１．１ リードベリファイ動作の全体の流れ
まず、リードベリファイ動作の全体の流れについて、図２１を用いて説明する。図２１は、リードベリファイ動作の全体の流れを示すフローチャートである。本例のリードベリファイ動作は、読み出し処理、復号化のチャネル内ＥＣＣ処理、トラッキング処理、リフレッシュ処理、及びバッドブロック化処理を含む。
Ｓ１０～Ｓ１９までの処理は、第１実施形態の図７と同じである。
読み出し電圧のシフト値の絶対値が予め設定された規定値以上ではない場合（Ｓ２０＿Ｎｏ）、メモリコントローラ２００が主導して、リードベリファイ動作を終了する（Ｓ２３）。
他方で、読み出し電圧のシフト値の絶対値が予め設定された規定値以上である場合（Ｓ２０＿Ｙｅｓ）、メモリコントローラ２００が主導して、リフレッシュ動作を実行する（Ｓ２１）。
リフレッシュ動作実行後、メモリコントローラ２００は、実行したリフレッシュ動作が、前回リフレッシュ動作を実行してから規定サイクル数Ｄ以内に実行されたか確認する（Ｓ４０）。
リフレッシュ動作が、規定サイクル数Ｄ以内に実行されていない場合（Ｓ４０＿Ｎｏ）、より具体的には、当該ブロックＢＬＫにおいて、以前にリードベリファイ起因のリフレッシュ動作が実行されていない場合、または、前回リードベリファイ起因のリフレッシュ動作が実行されてから規定サイクル数Ｄ以上経過している場合、メモリコントローラ２００は、リードベリファイ動作を終了させる（Ｓ２３）。
リフレッシュ動作が、規定サイクル数Ｄ以内に実行されている場合（Ｓ４０＿Ｙｅｓ）、メモリコントローラ２００は、当該ブロックＢＬＫのバッドブロック化処理を実行する（Ｓ２２）。バッドブロック化処理が終了すると、メモリコントローラ２００は、リードベリファイ動作を終了させる（Ｓ２３）。
４．１．２ １つのブロックにおけるリードベリファイ動作の流れ
次に、１つのブロックＢＬＫに着目して、１回の書き込み／消去サイクルにおけるリードベリファイ動作の流れを、図２２及び図２３を用いて説明する。図２２及び図２３は、１つのブロックＢＬＫにおけるリードベリファイ動作の流れを示すフローチャートである。なお、以下の説明では、説明を簡略化するため、ストリングユニットＳＵについての説明を省略する。
まず、ＣＰＵ２３０は、書き込み動作の対象となる選択ブロックＢＬＫの消去動作を実行する（Ｓ１５０）。次のＳ１０１からＳ１０６までの処理は、第１実施形態の図８と同様である。
リードベリファイ動作において、復号化のチャネル内ＥＣＣ処理がフェイルしている場合（Ｓ１０７＿Ｙｅｓ）、メモリコントローラ２００は、メモリチップ１００と協働して、トラッキング動作を実行する（Ｓ１５１）。
復号化のチャネル内ＥＣＣ処理がフェイルしていない場合（Ｓ１０７＿Ｎｏ）、または、トラッキング動作の結果、シフト値の絶対値が規定値以上ではない場合（Ｓ１５２＿Ｎｏ）、ＣＰＵ２３０は、変数ｎが“（ワード線ＷＬの総数）－１”と同じであるか確認する（Ｓ１０８）。
変数ｎが“（ワード線ＷＬの総数）－１”と同じではない場合（Ｓ１０８＿Ｎｏ）、すなわち、当該ブロックＢＬＫにおいて、最後に選択されたワード線ＷＬではない場合、Ｓ１０４に進み、ＣＰＵ２３０は、変数ｎ及び変数ｍのカウントアップを行う。
変数ｎが“（ワード線ＷＬの総数）－１”と同じである場合（Ｓ１０８＿Ｙｅｓ）、すなわち、当該ブロックＢＬＫにおいて、最後に選択されたワード線ＷＬである場合、ＣＰＵ２３０は、変数ｍをカウントアップし、ｍ＝ｍ＋１とする（Ｓ１０９）。すなわち、変数ｍは、“（ワード線ＷＬの総数）－２”と同じである。換言すれば、ワード線ＷＬｍは、当該ブロックＢＬＫにおいて、最後から１つ前に選択されたワード線ＷＬである。このとき、変数ｎはカウントアップされない。そして、ＣＰＵ２３０は、ワード線ＷＬｍに対応する読み出し処理のコマンドセットをメモリチップ１００に送信する。
シーケンサ１５は、読み出し処理のコマンドセットを受信すると、ワード線ＷＬｍに対応する読み出し処理を実行する（Ｓ１１０）。読み出しデータは、メモリコントローラ２００に送信される。次に、ＥＣＣ回路２６０において、読み出しデータの復号化のチャネル内ＥＣＣ処理が実行される（Ｓ１１１）。
復号化のチャネル内ＥＣＣ処理がフェイルしている場合（Ｓ１１２＿Ｙｅｓ）、メモリコントローラ２００は、メモリチップ１００と協働して、トラッキング動作を実行する（Ｓ１５３）。
復号化のチャネル内ＥＣＣ処理がフェイルしていない場合（Ｓ１１２＿Ｎｏ）、または、トラッキング動作の結果、シフト値の絶対値が規定値以上ではない場合（Ｓ１５４＿Ｎｏ）、ＣＰＵ２３０は、変数ｍをカウントアップし、ｍ＝ｍ＋１とする（Ｓ１１３）。変数ｍの値は、“（ワード線ＷＬの総数）－１”と同じである。換言すれば、ワード線ＷＬｍは、当該ブロックＢＬＫにおいて、最後に選択されたワード線ＷＬである。このとき、変数ｎはカウントアップされない。そして、ＣＰＵ２３０は、ワード線ＷＬｍに対応する読み出し処理のコマンドセットをメモリチップ１００に送信する。
シーケンサ１５は、読み出し処理のコマンドセットを受信すると、ワード線ＷＬｍに対応する読み出し処理を実行する（Ｓ１１４）。読み出しデータは、メモリコントローラ２００に送信される。次に、ＥＣＣ回路２６０において、読み出しデータの復号化のチャネル内ＥＣＣ処理が実行される（Ｓ１１５）。
復号化のチャネル内ＥＣＣ処理がフェイルしている場合（Ｓ１１６＿Ｙｅｓ）、メモリコントローラ２００は、メモリチップ１００と協働して、トラッキング動作を実行する（Ｓ１５５）。
復号化のチャネル内ＥＣＣ処理がフェイルしていない場合（Ｓ１１６＿Ｎｏ）、または、トラッキング動作の結果、シフト値の絶対値が規定値以上ではない場合（Ｓ１５６＿Ｎｏ）、ＣＰＵ２３０は、リフレッシュフラッグに“１”が設定されているか確認する（Ｓ１５７）。リフレッシュフラッグは、規定サイクル数Ｄ以内にリフレッシュ動作が実行されたか否かを示すフラッグである。リフレッシュフラッグは、バッドブロック化処理の判定に用いられる。例えば、規定サイクル数Ｄ以内にリフレッシュ動作が実行されている場合に“１”が設定され、リフレッシュ動作が実行されていない場合には、“０”が設定される。
リフレッシュフラッグが“１”ではない場合（Ｓ１５７＿Ｎｏ）、ＣＰＵ２３０は、当該ブロックＢＬＫにおける書き込み動作及びリードベリファイ動作を終了する。
リフレッシュフラッグが“１”である場合（Ｓ１５７＿Ｙｅｓ）、ＣＰＵ２３０は、サイクル残数ｄのカウントダウンを行い、ｄ＝ｄ－１を設定する（Ｓ１５８）。
次に、ＣＰＵ２３０は、ｄ＝０であるか確認する（Ｓ１５９）。すなわち、リフレッシュフラッグをリセットするか否か判定する。
ｄ＝０ではない場合（Ｓ１５９＿Ｎｏ）、すなわち、前回リフレッシュ動作を実行してから、規定サイクル数Ｄ以内である場合、ＣＰＵ２３０は、当該ブロックＢＬＫにおける書き込み動作及びリードベリファイ動作を終了する。
ｄ＝０である場合（Ｓ１５９＿Ｙｅｓ）、すなわち、前回リフレッシュ動作を実行してから、予め設定された書き込み／消去サイクルの回数を超えた場合、ＣＰＵ２３０は、リフレッシュフラッグをリセットし、“０”を設定する。そして、ＣＰＵ２３０は、当該ブロックＢＬＫにおける書き込み動作及びリードベリファイ動作を終了する。
Ｓ１５２、Ｓ１５４、またはＳ１５６において、シフト値の絶対値が規定値以上である場合（Ｓ１５２＿Ｙｅｓ、Ｓ１５４＿Ｙｅｓ、またはＳ１５６＿Ｙｅｓ）、ＣＰＵ２３０は、リフレッシュフラッグに“１”が設定されているか確認する（Ｓ１６１）。
リフレッシュフラッグが“１”ではない場合（Ｓ１６１＿Ｎｏ）、メモリコントローラ２００は、メモリチップ１００と協働して、リフレッシュ動作を実行する（Ｓ１１９）。リフレッシュ動作実行後、ＣＰＵ２３０は、リフレッシュフラッグに“１”を設定し、サイクル残数としてｄ＝Ｄを設定する（Ｓ１６２）。そして、ＣＰＵ２３０は、当該ブロックＢＬＫにおける書き込み動作及びリードベリファイ動作を終了する。
リフレッシュフラッグが“１”である場合（Ｓ１６１＿Ｙｅｓ）、バッドブロック化処理が実行される（Ｓ１２０）。そして、ＣＰＵ２３０は、当該ブロックＢＬＫにおける書き込み動作及びリードベリファイ動作を終了する。
４．２ 第２例
次に、第２例について説明する。第２例では、第２実施形態と同様に、書き込み動作の選択ワード線ＷＬとリードベリファイ動作の選択ワード線ＷＬとが同じである。リフレッシュ動作及びバッドブロック化処理の判定は、第４実施形態の第１例と同様である。
４．２．１ １つのブロックにおけるリードベリファイ動作の流れ
１つのブロックＢＬＫに着目して、１回の書き込み／消去サイクルにおけるリードベリファイ動作の流れを、図２４を用いて説明する。図２４は、１つのブロックＢＬＫにおけるリードベリファイ動作の流れを示すフローチャートである。なお、以下の説明では、説明を簡略化するため、ストリングユニットＳＵについての説明を省略する。
まず、ＣＰＵ２３０は、書き込み動作の対象となる選択ブロックＢＬＫの消去動作を実行する（Ｓ１５０）
次のＳ１３０、Ｓ１０２、Ｓ１３１、及びＳ１０６の処理は、第２実施形態の図１１と同様である。
復号化のチャネル内ＥＣＣ処理がフェイルしている場合（Ｓ１０７＿Ｙｅｓ）、メモリコントローラ２００は、メモリチップ１００と協働して、トラッキング動作を実行する（Ｓ１５１）。
復号化のチャネル内ＥＣＣ処理がフェイルしていない場合（Ｓ１０５＿Ｎｏ）、または、トラッキング動作の結果、シフト値の絶対値が規定値以上ではない場合（Ｓ１５２＿Ｎｏ）、ＣＰＵ２３０は、変数ｎが“（ワード線ＷＬの総数）－１”と同じであるか確認する（Ｓ１０８）。
変数ｎが“（ワード線ＷＬの総数）－１”と同じではない場合（Ｓ１０８＿Ｎｏ）、すなわち、当該ブロックＢＬＫにおいて、最後に選択されたワード線ＷＬではない場合、Ｓ１０４に進み、ＣＰＵ２３０は、変数ｎのカウントアップを行う。
変数ｎが“（ワード線ＷＬの総数）－１”と同じである場合（Ｓ１０８＿Ｙｅｓ）、すなわち、当該ブロックＢＬＫにおいて、最後に選択されたワード線ＷＬである場合、第４実施形態の第１例と同様に、Ｓ１５７～Ｓ１６０の処理が実行される。
Ｓ１５２において、シフト値の絶対値が規定値以上である場合（Ｓ１５２＿Ｙｅｓ）、第４実施形態の第１例と同様に、Ｓ１６１、Ｓ１１９、Ｓ１６２、及びＳ１２０の処理が実行される。
４．３ 第３例
次に、第３例について説明する。第３例では、変数ｎと変数ｍとは、第１実施形態と同様に、ｍ＝ｎ－２の関係にある。リフレッシュ動作の有無は、復号化のチャネル内ＥＣＣ処理の結果に基づいて判定される。また、バッドブロック化処理の有無は、規定サイクル数Ｄに基づいて判定される。本例では、トラッキング動作は実行されない。
４．３．１ リードベリファイ動作の全体の流れ
まず、リードベリファイ動作の全体の流れについて、図２５を用いて説明する。図２５は、リードベリファイ動作の全体の流れを示すフローチャートである。本例のリードベリファイ動作は、読み出し処理、復号化のチャネル内ＥＣＣ処理、リフレッシュ処理、及びバッドブロック化処理を含む。
Ｓ１０～Ｓ１７までの処理は、第１実施形態の図７と同じである。
復号化のチャネル内ＥＣＣ処理がフェイルしなかった場合（Ｓ１８＿Ｎｏ）、メモリコントローラ２００は、リードベリファイ動作を終了する（Ｓ２３）。他方で、復号化のチャネル内ＥＣＣ処理がフェイルした場合（Ｓ１８＿Ｙｅｓ）、リフレッシュ動作が実行される（Ｓ２１）。
リフレッシュ動作実行後、メモリコントローラ２００は、実行したリフレッシュ動作が、前回リフレッシュ動作を実行してから規定サイクル数Ｄ以内に実行されたか確認する（Ｓ４０）。
リフレッシュ動作が、規定サイクル数Ｄ以内に実行されていない場合（Ｓ４０＿Ｎｏ）、より具体的には、当該ブロックＢＬＫにおいて、以前にリフレッシュ動作が実行されていない場合、または、前回リフレッシュ動作が実行されてから規定サイクル数Ｄ以上経過している場合、メモリコントローラ２００は、リードベリファイ動作を終了させる（Ｓ２３）。
リフレッシュ動作が、規定サイクル数Ｄ以内に実行されている場合（Ｓ４０＿Ｙｅｓ）、メモリコントローラ２００は、当該ブロックＢＬＫのバッドブロック化処理を実行する（Ｓ２２）。バッドブロック化処理が終了すると、メモリコントローラ２００は、リードベリファイ動作を終了させる（Ｓ２３）。
４．３．２ １つのブロックにおけるリードベリファイ動作の流れ
次に、１つのブロックＢＬＫに着目して、１回の書き込み／消去サイクルにおけるリードベリファイ動作の流れを、図２６及び図２７を用いて説明する。図２６及び図２７は、１つのブロックＢＬＫにおけるリードベリファイ動作の流れを示すフローチャートである。なお、以下の説明では、説明を簡略化するため、ストリングユニットＳＵについての説明を省略する。
Ｓ１５０及びＳ１０１からＳ１０６までの処理は、第４実施形態の第１例の図２２と同様である。
復号化のチャネル内ＥＣＣ処理がフェイルしていない場合（Ｓ１０７＿Ｎｏ）、ＣＰＵ２３０は、変数ｎが“（ワード線ＷＬの総数）－１”と同じであるか確認する（Ｓ１０８）。
変数ｎが“（ワード線ＷＬの総数）－１”と同じではない場合（Ｓ１０８＿Ｎｏ）、Ｓ１０４に進み、ＣＰＵ２３０は、変数ｎ及び変数ｍのカウントアップを行う。
変数ｎが“（ワード線ＷＬの総数）－１”と同じである場合（Ｓ１０７＿Ｙｅｓ）、ＣＰＵ２３０は、変数ｍをカウントアップし、ｍ＝ｍ＋１とする（Ｓ１０９）。変数ｍの値は、“（ワード線ＷＬの総数）－２”と同じである。換言すれば、ワード線ＷＬｍは、当該ブロックＢＬＫにおいて、最後から１つ前に選択されたワード線ＷＬである。このとき、変数ｎはカウントアップされない。そして、ＣＰＵ２３０は、ワード線ＷＬｍに対応する読み出し処理のコマンドセットをメモリチップ１００に送信する。
シーケンサ１５は、読み出し処理のコマンドセットを受信すると、ワード線ＷＬｍに対応する読み出し処理を実行する（Ｓ１１０）。読み出しデータは、メモリコントローラ２００に送信される。次に、ＥＣＣ回路２６０において、読み出しデータの復号化のチャネル内ＥＣＣ処理が実行される（Ｓ１１１）。
復号化のチャネル内ＥＣＣ処理がフェイルしていない場合（Ｓ１１２＿Ｎｏ）、ＣＰＵ２３０は、変数ｍをカウントアップし、ｍ＝ｍ＋１とする（Ｓ１１３）。変数ｍの値は、“（ワード線ＷＬの総数）－１”と同じである。換言すれば、ワード線ＷＬｍは、当該ブロックＢＬＫにおいて、最後に選択されたワード線ＷＬである。このとき、変数ｎはカウントアップされない。そして、ＣＰＵ２３０は、ワード線ＷＬｍに対応する読み出し処理のコマンドセットをメモリチップ１００に送信する。
シーケンサ１５は、読み出し処理のコマンドセットを受信すると、ワード線ＷＬｍに対応する読み出し処理を実行する（Ｓ１１４）。読み出しデータは、メモリコントローラ２００に送信される。次に、ＥＣＣ回路２６０において、読み出しデータの復号化のチャネル内ＥＣＣ処理が実行される（Ｓ１１５）。
復号化のチャネル内ＥＣＣ処理がフェイルしていない場合（Ｓ１１６＿Ｎｏ）、第４実施形態の第１例と同様に、Ｓ１５７～Ｓ１６０の処理が実行される。
Ｓ１０７、Ｓ１１２、またはＳ１１６において、復号化のチャネル内ＥＣＣ処理がフェイルしている場合（Ｓ１０７＿Ｙｅｓ、Ｓ１１２＿Ｙｅｓ、またはＳ１１６＿Ｙｅｓ）、第４実施形態の第１例と同様に、Ｓ１６１、Ｓ１１９、Ｓ１６２、及びＳ１２０の処理が実行される。
４．４ 第４例
次に、第４例について説明する。第４例では、第２実施形態と同様に、書き込み動作の選択ワード線ＷＬとリードベリファイ動作の選択ワード線ＷＬとが同じである。リフレッシュ動作及びバッドブロック化処理の判定は、第４実施形態の第３例と同様である。
４．４．１ １つのブロックにおけるリードベリファイ動作の流れ
１つのブロックＢＬＫに着目して、１回の書き込み／消去サイクルにおけるリードベリファイ動作の流れを、図２８を用いて説明する。図２８は、１つのブロックＢＬＫにおけるリードベリファイ動作の流れを示すフローチャートである。なお、以下の説明では、説明を簡略化するため、ストリングユニットＳＵについての説明を省略する。
第４実施形態の第２例の図２４と異なり、Ｓ１０７において復号化のチャネル内ＥＣＣ処理がフェイルした場合（Ｓ１０７＿Ｙｅｓ）、ＣＰＵ２３０は、トラッキング処理は実行せずに、リフレッシュフラッグに“１”が設定されているか確認する（Ｓ１６１）。他の処理は、第４実施形態の第２例の図２４と同じである。
５．第５実施形態
次に、第５実施形態について説明する。第５実施形態では、リードベリファイ動作中にメモリシステム１の電源が遮断され、リードベリファイ動作が完了できなかった場合について説明する。
５．１ リードベリファイ動作の全体の流れ
リードベリファイ動作の全体の流れについて、図２９を用いて説明する。図２９は、リードベリファイ動作の全体の流れを示すフローチャートである。本実施形態のリードベリファイ動作は、読み出し処理、復号化のチャネル内ＥＣＣ処理、及びリフレッシュ処理を含む。
Ｓ１０～Ｓ１２までの処理は、第１実施形態の図７と同じである。
書き込み動作終了後、選択したワード線ＷＬｎがリードベリファイ対象である場合、メモリコントローラ２００は、リードベリファイ動作を開始する（Ｓ５０）。
例えば、リードベリファイ動作中に電源が遮断される場合がある（Ｓ５１）。この場合、メモリコントローラ２００またはメモリチップ１００内にリードベリファイ動作の途中であることを示すステータス情報が保持される。
電源復帰後（Ｓ５２）、メモリコントローラ２００は、リードベリファイ動作の途中であることを示すステータス情報を確認し、リードベリファイ動作を再開する（Ｓ５３）。より具体的には、例えば、メモリコントローラ２００は、メモリチップ１００に読み出し処理のコマンドセットを送信する（Ｓ１５）。
メモリチップ１００は、読み出し処理のコマンドセットを受信すると、読み出し処理を実行する（Ｓ１６）。読み出しデータは、メモリコントローラ２００に送信される。
メモリコントローラ２００は、読み出しデータを受信すると、ＥＣＣ回路２６０において、復号化のチャネル内ＥＣＣ処理を実行する（Ｓ１７）。
復号化のチャネル内ＥＣＣ処理がフェイルした場合（Ｓ１８＿Ｙｅｓ）、メモリコントローラ２００が主導してリフレッシュ動作を実行する（Ｓ２１）。
他方で、復号化のチャネル内ＥＣＣ処理がフェイルしなかった場合（Ｓ１７＿Ｎｏ）、あるいは、Ｓ２１においてリフレッシュ動作終了後、メモリコントローラ２００は、リードベリファイ動作を終了する（Ｓ２３）。
リードベリファイ動作中に、電源が遮断された場合、電源復帰後のリードベリファイ動作では、データリテンション（偶発故障）の影響により復号化のチャネル内ＥＣＣ処理がフェイルする可能性が高い。このため、復号化のチャネル内ＥＣＣ処理をフェイルしても、物理故障ではない可能性が高いため、メモリコントローラ２００は、リフレッシュ動作の実施有無を判断し、バッドブロック化処理に関する判断をしない。
５．２ 本実施形態に係る効果
本実施形態に係る構成であれば、第１乃至第４実施形態と同様の効果が得られる。
更に、本実施形態に係る構成であれば、電源復帰後に、リードベリファイ動作を再開できる。更に、本実施形態に係る構成であれば、電源復帰後に第１乃至第４実施形態と同様の処理を実施することによって発生し得るバッドブロック多発のリスクを回避することができる。
６．変形例
上記実施形態に係るメモリシステムは、直列に接続された複数の第１メモリセル（ＭＣ）を有する第１メモリストリング（ＮＳ）を含む第１メモリブロック（ＢＬＫ）と複数の第１メモリセルの各々のゲートに接続された複数の第１ワード線（ＷＬ）とを含むメモリチップ（１００）と、外部機器と接続され、メモリチップを制御し、メモリチップから読み出したデータのＥＣＣ（error checking and correcting）処理が可能なメモリコントローラ（２００）とを含む。メモリコントローラは、外部機器から書き込み命令を受信すると、複数の第１メモリセルの１つである第２メモリセルに対する書き込み動作において、第２メモリセルに対して書き込み動作を実行し、且つ複数の第１メモリセルの１つである第３メモリセルに対して、読み出し処理とＥＣＣ処理とを含むリードベリファイ動作を実行するように構成されている。
上記実施形態により、信頼性を向上できるメモリシステムを提供できる。
なお、実施形態は上記で説明した形態に限られず、種々の変形が可能である。例えば、第１乃至第５実施形態は、可能な限り組み合わせることができる。
更に、上記実施形態における「接続」とは、間に例えばトランジスタあるいは抵抗等、他の何かを介在させて間接的に接続されている状態も含む。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…メモリシステム
１０…入出力回路
１１…ロジック制御回路
１２…ステータスレジスタ
１３…アドレスレジスタ
１４…コマンドレジスタ
１５…シーケンサ
１６…レディ／ビジー回路
１７…電圧発生回路
１８…メモリセルアレイ
１９…ロウデコーダ
２０…センスアンプ
２１…データレジスタ
２２…カラムデコーダ
３０…ｐ型ウェル領域
３１…ｎ＋型拡散層領域
３２、４０～４７…絶縁層
３３～３７…導電体層
５０…ブロック絶縁膜
５１…電荷蓄積層
５２…トンネル絶縁膜
５３…半導体層
５４…コア層
５５…キャップ層
１００…メモリチップ
２００…メモリコントローラ
２１０…ホストインターフェイス回路
２２０…ＲＡＭ
２３０…ＣＰＵ
２４０…バッファメモリ
２５０…ＮＡＮＤインターフェイス回路
２６０…ＥＣＣ回路
１０００…半導体基板
ＢＬ…ビット線
ＢＬＫ…ブロック
ＣＵ…セルユニット
ＭＣ…メモリセルトランジスタ
ＳＧＤ、ＳＧＳ…選択ゲート線
ＳＴ１、ＳＴ２…選択トランジスタ
ＳＵ…ストリングユニット
ＷＬ…ワード線

Claims (15)

  1. 直列に接続された複数の第１メモリセルを有する第１メモリストリングを含む第１メモリブロックと、前記複数の第１メモリセルの各々のゲートに接続された複数の第１ワード線とを含むメモリチップと、
    外部機器と接続され、前記メモリチップを制御し、前記メモリチップから読み出したデータのＥＣＣ（error checking and correcting）処理を実行可能なメモリコントローラと、
    を備え、
    前記メモリコントローラは、前記外部機器から書き込み命令を受信すると、前記複数の第１メモリセルの１つである第２メモリセルに対する書き込み動作において、前記第２メモリセルに対して前記書き込み動作を実行し、前記第２メモリセルに対して前記書き込み動作を実行したことに応じて、前記複数の第１メモリセルの１つであり、前記第２メモリセルとは異なる第３メモリセルに対して、読み出し処理と前記ＥＣＣ処理とを含むリードベリファイ動作を実行するように構成されている、
    メモリシステム。
  2. 前記第３メモリセルは、前記第２メモリセルに対する前記書き込み動作が実行される前にデータを保持している、
    請求項１に記載のメモリシステム。
  3. 前記リードベリファイ動作は、読み出し電圧を探索するトラッキング動作を更に含み、
    前記メモリコントローラは、前記ＥＣＣ処理がフェイルしたと判定した場合、前記トラッキング動作を実行するように構成されている、
    請求項１または２に記載のメモリシステム。
  4. 前記メモリチップは、直列に接続された複数の第４メモリセルを有する第２メモリストリングを含む第２メモリブロックと、前記複数の第４メモリセルの各々のゲートに接続された複数の第２ワード線とを更に含み、
    前記メモリコントローラは、前記第１メモリブロックにおける前記リードベリファイ動作の判定結果に基づいて、前記第１メモリブロックに含まれる有効データを前記第２メモリブロックに書き込むリフレッシュ動作を実行するように構成されている、
    請求項１または２に記載のメモリシステム。
  5. 前記リードベリファイ動作は、読み出し電圧を探索するトラッキング動作を更に含み、
    前記メモリコントローラは、前記ＥＣＣ処理がフェイルしたと判定した場合、前記トラッキング動作を実行し、前記トラッキング動作の結果、前記読み出し電圧のシフト値が予め設定された値の範囲外であれば、前記リフレッシュ動作を実行するように構成されている、
    請求項４に記載のメモリシステム。
  6. 前記メモリコントローラは、前記第１メモリブロックにおいて、前記書き込み動作と消去動作との繰り返し回数が予め設定された回数以内に、前記リフレッシュ動作を複数回実行した場合、前記第１メモリブロックを無効状態とするバッドブロック化処理を実行するように構成されている、
    請求項４または５に記載のメモリシステム。
  7. 前記メモリコントローラは、前記リードベリファイ動作の判定結果に基づいて、前記第１メモリブロックを無効状態とするバッドブロック化処理を実行するように構成されている、
    請求項１または２に記載のメモリシステム。
  8. 前記リードベリファイ動作は、読み出し電圧を探索するトラッキング動作を更に含み、
    前記メモリコントローラは、前記ＥＣＣ処理がフェイルしたと判定した場合、前記トラッキング動作を実行し、前記トラッキング動作の結果、前記読み出し電圧のシフト値が予め設定された値の範囲外であれば、前記バッドブロック化処理を実行するように構成されている、
    請求項７に記載のメモリシステム。
  9. 直列に接続された複数の第１メモリセルを有する第１メモリストリングを含む第１メモリブロックと、前記複数の第１メモリセルの各々のゲートに接続された複数の第１ワード線とを、それぞれが含む複数のメモリチップと、
    外部機器と接続され、前記メモリチップを制御し、前記メモリチップから読み出したデータのＥＣＣ（error checking and correcting）処理を実行可能なメモリコントローラと、
    を備え、
    前記メモリコントローラは、前記外部機器から書き込み命令を受信すると、前記複数の第１メモリセルの１つである第２メモリセルに対する書き込み動作において、前記第２メモリセルに対して前記書き込み動作を実行し、且つ前記複数の第１メモリセルの１つである第３メモリセルに対して、読み出し処理と前記ＥＣＣ処理とを含むリードベリファイ動作を実行するように構成され、
    前記複数のメモリチップの各々は、直列に接続された複数の第４メモリセルを有する第２メモリストリングを含む第２メモリブロックと、前記複数の第４メモリセルの各々に接続された複数の第２ワード線とを更に含み、
    前記メモリコントローラは、１つまたは複数のユーザデータと当該ユーザデータに付与される誤り訂正符号とを含む第１データを生成し、生成した前記第１データを前記複数のメモリチップに分散して書き込むように構成され、
    前記第１メモリブロックには、前記第１データを分割した第１符号化率を有する第２データの１つが書き込まれ、前記第２メモリブロックには、前記第１データを分割した前記第１符号化率よりも符号化率が低い第２符号化率を有する第３データの１つが書き込まれる場合、前記メモリコントローラは、前記第１メモリブロックへの前記書き込み動作後に前記リードベリファイ動作を実行し、前記第２メモリブロックへの前記書き込み動作後に前記リードベリファイ動作を実行しないように構成されている、
    メモリシステム。
  10. 直列に接続された複数の第１メモリセルを有する第１メモリストリングを含む第１メモリブロックと、前記複数の第１メモリセルの各々のゲートに接続された複数の第１ワード線とを含むメモリチップと、
    外部機器と接続され、前記メモリチップを制御し、前記メモリチップから読み出したデータのＥＣＣ（error checking and correcting）処理を実行可能なメモリコントローラと、
    を備え、
    前記メモリコントローラは、前記外部機器から書き込み命令を受信すると、前記複数の第１メモリセルの１つである第２メモリセルに対する書き込み動作において、前記第２メモリセルに対して前記書き込み動作を実行し、且つ前記複数の第１メモリセルの１つである第３メモリセルに対して、読み出し処理と前記ＥＣＣ処理とを含むリードベリファイ動作を実行するように構成され、
    前記第１メモリストリングは、
    一端が直列に接続された前記複数の第１メモリセルの一端に接続され、他端がソース線に接続された第１選択トランジスタと、
    直列に接続され、一端が前記複数の第１メモリセルの他端に接続された複数の第５メモリセルと、
    一端が直列に接続された前記複数の第５メモリセルの他端に接続され、他端がビット線に接続された第２選択トランジスタと、
    を更に含み、
    前記メモリチップは、
    前記第１選択トランジスタのゲートに接続された第１選択ゲート線と、前記複数の第５メモリセルの各々のゲートに接続された複数の第３ワード線と、
    前記第２選択トランジスタのゲートに接続された第２選択ゲート線と、
    前記複数の第１メモリセル及び前記第１選択トランジスタを含む第１メモリピラーと、
    前記複数の第５メモリセル及び前記第２選択トランジスタを含む第２メモリピラーと
    を更に含み、
    前記第１メモリピラーは、前記複数の第１ワード線及び前記第１選択ゲート線を通過し、一端が前記ソース線に接続され、
    前記第２メモリピラーは、前記第２選択ゲート線及び前記複数の第３ワード線を通過し、一端が前記第１メモリピラーに接続され、他端が前記ビット線に接続され、
    前記複数の第１ワード線は、前記第１選択ゲート線と隣り合う第４ワード線と、前記第４ワード線と異なる第５ワード線とを含み、
    前記複数の第３ワード線は、前記複数の第３ワード線のうち前記複数の第１ワード線に最も近い位置に配置された第６ワード線と、前記第６ワード線と異なる第７ワード線とを含み、
    前記複数の第１メモリセルは、前記第４ワード線に接続された第６メモリセルと、前記第５ワード線に接続された第７メモリセルとを含み、
    前記複数の第５メモリセルは、前記第６ワード線に接続された第８メモリセルと、前記第７ワード線に接続された第９メモリセルとを含み、
    前記メモリコントローラは、前記第６メモリセル及び前記第８メモリセルの少なくとも１つには前記リードベリファイ動作を実行し、前記第７メモリセル及び前記第９メモリセルの少なくとも１つには前記リードベリファイ動作を実行しないように構成されている、
    メモリシステム。
  11. 前記メモリコントローラは、
    前記第３メモリセルに対する書き込み動作を実行し、前記第３メモリセルに対する前記書き込み動作を実行した後、
    前記第２メモリセルに対する前記書き込み動作を実行し、前記第２メモリセルに対する前記書き込み動作を実行したことに応じ、前記第３メモリセルに対する前記リードベリファイ動作を実行するように構成されている、
    請求項１乃至３のいずれか一項に記載のメモリシステム。
  12. 前記第１メモリストリングに含まれる直列に接続された前記複数の第１メモリセルは、さらに、第４メモリセルと第５メモリセルとを含み、
    前記メモリコントローラは、
    前記第４メモリセルに対する書き込み動作を実行し、前記第４メモリセルに対する前記書き込み動作を実行した後、
    前記第３メモリセルに対する前記書き込み動作を実行し、前記第３メモリセルに対する前記書き込み動作を実行した後、
    前記第５メモリセルに対する書き込み動作を実行し、前記第５メモリセルに対する前記書き込み動作を実行した後、
    前記第２メモリセルに対する前記書き込み動作を実行し、前記第２メモリセルに対する前記書き込み動作を実行したことに応じ、前記第３メモリセルに対する前記リードベリファイ動作を実行するように構成されている、
    請求項１１に記載のメモリシステム。
  13. 直列に接続された複数の第１メモリセルと、
    一端が直列に接続された前記複数の第１メモリセルの一端に接続され、他端がソース線に接続された第１選択トランジスタと、
    一端が直列に接続された前記複数の第１メモリセルの他端に接続され、他端がビット線に接続された第２選択トランジスタと、
    を有する第１メモリストリングを含む第１メモリブロックと、前記複数の第１メモリセルの各々のゲートに接続された複数の第１ワード線とを含むメモリチップと、
    外部機器と接続され、前記メモリチップを制御し、前記メモリチップから読み出したデータのＥＣＣ（error checking and correcting）処理を実行可能なメモリコントローラと、
    を備え、
    前記メモリコントローラは、前記外部機器から書き込み命令を受信すると、前記複数の第１メモリセルの１つである第２メモリセルに対する書き込み動作において、前記第２メモリセルに対して前記書き込み動作を実行し、且つ前記複数の第１メモリセルの１つである第３メモリセルに対して、読み出し処理と前記ＥＣＣ処理とを含むリードベリファイ動作を実行するように構成され、
    前記第１メモリブロックは、
    それぞれが前記第１メモリストリングを含む複数のストリングユニットと、
    前記複数のストリングユニットのうちの第１ストリングユニットに含まれる前記第２選択トランジスタのゲートに接続される第１選択ゲート線と、
    前記複数のストリングユニットのうちの第２ストリングユニットに含まれる前記第２選択トランジスタのゲートに接続される第２選択ゲート線と、
    前記複数のストリングユニットのうちの第３ストリングユニットに含まれる前記第２選択トランジスタのゲートに接続される第３選択ゲート線と、
    前記複数のストリングユニットのうちの第４ストリングユニットに含まれる前記第２選択トランジスタのゲートに接続される第４選択ゲート線と、
    前記複数のストリングユニットのそれぞれに含まれる前記第１選択トランジスタのゲートに共通して接続される第５選択ゲート線と、を含み、
    前記メモリコントローラは、
    前記第１ストリングユニットに含まれる前記第２メモリセルに対して前記書き込み動作を実行したことに応じ、前記第１ストリングユニットに含まれる前記第３メモリセルに対して前記リードベリファイ動作を実行せず、
    前記第２ストリングユニットに含まれる前記第２メモリセルに対して前記書き込み動作を実行したことに応じ、前記第２ストリングユニットに含まれる前記第３メモリセルに対して前記リードベリファイ動作を実行し、
    前記第３ストリングユニットに含まれる前記第２メモリセルに対して前記書き込み動作を実行したことに応じ、前記第３ストリングユニットに含まれる前記第３メモリセルに対して前記リードベリファイ動作を実行せず、
    前記第４ストリングユニットに含まれる前記第２メモリセルに対して前記書き込み動作を実行したことに応じ、前記第４ストリングユニットに含まれる前記第３メモリセルに対して前記リードベリファイ動作を実行するように構成されている、
    メモリシステム。
  14. 直列に接続された複数の第１メモリセルを有する第１メモリストリングを含む第１メモリブロックと、前記複数の第１メモリセルの各々のゲートに接続された複数の第１ワード線とを含むメモリチップと、
    外部機器と接続され、前記メモリチップを制御し、前記メモリチップから読み出したデータのＥＣＣ（error checking and correcting）処理を実行可能なメモリコントローラと、
    を備え、
    前記メモリコントローラは、前記外部機器から書き込み命令を受信すると、前記複数の第１メモリセルの１つである第２メモリセルに対する書き込み動作において、前記第２メモリセルに対して前記書き込み動作を実行し、且つ前記複数の第１メモリセルの１つである第３メモリセルに対して、読み出し処理と前記ＥＣＣ処理とを含むリードベリファイ動作を実行するように構成され、
    前記第１メモリブロックは、
    複数の前記第１メモリストリングと、
    前記複数の第１メモリストリングのそれぞれに含まれる前記第２メモリセルに共通して接続される第２ワード線と、
    前記複数の第１メモリストリングのそれぞれに含まれる前記第３メモリセルに共通して接続される第３ワード線と、を含み、
    前記メモリコントローラは、
    前記複数の第１メモリストリングのうちの第２メモリストリング及び第３メモリストリングの各々に含まれる前記第２メモリセルに対して前記書き込み動作を実行したことに応じ、前記第２メモリストリングに含まれる前記第３メモリセルに対して前記リードベリファイ動作を実行し、前記第３メモリストリングに含まれる前記第３メモリセルに対して前記リードベリファイ動作を実行しないように構成されている、
    メモリシステム。
  15. 直列に接続された複数の第１メモリセルを有する第１メモリストリングを含む第１メモリブロックと、前記複数の第１メモリセルの各々のゲートに接続された複数の第１ワード線とを含むメモリチップと、
    外部機器と接続され、前記メモリチップを制御し、前記メモリチップから読み出したデータのＥＣＣ（error checking and correcting）処理を実行可能なメモリコントローラと、
    を備え、
    前記メモリコントローラは、前記外部機器から書き込み命令を受信すると、前記複数の第１メモリセルの１つである第２メモリセルに対する書き込み動作において、前記第２メモリセルに対して前記書き込み動作を実行し、且つ前記複数の第１メモリセルの１つである第３メモリセルに対して、読み出し処理と前記ＥＣＣ処理とを含むリードベリファイ動作を実行するように構成され、
    前記複数の第１メモリセルの各々は、複数ビットのデータを記憶可能に構成され、
    前記メモリコントローラは、
    前記第２メモリセルに対して前記書き込み動作を実行し、前記複数ビットのうちの第１ビットを前記第２メモリセルに書き込んだことに応じ、前記第３メモリセルに対して前記リードベリファイ動作を実行し、
    前記第２メモリセルに対して前記書き込み動作を実行し、前記複数ビットのうちの第２ビットを前記第２メモリセルに書き込んだことに応じ、前記第３メモリセルに対して前記リードベリファイ動作を実行しないように構成されている、
    メモリシステム。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11211119B1 (en) 2020-06-11 2021-12-28 Western Digital Technologies, Inc. QLC programming method with staging of fine data
US11568938B2 (en) * 2020-11-03 2023-01-31 Western Digital Technologies, Inc. QLC data programming
US11861195B2 (en) 2021-03-15 2024-01-02 Western Digital Technologies, Inc. TLC data programming with hybrid parity
US11862260B2 (en) * 2022-02-14 2024-01-02 Sandisk Technologies Llc Audit techniques for read disturb detection in an open memory block
JP2023119953A (ja) * 2022-02-17 2023-08-29 キオクシア株式会社 メモリシステム
JP2023141376A (ja) * 2022-03-24 2023-10-05 キオクシア株式会社 メモリシステム及び不揮発性メモリ
US12013752B2 (en) * 2022-06-16 2024-06-18 Advanced Micro Devices, Inc. Host-level error detection and fault correction

Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013080450A (ja) 2011-09-22 2013-05-02 Toshiba Corp メモリ装置
JP2013131095A (ja) 2011-12-22 2013-07-04 Toshiba Corp メモリコントローラ、記憶装置およびメモリ制御方法
JP2013174977A (ja) 2012-02-23 2013-09-05 Toshiba Corp メモリシステムおよびポインタ情報の更新方法
JP2014164792A (ja) 2013-02-22 2014-09-08 Toshiba Corp データストレージデバイス及び方法
JP2017081756A (ja) 2015-10-23 2017-05-18 キヤノン株式会社 後処理装置及び画像形成装置
JP2017162068A (ja) 2016-03-08 2017-09-14 東芝メモリ株式会社 ストレージシステム、情報処理システムおよび制御方法
JP2018055748A (ja) 2016-09-29 2018-04-05 東芝メモリ株式会社 メモリシステム
JP2018110043A (ja) 2017-01-05 2018-07-12 東芝メモリ株式会社 半導体記憶装置及びメモリシステム
JP6495550B1 (ja) 2016-03-31 2019-04-03 サンディスク テクノロジーズ エルエルシー 階層選択ゲートトランジスタを有するｎａｎｄ構造
US10509720B2 (en) 2016-10-27 2019-12-17 SK Hynix Inc. Apparatus and method to perform read reclaim operation of memory device
US20200051649A1 (en) 2018-08-07 2020-02-13 SK Hynix Inc. Storage device and operating method thereof
US20200319953A1 (en) 2019-04-05 2020-10-08 Samsung Electronics Co., Ltd. Non-volatile memory device, method of operating the device, and memory system including the device
US20210257037A1 (en) 2020-02-18 2021-08-19 Sandisk Technologies Llc Systems and methods for program verification on a memory system

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05189837A (ja) * 1992-01-16 1993-07-30 Sony Corp 電子機器装置
JP4791912B2 (ja) 2006-08-31 2011-10-12 株式会社東芝 不揮発性半導体記憶装置及び不揮発性記憶システム
JP5740296B2 (ja) 2011-12-16 2015-06-24 株式会社東芝 半導体記憶装置、半導体記憶装置の制御方法、制御プログラム
US9836349B2 (en) 2015-05-29 2017-12-05 Winbond Electronics Corp. Methods and systems for detecting and correcting errors in nonvolatile memory
JP6430657B2 (ja) * 2015-11-10 2018-11-28 東芝メモリ株式会社 半導体記憶装置

Patent Citations (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013080450A (ja) 2011-09-22 2013-05-02 Toshiba Corp メモリ装置
JP2013131095A (ja) 2011-12-22 2013-07-04 Toshiba Corp メモリコントローラ、記憶装置およびメモリ制御方法
JP2013174977A (ja) 2012-02-23 2013-09-05 Toshiba Corp メモリシステムおよびポインタ情報の更新方法
JP2014164792A (ja) 2013-02-22 2014-09-08 Toshiba Corp データストレージデバイス及び方法
JP2017081756A (ja) 2015-10-23 2017-05-18 キヤノン株式会社 後処理装置及び画像形成装置
JP2017162068A (ja) 2016-03-08 2017-09-14 東芝メモリ株式会社 ストレージシステム、情報処理システムおよび制御方法
JP2019511802A (ja) 2016-03-31 2019-04-25 サンディスク テクノロジーズ エルエルシー 階層選択ゲートトランジスタを有するｎａｎｄ構造
JP6495550B1 (ja) 2016-03-31 2019-04-03 サンディスク テクノロジーズ エルエルシー 階層選択ゲートトランジスタを有するｎａｎｄ構造
JP2018055748A (ja) 2016-09-29 2018-04-05 東芝メモリ株式会社 メモリシステム
US10509720B2 (en) 2016-10-27 2019-12-17 SK Hynix Inc. Apparatus and method to perform read reclaim operation of memory device
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US20200051649A1 (en) 2018-08-07 2020-02-13 SK Hynix Inc. Storage device and operating method thereof
US20200319953A1 (en) 2019-04-05 2020-10-08 Samsung Electronics Co., Ltd. Non-volatile memory device, method of operating the device, and memory system including the device
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