KR20070099586A - 소거된 섹터 검출 메커니즘 - Google Patents

소거된 섹터 검출 메커니즘 Download PDF

Info

Publication number
KR20070099586A
KR20070099586A KR1020077015321A KR20077015321A KR20070099586A KR 20070099586 A KR20070099586 A KR 20070099586A KR 1020077015321 A KR1020077015321 A KR 1020077015321A KR 20077015321 A KR20077015321 A KR 20077015321A KR 20070099586 A KR20070099586 A KR 20070099586A
Authority
KR
South Korea
Prior art keywords
data
content
erased
data content
error correction
Prior art date
Application number
KR1020077015321A
Other languages
English (en)
Other versions
KR101368375B1 (ko
Inventor
세르게이 아나토리비츠 고로베츠
Original Assignee
쌘디스크 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 쌘디스크 코포레이션 filed Critical 쌘디스크 코포레이션
Publication of KR20070099586A publication Critical patent/KR20070099586A/ko
Application granted granted Critical
Publication of KR101368375B1 publication Critical patent/KR101368375B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/344—Arrangements for verifying correct erasure or for detecting overerased cells
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1068—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices in sector programmable memories, e.g. flash disk
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation

Abstract

본 발명은 섹터가 오동작 셀들 또는 다른 문제점으로 인해 적은 개수의 제로 비트들을 포함하고, 섹터가 손상된 비트의 개수가 ECC 정정 한계 이하이기 때문에 사용될 수 있는 경우 소거된 섹터의 즉시적이고 정확한 검출을 허용하는 비휘발성 메모리 및 그 동작을 위한 방법을 제공한다. 이 방법에 따라 저장 시스템이 ECC 정정 수단에 의해 기록된 데이터에서 추후 에러를 정정할 수 있으므로, 저장 시스템은 소거된 섹터 손상에 대해 내성을 갖게 된다.
ECC, 소거, 메모리

Description

소거된 섹터 검출 메커니즘{ERASED SECTOR DETECTION MECHANISMS}
본 발명은 일반적으로 비휘발성 메모리 및 그 동작에 관한 것으로서, 더 상세하게는 재기록 가능한 메모리를 구성하는 부분들이 그 손상 레벨에 따라 소거되었는 지를 판단하는 기술에 관한 것이다.
플래시 EEPROM 장치들의 일반적인 어플리케이션은 전자 장치들을 위한 대용량 데이터 저장 서브시스템으로서이다. 이러한 서브시스템은 공통적으로 다수의 호스트 시스템들로 삽입될 수 있는 제거 가능한 메모리 카드로서 또는 호스트 시스템 내에 비-제거가능한 내장 저장소로서 구현된다. 이 두가지 구현에서, 서브시스템은 하나 이상의 플래시 장치, 및 종종 서브시스템 컨트롤러를 포함한다.
플래시 EEPROM 장치들은 트랜지스터 셀로 이루어진 하나 이상의 어레이들로 구성되며, 각 셀은 하나 이상의 데이터 비트의 비휘발성으로 저장할 수 있다. 따라서, 플래시 메모리는 자신에 프로그래밍된 데이터를 보유하기 위한 전력을 필요로 하지 않는다. 그러나, 한번 프로그래밍되면, 셀은 삭제되어야만 새로운 데이터 값으로 재프로그래밍될 수 있다. 이들 셀 어레이는 판독, 프로그램, 삭제 기능들을 효과적으로 구현하기 위해그룹들로 구획된다. 대용량 저장을 위한 통상적인 플래시 메모리 구조(아키텍쳐)는 다수의 셀 그룹들을 삭제 가능한 블록들로 구성하 며, 이 때, 각 블록은 한번에 삭제되는 가장 작은 개수의 셀들(삭제 단위)을 포함한다.
상업적인 형태의 일예에서는, 각 블록은 사용자 데이터의 하나의 섹터에 추가하여 사용자 데이터 및/또는 저장된 블록에 관련된 일부 오버헤드 데이터를 저장하기에 충분한 셀들을 포함한다. 하나의 섹터에 포함된 사용자 데이터량은 한 분류의 이러한 메모리 서브시스템에서 표준 512 바이트이지만, 일부 다른 크기가 될 수 있다. 셀의 개개의 블록들을 개별적으로 소거 가능하게 하는데 요구되는 블록들의 다른 블록들에 대한 절연은 직접 회로 칩 상에 공간을 차지하기 때문에, 다른 분류의 플래시 메모리들이 블록들을 충분히 크게 하여, 이러한 절연을 위해 필요한 공간이 적어진다. 그러나, 사용자 데이터를 훨씬 작은 섹터들로 관리하는 것이 바람직하기 때문에, 각 큰 블록은 종종 개별적으로 어드레스 가능한 페이지들로 더 분할되는데, 이 어드레스 가능한 페이지는 사용자 데이터를 판독하고 프로그래밍하기 위한 기본 단위이다. 각 페이지는 하나의 섹터의 사용자 데이터를 저장하지만, 페이지는 부분 섹터를 저장하거나, 여러 섹터들을 저장할 수 있다. "섹터"는 본 명세서에서 호스트로 및 호스트로부터 전달되는 사용자 데이터량을 지칭하는데 사용된다.
큰 블록 시스템의 서브시스템 컨트롤러는 호스트로부터 메모리 서브시스템에 의해 수신되는 논리적 어드레스와 메모리 셀 어레이 내의 물리적 어드레스 간의 변환(translation)을 포함하는 다수의 기능들을 수행한다. 이 변환은 종종 논리적 블록 넘버(LBN) 및 논리적 페이지를 위한 중간 용어의 사용에 관련한다. 컨트롤러 는 또한 인터페이스 버스를 통해 플리시 메모리 장치들로 발생되는 일련의 커맨드들을 통해 로우(low) 레벨 플래시 회로 동작을 관리한다. 컨트롤러가 수행하는 다른 기능은 에러 정정 코드(ECC)를 사용하는 것과 같은 다양한 수단을 통해 서브 시스템에 저장되는 데이터의 보전(integrity)을 유지하는 것이다.
플래시 및 일부 다른 메모리 시스템에서, 데이터의 페이지를 재기록하기 전에 페이지는 소거되어야 한다. 그러므로, 데이터를 저장하기 위한 데이터의 페이지를 선택하기 전에 소거된 페이지가 발견되는 것이 필요하다. 동시에, 시스템이 메모리의 어떤 부분이 소거된 상태에 있는 지를 가능한 신속하고 편리하게 판단할 수 있는 것이 아직 사용되지 않았거나 소거 프로세스가 수행된 이전에 기록된 섹터이기 때문에 중요하다. 이는 항상 컨트롤러가 소거 동작을 수행한 블록을 추적하는 간단한 경우이지는 않다. 예를 들어, 메모리 카드가 호스트로부터 소거되거나, 전력이 집적 메모리를 갖는 장치에 대해 영향이 없는 경우 등에 이러한 메모리 회로의 동작 동안 전력 공급이 정지되는 경우, 메모리는 소거 동작 중에 걸려 불완전한 동작이 될 수 있다. 추가적으로, 섹터는 소거되지만 몇 개의 손상 비트를 포함하며, 이 경우 단순한 판독시, 섹터는 데이터를 유지하는 것처럼 보여진다.
다수의 소거된 섹터 기술이 알려져 있다. 예를 들어, 섹터의 내용은 판독될 수 있지만, 가능한 손상된 비트들의 문제를 제쳐두더라도, 실제로 소거된 섹터와 도일한 데이터에 대응하는 것, 즉, 모두 FF들로 재기록된 섹터 간을 구별하지 않는다. 이에 대한 종래의 해결책중 하나가 미국 특허 제5,928,370호에 개시되어 있는데, 이 해결책에 따르면 ECC 엔진이 "이상적인" 소거된 섹터를 검출하는데 사 용된다. 섹터 데이터는 새로운 ECC 필드를 생성하는데 사용되며, 이 새로운 ECC 필드는 모두 FF들에 대해 미리 발생된 기준 ECC 필드와 비교된다. 만약 ECC 필드가 동일하면, 섹터는 소거된 것으로 간주된다(모두 FF들(all FFs)). 그러나, 여전히 오검출 가능성이 있는 문제점이 있으며, 추가적으로 이 방법은 하나의(single) 제로 비트를 갖는 소거된 섹터의 검출을 허용하지 않는다.
본 발명의 제1 측면에 따라, 본 발명은 섹터가 오동작 셀들 또는 다른 문제점으로 인해 적은 개수의 제로 비트들을 포함하고, 섹터가 손상된 비트의 개수가 ECC 정정 한계 이하이기 때문에 사용될 수 있는 경우 소거된 섹터의 즉시적이고 정확한 검출을 허용하는 비휘발성 메모리 및 그 동작을 위한 방법을 제공한다. 이 방법에 따라 저장 시스템이 ECC 정정 수단에 의해 기록된 데이터에서 추후 에러를 정정할 수 있으므로, 저장 시스템은 소거된 섹터 손상에 대해 내성을 갖게 된다.
제1 세트의 실시예들은 페이지의 내용(ECC 필드를 포함함)을 반전하여 일부 손상(0 비트들)을 갖는 소거된 페이지(모두 FF들)가 손상으로 인한 일부 하이 비트들을 제외하고 제로 데이터를 갖는 페이지가 된다. 그런 다음, 시스템은 소거된 페이지를 유효한 데이터로서 해석하고, 시스템 표준 ECC 방법들을 소거된 페이지에 적용한다. 새로운 신드롬이 생성되고, 페이지는 새로운 신드롬을 이용하여 정정된다. 페이지가 성공적으로 정정되면, 해당 페이지가 모두 0을 포함하는 지을 알기 위해 검사되며, 만약 그렇다면 소거된 섹터는 발견된다.
본 발명의 추가적인 측면에 따라, 다른 실시예들은 부분적으로 소거된 섹터(오버헤드 및 ECC 영역을 갖는 메인 데이터)를 검출하는 방법을 제공한다. 이 경우, 이러한 페이지는 검출될 뿐만 아니라 손상 레벨이 정량화되어, 페이지가 추후의 사용을 위해 적합한 지를 결정하는 것이 가능하다. 섹터 데이터가 컨트롤러로 전달되면, 펌웨어 또는 ECC-커스터마이즈된 회로는 섹터에서, 또는 섹터가 복수개의 인접 또는 인터리브된 코드워드들로 분할된 경우에는 코드워드(codeword)마다, 제로 비트들(BCH에 대해) 또는 적어도 하나의 제로 비트를 갖는 심볼들(리드 솔로몬에 대해)을 검출하고 카운트한다. 따라서, 카운터 값은 섹터에서(또는 섹터의 매 코드워드마다) 비소거된 비트들 또는 심볼들의 개수를 포함한다. 이 값들은 소거된 섹터의 손상 레벨을 나타낸다.
본 발명의 추가적인 측면에 따라, 이들 실시예들의 어느 하나를 위해, 소거된 섹터 검출 프로세스 이전에 페이지가 손상되지 않은 소거된 상태에 있는 지의 예비적인 검사 및 페이지가 제한된 개수의 제로 비트를 포함하는 지를 판단하는 프로세스가 수행될 수 있다.
본 발명의 다른 측면, 특징 및 이점은 첨부된 도면을 참조하여 이루어지는 예시적인 실시예의 이하의 설명에 포함된다.
도 1은 본 발명의 다양한 측면들이 구현되는 것을 나타낸 비휘발성 서브시스템의 블록도를 나타낸다.
도 2는 도 1의 메모리 어레이의 기존 회로 및 구성을 나타낸다.
도 3은 반도체 기판에 형성된 NAND형 메모리 어레이의 컬럼을 따른 단면도 를 나타낸다.
도 4는 도 3의 4-4 단면을 따라 절개된 도 3의 메모리 어레이의 단면도.
도 5는 도 3의 5-5 단면을 따라 절개된 도 3의 메모리 어레이의 단면도.
도 6은 소거 메커니즘을 위한 구성을 나타낸 도면,
도 7은 손상 레벨을 허용하는 소거된 페이지 검출 메커니즘의 제1 실시예를 나타낸 흐름도.
도 8은 손상 레벨의 정량화를 허용하는 소거된 페이지 검출 메커니즘의 제2 실시예를 나타낸 흐름도.
도 9는 손상 레벨의 정량화를 허용하는 소거된 페이지 검출 메커니즘의 제3 실시예를 나타낸 흐름도.
예시적인 비휘발성 메모리 시스템
도 1 내지 도 6을 참조하면, 본 발명의 다양한 측면들을 구현되는 특정 비휘발성 메모리 시스템이 특정 실시예들을 제공하기 위해 도시되어 있다. 소거 프로세스에서 방해받는 량을 줄이기 위해 본 발명은 그 하부의 웰 구조와 동일한 전압 레벨로 비선택된 저장 엘리먼트들의 제어 게이트들을 유지한다. 예시적인 실시예에서, 저장 엘리먼트들은 웰 구조물 상에 형성된다. 소거 프로세스동안, 상기 웰 구조물 상의 선택된 저장 엘리먼트 및 비선택된 저장 엘리먼트 양쪽 모두는 상기 웰의 전압 레벨을 설정하는 동시에 소거 전압으로 상승된다. 이 전압은 웰 및 비선택된 저장 엘리먼트에서 유지되고, 그에 따라 임의의 소거 관련 방해 가능성을 감소 시키는 반면, 선택된 저장 엘리먼트는 방전되어 필요한 소거 조건들을 생성한다. 또한, 이는 메모리 어레이에서 회로의 임의의 피치(pitch) 영역을 증가시키거나 새로운 배선을 요구하지 않고 구현될 수 있으며, 그에 따라 최소의 추가적인 주변 영역이 회로에 추가된다.
특정적으로, 본 발명은 일반화가 추후 더 설명되더라도 NAND 형 EEPROM 플래시 메모리에 대해 기술된다. 특히, 본 발명은 NAND 시스템에 관련된 미국 특허 제6,522,580호 및 다른 어플리케이션들에 개시된 종류의 시스템을 사용한다. 특정 전압들이 이하에서 요구되는 경우, 다른 값들이 설계에 따라 사용될 수 있더라도 소거 전압 Verase는 15-20 volt 범위 내에서 정해되고, 로우(low) 논리 레벨은 접지로 정해지고, 하이 논리 레벨 Vdd는 1.5-3 volt 범위 내에서 정해진다.
도 1은 플래시 메모리 시스템의 블록도이다. 메트릭스로 정렬된 복수개의 저장 유닛들 M을 포함하는 메모리 셀 어레이(1)는 컬럼 제어 회로(column control circuits)(2), 로우 제어 회로(row control circuits)(3), c-소스 제어 회로(4) 및 c-p-웰 제어 회로(5)에 의해 제어된다. 컬럼 제어 회로(2)는 메모리 셀 어레이(1)의 비트 라인들(BL)에 접속되어, 메모리 셀(M)에 저장된 데이터를 판독하고, 프로그램 동작 동안 메모리 셀(M)의 상태를 판단하고, 비트 라인들(BL)의 전위 레벨들을 제어하여 프로그래밍이 가능하도록 하거나 프로그래밍을 방지한다. 로우 제어 회로(3)는 워드 라인들(WL)에 접속되어, 워드 라인들(WL)중 하나를 선택하고, 판독 전압을 인가하고, 컬럼 제어 회로(2)에 의해 제어된 비트 라인 전위 레벨과 결합된 프로그램 전압을 인가하며, 메모리 셀(M)이 형성되어 있는 p-형 영역들(도 3에서 "c-p-웰" 이라고 표기됨)의 전압에 결합된 소거 전압을 인가한다. c-소스 제어 회로(4)는 메모리 셀(M)에 접속된 공통 소스 라인들(도 2에서 "c-소소" 라고 표기됨)을 제어한다. c-p-웰 제어 회로(5)는 c-p-웰의 전압을 제어한다.
메모리 셀(M)에 저장된 데이터는 컬럼 제어 회로(2)에 의해 판독되며, I/O 라인 및 데이터 입력/출력 버퍼(6)을 통해 외부 I/O 라인들로 출력된다. 메모리 셀에 저장된 프로그램 데이터는 외부 I/O 라인들을 통해 데이터 입력/출력 버퍼(6)로 입력되어 컬럼 제어 회로(2)로 전달된다. 외부 I/O 라인들은 컨트롤러(20)에 접속되어 있다. 플래시 메모리 장치를 제어하기 위한 커맨드 데이터는 컨트롤러(20)에 접속되어 있는 외부 제어 라인들에 접속된 커맨드 인터페이스로 입력된다. 컨맨드 데이터는 플래시 메모리에게 어떤 동작이 요구되는 지를 통지한다. 이 입력 커맨드는 컬럼 제어 회로(2), 로우 제어 회로(3), c-소스 제어 회로(4), c-p-웰 제어 회로(5) 및 데이터 입력/출력 버퍼(6)를 제어하는 상태 머신(8)으로 전송된다. 상태 머신(8)은 플래시 메모리의 상태 데이터 예컨대, READY/BUSY 또는 PASS/FAIL를 출력할 수 있다.
컨트롤러(20)는 퍼스널 컴퓨터, 디지털 카메라 또는 개인휴대정보단말기(PDA) 등의 호스트 시스템에 연결되거나 연결될 수 있다. 호스트는 메모리 어레이(1)에 데이터를 저장하는 커맨드 또는 메모리 어레이(1)로부터 데이터를 판독하는 커맨드를 초기화하고, 이러한 데이터를 제공하거나 수신한다. 컨트롤러(20)는 이러한 커맨드를 커맨드 회로(7)에 의해 해석되고 실행될 수 있는 커맨드 신호로 변환한다. 컨트롤러는 또한, 메모리 어레이에 기록된 또는 메모리 어레이로부터 판독된 사용자 데이터를 위해 통상적으로 버퍼 메모리를 구비한다. 통상적인 메모리 시스템은 컨트롤러(20)를 포함하는 하나의 집적 회로 칩(21)과, 각각 메모리 어레이와 관련 제어, 입력/출력, 및 상태 머신 회로들을 포함하는 하나 이상의 집적 회로 칩들(22)을 포함한다. 물론, 시스템의 메모리 어레이와 컨트롤러 회로들을 하나 이상의 집적 회로 칩들과 집적시키는 것이 대부분이다. 메모리 시스템은 호스트 시스템의 일부에 내장되거나, 호스트 시스템의 끼워맞춤형 소켓(mating socket)으로 제거가능하게 삽입될 수 있는 메모리 카드 내에 포함될 수 있다. 이러한 카드는 전체 메모리 시스템을 포함할 수 있거나, 또는 주변 회로들에 관련된 컨트롤러 및 메모리 어레이가 별도의 카드에 제공될 수 있다.
도 2를 참조하면, 메모리 셀 어레이(1)의 예시적인 구조가 나타나 있다. NAND-형의 플래시 EEPROM이 예로 도시되어 있다. 메모리 셀(M)은 복수개의 블록, 특정 예에 따르면 1,024개의 블록들로 분할되어 있다. 각 블록에 저장된 데이터는 동시에 소거된다. 그에 따라, 블록은 동시에 소거 가능한 최소 단위의 셀들이다. 각 블록에는 N개의 컬럼들(이 실시예에서 N=8,512)이 있으며, 이 컬럼들은 미국 특허 제6,522,580에 개시된 바와 같이, 좌측 컬럼들과 우측 컬럼들로 나누어진다. 비트 라인들은 또한, 좌측 비트 라인들(BLL) 및 우측 비트 라인들(BRL)로 나누어진다. 각 게이트 전극에서 워드 라인들(WL0 내지 WL3)에 접속된 4개의 메모리 셀들은 직렬로 접속되어 하나의 NAND 셀 유닛을 형성한다. NAND 셀 유닛의 일단은 제1 (드레인) 선택 게이트 라인(SGD)에 결합된 게이트 전극을 갖는 제1 선택 트랜지스 터(S)를 통해 대응 비트 라인(BL)에 접속되며, 타단은 제2 (소스) 선택 게이트 라인(SGS)에 결합된 게이트 전극을 갖는 제2 선택 트랜지스터(S)를 통해 c-소스에 접속된다. 4개의 플로팅(floating) 게이트 트랜지스터들이 간단함을 위해 각 셀 유닛에 포함되는 것으로 도시되었더라도, 다른 복수개의 트랜지스터들, 예컨대 8, 16 또는 32개까지도 사용된다. 도 2는 또한 웰 전압을 공급하기 위한 접속, 즉 C-p-웰을 도시한다.
각 블록에서, 이 실시예에서는 8,512개의 컬럼들이 짝수 컬럼들과 홀수 컬럼들로 나누어진다. 비트 라인들은 또한 짝수 비트 라인들(BLe)과 홀수 비트 라인들(BLo)로 나누어진다. 각 게이트 전극에서 워드 라인들 (WL0 내지 WL3)에 접속된 4개의 메모리 셀들은 직렬로 접속되어 NAND 셀 유닛을 형성한다. NAND 셀 유닛의 일단은 제1 선택 게이트 라인(SGD)에 결합된 게이트 전극을 갖는 제1 선택 트랜지스터(S)를 통해 대응 비트 라인(BL)에 접속되며, 타단은 제2 선택 게이트 라인(SGS)에 결합된 게이트 전극을 갖는 제2 선택 트랜지스터(S)를 통해 c-소스에 접속된다. 4개의 플로팅(floating) 게이트 트랜지스터들이 간단함을 위해 각 셀 유닛에 포함되는 것으로 도시되었더라도, 더 많은 개수의 트랜지스터들, 예컨대 8, 16 또는 32개까지도 사용된다. 도 2는 또한 웰 전압을 공급하기 위한 접속, 즉 C-p-웰을 도시한다.
다른 실시예들에서, 2002년 2월 27일 출원된 미국 특허 출원 제10/086495호에 개시된 바와 같이, 어레이는 홀수-짝수 정렬 방식 대신에, 좌측 부분들과 우측 부분들로 나누어질 수 있다. 좌측면 및 우측면은 독립적인 웰 구조물을 추가적 으로 가질 수 있는데, 어레이의 좌측면과 우측면은 이러한 개별 웰 구조물들 상에 각각 형성되어, 전압 레벨이 도 1의 c-p-웰 제어 회로(5)에 의해 독립적으로 설정될 수 있게 된다. 추가적인 변형에서, 이는 또한, 블록의 모든 구획들보다 적은 개수의 서브 블록을 보장할 수 있다. 본 발명과 결합될 수 있는 다른 변형이 미국 특허 출원 제10/086495호에 개시되어 있다.
예시적인 실시예들에서, 페이지 크기는 512 바이트이며, 이는 동일한 워드 라인 상의 셀 개수보다 작다. 이 페이지 크기는 사용자 선호 및 관례에 기초한다. 워드 라인 크기를 셀의 하나의 페이지의 가치 그 이상에 대응하게 하는 것은 X-디코더(로우 제어 회로 3) 공간을 절약하는데, 그 이유는 데이터의 서로 다른 페이지 가치들은 디코더들을 공유할 수 있기 때문이다. 사용자 데이터 판독 및 프로그래밍 동작 동안, N=4,256 셀들(M)은 이 실시예에서 동시에 선택된다. 선택된 셀들(M)은 동일한 워드 라인(WL) 예컨대, WL2 및 동일한 종류의 비트 라인(BL)을 갖는다. 그러므로, 532 바이트의 데이터는 동시에 판독되거나 프로그래밍될 수 있다. 이 동시에 판독 또는 프로그래밍되는 532바이트 데이터는 논리적으로 "페이지(page)"를 형성한다. 그러므로, 하나의 블록은 적어도 8 페이지들을 저장할 수 있다. 각 메모리 셀(M)은 2 비트 데이터, 즉, 멀티-레벨 셀을 저장할 때, 하나의 블록은 셀 저장소당 2비트의 경우, 16 페이지들을 저장한다. 이 실시예에서, 각 메모리 셀의 플로팅 게이트의 경우, 각 메모리 셀의 저장 엘리먼트는 2비트의 사용자 데이터를 저장한다.
도 3은 도 2에 개략적으로 도시된 형태의 NAND 셀 유닛의 비트 라인(BL)의 방향을 따른 단면도를 나타낸다. p-형 반도체 기판 9의 표면에서, p-형 영역 c-p-웰(11)이 형성되며, 각 좌측 및 우측 c-p-웰은 n-형 영역(10)에 의해 감싸져서 p-형 기판으로부터 c-p-웰을 전기적으로 절연시킨다. n-형 영역(10)은 제1 접촉 홀(CB) alc n-형 확산층(12)을 통해 제1 금속 M0으로 이루어진 c-p-웰 라인에 접속된다. p-형 영역 c-p-웰(11)은 또한 제1 접촉 홀(CB) 및 p-형 확산층(13)을 통해 c-p-웰 라인에 또한 접속된다. c-p-웰 라인은 c-p-웰 제어 회로(5)(도 1 참조)에 접속된다.
상기 예시적인 실시예는 플래시 EEPROM 저장 유닛들을 사용하는데, 각 메모리 셀은 셀에 저장된 데이터에 대응하는 전기 전하(electric charge)량을 저장하는 플로팅 게이트(FG)와, 게이트 전극을 형성하는 워드 라인(WL)과, p-형 확산층(12)으로 이루어진 드레인 및 소스 전극들을 갖는다. 플로팅 게이트(FG)는 터널 산화막(tunnel oxide film)(14)을 통해 c-p-웰의 소스 상에 형성된다. 워드 라인(WL)은 절연막(15)을 통해 플로팅 게이트 상에 쌓여진다. 소스 전극은 제2 선택 트랜지스터(S) 및 제1 접촉 홀(CB)을 통해 제1 금속(M0)으로 이루어진 공통 소스 라인(c-소스)에 접속된다. 공통 소스 라인은 c-소스 제어 회로(4)에 접속된다. 드레인 전극은 제1 선택 트랜지스터(S), 제1 접촉 홀(CB), 제1 금속(M0)의 중간 배선 및 제2 접촉 홀(V1)을 통해 제2 금속(M1)으로 이루어진 비트 라인(BL)에 접속된다.
도 4 및 도 5는 워드 라인(WL2)의 방향에서의 메모리 셀(도 3의 4-4 단면) 및 선택 트랜지스터(도 3의 5-5 단면)의 단면도를 각각 나타낸다. 각 컬럼은 기판 상에 형성된 트랜치에 의해 이웃 컬럼들과 절연되며 쉐도우 트랜치 격리(Shallow Trench Isolation: STI)로 알려진 절연 물질로 채워진다. 플로팅 게이트들(FG)은 STI 및 절연막(15) 및 워드 라인(WL)에 의해 서로 절연된다. 선택 트랜지스터(S)의 게이트 전극(SG)은 플로팅 게이트(FG) 및 워드 라인(WL)과 동일한 형성 처리 단계들로 형성된다. 이들 2개의 선택 게이트 라인들(SG)은 라인들의 단부에서 단절된다.
미국 특허 제6,522,580은 메모리 셀 어레이(1)를 동작시키기 위해 인가되는 다양한 전압들을 개시하는데, 특정 예에서, 각 메모리 셀의 플로팅 게이트는 "11", "10", "01", "00"의 상태들 중 하나를 갖는 2비트를 저장한다. 이는 워드 라인 "WL2" 및 비트 라인 "BLe"이 소거 판독 또는 프로그래밍을 위해 선택된 경우에 대해 간단히 살펴본다. c-p-웰을 소거 전압인 Verase=15-20V으로 상승시키고 선택된 블록의 워드 라인(WL)을 접지시킴으로써, 선택된 블록의 데이터는 소거된다. 선택되지 않은 블록들의 모든 워드 라인들(WL), 비트 라인들(BL), 선택 라인들(SG) 및 c-소스는 플로팅 상태에 있기 때문에, c-p-웰과의 용량성 결합으로 인해 거의 Verase 까지 상승한다. 그러므로, 강전계가 선택된 메모리 셀들(M)의 터널 산화막(14)(도 4 및 5 참조)에만 인가되며, 선택된 메모리 셀들의 데이터는 터널 전류가 터널 산화막(14)을 흐르기 때문에 소거된다. 소거된 셀은 이 실시예에서, 4개의 가능한 프로그램밍된 상태들의 하나 즉, "11"이다.
소거 및 프로그래밍 값에 사용되는 높은 전압값은 전하 펌프(charge pump)(도 1에 도시되지 않음)를 사용하여 낮은 공급값으로부터 발생될 수 있다. 이 들 높은 전압값은 메모리 칩(22)에서 자체적으로 생성될 수 있거나, 메모리 시스템의 다른 칩으로부터 공급될 수 있다. 높은 전압 소스의 사용 및 위치는 미국 특허 제6,282,130호에 모두 개시되어 있는데, 이 특허는 참조로 본 명세서에 통합되며, 추가의 참조들이 개시되어 있다.
도 6은 종래 장치를 개략적으로 나타낸다. 3개의 대표적인 워드 라인들, WLA, WLB, 및 WLC 는 다양한 전압 레벨들을 각각 트랜지스터(101, 103 및 105)를 통해 공급하는 라인(107)에 접속된다. 트랜지스터들(101, 103 및 105)은 라인(107)과 함께 도 1의 로우 제어 회로(3)의 일부이다. 도 1의 c-p-웰 제어 회로(5)는 웰 구조물 c-p-웰(11)을 위한 전압을 제공한다. 워드 라인들은 웰 구조물(11) 상에서 도 2에 도시된 메모리(1)의 다른 블록들의 다수의 워드 라인들중 어느 하나로 연장된다. 소거 프로세스 시에, 워드 라인 WLC이 선택된 워드 라인에 해당하고 워드 라인 WLA 및 WLB는 모두 선택되지 않은 워드 라인에 해당하는 경우, c-p-웰에서의 전압은 소적 전압 즉, 17V로 상승되고, 라인(107)은 접지로 설정된다. 트랜지스터(105)의 게이트는 하이 레벨 Vdd로, 워드 라인 WLC는 접지로 설정되는 반면, 양 트랜지스터들(101,103)은 자신의 게이트들을 접지로 설정함으로써 전하되며, 이에 따라 WLA 및 WLB 는 플로팅 상태가 된다. 이에 따라 전술한 소거 조건들이 만족되는데, 이 때, 비선택된 소거 게이트들은 웰과의 용량성 결합에 의해 전하되며(전술한 바와 같이, 예컨대, 미국 특허 제5,546,341호에서) 선택된 소거 게이터들은 접지되게 된다. 다른 측면의 소거 프로세스는 2001년 9월 17일 출원된 미국 출원 번 호 제09/956,201호에 개시되어 있으며, 이 특허는 참조로 본 명세서에 통합된다. 특히, 미국 출원 번호 제09/956,201호는 비선택된 워드 라인들은 플로팅될 수 있는 프로세스를 기술하는데, 이 프로세스는 본 발명의 다양한 측면의 다른 실시예들로 통합될 수 있다.
프로그래밍 동작 동안, 플로팅 게이트(FG)에 전자들을 저장하기 위해, 선택된 워드 라인(WL2)은 프로그램 펄스 Vpgm에 접속되고, 선택된 비트 라인들(BLe)은 접지된다. 한편, 프로그래밍이 행해지지 않는 메모리 셀들(M)에 대한 프로그래밍을 방지하기 위해, 대응 비트 라인들(BLe)은 전원의 Vdd, 예컨대 3V에 연결될 뿐만 아니라 선택되지 않은 비트 라인들(BLo)에 접속된다. 비선택된 워드 라인들(WL0, WL1 및 WL3)은 10V에 접속되고, 제1 선택 게이트(SGD)는 Vdd에 접속되며, 제2 선택 게이트(SGS)는 접지된다. 결과적으로, 프로그래밍되고 있는 메모리 셀(M)의 채널 전위는 0V로 설정된다. 프로그래밍 방지시, 채널 전위는 워드 라인(WL)과의 용량성 결합에 의해 끌어올려진 결과로 대략 6V로 상승된다. 전술한 바와 같이, 강전계는 프로그래밍 동안 메모리 셀(M)의 터널 산화막(14)에만 인가되고, 터널 전류는 소거와 반대 방향으로 터널 산화막(14)을 흐르며, 이후 로직 상태는 "11"에서 다른 상태들 "10", "01" 또는 "00"중 하나로 변경된다.
프로그래밍 동작 동안, 플로팅 게이트(FG)에 전자들을 저장하기 위해, 선택된 워드 라인(WL2)는 프로그램 펄스 Vpgm에 접속되고, 선택된 비트 라인들(BLe)은 접지된다. 다른 한편으로, 프로그래밍이 수행되지 않는 메모리 셀(M)에 프로그 래밍을 방지하기 위해, 대응하는 비트 라인들(BLe)뿐만 아니라 비선택된 비트 라인들(BLo)은 전원 Vdd, 예컨대, 3V에 접속된다. 비선택된 워드 라인들(WL0, WL1 및 WL3)은 10V에 접속되고, 제1 선택 게이트(SGD)는 Vdd에 접속되며, 제2 선택 게이트(SGS)는 접지된다. 따라서, 프로그래밍되고 있는 메모리 셀(M)의 채널 전위는 0V로 설정된다. 프로그래밍 방지시, 채널 전위는 워드 라인(WL)과의 용량성 결합에 의해 끌어올려지기 때문에 대략 6V로 상승된다. 전술한 바와 같이, 강전계는 프로그래밍 동안 메모리 셀(M)의 터널 산화막(14)에만 인가되고, 터널 전류는 소거와 반대 방향으로 터널 산화막(14)을 흐르며, 이후 로직 상태는 "11"에서 다른 상태들 "10", "01" 또는 "00"중 하나로 변경된다.
판독 및 검증 동작 시에, 선택 게이트들(SGD 및 SGS) 및 비선택된 워드 라인들(WL0, WL1 및 WL3)은 4.5V의 판독 통과 전압(read pass voltage)으로 상승되어 게이트들을 통과하게 한다. 선택된 워드 라인(WL2)은 관련 메모리 셀의 임계 전압이 각 판독 및 검증 동작을 위해 특정된 전압 레벨에 도달하였는지를 판단하기 위해 이러한 전압 레벨에 접속된다. 예컨대, READ 10 동작시에, 선택된 워드 라인(WL2)은 접지되고, 그에 따라 임계 전압이 0V 보다 높은 지가 검출된다. 이 판독 케이스에서 판독 레벨은 0V가 될 수 있다. VERIFY 01 동작시에, 선택된 워드 라인(WL2)은 2.4V에 접속되고, 그에 따라 임계 전압이 2.4V에 도달하였는 지가 검증된다. 이 검증 케이스에서, 검증 레벨은 2.4V가 될 수 있다. 다시 말해, 전술한 모든 프로세스들에 대해, 인용된 전압 레벨들은 예시적인 값들일 뿐이다.
선택된 비트 라인들(BLe)은 하이 레벨, 예컨대 0.7V로 미리 전하된다. 만약 임계 전압이 판독 또는 검증 레벨보다 높으면, 관련 비트 라인(BLe)의 전위 레벨은 비전도성 메모리 셀(M) 때문에 하이 레벨을 유지한다. 다른 한편으로, 만약 임계 전압이 판독 레벨 또는 검증 레벨보다 낮으면, 관련 비트 라인(BLe)의 전위 레벨은 전도성 메모리 셀(M) 때문에 로우(low) 레벨로, 예컨대, 5V 이하로 감소한다. 판독 및 검증 동작들에 대한 더 상세한 설명은 이하 설명된다.
소거된 섹터 검출 메커니즘의 예
본 발명의 이론적인 측면은 섹터가 오동작 셀들 또는 다른 문제로 인해 적은 개수(필수적으로 0개는 아님)의 제로 비트들을 포함하고 섹터가 손상된 비트의 개수가 ECC 정정 한계 이하이기 때문에 사용될 수 있는 경우 소거된 섹터들의 즉시적이고 정확한 검출에 대한 기술이다. 현재, 종래 시스템들은 이러한 경우들에 대해 내성이 없으며, 섹터를 이전에 기록되고 손상된 것으로 간주하며, 그에 따라 시스템은 기능 수행을 멈출 수도 있다. 이 방법은 저장 시스템이 이러한 소거된 섹터 손상에 대해 내성을 갖게 하며, 그에 따라 이러한 섹터들은 시스템이 ECC 정정 수단에 의해 기록된 데이터에서의 에러를 추후 정정할 수 있다면 추가적인 데이터 저장을 위해 사용될 수 있게 된다. 또한, 이러한 기술은 2003년 12월 31일 출원된 미국 특허 출원 제10/751,096호에 개시된 정렬 소거된 섹터 중단 검출 메커니즘(sort erased sector abort detection mechanisms)과 결합될 수 있다.
더 상세하게는, 본 발명은 부분적으로 소거된 섹터(오버헤드 및 ECC 영역을 갖는 메인 유저 데이터)를 검출하는 방법들을 개시하는데, 이들 방법에서 이러 한 페이지는 검출될 뿐만 아니라 손상 레벨이 정량화되어 상기 페이지가 추후 더 사용되기에 적합한지를 판단할 수 있다. 섹터 데이터가 컨트롤러로 전달되면, 펌웨어 또는 ECC-커스터마이즈된 회로는 섹터에서 또는 섹터가 복수개의 인접 또는 인터리브된 코드워드들로 분할된 경우에는 코드워드(codeword)마다 제로 비트(BCH에 대해) 또는 적어도 하나의 제로 비트를 갖는 심볼(리드-솔로몬에 대해)을 검출하여 카운트한다. 따라서, 카운터의 값은 섹터에서(또는 섹터의 매 코드워드마다) 다수의 비소거된 비트들 또는 심볼들을 포함한다. 이들 값은 소거 섹터의 손상 레벨을 나타낸다. 예를 들어, BCH의 경우에 카운터는 제로 비트의 개수를 카운트한다. 만약 상기 제로 비트의 개수가 ECC 정정 능력(correctability) 제한 이하이면, 상기 페이지는 프로그래밍을 위해 사용될 수 있다. ECC 방법이 4-비트 정정을 허용한다면, 1 또는 2개의 결함 비트을 갖는 소거된 섹터를 사용하는 것이 매우 안전할 것이다.
예시적인 실시예들이 이들을 사용하는 갈루아 체(Galois fields)의 특성 또는 ECC 알고리즘에 기반한다. 예컨대, BCH 및 리드-솔로몬 방법들은 제로들로만 이루어진 코드워드(all-zero codeword)가 유효한 코드워드이므로, 제로 데이터에 대해 제로 ECC 알고리즘을 생성한다. 유사한 방법이 좀더 복잡한 다른 에러 정정 방법들을 위해 사용될 수 있다. 이하의 설명에서 또한, 데이터 섹터의 단위가 종종 언급되며, 이는 ECC 코드워드가 계산되는 공통 단위이다. 더 일반적으로, 전술한 기술은 다른 데이터 단위를 위해 용이하게 구현될 수 있다.
도 7은 소거된 페이지(모두 FF들(all FFs))를 검출하는데 도움이 되는 ECC 알고리즘을 사용하는 본 발명의 제1 예시적인 실시예를 도시한다. 만약 섹터가 모든 FF들을 포함하지 않는다면, 데이터는 에러 정정 알고리즘에 의해 정정될 수 없으며, 이 기술은 소거된(모두 FF들) 섹터이지만 일부 비트들이 결함(0s)을 가짐을 가정하여 섹터 데이터를 정정하는 다른 시도들을 한다. 섹터 데이터는 "소거된" 섹터를 유효한 코드워드로 하기 위해 먼저 반전된다. 반전된, 소거 섹터(ECC 필드를 포함함)는 모두 0을 포함하며, 제로 데이터는 제로 ECC를 생성하므로 유효 코드워드이다. 동시에, 일부(ECC 제한 내에서) 비트들이 하이(high)이면, 이들은 정상적으로 사용되는 시스템과 동일한 에러 정정 루틴에 의해 정정될 수 있다.
제1 절차(phase)(710)는 섹터가 소거되었는 지에 대한 초기 검사(initial check)를 포함하는 초기 데이터 에러 검출 및 정정 동작이다. 이에 제2 절차(750)가 후속하는데, 제2 절차에서 소거된 섹터 검출 방법이 수행된다. 초기 절차(710)는 선택적이며, 소거된 페이지는 제1 절차 없이도 검출될 수 있기 때문에 수행되지 않을 수도 있다. 그러나, 이 초기 단계가 수행되는 것이 바람직한데, 그 이유는 페이지가 소거되었는 지(손상 없이) 또는 유효 데이터를 포함하는 지에 대한 초기 검사를 제공하기 때문이다.
프로세스는 단계 701에서 개시되며, 초기 검사는 페이지가 어떠한 손상 없이 소거되었는 지(모두 FF들)를 알기 위해 단계 711에서 수행된다. 만약 그렇다면, 상기 프로세스는 바로 단계 763으로 진행하고 종료될 수 있다. 만약 그렇지 않다면, 프로세스는 단계 713으로 계속되어 섹터가 결함없는(correct) 즉, 비소거된 데이터를 포함하는 지를 검사한다. 다른 실시예에서, 단계 711의 검사는 단계 719 이 후 제2 절차(750)로 이동하기 전에 위치될 수 있다.
단계 713은 페이지가 유효하지만 소거된 데이터를 포함하는 지(715)를 판단한다. 만약 포함하지 않는다면, 프로세스는 계속되고 데이터 정정 동작이 수행된다(7170. 만약 데이터가 정정된다면, 프로세스는 정정된 데이터가 ECC를 이용하여 추출되었으므로 종료한다(721). 데이터가 정정될 수 없다면, 에러 정정 절차가 시작하는데, 이 때 섹션은 소거되어 주로 FF들만 포함하는 것으로 가정한다.
프로세스는 절차 750으로 진행하여 페이지가 소거되었지만 손상된 데이터를 포함하는 지를 판단한다. 이는 단계 751에서 ECC 필드를 포함하는 전체 섹터 데이터를 반전시킴으로써 개시한다. 반전된 소거 페이지는 소정 ECC 알고리즘에 대해 유효한 코드워드이다. 단계 753은 ECC 블록에 의해 생성되었다면 새로운 에러 정정 신드롬을 생성한다. 섹터 당 4개의 코드워드들에 대한 매우 특별한 하나의 예를 1 바이트 신드롬으로 하기 위해, 매 4개의 서브-코드워드들에 대해 제1 바이트는 데이터 바이트 0-128 및 129를 사용하여 생성될 수 있으며, 제2 바이트는 데이터 바이트 0-128 및 130을 사용하여, 제3 바이트는 데이터 바이트 0-128 및 131를 사용하여 생성될 수 있다. 더 일반적인 경우의 코드워드의 개수 및 크기가 용이하게 뒤따른다. 이 새로운 신드롬을 사용하여 정정 동작은 새로운 신드롬을 사용하는 반전된 데이터에 대해 수행된다. 만약 프로세스가 성공적이지 않으면(757 내지 759), 섹터는 정정 불가능한 양의 에러를 갖는 것으로 결정된다. 만약 데이터가 정정되면(757 내지 761), 다시 정정 불가능한 에러가 있으며, 이것이 모두 0들로 이루어진 것인 지가 단계 761에서 검사된다. 만약 그렇지 않다면(761 내지 759), 정정 불 가능한 에러가 있으며, 절차 750으로 진입하는 초기 가정은 잘못된 것일 수 있다. 섹터의 에러가 정정되기에는 너무 심각할 수도 있으며, 이 경우 에러는 적절하게 정정되지 않는다. 만약 섹터가 단계 761에서 모두 0을 포함하면, 소거되었지만 해결될 수 있는 손상량을 갖는 섹터가 발견된다(763).
다음 도면들을 참조하여 설명되는 실시예들 뿐 아니라 도 7의 다양한 단계들은 하드웨어 또는 펌웨어/소프트웨어로 구현될 수 있다. 일부 단계들은 다른 형태 보다는 하나의 형태로 더 용이하게 실현된다. 예를 들어, 단계 711(데이터가 모두 FF들을 포함하는 지를 알기 위해 데이터를 검사하는 단계)은 메모리 버스로 들어오는 데이터를 검사함으로써 하드웨어적으로 매우 간단하게 검사될 수 있다. 단계 761(데이터 버퍼의 모든 0에 대해 검사)이 상대적으로 드물게 수행되며, 펌웨어로 수행될 수 있다.
단계 711에서, 하드웨어가 데이터에서 제로 비트의 개수를 카운트할 수 있다면, 단계 761은 시스템이 단지 제로 비트의 최초 개수 및 에러 정정에 의해 토글된(toggled) 1 비트의 개수를 아는 것을 필요로 하기 때문에 스킵(skip)될 수 있다. 만약 이들 개수들이 동일하다면, 페이지는 모두 0를 갖는다. 이는 정정 동안 비트들을 토글하는 BCH 기반 코드에 대해 용이하게 구현된다. 심볼을 정정하는 리드 솔로몬에서, 카운트는 비-FF 심볼들의 개수일 수 있다. 상기 2가지 경우는 바람직하게 각 코드워드에 대해 수행된다. (하기 기술되는 바와 같이, 이는 도 9의 단계 771에서 수행되는 것과 거의 동일함).
도 7의 실시예는 소거된 페이지 손상 레벨의 정량화 없이 ECC 검사 방법을 사용한다. 이 경우, 소거된 페이지에서 허용된 제로 비트들(Z)의 개수는 ECC 방법이 사용되는 지에 따라 고정된다. 예를 들어, BCH가 사용된다면, 모두 FF 상태로 정정될 소거된 페이지에 대한 소거된 비트들의 최대 개수 Z는 다음과 같다.
Z=(정정가능한 코드워드당 비트들의 최대 개수) ×
(섹터 (또는 다른 데이터 단위)당 코드워드의 개수).
리드 솔로몬에 있어서, 대응 수학식은 다음과 같다.
Z=(정정가능한 코드워드당 심볼들의 개수) ×
(심볼당 비트) ×
(섹터 (또는 다른 데이터 단위)당 코드워드).
특정 실시예에서, 허용의 기준(criterion)은 각 코드워드에서 비소거된 비트들(BCH의 경우) 또는 심볼들(리드 솔로몬의 경우)의 어떤 허용 개수 Z를 초과하지 않는 것이 될 수 있다. 여기에서, Z는 정정가능한 비트들 또는 심볼들의 개수와 동일하다. 도 8 및 9에 도시된 실시예들은 소거된 페이지 손상의 레벨의 정량화를 허용한다.
도 8에 도시된 실시예는 전술한 방법에 기초하여 ECC 검사를 포함하며, 소거된 페이지의 손상 레벨의 정량화를 포함한다. 소거된 페이지에서 허용된 제로 비트들(Z)의 개수는 ECC 알고리즘에 의해 식별된다. 예를 들어, BCH는 정정할 수 있는 비트 에러들의 개수를 제공한다. 리드 솔로몬은 정정가능한 멀티-비트 심볼들의 개수를 제공하며, 어느 경우에, 손상의 레벨이 손상된 심볼의 개수에 근거하여 허용가능한 것으로 검출될 수 있다. 만약 섹터가 하나 이상의 코드워드들로 구성되어 있으면, 섹터의 양호성은 가장 불량하고 가장 손상된 코드워드에 의해 규정될 수 있다.
도 7과 비교하여 도 8의 새로운 부분은 에러 검출 루틴(750)의 서브-절차(770)에서 나타나는데, 이 실시예에서 이 절차(770)는 반전된 데이터를 위한 새로운 신드롬을 생성하는 단계 753의 바로 다음에 위치된다. 도 8의 다른 단계들(절차(710))를 건너뛰는 옵션 및 단계 711의 위치 지정을 포함함)은 도 7에 대해 전술한 바와 기본적으로 동일하게 설정될 수 있다. 그러나, 소거 페이지 패턴이 모두 0에 대응하는 경우, 단계 751에서의 반전은 손상 레벨의 정량화를 허용하기 전에는 필요하지 않다(더 상세하게, 만약 소거된 페이지가 반전되는 경우에만 유효한 코드워드를 생성하면 반전 단계는 포함되어야 한다).
단계 771은 전술한 바와 같이, 손상 레벨을 정량화한다. 이 실시예에서, 단계 757은 정정된 페이지가 소거되었는 지를 판단하기 위해 사용되며, 단계 771은 모두 제로일 수 있지만 또한 임의의 다른 코드워드일 수 있는 가장 가까운 유효한 코드워드에 관련있는 에러량을 정량화한다.
단계 773은 레벨이 허용가능한 한계 내에 있는 지를 판단한다. 만약 그렇지 않다면, 에러는 정정 불가능하게 높은 것으로 간주되며 루틴은 데이터를 정정하려는 시도도 없이 단계 759로 바로 진행한다. 만약 레벨이 허용 가능한 것으로 판단되면, 프로세스는 단계 755로 진행할 수 있으며, 소거된 섹터가 발견되면 단계 763에서 손상 레벨을 포함하게 되는 점을 제외하고는 도 7과 유사하게 계속된다. 본 실시예에서, 단계 763이 단계 711으로부터 바로 진행된다면, 손상 레벨은 없다.
도 8의 변형에서, 단계 771은 단계 755의 일부일 수 있다. 이와 같이, 손상의 정량화는 정정이 완료될 때 완료되며, 그에 따라 결합된 결과는 비트 또는 심볼의 개수가 정정되는 결과를 가져온다. 만약 단계 771 및 775가 결합된다면, 단계 773은 결합된 단계 771/755 이후에 위치된다.
도 9는 소거된 페이지의 손상 레벨의 정량화를 포함하는 제2 예시적인 실시예를 나타낸다. 도 9의 루틴은 다른 실시예에 대해 전술한 바와 같이, 달라진 절차(750)로 진행하기 전에 최초의 선택적 절차(710)로부터 다시 시작한다. 도 9는 소거된 페이지 손상의 레벨의 정량화를 포함하는데, 이는 도 8에 개시된 것과 유사하지만 ECC 검사 기반 방법 없이 수행될 수 있다. 대신에, 소거된 페이지에서 허용된 제로 비트(Z)의 개수는 예컨대, 제로 비트(BCH) 또는 모두 제로가 아닌(non-all-zero) 심볼들을 카운트함으로써 식별된다.
도 9의 프로세스는 전술한 실시예에서와 같이 선택적 절차(710)에서 시작한다. 또한, 전술한 바와 같이, 절차(710)의 시작 또는 종료에 위치될 수 있다. 만약 단계 711이 데이터에서 제로 비트의 개수를 카운트할 수 있는 하드웨어에 의해 수행되면, 단계 761은 시스템이 단지 제로 비트의 최초 개수 및 에러 정정에 의해 토글된(toggled) 1 비트의 개수를 아는 것을 필요로 하기 때문에 스킵(skip)될 수 있다. 만약 이들 개수들이 동일하다면, 페이지는 모두 0를 갖는다. 이는 정정 동안 비트들을 토글하는 BCH 기반 코드에 대해 용이하게 구현된다. 심볼을 정정하는 리드 솔로몬에서, 카운트는 비-FF 심볼들의 개수일 수 있다. 상기 2가지 경우는 바람직하게 각 코드워드에 대해 수행된다.
도 9의 실시예에서, ECC 알고리즘이 자체적으로 사용되지 않지만, ECC 알고리즘 특징들에 대하여 알고는 있다. 카운팅은 하드웨어(컨트롤러 또는 메모리의 경우) 또는 펌웨어에 의해 수행될 수 있다. 동시에, 손상 레벨은 도 8의 단계들 751 내지 753을 필요로 하지 않고 도 9의 단계 771에서 정량화된다. 손상 레벨은 단계 771에서 정량화되면, 그 용인도는 단계 773에서 전술한 바와 같이 결정된다. 만약 레벨이 용인도 제한을 초과하지 않으면, 데이터는 정정 불가능한 량의 에러를 갖는 것으로 간주된다.
만약 이 에러량이 단계 773에서 허용가능하다고 판단되면 단계 771이 이미 소거된 섹터 패턴에 비해 결함을 갖는 비트 또는 심볼의 개수를 결정하였으므로, 바로 모두 0들로 정정될 수 있다. 동시에, 도 8의 단계들 755 및 757은 중복되므로 흐름도로부터 제거되는 반면, 단계 761은 현재 데이터를 정정된 값으로 설정하는 단계이다. 도 8과 달리, 단계 757은 정정된 페이지가 소거되었는 지를 판단하는데 요구되지 않는다.
상기 설명은 소거된 섹터를 검출하는 것에 기반하였으며, 이 때 소거됨은 모든 FF들의 패턴에 대응하며, ECC는 리드 솔로몬 또는 BCH 알고리즘에 기반한다. 전술한 바와 같이, 이들 방법들은 당업자에게 명백한 바와 같이 다른 ECC 알고리즘으로 확장될 수 있다. 또한, 이들 기술들이 데이터의 다른 패턴 예컨대, 다른 메모리 타입에서 발생할 수 있는 모두 0들로 구성된 소거된 페이지를 검출하는 데에 적용될수 있음이 명백하다.
다른 메모리 타입과 관련하여, 전술한 바와 같이, 본 발명은 예시적인 실 시예의 NAND 형 플래시 메모리에 적용될 수 있을 뿐만 아니라 다른 아키텍쳐 및 메모리 기술, 예컨대, 2004년 5월 7일 출원된 미국 출원 제10/841,379에 개시된 것에도 적용될 수 있다. 예컨대, 다른 EEPROM 또는 전자 저장 셀은 예컨대, 웰 소거를 갖는 NOR형 플래시 메모리에 이익이 될 수 있다. 이는 저장 엘리먼트가 플로팅 게이트 트랜지스터가 아닌 경우, 예컨대, 2002년 10월 25일 출원된 Eliyahou Harari, George Samachisa, Jack H. Yuan, 및 Daniel C. Guterman에 의한 "Multi-State Non-Volatile Integrated Circuit Memory Systems That Employ Dielectric Storage Elements"라는 명칭의 미국 출원에 개시된 종류의 유전체 저장 엘리먼트로 유사하게 확장될 수 있다. 이제까지 설명이 메모리 장치를 위해 플로팅 게이트 EEPROM 또는 FRASH 셀 등의 전하 저장 장치를 사용하는 실시예들에 집중되었더라도, 다른 실시예들 예컨대, Eitan의 미국 특허 제5,768,192호 및 Sato et al.에 의한 미국 특허 제4,630,086호에 각각 개시된 것과 같은 NROM 및 MNOS 셀 및 Gallagher et al.의 미국 특허 제5,991,193호 및 Shimizu et al.의 미국 특허 5,892,706호에 각각 개시된 것과 같은 자기 RAM 또는 FLASH 셀들에 적용될 수 있다.
본 발명의 다양한 측면이 특정 실시예에 대하여 설명되었더라도 당업자는 본 발명이 첨부된 청구의 범위의 전체 범위 내에서 보호됨을 이해할 것이다.

Claims (32)

  1. 메모리의 데이터 단위가 소거되었는 지를 판단하는 방법에 있어서,
    상기 데이터 단위의 데이터 내용을 반전하는 단계와,
    상기 반전된 데이터를 위한 에러 정정 코드 신드롬을 생성하는 단계와,
    상기 신드롬을 이용하여 상기 반전된 데이터 내용에 대해 데이터 정정을 수행하는 단계와,
    정정된 반전된 데이터 내용에 기초하여 데이터 단위의 데이터 내용이 소거되었는 지를 판단하는 단계를 포함하는 것을 특징으로 하는 방법.
  2. 제1항에 있어서, 상기 데이터 단위는 데이터 섹터인 것을 특징으로 하는 방법.
  3. 제1항에 있어서, 상기 데이터 내용을 반전하는 단계는 관련 ECC 필드를 반전하는 단계를 포함하는 것을 특징으로 하는 방법.
  4. 제1항에 있어서, 상기 에러 정정 코드는 리드 솔로몬 알고리즘을 이용하는 것을 특징으로 하는 방법.
  5. 제1항에 있어서, 상기 에러 정정 코드는 BCH 알고리즘을 이용하는 것을 특 징으로 하는 방법.
  6. 제1항에 있어서, 상기 방법은 펌웨어에 의해 실행되는 것을 특징으로 하는 방법.
  7. 제1항에 있어서, 상기 데이터 내용을 반전하는 단계 이전에, 상기 데이터 내용이 소거된 상태에 대응하는 지의 초기 판단을 수행하는 것을 특징으로 하는 방법.
  8. 제7항에 있어서, 상기 초기 판단은 메모리 버스에 들어오는 데이터를 검사함으로써 하드웨어적으로 수행되는 것을 특징으로 하는 방법.
  9. 제1항에 있어서, 상기 데이터 내용을 반전하는 단계 이전에, 데이터 단위가 유효한 비소거된 데이터를 포함하는 지를 판단하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  10. 제9항에 있어서, 상기 데이터 단위가 유효한 비소거된 데이터를 포함하는 지를 판단하는 단계는
    데이터 단위의 내용에 대해 데이터 정정 동작을 수행하는 단계를 포함하는 것을 특징으로 하는 방법.
  11. 메모리의 데이터 단위를 취급하는 방법에 있어서,
    상기 데이터 단위의 내용의 손상 레벨을 그 관련 에러 정정 코드에 기초하여 정량화하는 단계와,
    상기 손상 레벨이 허용가능한 지를 판단하는 단계와,
    상기 손상 레벨이 허용가능하다고 판단한 것에 응답하여 데이터 내용을 정정하는 단계와,
    상기 정정된 데이터 내용에 기초하여 상기 데이터 단위의 데이터 내용이 소거되었는 지를 판단하는 단계를 포함하는 것을 특징으로 하는 방법.
  12. 제11항에 있어서, 상기 손상 레벨을 정량화하는 단계 이전에, 상기 데이터 내용에 대한 에러 정정 코드 신드롬을 생성하는 단계를 더 포함하며,
    상기 데이터 내용을 정정하는 단계는 상기 신드롬을 이용하여 상기 데이터 내용에 대해 수행되며,
    상기 데이터 단위의 데이터 내용이 소거되었는 지를 판단하는 단계는 상기 정정된 데이터 내용에 기반하여 수행되는 것을 특징으로 하는 방법.
  13. 제12항에 있어서, 상기 데이터 내용에 대한 에러 정정 코드 신드롬을 생성하는 단계 이전에, 상기 데이터 단위의 데이터 내용을 반전하는 단계를 더 포함하며,
    상기 에러 정정 코드 신드롬은 반전된 형태의 데이터 내용을 이용하여 생성되며, 상기 데이터 내용을 정정하는 단계는 상기 신드롬을 이용하여 상기 반전된 형태의 데이터 내용에 대해 수행되며,
    상기 데이터 단위의 데이터 내용이 소거되었는 지를 판단하는 단계는 상기 반전된 형태의 데이터 내용에 기반하여 수행되는 것을 특징으로 하는 방법.
  14. 제13항에 있어서, 상기 데이터 내용을 반전하는 단계는 관련 ECC 필드를 반전하는 단계를 포함하는 것을 특징으로 하는 방법.
  15. 제12항에 있어서, 상기 데이터 내용에 대한 상기 에러 정정 코드 신드롬을 생성하는 단계 이전에, 상기 데이터 내용이 소거된 상태에 대응하는 지의 초기 판단을 수행하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  16. 제15항에 있어서, 상기 초기 판단은 메모리 버스에 들어오는 데이터를 검사함으로써 하드웨어적으로 수행되는 것을 특징으로 하는 방법.
  17. 제12항에 있어서, 상기 데이터 내용에 대한 상기 에러 정정 코드 신드롬을 생성하는 단계 이전에, 데이터 단위가 유효한 비소거된 데이터를 포함하는 지를 판단하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  18. 제17항에 있어서, 상기 데이터 단위가 유효한 비소거된 데이터를 포함하는 지를 판단하는 단계는
    데이터 단위의 내용에 대해 데이터 정정 동작을 수행하는 단계를 포함하는 것을 특징으로 하는 방법.
  19. 제11항에 있어서, 상기 데이터 단위는 데이터 섹터인 것을 특징으로 하는 방법.
  20. 제11항에 있어서, 상기 에러 정정 코드는 리드 솔로몬 알고리즘을 이용하는 것을 특징으로 하는 방법.
  21. 제11항에 있어서, 상기 에러 정정 코드는 BCH 알고리즘을 이용하는 것을 특징으로 하는 방법.
  22. 제11항에 있어서, 상기 방법은 펌웨어에 의해 실행되는 것을 특징으로 하는 방법.
  23. 메모리의 데이터 단위를 취급하는 방법에 있어서,
    상기 데이터 단위의 내용의 손상 레벨을 그 관련 에러 정정 코드에 기초하여 결정하여 정량화하는 단계와,
    상기 손상 레벨이 허용가능한 지를 판단하는 단계를 포함하는 것을 특징으로 하는 방법.
  24. 제23항에 있어서, 상기 손상 레벨이 허용가능하다고 판단한 것에 응답하여 데이터 내용을 정정하는 단계를 더 포함하는 것을 특징으로 하는 방법
  25. 제23항에 있어서, 상기 손상 레벨을 결정하여 정량화하는 단계 이전에, 상기 데이터 내용이 소거된 상태에 대응하는 지의 초기 판단을 수행하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  26. 제25항에 있어서, 상기 초기 판단은 메모리 버스에 들어오는 데이터를 검사함으로써 하드웨어적으로 수행되는 것을 특징으로 하는 방법.
  27. 제23항에 있어서, , 상기 손상 레벨을 결정하여 정량화하는 단계 이전에, 데이터 단위가 유효한 비소거된 데이터를 포함하는 지를 판단하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  28. 제27항에 있어서, 상기 데이터 단위가 유효한 비소거된 데이터를 포함하는 지를 판단하는 단계는
    데이터 단위의 내용에 대해 데이터 정정 동작을 수행하는 단계를 포함하는 것을 특징으로 하는 방법.
  29. 제23항에 있어서, 상기 데이터 단위는 데이터 섹터인 것을 특징으로 하는 방법.
  30. 제23항에 있어서, 상기 에러 정정 코드는 리드 솔로몬 알고리즘을 이용하는 것을 특징으로 하는 방법.
  31. 제23항에 있어서, 상기 에러 정정 코드는 BCH 알고리즘을 이용하는 것을 특징으로 하는 방법.
  32. 제23항에 있어서, 상기 방법은 펌웨어에 의해 실행되는 것을 특징으로 하는 방법.
KR1020077015321A 2004-12-22 2005-12-15 소거된 섹터 검출 메커니즘 KR101368375B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US11/020,345 2004-12-22
US11/020,345 US7437653B2 (en) 2004-12-22 2004-12-22 Erased sector detection mechanisms
PCT/US2005/046572 WO2006069235A1 (en) 2004-12-22 2005-12-15 Erased sector detection mechanisms

Publications (2)

Publication Number Publication Date
KR20070099586A true KR20070099586A (ko) 2007-10-09
KR101368375B1 KR101368375B1 (ko) 2014-02-28

Family

ID=36263993

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020077015321A KR101368375B1 (ko) 2004-12-22 2005-12-15 소거된 섹터 검출 메커니즘

Country Status (10)

Country Link
US (2) US7437653B2 (ko)
EP (2) EP1829049B1 (ko)
JP (1) JP5236949B2 (ko)
KR (1) KR101368375B1 (ko)
CN (1) CN100589206C (ko)
AT (1) ATE450044T1 (ko)
DE (1) DE602005017936D1 (ko)
IL (1) IL184105A0 (ko)
TW (1) TW200701238A (ko)
WO (1) WO2006069235A1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8381085B2 (en) 2009-09-04 2013-02-19 Samsung Electronics Co., Ltd. Semiconductor memory device and data processing method thereof
US8429485B2 (en) 2008-09-12 2013-04-23 Samsung Electronics Co., Ltd. Method and apparatus for detecting free page and a method and apparatus for decoding error correction code using the method and apparatus for detecting free page

Families Citing this family (141)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7366826B2 (en) * 2004-12-16 2008-04-29 Sandisk Corporation Non-volatile memory and method with multi-stream update tracking
US7386655B2 (en) 2004-12-16 2008-06-10 Sandisk Corporation Non-volatile memory and method with improved indexing for scratch pad and update blocks
US7412560B2 (en) * 2004-12-16 2008-08-12 Sandisk Corporation Non-volatile memory and method with multi-stream updating
US7315916B2 (en) * 2004-12-16 2008-01-01 Sandisk Corporation Scratch pad block
WO2007132452A2 (en) 2006-05-12 2007-11-22 Anobit Technologies Reducing programming error in memory devices
WO2007132457A2 (en) 2006-05-12 2007-11-22 Anobit Technologies Ltd. Combined distortion estimation and error correction coding for memory devices
WO2007132453A2 (en) 2006-05-12 2007-11-22 Anobit Technologies Ltd. Distortion estimation and cancellation in memory devices
WO2007132456A2 (en) 2006-05-12 2007-11-22 Anobit Technologies Ltd. Memory device with adaptive capacity
US7355892B2 (en) * 2006-06-30 2008-04-08 Sandisk Corporation Partial page fail bit detection in flash memory devices
US8060806B2 (en) 2006-08-27 2011-11-15 Anobit Technologies Ltd. Estimation of non-linear distortion in memory devices
US20080072119A1 (en) * 2006-08-31 2008-03-20 Rodney Rozman Allowable bit errors per sector in memory devices
CN101601094B (zh) 2006-10-30 2013-03-27 苹果公司 使用多个门限读取存储单元的方法
WO2008053472A2 (en) 2006-10-30 2008-05-08 Anobit Technologies Ltd. Reading memory cells using multiple thresholds
EP2074627B1 (en) * 2006-11-27 2010-09-15 Sandisk Corporation Segmented bitscan for verification of programming
US7545681B2 (en) * 2006-11-27 2009-06-09 Sandisk Corporation Segmented bitscan for verification of programming
US7440319B2 (en) * 2006-11-27 2008-10-21 Sandisk Corporation Apparatus with segmented bitscan for verification of programming
US7924648B2 (en) 2006-11-28 2011-04-12 Anobit Technologies Ltd. Memory power and performance management
US8151163B2 (en) 2006-12-03 2012-04-03 Anobit Technologies Ltd. Automatic defect management in memory devices
KR100847560B1 (ko) * 2006-12-11 2008-07-21 삼성전자주식회사 다운로드되는 펌웨어의 오류 정정을 위한 회로 및 방법
US7900102B2 (en) 2006-12-17 2011-03-01 Anobit Technologies Ltd. High-speed programming of memory devices
US8151166B2 (en) 2007-01-24 2012-04-03 Anobit Technologies Ltd. Reduction of back pattern dependency effects in memory devices
US7751240B2 (en) 2007-01-24 2010-07-06 Anobit Technologies Ltd. Memory device with negative thresholds
US8369141B2 (en) 2007-03-12 2013-02-05 Apple Inc. Adaptive estimation of memory cell read thresholds
US8001320B2 (en) 2007-04-22 2011-08-16 Anobit Technologies Ltd. Command interface for memory devices
US8429493B2 (en) 2007-05-12 2013-04-23 Apple Inc. Memory device with internal signap processing unit
US8234545B2 (en) 2007-05-12 2012-07-31 Apple Inc. Data storage with incremental redundancy
US7925936B1 (en) 2007-07-13 2011-04-12 Anobit Technologies Ltd. Memory device with non-uniform programming levels
US8259497B2 (en) 2007-08-06 2012-09-04 Apple Inc. Programming schemes for multi-level analog memory cells
US8174905B2 (en) 2007-09-19 2012-05-08 Anobit Technologies Ltd. Programming orders for reducing distortion in arrays of multi-level analog memory cells
US7773413B2 (en) 2007-10-08 2010-08-10 Anobit Technologies Ltd. Reliable data storage in analog memory cells in the presence of temperature variations
US8000141B1 (en) 2007-10-19 2011-08-16 Anobit Technologies Ltd. Compensation for voltage drifts in analog memory cells
US8068360B2 (en) 2007-10-19 2011-11-29 Anobit Technologies Ltd. Reading analog memory cells using built-in multi-threshold commands
US8527819B2 (en) 2007-10-19 2013-09-03 Apple Inc. Data storage in analog memory cell arrays having erase failures
KR101509836B1 (ko) 2007-11-13 2015-04-06 애플 인크. 멀티 유닛 메모리 디바이스에서의 메모리 유닛의 최적화된 선택
US8225181B2 (en) 2007-11-30 2012-07-17 Apple Inc. Efficient re-read operations from memory devices
US8209588B2 (en) 2007-12-12 2012-06-26 Anobit Technologies Ltd. Efficient interference cancellation in analog memory cell arrays
US8456905B2 (en) 2007-12-16 2013-06-04 Apple Inc. Efficient data storage in multi-plane memory devices
US8085586B2 (en) 2007-12-27 2011-12-27 Anobit Technologies Ltd. Wear level estimation in analog memory cells
US8156398B2 (en) 2008-02-05 2012-04-10 Anobit Technologies Ltd. Parameter estimation based on error correction code parity check equations
US7924587B2 (en) 2008-02-21 2011-04-12 Anobit Technologies Ltd. Programming of analog memory cells using a single programming pulse per state transition
US7864573B2 (en) 2008-02-24 2011-01-04 Anobit Technologies Ltd. Programming analog memory cells for reduced variance after retention
US8230300B2 (en) 2008-03-07 2012-07-24 Apple Inc. Efficient readout from analog memory cells using data compression
US8400858B2 (en) 2008-03-18 2013-03-19 Apple Inc. Memory device with reduced sense time readout
US8059457B2 (en) 2008-03-18 2011-11-15 Anobit Technologies Ltd. Memory device with multiple-accuracy read commands
US7995388B1 (en) 2008-08-05 2011-08-09 Anobit Technologies Ltd. Data storage using modified voltages
US7924613B1 (en) 2008-08-05 2011-04-12 Anobit Technologies Ltd. Data storage in analog memory cells with protection against programming interruption
US8949684B1 (en) 2008-09-02 2015-02-03 Apple Inc. Segmented data storage
US8169825B1 (en) 2008-09-02 2012-05-01 Anobit Technologies Ltd. Reliable data storage in analog memory cells subjected to long retention periods
US8351290B1 (en) * 2008-09-12 2013-01-08 Marvell International Ltd. Erased page detection
KR101486424B1 (ko) * 2008-09-12 2015-01-26 삼성전자주식회사 에러 정정 회로, 에러 정정 회로를 구비하는 플래시 메모리시스템 및 에러 정정 회로의 동작 방법
US8482978B1 (en) 2008-09-14 2013-07-09 Apple Inc. Estimation of memory cell read thresholds by sampling inside programming level distribution intervals
US8000135B1 (en) 2008-09-14 2011-08-16 Anobit Technologies Ltd. Estimation of memory cell read thresholds by sampling inside programming level distribution intervals
US8239734B1 (en) 2008-10-15 2012-08-07 Apple Inc. Efficient data storage in storage device arrays
US8713330B1 (en) 2008-10-30 2014-04-29 Apple Inc. Data scrambling in memory devices
US8208304B2 (en) 2008-11-16 2012-06-26 Anobit Technologies Ltd. Storage at M bits/cell density in N bits/cell analog memory cell devices, M>N
US8291297B2 (en) * 2008-12-18 2012-10-16 Intel Corporation Data error recovery in non-volatile memory
US8248831B2 (en) 2008-12-31 2012-08-21 Apple Inc. Rejuvenation of analog memory cells
US8397131B1 (en) 2008-12-31 2013-03-12 Apple Inc. Efficient readout schemes for analog memory cell devices
US8924661B1 (en) 2009-01-18 2014-12-30 Apple Inc. Memory system including a controller and processors associated with memory devices
US8276042B2 (en) 2009-02-03 2012-09-25 Micron Technology, Inc. Determining sector status in a memory device
US8228701B2 (en) 2009-03-01 2012-07-24 Apple Inc. Selective activation of programming schemes in analog memory cell arrays
US8832354B2 (en) 2009-03-25 2014-09-09 Apple Inc. Use of host system resources by memory controller
US8259506B1 (en) 2009-03-25 2012-09-04 Apple Inc. Database of memory read thresholds
US8238157B1 (en) 2009-04-12 2012-08-07 Apple Inc. Selective re-programming of analog memory cells
US8479080B1 (en) 2009-07-12 2013-07-02 Apple Inc. Adaptive over-provisioning in memory systems
US8495465B1 (en) 2009-10-15 2013-07-23 Apple Inc. Error correction coding over multiple memory pages
US8677054B1 (en) 2009-12-16 2014-03-18 Apple Inc. Memory management schemes for non-volatile memory devices
US8694814B1 (en) 2010-01-10 2014-04-08 Apple Inc. Reuse of host hibernation storage space by memory controller
US8677203B1 (en) 2010-01-11 2014-03-18 Apple Inc. Redundant data storage schemes for multi-die memory systems
US8694853B1 (en) 2010-05-04 2014-04-08 Apple Inc. Read commands for reading interfering memory cells
US8572423B1 (en) 2010-06-22 2013-10-29 Apple Inc. Reducing peak current in memory systems
US8595591B1 (en) 2010-07-11 2013-11-26 Apple Inc. Interference-aware assignment of programming levels in analog memory cells
US9104580B1 (en) 2010-07-27 2015-08-11 Apple Inc. Cache memory for hybrid disk drives
US8767459B1 (en) 2010-07-31 2014-07-01 Apple Inc. Data storage in analog memory cells across word lines using a non-integer number of bits per cell
US8856475B1 (en) 2010-08-01 2014-10-07 Apple Inc. Efficient selection of memory blocks for compaction
US8694854B1 (en) 2010-08-17 2014-04-08 Apple Inc. Read threshold setting based on soft readout statistics
US11614893B2 (en) 2010-09-15 2023-03-28 Pure Storage, Inc. Optimizing storage device access based on latency
US9021181B1 (en) 2010-09-27 2015-04-28 Apple Inc. Memory management for unifying memory cell conditions by using maximum time intervals
US8713406B2 (en) 2012-04-30 2014-04-29 Freescale Semiconductor, Inc. Erasing a non-volatile memory (NVM) system having error correction code (ECC)
US9225356B2 (en) 2012-11-12 2015-12-29 Freescale Semiconductor, Inc. Programming a non-volatile memory (NVM) system having error correction code (ECC)
DE102013211077B4 (de) * 2013-06-13 2015-09-24 Infineon Technologies Ag Verfahren zum Testen eines Speichers und Speichersystem
TWI533311B (zh) * 2013-07-17 2016-05-11 慧榮科技股份有限公司 快閃記憶體裝置及其運作方法
JP6267497B2 (ja) * 2013-11-29 2018-01-24 ラピスセミコンダクタ株式会社 半導体メモリの制御装置及び不安定メモリ領域の検出方法
US9582354B2 (en) 2014-01-28 2017-02-28 Infineon Technologies Ag Apparatus and method for improving data storage by data inversion
US9213485B1 (en) 2014-06-04 2015-12-15 Pure Storage, Inc. Storage system architecture
US11399063B2 (en) 2014-06-04 2022-07-26 Pure Storage, Inc. Network authentication for a storage system
US9218244B1 (en) 2014-06-04 2015-12-22 Pure Storage, Inc. Rebuilding data across storage nodes
US9367243B1 (en) 2014-06-04 2016-06-14 Pure Storage, Inc. Scalable non-uniform storage sizes
US10114757B2 (en) 2014-07-02 2018-10-30 Pure Storage, Inc. Nonrepeating identifiers in an address space of a non-volatile solid-state storage
US8874836B1 (en) 2014-07-03 2014-10-28 Pure Storage, Inc. Scheduling policy for queues in a non-volatile solid-state storage
US9747229B1 (en) 2014-07-03 2017-08-29 Pure Storage, Inc. Self-describing data format for DMA in a non-volatile solid-state storage
US9483346B2 (en) 2014-08-07 2016-11-01 Pure Storage, Inc. Data rebuild on feedback from a queue in a non-volatile solid-state storage
US9558069B2 (en) 2014-08-07 2017-01-31 Pure Storage, Inc. Failure mapping in a storage array
US9495255B2 (en) 2014-08-07 2016-11-15 Pure Storage, Inc. Error recovery in a storage cluster
US9948615B1 (en) 2015-03-16 2018-04-17 Pure Storage, Inc. Increased storage unit encryption based on loss of trust
US10082985B2 (en) 2015-03-27 2018-09-25 Pure Storage, Inc. Data striping across storage nodes that are assigned to multiple logical arrays
US10178169B2 (en) 2015-04-09 2019-01-08 Pure Storage, Inc. Point to point based backend communication layer for storage processing
US10140149B1 (en) 2015-05-19 2018-11-27 Pure Storage, Inc. Transactional commits with hardware assists in remote memory
US10635307B2 (en) 2015-06-30 2020-04-28 International Business Machines Corporation Memory state indicator
US10884945B2 (en) 2015-06-30 2021-01-05 International Business Machines Corporation Memory state indicator check operations
US10248418B2 (en) 2015-06-30 2019-04-02 International Business Machines Corporation Cleared memory indicator
US11232079B2 (en) 2015-07-16 2022-01-25 Pure Storage, Inc. Efficient distribution of large directories
US10108355B2 (en) * 2015-09-01 2018-10-23 Pure Storage, Inc. Erase block state detection
US9768953B2 (en) 2015-09-30 2017-09-19 Pure Storage, Inc. Resharing of a split secret
US10853266B2 (en) 2015-09-30 2020-12-01 Pure Storage, Inc. Hardware assisted data lookup methods
US9843453B2 (en) 2015-10-23 2017-12-12 Pure Storage, Inc. Authorizing I/O commands with I/O tokens
US10007457B2 (en) 2015-12-22 2018-06-26 Pure Storage, Inc. Distributed transactions with token-associated execution
US10410724B2 (en) 2016-04-08 2019-09-10 SK Hynix Inc. Erase page indicator
US10216420B1 (en) 2016-07-24 2019-02-26 Pure Storage, Inc. Calibration of flash channels in SSD
US10203903B2 (en) 2016-07-26 2019-02-12 Pure Storage, Inc. Geometry based, space aware shelf/writegroup evacuation
US11422719B2 (en) 2016-09-15 2022-08-23 Pure Storage, Inc. Distributed file deletion and truncation
US10756816B1 (en) 2016-10-04 2020-08-25 Pure Storage, Inc. Optimized fibre channel and non-volatile memory express access
US10979223B2 (en) 2017-01-31 2021-04-13 Pure Storage, Inc. Separate encryption for a solid-state drive
US10528488B1 (en) 2017-03-30 2020-01-07 Pure Storage, Inc. Efficient name coding
US10944671B2 (en) 2017-04-27 2021-03-09 Pure Storage, Inc. Efficient data forwarding in a networked device
US11947814B2 (en) 2017-06-11 2024-04-02 Pure Storage, Inc. Optimizing resiliency group formation stability
US10884919B2 (en) 2017-10-31 2021-01-05 Pure Storage, Inc. Memory management in a storage system
US10860475B1 (en) 2017-11-17 2020-12-08 Pure Storage, Inc. Hybrid flash translation layer
US10467527B1 (en) 2018-01-31 2019-11-05 Pure Storage, Inc. Method and apparatus for artificial intelligence acceleration
US11494109B1 (en) 2018-02-22 2022-11-08 Pure Storage, Inc. Erase block trimming for heterogenous flash memory storage devices
US11436023B2 (en) 2018-05-31 2022-09-06 Pure Storage, Inc. Mechanism for updating host file system and flash translation layer based on underlying NAND technology
US11520514B2 (en) 2018-09-06 2022-12-06 Pure Storage, Inc. Optimized relocation of data based on data characteristics
US11500570B2 (en) 2018-09-06 2022-11-15 Pure Storage, Inc. Efficient relocation of data utilizing different programming modes
US11334254B2 (en) 2019-03-29 2022-05-17 Pure Storage, Inc. Reliability based flash page sizing
US11775189B2 (en) 2019-04-03 2023-10-03 Pure Storage, Inc. Segment level heterogeneity
US11099986B2 (en) 2019-04-12 2021-08-24 Pure Storage, Inc. Efficient transfer of memory contents
US11714572B2 (en) 2019-06-19 2023-08-01 Pure Storage, Inc. Optimized data resiliency in a modular storage system
US11281394B2 (en) 2019-06-24 2022-03-22 Pure Storage, Inc. Replication across partitioning schemes in a distributed storage system
US11188432B2 (en) 2020-02-28 2021-11-30 Pure Storage, Inc. Data resiliency by partially deallocating data blocks of a storage device
US11507297B2 (en) 2020-04-15 2022-11-22 Pure Storage, Inc. Efficient management of optimal read levels for flash storage systems
US11256587B2 (en) 2020-04-17 2022-02-22 Pure Storage, Inc. Intelligent access to a storage device
US11416338B2 (en) 2020-04-24 2022-08-16 Pure Storage, Inc. Resiliency scheme to enhance storage performance
US11474986B2 (en) 2020-04-24 2022-10-18 Pure Storage, Inc. Utilizing machine learning to streamline telemetry processing of storage media
US11768763B2 (en) 2020-07-08 2023-09-26 Pure Storage, Inc. Flash secure erase
US11681448B2 (en) 2020-09-08 2023-06-20 Pure Storage, Inc. Multiple device IDs in a multi-fabric module storage system
US11513974B2 (en) 2020-09-08 2022-11-29 Pure Storage, Inc. Using nonce to control erasure of data blocks of a multi-controller storage system
US11543992B2 (en) * 2020-12-09 2023-01-03 Western Digital Technologies, Inc. Decreasing physical secure erase times in solid state drives
US11487455B2 (en) 2020-12-17 2022-11-01 Pure Storage, Inc. Dynamic block allocation to optimize storage system performance
US11630593B2 (en) 2021-03-12 2023-04-18 Pure Storage, Inc. Inline flash memory qualification in a storage system
US11556416B2 (en) 2021-05-05 2023-01-17 Apple Inc. Controlling memory readout reliability and throughput by adjusting distance between read thresholds
US11847342B2 (en) 2021-07-28 2023-12-19 Apple Inc. Efficient transfer of hard data and confidence levels in reading a nonvolatile memory

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4458349A (en) * 1982-06-16 1984-07-03 International Business Machines Corporation Method for storing data words in fault tolerant memory to recover uncorrectable errors
JPS5955071A (ja) 1982-09-24 1984-03-29 Hitachi Micro Comput Eng Ltd 不揮発性半導体装置
JPS6050666A (ja) * 1983-08-29 1985-03-20 Hitachi Ltd 記録制御方式
US4604751A (en) * 1984-06-29 1986-08-05 International Business Machines Corporation Error logging memory system for avoiding miscorrection of triple errors
US4661955A (en) * 1985-01-18 1987-04-28 Ibm Corporation Extended error correction for package error correction codes
US5220568A (en) * 1988-05-31 1993-06-15 Eastman Kodak Company Shift correcting code for channel encoded data
KR960000616B1 (ko) 1993-01-13 1996-01-10 삼성전자주식회사 불휘발성 반도체 메모리 장치
US5798964A (en) 1994-08-29 1998-08-25 Toshiba Corporation FRAM, FRAM card, and card system using the same
US5691994A (en) * 1995-05-08 1997-11-25 Western Digital Corporation Disk drive with fast error correction validation
US5768192A (en) 1996-07-23 1998-06-16 Saifun Semiconductors, Ltd. Non-volatile semiconductor memory cell utilizing asymmetrical charge trapping
US5928370A (en) 1997-02-05 1999-07-27 Lexar Media, Inc. Method and apparatus for verifying erasure of memory blocks within a non-volatile memory structure
JPH10334697A (ja) * 1997-05-28 1998-12-18 Sony Corp 半導体記憶装置およびその誤り訂正方法
US6021463A (en) * 1997-09-02 2000-02-01 International Business Machines Corporation Method and means for efficiently managing update writes and fault tolerance in redundancy groups of addressable ECC-coded sectors in a DASD storage subsystem
US5991193A (en) 1997-12-02 1999-11-23 International Business Machines Corporation Voltage biasing for magnetic ram with magnetic tunnel memory cells
JP2000173289A (ja) * 1998-12-10 2000-06-23 Toshiba Corp エラー訂正可能なフラッシュメモリシステム
US6662334B1 (en) * 1999-02-25 2003-12-09 Adaptec, Inc. Method and device for performing error correction on ECC data sectors
JP2000348497A (ja) * 1999-06-08 2000-12-15 Toshiba Corp 半導体記憶装置
JP2001092723A (ja) * 1999-09-21 2001-04-06 Hitachi Ltd Ｅｃｃ制御回路及びそれを有するメモリシステム
JP2001167596A (ja) * 1999-12-09 2001-06-22 Toshiba Corp 不揮発性半導体記憶装置
JP4364384B2 (ja) * 2000-02-01 2009-11-18 富士通マイクロエレクトロニクス株式会社 短時間でイレーズ動作を行う不揮発性メモリ
JP2001345714A (ja) * 2000-06-01 2001-12-14 Matsushita Electric Ind Co Ltd 誤り訂正復号方法及びこれを記録した情報記録媒体
US7127646B1 (en) * 2000-06-07 2006-10-24 Lsi Logic Corporation System and method for generating real time errors for device testing
US6549467B2 (en) * 2001-03-09 2003-04-15 Micron Technology, Inc. Non-volatile memory device with erase address register
US6522580B2 (en) 2001-06-27 2003-02-18 Sandisk Corporation Operating techniques for reducing effects of coupling between storage elements of a non-volatile memory operated in multiple data states
JP4112849B2 (ja) * 2001-11-21 2008-07-02 株式会社東芝 半導体記憶装置
US6891690B2 (en) 2002-11-20 2005-05-10 International Business Machines Corporation On-drive integrated sector format raid error correction code system and method
US20040153902A1 (en) * 2003-01-21 2004-08-05 Nexflash Technologies, Inc. Serial flash integrated circuit having error detection and correction
JP2004234545A (ja) 2003-01-31 2004-08-19 Toshiba Corp 制御回路及びメモリコントローラ
JP3822171B2 (ja) * 2003-02-03 2006-09-13 株式会社東芝 不揮発性半導体メモリ装置及びその制御方法、不揮発性半導体メモリ装置システム及びその制御方法
US8064351B2 (en) * 2005-10-20 2011-11-22 Schrader Electronics, Ltd. Method for detecting and correcting data errors in an RF data link
US20070113143A1 (en) * 2005-10-25 2007-05-17 Yu Liao Iterative decoder with stopping criterion generated from error location polynomial

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8429485B2 (en) 2008-09-12 2013-04-23 Samsung Electronics Co., Ltd. Method and apparatus for detecting free page and a method and apparatus for decoding error correction code using the method and apparatus for detecting free page
US8381085B2 (en) 2009-09-04 2013-02-19 Samsung Electronics Co., Ltd. Semiconductor memory device and data processing method thereof

Also Published As

Publication number Publication date
US20060133141A1 (en) 2006-06-22
EP2154687B1 (en) 2013-10-23
US20090006929A1 (en) 2009-01-01
IL184105A0 (en) 2007-10-31
EP2154687A3 (en) 2010-08-18
US8327238B2 (en) 2012-12-04
US7437653B2 (en) 2008-10-14
CN101120417A (zh) 2008-02-06
CN100589206C (zh) 2010-02-10
WO2006069235A1 (en) 2006-06-29
ATE450044T1 (de) 2009-12-15
JP5236949B2 (ja) 2013-07-17
EP2154687A2 (en) 2010-02-17
EP1829049A1 (en) 2007-09-05
EP1829049B1 (en) 2009-11-25
JP2008525937A (ja) 2008-07-17
DE602005017936D1 (de) 2010-01-07
KR101368375B1 (ko) 2014-02-28
TW200701238A (en) 2007-01-01

Similar Documents

Publication Publication Date Title
KR101368375B1 (ko) 소거된 섹터 검출 메커니즘
KR100992985B1 (ko) 쓰기/삭제 중단 검출 메카니즘을 갖는 플래시 저장 시스템
US7616499B2 (en) Retention margin program verification
US7508720B2 (en) Systems for comprehensive erase verification in non-volatile memory
KR101904581B1 (ko) 고장난 워드 라인 스크린 및 데이터 복원을 갖는 비휘발성 저장장치
JP2008027511A (ja) 半導体記憶装置およびその制御方法
JP6131207B2 (ja) 半導体記憶装置
US7652918B2 (en) Retention margin program verification
CN106898378B (zh) 半导体存储装置及与非型快闪存储器的编程方法
US20160012916A1 (en) Semiconductor memory device and memory system
JP6293846B2 (ja) 半導体記憶装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
N231 Notification of change of applicant
AMND Amendment
J201 Request for trial against refusal decision
B701 Decision to grant
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20170119

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20180118

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20190116

Year of fee payment: 6