CN106898378B

CN106898378B - 半导体存储装置及与非型快闪存储器的编程方法

Info

Publication number: CN106898378B
Application number: CN201610140202.5A
Authority: CN
Inventors: 山内一贵
Original assignee: Winbond Electronics Corp
Current assignee: Winbond Electronics Corp
Priority date: 2015-12-17
Filing date: 2016-03-11
Publication date: 2021-03-02
Anticipated expiration: 2036-03-11
Also published as: CN106898378A; JP6115740B1; JP2017111846A; TWI602055B; TW201723840A

Abstract

本发明提供一种可改善编程不良的良率且进行不合格存储胞元的修复的半导体存储装置及与非型快闪存储器的编程方法。本发明的NAND型快闪存储器的编程方法包括以下步骤：对选择页面施加编程脉冲；判定选择页面的编程的合格与否；以及当判定为不合格时，在编程脉冲的施加次数未达到最佳次数的情况下，对选择页面进一步施加编程脉冲，在编程脉冲的施加次数达到最佳次数的情况下，若选择页面为预先指定的不合格位数，则判定为疑似合格。本发明可改善编程不良的良率且进行不合格存储胞元的修复。

Description

半导体存储装置及与非型快闪存储器的编程方法

技术领域

本发明涉及一种半导体存储装置，尤其涉及一种与非(NAND)型快闪存储器及其编程方法。

背景技术

在NAND型快闪存储器中，通过反复进行数据的编程或擦除，因穿隧绝缘膜的劣化而导致电荷保持特性恶化，或因由穿隧绝缘膜所捕获的电荷而产生阈值变动，从而引起位差错(bit error)。日本专利特开2010-152989号公报中作为此种位差错对策而搭载有差错检测校正(Error Checking Correction，ECC)电路。另外，日本专利特开2008-165805号公报中，揭示有一种关于在一个存储胞元存储多位(multibit)的数据的NAND型快闪存储器的多位的数据的差错校正方案。进而，日本专利特开2010-79486号公报中，揭示有一种快闪存储器，将校正的差错数为阈值以上的物理块作为警告块(warning block)而登记至表(table)，在数据写入时降低警告块的选择的优先位次。

图1表示以芯片搭载ECC电路的NAND型快闪存储器的主要部分。将自外部输入/输出端子输入的编程数据加载至页面缓冲器/读出(sense)电路10，经加载的编程数据经由转送电路20而转送至ECC电路30。转送电路20包含能够进行双向的数据转送的多个晶体管，各晶体管通过共用连接于栅极的控制信号TG而驱动。ECC电路30进行经转送的编程数据的运算，并生成用以差错检测校正的差错校正符号，将差错校正符号写回至页面缓冲器/读出电路10的规定区域。其次，在存储器阵列的选择页对由页面缓冲器/读出电路10所保持的编程数据及差错校正符号进行编程。

图2为现有的编程动作的流程。对选择页面的字线施加编程脉冲，对位线设定与编程数据相应的电压，且对选择页面施加编程脉冲(S10)。其次，进行选择页面的编程校验(verify)(S20)，从而判定选择页面的所有存储胞元的编程是否合格(S30)。在判定所有存储胞元的编程为合格的情况下，编程结束。于存在编程为不合格的存储胞元的情况下，判定编程脉冲的施加次数是否达到NMAX(S40)。此处，所谓NMAX，是指编程所容许的最大时间或编程所容许的最大编程脉冲的施加次数。在达到NMAX的情况下，将编程失败的状态告知于外部的控制器，且将所述块作为坏块(bad block)而进行管理。另一方面，若未达到NMAX，则依据增量步进编程脉冲(Incremental Step Program Pulse，ISPP)，生成比上一次的编程脉冲大ΔV的具有步进电压(step voltage)的编程脉冲(S50)，从而将该编程脉冲施加至选择页面。

在未利用搭载于外部的控制器等的ECC功能、或者未搭载ECC的快闪存储器中，编程校验的合格是以所有位的合格为前提。与此相对，在利用搭载于外部的控制器等的ECC功能、或者芯片搭载有ECC的快闪存储器中，即便在校验中存在一部分的不合格位(“0”编程不合格的存储胞元)，也能够通过以ECC修复所述情况来视作疑似合格。例如，若能够通过ECC来进行m位的差错检测校正，则理论上可最大修复m位的不合格位。当将可通过ECC来修复的最大位数设为Ncc、将在校验中可视作疑似合格的最大的不合格位数设为Np、将实际的不合格的位数设为Nf时，将Np以Ncc≧Np的方式进行设定，优选的是设定为Ncc＞Np。当Np≧Nf时，选择页面包含不合格位，但不合格位能够通过ECC来修复，故将校验判定为疑似合格。而且，当进行选择页面的读出时，选择页面中所包含的不合格位作为差错而被检测出，对该数据进行校正。

通过进行疑似合格的判定，减少编程失败或坏块，使良率提高，进而通过抑制编程脉冲的施加次数，可减少编程干扰。

然而，利用疑似合格的现有的编程方法存在如下所述般的课题。例如，当将直至k位的不合格位视作疑似合格时(Np＝k)，若在编程脉冲的施加次数达到NMAX之前，则校验时，在实际的不合格位数Nf小于可视作疑似合格的最大的不合格位数Np的时间点，编程自动结束。换言之，即便编程脉冲的施加次数充分小于NMAX，在可施加的次数方面仍存在余地，若Nf≦Np，则判定为疑似合格，编程结束。但是，在将编程设为不合格的存储胞元中，也存在可通过下一次的编程脉冲的施加而合格者，本来的话，此种存储胞元理想的是并非判定为不合格位，而是判定为合格位。若疑似合格中不合格位数多，则ECC的其他功能受到很大限制。

发明内容

本发明为解决此种现有的课题的发明，且目的在于提供一种可改善编程不良的良率且进行不合格存储胞元的修复的半导体存储装置。

本发明的NAND型快闪存储器的编程方法具有以下步骤：对选择页面施加编程脉冲；判定选择页面的编程的合格与否；以及当判定为不合格时，在编程脉冲的施加次数未达到小于编程的容许最大值的最佳值的情况下，对选择页面进一步施加编程脉冲，在编程脉冲的施加次数达到所述最佳值的情况下，若选择页面为预先指定的不合格位数，则判定为疑似合格。

本发明的NAND型快闪存储器的编程方法包括以下步骤：接收应编程的数据；判定利用所述应编程的数据而进行编程的位数是否为能够利用差错检测校正部件而修复的修复位数以下；利用所述差错检测校正部件来生成所述应编程的数据的差错校正符号；以及当判定利用所述应编程的数据而进行编程的位数为所述修复位数以下时，通过不在选择页面的普通区域进行编程，而在备用区域对所述差错校正符号进行编程来结束针对选择页面的编程。

本发明的半导体存储装置包括：存储器阵列；差错检测校正部件，生成应编程的数据的差错校正符号；以及编程部件，在所述存储器阵列的选择页面，对所述应编程的数据及所述差错校正符号进行编程，且所述编程部件执行如下处理：对选择页面施加编程脉冲，当判定选择页面的编程为不合格时，在编程脉冲的施加次数未达到小于编程的容许最大值的最佳值的情况下，对选择页面进一步施加编程脉冲，在编程脉冲的施加次数达到所述最佳值的情况下，若选择页面为预先指定的不合格位数，则判定为疑似合格。

本发明的半导体存储装置包括：存储器阵列；差错检测校正部件，生成应编程的数据的差错校正符号；以及编程部件，在所述存储器阵列的选择页面，对应编程的数据及所述差错校正符号进行编程，且所述编程部件在利用应编程的数据而进行编程的位数为能够利用所述差错检测校正部件而修复的修复位数以下时，通过不在选择页面的普通区域进行编程，而在备用区域对所述差错校正符号进行编程来结束选择页面的编程。

根据本发明，执行如下处理：当在编程的校验中判定为不合格时，在编程脉冲的施加次数未达到小于容许最大值的最佳值的情况下，进而施加编程脉冲，在编程脉冲的施加次数达到最佳值的情况下，若选择页面为预先指定的不合格位数，则判定为疑似合格，故至少直至编程脉冲达到最佳值为止，所有位的合格与否判定得到保证。由此，可自不合格判定将本来可合格的存储器胞元修复。

附图说明

图1为对现有的快闪存储器的ECC动作进行说明的图；

图2为对现有的快闪存储器的编程动作进行说明的流程图；

图3为表示本发明的实施例中的NAND型快闪存储器的整体的概略构成的图；

图4为表示本发明的实施例中的存储胞元阵列的NAND串的构成的电路图；

图5为对本发明的第1实施例中的快闪存储器的编程动作进行说明的流程图；

图6为对本发明的第1实施例的编程动作时的普通区域的ECC处理进行说明的图；

图7为对本发明的第1实施例的编程动作时的备用区域的ECC处理进行说明的图；

图8为对本发明的第1实施例的读出动作进行说明的流程图；

图9为对本发明的第2实施例中的快闪存储器的编程动作进行说明的流程图；

图10为对本发明的第3实施例中的快闪存储器的编程动作进行说明的流程图。

附图标记：

10：页面缓冲器/读出电路

20：转送电路

30：ECC电路

100：快闪存储器

110：存储器阵列

120：输入/输出缓冲器

130：ECC电路

140：地址寄存器

150：控制部

160：字线选择电路

170：页面缓冲器/读出电路

180：列选择电路

190：内部电压产生电路

300：普通区域

310：备用区域

311、312、313、314、315：区域

Ax：行地址信息

Ay：列地址信息

BLK(0)、BLK(1)、…、BLK(m-1)：存储块

GBL：位线

K：虚线

MC0～MC31：存储胞元

NU：串单元

P-0～P-7：外部输入/输出端子

110-0～110-7：I/O缓冲器

S10、S20、S30、S40、S50、S100、S110、S120、S130、S140、S150、S160、S170、S200、S210、S220、S230、S240、S250、S300、S310、S320：步骤

SGD、SGS：选择栅极线

SL：源极线

TD：位线选择晶体管

TG：控制信号

TS：源极线选择晶体管

Vers：擦除电压

Vpass：通过电压

Vpgm：写入电压

Vread：读出通过电压

WL：字线

具体实施方式

其次，参照附图来详细说明本发明的实施形态。此处，例示NAND型的快闪存储器作为优选形态。再者，应留意的是，附图中，为了便于理解而强调表示了各部分，与实际元件的比例并不相同。

将本发明的实施例中的快闪存储器的典型构成示于图3。但是，此处所示的快闪存储器的构成为例示，本发明未必限定于此种构成。本实施例的快闪存储器100包含以下而构成：存储器阵列110，其中多个存储胞元排列成矩阵状；输入/输出缓冲器120，连接于外部输入/输出端子I/O，保持输入/输出数据；ECC电路130，进行在存储器阵列110中进行编程的数据或自存储器阵列110读出的数据的差错检测校正；地址寄存器140，接收来自输入/输出缓冲器120的地址数据；控制部150，接收来自输入/输出缓冲器120的命令数据或来自外部的控制信号来控制各部；字线选择电路160，自地址寄存器140接收行地址信息Ax，对行地址信息Ax进行解码，并基于解码结果来进行块的选择及字线的选择等；页面缓冲器/读出电路170，保持自由字线选择电路160所选择的页面读出的数据，或保持针对所选择的页面的写入数据；列选择电路180，自地址寄存器140接收列地址信息Ay，对列地址信息Ay进行解码，并基于该解码结果来进行页面缓冲器/读出电路170内的数据的选择等；以及内部电压产生电路190，生成数据的读出、编程及擦除等所需的各种电压(写入电压Vpgm、通过电压Vpass、读出通过电压Vread、擦除电压Vers等)。

存储器阵列110具有沿列方向配置的m个存储块BLK(0)、存储块BLK(1)、…、存储块BLK(m-1)。接近存储块BLK(0)而配置有页面缓冲器/读出电路170。除此种构成以外，页面缓冲器/读出电路170也可配置于块的另一个端部或者两侧的端部。

在一个存储块中，如图4所示，形成多个将多个存储胞元串联连接而成的NAND串单元NU，在一个存储块内沿行方向排列有n+1个串单元NU。串单元NU包含：串联连接的多个存储胞元MCi(i＝0、1、…、31)；连接于作为其中一个端部的存储胞元MC31的漏极侧的选择晶体管TD；以及连接于作为其中另一个端部的存储胞元MC0的源极侧的选择晶体管TS，选择晶体管TD的漏极连接于相对应的一条位线GBL，选择晶体管TS的源极连接于共用的源极线SL。

存储胞元MCi的控制栅极连接于字线WLi，选择晶体管TD、选择晶体管TS的栅极连接于与字线WL并排的选择栅极线SGD、选择栅极线SGS。当字线选择电路160基于行地址信息Ax或经转换的地址信息来选择块时，经由块的选择栅极线SGS、选择栅极线SGD而选择性地对选择晶体管TD、选择晶体管TS进行驱动。图4表示典型的串单元的构成，但串单元也可在NAND串内包含一个或多个虚设胞元。

典型的是，存储胞元具有金属氧化物半导体结构，该MOS结构包括：作为N型扩散区域的源极/漏极，形成在P阱内；穿隧氧化膜，形成在源极/漏极间的沟道上；浮动栅极(电荷蓄积层)，形成在穿隧氧化膜上；以及控制栅极，经由电介质膜而形成在浮动栅极上。当在浮动栅极中未蓄积电荷时，即写入有数据“1”时，阈值处于负状态，存储胞元为常通(normallyon)。当浮动栅极中蓄积有电荷时，即写入有数据“0”时，阈值转变(shift)为正，存储胞元为常关(normally off)。但是，存储胞元可为存储1位(二进制数据)的单层胞元(SingleLevel Cell，SLC)型，也可为存储多位的多层胞元(Multi-level Cell，MLC)型。

表1为表示在快闪存储器进行各动作时施加的偏电压的一例的表。在读出动作时，对位线施加某正电压，对所选择的字线施加某电压(例如0V)，对非选择字线施加通过电压Vpass(例如4.5V)，对选择栅极线SGD、选择栅极线SGS施加正电压(例如4.5V)，使位线选择晶体管TD、源极线选择晶体管TS导通，对共用源极线施加0V。在编程(写入)动作时，对所选择的字线施加高电压的编程电压Vprog(15V～20V)，对非选择的字线施加中间电位(例如10V)，使位线选择晶体管TD导通，使源极线选择晶体管TS断开，将与数据“0”或“1”相应的电位供给至位线GBL。在擦除动作时，对块内的所选择的字线施加0V，对P阱施加高电压(例如20V)，将浮动栅极的电子抽出至基板，由此以块为单位来擦除数据。

表1

当在编程动作时经由输入/输出缓冲器120而输入数据Di被加载至页面缓冲器/读出电路170时，ECC电路130对自页面缓冲器/读出电路170转送的输入数据Di进行运算，来生成输入数据Di的差错检测校正所需的差错校正符号或奇偶检验位(parity bit)。ECC的运算例如利用汉明码(Hamming code)或里德·索罗门(Reed-Solomon)等公知的方法来进行，将所输入的k位或k字节的输入数据Di转换为p＝k+q。在本说明书中，将“q”称为输入数据Di的差错检测校正所需的差错校正符号或奇偶检验位。在一优选例中，ECC电路130将差错校正符号设置于页面缓冲器/读出电路170的备用区域。如此，在存储器阵列110的选择页面对页面缓冲器/读出电路170中所设置的输入数据Di与差错校正符号进行编程。

当在读出动作时自存储器阵列110的选择页面读出的数据由页面缓冲器/读出电路170保持时，ECC电路130基于自页面缓冲器/读出电路170转送的差错校正符号来进行读出数据的差错的检测、校正，在检测出差错的情况下，将校正的数据设置于页面缓冲器/读出电路170。而且，页面缓冲器/读出电路170中所保持的数据经由输入/输出缓冲器120而输出。

其次，参照图5的流程来对本发明的第1实施例中的编程动作进行说明。当控制部150经由输入/输出缓冲器120而接收编程命令时，开始用以编程的序列。经由输入/输出缓冲器120而输入数据Di被加载至页面缓冲器/读出电路170，继而，利用ECC电路130来进行输入数据Di的ECC处理(S100)。

在图6中表示ECC处理的一例。当快闪存储器100具有×8的外部输入/输出端子时，数据自外部输入/输出端子P-0～外部输入/输出端子P-7经由各I/O缓冲器110-1～I/O缓冲器110-7而被加载至页面缓冲器/读出电路170。页面缓冲器/读出电路170例如具有被分割为扇区0～扇区7这八个扇区的普通区域300，以及被分割为备用0、备用1、备用2、备用3这四个扇区的备用区域310。

普通区域300的一个扇区例如由256字节构成，在该情况下，普通区域300的八个扇区整体可保持约2K字节的编程数据。备用区域310的一个扇区例如由16字节构成，在该情况下，四个扇区(备用0～备用3)整体可保持64字节的数据。备用区域310的一个扇区例如具有：区域311，存储对包含不良存储胞元的坏块进行辨别的信息；区域312，存储与用户数据有关的信息；区域313、区域314，存储关于普通区域300的两个扇区的差错校正符号(奇偶检验位)；以及区域315，存储对备用区域310进行ECC运算时的差错校正符号(奇偶检验位)。备用区域310的备用0的区域313、区域314分别存储普通区域300的扇区0、扇区1的差错校正符号(奇偶检验位)，备用区域310的备用1的区域313、区域314存储普通区域300的扇区2、扇区3的差错校正符号(奇偶检验位)。同样地，备用区域310的备用2存储普通区域300的扇区4、扇区5的奇偶检验位，备用区域310的备用3存储普通区域300的扇区6、扇区7的奇偶检验位。

在普通区域300的一个扇区中分配有输入/输出缓冲器110-0～输入/输出缓冲器110-7，即，在一个外部输入/输出端子中分配有256位(256bit×8＝1扇区)。列选择电路180对编程动作时所接收的列地址信息Ay进行解码，并基于该解码结果来选择加载有外部输入/输出端子P-0～外部输入/输出端子P-7中所输入的数据的扇区。图6表示外部输入/输出端子P-0～外部输入/输出端子P-7所接收的数据依据列地址信息Ay而加载至扇区0的例子。

在此处所示的例子中，ECC电路130包含用以写入差错校正符号的写入电路。优选的是，ECC电路130可对与普通区域300的一个扇区相等的字节数的数据进行ECC运算。若普通区域300的一个扇区为256字节，则ECC电路对256字节的数据进行ECC运算，来生成对4位的差错进行校正的差错校正符号。

ECC电路130将所生成的差错校正符号写入至备用区域310的相对应的扇区的区域313或区域314。在图6所示的例子中，编程数据被加载至普通区域300的扇区0，故将差错校正符号写入至存储备用0的奇偶的区域313。

图7中例示备用区域310的数据的ECC处理。当对普通区域300的各扇区而结束ECC处理时，继而，对备用区域310的各扇区进行ECC处理。进行备用区域310的一个扇区内所包含的哪个数据的ECC处理是任意的，但在本例中，设为对区域312至区域314的数据进行ECC处理。因此，备用0的区域312至区域314的数据被转送至ECC电路130，通过ECC处理而生成的差错校正符号利用ECC电路130而被写入至备用0的区域315。对其他的备用1至备用3也进行同样的处理。

再次参照图5，当ECC处理结束时(S100)，开始针对存储器阵列110的编程。利用字线选择电路160而选择存储器阵列110的字线，对位线供给与由页面缓冲器/读出电路170所保持的数据相应的电压，并对选择页面施加编程脉冲(S110)。其次，进行编程校验(S120)，检查(check)编程有数据“0”的存储胞元的阈值是否为固定值以上。校验的结果为，若选择页面的所有位合格，则编程结束。另一方面，在所有位为不合格的情况下，控制部150判定编程脉冲的施加次数是否达到最佳次数Nop(S130)。

此处，所谓最佳次数Nop，为小于编程中所容许的编程脉冲的最大施加次数或最大编程时间、即NMAX的值，优选的是，在将存储胞元判定为编程不合格的情况下为应最小限度地施加的编程脉冲的次数。例如，在编程所容许的最大时间为700μs且将施加一次编程脉冲所需的时间设为50μs的情况下，NMAX＝700μs或NMAX＝14次。最佳次数Nop可基于典型的存储胞元为编程合格时的编程脉冲的施加次数而决定。例如，当利用统计的方法来算出施加至编程合格的存储胞元的编程脉冲的平均次数Nav时，最佳次数Nop可设定为Nop＝Nav。该最佳次数Nop例如能够利用自外部的控制器收到的命令等进行设定，所设定的值由控制部150的寄存器等保持。

控制部150在编程脉冲的施加次数未达到最佳次数Nop的情况下(S140)，依据ISPP，使比上一次大ΔV的编程脉冲施加至选择页面(S150)。另一方面，在编程脉冲的施加次数达到最佳次数Nop的情况下(S140)，控制部150进行判定选择页面是否为疑似合格的步骤(S160)。视作疑似合格的最大的不合格位数Np如上所述，为可通过ECC而修复的最大位数Ncc以下，若校验时的不合格位数、即在选择页面实际产生的不合格位数Nf为疑似合格的最大的不合格位数Np以下(Nf≦Np)，则判定为疑似合格(S160)。当判定为疑似合格时，编程动作结束，“0”不良的不合格位直接被存储于选择页面。

另一方面，当判定为未实现疑似合格时(S160)，控制部150判定编程脉冲的施加次数是否达到NMAX(S170)，若未达到，则依据ISPP进而将编程脉冲施加至选择页面(S150、S110)。在编程脉冲的施加次数达到NMAX的情况下，将编程失败的状态告知于外部的控制器，且将包含该选择页面的块作为坏块而进行管理。在该情况下，将作为坏块的辨别信息存储于备用区域的区域311。

其次，参照图8的流程来对自根据疑似合格而编程的页面读出数据时的动作进行说明。首先，选择存储器阵列110的页面，并由页面缓冲器/读出电路170读出该选择页面的数据(S200)。其次，由页面缓冲器/读出电路170的备用区域所保持的数据被转送至ECC电路130(S210)。例如，当进行扇区0的差错检测校正时，图6所示的备用0的数据被转送至ECC电路130。ECC电路130首先基于由区域315所保持的差错校正符号(奇偶)来进行由区域313、区域314所保持的数据的差错检测校正。

其次，页面缓冲器/读出电路170的普通区域的数据被转送至ECC电路130(S220)。例如，图6所示的扇区0的数据被转送至ECC电路130。ECC电路130基于备用0的区域313中所存储的差错校正符号来进行扇区0的数据的差错检测(S230)。假如在扇区0中包含疑似合格时的不合格位数，则该不合格位作为差错而被检测出。在ECC电路130检测出差错的情况下，将其校正为正确的数据，并将校正的数据设置于页面缓冲器/读出电路170(S240)。此种处理是以扇区为单位来进行(S250)。

如上所述，根据本实施例，当编程脉冲的施加次数达到最佳次数Nop时判定是否实现疑似合格，故不进行疑似合格直至最佳次数Nop，期间选择页面的所有位合格的判定得到保证。由此，现有的判定为不合格的存储胞元以合格的方式被修复的可能性高，通过ECC处理可确保以其他处理修复的位数的范围(margin)，同时可使编程成功的良率提高。

其次，参照图9的流程来对本发明的第2实施例的编程动作进行说明。第2实施例为在图2的流程中新追加步骤S300、步骤S310、步骤S320而成者。在编程动作时，控制部150基于所输入的编程数据来判定是否为疑似合格(S300)。此处，设为对均处于擦除的状态的存储胞元(数据均为“1”)进行选择页面的编程。在一个扇区的编程数据中所包含的数据“0”的位数为能够视作疑似合格的最大的不合格位数Np以下的情况下，控制部150判定为疑似合格，在并非如此的情况下，执行与图2的流程同样的处理。

在判定为疑似合格的情况下，由页面缓冲器/读出电路170所保持的编程数据被转送至ECC电路130，在此处实施ECC处理(S310)。ECC电路130将通过运算而生成的差错校正符号写入至页面缓冲器/读出电路的备用区域。其次，在选择页面的备用区域对由页面缓冲器/读出电路170所保持的差错校正符号进行编程。此时，选择页面的普通区域的存储胞元均保持数据“1”，对选择页面的普通区域的位线供给禁止编程的电压。当在备用区域对差错校正符号进行编程时，编程动作结束。因普通区域均为禁止编程，故邻接的位线间的耦合的影响等消失，与存在经编程的位线般的通常的编程相比，编程干扰特性得到改善。

视作疑似合格的页面的读出是与第1实施例时的读出同样地进行。即，自选择页面读出的数据由页面缓冲器/读出电路170保持。普通区域的数据均为“1”，编程数据具有不合格位数Np以下的数据“0”。ECC电路130接收页面缓冲器/读出电路170的备用区域的数据，基于其中所包含的差错校正符号，自普通区域的所有数据“1”中检测出差错位、即、应编程数据“0”的位，从而将数据“1”校正为数据“0”，并将其设置于页面缓冲器/读出电路170。

如上所述，根据第2实施例，在应编程的数据为能够利用ECC电路130而修复的位数以下的情况下，与通常的编程序列不同，通过不在普通区域对编程数据进行编程，而在备用区域仅对差错校正符号进行编程，普通区域中的编程干扰特性得到改善，同时可缩短编程时间。再者，在图9的步骤S320中，当在备用区域对差错校正符号进行编程时，与通常的编程同样地，也执行校验步骤，在该情况下，如图9的虚线K所示，也能够执行利用ISPP的编程例程。

其次，对本发明的第3实施例进行说明。第3实施例为将第1实施例与第2实施例组合而成，将其动作流程示于图10。图10的流程为在图5的流程中追加第2实施例的步骤S300、步骤S310、步骤S320而成的，其动作与第1实施例及第2实施例时的动作同样，故省略说明。在图10的步骤S320中，当在备用区域对差错校正符号进行编程时，与图9的情况同样地，也能够进行利用ISPP的编程序列，在该情况下，期望差错校正符号全部合格，故将最佳次数Nop设定为大于未实现疑似合格时的最佳次数Nop，能够提高判定为所有位合格的可能性，从而也能够使步骤S160中的疑似合格难以实现。

再者，NAND型快闪存储器以页面为单位进行编程，但所输入的编程数据的尺寸未必需要等于1页面，即，未必需要与图6所示的普通区域300的八个扇区的尺寸相等。例如编程数据的尺寸可为一个扇区的尺寸。通常，就编程干扰的观点而言，于容许在同一页面连续地进行编程的次数(编程数量(Number of Program，NOP))方面存在限制，能够与该NOP相应地分割一页面数据来进行编程。当NOP为4时，能够将一页面数据分为例如2扇区、1扇区、3扇区、2扇区而输入至快闪存储器100。

对本发明的优选实施形态进行了详述，但本发明并不限定于特定的实施形态，在权利要求书所记载的发明的主旨的范围内，能够进行各种变形、改变。

Claims

1.一种与非型快闪存储器的编程方法，其特征在于，包括以下步骤：

对选择页面施加编程脉冲；

判定所述选择页面的编程的合格与否；

当判定为不合格时，在所述编程脉冲的施加次数未达到小于编程的容许最大值的最佳值的情况下，对所述选择页面进一步施加所述编程脉冲，在所述编程脉冲的施加次数达到所述最佳值的情况下，若所述选择页面为预先指定的不合格位数，则判定为疑似合格；以及

当判定利用应编程的数据而进行编程的位数为修复位数以下时，生成应编程的数据的差错校正符号，在所述选择页面的备用区域对所述差错校正符号进行编程，并再对所述选择页面进一步施加所述编程脉冲。

2.根据权利要求1所述的与非型快闪存储器的编程方法，其特征在于，所述编程方法还包括以下步骤：在所述选择页面多于所述预先指定的不合格位数的情况下，判定所述编程脉冲的施加次数是否达到所述容许最大值，在未达到所述容许最大值的情况下，对所述选择页面进一步施加所述编程脉冲，在达到所述容许最大值的情况下，以编程失败的形式结束编程。

3.根据权利要求2所述的与非型快闪存储器的编程方法，其特征在于，所述容许最大值为所述选择页面的编程所容许的所述编程脉冲的最大施加次数。

4.根据权利要求1所述的与非型快闪存储器的编程方法，其特征在于，所述预先指定的不合格位数为能够通过差错检测校正而修复的位数以下。

5.根据权利要求1或2所述的与非型快闪存储器的编程方法，其特征在于，所述最佳值能够通过外部的控制器而设定。

6.根据权利要求1或2所述的与非型快闪存储器的编程方法，其特征在于，编程方法还包括以下步骤：

在所述选择页面对编程数据与所述差错校正符号进行编程。

7.一种与非型快闪存储器的编程方法，其特征在于，包括以下步骤：

接收应编程的数据；

对选择页面施加编程脉冲；

当判定为不合格时，在所述编程脉冲的施加次数未达到小于编程的容许最大值的最佳值的情况下，对所述选择页面进一步施加所述编程脉冲，在所述编程脉冲的施加次数达到所述最佳值的情况下，若所述选择页面为预先指定的不合格位数，则判定为疑似合格；

判定利用所述应编程的数据而进行编程的位数是否为能够利用差错检测校正部件而修复的修复位数以下；

利用所述差错检测校正部件来生成所述应编程的数据的差错校正符号；以及

在判定为所述疑似合格的情况下，当判定利用所述应编程的数据而进行编程的位数为所述修复位数以下时，在备用区域对所述差错校正符号进行编程，并对选择页面进一步施加所述编程脉冲。

8.根据权利要求7所述的与非型快闪存储器的编程方法，其特征在于，所述编程方法还包括以下步骤：当判定利用所述应编程的数据而进行编程的位数多于所述修复位数时，在所述选择页面的普通区域对所述应编程的数据进行编程。

9.一种与非型快闪存储器的编程方法，其特征在于，包括以下步骤：

接收应编程的数据；

利用所述差错检测校正部件来生成所述应编程的数据的差错校正符号；

当判定利用所述应编程的数据而进行编程的位数为所述修复位数以下时，在备用区域对所述差错校正符号进行编程，并对选择页面施加编程脉冲；以及

当判定利用所述应编程的数据而进行编程的位数多于所述修复位数时，在所述选择页面的普通区域对所述应编程的数据进行编程，

所述编程方法还包括以下步骤：

判定所述选择页面的编程的合格与否；以及

当判定为不合格时，在所述编程脉冲的施加次数未达到小于编程的容许最大值的最佳值的情况下，对所述选择页面进一步施加所述编程脉冲，在所述编程脉冲的施加次数达到所述最佳值的情况下，若所述选择页面为预先指定的不合格位数，则判定为疑似合格。

10.一种半导体存储装置，其特征在于，包括：

存储器阵列；

差错检测校正部件，生成应编程的数据的差错校正符号；以及

编程部件，在所述存储器阵列的选择页面，对所述应编程的数据及所述差错校正符号进行编程，且

所述编程部件执行如下处理：对所述选择页面施加编程脉冲，当判定所述选择页面的编程为不合格时，在所述编程脉冲的施加次数未达到小于编程的容许最大值的最佳值的情况下，对所述选择页面进一步施加所述编程脉冲，在所述编程脉冲的施加次数达到所述最佳值的情况下，若所述选择页面为预先指定的不合格位数，则判定为疑似合格，

当判定利用所述应编程的数据而进行编程的位数为修复位数以下时，所述差错检测校正部件将所述差错校正符号写入至备用区域，所述编程部件在所述备用区域对所述差错校正符号进行编程，并对所述选择页面进一步施加所述编程脉冲。

11.根据权利要求10所述的半导体存储装置，其特征在于，所述编程部件进而在所述选择页面多于所述预先指定的不合格位数的情况下，判定所述编程脉冲的施加次数是否达到所述容许最大值，在未达到所述容许最大值的情况下，对所述选择页面进一步施加所述编程脉冲，在达到所述容许最大值的情况下，以编程失败的形式结束编程。

12.根据权利要求10所述的半导体存储装置，其特征在于，所述预先指定的不合格位数为能够通过所述差错检测校正部件而修复的位数以下。

13.一种半导体存储装置，其特征在于，包括：

存储器阵列；

编程部件，在所述存储器阵列的选择页面，对所述应编程的数据及所述差错校正符号进行编程，

所述编程部件进而执行如下处理：

对所述选择页面施加编程脉冲；

当判定所述选择页面的编程为不合格时，在所述编程脉冲的施加次数未达到小于编程的容许最大值的最佳值的情况下，对所述选择页面进一步施加所述编程脉冲，在所述编程脉冲的施加次数达到所述最佳值的情况下，若所述选择页面为预先指定的不合格位数，则判定为疑似合格，且

在判定为所述疑似合格的情况下，所述编程部件在利用所述应编程的数据而进行编程的位数为能够利用所述差错检测校正部件而修复的修复位数以下时，在备用区域对所述差错校正符号进行编程，并对所述选择页面进一步施加所述编程脉冲。

14.根据权利要求13所述的半导体存储装置，其特征在于，所述编程部件进而在利用所述应编程的数据而进行编程的位数多于所述修复位数时，在所述选择页面的普通区域对所述应编程的数据进行编程。