JP2003036693A

JP2003036693A - 多値半導体メモリの誤り検出・訂正方法および誤り検出・訂正機能を有する多値半導体メモリ

Info

Publication number: JP2003036693A
Application number: JP2002045116A
Authority: JP
Inventors: Hideyuki Furukawa; 秀之古川
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2001-05-16
Filing date: 2002-02-21
Publication date: 2003-02-07

Abstract

(57)【要約】【課題】多値半導体メモリの誤り検出・訂正を、簡易
な手法で確実に実行する。【解決手段】２ビットのデータを保持する多値のメモ
リセルの各ビットを示すアドレスにそれぞれ対応する誤
り検出用の２進ビットアドレスが、１つのメモリセルに
対応する２つの２進ビットアドレスの各桁が互いに排他
的になるように割り当てられる。２進ビットアドレスの
各桁について、その桁が"０"である全ての２進ビットア
ドレスに対応するデータのパリティ符号と、その桁が"
１"である全ての２進ビットアドレスに対応するデータ
のパリティ符号とからなる第１パリティ符号が、書き込
みデータと読み出しデータとについてそれぞれ生成され
る。読み出しデータの第１パリティ符号が、書き込みデ
ータの第１パリティ符号と全て異なるときに、記憶して
いる２ビットのデータがともに誤りであるメモリセルが
一つ存在することが検出される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、１つのメモリセル
に複数のビット情報を記憶できる多値半導体メモリの誤
り検出・訂正技術に関する。

【０００２】

【従来の技術】一般に、半導体メモリは、１つのメモリ
セルに１ビットの情報を記憶している。フラッシュメモ
リ等の半導体メモリでは、データの書き込み時および読
み出し時に、それぞれメモリセルのアクセス単位毎に簡
単なエラー検出・訂正符号（ECC（Error Correcting Co
de））を生成し、これ等ECCを比較することで、１ビッ
トエラーの検出・訂正をしている。図２８および図２９
は、フラッシュメモリにおいて、１ビットの誤りを検出
・訂正をする方法を示している。説明を簡単にするため
に、メモリセルのアクセス単位（書き込み・読み出し単
位）が８ビット単位の場合について説明する。実際のフ
ラッシュメモリでは、例えば、4096ビット単位で読み出
し動作および書き込み動作が実行される。この例では、
ECCとして奇数パリティ符号が使用される。

【０００３】この例では、パリティ符号を生成するため
に２進ビットアドレスBAが使用される。２進ビットアド
レスBAは、各メモリセルを示す物理ビットアドレスPAを
２進表現したものである。対象となるメモリセルは８個
なので、２進ビットアドレスBAは、３ビットで構成され
る。以下、２進数で"10010110"の書き込みデータWDがメ
モリセルに書き込まれ、メモリセルから２進数で"10010
010"の読み出しデータRDが読み出される例について説明
する。すなわち、物理ビットアドレスPAが"2"のメモリ
セルで、データの誤りが発生する。

【０００４】図２９に示すように、パリティ符号P0-P5
のビット数は、２進ビットアドレスBAのビット数の２倍
の６ビットに設定される。パリティ符号P0は、２進ビッ
トアドレスBAの最下位桁が"0"である４つの２進ビット
アドレスBAに対応するデータから算出される。すなわ
ち、パリティ符号P0は、２進ビットアドレス"000"、"01
0"、"100"、"110"に対応する４つの物理ビットアドレ
ス"0"、"2"、"4"、"6"に読み書きされるデータを使用し
て生成される。

【０００５】パリティ符号P1は、２進ビットアドレスBA
の最下位桁が"1"である４つの２進ビットアドレスBAに
対応するデータから算出される。すなわち、パリティ符
号P1は、２進ビットアドレス"001"、"011"、"101"、"11
1"に対応する４つの物理ビットアドレス"1"、"3"、"
5"、"7"に読み書きされるデータを使用して生成され
る。同様に、パリティ符号P2、P4は、それぞれ２進ビッ
トアドレスBAの第２桁、第３桁（最上位桁）が"0"であ
る４つの２進ビットアドレスBAに対応するデータから算
出される。パリティ符号P3、P5は、それぞれ２進ビット
アドレスBAの第２桁、第３桁（最上位桁）が"1"である
４つの２進ビットアドレスBAに対応するデータのパリテ
ィである。

【０００６】このように、書き込み時のパリティ符号WP
の各ビットおよび読み出し時のパリティ符号RPの各ビッ
トは、図２８に示した書き込みデータWD（"10010110"）
のうちの所定の４ビットおよび読み出しデータRD（"100
10100"）のうちの所定の４ビットからそれぞれ求められ
る。パリティ符号P0-P5は、上述したように２進ビット
アドレスBAの各桁が"0"または"1"の場合についてそれぞ
れ生成される。このため、１ビットエラーが発生したと
き、パリティ符号WP、RPの各ビットを比較すると、パリ
ティ符号P0、P1の一方、パリティ符号P2、P3の一方、お
よびパリティ符号P4、P5の一方がそれぞれ反転してい
る。具体的には、図２９に示すように、下線を付した誤
りが発生した２進ビットアドレスBA（"010"）は、パリ
ティ符号P0、P1の一方、パリティ符号P2、P3の一方、お
よびパリティ符号P4、P5の一方にそれぞれ含まれる。し
たがって、パリティWP、RPにおける各パリティP0-P5の
排他的論理和（WP xor RP）において、パリティ符号P
0、P1、パリティ符号P2、P3、およびパリティ符号P4、P
5が互いに異なる場合、１ビットエラーが検出される。
このとき、エラーの発生した２進ビットアドレスBAは、
パリティ符号P5、P3、P1を並べた値（この例では"01
0"）になる。そして、このアドレスから読み出されたデ
ータを反転することで、誤りが訂正される。

【０００７】近時、フラッシュメモリが搭載される携帯
機器等では、扱うデータ量が増大してきており、さらな
る大容量のフラッシュメモリが要求されている。このた
め、１つのメモリセルに２ビットの情報を記憶できる４
値フラッシュメモリが開発されている。図３０は、１つ
のメモリセルに２ビットの情報を記憶できるフラッシュ
メモリにおいて、各データの論理値と閾値電圧VTHとの
関係を示している。

【０００８】例えば、メモリセルの閾値電圧VTHが基準
電圧V1より低いとき、メモリセルに保持されているデー
タは、"00"である。メモリセルの閾値電圧VTHが基準電
圧V1、V2の間にあるとき、メモリセルに保持されている
データは、"01"である。メモリセルの閾値電圧VTHが基
準電圧V2、V3の間にあるとき、メモリセルに保持されて
いるデータは、"10"である。メモリセルの閾値電圧VTH
が基準電圧V3より高いとき、メモリセルに保持されてい
るデータは、"11"である。この種のフラッシュメモリで
は、閾値電圧VTHに応じて異なるメモリセル電流を、複
数の基準電流と比較することで、メモリセルに保持され
ているデータが読み出される。

【０００９】

【発明が解決しようとする課題】２ビットの情報を記憶
できるメモリセルを有する４値フラッシュメモリでは、
メモリセルに欠陥が発生した場合、書き込み動作時に閾
値電圧の制御ができなくなる。このため、同じメモリセ
ルで２ビットエラーが発生する可能性が高い。したがっ
て、この種の多値フラッシュメモリにおいては、１ビッ
トエラーの検出・訂正を行うだけでは、不良を十分に救
済できない。上述した４値フラッシュメモリでは、従来
の２ビットエラーの検出・訂正の手法を取り入れること
で、誤りの検出・訂正効率は向上する。しかし、従来の
２ビットエラーの検出・訂正をする回路は、１ビットエ
ラーの検出・訂正をする回路よりかなり複雑になる。こ
のため、２ビットエラーの検出・訂正回路をフラッシュ
メモリに搭載した場合、チップサイズが増加し、製造コ
ストが上昇するという問題があった。また、２ビットエ
ラーの検出・訂正回路は、１ビットエラーの検出・訂正
回路に比べ、誤りの検出・訂正時間が長くなる。このた
め、今後高速に読み出しが可能な４値フラッシュメモリ
が開発された場合、読み出しサイクル時間内に誤りが訂
正できないおそれがある。

【００１０】また、１つのメモリセルに８値および１６
値を記憶する半導体メモリでは、それぞれ、３ビットエ
ラーおよび４ビットエラーが発生しやすい。しかし、従
来、１つの多値メモリセルで発生する複数ビット不良に
特化した誤り検出・訂正の手法は提案されていない。本
発明の目的は、１つのメモリセルに複数のビット情報を
記憶できる多値半導体メモリにおいて、誤りの検出およ
び誤りの訂正を簡易な手法で確実に実行することにあ
る。

【００１１】本発明の別の目的は、１つのメモリセルに
複数のビット情報を記憶できる多値半導体メモリにおい
て、チップサイズを増加させることなく、誤りの検出お
よび誤りの訂正を簡易な回路で実現することにある。

【００１２】

【課題を解決するための手段】請求項１の多値半導体メ
モリの誤り検出・訂正方法および請求項４の誤り検出・
訂正機能を有する多値半導体メモリでは、２ビットのデ
ータを保持する多値のメモリセルの各ビットを示すアド
レスにそれぞれ対応する誤り検出用の２進ビットアドレ
スが、１つのメモリセルに対応する２つの２進ビットア
ドレスの各桁が互いに排他的になるように割り当てられ
る。２進ビットアドレスの各桁について、その桁が"０"
である全ての２進ビットアドレスに対応する書き込みデ
ータのパリティ符号と、その桁が"１"である全ての２進
ビットアドレスに対応する書き込みデータのパリティ符
号とからなる第１パリティ符号が生成される。

【００１３】メモリセルからのデータの読み出し時に、
書き込みデータの第１パリティ符号を生成したときと同
じ組み合わせの２進ビットアドレスに対応する読み出し
データの第１パリティ符号が生成される。すなわち、デ
ータの読み出し時に、２進ビットアドレスの各桁につい
て、その桁が"０"である全ての２進ビットアドレスに対
応する読み出しデータの第１パリティ符号と、その桁
が"１"である全ての該２進ビットアドレスに対応する読
み出しデータの第１パリティ符号とが生成される。

【００１４】そして、読み出し時に生成した第１パリテ
ィ符号が、書き込み時に生成した第１パリティ符号と全
て異なるときに、記憶している２ビットのデータがとも
に誤りであるメモリセルが一つ存在することが検出され
る。２進ビットアドレスの割り当て、第１パリティ符号
の生成は、例えば、多値半導体メモリの第１生成回路に
より行われる。１つのメモリセルで発生した２ビットエ
ラーは、例えば、多値半導体メモリの第１検出回路によ
り検出される。

【００１５】１つのメモリセルに割り当てられる２進ビ
ットアドレスを全てのビットが互いに反転するように組
み合わせるだけで、１つのメモリセルで発生する２ビッ
トエラーを検出できる。このため、第１生成回路および
第１検出回路を簡易に形成できる。したがって、１つの
メモリセルに複数のビット情報を記憶できる多値半導体
メモリにおいて、誤りの検出および誤りの訂正を簡易な
手法で確実に実行できる。

【００１６】誤りの検出を簡易な回路で実現できるた
め、１つのメモリセルの２ビットエラーを検出する回路
を搭載しても、多値半導体メモリのチップサイズが増加
することはない。請求項２の多値半導体メモリの誤り検
出・訂正方法および請求項６の誤り検出・訂正機能を有
する多値半導体メモリでは、各メモリセルに誤り訂正用
の２進セルアドレスが割り当てられる。２進セルアドレ
スの各桁について、その桁が"０"または"１"のいずれか
である全ての２進セルアドレスに対応するメモリセルの
一方のビットに書き込まれるデータの第２パリティ符号
が生成される。記憶している２ビットのデータがともに
誤りであるメモリセルが一つ存在することを検出したと
きに、書き込みデータの第２パリティ符号を生成したと
きと同じ組み合わせの２進セルアドレスに対応するメモ
リセルの一方のビットから読み出されるデータの第２パ
リティ符号が生成される。

【００１７】書き込み時に生成した第２パリティ符号の
各ビットと読み出し時に生成した第２パリティ符号の各
ビットとの排他的論理和が求められる。求めた排他的論
理和がアドレスの各桁に割り当てられ、誤りが発生した
２進セルアドレスが判明する。誤りが発生したメモリセ
ルから読み出された２ビットのデータを反転すること
で、誤りが訂正される。

【００１８】２進セルアドレスの割り当て、第２パリテ
ィ符号の生成は、例えば、多値半導体メモリの第２生成
回路により行われる。１つのメモリセルで発生した２ビ
ットの誤りは、例えば、多値半導体メモリの第１訂正回
路により訂正される。メモリセルの一方のビットに対応
するデータを用いて第２パリティ符号が生成されるた
め、第２生成回路を簡易に形成できる。したがって、簡
易な回路で容易に１つのメモリセルの２ビットエラーを
訂正できる。

【００１９】誤りの訂正を簡易な回路で実現できるた
め、１つのメモリセルの２ビットエラーを訂正する回路
を搭載しても、多値半導体メモリのチップサイズが増加
することはない。請求項３の多値半導体メモリの誤り検
出・訂正方法および請求項８の誤り検出・訂正機能を有
する多値半導体メモリでは、書き込み時に生成した第１
パリティ符号および読み出し時に生成した第１パリティ
符号の排他的論理和が求められる。第１パリティ符号を
生成する際にそれぞれ着目した桁に対応する一対の排他
的論理和が、全て互いに反転しているとき、メモリセル
から読み出したデータのうち１ビットが誤りであること
が検出される。

【００２０】一対の排他的論理和の一方をアドレスの各
桁に割り当てることで、誤りが発生した２進ビットアド
レスが求められる。メモリセルから読み出されたデータ
のうち２進ビットアドレスに対応するデータを反転する
ことで、誤りが訂正される。１ビットエラーの検出は、
例えば、多値半導体メモリの第２検出回路により行われ
る。１ビットエラーの訂正は、例えば、多値半導体メモ
リの第２訂正回路により行われる。

【００２１】１つのメモリセルの２ビットエラーの検出
に用いた第１パリティ符号を流用して、１ビットエラー
の検出・訂正ができるため、１ビットエラーの検出・訂
正の機能を追加しても誤り検出・訂正の回路規模が増大
することはない。すなわち、多値半導体メモリのチップ
サイズが増加することはない。請求項５の誤り検出・訂
正機能を有する多値半導体メモリは、第１パリティ符号
の各ビットを２ビットデータに変換する変換回路と、２
ビットデータを前記第１パリティ符号として保持する多
値メモリセルとを有している。

【００２２】請求項７の誤り検出・訂正機能を有する多
値半導体メモリでは、第２パリティ符号の各ビットを２
ビットデータに変換する変換回路と、２ビットデータに
第２パリティ符号として保持する多値メモリセルとを有
している。第１パリティ符号および第２パリティ符号の
論理値（１ビット）を、多値に変換して保持しておくこ
とで、パリティ符号自体のエラーの発生確率を下げるこ
とができる。すなわち、多値メモリセルに記憶されるパ
リティ符号の信頼性を向上できる。この結果、誤り検
出、誤り訂正を確実に行うことができる。

【００２３】請求項９の多値半導体メモリの誤り検出・
訂正方法および請求項１３の誤り検出・訂正機能を有す
る多値半導体メモリでは、複数ビットのデータを保持す
るメモリセルからそれぞれ２ビットをビット対として選
択して複数の第１集合が構成される。そして、各第１集
合について、上述と同様に、メモリセルのビット対を示
す２つの２進第１アドレスが、これ等２進第１アドレス
の各桁を互いに排他的にして割り当てられる。次に、２
進第１アドレスの各桁について、その桁が"０"である全
ての該２進第１アドレスに対応する書き込みデータのパ
リティ符号と、その桁が"１"である全ての該２進第１ア
ドレスに対応する書き込みデータのパリティ符号とから
なる第１パリティ符号が生成される。

【００２４】メモリセルからのデータの読み出し時に生
成した第１パリティ符号が、書き込み時に生成した第１
パリティ符号と全て異なるときに、各第１集合に割り当
てられた領域において、ビット対のデータがともに誤り
であるメモリセルが一つ存在することが検出される。２
進第１アドレスの割り当て、第１パリティ符号の生成
は、例えば、多値半導体メモリの第１生成回路により行
われる。ビット対のデータがともに誤りであるメモリセ
ルの検出は、例えば、多値半導体メモリの第１検出回路
により行われる。

【００２５】メモリセルを複数のビット対に分割し、ビ
ット対を複数の第１集合にそれぞれ割り当てることで、
２ビットを超えるデータを記憶する多値メモリセルにお
いても、第１集合毎にビット対のデータがともに誤りで
あるメモリセルを検出できる。すなわち、簡易な手法で
多値メモリセルの誤りを検出できる。請求項１０の多値
半導体メモリの誤り検出・訂正方法および請求項１４の
誤り検出・訂正機能を有する多値半導体メモリでは、第
１集合のビット対の一方のビットをそれぞれ選択して、
第１集合に対応する複数の第２集合が構成される。そし
て、各第２集合について、選択されたビットを示す誤り
訂正用の２進第２アドレスが、メモリセルに対応してそ
れぞれ割り当てられる。次に、２進第２アドレスの各桁
について、その桁が"０"である全ての該２進第２アドレ
スに対応する書き込みデータの第２パリティ符号、また
はその桁が"１"である全ての該２進第２アドレスに対応
する書き込みデータの第２パリティ符号が生成される。

【００２６】第１集合に対応する各第２集合において、
書き込みデータの第２パリティ符号を生成したときと同
じ組み合わせの２進第２アドレスに対応するメモリセル
のビットから読み出されるデータの第２パリティ符号が
生成される。ビット対のデータがともに誤りであるメモ
リセルが一つ存在することが検出されたときに、書き込
み時に生成した第２パリティ符号の各ビットと読み出し
時に生成した第２パリティ符号の各ビットとの排他的論
理和を求め、求めた排他的論理和を２進数の各桁に割り
当てて、誤りが発生した２進第２アドレスとする。そし
て、誤りが発生したメモリセルから読み出された２ビッ
トのデータを反転することで、誤りが訂正される。

【００２７】２進第２アドレスの割り当て、第２パリテ
ィ符号の生成は、例えば、多値半導体メモリの第２生成
回路により行われる。ビット対のデータがともに誤りで
あるメモリセルのエラーの訂正は、例えば、多値半導体
メモリの第１訂正回路により行われる。第１集合に対応
する第２集合を構成し、第２集合によって誤りの発生し
たメモリセルを特定することで、２ビットを超えるデー
タを記憶する多値メモリセルにおいても、各第１集合毎
にビット対のデータがともに誤りであるメモリセルの誤
りを訂正できる。すなわち、簡易な手法で多値メモリセ
ルの誤りを訂正できる。

【００２８】請求項１１の多値半導体メモリの誤り検出
・訂正方法および請求項１５の誤り検出・訂正機能を有
する多値半導体メモリでは、各第１集合について、書き
込み時に生成した第１パリティ符号および読み出し時に
生成した第１パリティ符号の排他的論理和が求められ
る。そして、ビット対の排他的論理和が、全て互いに反
転しているとき、各第１集合に割り当てられた領域にお
いて、メモリセルから読み出したデータのうち１ビット
が誤りであることが検出される。

【００２９】次に、ビット対の一方を２進数の各桁に割
り当てることで、誤りが発生した２進第１アドレスを求
め、メモリセルから読み出されたデータのうち２進第１
アドレスに対応するデータを反転することで、誤りが訂
正される。１ビット誤りの検出および訂正は、例えば、
多値半導体メモリの第２検出回路および第２訂正回路に
よりそれぞれ行われる。

【００３０】多値メモリセルを複数のビット対に分割
し、ビット対を複数の第１集合にそれぞれ割り当てるこ
とで、２ビットを超えるデータを記憶する多値メモリセ
ルにおいても、第１集合毎にメモリセルの１ビット誤り
を検出・訂正できる。すなわち、簡易な手法で多値メモ
リセルの誤りを検出・訂正できる。請求項１２の多値半
導体メモリの誤り検出・訂正方法および請求項１６の誤
り検出・訂正機能を有する多値半導体メモリでは、各第
１集合について、書き込み時に生成した第１パリティ符
号および読み出し時に生成した第１パリティ符号の排他
的論理和が求められる。そして、排他的論理和の１つの
みが"１"のとき、第１パリティ符号のうち１ビットが誤
りであることが検出される。すなわち、多値メモリセル
を複数のビット対に分割した場合にも、第１集合毎に第
１パリティ符号自体の誤りを検出できる。第１パリティ
符号の誤りの検出は、例えば、多値半導体メモリの第３
検出回路により行われる。

【００３１】請求項１７の誤り検出・訂正機能を有する
多値半導体メモリでは、パリティ記憶回路は、第１パリ
ティ符号をそれぞれ記憶する複数の多値メモリセルを有
している。第１パリティ符号は、パリティ記憶回路内の
各多値メモリセルの複数ビットに同時に記憶される。こ
のため、パリティ記憶回路内の多値メモリセルにビット
誤りが発生した場合にも、多数決論理等により、正しい
パリティ符号を読み出すことができる。

【００３２】

【発明の実施の形態】以下、本発明の原理および実施形
態を図面を用いて説明する。図１ないし図４は、本発明
の第１の基本原理を示している。本発明の多値半導体メ
モリは、１つのメモリセルに２ビットのデータを記憶す
る。１回の書き込み動作で、n/2個のメモリセルがアク
セスされ、ｎビットのデータが書き込まれる。同様に、
１回の読み出し動作で、n/2個のメモリセルがアクセス
され、ｎビットのデータが読み出される。データを記憶
する各ビット領域は、0〜n-1の物理ビットアドレスPAで
識別される。メモリセルは、0〜(n/2)-1の物理セルアド
レスPCAで識別される。

【００３３】この発明では、誤り検出用の第１パリティ
符号を生成するための２進ビットアドレスBAと、誤り訂
正用の第２パリティ符号を生成するための２進セルアド
レスBCAとを使用する。２進ビットアドレスBAは、メモ
リセルの各ビットを示すアドレス（物理ビットアドレス
PA）に対応して割り当てられる。２進セルアドレスBCA
は、メモリセルに対応して割り当てられる。第１パリテ
ィ符号および第２パリティ符号については、後述する図
２および図３でそれぞれ説明する。

【００３４】本発明では、各メモリセルを示す一対の物
理ビットアドレスPAにそれぞれ対応する一対の２進ビッ
トアドレスBAの各桁が、互いに排他的になるように割り
当てられている。このように、この発明では、第１パリ
ティ符号を生成するための２進ビットアドレスBAを物理
ビットアドレスPAと同じにせず、１つの物理セルアドレ
スPCAに対応する２つの２進ビットアドレスBAの和を常
に"111...1111"（全桁が１）にしたことを特徴としてい
る。

【００３５】２進セルアドレスBCAは、各メモリセルを
示す物理セルアドレスPCAを２進表現したものである。
メモリセルの物理ビットアドレスPAに対応する領域に
は、それぞれ書き込みデータWD0〜WDn-1が書き込まれ、
これ等領域から読み出しデータRD0〜RDn-1が読み出され
る。図２は、誤り検出用のパリティ符号P0〜Pm-1（第１
パリティ符号）の生成に必要な２進ビットアドレスBAの
組み合わせを示している。パリティ符号P0〜Pm-1は、こ
れ等２進ビットアドレスBAに対応するデータを使用して
生成される。パリティ符号P0〜Pm-1の個数ｍは、２進ビ
ットアドレスBAのビット数の２倍（m=2・log₂(n)）に設
定されている。

【００３６】パリティ符号P0は、２進ビットアドレスBA
の最下位桁が"0"であるn/2個の２進ビットアドレスBAに
対応するデータから生成される。すなわち、パリティ符
号P0は、２進ビットアドレス"***...***0"（*は任意の
値）に対応するn/2個の物理ビットアドレスPAに読み書
きされるデータを使用して生成される。パリティ符号P1
は、２進ビットアドレスBAの最下位桁が"1"であるn/2個
の２進ビットアドレスBAに対応するデータから生成され
る。すなわち、パリティ符号P1は、２進ビットアドレ
ス"***...***1"（*は任意の値）に対応するn/2個の物理
ビットアドレスPAに読み書きされるデータを使用して生
成される。

【００３７】同様に、添え数字が偶数のパリティ符号P
2、P4、...、Pm-2は、それぞれ２進ビットアドレスBAの
所定の桁が"0"であるn/2個の２進ビットアドレスBAに対
応するデータから生成される。添え数字が奇数のパリテ
ィ符号P3、P5、...、Pm-1は、それぞれ２進ビットアド
レスBAの所定の桁が"1"であるn/2個の２進ビットアドレ
スBAに対応するデータから生成される。

【００３８】上述した規則にしたがって、書き込み時の
パリティ符号WP（第１パリティ符号）のビットWP0〜WPm
-1は、図１に示したｎビットの書き込みデータWDのビッ
トWD0〜WDn-1のうちの所定のn/2個からそれぞれ生成さ
れる。パリティ符号WPは、ｎビットの書き込みデータWD
0〜WDn-1とともに所定のメモリ領域に書き込まれる。同
様に、読み出し時のパリティ符号RP（第１パリティ符
号）のビットRP0〜RPm-1は、ｎビットの読み出しデータ
RDのビットRD0〜RDn-1のうちの所定のn/2個ビットから
それぞれ生成される。パリティ符号RPは、ｎビットのデ
ータの読み出し時に生成される。以降、パリティ符号W
P、RPを、単にパリティWP、RPとも称する。

【００３９】次に、本発明の誤り検出・訂正方法につい
て説明する。まず、読み出し動作時に、読み出しデータ
RDとともにパリティWPが読み出される。パリティWPのビ
ットWP0〜WPm-1と、読み出しデータRDから生成したパリ
ティRPのビットRP0〜RPm-1との排他的論理和XP0〜XPm-1
（WP xor RP）がそれぞれ求められる。そして、排他的
論理和XP0〜XPm-1を使用して、以下のように誤り検出が
行われる。

【００４０】（ａ）パリティWP、RPの各ビットが等しい
とき、すなわち、排他的論理和XPの各ビットが全て"0"
のとき、エラーは発生していない。（ｂ）パリティWP、RPの各ビットを比較して、パリティ
符号P0、P1の一方、パリティ符号P2、P3の一方、...、
パリティ符号Pm-2、Pm-1の一方が全て反転していると
き、１ビットエラーが発生している。換言すれば、パリ
ティWP、RPの排他的論理和を求め、パリティWP、RPを生
成する際にそれぞれ着目した２進ビットアドレスBAの各
桁に対応する一対の排他的論理和が、全て互いに反転し
ているとき、１ビットエラーが検出される。１ビットエ
ラー検出の条件は、次式（１）によっても表せる。すな
わち、整数kについて、隣接する偶数と奇数の排他的論
理和が互いに異なるとき、１ビットエラーが検出され
る。

【００４１】 XP2k xor XP2k+1 ＝１（１）（整数k=0〜((m/2)-1)、m=2・log₂(n)）このとき、エラーの発生した２進ビットアドレスBA（エ
ラービットアドレス）は、一対の排他的論理和の一方の
数値をアドレスの各桁に割り当てることで求められる。
この例では、奇数の添え数字の排他的論理和XPを上位か
ら並べた値になる。具体的には、エラービットアドレス
の各桁は、上位からXPm-1、XPm-3、...、XP5、XP3、XP1
になる。そして、エラービットアドレスから読み出した
データを反転することで、誤り訂正が行われる。

【００４２】（ｃ）排他的論理和XP0〜XPm-1が全て"1"
のとき、１つのメモリセルで発生した２ビットエラーが
検出される。すなわち、パリティWPの各ビットとパリテ
ィRPの各ビットとが全て異なるとき、１つのメモリセル
で発生した２ビットエラーが検出される。これは、同一
のメモリセルに記憶される２ビットに対応する一対の２
進ビットアドレスBAを、全てのビットが互いに反転する
ように組み合わせたためである。

【００４３】図３は、１つのメモリセルで発生した２ビ
ットエラーを訂正するためのパリティ符号CP0〜CPj-1
（第２パリティ符号）の生成に必要な２進セルアドレス
BCAの組み合わせを示している。パリティ符号CP0〜CPj-
1は、これ等２進セルアドレスBCAに対応するデータを使
用して生成される。パリティ符号CP0〜CPj-1は、同一の
メモリセルにおける２ビットエラー（１つのメモリセル
のエラー）の訂正にしか使用されない。このため、上述
したパリティ符号P0〜Pm-1を生成する場合と異なり、パ
リティ符号CP0〜CPj-1の生成数は少なくて済む。具体的
には、パリティ符号CP0〜CPj-1の個数ｊは、２進ビット
アドレスBA（物理ビットアドレスPA）のビット数の２分
の１（j=log₂(n/2)）である。すなわち、パリティ符号C
P0〜CPj-1の個数ｊは、２進セルアドレスBCAのビット数
と同じになる。

【００４４】パリティ符号CP0は、２進セルアドレスBCA
の最下位桁が"1"であるn/4個の２進セルアドレスBCAに
対応する一対のデータの一方を使用して生成される。す
なわち、パリティ符号CP0は、２進セルアドレス"***...
***1"（*は任意の値）に対応する２つの物理ビットアド
レスPAのうち、例えば奇数の物理ビットアドレスPAに対
応するデータを使用して生成される。

【００４５】パリティ符号CP1は、２進セルアドレスBCA
の第２桁が"1"であるn/4個の２進セルアドレスBAに対応
する一対のデータの一方を使用して生成される。すなわ
ち、パリティ符号CP1は、２進セルアドレス"***...**1
*"（*は任意の値）に対応する２つの物理ビットアドレ
スPAのうち、例えば奇数の物理ビットアドレスPAに対応
するデータを使用して生成される。

【００４６】同様に、パリティ符号CP2〜CPj-1は、それ
ぞれ２進セルアドレスBCAの所定の桁が"1"であるn/4個
の２進セルアドレスBAに対応する一対のデータの一方を
使用して生成される。すなわち、パリティ符号CP0〜CPj
-1は、２進セルアドレスBCAの各桁について、その桁が"
０"または"１"のいずれかである全ての２進セルアドレ
スBCAに対応するメモリセルの一方のビットに書き込ま
れるデータを使用して生成される。この例では、メモリ
セルの一方のビットを奇数の物理ビットアドレスPAに対
応するビットとした。メモリセルの一方のビットを偶数
の物理ビットアドレスPAに対応するビットとしてパリテ
ィ符号CP0〜CPj-1を生成することもできる。

【００４７】書き込み動作時に生成されるパリティ符号
CP0〜CPj-1が、パリティ符号WCP0〜WCPj-1である。書き
込み時のパリティ符号WCP（第２パリティ符号）のビッ
トWCP0〜WCPj-1は、上述した規則にしたがって、図１に
示したｎビットの書き込みデータWDのビットWD0〜WDn-1
のうちの所定のn/4ビットからそれぞれ生成される。パ
リティ符号WCPは、書き込みデータWDおよび上述したパ
リティ符号WPとともに所定のメモリ領域に書き込まれ
る。

【００４８】同様に、読み出し動作時に生成されるパリ
ティ符号CP0〜CPj-1が、パリティ符号RCP0〜RCPj-1であ
る。読み出し時のパリティ符号RCP（第２パリティ符
号）のビットRCP0〜RCPj-1は、ｎビットの読み出しデー
タRDのビットRD0〜RDn-1のうちの所定のn/4ビットから
それぞれ生成される。パリティ符号RCPは、読み出しデ
ータRDの読み出し時に、パリティ符号RPとともに生成さ
れる。以降、パリティ符号WCP、RCPを、単にパリティWC
P、RCPとも称する。

【００４９】そして、読み出し動作時に、読み出しデー
タRD、パリティWPとともに読み出されるパリティWCPの
各ビットWCP0〜WCPj-1と、読み出しデータRDから生成し
たパリティRCPの各ビットRCP0〜RCPj-1とから、それぞ
れ排他的論理和XRP0〜XRPj-1（WCP xor RCP）が求めら
れる。２ビットエラーが発生した２進セルアドレスBCA
は、排他的論理和XRP0〜XRPj-1をの数値をアドレスの各
桁に割り当てることで求められる。具体的には、２進セ
ルアドレスBCAの各桁は、上位からXRPj-1、XRPj-
2、...、XRP1、XRP0になる。そして、この２進セルアド
レスBCAからエラーが発生した物理セルアドレスPCAが求
められ、エラーが発生した２つの物理ビットアドレスPA
が求められる。この物理ビットアドレスPAに対応する読
み出しデータRDのビットデータを反転することで、１つ
のメモリセルでの２ビットエラーが訂正される。

【００５０】（ｄ）図２に示した排他的論理和XP0〜XPm
-1のビットパターンが、エラーなし、１ビットエラー、
１つのメモリセルでの２ビットエラーのいずれにも該当
しない場合、２つ以上のメモリセルにまたがって２ビッ
ト以上のエラーが発生している、または、パリティを格
納しているメモリセルにおいて１ビット以上のエラーが
発生していることが検出される。

【００５１】図４は、上述した多値半導体メモリが実行
する誤り検出・訂正のフローを示している。フロー中の
（ａ）〜（ｄ）は、上記の説明（ａ）〜（ｄ）に対応し
ている。このフローは、データの読み出し動作時に実行
される。まず、ステップS1において、書き込みパリティ
WPと読み出しパリティRPとが等しいかどうか判定され
る。書き込みパリティWPと読み出しパリティRPとが等し
い場合、すなわち、図２に示した排他的論理和XP0〜XPm
-1が全て"0"のときには、エラーなしと判定される。こ
のとき、メモリセルから読み出されたデータは、そのま
ま外部に出力される。書き込みパリティWPと読み出しパ
リティRPが異なる場合、処理はステップS2に移行する。

【００５２】ステップS2において、整数k（k=0〜((m/2)
-1)）について、上述した式（１）が成り立つかどうか
判定される。式（１）が成立する場合、１ビットのエラ
ーが検出され、処理はステップS3に移行する。式（１）
が成立しない場合、処理はステップS4に移行する。ステ
ップS3において、図２で説明したように、１ビットエラ
ーの訂正が行われる。すなわち、メモリセルから読み出
されたデータのうち１ビットが訂正され、外部に出力さ
れる。

【００５３】ステップS4において、書き込みパリティWP
と読み出しパリティRPとが全て異なるかどうか判定され
る。書き込みパリティWPと読み出しパリティRPとが全て
異なる場合、すなわち、図２に示した排他的論理和XP0
〜XPm-1が全て"1"のときには、１つのメモリセルでの２
ビットエラーが検出され、処理はステップS5に移行す
る。書き込みパリティWPと読み出しパリティRPの相違パ
ターンが、ステップS1、S2、S4のいずれでもない場合、
２つ以上のメモリセルにまたがる２ビット以上のエラ
ー、または、パリティを格納しているメモリセルにおけ
る１ビット以上のエラーが検出される。

【００５４】ステップS5において、図３で説明したよう
に、１つのメモリセルで発生した２ビットエラーが訂正
される。すなわち、メモリセルから読み出されたデータ
のうち１つのメモリセルに対応する２ビットが訂正さ
れ、外部に出力される。図５は、本発明の第１の実施形
態を示している。この実施形態は、請求項１ないし請求
項４、請求項６、請求項８に対応している。多値半導体
メモリは、１つのメモリセルに２ビットの情報を記憶で
きるフローティングゲート型の４値フラッシュメモリと
して形成されている。このフラッシュメモリでは、書き
込みデータ（４値）に応じて、メモリセルのフローティ
ングゲートにトラップされるキャリアの量が４段階に調
整される。そして、メモリセルの閾値電圧に応じた４種
類のメモリセル電流を検出することで、メモリセルに記
憶されている２ビットのデータが読み出される。

【００５５】フラッシュメモリは、ページバッファ１
０、メモリコア１２、および図示しない入力回路、出力
回路、制御回路等を有している。ページバッファ１０
は、バッファ制御回路１４、データバッファ１６、１
８、およびECC制御回路２０を有している。メモリコア
１２は、データエリアおよびスペアエリアで構成され複
数のページからなるメモリセルアレイ２２と、読み出し
動作、書き込み動作（プログラム動作）、および消去動
作を実行する動作制御回路２４とを含んでいる。読み出
し動作および書き込み動作は、ページ単位で実行され、
消去動作は、ページ単位または複数のページ単位で実行
される。

【００５６】図６は、図５に示したメモリセルアレイ２
２の詳細を示している。メモリセルアレイ２２の各ペー
ジは、512バイト（4096ビット＝ｎ）のデータエリア
と、16バイト（128ビット）のスペアエリアとで構成さ
れている。１つのメモリセルが２ビットのデータを記憶
できるため、１ページのデータエリアは、2048個のメモ
リセルを有し、１ページのスペアエリアは、64個のメモ
リセルを有している。メモリセルに記憶するデータと閾
値電圧との関係は、上述した図１７と同一である。すな
わち、メモリセルの閾値電圧は、基準電圧V1、V2、V3に
より４種類に分けられ、閾値電圧の低い順にそれぞれ論
理データ"00"、"01"、"10"、"11"が割り当てられてい
る。

【００５７】各ページのスペアエリアのうち下位の35ビ
ットは、24ビットのパリティ符号P0〜P23（第１パリテ
ィ符号）および11ビットのパリティ符号CP0〜CP10（第
２パリティ符号）を記憶する領域に割り当てられてい
る。スペアエリアの残りの領域は、リザーブ領域に割り
当てられている。図５に示したバッファ制御回路１４
は、パリティCP0〜CP10に基づいて１つのメモリセルで
発生した２ビットエラーを訂正する第１訂正回路１４
ａ、およびパリティP0〜P23に基づいて１ビットエラー
を訂正する第２訂正回路１４ｂを有している。バッファ
制御回路１４は、外部からの制御信号に応じてデータバ
ッファ１６、１８、およびECC制御回路２０を制御す
る。

【００５８】データバッファ１６は、メモリセルアレイ
２２のデータエリアにおける所定のページに対してデー
タ信号を読み書きするためのバッファで、512バイトの
容量を有している。このフラッシュメモリは、データ信
号が８ビットで構成されている。このため、１バイトの
データ信号が512回入力されることで、データバッファ
１６に512バイトのデータ信号が入力される。データバ
ッファ１８は、メモリセルアレイ２２のスペアエリアに
おける所定のページに対してデータ信号を読み書きする
ためのバッファで、16バイトの容量を有している。

【００５９】ECC制御回路２０は、パリティP0〜P23を生
成する第１生成回路２０ａ、パリティCP0〜CP10を生成
する第２生成回路２０ｂ、パリティCP0〜CP10に基づい
て１つのメモリセルで発生した２ビットエラーを検出す
る第１検出回路２０ｃ、およびパリティP0〜P23に基づ
いて１ビットエラーを検出する第２検出回路２０ｄを有
している。ECC制御回路２０は、図１〜図４で説明した
パリティ符号の生成および誤り検出を行う。

【００６０】バッファ制御回路１４は、書き込み動作時
に、外部から順次供給される512バイトの書き込みデー
タ（データ信号）をデータバッファ１６を介してデータ
エリア内の指定されたページに書き込む。このとき、EC
C制御回路２０の第１生成回路２０ａおよび第２生成回
路２０ｂは、バッファ制御回路１４から転送される書き
込みデータからパリティWP0〜WP23およびパリティWCP0
〜WCP10をそれぞれ生成し、生成したパリティをデータ
バッファ１８に出力する。バッファ制御回路１４は、デ
ータバッファに転送されたパリティWP0〜WP23、WCP0〜W
CP10をスペアエリア内の指定されたページに書き込む。

【００６１】バッファ制御回路１４は、読み出し動作時
に、指定されたページのデータエリアおよびスペアエリ
アからデータおよびパリティ符号をそれぞれ読み出し、
データバッファ１６、１８にそれぞれ一時保持する。こ
のとき、ECC制御回路２０の第１生成回路２０ａおよび
第２生成回路２０ｂは、データエリアから読み出した51
2バイトのデータからパリティRP0〜RP23およびパリティ
RCP0〜RCP10をそれぞれ生成する。

【００６２】ECC制御回路２０の第１検出回路２０ｃ、
第２検出回路２０ｄは、スペアエリアから読み出したパ
リティWP0〜WP23と、第１生成回路２０ａが生成したパ
リティRP0〜RP23の排他的論理和XP0〜XP23を算出する。
上述した基本原理で説明したように、排他的論理和XP0
〜XP23を使用して、エラーなし、１ビットエラー、１つ
のメモリセルで発生した２ビットエラー、２つ以上のメ
モリセルにまたがって発生した２ビット以上のエラー、
または、パリティを格納しているメモリセルにおける１
ビット以上のエラーが検出される。なお、第１検出回路
２０ｃおよび第２検出回路２０ｄは、同一の回路で構成
してもよい。

【００６３】エラーが検出されない場合、ECC制御回路
２０は、エラーが検出されなかったことをバッファ制御
回路１４に伝える。バッファ制御回路１４は、バッファ
１６に保持された512バイトの読み出しデータをそのま
ま外部に出力する。第２検出回路２０ｄにより１ビット
エラーが検出された場合、ECC制御回路２０は、エラー
が発生した物理ビットアドレスPA（エラービットアドレ
ス）をバッファ制御回路１４に伝える。バッファ制御回
路１４の第２訂正回路１４ｂは、バッファ１６に保持さ
れた512バイトの読み出しデータのうち、エラービット
アドレスに対応するデータを反転する。そしてエラーが
訂正された512バイトの読み出しデータが外部に出力さ
れる。

【００６４】第１検出回路２０ｃは、１つのメモリセル
で発生した２ビットエラーを検出した場合、図３で説明
したように、パリティRCP0〜RCP10を使用してエラーが
発生した２進セルアドレスBCAを算出する。第１検出回
路２０ｃは、算出した２進セルアドレスBCAから２つの
連続した物理ビットアドレスPA（エラービットアドレ
ス）を算出し、算出した物理ビットアドレスPAをバッフ
ァ制御回路１４に伝える。バッファ制御回路１４の第１
訂正回路１４ａは、バッファ１６に保持された512バイ
トの読み出しデータのうち、エラービットアドレスに対
応するデータを反転する。そしてエラーが訂正された51
2バイトの読み出しデータが外部に出力される。

【００６５】２つ以上のメモリセルにまたがって発生し
た２ビット以上のエラー、または、パリティを格納して
いるメモリセルにおける１ビット以上のエラーが検出さ
れた場合、ECC制御回路２０は、訂正できないエラーが
発生したことをバッファ制御回路１４に伝える。バッフ
ァ制御回路１４は、訂正できないエラーが発生したこと
を制御信号として外部に出力する。この後、例えば、フ
ラッシュメモリを搭載するシステムは、エラーが発生し
たページをそれ以降使用しないようにする、または、再
度同じページの読み出し動作を実行する。

【００６６】次に、具体的な数値を用いて、上述した１
ビットエラーの検出および訂正、１つのメモリセルで発
生した２ビットエラーの検出および訂正、２つ以上のメ
モリセルにまたがって発生した２ビット以上のエラー
（またはパリティを格納しているメモリセルにおける１
ビット以上のエラー）の検出について説明する。説明を
簡単にするために、上述した図１６と同様にメモリセル
のアクセス単位（書き込み・読み出し単位）が８ビット
の場合について説明する。この例では、奇数パリティ符
号が使用される。

【００６７】図７および図８は、１ビットエラーの検出
方法および訂正方法を示している。図１６と同様に、２
進数で"10010110"の書き込みデータWDがメモリセルに書
き込まれ、２進数で"10010010"の読み出しデータRDがメ
モリセルから読み出される。すなわち、物理ビットアド
レスPAが"2"のメモリセルで、１ビットエラーが発生す
る。

【００６８】図８に示すように、まず、図５に示した第
１生成回路２０ａは、２進ビットアドレスBAの各桁が"
0"または"1"である２進ビットアドレスBAに対応するデ
ータのパリティ符号P0〜P5を生成する。第２検出回路２
０ｄは、添え数字が偶数の排他的論理和（例えばXP0）
と、この排他的論理和に隣接し、添え数字が奇数の排他
的論理和（例えばXP1）との排他的論理和をそれぞれ求
める。これ等排他的論理和が全て"1"であることに基づ
いて１ビットエラーが検出される。第２検出回路２０ｄ
は、添え数字が奇数のパリティ符号XP5、XP3、XP1を使
用して、エラーが発生した２進ビットアドレスBA（"00
1"）を求める。さらに、第２検出回路２０ｄは、求めた
２進ビットアドレスBAから１ビットエラーが発生した物
理ビットアドレスPA（"2"）を求める。この後、バッフ
ァ制御回路１４の第２訂正回路１４ｂは、物理ビットア
ドレスPAから読み出したデータを反転しする。すなわ
ち、１ビットエラーが訂正される。

【００６９】図９〜図１１は、１つのメモリセルで発生
した２ビットエラーの検出方法および訂正方法を示して
いる。この例では、２進数で"10010110"の書き込みデー
タWDがメモリセルに書き込まれ、２進数で"10011010"の
読み出しデータRDがメモリセルから読み出される。すな
わち、物理ビットアドレスPAが"2"および"3"のメモリセ
ル（物理セルアドレスPCA＝"1"）で、２ビットエラーが
発生する。

【００７０】図１０に示すように、まず、図５に示した
第１生成回路２０ａは、２進ビットアドレスBAの各桁
が"0"または"1"である２進ビットアドレスBAに対応する
データのパリティ符号P0〜P5を生成する。第１検出回路
２０ｃは、排他的論理和XPが全て"1"であることに基づ
いて１つのメモリセルで発生した２ビットエラーを検出
する。

【００７１】次に、図１１に示すように、第２検出回路
２０ｄは、パリティ符号WCP、RCPから求めた排他的論理
和XRPを使用して、エラーが発生した２進セルアドレスB
CA（"01"）を求める。さらに、第２検出回路２０ｄは、
求めた２進セルアドレスBCAから物理セルアドレスPCA
（＝"1"）および物理ビットアドレスPA（＝"2"、"3"）
を求める。この後、図５に示したバッファ制御回路１４
の第１訂正回路１４ａは、物理ビットアドレスPAから読
み出したデータを反転する。すなわち、１つのメモリセ
ルで発生した２ビットエラーが訂正される。

【００７２】図１２および図１３は、２つ以上のメモリ
セルにまたがって発生した２ビット以上のエラー、また
は、パリティを格納しているメモリセルにおける１ビッ
ト以上のエラーの検出方法を示している。この例では、
２進数で"10010110"の書き込みデータWDがメモリセルに
書き込まれ、２進数で"10010000"の読み出しデータRDが
メモリセルから読み出される。すなわち、物理ビットア
ドレスPAが"1"および"2"のメモリセルで、２ビットエラ
ーが発生する（"0"と"1"の物理セルアドレスPCAにまた
がった２ビットエラー）。

【００７３】図１３に示すように、まず、第１生成回路
２０ａは、２進ビットアドレスBAの各桁が"0"または"1"
である２進ビットアドレスBAに対応するデータのパリテ
ィ符号P0〜P5を生成する。ECC制御回路２０は、排他的
論理和XPが予め予想されたパターンでないことに基づい
て２つ以上のメモリセルにまたがって発生した２ビット
以上のエラー、またはパリティを格納しているメモリセ
ルにおける１ビット以上のエラーを検出する。

【００７４】以上、本実施形態では、１つのメモリセル
に割り当てられる２進ビットアドレスBAを全てのビット
が互いに反転するように組み合わせた。このため、簡易
な第１生成回路２０ａおよび第１検出回路２０ｃで、１
つのメモリセルで発生する２ビットエラーを容易に検出
できる。したがって、４値半導体メモリにおいて、誤り
の検出および誤りの訂正を簡易な手法で確実に実行でき
る。

【００７５】メモリセルの一方のビットに対応するデー
タを用いてパリティ符号CP0〜CP10を生成したので、第
２生成回路２０ｂを簡易に形成できる。すなわち、簡易
な回路で１つのメモリセルの２ビットエラーを訂正でき
る。簡易な第１および第２検出回路２０ｃ、２０ｄで誤
りを検出できるため、４値フラッシュメモリのチップサ
イズが大きく増加することはない。

【００７６】１つのメモリセルの２ビットエラーの検出
に用いたパリティ符号P0〜P23を流用して、１ビットエ
ラーの検出・訂正をした。このため、１ビットエラーの
検出・訂正の機能を追加しても誤り検出・訂正の回路規
模が増大することはない。すなわち、多値半導体メモリ
のチップサイズが増加することはない。図１４は、本発
明の多値半導体メモリの第２の実施形態を示している。
この実施形態は、請求項１ないし請求項８に対応してい
る。第１の実施形態で説明した要素と同一の要素につい
ては、同一の符号を付し、これ等については、詳細な説
明を省略する。

【００７７】この実施形態の多値半導体メモリは、１つ
のメモリセルに２ビットの情報を記憶できるフローティ
ングゲート型のフラッシュメモリとして形成されてい
る。フラッシュメモリは、第１の実施形態のECC制御回
路２０を有するページバッファ１０の代わりにECC制御
回路２８を有するページバッファ２６を含んでいる。EC
C制御回路２８は、第１の実施形態と同じ第１生成回路
２０ａ、第２生成回路２０ｂ、第１検出回路２０ｃ、お
よび第２検出回路２０ｄの他に変換回路２６ａを有して
いる。ページバッファ２６のその他の回路およびメモリ
コア１２は第１の実施形態と同じ構成である。

【００７８】図１５は、図１４に示したメモリセルアレ
イ２２のスペアエリアの詳細を示している。この実施形
態では、24ビットのパリティ符号WP0〜WP23および11ビ
ットのパリティ符号WCP0〜WCP10を格納するために、そ
れぞれ48ビット、22ビットのスペアエリアが使用され
る。例えば、メモリセルに記憶するデータと閾値電圧と
の関係を上述した図１８と同じにした場合、図１４に示
した変換回路２６ａは、パリティ符号の論理値"0"、"1"
を、論理値"00"、"11"にそれぞれ変換する。すなわち、
変換回路２６ａは、パリティ符号の論理値を１ビットか
ら２ビットに変換する。このように、パリティ符号の論
理値を、図１８の両端の閾値電圧に対応する論理値に変
換することで、パリティ符号のエラーの発生確率を下げ
ることができる。すなわち、スペアエリアに記憶される
パリティ符号自体の信頼性が向上する。

【００７９】この実施形態においても、上述した第１の
実施形態と同様の効果を得ることができる。さらに、こ
の実施形態では、パリティ符号WP0〜WPm-1およびパリテ
ィ符号WCP0〜WCPj-1の各ビットをメモリセルの２ビット
を使用して記憶した。このため、パリティ符号の信頼性
を向上できる。この結果、誤り検出、誤り訂正を確実に
行うことができる。

【００８０】なお、上述した実施形態では、メモリセル
の閾値電圧の低い順に、それぞれ論理データ"00"、"0
1"、"10"、"11"を割り当てた例について述べた。本発明
はかかる実施形態に限定されるものではない。例えば、
閾値電圧の低い順に、それぞれ論理データ"00"、"0
1"、"11"、"10"を割り当ててもよい。この場合、メモリ
セルの閾値電圧の値が隣の領域の値に変わっても、２ビ
ットエラーは発生しないため、２ビットエラーの発生確
率を下げることができる。

【００８１】上述した実施形態では、奇数パリティを用
いて誤り検出・訂正を行った例について述べた。本発明
はかかる実施形態に限定されるものではない。例えば、
偶数パリティを用いて誤り検出・訂正を行ってもよい。
上述した実施形態では、本発明を多値フラッシュメモリ
に適用した例について述べた。本発明はかかる実施形態
に限定されるものではない。例えば、本発明を多値強誘
電体メモリに適用してもよい。あるいは、本発明を多値
を記憶できる他の不揮発性半導体メモリ、揮発性半導体
メモリに適用してもよい。

【００８２】上述した第１の実施形態では、パリティ符
号CP0〜CP10を、各桁が"1"である２進セルアドレスBCA
の集合を用いて生成した例について述べた。本発明はか
かる実施形態に限定されるものではない。例えば、パリ
ティ符号CP0〜CP10を、各桁が"0"である２進セルアドレ
スBCAの集合を用いて生成してもよい。図１６ないし図
２２は、本発明の第２の基本原理を示している。

【００８３】この基本原理の多値半導体メモリは、１つ
のメモリセルにｍビット（偶数）のデータを記憶する。
１回の書き込み動作で、n/m個のメモリセルがアクセス
され、ｎビットのデータが書き込まれる。同様に、１回
の読み出し動作で、n/m個のメモリセルがアクセスさ
れ、ｎビットのデータが読み出される。メモリセルにお
ける１ビットのデータを記憶するビット領域は、0〜n-1
の物理ビットアドレスPAで識別される。

【００８４】この基本原理では、メモリセル毎に２ビッ
トずつ（ビット対）が選択され、m/2個の第１集合A1、A
2、...、A(m/2)が構成される。例えば、第１集合A1に
は、メモリセルの下位２ビットが割り当てられ、第１集
合A(m/2)には、メモリセルの上位２ビットが割り当てら
れる。第１集合A1、A2、...、A(m/2)は、図１６に示し
た構成に限らない。各メモリセルの全ビットが、第１集
合A1、A2、...、A(m/2)のいずれかに２ビットずつ割り
当てられればよい。

【００８５】第１集合A1、A2、...、A(m/2)において、
１つのメモリセルのビット対を示す２つの２進第１アド
レスBA1は、各桁が互いに排他的になるように割り当て
られている。２進第１アドレスBA1は、図１８で説明す
る誤り検出用の第１パリティ符号PC1を生成するために
使用される。また、第１集合A1、A2、...、A(m/2)のビ
ット対の一方が選択されて、第１集合A1、A2、...、A(m
/2)にそれぞれ対応する第２集合B1、B2、...、B(m/2)が
構成される。この例では、第１集合A1、A2、...、A(m/
2)のビット対のうち偶数ビットが、各第２集合B1、B
2、...、B(m/2)に割り当てられる。選択される１ビット
を、第１集合A1、A2、...、A(m/2)の奇数ビットにして
もよい。

【００８６】各第２集合B1、B2、...、B(m/2)におい
て、各ビットを示す２進第２アドレスB2は、互いに重複
しないように、順次割り当てられる。２進第２アドレス
B2は、図２０で説明する誤り訂正用の第２パリティ符号
PC2を生成するために使用される。図１７は、図１６に
示した第１集合A1を２進第１アドレスBA1順に並び替え
た場合の２進第１アドレスBA1、物理ビットアドレスP
A、および各ビットに格納されるデータDの対応を示して
いる。

【００８７】図１８は、第１集合A1における誤り検出用
の第１パリティ符号PC1（L0A1、L1A1、...、L(log₂(2n/
m)-1)A1、H0A1、H1A1、...、H(log₂(2n/m)-1)A1）の生
成に必要な２進第１アドレスBA1の組み合わせおよび計
算式を示している。第１パリティ符号PC1は、２進第１
アドレスBA1に対応するデータDを使用して生成される。
この例では、第１パリティ符号PC1は、偶数パリティで
あるが、奇数パリティでもよい。第１パリティ符号PC1
の個数は、２進第１アドレスBA1のビット数の２倍（2・l
og₂(2n/m)）に設定されている。

【００８８】第１パリティ符号L0A1は、最下位桁が"0"
である２進第１アドレスBA1に対応するデータから生成
される。すなわち、第１パリティ符号L0A1は、２進第１
アドレスBA1"***...***0"（*は任意の値）に対応する物
理ビットアドレスPAに読み書きされるデータを使用して
生成される。第１パリティ符号H0A1は、最下位桁が"1"
である２進第１アドレスBA1に対応するデータから生成
される。すなわち、第１パリティ符号H0A1は、２進第１
アドレスBA1"***...***1"（*は任意の値）に対応する物
理ビットアドレスPAに読み書きされるデータを使用して
生成される。

【００８９】同様に、"L"が付く他の第１パリティ符号
は、それぞれ所定の桁が"0"である２進第１アドレスBA1
に対応するデータから生成される。"H"が付く他の第１
パリティ符号は、それぞれ所定の桁が"1"である２進第
１アドレスBA1に対応するデータから生成される。半導
体メモリの書き込み動作時に、メモリセルへの書き込み
データに応じて生成される第１パリティ符号PC1（書き
込み第１パリティ符号）は、書き込みデータとともに所
定のメモリ領域に書き込まれる。同様に、半導体メモリ
の読み出し動作時に、第１パリティ符号PC1（読み出し
第１パリティ符号）は、メモリセルからの読み出しデー
タに応じて生成され、書き込み動作時に生成された第１
パリティ符号PC1と比較される。

【００９０】他の第１集合A2、A3、...、A(m/2)におけ
る誤り検出用の第１パリティ符号PC1についても、図１
８の規則で生成される。図１９は、図１６に示した第２
集合B1を２進第２アドレスBA2順に並び替えた場合の２
進第２アドレスBA2、物理ビットアドレスPA、および各
ビットに格納されるデータDの対応を示している。

【００９１】図２０は、第２集合B1における誤り訂正用
の第２パリティ符号PC2（H0B1、H1B1、...、H(log₂(n/
m)-1)B1）の生成に必要な２進第２アドレスBA2の組み合
わせおよび計算式を示している。第２パリティ符号PC2
は、２進第２アドレスBA2に対応するデータDを使用して
生成される。第２パリティ符号PC2の個数は、２進第２
アドレスBA2のビット数（log₂(n/m)）に設定されてい
る。第２パリティ符号PC2は、第１集合内の同一のメモ
リセルにおける２ビットエラーの訂正にしか使用されな
いため、生成数は少なくて済む。

【００９２】第２パリティ符号H0B1は、最下位桁が"1"
である２進第２アドレスBA2に対応するデータから生成
される。すなわち、第２パリティ符号H0B1は、２進第２
アドレスBA2"***...***1"（*は任意の値）に対応する物
理ビットアドレスPAに読み書きされるデータを使用して
生成される。同様に、"H"が付く他の第２パリティ符号
は、それぞれ所定の桁が"1"である２進第２アドレスBA2
に対応するデータから生成される。半導体メモリの書き
込み動作時に、メモリセルへの書き込みデータに応じて
生成される第２パリティ符号PC2（書き込み第２パリテ
ィ符号）は、書き込みデータとともに所定のメモリ領域
に書き込まれる。同様に、半導体メモリの読み出し動作
時に、第２パリティ符号PC2（読み出し第２パリティ符
号）は、メモリセルからの読み出しデータに応じて生成
され、書き込み動作時に生成された第２パリティ符号PC
2と比較される。

【００９３】他の第２集合B2、B3、...、B(m/2)におけ
る誤り検出用の第２パリティ符号PC2についても、図２
０と同様にして生成される。次に、本発明の誤り検出・
訂正方法について説明する。図２１および図２２は、上
述した多値半導体メモリが実行する誤り検出・訂正のフ
ローを示している。このフローは、データの読み出し動
作時に実行される。図中、XLjAiは、第１集合Ai（i=1〜
m/2）における書き込みデータの第１パリティ符号LjAi
（j=0〜log₂(2n/m)-1）と読み出しデータの第１パリテ
ィ符号LjAi（j=0〜log₂(2n/m)-1）の排他的論理和を示
している。XHjAiは、第１集合Ai（i=1〜m/2）における
書き込みデータの第１パリティ符号HjAi（j=0〜log₂(2n
/m)-1）と読み出しデータの第１パリティ符号HjAi（j=0
〜log₂(2n/m)-1）の排他的論理和を示している。

【００９４】まず、ステップS6において、j=0〜log₂(2n
/m)-1、i=1〜m/2の全てについて、XLjAiおよびXHjAiが"
0"かどうか判定される。すなわち、全ての第１集合Aiに
おいて、２進第１アドレスBA1の同じ桁に対応する２つ
の第１パリティ符号PC1が等しいかどうか判定される。X
LjAiおよびXHjAiが"0"の場合、エラーなしと判定され
る。このとき、メモリセルから読み出されたデータは、
そのまま外部に出力される。XLjAiとXHjAiとが異なる場
合、処理はステップS7に移行する。

【００９５】ステップS7において、第１集合Aiを示す"
i"が"1"にセットされ、処理はステップS8に移行する。
ステップS8において、j=0〜log₂(2n/m)-1について、全
てのXLjAiとXHjAiとが異なるかどうか判定される。全て
のXLjAiとXHjAiとが異なる場合、その第１集合Aiについ
て、１ビットのエラーが検出され、処理はステップS9に
移行する。XLjAiとXHjAiとのペアの少なくとも一つが同
じ場合、処理はステップS11に移行する。

【００９６】ステップS9において、１ビットエラーの訂
正が行われる。１ビットエラーの訂正は、上述した第１
の基本原理（図２）と同様にしてエラーアドレスを求
め、求めたエラーアドレスから読み出されたデータを反
転することで行われる。エラーアドレスは、次式（２）
で表される。

【数１】１ビットエラーが訂正された後、処理はステップS10に
移行する。ステップS10において、第１集合Aiを示す"i"
がインクリメントされ、処理は再びステップS8に移行す
る。すなわち、次の第１集合Aiについてのエラー検出お
よびエラー訂正が行われる。

【００９７】一方、ステップS11において、XLjAiおよび
XHjAiの１つだけが"1"の場合、第１パリティ符号自体の
１ビットエラーが検出され、処理はステップS10に移行
する。このとき、メモリセルから読み出されたデータは
正常である。XLjAiおよびXHjAiの複数が"1"の場合、処
理は図２２のステップS12に移行する。ステップS12にお
いて、j=0〜log₂(2n/m)-1について、全てのXLjAiおよび
XHjAiが"1"かどうか判定される。全てのXLjAiおよびXHj
Aiが"1"の場合、その第１集合Aiについて、１つのメモ
リセルでの２ビットエラーが検出され、処理はステップ
S13に移行する。XLjAiおよびXHjAiが、ステップS8、S1
1、S12のいずれでもない場合、２つ以上のメモリセルに
またがる２ビット以上のエラー、または、パリティを格
納しているメモリセルにおける２ビット以上のエラーが
検出され、処理は、ステップS14に移行する。これらの
エラーは、訂正不可能なエラーである。

【００９８】ステップS13において、処理中の第１集合A
iにおいて、１つのメモリセルで発生した２ビットエラ
ーが訂正される。２ビットエラーの訂正は、上述した第
１の基本原理（図３）と同様にしてエラーの発生したセ
ルアドレスを求め、求めたセルアドレスから読み出され
た２ビットのデータを反転することで行われる。ここ
で、第１集合Aiに対応する第２集合Biの２進第２アドレ
スBA2は、図１６に示したように、各メモリセル毎の一
対の２進第１アドレスBA1に対応して１つずつ割り当て
られている。このため、第１集合Aiにおいて、一つのメ
モリセル内で２ビットエラーが発生したとき、第２集合
Biによって生成される第２パリティ符号PC2のパターン
は、１ビットエラーのパターンになる。すなわち、エラ
ーアドレスは、次式（３）で表される。

【００９９】

【数２】ここで、"XHkBi"は、第２集合Bi（i=1〜m/2）における
書き込みデータの第２パリティ符号HjBi（j=0〜log₂(n/
m)-1）と読み出しデータの第２パリティ符号LjBi（j=0
〜log₂(2n/m)-1）との排他的論理和を示している。そし
て、式（３）に示したエラーアドレスに対応するビット
およびエラーアドレスの全ビットを反転したアドレスに
対応するビットから読み出されたデータを反転すること
により、２ビットデータが訂正される。データの訂正
後、処理は図２１に示したステップS10に移行する。

【０１００】一方、ステップS14において、全ての第１
集合について、少なくともステップS8が実行されたかど
うかが判定される。すなわち、ステップS6でエラーがあ
ると判定された場合に、全ての第１集合についてエラー
検出が実行されたかどうかが判定される。ステップS8を
実行していない第１集合Aiが存在する場合、処理は、図
２１に示したステップS10に移行する。全ての第１集合A
iがステップS8を実行している場合、誤り検出・訂正の
処理は終了する。

【０１０１】このように、第１集合A毎にステップS8、S
9、S11、S12、S13を実行することで、１つのメモリセル
に２ビットを超えるデータが記憶される半導体メモリに
おいても、簡易な手段で誤り検出・訂正を行うことがで
きる。なお、上述した第２の基本原理では、ビット数が
偶数のメモリセルについて説明した。本発明をビット数
が奇数のメモリセルに適用する場合、図１６に示した第
１集合A(m/2)に、メモリセルあたり１ビットを割り当
て、第１集合A(m/2)に対応する第２集合B(m/2)を削除す
ればよい。

【０１０２】また、第１パリティ符号PC1および第２パ
リティ符号PC2を格納する領域については、１つの多値
メモリセルの複数ビットに第１または第２パリティ符号
PC1、PC2の１ビットをそれぞれ記憶させることで、パリ
ティ符号の記憶領域の複数ビットエラーに対処できる。
図２３は、本発明の第３の実施形態を示している。この
実施形態は、請求項９ないし請求項１２に対応してい
る。第１の実施形態で説明した要素と同一の要素につい
ては、同一の符号を付し、これ等については、詳細な説
明を省略する。

【０１０３】多値半導体メモリは、１つのメモリセルに
２ビットの情報を記憶できるフローティングゲート型の
４値フラッシュメモリとして形成されている。このフラ
ッシュメモリでは、書き込みデータ（４値）に応じて、
メモリセルのフローティングゲートにトラップされるキ
ャリアの量が４段階に調整される。そして、メモリセル
の閾値電圧に応じた４種類のメモリセル電流を検出する
ことで、メモリセルに記憶されている２ビットのデータ
が読み出される。

【０１０４】この実施形態のフラッシュメモリは、第１
の実施形態のフラッシュメモリのバッファ制御回路１４
およびECC制御回路２０の代わりに、バッファ制御回路
３０およびECC制御回路３２を有している。その他の構
成は、第１の実施形態とほぼ同じである。すなわち、読
み出し動作および書き込み動作は、ページ単位で実行さ
れ、消去動作は、ページ単位または複数のページ単位で
実行される。

【０１０５】バッファ制御回路３０は、図２２のステッ
プS13に示した２ビットエラーを訂正する第１訂正回路
３０ａと、図２１のステップS9に示した１ビットエラー
を訂正する第２訂正回路３０ｂとを有している。第１訂
正回路３０ａおよび第２訂正回路３０ｂは、第１の実施
形態の第１および第２訂正回路１４ａ、１４ｂとほぼ同
じ回路である。

【０１０６】ECC制御回路３２は、第１パリティ符号PC1
を生成する第１生成回路３２ａ、第２パリティ符号PC2
を生成する第２生成回路３２ｂ、図２１のステップS8に
示した１ビットエラーを検出する第１検出回路３２ｃ、
図２２のステップS12に示した２ビットエラーを検出す
る第２検出回路３２ｄ、図２１のステップS11に示したE
CCコードエラーを検出するECC検出回路３２ｅ、第１お
よび第２パリティ符号PC1、PC2を記憶するパリティ記憶
回路３２ｆ、およびECC制御部３２ｇを有している。

【０１０７】第１および第２生成回路３２ａ、３２ｂ、
第１および第２検出回路３２ｃ、３２ｄは、第１の実施
形態の第１および第２生成回路２０ａ、２０ｂ、第１お
よび第２検出回路２０ｃ、２０ｄとほぼ同じ回路であ
る。パリティ記憶回路３２ｆは、複数の多値メモリセル
を有しており、１つの多値メモリセルの複数ビットに第
１パリティ符号PC1（または第２パリティ符号PC2）の１
ビットを記憶する。

【０１０８】ECC制御部３２ｇは、第１集合Ai毎に、第
１および第２生成回路３２ａ、３２ｂ、第１および第２
検出回路３２ｃ、３２ｄを動作させる。すなわち、ECC
制御部３２ｇは、図２１のステップS７、S10、S14に対
応する回路である。この実施形態では、後述する図２４
に示すように、一つの第１集合A1および一つの第２集合
B1のみが構成されるため、ECC制御部３２ｇは、第１お
よび第２生成回路３２ａ、３２ｂ、第１および第２検出
回路３２ｃ、３２ｄを１回だけ動作させる。

【０１０９】図２４は、第３の実施形態におけるメモリ
セルのアドレッシングを示している。この例では説明を
簡単にするため、一度にアクセスされるメモリセルの数
を４個にしている。すなわち、１回のアクセスで８ビッ
トのデータが、メモリセルに読み書きされる。メモリセ
ルの各ビットは、物理ビットアドレスPAで示され、各メ
モリセルは、２進セルアドレスBCAで示される。

【０１１０】一つのメモリセルは２ビットを記憶するた
め、一つの第１集合A1およびこの第１集合A1に対応する
一つの第２集合B1が構成される。図２５は、第１パリテ
ィ符号PC1を生成するための２進第１アドレスBA1の組み
合わせを示している。図２６は、第２パリティ符号PC2
を生成するための２進第２アドレスBA2の組み合わせを
示している。

【０１１１】図２７は、図２３に示した第１生成回路３
２ａおよび第２生成回路３２ｂの詳細を示している。第
１生成回路３２ａは、図２５に示した第１パリティ符号
PC1（L0A1、H0A1、L1A1、H1A1、L2A1、H2A1)を生成し、
第２生成回路３２ｂは、図２６に示した第２パリティ符
号PC2（H0B1、H1B1）を生成する。第１生成回路３２ａ
は、EORゲートとDフリップフロップを有しデータDのパ
リティを演算する６個のパリティ演算回路３４ａと、パ
リティ演算回路３４ａに入力するデータDを物理ビット
アドレスPAに応じて選択する複数の論理ゲート（EORゲ
ート、ANDゲート、インバータ）とで構成されている。
パリティ演算回路３４ａは、第１パリティ符号PC1をそ
れぞれ出力する。

【０１１２】第２生成回路３２ｂは、EORゲートとDフリ
ップフロップを有しデータDのパリティを演算する２個
のパリティ演算回路３４ｂと、パリティ演算回路３４ｂ
に入力するデータDを物理ビットアドレスPAに応じて選
択する複数の論理ゲート（ANDゲート、インバータ）と
で構成されている。パリティ演算回路３４ｂは、第２パ
リティ符号PC2をそれぞれ出力する。

【０１１３】第１および第２生成回路３２ａ、３２ｂに
供給される物理ビットアドレスPAのビット"0"、"1"、"
2"は、例えば、アドレスカウンタ３６により生成され
る。アドレスカウンタ３６は、図２３に示したバッファ
制御回路３０内に形成される（図２３には図示せず）。
そして、アドレスカウンタ３６の動作に同期して、物理
ビットアドレスPAに対応するデータDが直列に供給さ
れ、第１および第２パリティ符号PC1、PC2が生成され
る。

【０１１４】以上、この実施形態では、メモリセルのビ
ット対を複数の第１集合Aにそれぞれ割り当て、第１集
合A毎に第１パリティ符号PC1および第２パリティ符号PC
2を生成した。このため、第１集合A毎にビット対のデー
タがともに誤りであるメモリセルが一つ存在することを
容易に検出し訂正できる。また、第１集合A毎にメモリ
セルの１ビット誤りを容易に検出し訂正できる。

【０１１５】さらに、第１集合Aを利用して、第１パリ
ティ符号PC1自体の誤りを検出でき、第２集合B利用して
第２パリティ符号PC2自体の誤りを検出できる。第１お
よび第２パリティ符号PC1、PC2を、パリティ記憶回路３
２ｆ内の各多値メモリセルの複数ビットに同時にそれぞ
れ記憶した。このため、パリティ記憶回路３２ｆ内の多
値メモリセルにビット誤りが発生した場合にも、多数決
論理等により、正しい第１および第２パリティ符号PC
1、PC2を読み出すことができる。

【０１１６】以上、本発明について詳細に説明してきた
が、上記の実施形態およびその変形例は発明の一例に過
ぎず、本発明はこれに限定されるものではない。本発明
を逸脱しない範囲で変形可能であることは明らかであ
る。

【０１１７】

【発明の効果】請求項１の多値半導体メモリの誤り検出
・訂正方法および請求項４の誤り検出・訂正機能を有す
る多値半導体メモリでは、１つのメモリセルに複数のビ
ット情報を記憶できる多値半導体メモリにおいて、誤り
の検出および誤りの訂正を簡易な手法で確実に実行でき
る。１つのメモリセルの２ビットエラーを検出する回路
を搭載することで多値半導体メモリのチップサイズが増
加することはない。請求項２の多値半導体メモリの誤り
検出・訂正方法および請求項６の誤り検出・訂正機能を
有する多値半導体メモリでは、簡易な回路で容易に１つ
のメモリセルの２ビットエラーを訂正できる。１つのメ
モリセルの２ビットエラーを訂正する回路を搭載して
も、多値半導体メモリのチップサイズが増加することは
ない。

【０１１８】請求項３の多値半導体メモリの誤り検出・
訂正方法および請求項８の誤り検出・訂正機能を有する
多値半導体メモリでは、１ビットエラーの検出・訂正の
機能を追加しても誤り検出・訂正の回路規模が増大する
ことはない。すなわち、多値半導体メモリのチップサイ
ズが増加することはない。請求項５および請求項７の誤
り検出・訂正機能を有する多値半導体メモリでは、パリ
ティ符号自体のエラーの発生確率を下げることができ、
多値メモリセルに記憶されるパリティ符号の信頼性を向
上できる。この結果、誤り検出、誤り訂正を確実に行う
ことができる。

【０１１９】請求項９の多値半導体メモリの誤り検出・
訂正方法および請求項１３の誤り検出・訂正機能を有す
る多値半導体メモリでは、２ビットを超えるデータを記
憶する多値メモリセルにおいても、第１集合毎にビット
対のデータがともに誤りであるメモリセルを検出でき
る。すなわち、簡易な手法で多値メモリセルの誤りを検
出できる。

【０１２０】請求項１０の多値半導体メモリの誤り検出
・訂正方法および請求項１４の誤り検出・訂正機能を有
する多値半導体メモリでは、２ビットを超えるデータを
記憶する多値メモリセルにおいても、各第１集合毎にビ
ット対のデータがともに誤りであるメモリセルの誤りを
訂正できる。すなわち、簡易な手法で多値メモリセルの
誤りを訂正できる。

【０１２１】請求項１１の多値半導体メモリの誤り検出
・訂正方法および請求項１５の誤り検出・訂正機能を有
する多値半導体メモリでは、２ビットを超えるデータを
記憶する多値メモリセルにおいても、第１集合毎にメモ
リセルの１ビット誤りを検出・訂正できる。すなわち、
簡易な手法で多値メモリセルの誤りを検出・訂正でき
る。

【０１２２】請求項１２の多値半導体メモリの誤り検出
・訂正方法および請求項１６の誤り検出・訂正機能を有
する多値半導体メモリでは、多値メモリセルを複数のビ
ット対に分割した場合にも、第１集合毎に第１パリティ
符号自体の誤りを検出できる。請求項１７の誤り検出・
訂正機能を有する多値半導体メモリでは、パリティ記憶
回路内の多値メモリセルにビット誤りが発生した場合に
も、多数決論理等により、正しいパリティ符号を読み出
すことができる。

【図面の簡単な説明】

【図１】本発明の第１の基本原理におけるメモリセルの
アドレッシングを示す説明図である。

【図２】本発明の第１の基本原理における第１パリティ
符号の生成に必要な２進ビットアドレスの組み合わせを
示す説明図である。

【図３】本発明の第１の基本原理における第２パリティ
符号の生成に必要な２進セルアドレスの組み合わせを示
す説明図である。

【図４】本発明の第１の基本原理における誤り検出・訂
正方法を示すフローチャートである。

【図５】本発明の第１の実施形態を示すブロック図であ
る。

【図６】図５のメモリセルアレイの詳細を示す説明図で
ある。

【図７】第１の実施形態において、１ビットエラーが発
生した状態を示す説明図である。

【図８】第１の実施形態において、第１パリティ符号を
使用した１ビットエラーの誤り検出・訂正の概要を示す
説明図である。

【図９】第１の実施形態において、１つのメモリセルで
２ビットエラーが発生した状態を示す説明図である。

【図１０】第１の実施形態において、第１パリティ符号
を使用した１つのメモリセルでの２ビットエラーの誤り
検出の概要を示す説明図である。

【図１１】第１の実施形態ににおいて、第２パリティ符
号を使用した２ビットエラーの誤り訂正の概要を示す説
明図である。

【図１２】第１の実施形態において、異なるメモリセル
で２ビットエラーが発生した状態を示す説明図である。

【図１３】第１の実施形態において、第１パリティ符号
を使用した異なるメモリセルでの２ビットエラーの誤り
検出の概要を示す説明図である。

【図１４】本発明の第２の実施形態を示すブロック図で
ある。

【図１５】第２の実施形態におけるスペアエリアの詳細
を示す説明図である。

【図１６】本発明の第２の基本原理におけるメモリセル
のアドレッシングを示す説明図である。

【図１７】本発明の第２の基本原理における２進第１ア
ドレス、物理ビットアドレス、およびデータの対応を示
す説明図である。

【図１８】本発明の第２の基本原理における第１パリテ
ィ符号の生成に必要な２進第１アドレスの組み合わせお
よび計算式を示す説明図である。

【図１９】本発明の第２の基本原理における２進第２ア
ドレス、物理ビットアドレス、およびデータの対応を示
す説明図である。

【図２０】本発明の第２の基本原理における第２パリテ
ィ符号の生成に必要な２進第１アドレスの組み合わせお
よび計算式を示す説明図である。

【図２１】本発明の第２の基本原理における誤り検出・
訂正方法を示すフローチャートである。

【図２２】本発明の第２の基本原理における誤り検出・
訂正方法を示すフローチャートである。

【図２３】本発明の第３の実施形態を示すブロック図で
ある。

【図２４】本発明の第３の実施形態におけるメモリセル
のアドレッシングを示す説明図である。

【図２５】本発明の第３の実施形態における第１パリテ
ィ符号を使用した１ビットエラーの誤り検出・訂正の概
要を示す説明図である。

【図２６】本発明の第３の実施形態における第２パリテ
ィ符号を使用した２ビットエラーの誤り訂正の概要を示
す説明図である。

【図２７】本発明の第３の実施形態における第１および
第２生成回路の詳細を示す回路図である。

【図２８】従来のフラッシュメモリにおいて、１ビット
エラーが発生した状態を示す説明図である。

【図２９】従来の１ビットエラーの誤り検出・訂正の概
要を示す説明図である。

【図３０】１つのメモリセルに２ビットを記憶できるフ
ラッシュメモリにおいて、各データの論理値と、閾値電
圧VTHとの関係を示す説明図である。

【符号の説明】

１０ページバッファ１２メモリコア１４バッファ制御回路１６、１８データバッファ２０ ECC制御回路２０ａ ECC生成回路２０ｂ誤り検出・訂正回路２２メモリセルアレイ２４動作制御回路３０バッファ制御回路３０ａ第１訂正回路３０ｂ第２訂正回路３２ ECC制御回路３２ａ第１生成回路３２ｂ第２生成回路３２ｃ第１検出回路３２ｄ第２検出回路３２ｅ第３検出回路３２ｆパリティ記憶回路３２ｇ ECC制御部３４ａ、３４ｂパリティ演算回路３６アドレスカウンタ A1〜A(m/2) 第１集合 B1〜B(m/2) 第２集合 BA ２進ビットアドレス BA1 ２進第１アドレス BA2 ２進第２アドレス BCA ２進セルアドレス CP0〜CPj-1 パリティ符号（第２パリティ符号） D データ P0〜Pm-1 パリティ符号（第１パリティ符号） PA 物理ビットアドレス PC1 第１パリティ符号 PC2 第２パリティ符号 PCA 物理セルアドレス RCP、RCP0〜RCPj-1 パリティ符号（第２パリティ符
号） RD0〜RDn-1 読み出しデータ RP、RP0〜RPm-1 パリティ符号（第１パリティ符号） WCP、WCP0〜WCPj-1 パリティ符号（第２パリティ符
号） WD0〜WDn-1 書き込みデータ WP、WP0〜WPm-1 パリティ符号（第１パリティ符号） XP0〜XPm-1 排他的論理和 XRP0〜XRPj-1 排他的論理和

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｇ０６Ｆ 12/16 ３２０Ｇ０６Ｆ 12/16 ３２０ＧＧ１１Ｃ 16/02 Ｈ０３Ｍ 13/11 16/06 13/29 Ｈ０３Ｍ 13/11 Ｇ１１Ｃ 17/00 ６４１ 13/29 ６３９ＣＦターム(参考） 5B001 AA00 AA02 AB01 AB02 AD03 AE03 5B018 GA02 HA14 HA35 NA06 RA02 5B025 AD01 AD04 AD05 AD13 AE08 5J065 AA01 AB01 AC03 AD02 AD03 AE03 AF03 AH04 AH06 AH17 5L106 AA10 BB13

Claims

【特許請求の範囲】

【請求項１】１つのメモリセルに２ビットのデータを
保持する多値半導体メモリの誤り検出・訂正方法であっ
て、前記メモリセルの各ビットを示すアドレスにそれぞれ対
応する誤り検出用の２進ビットアドレスを、１つの前記
メモリセルに対応する２つの該２進ビットアドレスの各
桁が、互いに排他的になるように割り当て、前記２進ビットアドレスの各桁について、その桁が"０"
である全ての該２進ビットアドレスに対応する書き込み
データのパリティ符号と、その桁が"１"である全ての該
２進ビットアドレスに対応する前記書き込みデータのパ
リティ符号とからなる第１パリティ符号を生成し、前記メモリセルからのデータの読み出し時に、前記書き
込みデータの前記第１パリティ符号を生成したときと同
じ組み合わせの前記２進ビットアドレスに対応する読み
出しデータの第１パリティ符号を生成し、前記読み出し時に生成した前記第１パリティ符号が、書
き込み時に生成した前記第１パリティ符号と全て異なる
ときに、記憶している２ビットのデータがともに誤りで
ある前記メモリセルが一つ存在することを検出すること
を特徴とする多値半導体メモリの誤り検出・訂正方法。
【請求項２】請求項１記載の多値半導体メモリの誤り
検出・訂正方法において、前記各メモリセルに誤り訂正用の２進セルアドレスを割
り当て、前記２進セルアドレスの各桁について、その桁が"０"ま
たは"１"のいずれかである全ての該２進セルアドレスに
対応する前記メモリセルの一方のビットに書き込まれる
データの第２パリティ符号を生成し、記憶している２ビットのデータがともに誤りである前記
メモリセルが一つ存在することを検出したときに、書き
込みデータの前記第２パリティ符号を生成したときと同
じ組み合わせの前記２進セルアドレスに対応する前記メ
モリセルの前記一方のビットから読み出されるデータの
第２パリティ符号を生成し、書き込み時に生成した前記第２パリティ符号の各ビット
と読み出し時に生成した前記第２パリティ符号の各ビッ
トとの排他的論理和を求め、求めた前記排他的論理和をアドレスの各桁に割り当てる
ことで、誤りが発生した前記２進セルアドレスを求め、誤りが発生した前記メモリセルから読み出された２ビッ
トのデータを反転することで、誤りを訂正することを特
徴とする多値半導体メモリの誤り検出・訂正方法。
【請求項３】請求項１記載の多値半導体メモリの誤り
検出・訂正方法において、前記書き込み時に生成した前記第１パリティ符号および
前記読み出し時に生成した前記第１パリティ符号の排他
的論理和を求め、前記第１パリティ符号を生成する際にそれぞれ着目した
前記桁に対応する一対の前記排他的論理和が、全て互い
に反転しているとき、前記メモリセルから読み出したデ
ータのうち１ビットが誤りであることを検出し、前記一対の排他的論理和の一方をアドレスの各桁に割り
当てることで、誤りが発生した前記２進ビットアドレス
を求め、前記メモリセルから読み出されたデータのうち該２進ビ
ットアドレスに対応するデータを反転することで、誤り
を訂正することを特徴とする多値半導体メモリの誤り検
出・訂正方法。
【請求項４】２ビットのデータをそれぞれ保持する複
数のメモリセルと、前記メモリセルの各ビットを示すアドレスにそれぞれ対
応する誤り検出用の２進ビットアドレスを、１つの前記
メモリセルに対応する２つの該２進ビットアドレスの各
桁が、互いに排他的になるように割り当て、前記２進ビ
ットアドレスの各桁について、その桁が"０"である全て
の該２進ビットアドレスに対応する書き込みデータのパ
リティ符号と、その桁が"１"である全ての該２進ビット
アドレスに対応する前記書き込みデータのパリティ符号
とからなる第１パリティ符号を生成し、前記メモリセル
からのデータの読み出し時に、前記書き込みデータの前
記第１パリティ符号を生成したときと同じ組み合わせの
前記２進ビットアドレスに対応する読み出しデータの第
１パリティ符号を生成する第１生成回路と、前記読み出し時に生成した前記第１パリティ符号が、書
き込み時に生成した前記第１パリティ符号と全て異なる
ときに、記憶している２ビットのデータがともに誤りで
ある前記メモリセルが一つ存在することを検出する第１
検出回路とを備えていることを特徴とする誤り検出・訂
正機能を有する多値半導体メモリ。
【請求項５】請求項４記載の誤り検出・訂正機能を有
する多値半導体メモリにおいて、前記第１パリティ符号の各ビットを２ビットデータに変
換する変換回路と、前記２ビットデータを前記第１パリティ符号として保持
する多値メモリセルとを備えていることを特徴とする誤
り検出・訂正機能を有する多値半導体メモリ。
【請求項６】請求項４記載の誤り検出・訂正機能を有
する多値半導体メモリにおいて、前記各メモリセルに誤り訂正用の２進セルアドレスを割
り当て、前記２進セルアドレスの各桁について、その桁
が"０"または"１"のいずれかである全ての該２進セルア
ドレスに対応する前記メモリセルの一方のビットに書き
込まれるデータの第２パリティ符号を生成するととも
に、記憶している２ビットのデータがともに誤りである
前記メモリセルが一つ存在することが前記第１検出回路
により検出されたときに、書き込みデータの前記第２パ
リティ符号を生成したときと同じ組み合わせの前記２進
セルアドレスに対応する前記メモリセルの前記一方のビ
ットから読み出されるデータの第２パリティ符号を生成
する第２生成回路と、書き込み時に生成した前記第２パリティ符号の各ビット
と読み出し時に生成した前記第２パリティ符号の各ビッ
トとの排他的論理和を求め、求めた前記排他的論理和を
アドレスの各桁に割り当てることで、誤りが発生した前
記２進セルアドレスを求め、誤りが発生した前記メモリ
セルから読み出された２ビットのデータを反転すること
で、誤りを訂正する第１訂正回路とを備えていることを
特徴とする誤り検出・訂正機能を有する多値半導体メモ
リ。
【請求項７】請求項６記載の誤り検出・訂正機能を有
する多値半導体メモリにおいて、前記第２パリティ符号の各ビットを２ビットデータに変
換する変換回路と、前記２ビットデータに前記第２パリティ符号として保持
する多値メモリセルとを備えていることを特徴とする誤
り検出・訂正機能を有する多値半導体メモリ。
【請求項８】請求項４記載の誤り検出・訂正機能を有
する多値半導体メモリにおいて、前記書き込み時に生成した前記第１パリティ符号および
前記読み出し時に生成した前記第１パリティ符号の排他
的論理和を求め、前記第１パリティ符号を生成する際に
着目した前記桁に対応する一対の前記排他的論理和が、
全て互いに反転しているとき、前記メモリセルから読み
出したデータのうち１ビットが誤りであることを検出す
る第２検出回路と、前記一対の排他的論理和の一方をアドレスの各桁に割り
当てることで、誤りが発生した前記２進ビットアドレス
を求め、前記メモリセルから読み出されたデータのうち
該２進ビットアドレスに対応するデータを反転すること
で、誤りを訂正する第２訂正回路とを備えていることを
特徴とする誤り検出・訂正機能を有する多値半導体メモ
リ。
【請求項９】１つのメモリセルに複数ビットのデータ
を保持する多値半導体メモリの誤り検出・訂正方法であ
って、前記メモリセルからそれぞれ２ビットをビット対として
選択して複数の第１集合を構成し、前記各第１集合について、前記メモリセルの前記ビット対を示す２つの２進第１ア
ドレスを、該２進第１アドレスの各桁が、互いに排他的
になるように割り当て、前記２進第１アドレスの各桁について、その桁が"０"で
ある全ての該２進第１アドレスに対応する書き込みデー
タのパリティ符号と、その桁が"１"である全ての該２進
第１アドレスに対応する前記書き込みデータのパリティ
符号とからなる第１パリティ符号を生成し、前記メモリセルからのデータの読み出し時に、前記書き
込みデータの前記第１パリティ符号を生成したときと同
じ組み合わせの前記２進第１アドレスに対応する読み出
しデータの第１パリティ符号を生成し、前記読み出し時に生成した前記第１パリティ符号が、書
き込み時に生成した前記第１パリティ符号と全て異なる
ときに、前記各第１集合に割り当てられた領域におい
て、前記ビット対のデータがともに誤りである前記メモ
リセルが一つ存在することを検出することを特徴とする
多値半導体メモリの誤り検出・訂正方法。
【請求項１０】請求項９記載の多値半導体メモリの誤
り検出・訂正方法において、前記第１集合の前記ビット対の一方のビットをそれぞれ
選択して、前記第１集合に対応する複数の第２集合を構
成し、前記各第２集合について、選択されたビットを示す誤り訂正用の２進第２アドレス
を、前記メモリセルに対応してそれぞれ割り当て、前記２進第２アドレスの各桁について、その桁が"０"で
ある全ての該２進第２アドレスに対応する書き込みデー
タの第２パリティ符号、またはその桁が"１"である全て
の該２進第２アドレスに対応する書き込みデータの第２
パリティ符号を生成し、前記第１集合に対応する前記各第２集合において、書き込みデータの前記第２パリティ符号を生成したとき
と同じ組み合わせの前記２進第２アドレスに対応する前
記メモリセルのビットから読み出されるデータの第２パ
リティ符号を生成し、前記ビット対のデータがともに誤りである前記メモリセ
ルが一つ存在することを検出したときに、書き込み時に
生成した前記第２パリティ符号の各ビットと読み出し時
に生成した前記第２パリティ符号の各ビットとの排他的
論理和を求め、求めた前記排他的論理和を２進数の各桁に割り当てて、
誤りが発生した前記２進第２アドレスとし、誤りが発生した前記メモリセルから読み出された２ビッ
トのデータを反転することで、誤りを訂正することを特
徴とする多値半導体メモリの誤り検出・訂正方法。
【請求項１１】請求項９記載の多値半導体メモリの誤
り検出・訂正方法において、前記各第１集合について、前記書き込み時に生成した前記第１パリティ符号および
前記読み出し時に生成した前記第１パリティ符号の排他
的論理和を求め、前記ビット対の前記排他的論理和が、全て互いに反転し
ているとき、前記各第１集合に割り当てられた領域にお
いて、前記メモリセルから読み出したデータのうち１ビ
ットが誤りであることを検出し、前記ビット対の一方を２進数の各桁に割り当てること
で、誤りが発生した前記２進第１アドレスを求め、前記メモリセルから読み出されたデータのうち該２進第
１アドレスに対応するデータを反転することで、誤りを
訂正することを特徴とする多値半導体メモリの誤り検出
・訂正方法。
【請求項１２】請求項９記載の多値半導体メモリの誤
り検出・訂正方法において、前記各第１集合について、前記書き込み時に生成した前記第１パリティ符号および
前記読み出し時に生成した前記第１パリティ符号の排他
的論理和を求め、前記排他的論理和の１つのみが"１"のとき、前記第１パ
リティ符号のうち１ビットが誤りであることを検出する
ことを特徴とする多値半導体メモリの誤り検出・訂正方
法。
【請求項１３】複数ビットのデータをそれぞれ保持す
る複数のメモリセルと、前記メモリセルからそれぞれ２ビットをビット対として
選択して構成された複数の第１集合の各々について、前
記メモリセルの前記ビット対を示す２つの２進第１アド
レスを、該２進第１アドレスの各桁が、互いに排他的に
なるように割り当て、前記２進第１アドレスの各桁につ
いて、その桁が"０"である全ての該２進第１アドレスに
対応する書き込みデータのパリティ符号と、その桁が"
１"である全ての該２進第１アドレスに対応する前記書
き込みデータのパリティ符号とからなる第１パリティ符
号を生成し、前記メモリセルからのデータの読み出し時
に、前記書き込みデータの前記第１パリティ符号を生成
したときと同じ組み合わせの前記２進第１アドレスに対
応する読み出しデータの第１パリティ符号を生成する第
１生成回路と、前記読み出し時に生成した前記第１パリティ符号が、書
き込み時に生成した前記第１パリティ符号と全て異なる
ときに、前記各第１集合に割り当てられた領域におい
て、前記ビット対のデータがともに誤りである前記メモ
リセルが一つ存在することを検出する第１検出回路とを
備えていることを特徴とする誤り検出・訂正機能を有す
る多値半導体メモリ。
【請求項１４】請求項１３記載の誤り検出・訂正機能
を有する多値半導体メモリにおいて、前記第１集合の前記ビット対の一方のビットをそれぞれ
選択して構成される、前記第１集合に対応する複数の第
２集合の各々について、選択されたビットを示す誤り訂
正用の２進第２アドレスを、前記メモリセルに対応して
それぞれ割り当て、前記２進第２アドレスの各桁につい
て、その桁が"０"である全ての該２進第２アドレスに対
応する書き込みデータの第２パリティ符号、またはその
桁が"１"である全ての該２進第２アドレスに対応する書
き込みデータの第２パリティ符号を生成するとともに、
前記第１集合に対応する前記第２集合において、書き込
みデータの前記第２パリティ符号を生成したときと同じ
組み合わせの前記２進第２アドレスに対応する前記メモ
リセルのビットから読み出されるデータの第２パリティ
符号を生成する第２生成回路と、ビット対のデータがともに誤りである前記メモリセルが
一つ存在することを検出された前記各第２集合につい
て、書き込み時に生成した前記第２パリティ符号の各ビ
ットと読み出し時に生成した前記第２パリティ符号の各
ビットとの排他的論理和を求め、求めた前記排他的論理
和を２進数の各桁に割り当てて、誤りが発生した前記２
進第２アドレスとし、誤りが発生した前記メモリセルか
ら読み出された２ビットのデータを反転することで、誤
りを訂正する第１訂正回路とを備えていることを特徴と
する誤り検出・訂正機能を有する多値半導体メモリ。
【請求項１５】請求項１３記載の誤り検出・訂正機能
を有する多値半導体メモリにおいて、前記各第１集合について、前記書き込み時に生成した前
記第１パリティ符号および前記読み出し時に生成した前
記第１パリティ符号の排他的論理和を求め、前記ビット
対の前記排他的論理和が、全て互いに反転していると
き、前記各第１集合に割り当てられた領域において、前
記メモリセルから読み出したデータのうち１ビットが誤
りであることを検出する第２検出回路と、１ビット誤りが検出された前記各第１集合について、前
記ビット対の一方をアドレスの各桁に割り当てること
で、誤りが発生した前記２進第１アドレスを求め、前記
メモリセルから読み出されたデータのうち該２進第１ア
ドレスに対応するデータを反転することで、誤りを訂正
する第２訂正回路とを備えていることを特徴とする誤り
検出・訂正機能を有する多値半導体メモリ。
【請求項１６】請求項１３記載の誤り検出・訂正機能
を有する多値半導体メモリにおいて、前記各第１集合について、前記書き込み時に生成した前
記第１パリティ符号および前記読み出し時に生成した前
記第１パリティ符号の排他的論理和を求め、前記排他的
論理和の１つのみが"１"のとき、前記第１パリティ符号
のうち１ビットが誤りであることを検出する第３検出回
路を備えていることを特徴とする誤り検出・訂正機能を
有する多値半導体メモリ。
【請求項１７】請求項１３記載の誤り検出・訂正機能
を有する多値半導体メモリにおいて、前記第１パリティ符号をそれぞれ記憶する複数の多値メ
モリセルを有するパリティ記憶回路を備え、前記各第１パリティ符号は、前記パリティ記憶回路内の
前記各多値メモリセルの複数ビットに同時に記憶される
ことを特徴とする誤り検出・訂正機能を有する多値半導
体メモリ。