JPH11213693A

JPH11213693A - メモリ装置

Info

Publication number: JPH11213693A
Application number: JP1408298A
Authority: JP
Inventors: Masayuki Hattori; 雅之服部; Toshiyuki Miyauchi; 俊之宮内
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1998-01-27
Filing date: 1998-01-27
Publication date: 1999-08-06

Abstract

(57)【要約】【課題】符号長を長くし、少ない冗長データで高い誤り
訂正能力を持たせる。【解決手段】１バイト（８ビット）のデータである入力
データＤinを符号化器１２に供給する。符号化器１２で
は、入力データＤinを書き込みデータＷＤとしてのＳＳ
ＲＳ符号（１シンボル＝８ビット、情報５１２シンボ
ル、冗長データ５シンボル）に変換する。符号化器１２
からの書き込みデータＷＤを変換器１３で４ビットデー
タに変換してセルアレイ１１に供給し、各セルに順次書
き込む。読み出し時、復号器１５では、呼び出しデータ
ＲＤとしてのＳＳＲＳ符号をリード・ソロモン符号（１
シンボル＝１０ビット、５１７シンボルの２誤り訂正可
能な短縮化リード・ソロモン符号）に戻して誤り訂正処
理をし、出力データＤoutとしての８ビットデータを得
る。誤り訂正符号としてＳＳＲＳ符号を用いることで、
例えばリード・ソロモン符号を用いるものと比べて符号
長を長くできる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、メモリ装置に関
する。詳しくは、少なくとも１ビットのデータを記憶す
るメモリセルからなるメモリに対する誤り訂正符号とし
てＳＳＲＳ符号（Subspace Subcodes of Reed-Solomon
Codes）を用いることによって、符号長を長くし、少な
い冗長データで高い誤り訂正能力を持たせるようにした
メモリ装置に係るものである。

【０００２】

【従来の技術】近年、メモリ装置として、フラッシュメ
モリ等の半導体メモリが広く使用されている。フラッシ
ュメモリでは、半導体基板上に積層形成された浮遊ゲー
ト（電荷蓄積層）および制御ゲートからなるメモリセル
を多数並べてなるセルアレイ（通常は６５００万セル程
度）を用いてデータの記憶を行っている（図１１参
照）。この場合、各セルアレイには、浮遊ゲートに蓄え
る電荷量の大きさによってデータが記憶される。

【０００３】図１２Ａ，Ｂは、フラッシュメモリに用い
るメモリセル１００の構造を示している。すなわち、メ
モリセル１００は、半導体基板１０１に電荷蓄積層（浮
遊ゲート）１０２および制御ゲート１０３が積層されて
形成されている。メモリセル１００にデータを書き込む
場合には、浮遊ゲート１０２に蓄える電荷量を制御し、
記憶するデータ（“０”または“１”）に応じて、図１
３に示した２値のしきい電圧のいずれかにする。一方、
メモリセル１００よりデータを読み出す場合には、２値
のしきい電圧の中間に設けた基準電圧を用い、メモリセ
ル１００のしきい電圧が基準電圧よりも高いか低いかに
よって、そのメモリセル１００のデータが“０”である
か“１”であるかの判断をする。

【０００４】半導体メモリでは、高集積度化、高密度化
に伴う種々の影響による信頼性低下を防ぐことが重要な
課題となっている。特に、書き込み／消去数の増加に伴
うセル不良のように経年変化によって起こる不良の防止
のために、例えばハミング符号やＢＣＨ符号(Bose-Chau
dhuri-Hocquenghem code）、あるいはそれらを短縮化し
た符号のような誤り訂正符号を用いた誤り訂正回路を半
導体メモリの内部に組み込むことがしばしばある。

【０００５】誤り訂正符号は、情報データに対して検査
データと呼ばれる冗長なデータが付加されてなり、その
検査データを用いることで符号内の誤りの訂正が行われ
る。なお、ハミング符号、ＢＣＨ符号および符号の短縮
化については、例えば今井秀樹著「符号理論」（電子情
報通信学会）等の文献に論じられている。

【０００６】誤り訂正符号を半導体メモリの内部に組み
込むことで、経年変化によってある程度のセル不良が起
こっても、書き込んだデータの読出エラーは起こらない
ようにすることが可能になる。ただし、一般に誤り訂正
符号では、多くの誤りを訂正するためには冗長なデータ
である検査データを多く持つ必要があり、多くのセルを
使うことになるのと同時に、誤り訂正回路もより大きく
なるという傾向がある。

【０００７】次に、フラッシュメモリの多値記録につい
て述べる。近年、フラッシュメモリの記憶容量の増大を
目的として、１つのセルに多ビットを記憶するフラッシ
ュメモリが提案されている。例えば、４値の多値記録を
行うフラッシュメモリのメモリセル１００では、図１４
Ａ〜Ｄに示すように、浮遊ゲート１０２に蓄える電荷量
を制御して、記憶するデータ（“１１”，“１０”，
“０１”または“００”に応じて、図１５に示した４値
のしきい電圧のいずれかにする。データを読み出すに
は、各しきい電圧の間にそれぞれ設けた３値の基準電圧
を用いる。メモリセル１００のしきい電圧と各基準電圧
とを比較することによって、メモリセル１００のデータ
を読み取る。これによって１つのメモリセル１００で２
ビットの情報を記憶できる。

【０００８】

【発明が解決しようとする課題】多値記録のフラッシュ
メモリに対しても２値記録の場合と同様に誤り訂正回路
を用いることができる。ただし、多値記録を行うフラッ
シュメモリでは、１つのセル不良によって複数ビットが
誤りになるため、誤り訂正符号としては、数ビットをひ
とまとめにして１シンボルとし、シンボル単位で誤りを
訂正する符号が有効となる。シンボル誤りを訂正する符
号で最も標準的な符号としては、リード・ソロモン符号
（Reed-Solomon Code）および短縮化リード・ソロモン
符号がある。なお、リード・ソロモン符号についても、
その内容に関しては前掲の今井秀樹著「符号理論」等の
文献で論じられている。

【０００９】図１６は、８ビット（１バイト）を１シン
ボルとして２誤り訂正可能な短縮化リード・ソロモン符
号を用いた誤り訂正回路を内部に組み込んだ１６値（４
ビット）記録を行うフラッシュメモリ１１０の構成例を
示している。この短縮化リード・ソロモン符号の場合、
図１７に示すように、検査データ（冗長データ）は４バ
イトとなり、符号全体の長さは、１３２バイト＝１０５
６ビットとなる。

【００１０】図１６において、フラッシュメモリ１１０
は、複数のメモリセルを有するセルアレイ１１１と、８
ビットのデータである入力データＤinを短縮化リード・
ソロモン符号に変換し、セルアレイ１１１に書き込むた
めの書き込みデータＷＤを得る符号化器１１２と、この
符号化器１１２より出力される書き込みデータＷＤを、
図１８に示すように、８ビットのデータから４ビットの
データ（メモリセルに記憶するための４ビットデータ）
に変換してセルアレイ１１１に供給する８ビット／４ビ
ット変換器１１３とを有している。

【００１１】また、フラッシュメモリ１１０は、セルア
レイ１１１より読み出される読み出しデータＲＤを、図
１８に示すように、４ビットのデータから８ビットのデ
ータに変換する４ビット／８ビット変換器１１４と、こ
の４ビット／８ビット変換器１１４で８ビットのデータ
に変換された読み出しデータＲＤに誤り訂正処理を施し
て出力データＤoutを得るリード・ソロモン符号復号器
１１５とを有している。この場合、符号化器１１２およ
びリード・ソロモン符号復号器１１５は誤り訂正回路を
構成している。そして、符号化器１１２では、入力デー
タＤinの１２８バイト毎に４バイトの検査データが付加
され、情報データが１２８バイトの２誤り訂正可能な短
縮化リード・ソロモン符号が生成される。

【００１２】図１６に示すフラッシュメモリ１１０にお
いて、データの書き込みは以下のように行われる。すな
わち、８ビットのデータである入力データＤinは符号化
器１１２に入力される。そして、この符号化器１１２で
は、入力データＤinが情報データが１２８バイトの短縮
化リード・ソロモン符号に変換されて書き込みデータＷ
Ｄとされる。そして、符号化器１１２より出力される書
き込みデータＷＤは、８ビット／４ビット変換器１１３
で８ビットのデータより４ビットのデータに変換されて
セルアレイ１１１に供給され、セルアレイ１１１を構成
する各メモリセルに順次書き込まれる。

【００１３】一方、データの読み出しは以下のように行
われる。セルアレイ１１１より読み出された読み出しデ
ータＲＤは４ビット／８ビット変換器１１４で４ビット
のデータより８ビットのデータに変換されてリード・ソ
ロモン符号復号器１１５に供給される。リード・ソロモ
ン符号復号器１１５では、読み出しデータＲＤの１符号
内に誤りがなければ情報データがそのまま出力データＤ
outとしてバイト単位で出力され、また読み出しデータ
ＲＤの１符号内の誤りのバイト数が１または２であると
きは、誤りが訂正された後に情報データが出力データＤ
outとしてバイト単位で出力される。

【００１４】図１６に示すような構成とすることで、多
値記録のフラッシュメモリに対しても誤り訂正回路を用
いることができる。

【００１５】次に、複数のフラッシュメモリ（フラッシ
ュメモリチップ）を用いたメモリカードについて述べ
る。１チップのフラッシュメモリでは扱えない量のデー
タを記憶するためのメモリ装置として、複数個のフラッ
シュメモリとコントローラとからなるメモリカードがあ
る。

【００１６】図１９は、８ビット（１バイト）を１シン
ボルとして２誤り訂正可能な短縮化リード・ソロモン符
号を用いた誤り訂正回路をコントローラに備えるメモリ
カード１２０の構成例を示している。このメモリカード
１２０は、１６値（４ビット）記録を行うフラッシュメ
モリを２個使用したものである。

【００１７】図１９において、メモリカード１２０は、
２個のフラッシュメモリ１２１，１２２と、これらフラ
ッシュメモリ１２１，１２２に対してデータの書き込み
や読み出しを行うためのコントローラ１２３とを備えて
いる。

【００１８】そして、コントローラ１２３は、カード外
部とのデータのやり取りを行うためのカードインタフェ
ース１２４と、８ビットのデータである入力データＤin
を短縮化リード・ソロモン符号に変換し、フラッシュメ
モリ１２１，１２２に書き込むための書き込みデータＷ
Ｄを得る符号化器１２５と、この符号化器１２５より出
力される書き込みデータＷＤを、図１８に示すように、
８ビットのデータから４ビットのデータ（メモリセルに
記憶するための４ビットデータ）に変換する８ビット／
４ビット変換器１２６とを有している。

【００１９】また、メモリカード１２０は、フラッシュ
メモリ１２１，１２２より読み出される読み出しデータ
ＲＤを、図１８に示すように、４ビットのデータから８
ビットのデータに変換する４ビット／８ビット変換器１
２７と、この４ビット／８ビット変換器１２７で８ビッ
トのデータに変換された読み出しデータＲＤに誤り訂正
処理を施して出力データＤoutを得るリード・ソロモン
符号復号器１２８と、フラッシュメモリ１２１，１２２
に対するデータの書き込み／読み出しをコントロールす
るフラッシュインタフェース１２９とを有して構成され
ている。

【００２０】この場合、符号化器１２５およびリード・
ソロモン符号復号器１２８は誤り訂正回路を構成してい
る。そして、符号化器１２５では、入力データＤinの１
２８バイト毎に４バイトの検査データが付加され、情報
データが１２８バイトの２誤り訂正可能な短縮化リード
・ソロモン符号が生成される。

【００２１】図１９に示すメモリカード１２０におい
て、データの書き込みは以下のように行われる。すなわ
ち、入力データＤinはカードインタフェース１２４によ
ってカード内部に取り込まれて符号化器１２５に供給さ
れる。この符号化器１２５では、入力データＤinが情報
データが１２８バイトの短縮化リード・ソロモン符号に
変換されて書き込みデータＷＤとされる。そして、符号
化器１２５より出力される書き込みデータＷＤは、８ビ
ット／４ビット変換器１２６で８ビットのデータより４
ビットのデータに変換され、フラッシュインタフェース
１２９のコントロールに従ってフラッシュメモリ１２１
またはフラッシュメモリ１２２に書き込まれる。

【００２２】一方、データの読み出しは以下のように行
われる。フラッシュインタフェース１２９のコントロー
ルに従ってフラッシュメモリ１２１またはフラッシュメ
モリ１２２より読み出された読み出しデータＲＤは、４
ビット／８ビット変換器１２７で４ビットのデータより
８ビットのデータに変換されてリード・ソロモン符号復
号器１２８に供給される。リード・ソロモン符号復号器
１２８では、読み出しデータＲＤの１符号内に誤りがな
ければ情報データがそのまま出力データＤoutとしてバ
イト単位で出力され、また読み出しデータＲＤの１符号
内の誤りのバイト数が１または２であるときは、誤りが
訂正された後に情報データが出力データＤoutとしてバ
イト単位で出力される。このようにリード・ソロモン符
号復号器１２８より出力される出力データＤoutはカー
ドインタフェース１２４を介してカード外部に出力され
る。

【００２３】図１９に示すような構成とすることで、複
数のフラッシュメモリを用いたメモリカードにおいても
誤り訂正回路を用いることができる。コントローラで誤
り訂正を行う場合、誤り訂正回路をフラッシュメモリに
内蔵する場合に比べて、より大きな誤り訂正回路を持つ
ことができるため、多値記録の影響で多くの誤りを発生
するようになってもこれを訂正することが可能になる。

【００２４】次にフラッシュメモリからのデータの読み
出しのプロセスを改めて述べる。セルアレイ（図１１参
照）からの読み出しは、１セル単位ではなく、ページと
呼ばれる単位（例えば１０２４セル）のデータをまとめ
て同時に読み出し、それを出力バッファより逐次出力す
ることで行うようになっている（図２０参照）。よっ
て、例えば１６値記録を行うフラッシュメモリでは、１
ページを１０２４セルの情報とすると、４０９６ビット
（５１２バイト）の情報を１つの単位として読み出すこ
とになる。ここで、メモリ外部とのデータ入出力は１バ
イト＝８ビットで行うことが多いため、リード・ソロモ
ン符号の１シンボルも８ビットとするのが整合性が高
い。

【００２５】しかし、８ビットを１シンボルとしたリー
ド・ソロモン符号は符号長が２５５となるため、符号化
の際には５１２バイトのデータを３つないし４つに分割
して、それぞれに検査データ（冗長データ）を付加して
符号化することが必要となる。図２１は、５１２バイト
のデータを、情報データ１２８バイトの１誤り訂正可能
な短縮化リード・ソロモン符号４つで符号化した場合の
符号化のようすを示している。

【００２６】ここで、誤り訂正符号の一般な性質とし
て、同じ数の検査データを付加するならば情報データを
分割して符号化よりも一度に符号化する方が性能が高い
という性質があり、５１２バイトの情報データを同時に
読み出すならばそれをひとまとめにして符号化するほう
が効率がよい。

【００２７】そこで、この発明では、符号長を長くし、
少ない冗長データで高い誤り訂正能力を持たせるように
したメモリ装置を提供することを目的とする。

【００２８】

【課題を解決するための手段】この発明に係るメモリ装
置は、複数のメモリセルを有し、それぞれのメモリセル
が少なくとも１ビットのデータを記憶するセルアレイ
と、入力データをＳＳＲＳ符号に変換して上記セルアレ
イに書き込むための書き込みデータを得る符号化器と、
セルアレイより読み出される読み出しデータに誤り訂正
処理を施して出力データを得るＳＳＲＳ符号復号器とを
備えるものである。

【００２９】また、この発明に係るメモリ装置は、複数
のメモリセルを有し、それぞれのメモリセルが少なくと
も１ビットのデータを記憶するセルアレイを持つメモリ
部と、このメモリ部に対してデータの書き込みや読み出
しを行うためのコントローラとを備え、コントローラ
は、入力データをＳＳＲＳ符号に変換してメモリ部に書
き込むための書き込みデータを得る符号化器と、メモリ
部より読み出される読み出しデータに誤り訂正処理を施
して出力データを得るＳＳＲＳ符号復号器とを有するも
のである。

【００３０】セルアレイの各メモリセルには、それぞれ
少なくとも１ビットのデータが記憶される。書き込み
時、入力データは符号化器によって書き込みデータとし
てのＳＳＲＳ符号に変換され、このＳＳＲＳ符号がセル
アレイに書き込まれる。ＳＳＲＳ符号は、リード・ソロ
モン符号と同様に複数ビットをまとめて１シンボルと
し、シンボル単位で誤り訂正を行う誤り訂正符号である
が、１シンボルのビット数を同じとすれば、リード・ソ
ロモン符号に比べて符号長を長くすることができる。読
み出し時、セルアレイの各メモリセルに記憶されていた
データが読み出され、この読み出しデータに対してＳＳ
ＲＳ符号復号器で誤り訂正処理が施されて出力データが
得られる。

【００３１】このように、少なくとも１ビットのデータ
を記憶するメモリセルからなるメモリに対する誤り訂正
符号としてＳＳＲＳ符号を用いることで、符号長を長く
でき、少ない冗長データで高い誤り訂正能力を持たるこ
とが可能となる。

【００３２】

【発明の実施の形態】以下、図面を参照しながら、この
発明の実施の形態について説明する。まず、ＳＳＲＳ符
号について説明する。

【００３３】ＳＳＲＳ符号は、M. Hattori, "Subspace
Subcodes of Reed-Solomon Codes"(Ph.D. dissertatio
n, California Institute of Technology, Pasadena, C
alifornia, 1995 )において提案された符号である。そ
の内容を例を用いて説明する。

【００３４】いま、１シンボル＝３ビットの情報１０シ
ンボルの２誤り訂正符号化をＳＳＲＳ符号を用いて行う
場合を例とする。ここで、１シンボル＝３ビットのリー
ド・ソロモン符号は、符号長が７までしか取れないので
１０シンボルの符号化は不可能である。

【００３５】そこで、まず、３ビットの情報１０シンボ
ルに対して、それぞれ１ビットの０を付加して、４ビッ
ト情報１０シンボルに変換する。これを１シンボル＝４
ビットの２誤り訂正可能なリード・ソロモン符号に符号
化すると、４シンボルの検査データが生成される（図６
参照）。ここで、４シンボルの検査データの下位１ビッ
トは０になるとは限らない。

【００３６】そこで、情報に下位１ビットが０である仮
データ１シンボルを付加して、仮データを含む１１シン
ボルのデータを符号化したときに検査データの下位１ビ
ットを０にすることを考える。もし、このような仮デー
タをうまく選ぶことができたとすると、その符号の上位
３ビットだけを取り出すことで、１シンボル＝３ビッ
ト、情報１０シンボル、冗長データ５シンボルの２誤り
訂正符号を実現できることになる。

【００３７】実際、前掲のHattoriの文献によれば、既
約多項式として、ｘ⁴＋ｘ＋１を用い、生成多項式を α⁹ｘ⁴＋α⁶ｘ³＋α¹³ｘ＋１＝０とした場合には、図７に示すように検査データ位置を０
〜３とし、仮データ位置を７とすることで符号化ができ
る。４ビット化した入力データＩ、検査データＰ、仮デ
ータＱを、それぞれＩ＝［Ｉ₀，Ｉ₁，Ｉ₂，・・・，Ｉ₉］Ｐ＝［Ｐ₀，Ｐ₁，Ｐ₂，Ｐ₃］Ｑ＝［Ｑ₀］として、図７ではそのビット展開の様子を示している。

【００３８】具体的な符号化は以下の手順で行われる。
まず、Ｑ₀＝（0000）として、［Ｉ₀，Ｉ₁，Ｉ₂，Ｑ₀，
Ｉ₃，・・・，Ｉ₉］を通常のリード・ソロモン符号化器で
符号化する。図８はその符号化の様子を示している。こ
のときの検査データの最下位ビットＰ₀ ⁽³⁾，Ｐ₁ ⁽³⁾，Ｐ
₂ ⁽³⁾，Ｐ₃ ⁽³⁾をもとに、図９に示すような対応に従っ
て、仮データＱ₀を決定する。求まったＱ₀から、改めて
［Ｉ₀，Ｉ₁，Ｉ₂，Ｑ₀，Ｉ₃，・・・，Ｉ₉］を通常のリー
ド・ソロモン符号化器で符号化すると、検査データの最
下位ビットはすべて０になる。

【００３９】例えば、Ｉ＝ [(0100),(1010),(0110),(0000),・・・,(0000)] とすると、Ｐ₀ ⁽³⁾＝０，Ｐ₁ ⁽³⁾＝１，Ｐ₂ ⁽³⁾＝０，Ｐ₃ ⁽³⁾＝１となるので、図９より、Ｑ₀＝（1000）を得る。図１０
は、このＱ₀をもとに、［Ｉ₀，Ｉ₁，Ｉ₂，Ｑ₀，Ｉ₃，・・・，Ｉ₉］＝[(0100),(1010),(0110),(1000),(0000),・・・,(0000)] をリード・ソロモン符号化した結果を示している。確か
に、検査データの最下位ビットが０になっていることが
分かる。

【００４０】以上の操作で得られた符号の上位３ビット
だけを取り出すことで、ＳＳＲＳ符号の符号化ができ
る。なお、ＳＳＲＳ符号の復号は、通常のリード・ソロ
モン符号復号器を用いることで行うことができる。

【００４１】一般にどの程度の仮データの付加によって
ＳＳＲＳ符号を構成できるかについては、前掲のHattor
iの文献に詳しく論じられている。なお、ＳＳＲＳ符号
と同様の発想の誤り訂正符号として、Digital Equipmen
t Corp.が提案したmodifiedREED SOLOMON符号(European
Patent 0-290-349-A2)があるが、ＳＳＲＳ符号では付
加するべき仮データの大きさを厳密に見積もることがで
きる。

【００４２】図１は、第１の実施の形態としてのフラッ
シュメモリ１０の構成を示している。このフラッシュメ
モリ１０は、２誤り訂正可能なＳＳＲＳ符号を用いた誤
り訂正回路を組み込んだ１６値（４ビット）記録を行う
フラッシュメモリである。ここで、外部とのデータの入
出力を１バイト（８ビット）単位で行い、１シンボル＝
１０ビットのリード・ソロモン符号をもとに構成した１
シンボル＝８ビットのＳＳＲＳ符号を用いて、１ページ
内の情報５１２バイトをひとまとめにして符号化する。
２誤り訂正のための冗長データは４シンボルであり、付
加する仮データは前掲のHattoriの論文のAppendix Cよ
り６ビット必要であることが分かるので、１シンボルの
付加で構成できる。よって符号長は５１７となるが、１
０ビットを１シンボルとするリード・ソロモン符号の符
号長は１０２３であるので、符号長５１７の符号はその
短縮化によって構成が可能である。

【００４３】図１において、フラッシュメモリ１０は、
複数のメモリセルを有するセルアレイ１１と、８ビット
のパラレルデータである入力データＤinをＳＳＲＳ符号
に変換し、セルアレイ１１に書き込むための書き込みデ
ータＷＤを得る符号化器１２と、この符号化器１２より
出力される書き込みデータＷＤを、図１８に示すよう
に、８ビットのデータから４ビットのデータ（メモリセ
ルに記憶するための４ビットデータ）に変換してセルア
レイ１１に供給する８ビット／４ビット変換器１３とを
有している。

【００４４】また、フラッシュメモリ１０は、セルアレ
イ１１より読み出される読み出しデータＲＤを、図１８
に示すように、４ビットのデータから８ビットのデータ
に変換する４ビット／８ビット変換器１４と、この４ビ
ット／８ビット変換器１４で８ビットのデータに変換さ
れた読み出しデータＲＤに誤り訂正処理を施して出力デ
ータＤoutを得る復号器１５とを有している。この場
合、符号化器１２および復号器１５は誤り訂正回路を構
成している。

【００４５】図２は、符号化器１２の構成を示してい
る。この符号化器１２は、入力データＤinとしての８ビ
ットのデータに対して、図３に示すように、２ビットの
０を付加して１０ビットのデータに変換する８ビット／
１０ビット変換器１２ａと、この変換器１２ａより出力
される１０ビットのデータを１シンボル＝１０ビットの
２誤り訂正可能な短縮化リード・ソロモン符号に変換す
るリード・ソロモン符号化器１２ｂとを有している。リ
ード・ソロモン符号化器１２ｂでは、情報５１２シンボ
ル毎に全てのビットが０である１シンボルの仮データが
付加され、従って５１３シンボル毎に４シンボルの検査
データが付加された短縮化リード・ソロモン符号が生成
される。

【００４６】また、符号化器１２は、リード・ソロモン
符号化器１２ｂより出力される１シンボル＝１０ビット
のリード・ソロモン符号をもとに、情報５１２シンボル
毎に１シンボルの仮データを付加する仮データ付加回路
１２ｃを有している。仮データ付加回路１２ｃでは、リ
ード・ソロモン符号化器１２ｂより出力されるリード・
ソロモン符号の４シンボルの検査データの下位２ビット
の値をもとに、上述したＳＳＲＳ符号化のために、付加
すべき１シンボルの仮データ（下位２ビットは０）が決
定される。なお、仮データは、テーブル等を利用して求
められる。

【００４７】また、符号化器１２は、仮データ付加回路
１２ｃの出力データを１シンボル＝１０ビットの２誤り
訂正可能な短縮化リード・ソロモン符号に変換するリー
ド・ソロモン符号化器１２ｄと、このリード・ソロモン
符号化器１２ｄより出力されるリード・ソロモン符号と
しての１０ビットのデータに対して、図３に示すよう
に、下位２ビットの０を削除し、ＳＳＲＳ符号である書
き込みデータＷＤとしての８ビットのデータを得る１０
ビット／８ビット変換器１２ｅとを有している。リード
・ソロモン符号化器１２ｄでは、５１３シンボル（情報
５１２シンボル＋仮データ１シンボル）毎に４シンボル
の検査データが付加された短縮化リード・ソロモン符号
が生成される。このリード・ソロモン符号の下位２ビッ
トは０となる。

【００４８】以上のように構成された符号化器１２の動
作を説明する。８ビットのデータである入力データＤin
は、８ビット／１０ビット変換器１２ａに供給され、２
ビットの０が付加されて１０ビットのデータに変換され
る（図３参照）。そして、この１０ビットのデータは、
リード・ソロモン符号化器１２ｂに供給され、５１３シ
ンボル（情報５１２シンボル＋全てのビットが０である
仮データ１シンボル）毎に４シンボルの検査データが付
加された短縮化リード・ソロモン符号に変換される。

【００４９】リード・ソロモン符号化器１２ｂより出力
される５１７シンボルのリード・ソロモン符号は、仮デ
ータ付加回路１２ｃに供給される。そして、仮データ付
加回路１２ｃでは、４シンボルの検査データの下位２ビ
ットの値をもとに付加すべき１シンボルの仮データ（下
位２ビットは０）が決定され、５１７シンボルのリード
・ソロモン符号を構成する情報５１２シンボルにその仮
データ１シンボルが付加されて出力される。

【００５０】仮データ付加回路１２ｃより出力される１
０ビットのデータは、リード・ソロモン符号化器１２ｄ
に供給され、５１３シンボル（情報５１２シンボル＋仮
データ１シンボル）毎に４シンボルの検査データが付加
された短縮化リード・ソロモン符号に変換される。この
場合、付加される４シンボルの検査データの下位２ビッ
トは０となり、従って５１７シンボルのリード・ソロモ
ン符号を構成する各シンボルの下位２ビットは全て０と
なる。そして、リード・ソロモン符号器１２ｄより出力
されるリード・ソロモン符号は、１０ビット／８ビット
変換器１２ｅに供給され、０となっている各シンボルの
下位２ビットが削除され、書き込みデータＷＤとしての
８ビットのデータに変換される（図３参照）。この書き
込みデータＷＤは、１シンボル＝８ビット、情報５１２
シンボル、冗長データ５シンボルのＳＳＲＳ符号とな
る。

【００５１】図４は、復号器１５の構成を示している。
この復号器１５は、読み出しデータＲＤであるＳＳＲＳ
符号（１シンボル＝８ビット、情報５１２シンボル、冗
長データ５シンボル）としての８ビットデータに対し
て、図３に示すように、２ビットの０を付加して１０ビ
ットのデータ、すなわち１シンボル＝１０ビットで、５
１７シンボルの２誤り訂正可能な短縮化リード・ソロモ
ン符号に戻す８ビット／１０ビット変換器１５ａを有し
ている。

【００５２】また、復号器１５は、８ビット／１０ビッ
ト変換器１５ａで戻されたリード・ソロモン符号に対し
て誤り訂正処理を施すリード・ソロモン符号復号器１５
ｂと、この復号器１５ｂで誤り訂正された各情報５１２
シンボルに対して、図３に示すように、下位２ビットの
０を削除し、出力データＤoutとしての８ビットのデー
タを得る１０ビット／８ビット変換器１５ｃとを有して
いる以上のように構成された復号器１５の動作を説明す
る。読み出しデータＲＤ（ＳＳＲＳ符号）としての８ビ
ットのデータは、８ビット／１０ビット変換器１５ａに
供給され、２ビットの０が付加されて１０ビットのデー
タ、すなわち５１７シンボルの２誤り訂正可能な短縮化
リード・ソロモン符号に戻される（図３参照）。そし
て、このリード・ソロモン符号がリード・ソロモン符号
復号器１５ｂに供給される。この復号器１５ｂでは、１
符号内の誤りのシンボル数が１または２であるときは、
誤りが訂正される。そして、この復号器１５ｂで誤り訂
正された情報５１２シンボルは、１０ビット／８ビット
変換器１５ｃに供給され、各シンボルの下位２ビットの
０が削除さて８ビットのデータに変換され（図３参
照）、出力データＤoutとされる。

【００５３】図１に示すフラッシュメモリ１０におい
て、データの書き込みは以下のように行われる。すなわ
ち、１バイト（８ビット）のデータである入力データＤ
inは符号化器１２に供給されて、書き込みデータＷＤと
してのＳＳＲＳ符号（１シンボル＝８ビット、情報５１
２シンボル、冗長データ５シンボル）に変換される。そ
して、符号化器１２より出力される書き込みデータＷＤ
は、８ビット／４ビット変換器１３で８ビットのデータ
より４ビットのデータに変換されてセルアレイ１１に供
給され、このセルアレイ１１を構成する各メモリセルに
順次書き込まれる。

【００５４】一方、データの読み出しは以下のように行
われる。セルアレイ１１より読み出された読み出しデー
タＲＤは４ビット／８ビット変換器１４で４ビットのデ
ータより８ビットのデータに変換されて復号器１５に供
給される。復号器１５では、８ビットのデータ（ＳＳＲ
Ｓ符号）に対して２ビットの０が付加されて１０ビット
のデータ（１シンボル＝１０ビットで５１７シンボルの
２誤り訂正可能なリード・ソロモン符号）に戻されて誤
り訂正処理が施され、さらに誤り訂正後の情報シンボル
の下位２ビットの０が削除されて８ビットのデータに変
換され、この８ビットのデータが出力データＤoutとし
てバイト単位で出力される。

【００５５】なお、入力データＤinや出力データＤout
が８ビットのパラレルデータでないときは、符号化器１
２の前段に入力データＤinを８ビットのパラレルデータ
に変換するビット変換器が配置され、また復号器１５の
後段に８ビットのパラレルデータを出力データＤoutに
対応したパラレルデータまたはシリアルデータに変換す
るビット変換器が配置されればよい。

【００５６】このように第１の実施の形態においては、
符号化器１２ではＳＳＲＳ符号を用いて符号化が行われ
るため、リード・ソロモン符号を用いる場合に比べて符
号長を長くできる。したがって、例えば１ページ分の５
１２バイトの情報データをひとまとめにして符号化で
き、少ない冗長データで高い誤り訂正能力を持たせるこ
とができる。

【００５７】この第１の実施の形態における効果を例を
あげて説明する。情報データ６５５３６セル分、すなわ
ち６４ページ分を１ブロックとし、セルアレイは１０２
４ブロックで構成されているとして、ブロック内に一つ
でも不良がある場合には不良ブロックとしてそのブロッ
クに対するアクセスを禁止するような構成とする。い
ま、製造時に正常だったセルが１００万回の書き込み／
消去後にアクセス不能な不良セルとなる確率が０．００
１％であるとし、１００万回の書き込み／消去後にブロ
ック不良が起こる確率を比較する。

【００５８】上述実施の形態におけるように、５１２バ
イトの情報データに対して５バイトの冗長データを付加
して２誤り訂正可能な短縮化リード・ソロモン符号を用
いた場合の不良ブロックの発生確率を求める。この場合
は２シンボルまでの不良を訂正することができる。２セ
ル分の情報８ビットを１シンボルとしたときのシンボル
誤り率は、（１）式に示すようになる。

【００５９】

【数１】

【００６０】また、総シンボル数は５１６シンボルであ
り、１ブロック中には６４符号が含まれることになる。
これより、不良ブロックの発生確率は、（２）式で評価
でき、約０．００１２％以下となる。

【００６１】

【数２】

【００６２】一方、１２８バイトの情報データに対して
２バイトの検査データ（冗長データ）を付加して、１シ
ンボル＝８ビットの１誤り訂正可能な短縮化リード・ソ
ロモン符号を用いた場合の不良ブロックの発生確率を求
める。１符号当たりの総シンボル数は１３０シンボルで
あり、１ブロック中には２５６符号が含まれることにな
るから、不良ブロックの発生確率は、（３）式より、約
０．０８６％となる。

【００６３】

【数３】

【００６４】よって、上述実施の形態におけるＳＳＲＳ
符号による符号化と、１２８バイトの情報データに対し
て２バイトの検査データ（冗長データ）を付加して、１
シンボル＝８ビットの１誤り訂正可能な短縮化リード・
ソロモン符号を用いる符号化とを比較すると、検査デー
タは１ページ当たり８バイトから５バイトに少なくなっ
ているのにも関わらず、上述実施の形態における符号化
の方が高い誤り訂正能力が得られることが分かる。

【００６５】次に、この発明の第２の実施の形態につい
て説明する。図５は第２の実施の形態としてのメモリカ
ード２０の構成を示している。このメモリカード２０
は、１６値（４ビット）記録を行うフラッシュメモリを
２個使用すると共に、２誤り訂正可能なＳＳＲＳ符号を
用いた誤り訂正回路をコントローラに組み込んだメモリ
カードである。外部とのデータの入出力は、１バイト
（８ビット）単位で行われる。図５において、メモリカ
ード２０は、２個のフラッシュメモリ２１，２２と、こ
れらフラッシュメモリ２１，２２に対してデータの書き
込みや読み出しを行うためのコントローラ２３とを備え
ている。

【００６６】そして、コントローラ２３は、カード外部
とのデータのやり取りを行うためのカードインタフェー
ス２４と、８ビットのパラレルデータである入力データ
ＤinをＳＳＲＳ符号に変換し、フラッシュメモリ２１，
２２に書き込むための書き込みデータＷＤを得る符号化
器２５と、この符号化器２５より出力される書き込みデ
ータＷＤを、図１８に示すように、８ビットのデータか
ら４ビットのデータ（メモリセルに記憶するための４ビ
ットデータ）に変換する８ビット／４ビット変換器２６
とを有している。符号化器２５は、詳細説明は省略する
が、図１のフラッシュメモリ１０における符号化器１２
と同様に構成されている（図２参照）。

【００６７】また、メモリカード２０は、フラッシュメ
モリ２１，２２より読み出される読み出しデータＲＤ
を、図１８に示すように、４ビットのデータから８ビッ
トのデータに変換する４ビット／８ビット変換器２７
と、この４ビット／８ビット変換器２７で８ビットのデ
ータに変換された読み出しデータＲＤに誤り訂正処理を
施して出力データＤoutを得る復号器２８と、フラッシ
ュメモリ２１，２２に対するデータの書き込み／読み出
しをコントロールするフラッシュインタフェース２９と
を有して構成されている。復号器２８は、詳細説明は省
略するが、図１のフラッシュメモリ１０における復号器
１５と同様に構成されている（図４参照）。

【００６８】図５に示すメモリカード２０において、デ
ータの書き込みは以下のように行われる。すなわち、入
力データＤinはカードインタフェース２４によってカー
ド内部に取り込まれて符号化器２５に供給され、書き込
みデータＷＤとしてのＳＳＲＳ符号（１シンボル＝８ビ
ット、情報５１２シンボル、冗長データ５シンボル）に
変換される。そして、符号化器２５より出力される書き
込みデータＷＤは、８ビット／４ビット変換器２６で８
ビットのデータより４ビットのデータに変換され、フラ
ッシュインタフェース２９のコントロールに従ってフラ
ッシュメモリ２１またはフラッシュメモリ２２に書き込
まれる。

【００６９】一方、データの読み出しは以下のように行
われる。フラッシュインタフェース２９のコントロール
に従ってフラッシュメモリ２１またはフラッシュメモリ
２２より読み出された読み出しデータＲＤは、４ビット
／８ビット変換器２７で４ビットのデータより８ビット
のデータに変換されて復号器２８に供給される。復号器
１５では、８ビットのデータ（ＳＳＲＳ符号）に対して
２ビットの０が付加されて１０ビットのデータ（１シン
ボル＝１０ビットで５１７シンボルの２誤り訂正可能な
リード・ソロモン符号）に戻されて誤り訂正処理が施さ
れ、さらに誤り訂正後の情報シンボルの下位２ビットの
０が削除されて８ビットのデータに変換され、この８ビ
ットのデータが出力データＤoutとしてバイト単位で出
力される。このように復号器２８より出力される出力デ
ータＤoutはカードインタフェース２４を介してカード
外部に出力される。

【００７０】なお、入力データＤinや出力データＤout
が８ビットのパラレルデータでないときは、符号化器２
５の前段に入力データＤinを８ビットのパラレルデータ
に変換するビット変換器が配置され、また復号器２８の
後段に８ビットのパラレルデータを出力データＤoutに
対応したパラレルデータまたはシリアルデータに変換す
るビット変換器が配置されればよい。

【００７１】このように第２の実施の形態においても、
符号化器２５ではＳＳＲＳ符号を用いて符号化が行われ
るため、リード・ソロモン符号を用いる場合に比べて符
号長を長くできる。したがって、例えば１ページ分の５
１２バイトの情報データをひとまとめにして符号化で
き、少ない冗長データで高い誤り訂正能力を持たせるこ
とができる。

【００７２】なお、上述実施の形態においては、２セル
分のデータを１バイトとしたが、バイト化するセル数は
２セルに限らず、例えば１セル分のデータを１バイトと
したり、あるいは３セル分のデータを１バイトとするな
ど種々の変形が考えられる。また、上述実施の形態にお
いては、記憶システムとしてフラッシュメモリを例とし
たが、この発明は、フラッシュメモリに限らず、他の半
導体メモリなど種々の記憶システムに対しても適用可能
である。

【００７３】

【発明の効果】この発明によれば、少なくとも１ビット
のデータを記憶するメモリセルからなるメモリに対する
誤り訂正符号としてＳＳＲＳ符号が用いられるため、例
えばリード・ソロモン符号を用いるものと比べて符号長
を長くできる。したがって、例えば１ページ分の情報デ
ータを分割して符号化する必要がなくなり、少ない冗長
データで高い誤り訂正能力を持たせることができる。

【図面の簡単な説明】

【図１】第１の実施の形態としてのフラッシュメモリの
構成を示すブロック図である。

【図２】フラッシュメモリ内の符号化器の構成を示すブ
ロック図である。

【図３】符号化時、復号時の情報データ部の８ビット／
１０ビット変換および１０ビット／８ビット変換の動作
を説明するための図である。

【図４】フラッシュメモリ内の復号器の構成を示すブロ
ック図である。

【図５】第２の実施の形態としてのメモリカードの構成
を示すブロック図である。

【図６】４ビット化した情報データのリード・ソロモン
符号化の結果を示す図である。

【図７】ＳＳＲＳ符号の例を示す図である。

【図８】全０の仮データを付加してリード・ソロモン符
号化した結果を示す図である。

【図９】検査データの最下位ビットと仮データの対応を
示す図である。

【図１０】選択した仮データを付加してリード・ソロモ
ン符号化した結果の例を示す図である。

【図１１】フラッシュメモリに組み込まれるセルアレイ
の構造を示す図である。

【図１２】メモリセルの構造を示す図である。

【図１３】メモリセルの電圧分布を示す図である。

【図１４】多値記録を行う場合にメモリセルに与える電
荷を示す図である。

【図１５】多値記録を行うメモリセルの電圧分布を示す
図である。

【図１６】短縮化リード・ソロモン符号を用いた誤り訂
正回路を組み込んだ多値記録フラッシュメモリの構成例
を示すブロック図である。

【図１７】短縮化リード・ソロモン符号の例を示す図で
ある。

【図１８】ビット変換の動作を説明するための図であ
る。

【図１９】短縮化リード・ソロモン符号を用いた誤り訂
正回路をコントローラに備えるメモリカードの構成例を
示すブロック図である。

【図２０】セルアレイからのデータの読み出し方法を説
明するための図である。

【図２１】５１２バイトの情報データに対して１誤り訂
正可能な短縮化リード・ソロモン符号を４つ用いた場合
を示す図である。

【符号の説明】

１０・・・フラッシュメモリ、１１・・・セルアレイ、
１２・・・符号化器、１２ａ・・・８ビット／１０ビッ
ト変換器、１２ｂ，１２ｄ・・・リード・ソロモン符号
化器、１２ｃ・・・仮データ付加回路、１２ｅ・・・１
０ビット／８ビット変換器、１３・・・８ビット／４ビ
ット変換器、１４・・・４ビット／８ビット変換器、１
５・・・復号器、１５ａ・・・８ビット／１０ビット変
換器、１５ｂ・・・リード・ソロモン符号復号器、１５
ｃ・・・１０ビット／８ビット変換器、２０・・・メモ
リカード、２１，２２・・・フラッシュメモリ、２３・
・・コントローラ、２４・・・カードインタフェース、
２５・・・符号化器、２６・・・８ビット／４ビット変
換器、２７・・・４ビット／８ビット変換器、２８・・
・復号器、２９・・・フラッシュインタフェース

Claims

【特許請求の範囲】

【請求項１】複数のメモリセルを有し、それぞれのメ
モリセルが少なくとも１ビットのデータを記憶するセル
アレイと、入力データをＳＳＲＳ符号に変換して上記セルアレイに
書き込むための書き込みデータを得る符号化器と、上記セルアレイより読み出される読み出しデータに誤り
訂正処理を施して出力データを得るＳＳＲＳ符号復号器
とを備えることを特徴とするメモリ装置。
【請求項２】上記入力データおよび出力データは所定
ビットのパラレルデータまたはシリアルデータであっ
て、上記符号化器の前段に、上記入力データを１バイトのパ
ラレルデータに変換する第１のビット変換器を設け、上記ＳＳＲＳ符号復号器の後段に、この復号器より出力
される１バイトのパラレルデータを上記所定ビットのパ
ラレルデータまたはシリアルデータに変換する第２のビ
ット変換器を設けることを特徴とする請求項１に記載の
メモリ装置。
【請求項３】上記セルアレイの複数のメモリセルは、
それぞれｍビット（ｍは２以上の整数）のデータを記憶
するものであって、上記符号化器と上記セルアレイとの間に、上記符号化器
より出力される１バイトのパラレルデータをｍビットの
パラレルデータに変換する第３のビット変換器を設け、上記セルアレイと上記ＳＳＲＳ符号復号器との間に、上
記セルアレイより出力されるｍビットのパラレルデータ
を１バイトのパラレルデータに変換する第４のビット変
換器を設けることを特徴とする請求項１に記載のメモリ
装置。
【請求項４】複数のメモリセルを有し、それぞれのメ
モリセルが少なくとも１ビットのデータを記憶するセル
アレイを持つメモリ部と、上記メモリ部に対してデータの書き込みや読み出しを行
うためのコントローラとを備え、上記コントローラは、入力データをＳＳＲＳ符号に変換
して上記メモリ部に書き込むための書き込みデータを得
る符号化器と、上記メモリ部より読み出される読み出し
データに誤り訂正処理を施して出力データを得るＳＳＲ
Ｓ符号復号器とを有することを特徴とするメモリ装置。
【請求項５】上記メモリ部は、１個または複数個のフ
ラッシュメモリで構成されることを特徴とする請求項４
に記載のメモリ装置。