JP2021033530A - メモリシステム - Google Patents

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Abstract

【課題】誤り訂正（復号）能力を向上させる。【解決手段】実施形態のメモリシステムは、不揮発性メモリとメモリコントローラとを備える。メモリコントローラは、第１の成分符号と、第３の成分符号および第４の成分符号の少なくとも一方とによって符号化されたシンボルの集合である第１のシンボル群と、第２の成分符号と、第３の成分符号および第４の成分符号の少なくとも一方とによって符号化されたシンボルの集合である第２のシンボル群とを生成し、第１から第４の成分符号を不揮発性メモリに記憶する。第１の成分符号は第２の成分符号より、第３の成分符号は第４の成分符号より訂正能力が低い。第３の成分符号で保護されているシンボルの割合は、第１のシンボル群より第２のシンボル群の方が小さい。第４の成分符号で保護されているシンボルの割合は、第１のシンボル群より第２のシンボル群の方が大きい。【選択図】図４

Description

以下の実施形態は、メモリシステムに関する。
メモリシステムでは、一般に、記憶するデータを保護するために、誤り訂正符号化されたデータが記憶される。このため、メモリシステムに記憶されたデータを読み出す際には、誤り訂正符号化されたデータに対する復号が行われる。
米国特許第９，３９７，７０６号明細書
本発明の一つの実施形態は、誤り訂正（復号）能力を向上させることができるメモリシステムを提供することを目的とする。
実施形態のメモリシステムは、不揮発性メモリとメモリコントローラとを備える。メモリコントローラは、第１の成分符号と、第３の成分符号および第４の成分符号の少なくとも一方とによって符号化されたシンボルの集合である第１のシンボル群と、第２の成分符号と、第３の成分符号および第４の成分符号の少なくとも一方とによって符号化されたシンボルの集合である第２のシンボル群とを生成し、第１から第４の成分符号を不揮発性メモリに記憶する。第１の成分符号は第２の成分符号より、第３の成分符号は第４の成分符号より訂正能力が低い。第３の成分符号で保護されているシンボルの割合は、第１のシンボル群より第２のシンボル群の方が小さい。第４の成分符号で保護されているシンボルの割合は、第１のシンボル群より第２のシンボル群の方が大きい。
図１は、データを誤り訂正符号で保護する動作の一般的な流れを説明するための図である。 図２は、積符号の一例を示す図である。 図３は、ブロック積符号の構成例を示す図である。 図４は、第１の実施形態に係るメモリシステムの概略構成例を示すブロック図である。 図５は、第１の実施形態で用いる多次元の誤り訂正符号の構成例を示す図である。 図６は、多次元の誤り訂正符号の各成分符号の共有ビットの数を示す図である。 図７は、各条件、および、各条件を満たすシンボル群のうち各成分符号により保護されるシンボルの割合の関係の一例を示す図である。 図８は、ビットエラーレートとフレームエラーレートとの関係を示す図である。 図９は、符号化器の機能構成例を示すブロック図である。 図１０は、多次元の誤り訂正符号を符号化する手順の一例を示すフローチャートである。 図１１は、復号器の機能構成例を示すブロック図である。 図１２は、多次元の誤り訂正符号を符号化する手順の一例を示すフローチャートである。 図１３は、第２の実施形態の符号化器の機能構成例を示すブロック図である。
以下に添付図面を参照して、実施形態に係るメモリシステムを詳細に説明する。なお、以下の実施形態により本発明が限定されるものではない。
近年、ＮＡＮＤ型フラッシュメモリなどの不揮発性メモリを利用したメモリシステムは、その高速性という特長を生かし、様々な場所で用いられている。しかしながら、不揮発性メモリから読み出したデータには、不揮発性メモリに記憶されてからの時間経過、並びに、読み出しおよび書き込みの際に生じるノイズ等に起因するエラーが含まれる可能性がある。そのため、一般には、不揮発性メモリに記憶するデータに対して誤り訂正符号を用いた符号化処理が実行され、読出し時にはその誤り訂正符号を用いた復号処理が実行されることで、読み出したデータに含まれているエラーが除去される。
図１は、データを誤り訂正符号で保護する動作の一般的な流れを説明するための図である。なお、本説明におけるホストとは、例えばパーソナルコンピュータ、サーバ装置、ポータブルな情報機器、デジタルスチルカメラ等の情報処理装置であってよい。
ホスト９３１は、書込み対象のデータ（以下、書込みデータという）をメモリシステム９００に対して送信する。メモリシステム９００は、ホスト９３１から受け取った書込みデータを符号化器９４１を用いて符号化し、これにより生成された符号化データ（符号語）を不揮発性メモリ９２０に書き込む。したがって、不揮発性メモリ９２０に書き込まれる符号化データには、基本的にはエラーが含まれていない。
不揮発性メモリ９２０に記憶されている符号化データは、例えばホスト９３２からの読出し要求に応じて読み出される。ここで、読み出された符号化データにはエラーが含まれている可能性がある。そこで、読み出された符号化データに含まれるエラーを復号器９４２を用いて除去しつつ復号を実行することで、オリジナルの符号語が復元される。その後、オリジナルの符号語または復元された符号化前の書込みデータがホスト９３２へ送信される。なお、読出し要求を発行したホスト９３２は、書込み要求を発行したホスト９３１と同一のホストであってもよいし、別のホストであってもよい。
誤り訂正符号として、多次元の誤り訂正符号が用いられる場合がある。多次元の誤り訂正符号とは、誤り訂正符号の少なくとも一つ以上の構成単位であるシンボルが、複数のより小規模な成分符号によって多重に保護されているものを指す。また、１シンボルは、例えば１ビット（二元体（binary field）の元（element））、または、二元体以外の有限体（finite field）などのアルファベットの元で構成される。
多次元の誤り訂正符号の例として、図２に積符号を示す。図２に示す積符号２００は、構成単位である各情報ビット（シンボルであってもよい）ｄ０〜ｄ３が、行方向（図面中横方向）と列方向（図面中縦方向）とのそれぞれで、情報長２ビットで且つパリティ長２ビットのハミング符号２１１〜２１５および２２１〜２２５で保護された構造を備える。このような積符号２００では、すべての情報ビットｄ０〜ｄ３およびパリティビットｐ０〜ｐ２０が行方向のハミング符号と列方向のハミング符号とで２重に保護されている。図２に示す積符号では、すべてのシンボルが行方向（次元１と称される）および列方向（次元２と称される）の成分符号によって二重に保護されている。なお、多次元の誤り訂正符号としてはこれに限らず、例えば一般化ＬＤＰＣ符号（Generalized Low Density Parity Check Code）などであってもよい。一般化ＬＤＰＣ符号を含む一般の多次元の誤り訂正符号では、シンボルごとに保護の多重度が異なっていてもよく、また、成分符号を次元１と次元２のようにグループ分けすることができないが、このような符号構成に対しても本技術は適用することが可能である。
図３は、多次元の誤り訂正符号の他の例である、ブロック積符号３００の構成例を示す図である。ブロック積符号３００は、情報ビット（シンボルであってもよい）ｄ０〜ｄ１１を行方向では情報長４ビット、パリティ長４ビットの３個のハミング符号３１１、３１２、３１３で保護し、列方向では情報長６ビット、パリティ長４ビットの４個のハミング符号３２１、３２２、３２３、３２４で保護した符号である。
パリティビットｐ０〜ｐ１１は、行方向の成分符号のパリティビットである。パリティビットｐ１２〜ｐ２７は、列方向の成分符号のパリティビットである。情報ビットｄ０〜ｄ１１とパリティビットｐ０〜ｐ１１は、行方向の成分符号と列方向の成分符号によって常に二重に保護されている。一方、パリティビットｐ１２〜ｐ２７は、積符号２００とは異なり、行方向の成分符号によって保護されておらず、列方向の成分符号により一重にしか保護されていない。従って、ブロック積符号３００は、多重度の異なるビットを含んでいる。ただしブロック積符号３００も、図２の積符号２００と同様に、多重度の最大値、すなわち次元数は２である。
ブロック積符号３００は、行方向の成分符号の数および構成、並びに、列方向の成分符号の数および構成が不均一であるが、すべての成分符号同士が同じ数の共有ビット（図３の例では２ビットずつ）を持つことは図２に示す積符号２００と同様である。共有ビットは、複数の成分符号で共通に符号化されるビットを意味する。一例として、情報ビットｄ０、ｄ１は、成分符号であるハミング符号３１１と３２１によって共有される共有ビットである。
以下の実施形態では、成分符号の数および構成だけでなく、共有ビットの数を不均一にすることで、誤り訂正符号のエラー訂正能力を向上させる。
（第１の実施形態）
図４は、第１の実施形態に係るメモリシステムの概略構成例を示すブロック図である。図４に示すように、メモリシステム１は、メモリコントローラ１０と不揮発性メモリ２０とを備える。メモリシステム１は、ホスト３０と接続可能であり、図４ではホスト３０と接続された状態が示されている。ホスト３０は、例えば、パーソナルコンピュータ、携帯端末などの電子機器であってよい。
不揮発性メモリ２０は、データを不揮発に記憶する不揮発性メモリであり、例えば、ＮＡＮＤ型フラッシュメモリ（以下、単にＮＡＮＤメモリという）である。以下の説明では、不揮発性メモリ２０としてＮＡＮＤメモリが用いられた場合を例示するが、不揮発性メモリ２０として３次元構造フラッシュメモリ、ＲｅＲＡＭ（Resistance Random Access Memory）、ＦｅＲＡＭ（Ferroelectric Random Access Memory）等のＮＡＮＤメモリ以外の記憶装置を用いることも可能である。また、不揮発性メモリ２０が半導体メモリであることは必須ではなく、半導体メモリ以外の種々の記憶媒体に対して本実施形態を適用することも可能である。
メモリシステム１は、メモリコントローラ１０と不揮発性メモリ２０とが１つのパッケージとして構成されるメモリカード等であってもよいし、ＳＳＤ（Solid State Drive）等であってもよい。
メモリコントローラ１０は、ホスト３０からの書込み要求に従って不揮発性メモリ２０への書込みを制御する。また、ホスト３０からの読出し要求に従って不揮発性メモリ２０からの読出しを制御する。メモリコントローラ１０は、ホストＩ／Ｆ（ホストインタフェース）１５、メモリＩ／Ｆ（メモリインタフェース）１３、制御部１１、符号化／復号部（コーデック）１４およびデータバッファ１２を備える。ホストＩ／Ｆ１５、メモリＩ／Ｆ１３、制御部１１、符号化／復号部１４およびデータバッファ１２は、内部バス１６で相互に接続されている。
ホストＩ／Ｆ１５は、ホスト３０との間のインタフェース規格に従った処理を実施し、ホスト３０から受信した命令、書込み対象のユーザデータなどを内部バス１６に出力する。また、ホストＩ／Ｆ１５は、不揮発性メモリ２０から読出されて復元されたユーザデータ、制御部１１からの応答などをホスト３０へ送信する。
メモリＩ／Ｆ１３は、制御部１１の指示に基づいて、不揮発性メモリ２０への書込み処理を行う。また、メモリＩ／Ｆ１３は、制御部１１の指示に基づいて、不揮発性メモリ２０からの読出し処理を行う。
データバッファ１２は、メモリコントローラ１０がホスト３０から受信したユーザデータを不揮発性メモリ２０へ記憶するまでに一時記憶する。また、データバッファ１２は、不揮発性メモリ２０から読出したユーザデータをホスト３０へ送信するまでに一時記憶する。データバッファ１２には、例えば、ＳＲＡＭ（Static Random Access Memory）やＤＲＡＭ（Dynamic Random Access Memory）などの汎用メモリを用いることができる。
制御部１１は、メモリシステム１の各構成要素を統括的に制御する。制御部１１は、ホスト３０からホストＩ／Ｆ１５経由で命令を受けた場合に、その命令に従った制御を行う。例えば、制御部１１は、ホスト３０からの命令に従って、不揮発性メモリ２０へのユーザデータおよびパリティの書込みをメモリＩ／Ｆ１３へ指示する。また、制御部１１は、ホスト３０からの命令に従って、不揮発性メモリ２０からのユーザデータおよびパリティの読出しをメモリＩ／Ｆ１３へ指示する。
また、制御部１１は、ホスト３０からユーザデータの書込み要求を受信した場合、データバッファ１２に蓄積されるユーザデータに対して、不揮発性メモリ２０上の記憶領域（メモリ領域）を決定する。すなわち、制御部１１は、ユーザデータの書込み先を管理する。ホスト３０から受信したユーザデータの論理アドレスと該ユーザデータが記憶された不揮発性メモリ２０上の記憶領域を示す物理アドレスとの対応はアドレス変換テーブルとして記憶される。
また、制御部１１は、ホスト３０から読出し要求を受信した場合、読出し要求により指定された論理アドレスを上述のアドレス変換テーブルを用いて物理アドレスに変換し、該物理アドレスからの読出しをメモリＩ／Ｆ１３へ指示する。
ＮＡＮＤメモリでは、一般に、ページと呼ばれるデータ単位で、書込みおよび読出しが行われ、ブロックと呼ばれるデータ単位で消去が行われる。本実施形態では、この同一のワード線に接続される複数のメモリセルをメモリセルグループと呼ぶ。メモリセルがシングルレベルセル（ＳＬＣ）である場合は、１つのメモリセルグループが１ページに対応する。メモリセルがマルチレベルセル（ＭＬＣ）である場合は、１つのメモリセルグループが複数ページに対応する。また、各メモリセルはワード線に接続するとともにビット線にも接続される。従って、各メモリセルは、ワード線を識別するアドレスとビット線を識別するアドレスとで識別することが可能である。
ホスト３０から送信されるユーザデータは、内部バス１６に転送されてデータバッファ１２に一旦記憶される。符号化／復号部１４は、不揮発性メモリ２０に記憶されるユーザデータを符号化して符号語を生成する。また、符号化／復号部１４は、不揮発性メモリ２０から読出された受信語を復号してユーザデータを復元する。そこで符号化／復号部１４は、符号化器（Encoder）１７と復号器（Decoder）１８を備える。なお、符号化／復号部１４により符号化されるデータには、ユーザデータ以外にも、メモリコントローラ１０内部で用いる制御データ等が含まれてもよい。
次に、本実施形態の書込み処理について説明する。制御部１１は、不揮発性メモリ２０へのユーザデータの書込み時に、ユーザデータの符号化を符号化器１７に指示する。その際、制御部１１は、不揮発性メモリ２０における符号語の記憶場所（記憶アドレス）を決定し、決定した記憶場所もメモリＩ／Ｆ１３へ指示する。
符号化器１７は、制御部１１からの指示に基づいて、データバッファ１２上のユーザデータを符号化して符号語を生成する。符号化方式としては、例えば、ＢＣＨ（Bose-Chandhuri-Hocquenghem）符号やＲＳ（リード・ソロモン）符号を用いた符号化方式を採用することができる。符号化器１７により生成される符号語は、上述において図２を用いて例示した積符号２００、および、図３を用いて例示したブロック積符号３００などの多次元の誤り訂正符号である。メモリＩ／Ｆ１３は、制御部１１から指示された不揮発性メモリ２０上の記憶場所へ符号語を記憶する制御を行う。
次に、本実施形態の不揮発性メモリ２０からの読出し時の処理について説明する。制御部１１は、不揮発性メモリ２０からの読出し時に、不揮発性メモリ２０上のアドレスを指定してメモリＩ／Ｆ１３へ読出しを指示する。また、制御部１１は、復号器１８へ復号の開始を指示する。メモリＩ／Ｆ１３は、制御部１１の指示に従って、不揮発性メモリ２０の指定されたアドレスから受信語を読出し、読出した受信語を復号器１８に入力する。復号器１８は、不揮発性メモリ２０から読出された受信語を復号する。
図５は、第１の実施形態で用いる多次元の誤り訂正符号５００の構成例を示す図である。多次元の誤り訂正符号５００は、行方向の成分符号５１１〜５１４と、列方向の成分符号５２１〜５２４によって多重に保護されている。各成分符号は、以下のように複数の成分符号グループ（成分符号群の一例）のいずれかに分類される。また、各成分符号は、以下のような情報長およびパリティ長のハミング符号となっている。
・行方向の成分符号５１１、５１２：成分符号グループ５３１に属し、情報長が１０ビット、パリティ長が４ビットのハミング符号
・行方向の成分符号５１３、５１４：成分符号グループ５３２に属し、情報長が８ビット、パリティ長が４ビットのハミング符号
・列方向の成分符号５２１、５２２：成分符号グループ５３３に属し、情報長が１４ビット、パリティ長が５ビットのハミング符号
・列方向の成分符号５２３、５２４：成分符号グループ５３４に属し、情報長が１２ビット、パリティ長が５ビットのハミング符号
成分符号グループ５３１は、成分符号グループ５３２より誤り訂正能力の低い符号となっている。また、成分符号グループ５３３は、成分符号グループ５３４より誤り訂正能力の低い符号となっている。相対的に誤り訂正能力が高いとは、より多くの誤りが含まれる受信語に対しても復号成功できることを意味している。例えば誤り訂正能力の指標として、符号化率および符号長を用いることができるが、これらに限られず、その他のどのような指標を用いてもよい。従って、相対的に誤り訂正能力が低いとは、例えば、符号化率が相対的に高いこと、および、符号長が相対的に短いことを意味する。
成分符号グループの個数は、行方向および列方向でそれぞれ２個に限られるものではなく、それぞれ３個以上であってもよい。また各成分符号グループが含む成分符号の個数は２つに限られるものではなく、１つまたは３つ以上の成分符号を含んでもよい。成分符号グループ５３１、５３２、５３３、５３４に含まれる成分符号が、それぞれ、第１の成分符号、第２の成分符号、第３の成分符号、および、第４の成分符号に相当する。
図５に示す多次元の誤り訂正符号５００は、行方向の成分符号の数および構成、並びに、列方向の成分符号の数および構成を不均一にしており、かつ、複数の成分符号同士が異なる数の共有ビットを持っている。
また、図５の多次元の誤り訂正符号５００では、成分符号グループ５３１および５３２は、いずれも行方向の成分符号に対するグループであるため、成分符号グループ５３１と成分符号グループ５３２とで共通に符号化されるシンボルは存在しない。同様に、成分符号グループ５３３および５３４は、いずれも列方向の成分符号に対するグループであるため、成分符号グループ５３３と成分符号グループ５３４とで共通に符号化されるシンボルは存在しない。
図６は、多次元の誤り訂正符号５００の、各成分符号の共有ビットの数を示す図である。例えば成分符号５１１と成分符号５２１は、５ビットの共有ビットを持っている。成分符号５１１と成分符号５２３は、２ビットの共有ビットを持っている。列方向のパリティビットｐ１６〜ｐ３５に相当する箇所は、行方向の成分符号で保護されていない（共有されていない）ため、一重保護と表示されている。
図６に示すように、多次元の誤り訂正符号５００は、以下のような共有ビット数となるように設計されている。
・成分符号グループ５３１に属する符号と成分符号グループ５３３に属する符号との共有ビット数：５ビット
・成分符号グループ５３１に属する符号と成分符号グループ５３４に属する符号との共有ビット数：２ビット
・成分符号グループ５３２に属する符号と成分符号グループ５３３に属する符号との共有ビット数：２ビット
・成分符号グループ５３２に属する符号と成分符号グループ５３４に属する符号との共有ビット数：４ビット
ここで条件（１）、（２）を以下のように定める。
条件（１）：成分符号グループ５３１によって保護され、かつ、成分符号グループ５３３および５３４の少なくとも一方によって保護されている。
条件（２）：成分符号グループ５３２によって保護され、かつ、成分符号グループ５３３および５３４の少なくとも一方によって保護されている。
図７は、各条件、および、各条件を満たすシンボル群のうち各成分符号グループの成分符号により保護されるシンボルの割合の関係の一例を示す図である。図７は、図５に示す多次元の誤り訂正符号５００についての割合の例を示す。図７に示すように、条件（１）を満たすシンボルの個数は２８個であり、条件（２）を満たすシンボルの個数は２４個である。
ここで、条件（１）を満たしているシンボル群のうち、成分符号グループ５３３によって保護されているシンボルの割合は２０／２８≒７１％である。また、条件（１）を満たしているシンボル群のうち、成分符号グループ５３４によって保護されているシンボルの割合は８／２８≒２９％である。
これに対して、条件（２）を満たしているシンボル群のうち、成分符号グループ５３３によって保護されているシンボルの割合は８／２４≒３３％である。また、条件（２）を満たしているシンボル群のうち、成分符号グループ５３４によって保護されているシンボルの割合は１６／２４≒６７％である。
従って、多次元の誤り訂正符号５００は、あるシンボルが条件（１）を満たしている（すなわち成分符号グループ５３１によって保護されている）ならば成分符号グループ５３３によって保護されている確率が高く、あるシンボルが条件（２）を満たしている（すなわち成分符号グループ５３２によって保護されている）ならば成分符号グループ５３４によって保護されている確率が高い、という性質を備えている。
言い換えると、多次元の誤り訂正符号５００は、条件（１）を満たすシンボル群の中で成分符号グループ５３３によって保護されているシンボルの割合より、成分符号グループ５３４によって保護されているシンボルの割合の方が小さい。また多次元の誤り訂正符号５００は、条件（２）を満たすシンボル群の中で成分符号グループ５３３によって保護されているシンボルの割合より、成分符号グループ５３４によって保護されているシンボルの割合の方が大きい。
なお、例えば、成分符号グループ５３１によって保護されるシンボル群のうち、成分符号グループ５３４によって保護されるシンボルの割合が０％であってもよい。すなわち、成分符号グループ５３１によって保護されるシンボル群に含まれるシンボルであって、成分符号グループ５３４によって保護されるシンボルが０個であってもよい。同様に、成分符号グループ５３２によって保護されるシンボル群のうち、成分符号グループ５３３によって保護されるシンボルの割合が０％（成分符号グループ５３２によって保護されるシンボル群に含まれるシンボルであって、成分符号グループ５３３によって保護されるシンボルが０個）であってもよい。
上記のように、成分符号グループ５３１は成分符号グループ５３２より訂正能力が低く、成分符号グループ５３３は成分符号グループ５３４より訂正能力が低い。このため、多次元の誤り訂正符号５００では、訂正能力が低い成分符号グループ同士、訂正能力が高い成分符号グループでより多くの共有ビットを持っていると言い換えることができる。
このように、「訂正能力が低い成分符号グループ同士、訂正能力が高い成分符号グループ同士の共有ビットを多く」し、「訂正能力が低い成分符号グループと訂正能力が高いグループの間の共有ビット数を少なく」することで、多次元の誤り訂正符号の訂正能力を高めることができる可能性がある。
例えば、図８は、ＢＰＳＫ（Binary Phase-Shift Keying）変調したＡＷＧＮ（Additive White Gaussian Noise）チャネル上で通信を行うモデルを仮定した際、適切に共有ビット数の分布を設計した不均一な構造を持つ積符号を用いた場合と、均一な構造を持つ積符号を用いた際のビットエラーレート−フレームエラーレート曲線を示したものである。Unoptimized（均一な構造を持つ積符号）と比べ、Optimized（不均一な構造を持つ積符号）は、より高いビットエラーレートで復号に成功する、すなわち誤り訂正能力が向上していることが読み取れる。
次に、上記のような多次元の誤り訂正符号を符号化する符号化器１７の構成例について説明する。図９は、符号化器１７の機能構成例を示すブロック図である。図９の符号化器１７は、合計３６ビットの情報ビットを受け取り、合計３６ビットのパリティビットを付加することで、図５に示す符号長７２ビットの多次元の誤り訂正符号５００を符号化する符号化器の例である。
図９に示すように、符号化器１７は、分配部８０１と、符号化器８１１〜８１４と、符号化器８２１〜８２４と、行方向パリティ出力部８３１と、列方向パリティ出力部８３２と、データ出力部８３３と、を備えている。
分配部８０１は、ホスト３０から受け取った書込みデータを、符号化器８１１〜８１４、符号化器８２１〜８２４、および、データ出力部８３３に分配する。以下では、書込みデータを情報ビットという場合がある。
符号化器８１１〜８１４は、分配部８０１から受け取った情報ビットを用いて符号化処理を行い、行方向の成分符号のパリティビットを出力する。例えば符号化器８１１〜８１４は、それぞれ成分符号５１１〜５１４を出力する符号化器に相当する。
符号化器８２１〜８２４は、分配部８０１から受け取った情報ビットを用いて符号化処理を行い、列方向の成分符号のパリティビットを出力する。例えば符号化器８２１〜８２４は、それぞれ成分符号５２１〜５２４を出力する符号化器に相当する。
行方向パリティ出力部８３１は、符号化器８１１〜８１４から出力されたパリティビットを、分配部８０１およびデータ出力部８３３に出力する。列方向パリティ出力部８３２は、符号化器８２１〜８２４から出力されたパリティビットを、データ出力部８３３に出力する。
データ出力部８３３は、分配部８０１、行方向パリティ出力部８３１、および、列方向パリティ出力部８３２から受け取ったデータのいずれかを選択し、不揮発性メモリ２０に出力する。
図９に示す符号化器１７の構成は一例であり、これに限られるものではない。例えば図５と異なる構造の誤り訂正符号５００を符号化する場合は、符号化器１７は、その構造に応じた構成とすればよい。例えば行方向（列方向）の成分符号の個数が４以外である場合は、符号化器１７は、対応する個数の行方向（列方向）の符号化器を備えてもよいし、符号化器１７は、複数の成分符号の符号化に用いる１つの符号化器を備えてもよい。
次に、符号化器１７による符号化処理の手順について説明する。図１０は、符号化器１７が多次元の誤り訂正符号５００を符号化する手順の一例を示すフローチャートである。
分配部８０１は、ホスト３０から情報ビットｄ０〜ｄ１９を受け取ると、データ出力部８３３を介して、受け取った情報ビットｄ０〜ｄ１９を不揮発性メモリ２０に出力する（ステップＳ１０１）。また分配部８０１は、受け取った情報ビットを行方向の符号化器８１１、８１２、および、列方向の符号化器８２１、８２２に、均等に分配する。符号化器８１１、８１２、８２１、８２２は、入力された情報ビットを用いた符号化処理を実行する（ステップＳ１０２）。
なお、例えば符号化器８２１、８２２は、成分符号５２１、５２２をそれぞれ出力するためには、さらに情報ビットｄ２０〜ｄ２７を受け取る必要がある。ステップＳ１０２の時点では情報ビットｄ０〜ｄ１９のみを受け取っているため、符号化器８２１、８２２は、成分符号５２１、５２２を出力するための処理のうち、情報ビットｄ０〜ｄ１９を用いた処理を実行する。以下の説明でも同様に、各符号化器（８１１〜８１４、８２１〜８２４）は、受け取った情報ビットまたはパリティビットを用いて実行可能な処理を実行するものとする。なお各符号化器（８１１〜８１４、８２１〜８２４）は、対応する成分符号を出力するために必要なすべての情報ビットが得られた時点で符号化処理を実行するように構成してもよい。
行方向パリティ出力部８３１は、行方向の符号化器８１１、８１２から出力されたパリティビットｐ０〜ｐ７を、分配部８０１およびデータ出力部８３３に出力する。データ出力部８３３は、パリティビットｐ０〜ｐ７を、不揮発性メモリ２０に出力する（ステップＳ１０３）。
分配部８０１は、入力されたパリティビットｐ０〜ｐ７を列方向の符号化器８２３、８２４に均等に分配する。符号化器８２３、８２４は、入力されたパリティビットを用いた符号化処理を実行する（ステップＳ１０４）。
分配部８０１は、ホスト３０から情報ビットｄ２０〜ｄ２７を受け取ると、データ出力部８３３を介して、受け取った情報ビットｄ２０〜ｄ２７を不揮発性メモリ２０に出力する（ステップＳ１０５）。また分配部８０１は、受け取った情報ビットを行方向の符号化器８１３、８１４、および、列方向の符号化器８２１、８２２に、均等に分配する。符号化器８１３、８１４、８２１、８２２は、入力された情報ビットを用いた符号化処理を実行する（ステップＳ１０６）。
分配部８０１は、ホスト３０から情報ビットｄ２８〜ｄ３５を受け取ると、データ出力部８３３を介して、受け取った情報ビットｄ２８〜ｄ３５を不揮発性メモリ２０に出力する（ステップＳ１０７）。また分配部８０１は、受け取った情報ビットｄ２８〜ｄ３５を行方向の符号化器８１３、８１４に、均等に分配する。また分配部８０１は、受け取った情報ビットｄ２８〜ｄ３５を列方向の符号化器８２３に分配する。符号化器８１３、８１４、８２３は、入力された情報ビットを用いた符号化処理を実行する（ステップＳ１０８）。
行方向の符号化器８１３、８１４は、符号化処理によりパリティビットｐ８〜ｐ１５を出力する。行方向パリティ出力部８３１は、パリティビットｐ８〜ｐ１５を、分配部８０１およびデータ出力部８３３に出力する。データ出力部８３３は、入力されたパリティビットｐ８〜ｐ１５を不揮発性メモリ２０に出力する（ステップＳ１０９）。
分配部８０１は、パリティビットｐ８〜ｐ１５を列方向の符号化器８２４に分配する。符号化器８２４は、入力されたパリティビットを用いた符号化処理を実行する（ステップＳ１１０）。
ここまでの処理で、列方向の符号化器８２１、８２２、８２３、８２４から、パリティビットｐ１６〜ｐ３５が出力される。列方向パリティ出力部８３２は、パリティビットｐ１６〜ｐ３５をデータ出力部８３３に出力する。データ出力部８３３は、受け取ったｐ１６〜ｐ３５を不揮発性メモリ２０に出力する（ステップＳ１１１）。
以上の手順によって、符号化器１７は、図５に示す不均一な構造を持った多次元の誤り訂正符号５００を符号化することができる。
次に、復号器１８の構成例について説明する。図１１は、復号器１８の機能構成例を示すブロック図である。図１１に示すように、復号器１８は、データ受信部１００１と、復号データ記憶部１００２と、成分符号復号器１００３と、復号制御部１００４と、データ出力部１００５と、を備えている。
データ受信部１００１は、不揮発性メモリ２０から読み出された読出しデータ（受信語）を受信する。復号データ記憶部１００２は、受信された読出しデータを記憶する。
例えば、符号化器１７を用いて符号化された多次元の誤り訂正符号５００を復号する場合、復号データ記憶部１００２には３６ビット分の読出しデータが記憶される。復号データ記憶部１００２は、読出しデータに限らず、例えば読出しデータから計算した成分符号ごとのシンドロームのみを記憶してもよい。
復号制御部１００４は、多次元の誤り訂正符号を成分符号単位で復号する復号処理を制御する。成分符号復号器１００３は、復号制御部１００４からの制御に従い、成分符号単位での復号処理を行う。復号されたデータ（復元データ）は、復号データ記憶部１００２に記憶されてもよい。
データ出力部１００５は、復元データをホスト３０に出力する。
次に、復号器１８による復号処理の手順について説明する。図１２は、復号器１８が多次元の誤り訂正符号５００を符号化する手順の一例を示すフローチャートである。
成分符号復号器１００３は、復号制御部１００４の制御に従い、各成分符号を復号する（ステップＳ２０１）。例えば成分符号復号器１００３は、まず、成分符号５１１の復号に必要な情報を復号データ記憶部１００２から読み出し、成分符号５１１の復号処理を行う。ここで、成分符号５１１の復号に必要な情報とは、例えば成分符号５１１を構成するシンボル群である。もし成分符号５１１の復号処理によって誤りシンボルを検出した場合、その誤りを訂正した上で、訂正後の情報を復号データ記憶部１００２に記憶する。もし誤り位置が検出できなかった場合は、成分符号復号器１００３は、何もしない。
以下同様に、成分符号復号器１００３は、成分符号５１２〜５１４および成分符号５２１〜５２４についても復号処理と誤り訂正処理を行う。
復号制御部１００４は、復号が成功したか否かを判定する（ステップＳ２０２）。例えば復号制御部１００４は、すべての誤りを訂正することに成功すれば、復号成功と判定する。復号が成功した場合（ステップＳ２０２：Ｙｅｓ）、データ出力部１００５は、復号されたデータ（復元データ）をホスト３０に出力する（ステップＳ２０５）。
すべての誤りを訂正できていない場合、すなわち、復号が成功していない場合（ステップＳ２０２：Ｎｏ）、復号制御部１００４は、復号を終了するか否かを判定する（ステップＳ２０３）。例えば復号制御部１００４は、復号の回数が予め設定した上限数に達した場合に復号を終了すると判定する。
復号を終了しない場合（ステップＳ２０３：Ｎｏ）、復号制御部１００４は、ステップＳ２０１に戻り、再度成分符号５１１から順に復号処理を再開する。復号を終了する場合（ステップＳ２０３：Ｙｅｓ）、データ出力部１００５は、復号が失敗したことを通知する（ステップＳ２０４）。
このように、復号器１８は、不均一な構造を持った多次元の誤り訂正符号５００に対して、成分符号単位での反復復号処理を適用することで、効率よく誤り訂正処理を行うことができる。
上記実施形態は、以下のように変形することができる。なお以下の変形例は、後述する実施形態に対しても適用しうる。
（変形例１）
情報ビットおよびパリティビットの配置順序は入れ換えてもよい。例えば、図５では連続する情報ビットｄ０〜ｄ４が成分符号５１１と５２１によって共有されているが、情報ビットｄ０、ｄ４、ｄ８、ｄ１２、ｄ１６などのように、連続しない情報ビットが複数の成分符号で共有されてもよい。このように連続するビットが同じ成分符号で保護されないようにすると、バーストエラーに対する訂正能力を高めることができる。
（変形例２）
これまでは、行方向の符号化器８１１〜８１４、および、列方向の符号化器８２１〜８２４によって符号化される符号がすべてハミング符号である場合を例として示したが、これらの符号化器の一部または全部が、例えばＢＣＨ符号およびＲＳ符号などの他の誤り訂正符号の符号化器であってもよい。ＢＣＨ符号およびＲＳ符号は、代数的符号の例である。ＢＣＨ符号およびＲＳ符号以外の代数的符号が用いられてもよい。
（変形例３）
図１０に示すフローチャートの各ステップの処理順序は入れ換えてもよい。例えば、符号化器１７は、情報ビットｄ２０〜ｄ２７を処理（ステップＳ１０５、ステップＳ１０６）してから、情報ビットｄ０〜ｄ１９を処理（ステップＳ１０１、Ｓ１０２）してもよい。符号化器１７は、情報ビットｄ０、ｄ２０、ｄ１、ｄ２１・・・のような処理順序となるように、すなわち、図１０の複数のステップで処理対象とされるビットを交互に処理してもよい。
（変形例４）
各ステップで処理対象とする情報ビットおよびパリティビットの数は変更されてもよい。例えば、ステップＳ１０１で受け取る情報ビットの数は２０ビットではなく１８ビットであってもよい。その場合、例えば、成分符号５１１と５２１との間、成分符号５１２と５２２の間の共有ビット数が５ビットとなり、成分符号５１１と５２２との間、成分符号５１２と５２１の間の共有ビット数が４ビットとなる。この結果、成分符号グループ５３１と成分符号グループ５３３の間の共有ビット数の平均値は（５＋５＋４＋４）／４＝４．５ビットとなる。
（変形例５）
多次元の誤り訂正符号は上記に限られず、他の多次元の誤り訂正符号であってもよい。例えば、行方向の符号化器８１１〜８１４のうちの一部、および、列方向の符号化器８２１〜８２４のうちの一部は使用されなくてもよい。すなわち、行方向および列方向のそれぞれで少なくとも１つの符号化器が用いられれば、多次元の誤り訂正符号を出力することができる。また、多次元の誤り訂正符号５００のビットの保護の多重度の最大値、すなわち次元数は２であるが、保護の多重度の最大値は２よりも大きな数であってもよい。
（変形例６）
符号化器１７が行う処理の手順は、回路設計時にハードコードされてもよいし、外部から設定レジスタおよびソフトウェア等を通じて変更可能になっていてもよい。例えば、複数の成分符号で共通に符号化されるシンボルの個数（各成分符号間での共有ビットの個数など）が、設定レジスタなどで設定可能とされてもよい。符号化器１７は、設定された個数となるように、ホスト３０から受け取った書込みデータを分配し、行方向および列方向の符号化器で符号化する。
複数の成分符号間の共有ビットの個数を個別に設定する代わりに、各成分符号グループ（成分符号群）に含まれるシンボル全体に対する、他の成分符号グループそれぞれとの間で共通に符号化されるシンボル（共有ビットなど）の割合を設定可能としてもよい。符号化器１７は、複数の成分符号グループそれぞれについて、他の成分符号グループとの間で共通に符号化されるシンボル（共有ビット）の割合が設定された割合となるように符号化処理を実行する。
このように符号化器１７が行う符号化処理手順を外部から変更可能にすることで、様々な構成の誤り訂正符号を柔軟に符号化することができる。
（第２の実施形態）
第１の実施形態は、行方向および列方向の成分符号を用いていた。第２の実施形態は、行方向および列方向の区別をしない成分符号を用いる例である。図１３は、第２の実施形態の符号化器１７−２の機能構成例を示すブロック図である。符号化器１７−２は、第１の実施形態の符号化器１７とほぼ共通の構成を持っているが、行方向の符号化器と列方向の符号化器の区別を持たない点で異なっている。
符号化器１７−２は、分配部８０１−２と、符号化器８１１−２〜８１８−２と、パリティ出力部８３１−２と、データ出力部８３３−２と、を備えている。
分配部８０１−２は、ホスト３０から受け取った書込みデータを、符号化器８１１−２〜８１８−２、および、データ出力部８３３−２に分配する。符号化器８１１−２〜８１８−２は、分配部８０１−２から受け取った情報ビットを用いて符号化処理を行い、成分符号のパリティビットを出力する。パリティ出力部８３１−２は、符号化器８１１−２〜８１８−２から出力されたパリティビットを、分配部８０１−２およびデータ出力部８３３−２に出力する。データ出力部８３３−２は、分配部８０１−２、および、パリティ出力部８３１−２から受け取ったデータのいずれかを選択し、不揮発性メモリ２０に出力する。
第１の実施形態の符号化器１７では、行方向の成分符号同士（例えば成分符号５１１と５１２）の間には共有ビットが存在しなかった。これに対して、第２の実施形態の符号化器１７−２では、すべての成分符号の間に共有ビットを持つことが可能となる。
このように、行方向の成分符号と列符号の成分符号の区別をなくし、すべての成分符号の間で共有ビットを持ちうる構成をとることで、第１の実施形態の符号化器１７と比べ、より柔軟な符号設計を行うことが可能となる。
すべての成分符号の間で共有ビットを持ちうる誤り訂正符号として、ハーフプロダクトコード（半積符号）と呼ばれる誤り訂正符号がある。ハーフプロダクトコードは、すべての成分符号の間の共有ビットの個数が均等になるよう設計される。これに対して、本実施形態の符号化器１７−２が符号化する誤り訂正符号は、各成分符号の間の共有ビット数の個数が均等でないような構成も可能である。従って、ハーフプロダクトコードより高い誤り訂正能力を得ることができる。
第２の実施形態の多次元の誤り訂正符号を復号する復号器は、第１の実施形態の復号器１８と同様の構成とすることができる。例えば復号器１８は、図１２と同様の手順に従い、多次元の誤り訂正符号の各成分符号を順に復号することで復号処理を実行することができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１ メモリシステム
１０ メモリコントローラ
１１ 制御部
１２ データバッファ
１３ メモリＩ／Ｆ
１４ 符号化／復号部
１５ ホストＩ／Ｆ
１６ 内部バス
１７ 符号化器
１８ 復号器
２０ 不揮発性メモリ
３０ ホスト
８０１ 分配部
８１１〜８１４、８２１〜８２４、８１１−２〜８１８−２ 符号化器
８３１ 行方向パリティ出力部
８３２ 列方向パリティ出力部
８３３、８３３−２ データ出力部

Claims (10)

  1. 不揮発性メモリと、
    ホストから受信したユーザデータに基づいて、
    第１の成分符号と、第３の成分符号および第４の成分符号の少なくとも一方と、によって符号化されたシンボルの集合である第１のシンボル群と、
    第２の成分符号と、前記第３の成分符号および前記第４の成分符号の少なくとも一方と、によって符号化されたシンボルの集合である第２のシンボル群と、
    を生成し、
    前記第１の成分符号、前記第２の成分符号、前記第３の成分符号、および、前記第４の成分符号を前記不揮発性メモリに記憶する、
    メモリコントローラと、
    を備え、
    前記メモリコントローラは、
    前記第１の成分符号を前記第２の成分符号よりも訂正能力を低く符号化し、
    前記第３の成分符号を前記第４の成分符号よりも訂正能力を低く符号化し、
    前記第１のシンボル群の中で前記第３の成分符号で保護されているシンボルの割合より、前記第２のシンボル群の中で前記第３の成分符号で保護されているシンボルの割合の方を小さくし、
    前記第１のシンボル群の中で前記第４の成分符号で保護されているシンボルの割合より、前記第２のシンボル群の中で前記第４の成分符号で保護されているシンボルの割合の方を大きくする、
    ように構成されている、
    メモリシステム。
  2. 前記メモリコントローラは、
    前記第１のシンボル群に含まれるシンボルのうち前記第１の成分符号と前記第３の成分符号とで共通に符号化されるシンボルの個数、
    前記第１のシンボル群に含まれるシンボルのうち前記第１の成分符号と前記第４の成分符号とで共通に符号化されるシンボルの個数、
    前記第２のシンボル群に含まれるシンボルのうち前記第２の成分符号と前記第３の成分符号とで共通に符号化されるシンボルの個数、および、
    前記第２のシンボル群に含まれるシンボルのうち前記第２の成分符号と前記第４の成分符号とで共通に符号化されるシンボルの個数
    がそれぞれ設定された個数となるように、前記第１のシンボル群および前記第２のシンボル群を符号化する、
    請求項１に記載のメモリシステム。
  3. 前記第１の成分符号、前記第２の成分符号、前記第３の成分符号、および、前記第４の成分符号は、複数の成分符号群のうち、相互に異なるいずれかの成分符号群に含まれ、
    前記メモリコントローラは、
    複数の前記成分符号群それぞれについて、前記成分符号群に含まれるシンボル全体に対する、他の成分符号群との間で共通に符号化されるシンボルの割合が設定された割合となるように、前記第１のシンボル群および前記第２のシンボル群を符号化する、
    請求項１に記載のメモリシステム。
  4. 前記第１の成分符号と前記第２の成分符号とで共通に符号化されるシンボル、および、前記第３の成分符号と前記第４の成分符号とで共通に符号化されるシンボルは存在しない、
    請求項１に記載のメモリシステム。
  5. 前記第１の成分符号、前記第２の成分符号、前記第３の成分符号、および、前記第４の成分符号のうち少なくとも１つが代数的符号である、
    請求項１に記載のメモリシステム。
  6. 前記代数的符号は、ＢＣＨ符号である、
    請求項５に記載のメモリシステム。
  7. 前記代数的符号は、リードソロモン符号である、
    請求項５に記載のメモリシステム。
  8. 前記訂正能力は、符号化率である、
    請求項１に記載のメモリシステム。
  9. 前記訂正能力は、符号長である、
    請求項１に記載のメモリシステム。
  10. 前記メモリコントローラは、
    前記第１の成分符号、前記第２の成分符号、前記第３の成分符号、および、前記第４の成分符号を前記不揮発性メモリから読み出し、
    読み出した前記第１の成分符号、前記第２の成分符号、前記第３の成分符号、および、前記第４の成分符号に対して復号処理を実行する、
    請求項１に記載のメモリシステム。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11218165B2 (en) * 2020-05-15 2022-01-04 Alibaba Group Holding Limited Memory-mapped two-dimensional error correction code for multi-bit error tolerance in DRAM

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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JP5166074B2 (ja) 2008-02-29 2013-03-21 株式会社東芝 半導体記憶装置、その制御方法、および誤り訂正システム
US9397706B1 (en) 2013-10-09 2016-07-19 Avago Technologies General Ip (Singapore) Pte. Ltd. System and method for irregular multiple dimension decoding and encoding
GB2525430B (en) * 2014-04-25 2016-07-13 Ibm Error-correction encoding and decoding
US9710199B2 (en) * 2014-11-07 2017-07-18 International Business Machines Corporation Non-volatile memory data storage with low read amplification
US10230401B2 (en) 2015-03-10 2019-03-12 Toshiba Memory Corporation Memory controller for a non-volatile memory, memory system and method
US10523245B2 (en) 2016-03-23 2019-12-31 SK Hynix Inc. Soft decoder for generalized product codes
KR20180123207A (ko) * 2017-05-07 2018-11-15 에스케이하이닉스 주식회사 메모리 장치, 이를 포함하는 메모리 시스템 및 메모리 시스템의 동작 방법

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