JPH1173797A - 記憶装置 - Google Patents
記憶装置Info
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- JPH1173797A JPH1173797A JP23151897A JP23151897A JPH1173797A JP H1173797 A JPH1173797 A JP H1173797A JP 23151897 A JP23151897 A JP 23151897A JP 23151897 A JP23151897 A JP 23151897A JP H1173797 A JPH1173797 A JP H1173797A
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】
【課題】 経時変化等により符号内に２以上の誤りが発
生しても読出しエラーが起こらない記憶装置を提供す
る。 【解決手段】 記憶装置１０に入力されるデータｓ１を
符号化器１で符号内の２つの誤りを訂正できる短縮化Ｂ
ＣＨ符号化した書込データｓ２は、セルアレイ３に書き
込まれる。セルアレイ３から読み出されるＢＣＨ符号化
された読出データｓ３は、セルアレイ３と同一パッケー
ジ内のＢＣＨ符合復号器５で復号されて出力データｓ４
とされる。符号化器１では、例えば５１２ビットごとに
２０ビットの検査データが付加される。ＢＣＨ符号復号
器５では、符号内の誤りの数が２以下であれば、その誤
りを訂正して出力データｓ４を出力する。例えばＲＳ符
号を誤り訂正に用い、バイト／ビット変換器およびビッ
ト／バイト変換器を備えて、２ビット以上からなるバイ
ト単位でデータを入出力できるようにしてもよい。
生しても読出しエラーが起こらない記憶装置を提供す
る。 【解決手段】 記憶装置１０に入力されるデータｓ１を
符号化器１で符号内の２つの誤りを訂正できる短縮化Ｂ
ＣＨ符号化した書込データｓ２は、セルアレイ３に書き
込まれる。セルアレイ３から読み出されるＢＣＨ符号化
された読出データｓ３は、セルアレイ３と同一パッケー
ジ内のＢＣＨ符合復号器５で復号されて出力データｓ４
とされる。符号化器１では、例えば５１２ビットごとに
２０ビットの検査データが付加される。ＢＣＨ符号復号
器５では、符号内の誤りの数が２以下であれば、その誤
りを訂正して出力データｓ４を出力する。例えばＲＳ符
号を誤り訂正に用い、バイト／ビット変換器およびビッ
ト／バイト変換器を備えて、２ビット以上からなるバイ
ト単位でデータを入出力できるようにしてもよい。
Description
【０００１】
【発明の属する技術分野】本発明は、データの書換えが
可能な、不揮発性半導体メモリなどの記憶装置に関す
る。
可能な、不揮発性半導体メモリなどの記憶装置に関す
る。
【０００２】
【従来の技術】近年、データを電気的に書き換えること
ができる記憶装置として、フラッシュメモリなどの半導
体メモリが広く使用されている。
ができる記憶装置として、フラッシュメモリなどの半導
体メモリが広く使用されている。
【０００３】フラッシュメモリは、半導体基板上に積層
形成された電荷蓄積層および制御ゲートからなる記憶素
子（メモリセル）を多数並べたセルアレイ（通常は６５
００万セル程度）を用いて情報の記憶を行う半導体メモ
リである。情報（データ）は、上記の電荷蓄積層に蓄え
られる電荷量の大きさに対応させて記憶される。
形成された電荷蓄積層および制御ゲートからなる記憶素
子（メモリセル）を多数並べたセルアレイ（通常は６５
００万セル程度）を用いて情報の記憶を行う半導体メモ
リである。情報（データ）は、上記の電荷蓄積層に蓄え
られる電荷量の大きさに対応させて記憶される。
【０００４】このような半導体メモリでは、高集積度化
・高密度化に伴う信頼性の低下、特に、セル不良のよう
な、書き込み／消去回数の増加や経年変化による不良の
発生を防止することが重要な課題となっている。
・高密度化に伴う信頼性の低下、特に、セル不良のよう
な、書き込み／消去回数の増加や経年変化による不良の
発生を防止することが重要な課題となっている。
【０００５】このため、 ハミング（Hamming）符号など
の誤り訂正符号を用いる誤り訂正回路を半導体メモリの
内部に組み込むことが行われている。
の誤り訂正符号を用いる誤り訂正回路を半導体メモリの
内部に組み込むことが行われている。
【０００６】このような誤り訂正は、記憶される情報デ
ータに検査データと呼ばれる冗長データを付加して符号
化しておき、その検査データを用いて符号データ内の誤
りを訂正するものである。
ータに検査データと呼ばれる冗長データを付加して符号
化しておき、その検査データを用いて符号データ内の誤
りを訂正するものである。
【０００７】図５は、検査データが付加された情報デー
タの一例を示している。
タの一例を示している。
【０００８】例えば、短縮化ハミング符号を用いる場合
には、このように５１２ビット（ｂｉｔ）の情報データ
３１に１０ビットの検査データ３２を付加して計５２２
ビットからなる符号を構成することにより、その符号中
に生じた１つの誤りを訂正することが可能になる。
には、このように５１２ビット（ｂｉｔ）の情報データ
３１に１０ビットの検査データ３２を付加して計５２２
ビットからなる符号を構成することにより、その符号中
に生じた１つの誤りを訂正することが可能になる。
【０００９】上記のような誤り訂正を用いることによ
り、半導体メモリなどの記憶装置に経年変化によるセル
不良がある程度発生しても、書き込まれたデータに読出
エラーが起こらないようにすることができる。
り、半導体メモリなどの記憶装置に経年変化によるセル
不良がある程度発生しても、書き込まれたデータに読出
エラーが起こらないようにすることができる。
【００１０】図６は、上記のハミング符号を用いる誤り
訂正回路が組み込まれた、従来のフラッシュメモリの構
成例を示すブロック図である。
訂正回路が組み込まれた、従来のフラッシュメモリの構
成例を示すブロック図である。
【００１１】このフラッシュメモリ７０は、入力される
データｓ２１に対して、符号内の１つの誤りを訂正でき
るハミング符号化を施す符号化器６１と、符号化器６１
でハミング符号化された書込データｓ２２を記憶する記
憶部であるセルアレイ６３と、セルアレイ６３から読み
出されるハミング符号化された読出しデータｓ２３を復
号するハミング復号器６５を備えて構成されている。
データｓ２１に対して、符号内の１つの誤りを訂正でき
るハミング符号化を施す符号化器６１と、符号化器６１
でハミング符号化された書込データｓ２２を記憶する記
憶部であるセルアレイ６３と、セルアレイ６３から読み
出されるハミング符号化された読出しデータｓ２３を復
号するハミング復号器６５を備えて構成されている。
【００１２】このフラッシュメモリ７０へのデータの書
き込みは、次のように行われる。入力データｓ２ｌは、
まず符号化器６１に入力される。符号化器６１は、入力
データｓ１に、例えば図５に示したような５１２ビット
（ｂｉｔ）からなる情報データ毎に１０ビットの検査デ
ータを付加して短縮化ハミング符号に変換した後に、書
込データｓ２２として出力する。この書込データｓ２２
は、セルアレイ６３に書き込まれる。
き込みは、次のように行われる。入力データｓ２ｌは、
まず符号化器６１に入力される。符号化器６１は、入力
データｓ１に、例えば図５に示したような５１２ビット
（ｂｉｔ）からなる情報データ毎に１０ビットの検査デ
ータを付加して短縮化ハミング符号に変換した後に、書
込データｓ２２として出力する。この書込データｓ２２
は、セルアレイ６３に書き込まれる。
【００１３】一方、このフラッシュメモリ７０からのデ
ータ読出しは、次のように行われる。セルアレイ６３か
ら読み出された読出データｓ２３は、ハミング符号復号
器６５に入力され、ｌつの符号内の誤りの数が１以下で
あれば、誤り訂正が行われた後に出力データｓ２４とし
て出力される。
ータ読出しは、次のように行われる。セルアレイ６３か
ら読み出された読出データｓ２３は、ハミング符号復号
器６５に入力され、ｌつの符号内の誤りの数が１以下で
あれば、誤り訂正が行われた後に出力データｓ２４とし
て出力される。
【００１４】
【発明が解決しようとする課題】ところが、誤り訂正符
号としてフラッシュメモリ等の半導体メモリに従来用い
られている上記のハミング符号は、１符号分のデータ中
の１つの誤りしか訂正できないため、より高い信頼性を
得るためには誤り訂正能力が不充分であるという問題が
ある。
号としてフラッシュメモリ等の半導体メモリに従来用い
られている上記のハミング符号は、１符号分のデータ中
の１つの誤りしか訂正できないため、より高い信頼性を
得るためには誤り訂正能力が不充分であるという問題が
ある。
【００１５】本発明は、このような問題を解決するため
に行われたものであり、経時変化等により符号内に２以
上の誤りが発生しても、書き込まれたデータに読出しエ
ラーが起こらない、高信頼性の記憶装置を提供すること
を目的としている。
に行われたものであり、経時変化等により符号内に２以
上の誤りが発生しても、書き込まれたデータに読出しエ
ラーが起こらない、高信頼性の記憶装置を提供すること
を目的としている。
【００１６】
【課題を解決するための手段】上記の課題を解決するた
めに提案する本発明の記憶装置は、複数の記憶素子から
なる記憶部と、上記記憶部から読み出される、所定のデ
ータ単位中のｎ（ｎ≧２）までの誤りを訂正可能な誤り
訂正符号を用いて符号化された符号データ中の誤りを訂
正する誤り訂正部とを一のパッケージ内に備えることを
特徴とするものである。
めに提案する本発明の記憶装置は、複数の記憶素子から
なる記憶部と、上記記憶部から読み出される、所定のデ
ータ単位中のｎ（ｎ≧２）までの誤りを訂正可能な誤り
訂正符号を用いて符号化された符号データ中の誤りを訂
正する誤り訂正部とを一のパッケージ内に備えることを
特徴とするものである。
【００１７】また、上記の課題を解決するために提案す
る本発明の別の記憶装置は、複数の記憶素子からなる記
憶部と、上記記憶部からビット単位で読み出される、所
定のデータ単位中のｎ（ｎ≧２）までの誤りを訂正可能
な誤り訂正符号を用いて符号化された符号データを、２
以上のビットからなるデータ単位に変換する第１のデー
タ単位変換部と、上記２以上のビットからなるデータ単
位の符号データ中の２以上の誤りを訂正する誤り訂正部
とを一のパッケージ内に備えることを特徴とするもので
ある。
る本発明の別の記憶装置は、複数の記憶素子からなる記
憶部と、上記記憶部からビット単位で読み出される、所
定のデータ単位中のｎ（ｎ≧２）までの誤りを訂正可能
な誤り訂正符号を用いて符号化された符号データを、２
以上のビットからなるデータ単位に変換する第１のデー
タ単位変換部と、上記２以上のビットからなるデータ単
位の符号データ中の２以上の誤りを訂正する誤り訂正部
とを一のパッケージ内に備えることを特徴とするもので
ある。
【００１８】上記の本発明によれば、符号内に２以上の
誤りが発生した場合にも誤り訂正できるため、書き込ま
れたデータに読出エラーが起こらない高信頼性の記憶装
置を提供できる。
誤りが発生した場合にも誤り訂正できるため、書き込ま
れたデータに読出エラーが起こらない高信頼性の記憶装
置を提供できる。
【００１９】
【発明の実施の形態】以下に、本発明に係る記憶装置の
好ましい実施の形態について図面を参照しながら説明す
る。なお、以下では、本発明をフラッシュメモリに適用
した場合を例として説明する。
好ましい実施の形態について図面を参照しながら説明す
る。なお、以下では、本発明をフラッシュメモリに適用
した場合を例として説明する。
【００２０】図１は、本発明に係る記憶装置の実施の一
形態であるフラッシュメモリの構成例を示すブロック図
である。
形態であるフラッシュメモリの構成例を示すブロック図
である。
【００２１】このフラッシュメモリ１０は、入力される
データｓ１に対して、符号内の２つの誤りを訂正できる
短縮化ＢＣＨ符号化を施す符号化器１と、符号化器１で
ＢＣＨ符号化された書込データｓ２を記憶する記憶部で
あるセルアレイ３と、セルアレイ３から読み出されるＢ
ＣＨ符号化された読出しデータｓ３を復号するＢＣＨ復
号器５を備えて構成されている。
データｓ１に対して、符号内の２つの誤りを訂正できる
短縮化ＢＣＨ符号化を施す符号化器１と、符号化器１で
ＢＣＨ符号化された書込データｓ２を記憶する記憶部で
あるセルアレイ３と、セルアレイ３から読み出されるＢ
ＣＨ符号化された読出しデータｓ３を復号するＢＣＨ復
号器５を備えて構成されている。
【００２２】このＢＣＨ（Bose-Chaudhuri-Hocquenghe
m）符号は、ｎを ｑm−１の約数とし、αを１の原始ｎ
乗根とするとき、αの連続するｈ（＜ｎ）個のべき
αL，αL+1，・・・，αL+h-1 を根としてもつガロア体
ＧＦ（ｑ）上の次数が最小のモニック多項式Ｇ（ｘ）を
生成多項式とする符号長ｎのｑ元巡回符号である。
m）符号は、ｎを ｑm−１の約数とし、αを１の原始ｎ
乗根とするとき、αの連続するｈ（＜ｎ）個のべき
αL，αL+1，・・・，αL+h-1 を根としてもつガロア体
ＧＦ（ｑ）上の次数が最小のモニック多項式Ｇ（ｘ）を
生成多項式とする符号長ｎのｑ元巡回符号である。
【００２３】また、短縮化ＢＣＨ符号は、上記のＢＣＨ
符号を短縮化したものである。一般に、短縮化符号と
は、符号長がｎ，情報記号数がｋである（ｎ，ｋ）線形
符号ＣのＬ個の情報記号を０とおいて符号化し、その０
を除いて得られる（ｎ−Ｌ，ｋ−Ｌ）線形符号Ｃ’をい
う。
符号を短縮化したものである。一般に、短縮化符号と
は、符号長がｎ，情報記号数がｋである（ｎ，ｋ）線形
符号ＣのＬ個の情報記号を０とおいて符号化し、その０
を除いて得られる（ｎ−Ｌ，ｋ−Ｌ）線形符号Ｃ’をい
う。
【００２４】なお、ＢＣＨ符号および符号の短縮化につ
いては、今井秀樹著「符号理論」（電子情報通信学会）
等の文献に記載されている。
いては、今井秀樹著「符号理論」（電子情報通信学会）
等の文献に記載されている。
【００２５】図２は、短縮化ＢＣＨ符号により符号化さ
れる情報データの一例を示している。
れる情報データの一例を示している。
【００２６】このように、ＢＣＨ符号化では、情報デー
タ４１が５１２ビット（ｂｉｔ）からなるときには、２
０ビットの検査データ４２が付加されて、符号全体の長
さは５３２ビットとなる。そして、この符号が、データ
単位として取り扱われる。
タ４１が５１２ビット（ｂｉｔ）からなるときには、２
０ビットの検査データ４２が付加されて、符号全体の長
さは５３２ビットとなる。そして、この符号が、データ
単位として取り扱われる。
【００２７】次に、図１のフラッシュメモリ１０におけ
る、データの書き込み動作および読出し動作について説
明する。
る、データの書き込み動作および読出し動作について説
明する。
【００２８】フラッシュメモリ１０への入力データｓ１
は、まず符号化器１に入力される。符号化器１は、入力
データｓ１に５１２ビット毎に２０ビットの検査データ
を付加して、２誤り訂正可能な短縮化ＢＣＨ符号に変換
し、書込データｓ２として出力する。この書込データｓ
２は、セルアレイ３に書き込まれる。
は、まず符号化器１に入力される。符号化器１は、入力
データｓ１に５１２ビット毎に２０ビットの検査データ
を付加して、２誤り訂正可能な短縮化ＢＣＨ符号に変換
し、書込データｓ２として出力する。この書込データｓ
２は、セルアレイ３に書き込まれる。
【００２９】また、セルアレイ３から読み出された読出
データｓ３は、ＢＣＨ符号復号器５に入力される。ＢＣ
Ｈ符号復号器５は、符号内の誤りの数が２以下であれ
ば、その誤りを訂正した後に出力データｓ４として出力
する。
データｓ３は、ＢＣＨ符号復号器５に入力される。ＢＣ
Ｈ符号復号器５は、符号内の誤りの数が２以下であれ
ば、その誤りを訂正した後に出力データｓ４として出力
する。
【００３０】次に、本発明の記憶装置の別の実施の形態
について説明する。なお、以下においても、本発明をフ
ラッシュメモリに適用した場合を例として説明する。
について説明する。なお、以下においても、本発明をフ
ラッシュメモリに適用した場合を例として説明する。
【００３１】図３は、本発明に係るフラッシュメモリの
第２の構成例を示すブロック図である。
第２の構成例を示すブロック図である。
【００３２】このフラッシュメモリ２０は、２以上のビ
ットからなるデータ単位について２誤り訂正が可能な短
縮化リード・ソロモン（Reed-Solomon）符号（以下では
ＲＳ符号と略記する。）を誤り訂正符号として用いるも
のである。
ットからなるデータ単位について２誤り訂正が可能な短
縮化リード・ソロモン（Reed-Solomon）符号（以下では
ＲＳ符号と略記する。）を誤り訂正符号として用いるも
のである。
【００３３】このフラッシュメモリ２０は、入力される
データｓ１１に対して、符号内の２つの誤りを訂正でき
るＲＳ符号化を施す符号化器１１と、符号化器１１でＲ
Ｓ符号化された書込データを記憶する記憶部であるセル
アレイ１３と、セルアレイ１３から読み出されるＲＳ符
号化された読出しデータを復号するＲＳ符合復号器１５
を備え、また、符号化器１１でＲＳ符合化されたバイト
（Ｂｙｔｅ）単位（＝８ビット）の符合データｓ１２を
ビット（ｂｉｔ）単位の書込データ１３に変換するため
のバイト／ビット変換器１２と、セルアレイ１３から読
み出されたビット単位の読出データｓ１４をバイト単位
のデータｓ１５に変換するためのビット／バイト変換器
１４を備えて構成されている。
データｓ１１に対して、符号内の２つの誤りを訂正でき
るＲＳ符号化を施す符号化器１１と、符号化器１１でＲ
Ｓ符号化された書込データを記憶する記憶部であるセル
アレイ１３と、セルアレイ１３から読み出されるＲＳ符
号化された読出しデータを復号するＲＳ符合復号器１５
を備え、また、符号化器１１でＲＳ符合化されたバイト
（Ｂｙｔｅ）単位（＝８ビット）の符合データｓ１２を
ビット（ｂｉｔ）単位の書込データ１３に変換するため
のバイト／ビット変換器１２と、セルアレイ１３から読
み出されたビット単位の読出データｓ１４をバイト単位
のデータｓ１５に変換するためのビット／バイト変換器
１４を備えて構成されている。
【００３４】このフラッシュメモリ２０において、デー
タの書き込みは次のように行われる。入力データｓ１１
はバイト（８ビット）単位で符号化器１１に入力され、
１２８バイト毎に４バイトの検査データを付加されて２
誤り訂正可能な短縮化ＲＳ符号に変換された後に、符号
データｓ１２として出力される。
タの書き込みは次のように行われる。入力データｓ１１
はバイト（８ビット）単位で符号化器１１に入力され、
１２８バイト毎に４バイトの検査データを付加されて２
誤り訂正可能な短縮化ＲＳ符号に変換された後に、符号
データｓ１２として出力される。
【００３５】符号データｓ１２は、第１のデータ単位変
換部であるバイト／ビット変換器１２に入力され、ビッ
ト単位のデータに変換されて書込データｓ１３として出
力される。この書込データｓ１３は、セルアレイ１３に
書き込まれる。
換部であるバイト／ビット変換器１２に入力され、ビッ
ト単位のデータに変換されて書込データｓ１３として出
力される。この書込データｓ１３は、セルアレイ１３に
書き込まれる。
【００３６】一方、データの読み出しは次のように行わ
れる。セルアレイ１３から読み出された読出データｓ１
４は、第２のデータ単位変換部であるビット／バイト変
換器１４に入力され、８ビット毎に一まとめにされてバ
イトデータｓ１５として出力される。
れる。セルアレイ１３から読み出された読出データｓ１
４は、第２のデータ単位変換部であるビット／バイト変
換器１４に入力され、８ビット毎に一まとめにされてバ
イトデータｓ１５として出力される。
【００３７】バイトデータｓ１５は、ＲＳ符号復号器１
５に入力される。ＲＳ符号復号器１５は、誤りのバイト
数が２以下であれば誤りを訂正した後、出力データｓ１
６をバイト単位で出力する。
５に入力される。ＲＳ符号復号器１５は、誤りのバイト
数が２以下であれば誤りを訂正した後、出力データｓ１
６をバイト単位で出力する。
【００３８】このＲＳ符号および短縮化ＲＳ符号は、複
数ビットからなるデータ単位で誤り訂正を行う符号であ
り、ここでは、バイト（８ビット）単位で誤り訂正を行
う場合を例として示している。
数ビットからなるデータ単位で誤り訂正を行う符号であ
り、ここでは、バイト（８ビット）単位で誤り訂正を行
う場合を例として示している。
【００３９】具体的には、非２元のＢＣＨ符号の一つで
あり、ｎ＝ｑ−１の場合のＢＣＨ符号に相当する。すな
わち、αを１の原始ｑ−１乗根とするとき、αL，
αL+1，・・・，αL+h-1 を根として持つガロア体ＧＦ
（ｑ）上の次数が最小のモニック多項式Ｇ（ｘ）を生成
多項式とする符号長ｎ＝ｑ−１のｑ元巡回符号である。
あり、ｎ＝ｑ−１の場合のＢＣＨ符号に相当する。すな
わち、αを１の原始ｑ−１乗根とするとき、αL，
αL+1，・・・，αL+h-1 を根として持つガロア体ＧＦ
（ｑ）上の次数が最小のモニック多項式Ｇ（ｘ）を生成
多項式とする符号長ｎ＝ｑ−１のｑ元巡回符号である。
【００４０】なお、ＲＳ符号については、前掲の今井秀
樹著「符号理論」等の文献に記載されている。
樹著「符号理論」等の文献に記載されている。
【００４１】図４は、上記の２誤り訂正可能な短縮化Ｒ
Ｓ符号化された情報データの一例を示している。
Ｓ符号化された情報データの一例を示している。
【００４２】このように、８ビット（ｂｉｔ）を１バイ
ト（Ｂｙｔｅ）とすると、情報データ５１が１２８バイ
トであるとき、４バイトの検査データ５２が付加され、
符号全体の長さは１３２バイト（＝１０５６ビット）と
なる。
ト（Ｂｙｔｅ）とすると、情報データ５１が１２８バイ
トであるとき、４バイトの検査データ５２が付加され、
符号全体の長さは１３２バイト（＝１０５６ビット）と
なる。
【００４３】次に、以上の本発明を適用したフラッシュ
メモリにおける誤り訂正の効果について説明する。
メモリにおける誤り訂正の効果について説明する。
【００４４】なお、以下では、情報データの６５５３６
セル分を１ブロックとし、セルアレイは１０００ブロッ
クで構成されているとする。また、メモリセルへのデー
タの書き込み／読み出しは、ブロック単位で行われると
する。
セル分を１ブロックとし、セルアレイは１０００ブロッ
クで構成されているとする。また、メモリセルへのデー
タの書き込み／読み出しは、ブロック単位で行われると
する。
【００４５】まず、製造時には正常であったセルが、１
００万回の書き込み／消去後に不良セルとなる確率を
０．０００１％として、１００万回の書き込み／消去後
にブロック不良が起こる確率を比較する。
００万回の書き込み／消去後に不良セルとなる確率を
０．０００１％として、１００万回の書き込み／消去後
にブロック不良が起こる確率を比較する。
【００４６】ハミング符号を用いる場合の不良ブロック
の発生確率は、１ブロックの中に１２８符号分のデータ
が含まれることから、次の（１）式から約０．００１８
％である。
の発生確率は、１ブロックの中に１２８符号分のデータ
が含まれることから、次の（１）式から約０．００１８
％である。
【００４７】
【数１】
【００４８】これに対して、２誤り訂正可能な短縮化Ｂ
ＣＨ符号を用いる場合の不良ブロックの発生確率は、次
の（２）式から約０．００００００３２％となる。
ＣＨ符号を用いる場合の不良ブロックの発生確率は、次
の（２）式から約０．００００００３２％となる。
【００４９】
【数２】
【００５０】このように、記憶装置の記憶部に書き込ま
れるデータを、所定のデータ単位中のｎ（ｎ≧２）まで
の誤りを訂正可能な誤り訂正符号を用いて符号化し、誤
り訂正を施すことにより、ハミング符号を用いる従来の
記憶装置に比べて信頼性を格段に向上させることができ
る。
れるデータを、所定のデータ単位中のｎ（ｎ≧２）まで
の誤りを訂正可能な誤り訂正符号を用いて符号化し、誤
り訂正を施すことにより、ハミング符号を用いる従来の
記憶装置に比べて信頼性を格段に向上させることができ
る。
【００５１】次に、２訂正可能な短縮化ＲＳ符号を用い
る場合の不良ブロックの発生確率について同様に求め
る。
る場合の不良ブロックの発生確率について同様に求め
る。
【００５２】各ビットの不良が無相関に起こるとする
と、８ビットをまとめてｌバイトとしたときのバイト誤
り率は、次の（３）式で求められる。
と、８ビットをまとめてｌバイトとしたときのバイト誤
り率は、次の（３）式で求められる。
【００５３】
【数３】
【００５４】ここで、１ブロックの中に６４符号分のデ
ータが含まれることから、不良ブロックの発生確率は、
（４）式から、約０．０００００１２％である。
ータが含まれることから、不良ブロックの発生確率は、
（４）式から、約０．０００００１２％である。
【００５５】
【数４】
【００５６】従って、２訂正可能な短縮化ＲＳ符号を用
いる場合にも、ハミング符号を用いる従来の記憶装置に
比べて信頼性を格段に向上させることができる。
いる場合にも、ハミング符号を用いる従来の記憶装置に
比べて信頼性を格段に向上させることができる。
【００５７】なお、誤り訂正符号により多くの誤りを訂
正できるためには、一般に、冗長なデータである検査デ
ータを多く持つ必要があるため、上記のような誤り訂正
を半導体メモリに適用する場合には、多くのメモリセル
を使うことになると共に、誤り訂正回路の規模も大きく
なるという問題がある。しかも、短縮化ＢＣＨ符号や短
縮化ＲＳ符号などの２訂正可能な誤り訂正符号を用いて
誤り訂正を行う回路は、一般に、ハミング符号を用いる
誤り訂正回路よりも規模が大きくなる。
正できるためには、一般に、冗長なデータである検査デ
ータを多く持つ必要があるため、上記のような誤り訂正
を半導体メモリに適用する場合には、多くのメモリセル
を使うことになると共に、誤り訂正回路の規模も大きく
なるという問題がある。しかも、短縮化ＢＣＨ符号や短
縮化ＲＳ符号などの２訂正可能な誤り訂正符号を用いて
誤り訂正を行う回路は、一般に、ハミング符号を用いる
誤り訂正回路よりも規模が大きくなる。
【００５８】しかし、近年の回路技術の進歩により、１
万ゲート程度の回路であれば、半導体メモリ内に搭載す
ることは十分可能であり、以上説明したような誤り訂正
符号の程度であれば、回路規模については実際上の問題
はない。
万ゲート程度の回路であれば、半導体メモリ内に搭載す
ることは十分可能であり、以上説明したような誤り訂正
符号の程度であれば、回路規模については実際上の問題
はない。
【００５９】また、上記の例では、誤り訂正符号とし
て、２訂正可能な短縮化ＢＣＨ符号と２訂正可能な短縮
化ＲＳ符号を用いる例を示したが、誤り訂正符号はこれ
らの例に限られるものではなく、例えば畳込み符号、Re
ed−Muller符号、ＱＲ符号、Golay 符号などや、Nordst
rom−Robinsosn符号、Kerdock 符号、Preprata符号など
の非線形符号を用いることもできる。
て、２訂正可能な短縮化ＢＣＨ符号と２訂正可能な短縮
化ＲＳ符号を用いる例を示したが、誤り訂正符号はこれ
らの例に限られるものではなく、例えば畳込み符号、Re
ed−Muller符号、ＱＲ符号、Golay 符号などや、Nordst
rom−Robinsosn符号、Kerdock 符号、Preprata符号など
の非線形符号を用いることもできる。
【００６０】さらに、上記の例では、本発明に係る記憶
装置の例としてフラッシュメモリを想定して説明した
が、本発明に係る記憶装置の適用はフラッシュメモリに
限られるものではなく、他の半導体メモリなど種々の記
憶装置に適用可能なものである。
装置の例としてフラッシュメモリを想定して説明した
が、本発明に係る記憶装置の適用はフラッシュメモリに
限られるものではなく、他の半導体メモリなど種々の記
憶装置に適用可能なものである。
【００６１】
【発明の効果】本発明の記憶装置によれば、経年変化に
よって符号内に２つ以上のセル不良が起きても訂正する
ことができるので、書き込まれたデータに読出しエラー
がお粉内容にすることができる。これにより、ハミング
符号を用いる従来の記憶装置に比べて、より高い信頼性
を得ることができる。
よって符号内に２つ以上のセル不良が起きても訂正する
ことができるので、書き込まれたデータに読出しエラー
がお粉内容にすることができる。これにより、ハミング
符号を用いる従来の記憶装置に比べて、より高い信頼性
を得ることができる。
【図１】本発明に係るフラッシュメモリの構成例を示す
ブロック図である。
ブロック図である。
【図２】短縮化ＢＣＨ符号化について説明するための図
である。
である。
【図３】本発明に係るフラッシュメモリの別の構成例を
示す図である。
示す図である。
【図４】短縮化ＲＳ符号化について説明するための図で
ある。
ある。
【図５】短縮化ハミング符号化について説明するための
図である。
図である。
【図６】ハミング符号を用いる従来のフラッシュメモリ
の構成を示すブロック図である。
の構成を示すブロック図である。
１、１１ 符号化器、 ３，１３ セルアレイ、 ５
ＢＣＨ符号復号器、１２ バイト／ビット変換器、 １
４ ビット／バイト変換器、 １５ ＲＳ符号復号器、
ｓ１、ｓ１１ 入力データ、 ｓ２，ｓ１３ 書込デ
ータ、 ｓ３，ｓ１４ 読出データ、 ｓ４、ｓ１６
出力データ、 ｓ１２ 符号データ、ｓ１５ バイトデ
ータ
ＢＣＨ符号復号器、１２ バイト／ビット変換器、 １
４ ビット／バイト変換器、 １５ ＲＳ符号復号器、
ｓ１、ｓ１１ 入力データ、 ｓ２，ｓ１３ 書込デ
ータ、 ｓ３，ｓ１４ 読出データ、 ｓ４、ｓ１６
出力データ、 ｓ１２ 符号データ、ｓ１５ バイトデ
ータ
Claims (9)
- 【請求項１】 複数の記憶素子からなる記憶部と、 上記記憶部から読み出される、所定のデータ単位中のｎ
（ｎ≧２）までの誤りを訂正可能な誤り訂正符号を用い
て符号化された符号データ中の誤りを訂正する誤り訂正
部とを一のパッケージ内に備えることを特徴とする記憶
装置。 - 【請求項２】 上記記憶部に入力されるデータを、所定
のデータ単位中のｎ（ｎ≧２）までの誤りを訂正可能な
誤り訂正符号を用いて符号化する符号化部を上記パッケ
ージ内に備えることを特徴とする請求項１記載の記憶装
置。 - 【請求項３】 上記誤り訂正符号は、ＢＣＨ符号または
短縮化ＢＣＨ符号であることを特徴とする請求項１記載
の記憶装置。 - 【請求項４】 上記誤り訂正符号は、畳込み符号、Ｒｅ
ｅｄ−Ｍｕｌｌｅｒ符号、ＱＲ符号、Ｇｏｌａｙ符号の
いずれかであることを特徴とする請求項１記載の記憶装
置。 - 【請求項５】 上記誤り訂正符号は、Ｎｏｒｄｓｔｒｏ
ｍ−Ｒｏｂｉｎｓｏｎ符号、Ｋｅｒｄｏｃｋ符号、Ｐｒ
ｅｐａｒａｔａ符号のいずれかであることを特徴とする
請求項１記載の記憶装置。 - 【請求項６】 複数の記憶素子からなる記憶部と、 上記記憶部からビット単位で読み出される、所定のデー
タ単位中のｎ（ｎ≧２）までの誤りを訂正可能な誤り訂
正符号を用いて符号化された符号データを、２以上のビ
ットからなるデータ単位に変換する第１のデータ単位変
換部と、 上記２以上のビットからなるデータ単位の符号データ中
の２以上の誤りを訂正する誤り訂正部とを一のパッケー
ジ内に備えることを特徴とする記憶装置 - 【請求項７】 上記記憶部に入力されるデータを２以上
のビットからなるデータ単位で符号化する符号化部と、
上記２以上のビットからなるデータ単位で符号化された
データをビット単位に変換する第２のデータ単位変換部
とを上記パッケージ内に備えることを特徴とする請求項
６記載の記憶装置。 - 【請求項８】 上記誤り訂正部は、誤り訂正符号として
Ｒｅｅｄ−Ｓｏｌｏｍｏｎ符号または短縮化Ｒｅｅｄ−
Ｓｏｌｏｍｏｎ符号を用いることを特徴とする請求項６
記載の記憶装置。 - 【請求項９】 上記誤り訂正符号は、Ｇｏｐｐａ符号ま
たは代数幾何符号であることを特徴とする請求項６記載
の記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23151897A JPH1173797A (ja) | 1997-08-27 | 1997-08-27 | 記憶装置 |
| US09/140,005 US6360346B1 (en) | 1997-08-27 | 1998-08-26 | Storage unit, method of checking storage unit, reading and writing method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23151897A JPH1173797A (ja) | 1997-08-27 | 1997-08-27 | 記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1173797A true JPH1173797A (ja) | 1999-03-16 |
Family
ID=16924749
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23151897A Abandoned JPH1173797A (ja) | 1997-08-27 | 1997-08-27 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1173797A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009524176A (ja) * | 2006-01-20 | 2009-06-25 | マーベル ワールド トレード リミテッド | フラッシュメモリにおける誤り訂正のための方法およびシステム |
| US7644342B2 (en) | 2001-11-21 | 2010-01-05 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| JP2012185689A (ja) * | 2011-03-07 | 2012-09-27 | Toshiba Corp | メモリシステム及びメモリコントローラ |
| US8370699B2 (en) | 2008-03-25 | 2013-02-05 | Samsung Electronics Co., Ltd. | Semiconductor memory apparatus for reducing bus traffic between NAND flash memory device and controller |
| US8412879B2 (en) | 2002-10-28 | 2013-04-02 | Sandisk Technologies Inc. | Hybrid implementation for error correction codes within a non-volatile memory system |
| US8910017B2 (en) | 2012-07-02 | 2014-12-09 | Sandisk Technologies Inc. | Flash memory with random partition |
-
1997
- 1997-08-27 JP JP23151897A patent/JPH1173797A/ja not_active Abandoned
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7644342B2 (en) | 2001-11-21 | 2010-01-05 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| US8412879B2 (en) | 2002-10-28 | 2013-04-02 | Sandisk Technologies Inc. | Hybrid implementation for error correction codes within a non-volatile memory system |
| JP2009524176A (ja) * | 2006-01-20 | 2009-06-25 | マーベル ワールド トレード リミテッド | フラッシュメモリにおける誤り訂正のための方法およびシステム |
| US8370699B2 (en) | 2008-03-25 | 2013-02-05 | Samsung Electronics Co., Ltd. | Semiconductor memory apparatus for reducing bus traffic between NAND flash memory device and controller |
| JP2012185689A (ja) * | 2011-03-07 | 2012-09-27 | Toshiba Corp | メモリシステム及びメモリコントローラ |
| US8819331B2 (en) | 2011-03-07 | 2014-08-26 | Kabushiki Kaisha Toshiba | Memory system and memory controller |
| US8910017B2 (en) | 2012-07-02 | 2014-12-09 | Sandisk Technologies Inc. | Flash memory with random partition |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20051227 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060110 |
|
| A762 | Written abandonment of application |
Free format text: JAPANESE INTERMEDIATE CODE: A762 Effective date: 20060313 |