JP4790790B2 - 誤り検出訂正回路及び半導体メモリ - Google Patents
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- 238000001514 detection method Methods 0.000 title claims description 93
- 239000004065 semiconductor Substances 0.000 title claims description 28
- 230000002950 deficient Effects 0.000 claims description 2
- 238000007689 inspection Methods 0.000 claims description 2
- 238000000034 method Methods 0.000 description 15
- 208000011580 syndromic disease Diseases 0.000 description 10
- 238000010586 diagram Methods 0.000 description 6
- 239000011159 matrix material Substances 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 2
- 125000004122 cyclic group Chemical group 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003252 repetitive effect Effects 0.000 description 1
- 239000013598 vector Substances 0.000 description 1
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Description
本発明は、誤り検出訂正技術に関し、特に、記憶媒体(例えば半導体メモリ)にデータを記録して再生するシステムにおいて、データの信頼性を高めるために用いられる誤り検出訂正回路の構成に適用して有効な技術に関する。
本発明者が検討した技術として、例えば、誤り検出訂正技術においては、以下の技術が考えられる。
近年、半導体集積回路の高集積化(微細化)と低電圧化に伴い、ソフトエラー発生の影響が大きな問題となっている。ソフトエラーとは、α線や中性子により記録情報が反転する現象を言う。
このソフトエラー対策として、従来はECC(Error Check and Correct)等の誤り訂正コードの利用が知られている。特に、DRAMやSRAM、そしてシステムLSIにおけるソフトエラー耐性を向上させるために、ECCなどの手段を半導体集積回路に搭載することが、特許文献1、特許文献2等に記載されている。このようなシステムでは、これまではビット誤り訂正符号が一般的に使われており、現在の主流は拡大ハミング符号(SEC−DED符号)である(Single Error Correcting-Double Error Detecting Code)。この符号は1ビットの誤りを訂正し、2ビットの誤りを検出するものである。これまではデータ64ビットにつき8ビットの誤り訂正用データ(パリティ)を付加し、合計72ビットのデータを単位として記憶、再生するもので、(72,64)SEC−DED符号と呼ばれている。
しかし、α線によるソフトエラーは複数のビットに及ぶため、複数ビットエラーにも対応する必要があり、b(b=4)ビットを単位として検出を行う符号が特許文献3に提案されている。図6は、この誤り検出訂正方式のブロック図であり、610は被符号化情報、620はチェックビット生成回路、650は主記憶装置、670はシンドローム生成回路、690は誤り検出回路、6100はシンドロームデコーダ、6120は誤り訂正回路である。この方式はb(b=4)ビットの単一ブロック誤り検出の能力を有し、かつ1ビット誤り訂正2ビット誤り検出が可能である。
また、スポッティバイト誤り制御符号と呼ばれる符号の構成法、および復号法が特許文献4に提案されている。これは単一のスポッティバイト誤りを訂正し、2個のスポッティバイト誤りを検出する符号とその復号回路に関するものである。ここで、スポッティバイト誤りとは、bビットからなるバイト内のtビット(t≦b)までの誤りのことである。
特開平10−340586号公報
特開2003−337760号公報
特公昭58−57783号公報
特開2005−176244号公報
堀切近史、「ソフト・エラー対策、待ったなし、SRAMや論理回路が俎上に」、日経エレクトロニクス、日経BP社、2005年7月4日、第903号、p.63−70
戸坂義春、「知っておきたいソフト・エラーの実態」、日経エレクトロニクス、日経BP社、2005年7月4日、第903号、p.145−156
ところで、前記のような誤り検出訂正技術について、本発明者が検討した結果、以下のようなことが明らかとなった。
例えば、ソフトエラー、特に中性子によるソフトエラー発生時には、2ビット以上のエラー、時には7ビット以上に及ぶエラーが発生することが判ってきた(非特許文献1及び非特許文献2参照)。
このようなソフトエラーに関しては従来の符号では対処することは全く出来なかった。
従来のように、1ビット誤り訂正2ビット誤り検出符号や、単一のスポッティバイト誤り訂正2重スポッティバイト誤り検出符号などでは、2ビット(または2重スポッティバイト)誤りが発生したことを検出できても、システムでこれに対応することは困難であった。
このようなソフトエラーに関しては従来の符号では対処することは全く出来なかった。
従来のように、1ビット誤り訂正2ビット誤り検出符号や、単一のスポッティバイト誤り訂正2重スポッティバイト誤り検出符号などでは、2ビット(または2重スポッティバイト)誤りが発生したことを検出できても、システムでこれに対応することは困難であった。
また、連続したソフトエラーに対応するために、これらの符号をインターリーブ(交錯)する方法も考えられるが、冗長度が増加するという問題点があった。
そこで、本発明の目的は、このような複数ビットに及ぶエラーが発生した場合でも、これらの誤りを検出訂正することができる技術を提供することにある。
本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
すなわち、本発明による誤り検出訂正回路は、8ビットの整数倍の入力データをbビット(bは5以上7以下の整数)を単位とするシンボルに分割し、第2の符号化手段で誤り検出符号を付加した後、第1の符号化手段で2シンボル以上の誤り訂正能力を有する符号化(例えばリードソロモン(RS)符号化)をして記憶部に記録するものである。そして、再生時に、記憶部からの再生データに対して復号化手段でシンボル単位の誤り訂正を行い、その後で誤り検出処理を行い、8ビットの整数倍のデータに復元して出力する。
また、本発明による半導体メモリは、前記の誤り検出訂正回路を内蔵するものである。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
半導体メモリなどの記憶装置などで発生するソフトエラーに対して、高信頼性の記憶システムを提供することが可能となる。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
まず、本発明の一実施の形態による誤り検出訂正回路における誤り検出訂正方式について説明する。
本実施の形態による誤り検出訂正回路は、8ビットの整数倍の入力データを、bビット単位(bは5以上7以下の整数、この単位をシンボルと呼ぶ)に分割して処理を行うものである。そして、分割の際発生する余剰(冗長)ビットに、ビット単位の誤り検出符号を付加し、これらのデータに対して2シンボルの誤り訂正能力を持つ符号を付加して記憶部に記録する。そして、再生時に、記憶部から再生したデータに対して2シンボルの誤りを検出・訂正を行い、その後にビット単位の誤り検出をすることを特徴としている。ビット単位の誤り検出符号としては、冗長ビットとして使えるビット数にもよるが、単純なパリティ検査符号でも良いし、巡回冗長検査符号(CRCC;Cyclic Redundancy Check Code)などでも良い。
また、シンボル誤り訂正符号としてはリードソロモン符号(RS符号)が一般的に使われているが、これに限定されるものではなく、伸長(拡大)RS符号や代数幾何符号等であっても良い。
以下、RS符号の例で説明するが、符号長nは、n=q−1となる。ここでqは元の数である。
検査点h、情報点k、符号長n(シンボル)の間には次の関係(式1)がある。
n−k=h (式1)
αを1の原始q−1乗根とするとき、α、α1、α2、α3を根としてもつGF(q)上の符号は最小距離dmin=h+1=5となり、2シンボルの誤り訂正能力を持つRS符号となる。
αを1の原始q−1乗根とするとき、α、α1、α2、α3を根としてもつGF(q)上の符号は最小距離dmin=h+1=5となり、2シンボルの誤り訂正能力を持つRS符号となる。
リードソロモン符号化回路、復号化回路に関しては当業者には周知であるので、詳細は省略するが、例えば、特開2001−244821号公報、特開平5−298131号公報などが知られている。
符号化は、入力データに対して、生成行列G(α)を乗算することにより行われる。
復号は、再生データに対して検査行列H(α)を乗算し、シンドロームと呼ばれる4つのベクトル(S0,S1,S2,S3)を計算する。誤りが発生していなければ、この4つのシンドロームは全てゼロとなる。
今、2個の誤りが発生した場合、それぞれの誤り位置がi,jで、誤りの大きさがEi,Ejとする。シンドロームの関係式から、誤り位置と誤りの大きさを計算することができるので、これより誤りを訂正することが可能となる。
このようなシンボル単位の訂正符号を適用することにより、ブロック内のどのような位置に発生した誤りであっても、2シンボル(2bビット)以下の誤りであれば完全に訂正することができる。
次に、シンボルのビット数と符号長に関して簡単に説明する。
図1は、本実施の形態による誤り検出訂正方式において、短縮化2シンボル誤り訂正符号のビット数(b)と、最大符号長、短縮化した符号長(n)、情報点(k)、検査点(h)、付加ビット、および冗長度の関係を示したものである。図1において、Baseは、1シンボルのビット数(b)を表す。また、各単位は、シンボル数(symbol)、ビット数(bit)、パーセント(%)で表している。
例えば、1シンボルのビット数(b)が5ビット、情報点(k)が128ビットの場合、検査点(h)は20ビット(4シンボル)、合計148ビットの符号長となる。この場合、符号長は5ビットの倍数にならないため、2ビットの余分な付加ビットを追加して150ビットにして処理をする。
本実施の形態では、この付加ビットとして入力データに対して誤り検出符号を使うことを1つの特徴とする。誤り検出符号としては、例えば(式2)、(式3)に示すように、1ビット毎にインターリーブした単純パリティを2つ使えば良い。
同様に、1シンボルのビット数(b)が6ビット、情報点(k)が256ビットの場合、検査点(h)は24ビット(4シンボル)、合計280ビットの符号長となる。この場合も付加ビットとなる2ビットを誤り検出符号として使用する。
さらに、1シンボルのビット数(b)が7ビット、情報点(k)が512ビットの場合、検査点(h)は28ビット(4シンボル)、合計540ビットの符号長となる。この場合は6ビットを誤り検出符号として使用する。なお、この6ビットの誤り検出符号としてCRCCを用いると、誤りの見逃し確率がさらに低下してより効果的である。
このようにシンボルのビット数を増やして、符号長を伸ばすことにより冗長度を小さくすることができる。しかし、符号化、復号化の演算回路や一度に処理すべきビット数が増大すること、またアドレスのための配線などが増加することもあり、単純に符号長を伸ばすことは得策ではない。
次に、図2により、本実施の形態による誤り検出訂正回路の構成の一例を説明する。図2は、本発明の一実施の形態による誤り検出訂正回路の構成を示すブロック図である。
本実施の形態の誤り検出訂正回路は、例えば、入力データ(1A)をbビット単位(bは5以上7以下の整数)のシンボルに分割するレジスタファイル10と、誤りを検出するための検査ビットを付加する誤り検出演算回路20(第2の符号化手段)と、シンボル単位の誤り検出訂正符号を付加するパリティ演算回路30(第1の符号化手段)と、シンドローム演算回路50と、誤り計算回路60と、再生データをシンボル単位で誤り検出訂正する誤り訂正回路70と、訂正されたデータ中の誤りの有無を検査する誤り検出演算回路80と、レジスタファイル90などから成り、記憶部40と共に記録再生装置や半導体メモリなどを構成している。
なお、記憶部40は、例えば、DRAM、SRAM、フラッシュメモリ、EEPROM、EPROM等の半導体記憶装置や、磁気メモリなどである。また、記憶部40のメモリセルは、2値に限らず、多値技術を利用したものであってもよい。
次に、図2及び図3により、本実施の形態による誤り検出訂正回路の動作を説明する。図3は、本発明の一実施の形態による誤り検出訂正回路のデータの流れを示す図である。なお、図3において、横軸は時間軸と考えても良いが、高速化を要求する際には演算を並列に行うデータ幅を表すものとする。
入力端子1に入力された8ビットの整数倍の入力データ(1A)は、レジスタファイル10において、一定のビット幅のデータ(シンボル)(10A)に変換(分割)される。この例では、16バイト、128ビットを1つの符号化ブロックとする例を示すが、この場合は1シンボルが5ビット(b=5)に変換される。このデータ幅と付加するシンボルのビット数(b)に関しては、図1で説明した通りである。
このデータ(10A)は誤り検出演算回路20に入力され、2ビットの単純パリティP1,P2を、(式2),(式3)により計算してデータに付加する(20A)。このデータ(20A)はパリティ演算回路30と記憶部40に入力される。パリティ演算回路30では2シンボルの誤り訂正能力をもつパリティ(4シンボル)を演算し、データ部(20A)と一緒にして記憶データ(30A)として、記憶部40に出力される。
次に、記憶部40から再生されたデータ(40A)は、シンドローム演算回路50と誤り訂正回路70に入力される。シンドローム演算回路50では誤り訂正符号データ(40A)に対して検査行列による4つのシンドロームS0,S1,S2,S3の演算が行われ(50A)、この結果が誤り計算回路60に出力される。誤り計算回路60では4つのシンドロームS0,S1,S2,S3を使って、2つの誤りが発生した場合に、その誤りが発生した位置AD1,AD2と、誤りの大きさE1,E2を計算する(60A)。このデータを誤り訂正回路70に出力して再生データ(40A)に含まれている2個以下の誤りを訂正する(70A)。
このデータは誤り検出演算回路80に入力され、2ビットの単純パリティP1(式2),P2(式3)により、誤り訂正後のデータ(70A)に誤りが発生していないかを検査する(80A)。もし、誤りが検出された場合には、誤訂正か誤り検出ミスが発生したと判断してフラグ(80F)をシステムに出力する。この誤り検出演算回路80の出力(80A)はレジスタファイル90に出力され、もとの8ビット単位の記録データ(90A)を復元して出力端子2に出力する。
32バイト、256ビットを1つの符号化ブロックにした場合は、1シンボルを6ビット(b=6)として処理する。図4に、1シンボルを6ビット(b=6)とした場合のデータの流れを示す。
同様に、64バイト、512ビットを1つの符号化ブロックにした場合は、1シンボルを7ビット(b=7)として処理する。この場合は、付加ビット(検査ビット)は6ビットとなる。
なお、誤り訂正処理では、訂正限界以上の誤りが発生した場合には誤訂正を起こし、誤り増加させるという問題がある。この誤訂正については、本実施の形態による誤り検出符号により検出することが出来る。しかし、さらに大きな誤りが発生した場合は、誤訂正を起こし、これを誤り検出符号により検出することが出来ない場合がある。
これに対処するため、他の実施の形態を示す。この方法は検出した誤りがランダム誤りか、バーストの誤りかを、誤りの大きさと位置から推定して誤り訂正処理を切り換えるものである。
図5により、この他の実施形態を説明する。図5は、本発明の他の実施の形態による誤り検出訂正回路のデータの流れを示す図である(b=6の場合)。ここでは6ビットを1シンボルとして処理する例を示すが、符号化は前記実施の形態と同じである。再生時に3種類の誤りが発生した例を示す。この例では、検出した誤りがランダム誤りか、バースト誤りかを、誤りの大きさから推定して訂正処理を切り換える。
再生データ1では、1ビット誤りが2箇所で発生した場合であり、このような場合には2シンボル(独立した2ビット)誤りの訂正を行う。
再生データ2では、例えば半導体チップ(記憶部40)上で物理的に隣接した位置にあると推定される2シンボルの誤りが発生した場合であり(これをバースト誤りという)、この場合は2シンボル誤り訂正を行う。
再生データ3のように、これ以外の2つのバースト誤りなどが発生したと推定された場合には、さらに別な大きな誤りが発生している可能性があるため、誤り訂正回路70で誤り訂正をせずに、誤り検出としてフラグを出力し、上位のシステムでの処理に任せる。上位のシステムでは、例えば、再度の読み出し(再生)やデータ破棄などを行う。これにより誤訂正の確率を大幅に低減することが可能となる。
また、予め欠陥があると判明しているシンボルに対しては、消失訂正を行うことにより誤り訂正の性能を向上できる。
以上説明したように、本実施の形態による誤り検出訂正回路、及びそれを内蔵した半導体メモリによれば、半導体メモリなどの記憶装置などで発生するソフトエラーに対して、ビット単位の誤り検出符号の付加と、2シンボル以上の誤り訂正能力を有する誤り検出訂正符号を採用することで、高信頼性の記憶システムを提供することが可能となる。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
本発明は、半導体メモリ、記録再生装置などについて利用可能である。
Claims (13)
- 8ビットの整数倍の入力データを符号化して記憶部に記録し、前記記憶部の再生信号から元の情報を復号する誤り検出訂正回路であって、
前記入力データをbビットを単位(bは5以上7以下の整数)とするシンボルに分割する手段と、
bビット倍数で構成される前記シンボルに分割されたデータと前記8ビットの整数倍の入力データとの差分に、誤りを検出するための検査ビットを付加する第2の符号化手段と、
前記シンボルに分割されたデータに、シンボル単位の誤り検出訂正符号を付加する第1の符号化手段と、
前記誤り検出訂正符号が付加されたデータを前記記憶部に記録する手段と、
前記記憶部から読み出した再生信号のデータを前記誤り検出訂正符号を用いてシンボル単位で誤りを検出し誤りを訂正する復号化手段と、
前記復号化手段で訂正されたデータ中の誤りの有無を前記検査ビットを用いて検査する検査手段とを有することを特徴とする誤り検出訂正回路。 - 請求項1記載の誤り検出訂正回路において、
前記第1の符号化手段は、少なくとも2シンボルの誤り訂正能力を有する前記誤り検出訂正符号を付加するものであることを特徴とする誤り検出訂正回路。 - 請求項1記載の誤り検出訂正回路において、
前記復号化手段は、独立したシンボル位置にある1ビット誤りが2箇所で発生したと判断した場合にのみ2シンボル誤り訂正を行うことを特徴とする誤り検出訂正回路。 - 請求項1記載の誤り検出訂正回路において、
前記復号化手段は、前記記憶部上で物理的に隣接した位置にあると推定される2シンボルの誤りと判断した場合にのみ2シンボル誤り訂正を行うことを特徴とする誤り検出訂正回路。 - 請求項1記載の誤り検出訂正回路において、
予め欠陥があると判明しているシンボルに対しては消失訂正を行うことを特徴とする誤り検出訂正回路。 - 請求項1記載の誤り検出訂正回路において、
前記第2の符号化手段は、前記入力データの128ビットに対して2ビットの前記検査ビットを付加し、
前記第1の符号化手段は、前記検査ビットが付加されたデータに1シンボルが5ビットの前記誤り検出訂正符号を付加し、
前記復号化手段は、前記記憶部からの再生信号のデータを1シンボルが5ビットの誤り検出訂正を行うことを特徴とする誤り検出訂正回路。 - 請求項1記載の誤り検出訂正回路において、
前記第2の符号化手段は、前記入力データの256ビットに対して2ビットの前記検査ビットを付加し、
前記第1の符号化手段は、前記検査ビットが付加されたデータに1シンボルが6ビットの前記誤り検出訂正符号を付加し、
前記復号化手段は、前記記憶部からの再生信号のデータを1シンボルが6ビットの誤り検出訂正を行うことを特徴とする誤り検出訂正回路。 - 請求項1記載の誤り検出訂正回路において、
前記第2の符号化手段は、前記入力データの512ビットに対して6ビットの前記検査ビットを付加し、
前記第1の符号化手段は、前記検査ビットが付加されたデータに1シンボルが7ビットの前記誤り検出訂正符号を付加し、
前記復号化手段は、前記記憶部からの再生信号のデータを1シンボルが7ビットの誤り検出訂正を行うことを特徴とする誤り検出訂正回路。 - 高集積半導体集積回路によって構成された記憶部および誤り検出訂正回路を内蔵する半導体メモリであって、
前記半導体メモリは、8ビットの整数倍の入力データを記録するように構成されており、
前記入力データをbビットを単位(bは5以上7以下の整数)とするシンボルに分割する手段と、
前記シンボルに分割されたデータに、少なくとも2シンボルの誤り訂正能力を有する誤り検出訂正符号を付加する符号化手段と、
前記誤り検出訂正符号が付加されたデータを前記記憶部に記録する手段と、
前記符号化手段で前記誤り検出訂正符号が付加されたデータを記憶する前記記憶部と、
前記記憶部から読み出した再生信号のデータをシンボル単位で誤りを検出し誤りを訂正する復号化手段とを有し、
前記入力データを符号化して前記記憶部に記録し、前記記憶部の再生信号から元の情報を復号することを特徴とする半導体メモリ。 - 請求項9記載の半導体メモリにおいて、
128ビットを一つの符号化ブロックとするときは5ビットを単位とするシンボルに分割し、256ビットを一つの符号化ブロックとするときは6ビットを単位とするシンボルに分割し、512ビットを一つの符号化ブロックとするときは7ビットを単位とするシンボルに分割することを特徴とする半導体メモリ。 - 高集積半導体集積回路によって構成された記憶部および誤り検出訂正回路を内蔵する半導体メモリであって、
前記半導体メモリは、8ビットの整数倍の入力データを記録するように構成されており、
前記入力データを、符号化単位ブロックが128ビットのときは5ビットを単位として、256ビットのときは6ビットを単位として、512ビットのときは7ビットを単位として、シンボルに分割する手段と、
前記シンボルに分割されたデータに、シンボル単位の誤り検出訂正符号を付加する符号化手段と、
前記誤り検出訂正符号が付加されたデータを前記記憶部に記録する手段と、
前記符号化手段で前記誤り検出訂正符号が付加されたデータを記憶する前記記憶部と、
前記記憶部から読み出した再生信号のデータをシンボル単位で誤りを検出し誤りを訂正する復号化手段とを備えてなることを特徴とする半導体メモリ。 - 請求項9〜11のいずれか1項に記載の半導体メモリにおいて、
前記シンボル分割において発生する余剰ビットにビットを付加して前記シンボル分割単位ビット数とし、これに前記誤り検出訂正符号を割り当てることを特徴とする半導体メモリ。 - 高集積半導体集積回路によって構成された記憶部および誤り検出訂正回路を内蔵する半導体メモリであって、
前記半導体メモリは、8ビットの整数倍の入力データを記録するように構成されており、
前記入力データをbビットを単位(bは5以上7以下の整数)とするシンボルに分割する手段と、
前記シンボルに分割するとき発生する余剰ビットにビットを付加してbビット構成とし、さらに必要に応じてbビット単位のビットを付加して、これらのビットに誤り検出訂正符号を割り当てる符号化手段と、
前記誤り検出訂正符号が付加されたデータを前記記憶部に記録する手段と、
前記符号化手段で前記誤り検出訂正符号が付加されたデータを記憶する前記記憶部と、
前記記憶部から読み出した再生信号のデータをシンボル単位で誤りを検出し誤りを訂正する復号化手段とを備えてなることを特徴とする半導体メモリ。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
PCT/JP2006/302616 WO2007094055A1 (ja) | 2006-02-15 | 2006-02-15 | 誤り検出訂正回路及び半導体メモリ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPWO2007094055A1 JPWO2007094055A1 (ja) | 2009-07-02 |
JP4790790B2 true JP4790790B2 (ja) | 2011-10-12 |
Family
ID=38371249
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008500369A Expired - Fee Related JP4790790B2 (ja) | 2006-02-15 | 2006-02-15 | 誤り検出訂正回路及び半導体メモリ |
Country Status (3)
Country | Link |
---|---|
US (1) | US8196011B2 (ja) |
JP (1) | JP4790790B2 (ja) |
WO (1) | WO2007094055A1 (ja) |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4978576B2 (ja) * | 2008-07-03 | 2012-07-18 | 株式会社Jvcケンウッド | 符号化方法および符号化装置ならびに復号方法および復号装置 |
US8458536B2 (en) * | 2008-07-17 | 2013-06-04 | Marvell World Trade Ltd. | Data recovery in solid state memory devices |
JP5303325B2 (ja) * | 2009-03-18 | 2013-10-02 | ルネサスエレクトロニクス株式会社 | データ処理装置 |
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-
2006
- 2006-02-15 US US12/279,177 patent/US8196011B2/en not_active Expired - Fee Related
- 2006-02-15 WO PCT/JP2006/302616 patent/WO2007094055A1/ja active Application Filing
- 2006-02-15 JP JP2008500369A patent/JP4790790B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US8196011B2 (en) | 2012-06-05 |
WO2007094055A1 (ja) | 2007-08-23 |
JPWO2007094055A1 (ja) | 2009-07-02 |
US20080320368A1 (en) | 2008-12-25 |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
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A61 | First payment of annual fees (during grant procedure) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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|
R150 | Certificate of patent or registration of utility model |
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LAPS | Cancellation because of no payment of annual fees |