JP2003337760A

JP2003337760A - 半導体集積回路及び半導体集積回路の設計方法

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Publication number: JP2003337760A
Application number: JP2002144259A
Authority: JP
Inventors: Takahiro Oga; 孝寛大賀; Toshio Yamada; 利夫山田; Kazumasa Yanagisawa; 一正柳沢
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2002-05-20
Filing date: 2002-05-20
Publication date: 2003-11-28

Abstract

(57)【要約】【課題】大規模論理回路とメモリを搭載したシステム
オンチップ形態の所謂システムＬＳＩにおけるソフトエ
ラー耐性を向上させる。【解決手段】データを格納する第１メモリ（５）と、
前記第１メモリに格納するデータの誤り訂正コードを生
成する誤り訂正コード生成手段（８）と、前記誤り訂正
コードを格納する第２メモリ（６）と、前記第２メモリ
から読み出された誤り訂正コードに基づいて第１メモリ
から読み出されたデータに対する誤り訂正が可能な誤り
訂正手段（８）と、前記第１メモリ及び第２メモリに対
するアクセス制御が可能なアクセス制御手段（９）と、
を１個の半導体基板に有する。大規模論理回路とメモリ
を搭載した所謂システムＬＳＩにおいて、オンチップの
第１メモリは誤り訂正コードによる誤り訂正が可能にさ
れるから、その記憶情報に対しするソフトエラー耐性を
向上させることができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、メモリ部に対する
誤り訂正機能を有する半導体集積回路並びにその設計方
法に関し、例えば、複数のメモリモジュール及びそれを
用いる論理モジュール等を１個の半導体基板に搭載して
成るシステムＬＳＩ若しくはマイクロコンピュータに適
用して有効な技術に関する。

【０００２】

【従来の技術】半導体メモリの高集積化に伴ってα線な
どによるソフトエラーの発生が顕在化している。ソフト
エラーとは、α線や中性子により記録情報が反転する現
象を言う。このソフトエラー対策としてＥＣＣ（Error
Check and Correct）等の誤り訂正コードの利用が知ら
れている。半導体メモリ等による情報記憶の信頼性を向
上させるにはＥＣＣ等の誤り訂正コードの利用が可能で
ある。ＥＣＣなどの手段をＤＲＡＭ（Dynamic Random A
ccess Memory）等に適用したコンピュータシステムにつ
いて、特開平１０−３４０５８６号、特開平８−１６１
８８４号、特開平６−２９０１１４号公報等に記載があ
る。

【０００３】

【発明が解決しようとする課題】本発明者は大規模論理
回路とメモリを搭載したシステムオンチップ形態の所謂
システムＬＳＩについて検討した。これによれば、シス
テムＬＳＩには大規模なＤＲＡＭやＳＲＡＭが高集積化
され、それらはレジスタやバッファなどに多用される。
大規模論理回路による演算処理上、ソフトエラーによる
不所望なビット反転は大規模論理回路による演算処理に
影響を与え、オンチップされたシステムに不安定を招
き、その信頼性を低下させる虞のあることが本発明者に
よって明らかにされた。

【０００４】また、半導体集積回路の設計ではＩＰモジ
ュールと称されるようなＨＤＬ（Hardware Description
Language）記述の回路モジュールを用いる手法が多用
され、必要な記憶容量のメモリを得るのに複数個のメモ
リモジュールを用いたり、また、１２８ビットのような
並列ビット数の多いバスに複数のメモリモジュールを並
列的に接続することが行われる。このとき、メモリモジ
ュール毎に誤り訂正コードを形成するなら、誤り訂正コ
ードを形成し、誤り訂正コードを格納し、誤り訂正を行
うための回路規模が全体的に大きくなることが本発明者
によって明らかにされた。

【０００５】更に、システムの要求仕様にしたがってシ
ステムＬＳＩに複数個のメモリモジュールを搭載し、そ
の一部に誤り訂正符号を適用するとき、誤り訂正符号の
適用に必用な誤り訂正符号の生成回路、誤り訂正符号に
基づく誤り訂正回路を個別的に設計したのでは、メモリ
モジュールなどを部品化して設計効率を向上させようと
する設計手法に対して、設計効率化が低下する虞のある
ことが本発明者によって見出された。

【０００６】本発明の目的は、大規模論理回路とメモリ
を搭載したシステムオンチップ形態の所謂システムＬＳ
Ｉにおけるソフトエラー耐性を向上させることができる
半導体集積回路を提供することにある。

【０００７】本発明の別の目的は、オンチップメモリに
対するソフトエラー耐性を向上させるとき、誤り訂正コ
ードを形成し、誤り訂正コードを格納し、誤り訂正を行
うための回路規模を縮小する事ができる半導体集積回路
を提供することにある。

【０００８】本発明の更に別の目的は、オンチップする
複数個のメモリモジュールの一部に対して誤り訂正を適
用するとき、それに必要な誤り訂正符号の生成回路、誤
り訂正符号に基づく誤り訂正回路の設計を効率化するこ
とができる半導体集積回路の設計方法を提供することに
ある。

【０００９】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【００１０】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【００１１】すなわち、半導体集積回路は、データを格
納する第１メモリと、前記第１メモリにデータバスを介
して接続され前記第１メモリに格納するデータの誤り訂
正コードを生成する誤り訂正コード生成手段と、前記ア
ドレスバス及びデータバスに接続され前記誤り訂正コー
ドを格納する第２メモリと、前記第２メモリから読み出
された誤り訂正コードに基づいて第１メモリから読み出
されたデータに対する誤り訂正が可能な誤り訂正手段
と、アドレスバス及びデータバスを介して前記第１メモ
リ及び第２メモリに対するアクセス制御が可能なアクセ
ス制御手段と、を１個の半導体基板に有して成る。

【００１２】上記半導体集積回路を、大規模論理回路と
メモリを搭載したシステムオンチップ形態の所謂システ
ムＬＳＩとして構成するとき、オンチップの第１メモリ
は誤り訂正コードによる誤り訂正が可能にされるから、
その記憶情報に対しするソフトエラー耐性を向上させる
ことができる。

【００１３】具体的な態様として、前記アドレスバス及
びデータバスを介して前記アクセス制御手段によりアク
セス制御可能な第３メモリを更に有してよい。要する
に、上記大規模論理回路とメモリを搭載したシステムオ
ンチップ形態の所謂システムＬＳＩにおいて、必ずしも
全てのオンチップメモリに対して誤り訂正機能を採用す
る必要はなく、システム動作上、特に高い信頼性を要す
る一部のメモリに対して誤り訂正機能を採用すればよ
い。

【００１４】具体的な態様の一つとして、前記第１メモ
リの読み出しデータを前記誤り訂正手段による訂正処理
を省いてデータバスに供給可能とする選択手段を採用し
てもよい。誤り訂正処理には少なからず時間を要し、高
速読み出しを第一義とする用途の場合には、誤り訂正処
理を省略して、その要求に答えることが可能である。例
えば、第１メモリがデータバッファに利用される場合、
セキュリティーデータのように誤りの発生を極力防止す
ることが必要な場合には誤り訂正処理を選択し、画像デ
ータのように一部にデータ誤りを生じても致命的なエラ
ーに成らないような場合には誤り訂正処理を選択すれば
よい。

【００１５】前記アクセス制御手段は前記選択手段によ
る動作を指定する制御信号を出力してよい。誤り訂正処
理の有無によりアクセスタイミングが相違することにな
るので、そのような制御をアクセス制御手段を介して行
なうのが好都合である。

【００１６】複数個の第１メモリの夫々に対して第２メ
モリ、誤り訂正コード生成手段及び訂正手段を個別に配
置してよい。但し、誤り訂正符号は第１メモリ毎に生成
しなければならないから、結果として、複数個の第１メ
モリ全体として必要な誤り訂正コードのビット数は多く
なる。

【００１７】複数個の第１メモリ全体として必要な誤り
訂正コードのビット数を少なくするには、複数個の第１
メモリ全体に共通の誤り訂正コードを採用すればよい。
即ち、複数個の第１メモリのアドレス入力端子を前記ア
ドレスバスに共通接続し、前記複数個の第１メモリのデ
ータ入出力端子をデータバスに個別接続する。前記第２
メモリには前記複数個の第１メモリに対する並列アクセ
ス単位のデータに共通化された誤り訂正コードを格納す
る。前記誤り訂正コード生成手段は前記並列アクセス単
位のデータに共通化された誤り訂正コードを生成し、ま
た、前記訂正手段は前記第２メモリから読み出された誤
り訂正コードに基づいて複数の第１メモリから並列に読
み出されたデータに対する誤り訂正をおこなう。但し、
この場合には、誤り訂正精度が低下することに注意を要
する。

【００１８】本発明に係る半導体集積回路の設計方法
は、メモリ部に対する誤り訂正機能を有する半導体集積
回路の設計方法であって、論理設計データに対し、メモ
リ部を構成するどのメモリモジュールを誤り訂正機能の
対象にするかを指定する第１処理と、前記第１処理で指
定された単数又は複数のメモリモジュールの並列データ
入出力ビット数に応じた論理規模で、誤り訂正コードを
格納するメモリモジュールを論理合成する第２処理と、
前記第１処理で指定された単数又は複数のメモリモジュ
ールの並列データ入出力ビット数に応じた論理規模で、
誤り訂正コードを生成する誤り訂正コード生成手段を論
理合成する第３処理と、前記第１処理で指定された単数
又は複数のメモリモジュールの並列データ入出力ビット
数に応じた論理規模で、誤り訂正を行なう誤り訂正手段
を論理合成する第４処理と、を含む。

【００１９】上記設計方法により、オンチップすべき複
数個のメモリモジュールの一部に対して誤り訂正機能を
採用するとき、前記第１処理で誤り訂正対象のメモリモ
ジュールを指定するだけで、それに必要な誤り訂正符号
の生成回路及び誤り訂正回路の設計が自動的に行われる
から、誤り訂正機能を採用するときの設計を効率化する
ことができる。

【００２０】上記設計方法において、複数個のメモリモ
ジュール全体に共通の誤り訂正コードを採用する場合へ
の対応を考慮してよい。即ち、前記第１処理により、デ
ータバスの並列ビット数よりも並列データ入出力ビット
数の少ない複数個のメモリモジュールが指定されたと
き、前記第２処理では、第１処理で指定された複数のメ
モリモジュールに対する並列アクセス単位のデータに共
通化された誤り訂正コードを格納可能なビット数のメモ
リモジュールを論理合成すればよい。そして、前記第３
処理では、第１処理で指定された複数のメモリモジュー
ルに対する前記並列アクセス単位のデータに共通化され
た誤り訂正コードを生成する誤り訂正コード生成手段を
論理合成すればよい。更に、前記第４処理では、前記第
２処理で論理合成されたメモリモジュールから読み出さ
れた誤り訂正コードに基づいて第１処理で指定された複
数のメモリモジュールから並列に読み出されたデータに
対する誤り訂正が可能な誤り訂正手段を論理号合成すれ
ばよい。

【００２１】

【発明の実施の形態】図１には本発明に係る半導体集積
回路の第１の例が示される。同図に示される半導体集積
回路１Ａは、大規模論理回路とメモリを搭載したシステ
ムオンチップ形態の所謂システムＬＳＩとして構成さ
れ、特に制限されないが、半導体基板２の周囲は、ボン
ディングパッドなどの外部接続電極及び外部入出力用バ
ッファ回路配置されたＩ／Ｏ領域３とされ、その内側
に、ロジック部４、メモリモジュール５、ＥＣＣ用メモ
リモジュール６、及びアナログモジュール７が配置され
る。ロジック部の一部にはＥＣＣ制御回路８及びデータ
プロセッサ９が構成される。

【００２２】尚、前記メモリモジュール５、ＥＣＣ用メ
モリモジュール６、ＥＣＣ制御回路８及びデータプロセ
ッサ９等は、ＨＤＬ記述によって提供されるＩＰモジュ
ールデータを用いて論理設計されたのであっても、或は
その一部がカスタム設計されたものであってもよい。

【００２３】図２には図１のＥＣＣ機能部分が例示され
る。前記メモリモジュール５はデータを格納する第１メ
モリの一例である。ＥＣＣ用メモリモジュール６は誤り
訂正コードとしてのＥＣＣコードを格納するメモリであ
る。メモリモジュール５及びＥＣＣ用メモリモジュール
６はデータバスＤＢＳ及びアドレスバスＡＢＳ等を介し
てデータプロセッサ９に接続される。ＥＣＣ制御回路８
はＥＣＣコード生成回路１０及び誤り訂正回路１１を備
える。

【００２４】前記ＥＣＣコード生成回路１０はデータバ
スＤＢＳに接続され、前記メモリモジュール５に格納す
るデータの誤り訂正コードを生成する誤り訂正コード生
成手段を構成する。前記ＥＣＣ用メモリモジュール６は
前記アドレスバスＡＢＳ及びデータバスＤＢＳに接続さ
れ前記ＥＣＣコード生成回路１０で生成されたＥＣＣコ
ードを格納する。前記誤り訂正回路１１は、前記第ＥＣ
Ｃ用メモリモジュール６から読み出されたＥＣＣコード
に基づいてメモリモジュール５からの読み出しデータに
対する誤り訂正が可能とされる。データプロセッサ９
は、アドレスバスＡＢＳ、データバスＤＢＳ及び図示を
省略するコントロールバスを介して前記メモリモジュー
ル５及びＥＣＣ用メモリモジュール６に対するアクセス
制御を行なうことが可能とされる。図示は省略するが、
前記コントロールバスにはデータバス上のデータの方向
を示すリード信号及びライト信号、メモリイネーブル信
号、データストローブ信号等のストローブ信号若しくは
タイミング信号が伝達される。

【００２５】システムＬＳＩとして構成された上記半導
体集積回路１Ａにおいて、データプロセッサ９がメモリ
モジュール５をライトアクセスするとき、これに並行し
てＥＣＣ用メモリモジュールもライトアクセスされる。
データプロセッサ９からデータバスに供給されたデータ
に基づいてＥＣＣコード生成回路１１がＥＣＣコードを
生成し、生成されたＥＣＣコードがＥＣＣ用メモリモジ
ュール６に書き込まれ、データバスＤＢＳ上の書き込み
データがメモリモジュール５に書き込まれる。双方のメ
モリ５，６に対する書き込みは、データプロセッサ９に
よるウェイトサイクル挿入などのバス制御にて一緒のタ
イミングとされる。

【００２６】データプロセッサ９がメモリモジュール５
をリードアクセスするとき、これに並行してＥＣＣ用メ
モリモジュールもリードアクセスされる。誤り訂正回路
１１は、メモリモジュール５から読み出されたデータと
ＥＣＣ用メモリモジュール６から読み出されたデータに
基づいて誤り検出と必要な誤り訂正を行なって、データ
をデータバスＤＢＳに出力する。データプロセッサ９は
誤り訂正処理動作時間分だけ遅れたタイミングでデータ
を取り込む。

【００２７】システムＬＳＩを構成する上記半導体集積
回路において、オンチップのメモリモジュール５は誤り
訂正コードによる誤り訂正が可能にされるから、その記
憶情報に対しするソフトエラー耐性を向上させることが
できる。

【００２８】図３には本発明に係る半導体集積回路の第
２の例が示される。同図に示される半導体集積回路１Ｂ
は、ＥＣＣ制御回路８をロジック部４とは別の領域に構
成した点が相違される。前記ロジック部４は、特に制限
されないが、カスタムロジックであっても、或はＩＰモ
ジュールを用いて設計された回路であってもよい。

【００２９】図４には本発明に係る半導体集積回路の第
３の例が示される。同図に示される半導体集積回路１Ｃ
では、多数のメモリモジュール５Ａ〜５Ｅの中の一つだ
けＥＣＣコードによる誤り訂正対象とした。アナログモ
ジュールは省略されている。上記大規模論理回路とメモ
リを搭載したシステムオンチップ形態の所謂システムＬ
ＳＩにおいて、必ずしも全てのオンチップメモリモジュ
ールに対して誤り訂正機能を採用する必要はなく、シス
テム動作上、特に高い信頼性を要する一部のメモリモジ
ュール５Ｅに対して誤り訂正機能を採用している。

【００３０】図５には本発明に係る半導体集積回路の第
４の例が示される。同図に示される半導体集積回路１Ｄ
では、多数のメモリモジュール５Ａ〜５Ｅの夫々を個別
的にＥＣＣコードによる誤り訂正対象とした。メモリモ
ジュール５Ａ〜５Ｅに一対一対応でＥＣＣ用メモリモジ
ュール６A〜６Eと、ＥＣＣ制御回路８Ａ〜８Ｅを有す
る。アナログモジュールは省略されている。

【００３１】図５の構成において１個当たりのメモリモ
ジュールの入出力データビット数を２^ｎとすると、その
データのハミングコードによる１ビット訂正用のＥＣＣ
コードはｎ＋２ビットとなる。図５の構成では、メモリ
モジュール毎にＥＣＣコードを生成して対応するＥＣＣ
用メモリモジュールに格納するから、全部のメモリモジ
ュール５Ａ〜５Ｅに対してエラー訂正精度は比較的高い
が、ＥＣＣコードは全体で５ｎ＋１０ビットになる。

【００３２】図６には本発明に係る半導体集積回路の第
５の例が示される。同図に示される半導体集積回路１Ｅ
では、多数のメモリモジュール５Ａ〜５ＥのデータにＥ
ＣＣコードを共通化した。即ち、５個のメモリモジュー
ル５Ａ〜５Ｅに共通の１個のＥＣＣ用メモリモジュール
６Ｆを採用し、１個のＥＣＣ制御回路８Ｆを用いる。ア
ナログモジュールは省略されている。

【００３３】図６の構成において１個当たりのメモリモ
ジュールの入出力データビット数を２^ｎとすると、その
データのハミングコードによる１ビット訂正用のＥＣＣ
コードはｎ＋２ビットとなる。図６の構成では、５個の
メモリモジュールのデータに対して共通のＥＣＣコード
を生成して対応するＥＣＣ用メモリモジュールに格納す
るから、全部のメモリモジュール５Ａ〜５Ｅに対してエ
ラー訂正精度は比較的低くなるが、ＥＣＣコードは５個
のメモリモジュールのビット幅（アクセス単位とされる
並列データビット数）の和に対するＥＣＣコード長にな
るから全体でｎ＋５ビットで済む。

【００３４】図７には複数メモリモジュールに対するＥ
ＣＣコード共通化の具体例が示される。ＥＣＣ制御回路
８Ｇを２個のメモリモジュール５Ａ，５Ｂと１個のＥＣ
Ｃ用メモリモジュール６Ｇに利用する。メモリモジュー
ル５Ａ，５Ｂの並列データ入出力ビット数は例えば８ビ
ットであり、双方のメモリモジュール５Ａ，５Ｂのデー
タに共通の１ビット誤り訂正用のＥＣＣコードは６ビッ
トであり、例えばこれに合わせてＥＣＣ用メモリモジュ
ール６Ｇの並列データ入出力ビット数（ビット幅）は６
ビットとされる。ＥＣＣ用メモリモジュール６Ｇの深さ
方向の容量はメモリモジュール５Ａ，５Ｂの最大の容量
になる。具体的にはメモリモジュール５Ｂと同じ５１２
バイトの容量を必要とする。

【００３５】各メモリモジュール５Ａ，５Ｂ，６Ｇには
アドレスバスＡＢＳが共通接される。データバスのデー
タ信号線はメモリモジュール５Ａ、５Ｂ、６Ｇのデータ
入出力端子に個別接続され、３個のメモリモジュール５
Ａ、５Ｂ、６Ｇの並列アクセス可能にされる。例えばデ
ータバスＤＢＳのデータ信号線ＤＬ（ｉ）〜ＤＬ（ｉ＋
７）がメモリモジュール５Ａに、データバスＤＢＳのデ
ータ信号線ＤＬ（ｉ＋８）〜ＤＬ（ｉ＋１５）がメモリ
モジュール５Ｂに、データバスＤＢＳのデータ信号線Ｄ
Ｌ（ｉ＋１６）〜ＤＬ（ｉ＋２１）がＥＣＣ用メモリモ
ジュール６Ｇに接続される。

【００３６】ＥＣＣ制御回路８Ｇに含まれるＥＣＣコー
ド生成回路１０はメモリモジュール５Ａ，５Ｂの並列ア
クセス単位のデータの結合に対して共通化されたＥＣＣ
コードを生成し、また、前記誤り訂正回路１１は前記メ
モリモジュール６Ｇから読み出されたＥＣＣコードに基
づいて２個のメモリモジュール５Ａ，５Ｂから並列に読
み出されたデータを一塊として誤り訂正を行なう。メモ
リモジュール５Ａ，５Ｂ毎にＥＣＣコードを生成する構
成を採用した場合には、ＥＣＣコードは合わせて１０ビ
ット必要になる。

【００３７】図８には複数メモリモジュールに対するＥ
ＣＣコード共通化の更に別の具体例が示される。ＥＣＣ
制御回路８Ｈを３個のメモリモジュール５Ａ，５Ｂ，５
Ｃと１個のＥＣＣ用メモリモジュール６Ｈに利用する。
メモリモジュール５Ａ，５Ｂ、５Ｃの並列データ入出力
ビット数は夫々相違され、８ビット、１６ビット、３２
ビットである。３個のメモリモジュール５Ａ，５Ｂ，５
Ｃの並列アクセスデータを一塊としてデータに対する１
ビット誤り訂正用のＥＣＣコードは８ビットであり、こ
れに合わせてＥＣＣ用メモリモジュール６Ｈの並列デー
タ入出力ビット数は８ビットとされる。ＥＣＣ用メモリ
モジュール６Ｈの深さ方向の容量はメモリモジュール５
Ａ，５Ｂ，５Ｃの中の最大の深さ方向の容量に合わせて
５１２バイトとされる。各メモリモジュール５Ａ，５
Ｂ，５Ｃ，６Ｇのアドレス入力端子はアドレスバスＡＢ
Ｓに共通接され、データ入出力端子はデータバスのデー
タ信号線にメモリモジュール５Ａ、５Ｂ、５Ｃ，６Ｈ毎
に個別接続される。メモリモジュール毎にＥＣＣコード
を生成する構成を採用した場合には、５ビット、６ビッ
ト、７ビットのＥＣＣコードを夫々用いなければならな
い。

【００３８】図９には誤り訂正処理を選択可能とするＥ
ＣＣ機能部分を例示する。ここではＥＣＣ制御回路８Ｊ
はセレクタ１２とゲート回路１３を有する点が図２の構
成と相違する。セレクタ１２は制御信号ＣＮＴにて選択
可能な第１入力端子Ｔ１と第２入力端子を有する。即
ち、セレクタ１２はメモリモジュール５から読み出され
たデータを第１入力端子Ｔ１を介してデータバスＤＢＳ
に供給する態様と、誤り訂正回路１１から出力されるデ
ータを第２入力端子Ｔ２を介してデータバスＤＢＳに供
給する態様とを制御信号ＣＮＴにて選択する。前記ゲー
ト回路１３はデータバスＤＢＳのデータをメモリモジュ
ール５のデータ入力端子に向けて供給する一方向ゲート
として機能する。

【００３９】図１０には図９のＥＣＣ機能部分において
データプロセッサ９がメモリモジュール５をライトアク
セスするときの動作態様が例示される。書き込みデータ
はＥＣＣコード生成回路１０に供給されてＥＣＣコード
が生成され、生成されたＥＣＣコードがＥＣＣ用メモリ
モジュール６に書き込まれ、これに並行して書込みデー
タがゲート回路１３経由でメモリモジュール５に書き込
まれる。

【００４０】図１１には上記ライトアクセス動作のタイ
ミングチャートが例示される。ＥＣＣコード生成回路１
０によるＥＣＣコードの生成には少なからず処理時間を
要し、データプロセッサ９はその間データバスＤＢＳ上
に書き込みデータを供給しながら、必要な期間、例えば
クロックの４サイクル期間、ライトアクセスサイクルを
維持する。ライトアクセス動作において前記制御信号Ｃ
ＮＴはセレクタ１２に対して何れの選択状態であっても
よい。データプロセッサ９によるライトアクセス動作時
において誤り訂正回路１１の出力端子は高インピーダン
ス状態にされている。

【００４１】図１２には図９のＥＣＣ機能部分において
データプロセッサ９がメモリモジュール５をリードアク
セスするときの動作態様が例示される。データプロセッ
サ９はメモリモジュール５をリードアクセスするとき、
ＥＣＣコードによる誤り訂正を行なうときは制御信号Ｃ
ＮＴにて入力端子Ｔ２を選択する。データプロセッサ９
はメモリモジュール５をリードアクセスするときにＥＣ
Ｃコードによる誤り訂正を行なわない場合は制御信号Ｃ
ＮＴにて入力端子Ｔ１を選択する。

【００４２】図１３にはリードアクセス動作において誤
り訂正を行なう場合のタイミングチャートが例示され
る。誤り訂正回路による誤り処理を完了するタイミング
を待ってデータプロセッサがリードデータを取り込むこ
とができるように、リードサイクルとして例えばクロッ
ク信号の４サイクル分の期間を維持する。

【００４３】図１４にはリードアクセス動作において誤
り訂正を行なわない場合のタイミングチャートが例示さ
れる。誤り訂正回路による誤り処理を要しない分だけ短
い期間、例えばクロック信号の３イクル分の期間をリー
ドサイクルとする。したがって、高速リードアクセスが
必要な場合には誤り訂正を省いて必要なデータを高速に
取得することができる。

【００４４】図１５には前記制御信号ＣＮＴの生成論理
の一例が示される。データプロセッサ９のバス制御部に
アドレス比較器１４とアドレス参照レジスタ１５を追加
する。アドレス参照例レジスタ１５にはＥＣＣ機能を用
いるメモリアドレスエリアの情報が命令によって可変可
能に設定される。アドレス比較器１４はリードアクセス
アドレスがアドレス参照レジスタ１５に設定されたアド
レス範囲に入っているか否かを判定し、アドレス範囲に
入っている場合には前記制御信号ＣＮＴをハイレベル
（“Ｈ”）にして前記セレクタ１２に入力端子Ｔ２を選
択させ、誤り訂正回路１１による訂正処理の結果データ
をデータバスＤＢＳに出力させる。このとき、データプ
ロセッサ９のバス制御部は４クロックサイクルでリード
サイクルを制御する。前記アドレス範囲に入っていない
と判定したときは前記制御信号ＣＮＴをローレベル
（“Ｌ”）にして前記セレクタ１２に入力端子Ｔ１を選
択させ、メモリモジュール５から読み出されたデータを
そのままデータバスＤＢＳに出力させる。このとき、デ
ータプロセッサ９のバス制御部は３クロックサイクルで
リードサイクルを制御する。

【００４５】図１６には前記制御信号ＣＮＴの別の生成
論理が示される。図１５ではＥＣＣコードによるエラー
訂正を行なうアドレスエリアが可変にされていた。図１
６はＥＣＣコードによるエラー訂正を行なうアドレスエ
リアを固定とする例であり、データプロセッサ９のバス
制御部にデコーダ１６を追加する。このデコーダ１６に
はＥＣＣコードによるエラー訂正を行なうべきアドレス
エリアが論理回路によって組み込まれ、その論理回路に
よってアクセスアドレスを解読し、前記アドレスエリア
に一致する場合には前記制御信号ＣＮＴをハイレベル、
不一致の場合にはローレベルとし、それに従って前述と
同様にセレクタの選択制御とバスサイクルの制御を行な
う。

【００４６】図１７に例示されるように特別な論理構成
を持たずに、半導体集積回路の外部端子１７から直接制
御信号ＣＮＴを入力してもよい。図１７には制御信号Ｃ
ＮＴの入力バッファは図示を省略してある。

【００４７】図１８には本発明に係る半導体集積回路の
設計方法が例示される。同図に示される設計方法は図４
で説明した半導体集積回路、即ち、メモリモジュールの
一部に対してＥＣＣ機能を適用する半導体集積回路を対
象とする。

【００４８】先ず、仕様に従って論理設計が行なわれる
（Ｓ１）。これによって、例えばレジスタトランスファ
レベルのネットリストなどを含む論理設計データ（Ｄ
ａ）が生成される。このとき、メモリ部を構成するどの
メモリモジュールを誤り訂正機能の対象にするかを指定
するＥＣＣ適用メモリ指示情報（Ｄｂ）を用意してお
く。例えば図４の例を想定すると、メモリモジュール５
Ａ〜５Ｅの内、メモリモジュール５ＥをＥＣＣ適用メモ
リとして指示する情報を用意する。

【００４９】そして、論理設計データ（Ｄａ）とＥＣＣ
適用メモリ指示情報（Ｄｂ）等に基づいて論理合成処理
が行われる（Ｓ２）。この論理合成では、ＥＣＣ機能部
分の生成のために次の処理が行われる。先ず、ＥＣＣ適
用メモリ指示情報（Ｄｂ）によりどのメモリモジュール
を誤り訂正機能の対象にするかを指定する第１処理（Ｓ
２−１）が行われる。前記第１処理で指定された単数又
は複数のメモリモジュールの並列データ入出力ビット数
に応じた論理規模で、誤り訂正コードを格納するＥＣＣ
用メモリモジュールを論理合成する第２処理（Ｓ２−
２）と、前記第１処理で指定された単数又は複数のメモ
リモジュールの並列データ入出力ビット数に応じた論理
規模で、ＥＣＣコード生成回路を論理合成する第３処理
（Ｓ２−３）と、前記第１処理で指定された単数又は複
数のメモリモジュールの並列データ入出力ビット数に応
じた論理規模で、誤り訂正回路を論理合成する第４処理
（Ｓ２−４）が行われる。

【００５０】論理合成処理Ｓ２によりゲートレベルのネ
ットリストを含む設計データ（Ｄｃ）が生成される。こ
れに基づいてレイアウト処理が行なわれ（Ｓ３）、マス
クデータ生成の為のストリームフォーマットのデータ
（Ｄｄ）が生成される。このストリームフォーマットの
データ（Ｄｄ）を用いてアートワーク処理が行われ（Ｓ
４）、マスクデータ（Ｄｅ）が形成され、マスクデータ
を用いてフォトマスク（Ｍ）が形成される（Ｓ５）。ウ
ェーハプロセス（Ｓ６）で前記フォトマスクを用いてシ
ステムＬＳＩとして例えば半導体集積回路（１Ｃ）が生
成される。前記論理設計処理（Ｓ１）、論理合成処理
（Ｓ２）、レイアウト処理（Ｓ３）、及びアートワーク
処理（Ｓ４）はエンジニアリングワークステーション等
のコンピュータ装置と、そのソフトウェアである設計ツ
ールとを用いて行なうことになる。

【００５１】上記設計方法により、オンチップすべき複
数個のメモリモジュールの一部に対して誤り訂正機能を
採用するとき、前記第１処理（Ｓ２−１）で誤り訂正対
象のメモリモジュールを指定するだけで、それに必要な
誤りＥＣＣコード生成回路及び誤り訂正回路の設計が自
動的に行われるから、誤り訂正機能を採用するときの設
計を効率化することができる。

【００５２】上記設計方法において、図６で説明したよ
うに複数個のメモリモジュール全体に共通の誤り訂正コ
ードを採用する場合にも対応することができる。この場
合には、特に図示はしないが、前記第１処理（Ｓ２−
１）により、データバスの並列ビット数よりも並列デー
タ入出力ビット数の少ない複数個のメモリモジュールが
指定されたとき、前記第２処理（Ｓ２−２）では、第１
処理で指定された複数のメモリモジュールに対する並列
アクセス単位のデータに共通化された誤り訂正コードを
格納可能なビット数のメモリモジュールを論理合成すれ
ばよい。そして、前記第３処理（Ｓ２−３）では、第１
処理で指定された複数のメモリモジュールに対する前記
並列アクセス単位のデータに共通化されたＥＣＣコード
を生成するＥＣＣコード生成回路を論理合成すればよ
い。更に、前記第４処理（Ｓ２−４）では、前記第２処
理で論理合成されたメモリモジュールから読み出された
誤り訂正コードに基づいて第１処理で指定された複数の
メモリモジュールから並列に読み出されたデータに対す
る誤り訂正が可能な誤り訂正回路を論理号合成すればよ
い。

【００５３】以上本発明者によってなされた発明を実施
形態に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは言うまでもない。

【００５４】例えば、ＥＣＣコードはハミングコードに
限定されず、拡大ハミングコード等であってもよい。誤
り訂正コードにはリードソロモン符号やハフマン符号等
の符号を用いてもよい。また、ロジック部にはデータプ
ロセッサの他にシリアルインタフェース回路やタイマな
どの周辺回路を設けてもよい。

【００５５】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００５６】すなわち、本発明に係る半導体集積回路に
よれば、大規模論理回路とメモリを搭載したシステムオ
ンチップ形態の所謂システムＬＳＩにオンチップのメモ
リに対して誤り訂正コードによる誤り訂正が可能にされ
るから、その記憶情報に対しするソフトエラー耐性を向
上させることができる。

【００５７】複数個の第１メモリの夫々に対して誤り訂
正コード格納用メモリ、誤り訂正コード生成手段及び訂
正手段を個別に配置すれば、誤り訂正符号を第１メモリ
毎に生成しなければならないから、結果として、複数個
の第１メモリ全体として必要な誤り訂正コードのビット
数は多くなる。このとき、誤り訂正は第１メモリ毎に可
能である。

【００５８】複数個の第１メモリ全体に共通の誤り訂正
コードを採用すれば、複数個の第１メモリ全体として必
要な誤り訂正コードのビット数を少なくすることができ
る。この場合に誤り訂正可能なビット数は、複数個の第
１メモリ全体に対して所定のビット数に止む。

【００５９】本発明に係る半導体集積回路の設計方法に
よれば、オンチップすべき複数個のメモリモジュールの
一部に対して誤り訂正機能を採用するとき、誤り訂正対
象のメモリモジュールを指定するだけで、それに必要な
誤り訂正符号の生成回路及び誤り訂正回路の設計が自動
的に行われるから、誤り訂正機能を採用するときの設計
を効率化することができる。

【図面の簡単な説明】

【図１】本発明に係る半導体集積回路の第１の例を示す
ブロック図である。

【図２】図１のＥＣＣ機能部分を例示するブロック図で
ある。

【図３】本発明に係る半導体集積回路の第２の例を示す
ブロック図である。

【図４】本発明に係る半導体集積回路の第３の例を示す
ブロック図である。

【図５】本発明に係る半導体集積回路の第４の例を示す
ブロック図である。

【図６】本発明に係る半導体集積回路の第５の例を示す
ブロック図である。

【図７】複数メモリモジュールに対するＥＣＣコード共
通化の具体例を示すブロック図である。

【図８】複数メモリモジュールに対するＥＣＣコード共
通化の更に別の具体例を示すブロック図である。

【図９】誤り訂正処理を選択可能とするＥＣＣ機能部分
を例示するブロック図である。

【図１０】図９のＥＣＣ機能部分においてデータプロセ
ッサがメモリモジュールをライトアクセスするときの動
作態様を例示するブロック図である。

【図１１】図１０のライトアクセス動作のタイミングチ
ャートである。

【図１２】図９のＥＣＣ機能部分においてデータプロセ
ッサがメモリモジュールをリードアクセスするときの動
作態様を例示するブロック図である。

【図１３】図１２のリードアクセス動作において誤り訂
正を行なう場合の動作タイミングチャートである。

【図１４】図１２のリードアクセス動作において誤り訂
正を行なわない場合の動作タイミングチャートである

【図１５】制御信号ＣＮＴの生成論理の一例を示すブロ
ック図である。

【図１６】制御信号ＣＮＴの別の生成論理を示すブロッ
ク図である。

【図１７】半導体集積回路の外部端子から直接制御信号
ＣＮＴを入力する例を示すブロック図である。

【図１８】本発明に係る半導体集積回路の設計方法を例
示するフローチャートである。

【符号の説明】

１Ａ〜１Ｅ半導体集積回路２半導体基板４ロジック部５、５Ａ〜５Ｅメモリモジュール６、６Ａ〜６ＧＥＣＣ用メモリモジュール８、８Ａ〜８Ｈ、８ＪＥＣＣ制御回路９データプロセッサ１０ＥＣＣコード生成回路１１誤り訂正回路ＡＢＳアドレスバスＤＢＳデータバス１２セレクタ１３ゲート回路ＣＮＴ制御信号

───────────────────────────────────────────────────── フロントページの続き (72)発明者柳沢一正東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体グループ内Ｆターム(参考） 5B018 GA02 HA15 HA35 NA01 QA16 RA04 5L106 AA01 AA02 BB12 EE02 GG01

Claims

【特許請求の範囲】

【請求項１】データを格納する第１メモリと、前記第
１メモリにデータバスを介して接続され前記第１メモリ
に格納するデータの誤り訂正コードを生成する誤り訂正
コード生成手段と、前記アドレスバス及びデータバスに
接続され前記誤り訂正コードを格納する第２メモリと、
前記第２メモリから読み出された誤り訂正コードに基づ
いて第１メモリから読み出されたデータに対する誤り訂
正が可能な誤り訂正手段と、アドレスバス及びデータバ
スを介して前記第１メモリ及び第２メモリに対するアク
セス制御が可能なアクセス制御手段と、を１個の半導体
基板に有して成るものであることを特徴とする半導体集
積回路。
【請求項２】前記アドレスバス及びデータバスを介し
て前記アクセス制御手段によりアクセス制御可能な第３
メモリを更に有して成るものであることを特徴とする請
求項１記載の半導体集積回路。
【請求項３】前記第１メモリの読み出しデータを前記
誤り訂正手段による訂正処理を省いてデータバスに供給
可能とする選択手段を更に有して成るものであることを
特徴とする請求項１又は２記載の半導体集積回路。
【請求項４】前記アクセス制御手段は前記選択手段に
よる動作を指定する制御信号を出力することを特徴とす
る請求項３記載の半導体集積回路。
【請求項５】前記第１メモリを複数個有し、複数個の
第１メモリのアドレス入力端子は前記アドレスバスに共
通接続され前記複数個の第１メモリのデータ入出力端子
はデータバスに個別接続され、前記第２メモリは前記複
数個の第１メモリに対する並列アクセス単位のデータに
共通化された誤り訂正コードを格納し、前記誤り訂正コ
ード生成手段は前記並列アクセス単位のデータに共通化
された誤り訂正コードを生成し、前記訂正手段は前記第
２メモリから読み出された誤り訂正コードに基づいて複
数の第１メモリから並列に読み出されたデータに対する
誤り訂正が可能であることを特徴とする請求項１記載の
半導体集積回路。
【請求項６】前記第１メモリ、第２メモリ、誤り訂正
コード生成手段及び訂正手段を複数組有して成るもので
あることを特徴とする請求項１記載の半導体集積回路。
【請求項７】メモリ部に対する誤り訂正機能を有する
半導体集積回路の設計方法であって、論理設計データに
対し、メモリ部を構成するどのメモリモジュールを誤り
訂正機能の対象にするかを指定する第１処理と、前記第
１処理で指定された単数又は複数のメモリモジュールの
並列データ入出力ビット数に応じた論理規模で、誤り訂
正コードを格納するメモリモジュールを論理合成する第
２処理と、前記第１処理で指定された単数又は複数のメ
モリモジュールの並列データ入出力ビット数に応じた論
理規模で、誤り訂正コードを生成する誤り訂正コード生
成手段を論理合成する第３処理と、前記第１処理で指定
された単数又は複数のメモリモジュールの並列データ入
出力ビット数に応じた論理規模で、誤り訂正を行なう誤
り訂正手段を論理合成する第４処理と、を含むことを特
徴とする半導体集積回路の設計方法。
【請求項８】第１処理により、データバスの並列ビッ
ト数よりも並列データ入出力ビット数の少ない複数個の
メモリモジュールが指定されたとき、前記第２処理は、
第１処理で指定された複数のメモリモジュールに対する
並列アクセス単位のデータに共通化された誤り訂正コー
ドを格納可能なビット数のメモリモジュールを論理合成
し、前記第３処理は、第１処理で指定された複数のメモ
リモジュールに対する前記並列アクセス単位のデータに
共通化された誤り訂正コードを生成する誤り訂正コード
生成手段を論理合成し、前記第４処理は、前記第２処理
で論理合成されたメモリモジュールから読み出された誤
り訂正コードに基づいて第１処理で指定された複数のメ
モリモジュールから並列に読み出されたデータに対する
誤り訂正が可能な誤り訂正手段を論理号合成することを
特徴とする請求項７記載の半導体集積回路の設計方法。