JPH11283396A

JPH11283396A - メモリ装置

Info

Publication number: JPH11283396A
Application number: JP8126998A
Authority: JP
Inventors: Toshiyuki Miyauchi; 俊之宮内; Masayuki Hattori; 雅之服部
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1998-03-27
Filing date: 1998-03-27
Publication date: 1999-10-15

Abstract

(57)【要約】【課題】少ない冗長データで高い誤り訂正能力を持たせ
る。【解決手段】入力データＤinを、変換器１２でシリアル
データＳＤinに変換し、さらにマルチレベル符号化器１
３で符号化をして、４ビットの書き込みデータＷＤを生
成する。この書き込みデータＷＤをセルアレイ１１に供
給し、各セルに順次書き込む。セルアレイ１１からの読
み出しデータＲＤをマルチレベル復号器１４で復号処理
（誤り訂正処理）をしてシリアルデータＳＤoutを得、
それを変換器１５で１バイトのデータに変換して出力デ
ータＤoutとする。符号化器１３では、入力データＤin
に係る所定数の複数ビットのデータを単位とし、各ビッ
ト位のビットデータ毎に独立した符号化をし、例えば誤
り数が多いことが予想される下位ビット程冗長データが
多く訂正能力の高い符号で符号化をする。これにより、
全体として少ない冗長データによって高い誤り訂正能力
を持たせることが可能となる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、メモリ装置に関
する。詳しくは、複数ビットのデータを記憶するメモリ
セルからなるメモリに対してマルチレベル符号化による
誤り訂正符号を用いることによって、少ない冗長データ
で高い誤り訂正能力を持たせるようにしたメモリ装置に
係るものである。

【０００２】

【従来の技術】近年、メモリ装置として、フラッシュメ
モリ等の半導体メモリが広く使用されている。フラッシ
ュメモリでは、半導体基板上に積層形成された浮遊ゲー
ト（電荷蓄積層）および制御ゲートからなるメモリセル
を多数並べてなるセルアレイ（通常は６５００万セル程
度）を用いてデータの記憶を行っている（図１１参
照）。この場合、各セルアレイには、浮遊ゲートに蓄え
る電荷量の大きさによってデータが記憶される。

【０００３】図１２Ａ，Ｂは、フラッシュメモリに用い
るメモリセル１００の構造を示している。すなわち、メ
モリセル１００は、半導体基板１０１に電荷蓄積層（浮
遊ゲート）１０２および制御ゲート１０３が積層されて
形成されている。メモリセル１００にデータを書き込む
場合には、浮遊ゲート１０２に蓄える電荷量を制御し、
記憶するデータ（“０”または“１”）に応じて、図１
３に示した２値のしきい電圧のいずれかにする。一方、
メモリセル１００よりデータを読み出す場合には、２値
のしきい電圧の中間に設けた基準電圧を用い、メモリセ
ル１００のしきい電圧が基準電圧よりも高いか低いかに
よって、そのメモリセル１００のデータが“０”である
か“１”であるかの判断をする。

【０００４】半導体メモリでは、高集積度化、高密度化
に伴う種々の影響による信頼性低下を防ぐことが重要な
課題となっている。特に、書き込み／消去数の増加に伴
うセル不良のように経年変化によって起こる不良の防止
のために、例えばハミング符号やＢＣＨ符号(Bose-Chau
dhuri-Hocquenghem code）、あるいはそれらを短縮化し
た符号のような誤り訂正符号を用いた誤り訂正回路を半
導体メモリの内部に組み込むことがしばしばある。

【０００５】誤り訂正符号は、情報データに対して検査
データと呼ばれる冗長なデータが付加されてなり、その
検査データを用いることで符号内の誤りの訂正が行われ
る。なお、ハミング符号、ＢＣＨ符号および符号の短縮
化については、例えば今井秀樹著「符号理論」（電子情
報通信学会）等の文献に論じられている。誤り訂正符号
を半導体メモリの内部に組み込むことで、経年変化によ
ってある程度のセル不良が起こっても、書き込んだデー
タの読出エラーは起こらないようにすることが可能にな
る。ただし、一般に誤り訂正符号では、多くの誤りを訂
正するためには冗長なデータである検査データを多く持
つ必要があり、多くのセルを使うことになるのと同時
に、誤り訂正回路もより大きくなるという傾向がある。

【０００６】次に、フラッシュメモリの多値記録につい
て述べる。近年、フラッシュメモリの記憶容量の増大を
目的として、１つのセルに多ビットのデータを記憶する
フラッシュメモリが提案されている。例えば、４値の多
値記録を行うフラッシュメモリのメモリセル１００で
は、図１４Ａ〜Ｄに示すように、浮遊ゲート１０２に蓄
える電荷量を制御して、記憶するデータ（“１１”，
“１０”，“０１”または“００”に応じて、図１５に
示した４値のしきい電圧のいずれかにする。データを読
み出すには、各しきい電圧の間にそれぞれ設けた３値の
基準電圧を用いる。メモリセル１００のしきい電圧と各
基準電圧とを比較することによって、メモリセル１００
のデータを読み取る。これによって１つのメモリセル１
００で２ビットのデータを記憶できる。

【０００７】

【発明が解決しようとする課題】多値記録のフラッシュ
メモリに対しても２値記録の場合と同様に誤り訂正回路
を用いることができる。ただし、多値記録を行うフラッ
シュメモリでは、１つのセル不良によって複数ビットが
誤りになるため、誤り訂正符号としては、数ビットをひ
とまとめにして１シンボルとし、シンボル単位で誤りを
訂正する符号が有効となる。シンボル誤りを訂正する符
号で最も標準的な符号としては、リード・ソロモン符号
（Reed-Solomon Code）および短縮化リード・ソロモン
符号がある。なお、リード・ソロモン符号についても、
その内容に関しては前掲の今井秀樹著「符号理論」等の
文献で論じられている。

【０００８】図１６は、８ビット（１バイト）を１シン
ボルとして２誤り訂正可能な短縮化リード・ソロモン符
号を用いた誤り訂正回路を内部に組み込んだ１６値（４
ビット）記録を行うフラッシュメモリ１１０の構成例を
示している。この短縮化リード・ソロモン符号の場合、
図１７に示すように、検査データ（冗長データ）は４バ
イトとなり、符号全体の長さは、１３２バイト＝１０５
６ビットとなる。

【０００９】図１６において、フラッシュメモリ１１０
は、複数のメモリセルを有するセルアレイ１１１と、８
ビットのデータである入力データＤinを短縮化リード・
ソロモン符号に変換し、セルアレイ１１１に書き込むた
めの書き込みデータＷＤを得る符号化器１１２と、この
符号化器１１２より出力される書き込みデータＷＤを、
図１８に示すように、８ビットのデータから４ビットの
データ（メモリセルに記憶するための４ビットデータ）
に変換してセルアレイ１１１に供給する８ビット／４ビ
ット変換器１１３とを有している。

【００１０】また、フラッシュメモリ１１０は、セルア
レイ１１１より読み出される読み出しデータＲＤを、図
１８に示すように、４ビットのデータから８ビットのデ
ータに変換する４ビット／８ビット変換器１１４と、こ
の４ビット／８ビット変換器１１４で８ビットのデータ
に変換された読み出しデータＲＤに誤り訂正処理を施し
て出力データＤoutを得るリード・ソロモン符号復号器
１１５とを有している。この場合、符号化器１１２およ
びリード・ソロモン符号復号器１１５は誤り訂正回路を
構成している。そして、符号化器１１２では、入力デー
タＤinの１２８バイト毎に４バイトの検査データが付加
され、情報データが１２８バイトの２誤り訂正可能な短
縮化リード・ソロモン符号が生成される。

【００１１】図１６に示すフラッシュメモリ１１０にお
いて、データの書き込みは以下のように行われる。すな
わち、８ビットのデータである入力データＤinは符号化
器１１２に入力される。そして、この符号化器１１２で
は、入力データＤinが情報データが１２８バイトの短縮
化リード・ソロモン符号に変換されて書き込みデータＷ
Ｄとされる。そして、符号化器１１２より出力される書
き込みデータＷＤは、８ビット／４ビット変換器１１３
で８ビットのデータより４ビットのデータに変換されて
セルアレイ１１１に供給され、セルアレイ１１１を構成
する各メモリセルに順次書き込まれる。

【００１２】一方、データの読み出しは以下のように行
われる。セルアレイ１１１より読み出された読み出しデ
ータＲＤは４ビット／８ビット変換器１１４で４ビット
のデータより８ビットのデータに変換されてリード・ソ
ロモン符号復号器１１５に供給される。リード・ソロモ
ン符号復号器１１５では、読み出しデータＲＤの１符号
内に誤りがなければ情報データがそのまま出力データＤ
outとしてバイト単位で出力され、また読み出しデータ
ＲＤの１符号内の誤りのバイト数が１または２であると
きは、誤りが訂正された後に情報データが出力データＤ
outとしてバイト単位で出力される。

【００１３】図１６に示すような構成とすることで、多
値記録のフラッシュメモリに対しても誤り訂正回路を用
いることができる。

【００１４】次に、複数のフラッシュメモリ（フラッシ
ュメモリチップ）を用いたメモリカードについて述べ
る。１チップのフラッシュメモリでは扱えない量のデー
タを記憶するためのメモリ装置として、複数個のフラッ
シュメモリとコントローラとからなるメモリカードがあ
る。

【００１５】図１９は、８ビット（１バイト）を１シン
ボルとして２誤り訂正可能な短縮化リード・ソロモン符
号を用いた誤り訂正回路をコントローラに備えるメモリ
カード１２０の構成例を示している。このメモリカード
１２０は、１６値（４ビット）記録を行うフラッシュメ
モリを２個使用したものである。

【００１６】図１９において、メモリカード１２０は、
２個のフラッシュメモリ１２１，１２２と、これらフラ
ッシュメモリ１２１，１２２に対してデータの書き込み
や読み出しを行うためのコントローラ１２３とを備えて
いる。

【００１７】そして、コントローラ１２３は、カード外
部とのデータのやり取りを行うためのカードインタフェ
ース１２４と、８ビットのデータである入力データＤin
を短縮化リード・ソロモン符号に変換し、フラッシュメ
モリ１２１，１２２に書き込むための書き込みデータＷ
Ｄを得る符号化器１２５と、この符号化器１２５より出
力される書き込みデータＷＤを、図１８に示すように、
８ビットのデータから４ビットのデータ（メモリセルに
記憶するための４ビットデータ）に変換する８ビット／
４ビット変換器１２６とを有している。

【００１８】また、コントローラ１２３は、フラッシュ
メモリ１２１，１２２より読み出される読み出しデータ
ＲＤを、図１８に示すように、４ビットのデータから８
ビットのデータに変換する４ビット／８ビット変換器１
２７と、この４ビット／８ビット変換器１２７で８ビッ
トのデータに変換された読み出しデータＲＤに誤り訂正
処理を施して出力データＤoutを得るリード・ソロモン
符号復号器１２８と、フラッシュメモリ１２１，１２２
に対するデータの書き込み／読み出しをコントロールす
るフラッシュインタフェース１２９とを有して構成され
ている。

【００１９】この場合、符号化器１２５およびリード・
ソロモン符号復号器１２８は誤り訂正回路を構成してい
る。そして、符号化器１２５では、入力データＤinの１
２８バイト毎に４バイトの検査データが付加され、情報
データが１２８バイトの２誤り訂正可能な短縮化リード
・ソロモン符号が生成される。

【００２０】図１９に示すメモリカード１２０におい
て、データの書き込みは以下のように行われる。すなわ
ち、入力データＤinはカードインタフェース１２４によ
ってカード内部に取り込まれて符号化器１２５に供給さ
れる。この符号化器１２５では、入力データＤinが情報
データが１２８バイトの短縮化リード・ソロモン符号に
変換されて書き込みデータＷＤとされる。そして、符号
化器１２５より出力される書き込みデータＷＤは、８ビ
ット／４ビット変換器１２６で８ビットのデータより４
ビットのデータに変換され、フラッシュインタフェース
１２９のコントロールに従ってフラッシュメモリ１２１
またはフラッシュメモリ１２２に書き込まれる。

【００２１】一方、データの読み出しは以下のように行
われる。フラッシュインタフェース１２９のコントロー
ルに従ってフラッシュメモリ１２１またはフラッシュメ
モリ１２２より読み出された読み出しデータＲＤは、４
ビット／８ビット変換器１２７で４ビットのデータより
８ビットのデータに変換されてリード・ソロモン符号復
号器１２８に供給される。リード・ソロモン符号復号器
１２８では、読み出しデータＲＤの１符号内に誤りがな
ければ情報データがそのまま出力データＤoutとしてバ
イト単位で出力され、また読み出しデータＲＤの１符号
内の誤りのバイト数が１または２であるときは、誤りが
訂正された後に情報データが出力データＤoutとしてバ
イト単位で出力される。このようにリード・ソロモン符
号復号器１２８より出力される出力データＤoutはカー
ドインタフェース１２４を介してカード外部に出力され
る。

【００２２】図１９に示すような構成とすることで、複
数のフラッシュメモリを用いたメモリカードにおいても
誤り訂正回路を用いることができる。コントローラで誤
り訂正を行う場合、誤り訂正回路をフラッシュメモリに
内蔵する場合に比べて、より大きな誤り訂正回路を持つ
ことができるため、多値記録の影響で多くの誤りを発生
するようになってもこれを訂正することが可能になる。

【００２３】次に、多値記録のフラッシュメモリにおけ
る不良について改めて述べる。フラッシュメモリにおい
て、経年変化によって生じる不良の最も大きな原因は、
書き込み／消去の繰り返しによってメモリセルが徐々に
破壊されることにより、浮遊ゲートに蓄えた電荷が逃げ
ていくようになることにある。この場合の不良は、図２
０に示したように、しきい電圧の降下という形で現れ
る。よって、不良は必ず下のシンボルに誤るという形で
現れ、また近くのシンボルに誤りやすいという傾向があ
る。

【００２４】しかし、リード・ソロモン符号の様なシン
ボル訂正を行う誤り訂正符号を用いる場合には、シンボ
ルの不良がどんな形で現れても、１シンボルの誤りとし
て訂正を行うため、不良の現れ方に著しい傾向があって
もそれを利用することができないため、冗長データに対
する誤り訂正能力の効率が必ずしも最適にはならないと
いう問題があった。

【００２５】そこで、この発明では、少ない冗長データ
で高い誤り訂正能力を持たせることができるメモリ装置
を提供することを目的とする。

【００２６】

【課題を解決するための手段】この発明に係るメモリ装
置は、複数のメモリセルを有し、それぞれのメモリセル
が複数ビットのデータを記憶するセルアレイと、入力デ
ータに係る所定数の複数ビットのデータを単位とし、各
ビット位のビットデータ毎に独立した符号化を行ってセ
ルアレイに書き込むための書き込みデータを得るマルチ
レベル符号化器と、セルアレイの読み出しデータに係る
上記所定数の複数ビットのデータを単位とし、各ビット
位のビットデータ毎に復号して出力データを得るマルチ
レベル復号器とを備えるものである。

【００２７】また、この発明に係るメモリ装置は、複数
のメモリセルを有し、それぞれのメモリセルが複数ビッ
トのデータを記憶するセルアレイを持つメモリ部と、こ
のメモリ部に対してデータの書き込みや読み出しを行う
ためのコントローラとを備えるものである。そして、コ
ントローラは、入力データに係る所定数の複数ビットの
データを単位とし、各ビット位のビットデータ毎に独立
した符号化を行ってセルアレイに書き込むための書き込
みデータを得るマルチレベル符号化器と、セルアレイの
読み出しデータに係る上記所定数の複数ビットのデータ
を単位とし、各ビット位のビットデータ毎に復号して出
力データを得るマルチレベル復号器とを有するものであ
る。

【００２８】この発明において、セルアレイの各メモリ
セルには、それぞれ複数ビットのデータが記憶される。
書き込み時には、入力データはマルチレベル符号化器に
よって符号化されて書き込みデータが得られ、この書き
込みデータがセルアレイに書き込まれる。マルチレベル
符号化では、複数のメモリセル分の書き込みデータを得
るに当たって、各ビット位のビットデータ毎に独立した
符号化が行われる。例えば、セルアレイがフラッシュメ
モリを構成するものである場合、誤り数が多いと予想さ
れる下位のビットデータ程、冗長データが多く訂正能力
の高い符号が用いられる。これにより、全体として少な
い冗長データによって高い誤り訂正能力を持たせること
が可能となる。

【００２９】一方、読み出し時には、セルアレイの各メ
モリセルに記憶されていたデータが読み出され、この読
み出しデータがマルチレベル復号器によって復号されて
出力データが得られる。マルチレベル復号器では、複数
のメモリセル分の読み出しデータに対し、各ビット位の
ビットデータ毎に復号が行われる。例えば、誤り数が多
いと予想される下位ビット側から順に復号化が行われ
る。

【００３０】ここで、フラッシュメモリのように、各メ
モリセルの不良は必ず下のシンボルに誤るという形で現
れ、また近くのシンボルに誤りやすいという傾向がある
場合にあっては、誤り訂正を行う際に雑音の一方向性を
利用してシンボルの特定が行われる。すなわち、誤り訂
正を行う場合には、その訂正に係る読み出しデータが１
つ上のシンボルに量子化される。このような誤り訂正を
行っていくことで、上位ビット側に行く程復号時の誤り
数が少なくなっていくため、符号化時に、冗長データが
一層少なく訂正能力の低い符号を使用することが可能と
なる。

【００３１】

【発明の実施の形態】以下、図面を参照しながら、この
発明の実施の形態について説明する。まず、マルチレベ
ル符号化の方法について説明する。

【００３２】マルチレベル符号化の詳細については、H.
Imai,S.Hirakawa,"A New Multilevel Coding Method Us
ing Error-Correcting Codes"(IEEE Trans. Inf. Theor
y, Vol. IT-23, pp. 371-377)に記載されている。

【００３３】１６値記録を行うフラッシュメモリでは、
１つのセルに４ビットのデータが記録される。ここで、
４ビットのデータの記録方法は、図８に示すようになっ
ているものとする。２５４セル分の符号を構成する場合
を例として取り上げると、マルチレベル符号化では、図
９に示すように、各メモリセルに記憶されている４ビッ
トのデータ（c0,c1,c2,c3）をおのおの２５４セル分並
べて、符号長＝２５４の符号Ｃ０，Ｃ１，Ｃ２，Ｃ３を
構成する。最下位のビットデータ「c3」からなる符号Ｃ
３には、最も冗長データが多く訂正能力の高い符号を用
いる。以下、Ｃ２，Ｃ１，Ｃ０の順に冗長データを少な
くし、符号Ｃ０には最も冗長データが少なく訂正能力の
低い符号を用いるようにする。

【００３４】復号はＣ３，Ｃ２，Ｃ１，Ｃ０の順に行
う。図１０は、符号Ｃ３の復号の方法を示している。こ
こで、誤りを訂正する際には、上のシンボルに量子化す
る様にする。これは、フラッシュメモリの各メモリセル
の不良が必ず下のシンボルに誤るという傾向があるため
である。例えば、読み出しデータが「００１１」であっ
て、最下位ビット「１」が誤りであるときは、１つ上の
シンボルである「０１００」に量子化される。

【００３５】Ｃ３の復号が終わると、各セルに記憶され
ている４ビットのデータのうち最下位ビット「c3」が確
定する。これによって、もともと１６値に記録されてい
た各メモリセルのシンボルのうち、８値が候補として残
ることになる。符号Ｃ３の復号の次に符号Ｃ２の復号を
行う。この場合も、Ｃ３の復号と同様に、誤りを訂正す
る際には、８値の候補のうちの上のシンボルに量子化さ
れる。

【００３６】そして、Ｃ２の復号が終わると、各メモリ
セルに記憶されている４ビットのデータうち下位２ビッ
ト「c2,c3」が確定する。これによって、８値残った各
メモリセルのシンボルのうち４値が候補として残ること
になる。以後、同様にＣ１、Ｃ０の復号を行うことで、
２５４セル分の読み出しデータの復号が行われる。ここ
で、下位ビットの復号結果が正しければ、残ったシンボ
ルを誤る確率は順に下がっていくので、弱い符号で十分
であることが分かる。

【００３７】図１は、第１の実施の形態としてのフラッ
シュメモリ１０の構成を示している。このフラッシュメ
モリ１０は、誤り訂正符号としてマルチレベル符号化を
利用したものであり、１６値（４ビット）記録を行うフ
ラッシュメモリであり、外部とのデータの入出力が１バ
イト（８ビット）単位で行われるものである。

【００３８】フラッシュメモリ１０は、複数のメモリセ
ルを有するセルアレイ１１と、８ビットのパラレルデー
タ（バイト列）である入力データＤinをシリアルデータ
（ビット列）に変換する８ビット／１ビット変換器１２
と、この変換器１２より出力されるシリアルデータに対
してマルチレベル符号化をして書き込みデータＷＤを得
るマルチレベル符号化器１３とを有している。

【００３９】また、フラッシュメモリ１０は、セルアレ
イより読み出される読み出しデータＲＤを復号するマル
チレベル復号器１４と、このマルチレベル復号器１４よ
り出力されるシリアルデータを８ビットのパラレルデー
タに変換して出力データＤoutを得る１ビット／８ビッ
ト変換器１５とを有している。ここで、マルチレベル符
号化器１３およびマルチレベル復号器１４は、誤り訂正
回路を構成している。

【００４０】図３は、マルチレベル符号化器１３の構成
を示している。マルチレベル符号化器１３は、変換器１
２より出力されるシリアルデータＳＤinを構成する各ビ
ットデータを符号Ｃ０，Ｃ１，Ｃ２，Ｃ３の各系統に振
り分けるための切換スイッチ１３１を有している。この
場合、切換スイッチ１３１の可動端子にシリアルデータ
ＳＤin が供給され、そのａ側、ｂ側、ｃ側、ｄ側の固
定端子にそれぞれ符号Ｃ０，Ｃ１，Ｃ２，Ｃ３をそれぞ
れ構成するビットデータが得られる。そして、シリアル
データＳＤinの９６８ビットのデータ毎に、ａ側、ｂ側
の固定端子にはそれぞれ２５４ビットのデータが得ら
れ、ｃ側の固定端子には２３８ビットのデータが得ら
れ、ｄ側の固定端子には２２２ビットのデータが得られ
る。

【００４１】また、マルチレベル符号化器１３は、シリ
アルデータＳＤinの９６８ビットのデータ毎に、切換ス
イッチ１３１のｃ側の固定端子に得られる２３８ビット
のデータを２誤り訂正可能な短縮化ＢＣＨ符号（Bose-C
haudhuri-Hocquenghem code）に変換するＢＣＨ符号化
器１３２と、シリアルデータＳＤinの９６８ビットのデ
ータ毎に、切換スイッチ１３１のｄ側の固定端子に得ら
れる２２２ビットのデータを４誤り訂正可能な短縮化Ｂ
ＣＨ符号に変換するＢＣＨ符号化器１３３とを有してい
る。

【００４２】ＢＣＨ符号化器１３２では、２３８ビット
のデータに、１６ビットの冗長データが付加され、符号
Ｃ２としての符号長が２５４ビットの短縮化ＢＣＨ符号
が生成される。同様に、ＢＣＨ符号化器１３３では、２
２２ビットのデータに、３２ビットの冗長データが付加
され、符号Ｃ３としての符号長が２５４ビットの短縮化
ＢＣＨ符号が生成される。なお、シリアルデータＳＤin
の９６８ビットのデータ毎に、切換スイッチ１３１のａ
側、ｂ側の固定端子に得られる２５４ビットのデータ
は、それぞれそのまま符号Ｃ０，Ｃ１となる。

【００４３】また、マルチレベル符号化器１３は、切換
スイッチ１３１のａ側、ｂ側の固定端子に得られる符号
Ｃ０，Ｃ１、ＢＣＨ符号化器１３２，１３３で生成され
る符号Ｃ２，Ｃ３をそれぞれ構成するビットデータを多
重化して書き込みデータＷＤとしての４ビット「c0,c1,
c2,c3」のデータを得る多重化回路１３４とを有してい
る。ここで、「c0」は符号Ｃ０を構成するビットデータ
であって、ＭＳＢ（most significant bit）とされる。
「c1」は符号Ｃ１を構成するビットデータであって、２
ＳＢとされる。「c2」は符号Ｃ２を構成するビットデー
タであり、３ＳＢとされる。そして、「c3」は符号Ｃ３
を構成するビットデータであって、ＬＳＢ（least sign
ificant bit）とされる。

【００４４】以上のように構成されたマルチレベル符号
化器１３の動作を説明する。変換器１２より出力される
シリアルデータＳＤinは、切換スイッチ１３１に供給さ
れて符号Ｃ０，Ｃ１，Ｃ２，Ｃ３をそれぞれ構成するビ
ットデータに振り分けられる。これにより、シリアルデ
ータＳＤinの９６８ビットのデータ毎に、切換スイッチ
１３１のａ側、ｂ側、ｃ側、ｄ側のの固定端子には、そ
れぞれ２５４ビット、２５４ビット、２３８ビット、２
２２ビットのデータが得られる。

【００４５】そして、切換スイッチ１３１のｃ側の固定
端子に得られる２３８ビットのデータはそれぞれＢＣＨ
符号化器１３２に供給され、１６ビットの冗長データが
付加されて、符号Ｃ２としての符号長が２５４ビットの
２誤り訂正可能なＢＣＨ符号に変換される。同様に、切
換スイッチ１３１のｄ側の固定端子に得られる２２２ビ
ットのデータはＢＣＨ符号化器１３２に供給され、３２
ビットの冗長データが付加されて、符号Ｃ３としての符
号長が２５４ビットの４誤り訂正可能なＢＣＨ符号に変
換される。なお、切換スイッチ１３１のａ側、ｂ側の固
定端子に得られる２５４ビットのデータは、それぞれ符
号Ｃ０，Ｃ１となる。これにより、シリアルデータＳＤ
inの９６８ビットのデータ毎に、図２に示したようなマ
ルチレベル符号化が行われる。

【００４６】そして、上述した符号Ｃ０，Ｃ１，Ｃ２，
Ｃ３は多重化回路１３４に供給される。多重化回路１３
４では、符号Ｃ０，Ｃ１，Ｃ２，Ｃ３のそれぞれを構成
するビットデータが多重化されて４ビット「c0,c1,c2,c
3」のデータが生成され、この４ビットのデータが書き
込みデータＷＤとして出力される。この場合、「c0」，
「c1」，「c2」，「c3」はそれぞれ符号Ｃ０，Ｃ１，Ｃ
２，Ｃ３を構成するビットデータであって、ＭＳＢ，２
ＳＢ，３ＳＢ，ＬＳＢとされている。よって、誤り数が
多いと予想される下位のビットデータ程、冗長データが
多く訂正能力の高い符号が用いられることとなる。

【００４７】図４は、マルチレベル復号器１４の構成を
示している。マルチレベル復号器１４は、セルアレイ１
１より読み出される読み出しデータＲＤとしての４ビッ
ト「c0,c1,c2,c3」のデータのうちＬＳＢである「c3」
からなる符号Ｃ３に誤り訂正処理を施し、誤り訂正され
た符号Ｃ３を出力するＢＣＨ復号器１４１と、読み出し
データＲＤとしての４ビットのデータを、ＢＣＨ復号器
１４１の処理遅延分だけ遅延させる遅延回路１４２と、
ＢＣＨ復号器１４１で誤り訂正された符号Ｃ３に基づ
き、遅延回路１４２で遅延された４ビット「c0,c1,c2,c
3」のデータに誤りがあると判定するとき、（すなわ
ち、４ビット「c0,c1,c2,c3」のデータを構成するビッ
トデータ「c3」と、これに対応する符号Ｃ３を構成する
ビットデータ「c3」とが異なるとき）、その４ビット
「c0,c1,c2,c3」のデータを、４ビット「c0,c1,c2,c3」
で構成される１６値のシンボルのうち、１つ上のシンボ
ルに量子化して誤り訂正をする量子化器１４３とを有し
ている。

【００４８】また、マルチレベル復号器１４は、量子化
器１４３より出力される４ビット「c0,c1,c2,c3」のデ
ータのうち３ＳＢである「c2」からなる符号Ｃ２に誤り
訂正処理を施し、誤り訂正された符号Ｃ２を出力するＢ
ＣＨ復号器１４４と、量子化器１４３より出力される４
ビットのデータを、ＢＣＨ復号器１４４の処理遅延分だ
け遅延させる遅延回路１４５と、ＢＣＨ復号器１４４で
誤り訂正された符号Ｃ２に基づき、遅延回路１４２で遅
延された４ビット「c0,c1,c2,c3」のデータに誤りがあ
ると判定するとき、４ビット「c0,c1,c2,c3」（「c3」
は確定値）で構成される８値のシンボルのうち、１つ上
のシンボルに量子化して誤り訂正をする量子化器１４６
とを有している。

【００４９】また、マルチレベル復号器１４は、量子化
器１４６より出力される４ビット「c0,c1,c2,c3」のデ
ータを構成するビットデータを選択的に順次取り出して
シリアルデータＳＤoutを得る切換スイッチ１４７を有
している。この場合、切換スイッチ１４７のａ側、ｂ
側、ｃ側、ｄ側の固定端子には、それぞれ符号Ｃ０，Ｃ
１，Ｃ２，Ｃ３（図２参照）を構成するビットデータが
供給され、量子化器１４６より２５４セル分の４ビット
「c0,c1,c2,c3」のデータが出力される毎に、切換スイ
ッチ１４７の可動端子には９６８ビットのシリアルデー
タＳＤoutが得られる。すなわち、切換スイッチ１４７
は、図３に示すマルチレベル符号化器１３における切換
スイッチ１３１とは逆の動作を行って、各ビットデータ
をマルチレベル符号化をする前の時系列に戻すためのも
のである。

【００５０】以上のように構成されたマルチレベル復号
器１４の動作を説明する。読み出しデータＲＤとしての
４ビット「c0,c1,c2,c3」のデータはＢＣＨ復号器１４
１に供給され、ＬＳＢである「c3」からなる符号Ｃ３
（符号長＝２５４ビット）に誤り訂正処理が施される。
この場合、符号Ｃ３は４誤り訂正可能なＢＣＨ符号であ
るので、誤り数が４以下であるときは、その誤りの訂正
が可能である。このＢＣＨ復号器１４１で誤り訂正され
た符号Ｃ３は量子化器１４３に供給される。また、読み
出しデータＲＤとしての４ビットのデータは、遅延回路
１４２でＢＣＨ復号器１４１の処理遅延分だけ遅延され
て量子化器１４３に供給される。

【００５１】そして、量子化器１４３では、ＢＣＨ復号
器１４１で誤り訂正された符号Ｃ３に基づいて、読み出
しデータＲＤとしての４ビット「c0,c1,c2,c3」のデー
タに誤りがあるときは、図１０に示すように、４ビット
「c0,c1,c2,c3」で構成される１６値のシンボルのう
ち、１つ上のシンボルに量子化して誤り訂正が行われ
る。例えば、読み出しデータＲＤが「００１１」であっ
て、誤り訂正された符号Ｃ３のビットデータとの比較の
結果、ＬＳＢ「１」が誤りであったときは、１つ上のシ
ンボルである「０１００」に量子化される。

【００５２】また、量子化器１４３より出力される４ビ
ット「c0,c1,c2,c3」のデータは、ＢＣＨ復号器１４４
に供給され、３ＳＢである「c2」からなる符号Ｃ２（符
号長＝２５４ビット）に誤り訂正処理が施される。この
場合、符号Ｃ２は２誤り訂正可能なＢＣＨ符号であるの
で、誤り数が２以下であるときは、その誤りの訂正が可
能である。このＢＣＨ復号器１４４で誤り訂正された符
号Ｃ２は量子化器１４６に供給される。また、量子化器
１４３より出力される４ビットのデータは、遅延回路１
４５でＢＣＨ復号器１４４の処理遅延分だけ遅延されて
量子化器１４６に供給される。

【００５３】そして、量子化器１４６では、ＢＣＨ復号
器１４４で誤り訂正された符号Ｃ２に基づいて、量子化
器１４３より出力される４ビット「c0,c1,c2,c3」のデ
ータに誤りがあるときは、４ビット「c0,c1,c2,c3」
（「c3」は確定値）で構成される８値のシンボルのう
ち、１つ上のシンボルに量子化して誤り訂正が行われ
る。例えば、量子化器１４３より出力される４ビットの
データが「０１００」であって、誤り訂正された符号Ｃ
２のビットデータとの比較の結果、３ＳＢ「０」が誤り
であったときは、１つ上のシンボルである「０１１０」
に量子化される（図１０参照）。

【００５４】また、量子化器１４６より出力される４ビ
ット「c0,c1,c2,c3」のデータを構成する各ビットデー
タは、それぞれ切換スイッチ１４７のａ側、ｂ側、ｃ
側、ｄ側の固定端子に供給される。すなわち、切換スイ
ッチ１４７のａ側、ｂ側、ｃ側、ｄ側の固定端子には、
それぞれ符号Ｃ０，Ｃ１，Ｃ２，Ｃ３（図２参照）を構
成するビットデータが供給される。そして、この切換ス
イッチ１４７では、各ビットデータが選択的に順次取り
出されてマルチレベル符号化をする前の時系列に戻され
る。したがって、量子化器１４６より２５４セル分の４
ビット「c0,c1,c2,c3」のデータが出力される毎に、切
換スイッチ１４７からは９６８ビットのシリアルデータ
ＳＤoutが出力される。

【００５５】図１に示すフラッシュメモリ１０におい
て、データの書き込みは以下のように行われる。すなわ
ち、１バイト（８ビット）のデータである入力データＤ
inは８ビット／１ビット変換器１２でシリアルデータＳ
Ｄinに変換される。そして、このシリアルデータＳＤin
がマルチレベル符号化器１３に供給されてマルチレベ
ル符号化（図２参照）が行われて４ビットの書き込みデ
ータＷＤが生成される。そして、この書き込みデータＷ
Ｄがセルアレイ１１に供給され、このセルアレイ１１を
構成する各メモリセルに順次書き込まれる。

【００５６】一方、データの読み出しは以下のように行
われる。セルアレイ１１より読み出された読み出しデー
タＲＤはマルチレベル復号器１４に供給され、復号処理
（誤り訂正処理）が行われてシリアルデータＳＤoutが
得られる。そして、このシリアルデータＳＤoutは１ビ
ット／８ビット変換器１５で１バイト（８ビット）のデ
ータに変換され、出力データＤoutとなる。

【００５７】なお、入力データＤinや出力データＤout
が一般にｍビットのパラレルデータであるときは、マル
チレベル符号化器１３の前段に入力データＤinをシリア
ルデータＳＤinに変換するｍビット／１ビット変換器が
配置され、またマルチレベル復号器１４の後段にシリア
ルデータＳＤoutをｍビットのパラレルデータに変換す
る１ビット／ｍビット変換器が配置されればよい。さら
に、これら変換器は、マルチレベル符号化器、マルチレ
ベル復号器に含めて構成されてもよい。

【００５８】このように第１の実施の形態においては、
入力データＤinをマルチレベル符号化して書き込みデー
タＷＤを得るものである。つまり、複数のメモリセル分
の書き込みデータＷＤを得るに当たって、各ビット位の
ビットデータ毎に独立した符号化が行われ、誤り数が最
も多くなると予想されるＬＳＢからなる符号Ｃ３には３
２ビットの冗長データが付加された４誤り訂正可能なＢ
ＣＨ符号が用いられ、次に誤り数が多くなると予想され
る３ＳＢからなる符号Ｃ２には１６ビットの冗長データ
が付加された２誤り訂正可能なＢＣＨ符号が用いられ
る。したがって、全体として少ない冗長データによって
高い誤り訂正能力を持たせることができる。

【００５９】また、読み出しデータＲＤに対し、誤り数
が多くなると予想される下位ビット側から順に復号化が
行われる。そして、フラッシュメモリの各メモリセルの
不良は必ず下のシンボルに誤るという形で現れ、また近
くのシンボルに誤りやすいという傾向があることから、
誤り訂正を行う場合にはその訂正に係る読み出しデータ
ＲＤが１つ上のシンボルに量子化される。このように、
誤り訂正を行う際に雑音の一方向性を利用してシンボル
の特定を行うことで、上位ビット側に行く程、復号時の
誤り数が少なくなっていき、そのため符号化時には冗長
データが一層少なく訂正能力の低い符号を使用できる利
益がある。

【００６０】この第１の実施の形態における効果を例を
あげて説明する。この実施の形態と同じ情報データ数、
冗長データ数のリード・ソロモン符号は、図５のように
構成できる。このリード・ソロモン符号は、２セル分の
データを１シンボルとして、符号長１２７で冗長シンボ
ル数６の符号になっている。この符号によって３誤り訂
正が可能である。セル破壊による電圧の降下は、高い電
圧で記録したものほど起こりやすいという傾向があるた
め、最も上のシンボル（今回の例では「１１１１」）が
最も不良を起こしやすい。いま、製造時に正常だったセ
ルが１００万回の書き込み／消去後に、シンボル「１１
１１」が他のシンボルに誤る確率が、図６の様になって
いたとして、１００万回の書き込み／消去後に符号が不
良となる確率を比較する。

【００６１】まず、実施の形態のようなマルチレベル符
号化を行った場合の確率を求める。図６より今回の例で
の不良の分布では４シンボル以下に誤る確率がないこと
から、符号Ｃ３，Ｃ２が正しく復号されれば、符号Ｃ
１，Ｃ０に誤りは起こらない。ここで、符号Ｃ２，Ｃ３
を正しく復号できない確率は、それぞれ（１）式、
（２）式で評価できる。

【００６２】

【数１】

【００６３】そのため、符号全体では符号Ｃ３の誤りが
支配的となり、符号全体の不良確率は符号Ｃ３の不良確
率と同じで約０．００００００２７％で評価できる。

【００６４】一方、１２１バイトの情報データに対して
６バイトの冗長データを付加して、１シンボル＝８ビッ
トの３誤り訂正可能な短縮化リード・ソロモン符号を用
いた場合の符号の不良確率は、（３）式より約０．００
００２６％で評価できる。

【００６５】

【数２】

【００６６】よって、実施の形態におけるマルチレベル
符号化と、短縮化リード・ソロモン符号による符号化と
を比較すると、冗長データは同じでも、マルチレベル符
号化の方が短縮化リード・ソロモン符号による符号化よ
りも高い誤り訂正能力が得られていることが分かる。

【００６７】次に、この発明の第２の実施の形態につい
て説明する。図７は第２の実施の形態としてのメモリカ
ード２０の構成を示している。このメモリカード２０
は、１６値（４ビット）記録を行うフラッシュメモリを
２個使用すると共に、マルチレベル符号化による誤り訂
正回路をコントローラに組み込んだメモリカードであ
る。外部とのデータの入出力は、１バイト（８ビット）
単位で行われる。図７において、メモリカード２０は、
２個のフラッシュメモリ２１，２２と、これらフラッシ
ュメモリ２１，２２に対してデータの書き込みや読み出
しを行うためのコントローラ２３とを備えている。

【００６８】そして、コントローラ２３は、カード外部
とのデータのやり取りを行うためのカードインタフェー
ス２４と、８ビットのパラレルデータ（バイト列）であ
る入力データＤinをシリアルデータ（ビット列）ＳＤin
に変換する８ビット／１ビット変換器２５と、この変換
器２５より出力されるシリアルデータに対してマルチレ
ベル符号化をして書き込みデータＷＤを得るマルチレベ
ル符号化器２６とを有している。マルチレベル符号化器
２６は、詳細説明は省略するが、図１のフラッシュメモ
リ１０におけるマルチレベル符号化器１３と同様に構成
されている（図３参照）。

【００６９】また、コントローラ２３は、フラッシュメ
モリ２１，２２より読み出される読み出しデータＲＤを
復号するマルチレベル復号器２７と、このマルチレベル
復号器２７より出力されるシリアルデータＳＤoutを８
ビットのパラレルデータに変換して出力データＤoutを
得る１ビット／８ビット変換器２８と、フラッシュメモ
リ２１，２２に対するデータの書き込み／読み出しをコ
ントロールするフラッシュインタフェース２９とを有し
ている。ここで、マルチレベル符号化器２６およびマル
チレベル復号器２７は、誤り訂正回路を構成している。
マルチレベル復号器２７は、詳細説明は省略するが、図
１のフラッシュメモリ１０におけるマルチレベル復号器
１４と同様に構成されている（図４参照）。

【００７０】図７に示すメモリカード２０において、デ
ータの書き込みは以下のように行われる。すなわち、入
力データＤinはカードインタフェース２４によってカー
ド内部に取り込まれて８ビット／１ビット変換器２５に
供給され、シリアルデータＳＤinに変換される。そし
て、このシリアルデータＳＤin がマルチレベル符号化
器１３に供給されてマルチレベル符号化（図２参照）が
行われて４ビットの書き込みデータＷＤが生成される。
そして、この書き込みデータＷＤが、フラッシュインタ
フェース２９のコントロールに従ってフラッシュメモリ
２１またはフラッシュメモリ２２に書き込まれる。

【００７１】一方、データの読み出しは以下のように行
われる。フラッシュインタフェース２９のコントロール
に従ってフラッシュメモリ２１またはフラッシュメモリ
２２より読み出された読み出しデータＲＤは、マルチレ
ベル復号器２７に供給され、復号処理（誤り訂正処理）
が行われてシリアルデータＳＤoutが得られる。このシ
リアルデータＳＤoutは１ビット／８ビット変換器２８
で１バイト（８ビット）のデータに変換されて出力デー
タＤoutが得られる。そして、この出力データＤoutはカ
ードインタフェース２４を介してカード外部に出力され
る。

【００７２】なお、入力データＤinや出力データＤout
が一般にｍビットのパラレルデータであるときは、マル
チレベル符号化器２６の前段に入力データＤinをシリア
ルデータＳＤinに変換するｍビット／１ビット変換器が
配置され、またマルチレベル復号器２７の後段にシリア
ルデータＳＤoutをｍビットのパラレルデータに変換す
る１ビット／ｍビット変換器が配置されればよい。さら
に、これら変換器は、マルチレベル符号化器、マルチレ
ベル復号器に含めて構成されてもよい。

【００７３】このように第２の実施の形態においても、
マルチレベル符号化による誤り訂正回路が使用されるも
のであり、第１の実施の形態と同様の作用効果を得るこ
とができるなお、上述実施の形態においては、下位ビッ
ト程冗長データが多く訂正能力の高い符号で符号化をす
るものを示したが、符号化の方法は誤りの分布の特徴に
合わせて任意の構造に設定可能である。また、使用する
符号もＢＣＨ符号に限らず、ハミング符号や畳み込み符
号など任意の符号を用いることができる。さらに、記憶
システムとしてはフラッシュメモリを例としたが、これ
もフラッシュメモリに限らず、他の半導体メモリなど種
々の記憶システムに対しても適用可能である。

【００７４】

【発明の効果】この発明によれば、複数ビットのデータ
を記憶するメモリセルからなるメモリに対してマルチレ
ベル符号化による誤り訂正符号を用いるものである。そ
のため、予想される誤り数の多少によって各ビット位の
ビットデータに対する符号の訂正能力を設定でき、全体
として少ない冗長データによって高い誤り訂正能力を持
たせることができる。また、マルチレベル復号器では各
ビット位のビットデータ毎に復号が行われるが、誤り訂
正を行う際に雑音の一方向性を利用してシンボルの特定
を行うことで、後のビット位のビットデータの復号程、
誤り数が少なくなっていき、そのため、符号化時には冗
長データの一層少ない訂正能力の低い符号を使用できる
利益がある。

【図面の簡単な説明】

【図１】第１の実施の形態としてのフラッシュメモリの
構成を示すブロック図である。

【図２】マルチレベル符号化の方法を示す図である。

【図３】フラッシュメモリ内のマルチレベル符号化器の
構成を示すブロック図である。

【図４】フラッシュメモリ内のマルチレベル復号器の構
成を示すブロック図である。

【図５】リード・ソロモン符号を用いた場合の符号の構
成例を示す図である。

【図６】しきい電圧の降下による不良の発生の様子を示
す図である。

【図７】第２の実施の形態としてのメモリカードの構成
を示すブロック図である。

【図８】４ビットのデータの記録方法を示す図である。

【図９】マルチレベル符号化の方法を説明するための図
である。

【図１０】マルチレベル復号を説明するための図であ
る。

【図１１】フラッシュメモリに組み込まれるセルアレイ
の構造を示す図である。

【図１２】メモリセルの構造を示す図である。

【図１３】メモリセルの電圧分布を示す図である。

【図１４】多値記録を行う場合にメモリセルに与える電
荷を示す図である。

【図１５】多値記録を行うメモリセルの電圧分布を示す
図である。

【図１６】短縮化リード・ソロモン符号を用いた誤り訂
正回路を組み込んだ多値記録フラッシュメモリの構成例
を示すブロック図である。

【図１７】短縮化リード・ソロモン符号の例を示す図で
ある。

【図１８】ビット変換の動作を説明するための図であ
る。

【図１９】短縮化リード・ソロモン符号を用いた誤り訂
正回路をコントローラに備えるメモリカードの構成を示
すブロック図である。

【図２０】しきい電圧降下による不良発生の様子を示す
図である。

【符号の説明】

１０，２１，２２・・・フラッシュメモリ、１１・・・
セルアレイ、１２，２５・・・８ビット／１ビット変換
器、１３，２６・・・マルチレベル符号化器、１４，２
７・・・マルチレベル復号器、１５，２８・・・１ビッ
ト／８ビット変換器、２０・・・メモリカード、２３・
・・コントローラ、２４・・・カードインタフェース、
２９・・・フラッシュインタフェース、１３１，１４７
・・・切換スイッチ、１３２，１３３・・・ＢＣＨ符号
化器、１３４・・・多重化回路、１４１，１４４・・・
ＢＣＨ復号器、１４２，１４５・・・遅延回路、１４
３，１４６・・・量子化器

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号ＦＩＧ１１Ｃ 16/02 Ｇ１１Ｃ 17/00 ６４１

Claims

【特許請求の範囲】

【請求項１】複数のメモリセルを有し、それぞれのメ
モリセルが複数ビットのデータを記憶するセルアレイ
と、入力データに係る所定数の複数ビットのデータを単位と
し、各ビット位のビットデータ毎に独立した符号化を行
って上記セルアレイに書き込むための書き込みデータを
得るマルチレベル符号化器と、上記セルアレイの読み出しデータに係る上記所定数の複
数ビットのデータを単位とし、各ビット位のビットデー
タ毎に復号して出力データを得るマルチレベル復号器と
を備えることを特徴とするメモリ装置。
【請求項２】上記マルチレベル復号器で誤り訂正を行
う際に、雑音の一方向性を利用してシンボルの特定を行
うことを特徴とする請求項１に記載のメモリ装置。
【請求項３】上記セルアレイはフラッシュメモリを構
成するものであって、上記マルチレベル符号化器では、下位ビット程冗長デー
タが多く訂正能力の高い符号で符号化を行うことを特徴
とする請求項１に記載のメモリ装置。
【請求項４】上記マルチレベル復号器は、下位ビット
側から順次復号を行うと共に、誤り訂正を行う際に１つ
上のシンボルに量子化することを特徴とする請求項３に
記載のメモリ装置。
【請求項５】上記入力データおよび出力データはそれ
ぞれ所定ビットのパラレルデータであって、上記マルチレベル符号化器の前段に、上記入力データと
しての所定ビットのパラレルデータをシリアルデータに
変換する第１のビット変換器を設け、上記マルチレベル復号器の後段に、このマルチレベル復
号器より出力されるシリアルデータを上記出力データと
しての所定ビットのパラレルデータに変換する第２のビ
ット変換器を設けることを特徴とする請求項１に記載の
メモリ装置。
【請求項６】複数のメモリセルを有し、それぞれのメ
モリセルが複数ビットのデータを記憶するセルアレイを
持つメモリ部と、上記メモリ部に対してデータの書き込みや読み出しを行
うためのコントローラとを備え、上記コントローラは、入力データに係る所定数の複数ビ
ットのデータを単位とし、各ビット位のビットデータ毎
に独立した符号化を行って上記セルアレイに書き込むた
めの書き込みデータを得るマルチレベル符号化器と、上
記セルアレイの読み出しデータに係る上記所定数の複数
ビットのデータを単位とし、各ビット位のビットデータ
毎に復号して出力データを得るマルチレベル復号器とを
有することを特徴とするメモリ装置。
【請求項７】上記メモリ部は、１個または複数個のフ
ラッシュメモリで構成されることを特徴とする請求項６
に記載のメモリ装置。