JP2003256294A

JP2003256294A - 記憶システム

Info

Publication number: JP2003256294A
Application number: JP2003095677A
Authority: JP
Inventors: Toru Tanzawa; 徹丹沢; Tomoharu Tanaka; 智晴田中
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1993-12-28
Filing date: 2003-03-31
Publication date: 2003-09-10
Anticipated expiration: 2022-01-10
Also published as: JP3866674B2

Abstract

(57)【要約】【課題】バースト誤りが生じて１符号語中に２ビット
誤りが発生した場合でも、１ビット誤りを訂正し、更
に、２ビット誤りを検出する符号を用いて２ビット誤り
を訂正する可能性を有する記憶システムを提供するこ
と。【解決手段】複数の記憶素子に情報データと検査デー
タとを記憶する記憶手段（２１０，２２０）と、前記情
報データと前記検査データとに基づいて前記情報データ
の誤りを検出するための誤り検出手段（４０）と、前記
情報データと前記検査データとに基づいて前記情報デー
タの誤りを修正する誤り修正手段（５０）と、バースト
破壊が前記複数の記憶素子に記憶されたデータに発生す
る位置を検出するバースト破壊位置検出手段（１６０）
とバースト破壊が発生したデータを変更するデータ変更
手段（１７０）とを備えた。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、記憶システム、特
に電気的書替え可能な不揮発性半導体メモリを用いた多
値の記憶システムに関する。

【０００２】

【従来の技術】近年、記憶システムとして、半導体メモ
リを用いた半導体記憶装置が広く使用されている。半導
体記憶装置では、高集積度化、高密度化に伴う種々な影
響による信頼性低下を防ぐことが重要な課題である。

【０００３】このため、誤り検出／訂正を行う誤り検出
／訂正符号が、半導体記憶装置へしばしば適応される。
実用上、この誤り検出／訂正符号は次の全てを満足しな
ければならない。

【０００４】（１）エラー頻度が、半導体記憶装置に
固有な許容エラー頻度以下であること。

【０００５】（２）高速な読み書き動作に伴い、高速
な符号化及び復号化が可能なものであること。

【０００６】（３）符号構成に当たって、符号の冗長
度はできるだけ小さいこと。

【０００７】上記のような実用的な観点から、今日ま
で、１ビット誤りを訂正し、かつ、２ビット誤りを検出
するＳＥＣ−ＤＥＤ符号が広く採用されている。

【０００８】一層の高信頼度を狙いとして、２ビット誤
りを訂正するＤＥＣ符号が応用されている。特に、メモ
リパッケージ単位、或いは複数ビット出力記憶素子単位
の誤り検出／訂正を目的としたバイト誤り検出／訂正符
号が重要である。このようなバイト単位でデータを扱う
装置を具体的に実用化する観点から言えば、単一バイト
誤りを訂正するだけでなく、２バイト誤り検出能力の高
いＳｂＥＣ−ＤｂＥＤ符号が要求される。

【０００９】電気的書替え可能な不揮発性半導体記憶装
置（ＥＥＰＲＯＭ）では、半導体基板上に積層形成され
た電荷蓄積層及び制御ゲートからなるメモリセルを用い
て、電荷蓄積層に蓄えられた複数の電荷量の大きさを離
散的に設定する（すなわち、制御ゲートから見た複数の
しきい電圧Ｖｔを離散的に設定する）ことによって、複
数の情報を記憶することができる。

【００１０】また、単位面積当たり格納できるデータ量
を増やすために、多値記憶の方法が考えられている。例
えば、３値セルを２個のセルで３ビットとする多値ＲＯ
Ｍが知られている。

【００１１】多値メモリは、３つ以上の異なる電圧Ｖｔ
分布をとることが可能なメモリセルによって構成され
る。電荷蓄積層に蓄えられた電荷量の大きさが０である
時の電圧Ｖｔを中性電圧Ｖｔ₀とすれば、長時間放置後
に、メモリセルに書き込まれた情報を示すしきい電圧Ｖ
ｔの分布が、中性電圧Ｖｔ₀を含むような電圧分布に変
わる場合がある。

【００１２】そのため、多値メモリに対する誤り訂正方
法が考えられている。

【００１３】例えば、（１）多値ダイナミック型半導体メモリの場合には、
１ソフトエラーで１セルデータは完全に破壊されるの
で、１セル当たりのビット数が救済できる訂正符号が必
要である。

【００１４】（２）フラッシュメモリの場合には、読
み出された多値データと書き込まれた多値データとの大
きさは１だけしか変わり得ないので、隣接状態の対応す
る情報が１ビットだけ異なるように対応付けしておけ
ば、状態が隣へ遷移した場合に、パリティ検出ができ
る。

【００１５】３値メモリの場合には、例えば制御ゲート
を共有する隣合うメモリセルで構成されるセル群がその
基本要素である。この場合、１メモリセルは３値を有す
るので、１セル群は３×３＝９値を有する。そのうちの
８値を使うことにより、２セル（すなわち１セル群）当
たり３ビット情報を記憶できる。

【００１６】高集積化可能な３値ＮＡＮＤ型ＥＥＰＲＯ
Ｍの構造とその動作を簡単に述べる。図２４は、ＮＡＮ
Ｄセル構造例を示す断面図であり、ＮＡＮＤセルは、ｐ
基板１１と、浮遊ゲート１４と、制御ゲート１６と、層
間絶縁膜１７と、ビット線１８と、ｎ型拡散層１９とを
有する。

【００１７】複数のメモリセルのうち隣接するメモリセ
ルのソース及びドレインを共有する形で直列接続し、こ
れを一単位としてビット線に接続して、ＮＡＮＤセルを
構成する。メモリセルアレイは、ｐ型基板又はｎ型基板
に形成されたｐ型ウェル内に集積形成される。ＮＡＮＤ
セルのドレイン側は選択ゲートを介してビット線に接続
され、ソース側もドレイン側と同様に選択ゲートを介し
てソース線に接続される。メモリセルの制御ゲートは、
行方向に連続的に配設されてワード線となる。

【００１８】上記の３値ＮＡＮＤ型ＥＥＰＲＯＭの動作
は次の通りである。

【００１９】データの書き込みの動作は、ビット線から
最も離れた位置のメモリセルから順に行われる。選択メ
モリセルの制御ゲートには高電圧Ｖpp（＝２０Ｖ程度）
が印加され、選択メモリセルよりビット線側にあるメモ
リセルの制御ゲート及び選択ゲートに中間電圧Ｖm（＝
１０Ｖ程度）が印加され、ビット線にデータに応じて０
Ｖ、低電圧Ｖdd（＝２Ｖ程度）又は中間電圧が与えられ
る。ビット線に０Ｖ又は低電圧Ｖdd（＝２Ｖ程度）が与
えられた時に、ビット線の電位は選択メモリセルのドレ
インまで伝達されて、ドレインから浮遊ゲートに電子注
入が生じる。これにより、選択メモリセルのしきい電圧
は正方向にシフトする。しかし、ビット線に低電圧Ｖdd
が与えられた時のシフト量はビット線に０Ｖが与えられ
た時のシフト量より小さくなる。ビット線に中間電圧が
与えられた時は電子注入が起こらないので、しきい電圧
は変化しない。

【００２０】データ消去動作は、ＮＡＮＤセル内の全て
のメモリセルに対して同時に行われる。すなわち、全て
の制御ゲート、選択ゲートを０Ｖとし、ビット線及びソ
ース線を浮遊状態として、ｐ型ウェル及びｎ型基板に高
電圧Ｖpp（＝２０Ｖ程度）が印加される。これにより、
全てのメモリセル浮遊ゲートの電子がｐ型ウェルに放出
され、しきい電圧は負方向にシフトする。

【００２１】データ読み出し動作は、２サイクルで行わ
れる。第１のサイクルでは、選択メモリセルの制御ゲー
トを０Ｖ、それ以外のメモリセルの制御ゲート及び選択
ゲートを電源電圧Ｖcc（＝５Ｖ程度）として、選択メモ
リセルで電流が流れるか否かを検出する。第２のサイク
ルでは、選択メモリセルの制御ゲートを低電圧Ｖdd（＝
２Ｖ程度）とし、それ以外のメモリセルの制御ゲート及
び選択ゲートを電源電圧Ｖcc（＝５Ｖ程度）として、選
択メモリセルで電流が流れるか否かを検出する。ここ
で、３つのしきい電圧分布Ｖｔは、それぞれＶｔ＜０
Ｖ、０Ｖ＝＜Ｖｔ＜Ｖdd、Ｖdd＝＜Ｖｔ＜Ｖccである。

【００２２】多値の値を決める物理量（例えば、ＥＥＰ
ＲＯＭのメモリセルのしきい電圧）の大きさを大きい順
に並べた時のｉ番目のデータを多値データ“ｉ”とし
て、読み出された多値データと書き込まれた多値データ
との大きさが１だけ変わる場合を考慮する。その時、読
み出される出力データが書き込まれた入力データと大き
さが２以上異なる場合が存在する。その結果、入出力デ
ータを情報データとする誤り訂正／検出符号として、少
なくともＳｂＥＣ符号が必要となる。更に、信頼度を２
値記憶素子の場合のＳＥＣ−ＤＥＤ符号と同程度にする
には、ＳｂＥＣ−ＤｂＥＤ符号が要求される。しかし、
このＳｂＥＣ−ＤｂＥＤ符号はＳＥＣ−ＤＥＤ符号に比
べ、高い冗長度、すなわち複雑な復号化回路を必要とす
る。

【００２３】上記の大きさが２以上異なる場合を簡単に
説明する。

【００２４】表１は、３値セルの状態を”０”、”
１”、”２”とした場合における２つのセルの状態の９
通りの組合せのうち、”２””２”を除いた８通りを用
いて３ビットとする多値メモリの情報と状態の対応関係
を表す。３ビット情報と状態の組合せは、隣合う２つが
１ビットだけ、又は、大きさ”１”だけ、それぞれ異な
るように並べられて対応している。この時、状態が大き
さ”１”だけ変わり得る場合を想定すると、状態の組合
せでは入出力データ”４”に対応する状態”１””１”
は、”１””２”、”１””０”、”０””１”及び”
２””１”の４通りに変わり得るのに対して、３ビット
情報の方は３ビットのうち１ビット異なる３通り（すな
わち、入出力データ”３”、”５”及び”７”）にしか
変わらない。従って、このような誤りのある場合に、情
報ビットを訂正しようとすると、２ビット訂正可能な誤
り訂正符号を用いなければならない。

【００２５】また、記憶データのカラム不良等のバースト誤りがある
場合に、正味の誤り訂正／検出能力は低下する。このよ
うなバースト誤りがある場合に、例えばバースト誤りの
あるアドレス以外の１つの記憶データに誤りがある時に
これらを訂正したければ、少なくとも２ビット誤り訂正
符号を適用しなければならない。

【００２６】例えば、電気的書替え可能な不揮発性半導
体記憶装置（ＥＥＰＲＯＭ）では、特有なカラム不良が
生ずることがある。このカラム不良は、ビット線にリー
クがある場合、或いはブロック内の共通カラム中のメモ
リセルが過剰書き込み又は過剰消去された場合に起こ
る。このようなカラム不良がある場合に、更に別のカラ
ムアドレスのメモリセルに誤りがある時には、ＳｂＥＣ
符号などの単一ｂビットバイト誤り訂正符号によって誤
りが訂正できず、例えば二重ｂビットバイト誤り訂正符
号が必要である。しかし、この符号はＳｂＥＣ符号に比
べ、高い冗長度、すなわち複雑な復号化回路を必要とす
る。

【００２７】

【発明が解決しようとする課題】上記のように従来の記
憶システムは、下記のような問題を有する。

【００２８】多値の値を決める物理量の大きさを大きい
順に並べた時のｉ番目のデータを多値データ“ｉ”とし
て、読み出された多値データと書き込まれた多値データ
との大きさが１だけ変わる場合に、読み出される出力デ
ータが書き込まれた入力データと大きさが２以上異なる
場合が存在する。その結果、入出力データを情報データ
とする誤り訂正／検出符号として、少なくともＳｂＥＣ
符号が必要である。更に、信頼度を２値記憶素子の場合
のＳＥＣ−ＤＥＤ符号と同程度にするには、ＳｂＥＣ−
ＤｂＥＤ符号が要求される。しかし、このＳｂＥＣ−Ｄ
ｂＥＤ符号はＳＥＣ−ＤＥＤ符号に比べ、高い冗長度、
すなわち複雑な復号化回路を必要とする。

【００２９】ＥＥＰＲＯＭは、特有なカラム不良が生ず
ることがあり、このようなカラム不良がある場合に更に
別のカラムアドレスのメモリセルに誤りがある時に、Ｓ
ｂＥＣ符号などの単一ｂビットバイト誤り訂正符号によ
っては訂正できず、例えば二重ｂビットバイト誤り訂正
符号が必要である。この符号はＳｂＥＣ符号に比べ、高
い冗長度、すなわち複雑な復号化回路を必要とする。

【００３０】本発明の目的は、多値の値を決める物理量
の大きさを大きい順に並べた時のｉ番目のデータを多値
データ“ｉ”として、読み出された多値データと書き込
まれた多値データとの大きさが１しか変わらない場合に
適した誤り検出／訂正手段を用いることによって、比較
的低い冗長度、すなわち簡単な復号化回路を用いること
及び２ビット誤り検出を完全に行い得る記憶システムを
提供することである。

【００３１】本発明の他の目的は、バースト誤りが生じ
て１符号語中に２ビット誤りが発生した場合でも、１ビ
ット誤りを訂正し、更に、２ビット誤りを検出する符号
を用いて２ビット誤りを訂正する可能性を有する記憶シ
ステムを提供することである。

【００３２】

【課題を解決するための手段】本発明の第１の局面に係
る記憶システムは、それぞれがデータ"０"、"１"、・・
・、"ｎ−１"に対応するｎ値の記憶状態のいずれか１つ
の状態を記憶する複数の記憶素子を有し、ｎ値情報デー
タを記憶する情報データ記憶手段と、検査データを記憶
する検査データ記憶手段とを備えた記憶手段と、前記ｎ
値情報データから中間バイナリ・コードに変換する変換
手段と、前記中間バイナリ・コードと前記検査データと
に基づいて前記中間バイナリ・コードの誤りを検出し、
訂正する検出／訂正手段とを具備することを特徴とす
る。また、また、上記のｎ値の記憶は、複数の記憶素子
の組み合わせにより行われるようにしている。

【００３３】本発明の第１の局面に係る記憶システムの
望ましい実施態様には、次のものがある。なお、下記の
実施態様はそれぞれ独立に適用しても良いし、適宜組み
合わせて適用しても良い。

【００３４】（１）情報データ記憶手段が、記憶すべ
きデータに対応するバイナリ・コードを用いて、誤り検
出データ／訂正データ記憶手段の記憶素子に記憶すべき
データに対応する中間バイナリ・コードを発生させる手
段と、中間バイナリ・コードに基づいて、記憶素子にｎ
値記憶させる書き込み手段を備えたこと。

【００３５】（２）記憶素子の記憶データを、１ビッ
トが“０”と“１”で構成される複数ビットのバイナリ
・コードに変換して、情報データと誤り検出データ又は
誤り訂正データから誤りを検出又は訂正し、バイナリ・
コードから複数の記憶素子のデータの組み合わせで表さ
れるデータ・コードを出力すること。

【００３６】（３）（２）において、データ・コード
から変換された情報データ記憶手段の記憶素子が記憶す
べきデータに対応するバイナリ・コードから、誤り検出
データ／訂正データ記憶手段の記憶素子に記憶すべきデ
ータに対応するバイナリ・コードを発生させ、このバイ
ナリ・コードに基づいて、記憶素子にｎ値記憶させる書
き込み手段を備えたこと。

【００３７】（４）記憶素子のデータ“ｉ”（ｉ＝
０、１、…、ｎ−２）に対応するバイナリ・コードとデ
ータ“ｉ＋１”に対応するバイナリ・コードは、バイナ
リ・コード中の１ビットのみ異なるようにされ、且つ記
憶素子のデータ“ｉ”（ｉ＝１、…、ｎ−１）に対応す
る前記バイナリ・コードとデータ“ｉ−１”に対応する
バイナリ・コードは、バイナリ・コード中の１ビットの
み異なるようにされること。

【００３８】（５）記憶素子は蓄えられた電荷量でｎ
値記憶し、電荷量の大きさの順に、データ“０”、
“１”、…、“ｎ−１”が対応していること。

【００３９】（６）記憶システムは不揮発性半導体記
憶システムであり、記憶素子は半導体層上に電荷蓄積層
と制御ゲートが積層形成され構成されたメモリセルであ
ること。

【００４０】（７）前記記憶素子の記憶状態の遷移は
１以下であること。

【００４１】（８）前記記憶手段は、Ｎ値（Ｎは３以
上の整数）かつＭ個（Ｍは２以上の整数）の記憶素子の
組合せで、ｎ＜２^Mの関係を有するｎビット（２ⁿ＜Ｎ
^M＜２ ⁿ⁺¹）情報を記憶すること。

【００４２】多値の値を決める物理量の大きさを大きい
順に並べた時のｉ番目のデータを多値データ“ｉ”とし
て、読み出された多値データと書き込まれた多値データ
との大きさが１しか変わらない場合に、多値データの大
きさが１だけ異なるとき対応するコードが１ビット異な
る（すなわちハミング距離１となる）ような中間バイナ
リ・コードを導入することによって、１ビット誤り訂正
符号の適用が可能となる。これにより、比較的低い冗長
度、すなわち簡単な復号化回路を用いることができ、更
に２ビット誤り検出能力を持つ２ビット誤り検出符号に
拡張することによって２ビット誤り検出を完全に行うこ
とができる。

【００４３】例えば、電気的書替え可能な不揮発性半導
体記憶装置（ＥＥＰＲＯＭ）では、図２５に示すよう
に、半導体基板（ｎ基板１１′上のｐウェル１１）上に
積層形成された電荷蓄積層１４及び制御ゲート１６から
なるメモリセルを用いて、電荷蓄積層１４に蓄えられた
電荷量の大きさを離散的にすることによって、すなわち
制御ゲート１６から見たしきい電圧Ｖｔを離散的にする
ことによって、情報を記憶することができる。多値メモ
リは、このＶｔ分布を３つ以上持たせたメモリセルによ
って構成される。

【００４４】図２６は、３値メモリの場合のセルのしき
い電圧レベルと多値“０”、“１”、“２”の対応例を
示す。電荷蓄積層に蓄えられた電荷量の大きさが０であ
る時の電圧Ｖｔを中性電圧Ｖｔ₀と呼び、この中性電圧
Ｖｔ₀が“１”の電圧Ｖｔ分布内であれば、メモリセル
に書き込まれた情報は、長時間放置後中性電圧Ｖｔ₀を
含むＶｔ分布の対応する情報に変わってしまうことがあ
る。この場合の情報の誤りの大きさは、高々“１”であ
る。すなわち、情報の誤りは、“０”と“１”の間又は
“１”と“２”の間のみに起こる。

【００４５】図２７及び図２８は、それぞれＮＯＲ型Ｅ
ＥＰＲＯＭ、ＮＡＮＤ型ＥＥＰＲＯＭのセルアレイ部分
を示す図である。３値メモリでは、例えば制御ゲートを
共有した隣合うメモリセルで構成されるセル群をその基
本要素とする。１メモリセルは３値を有するので、１セ
ル群は９値を有する。そのうちの８値を使って、２セル
当たり３ビットの情報を記憶できる。

【００４６】３値データと中間バイナリ・コードとの対
応関係を、例えば、表２のように多値データが大きさ１
だけ異なる時に対応するバイナリ・コードがハミング距
離１となるようにすることによって、誤りは１ビット誤
り訂正符号の適用によって訂正できる。

【００４７】表２３値データバイナリ・データ “０” ０１ “１” ００ “２” １０更に、４値、５値、８値の場合も同様に、多値データと
バイナリ・コードの対応関係を、例えば下記の表３、表
４、表５のようにすることによって達成できる。

【００４８】表３４値データバイナリ・データ “０” ００ “１” ０１ “２” １１ “３” １０表４５値データバイナリ・データ “０” ０００ “１” ００１ “２” ０１１ “３” １１１ “４” １１０表５８値データバイナリ・データ “０” ０００ “１” ００１ “２” ０１１ “３” ０１０ “４” １１０ “５” １００ “６” １０１ “７” １１１本発明の第２の局面に係る記憶システムは、複数の記憶
素子に情報データと検査データとを記憶する記憶手段
と、前記情報データと前記検査データとに基づいて前記
情報データの誤りを検出するための誤り検出手段と、前
記情報データと前記検査データとに基づいて前記情報デ
ータの誤りを修正する誤り修正手段と、バースト破壊が
前記複数の記憶素子に記憶されたデータに発生する位置
を検出するバースト破壊位置検出手段と、バースト破壊
が発生したデータを変更するデータ変更手段とを具備す
ることを特徴とする。

【００４９】本発明の第２の局面に係る他の記憶システ
ムは、情報データと検査データとを含むデータを複数の
記憶素子に記憶する記憶手段と、前記複数の記憶素子で
発生するバースト破壊の位置を検出するバースト破壊位
置検出手段と、バースト破壊が発生したデータを変更す
るデータ変更手段と、前記情報データと前記検査データ
との関係に基づいて、前記データ変更手段によって変更
されたデータの誤りを検出するための誤り検出手段と、
前記情報データと前記検査データとの関係に基づいて、
データ変更手段によって変更されたデータの前記誤りを
修正するための誤り修正手段とを具備することを特徴と
する。第２の局面に係る記憶システムにおいて、下記の
ような実施態様が好ましい。なお、下記の実施態様はそ
れぞれ独立に適用しても良いし、適宜組み合わせて適用
しても良い。

【００５０】（１）考え得る全てバースト破壊位置の
データを用いて、前記データ再設定手段と前記誤り検出
／訂正手段を繰り返し用いながら誤り検出又は訂正を行
うこと。

【００５１】（２）すべての可能なデータパターンが
十分に試されるまでデータを変更するための反復手段を
更に具備すること。

【００５２】（３）複数のバースト破壊が所定の数の
ビット誤りよりも大きいとき、ビット誤りの数がビット
誤りの所定の数よりも大きいとき、又は、修正可能な誤
りの数が修正可能な誤りの所定の数よりも大きいとき
に、読み出しデータが誤りを含むことを表す誤りフラッ
グを出力するための誤りフラッグ出力手段を更に具備す
ること。

【００５３】（４）前記複数の記憶素子のそれぞれは
Ｎ値（Ｎは１以上の整数である）の１つの値を記憶する
こと。

【００５４】（５）前記Ｎ値の１つが帯電量の大きさ
によって与えられること。

【００５５】（６）前記複数の記憶素子のそれぞれ
は、半導体層上に電荷蓄積層とコントロールゲートを積
層して形成される不揮発性メモリセルを含むこと。

【００５６】本発明の第２の局面に係る記憶システムに
よれば、電気的書替え可能な不揮発性半導体記憶装置
（ＥＥＰＲＯＭ）において、固有なカラム不良等のバー
スト誤りが生じ、その結果１符号語中に２ビット誤りが
発生しても、１ビット誤りを訂正し、２ビット誤りを検
出する符号を用いて２ビット誤りを訂正する可能性を持
たせることができる。

【００５７】

【発明の実施の形態】図面を参照して本発明の実施の形
態を説明する。

【００５８】図１は、本発明の第１実施形態に係る記憶
システムの概略構成図である。第１実施形態の記憶シス
テムは、データ変換器１０と、検査データ演算器２０
と、セルアレイ３０と、誤り検出器４０と、誤り訂正器
５０と、データ逆変換器６０とを具備する。

【００５９】データの書き込みは、次のように行われ
る。

【００６０】データ変換器１０は、書き込みデータであ
る入力データＤ１０を、多値の値を決める物理量の大き
さを大きい順に並べた時のｉ番目のデータを多値データ
“ｉ”として、読み出された多値データと書き込まれた
多値データとの大きさが１だけ異なる場合にハミング距
離１となるようなバイナリ・コードに変換する。その
後、検査データ演算器２０は、バイナリ・コードから検
査データＤ３０を生成する。この時、データ変換器１０
で変換されたバイナリ・コードを情報データＤ２０とし
て、情報データＤ２０と検査データＤ３０とが、書込デ
ータＤ４０として、書込データＤ４０がセルアレイ３０
に書き込まれる。

【００６１】データの読み出しは、次のように行われ
る。

【００６２】セルアレイ３０から読み出された読出デー
タＤ５０は、誤り検出器４０と誤り訂正器５０に入力さ
れる。セルアレイ３０から読み出されたデータに誤りが
あった時に、誤り検出器４０は、誤りの数が許容能力の
範囲であれば誤りを検出して、検出した誤りの位置を誤
り訂正器５０に出力する。誤り訂正器５０は、誤り検出
器４０で検出された誤りの数が許容能力の範囲であれ
ば、セルアレイ３０から読み出された読出データＤ５０
の誤りを訂正する。この時、誤り訂正器５０の出力はバ
イナリ・コードの多値情報データである。データ逆変換
器６０は、この情報データを、セルアレイ３０からの読
み出しデータである出力データＤ６０に逆変換して出力
する。

【００６３】上記のように第１実施形態によれば、多値
の値を決める物理量の大きさを大きい順に並べた時のｉ
番目のデータを多値データ“ｉ”として、読み出された
多値データと書き込まれた多値データとの大きさが１し
か変わらないことを前提として、多値の情報データをバ
イナリ・コードに変換し、多値データとバイナリ・コー
ドの対応を多値データの大きさが１だけ異なる時にハミ
ング距離１になるバイナリ・コードに変換する。このた
め、１ビット誤り訂正符号の適用が可能となり、比較的
低い冗長度、すなわち簡単な復号化回路を用いることが
できる。更に、２ビット誤り検出能力を持つ２ビット誤
り検出符号に拡張することによって２ビット誤り検出を
完全に行うことができる。

【００６４】図２は、本発明の第２実施形態に係る記憶
システムの概略構成図である。図２において、図１と同
一部分には同一符号を付して、その詳しい説明は省略す
る。第２実施形態は、第１実施形態における各構成要素
が、ＣＰＵ１００とＥＥＰＲＯＭ２００のいずれに含ま
れるかを示す。

【００６５】第２実施形態において、ＣＰＵ１００は、
データ変換器１０と、検査データ演算器２０と、誤り訂
正器５０と、誤り検出器４０と、データ逆変換器６０
と、を有し、ＥＥＰＲＯＭ２００はセルアレイ３０のみ
を有する。本第２実施形態では、ＣＰＵ１００とＥＥＰ
ＲＯＭ２００とでやりとりされるデータはバイナリ・コ
ードである。

【００６６】図３は、本発明の第３実施形態に係る記憶
システムの概略構成図である。図３において、図１と同
一部分には同一符号を付して、その詳しい説明は省略す
る。

【００６７】第３実施形態は、第２実施形態において、
ＥＥＰＲＯＭ２００が、ＣＰＵ１００と同様に、データ
変換器１０と、データ逆変換器６０とを有する構成であ
り、この場合には、ＣＰＵ１００とＥＥＰＲＯＭ２００
とでやりとりされるデータはバイナリ・コードでなく、
通常の情報データである。但し、第３実施形態の場合に
は、読出データＤ５０に誤りが生じ、使用されないバイ
ナリ・コードに変わった時に、その誤りを検出して、Ｅ
ＥＰＲＯＭ２００の外部に出力するために（例えばＥＥ
ＰＲＯＭ２００の出力バッファを高いインピーダンス状
態にするために）、ＥＥＰＲＯＭ２００内に禁止データ
検出器７０が設けられる。

【００６８】図４は、本発明の第４実施形態に係る記憶
システムの概略構成図である。図４において、図１と同
一部分には同一符号を付して、その詳しい説明は省略す
る。

【００６９】第４実施形態は、本発明の第１実施形態に
おけるデータ変換器１０とデータ逆変換器６０を一体化
したもので、基本的な動作は本発明の第１実施形態と同
様である。但し、本実施形態は２ⁿ値（ｎは２以上の整
数）の場合に限定される。

【００７０】書き込みは、次のように行われる。

【００７１】入出力データ−多値データ変換器８０は、
書き込みデータである入力データＤ１０を、多値の値を
決める物理量の大きさを大きい順に並べた時のｉ番目の
データを多値データ“ｉ”として、読み出された多値デ
ータと書き込まれた多値データとの大きさが１しか変わ
らないことを前提として、多値の情報データをバイナリ
・コードに変換し、多値データとバイナリ・コードの対
応を多値データの大きさが１だけ異なる時にハミング距
離１になるバイナリ・コードに変換する。その後、検査
データ演算器２０は、バイナリ・コードから検査データ
Ｄ３０を生成する。この時、データ変換器１０で変換さ
れたバイナリ・コードを情報データＤ２０として、情報
データＤ２０と検査データＤ３０とが書込データＤ４０
として、書込データＤ４０がセルアレイ３０に書き込ま
れる。

【００７２】データの読み出しは、次のように行われ
る。

【００７３】セルアレイ３０から読み出された読出デー
タＤ５０は、誤り検出器４０と誤り訂正器５０に導入さ
れる。セルアレイ３０から読み出されたデータに誤りが
あった時に、誤り検出器４０は、誤りの数が許容能力の
範囲であれば誤りを検出して、検出した誤りのビット位
置情報を誤り訂正器５０に出力する。誤り訂正器５０
は、誤り検出器４０で検出された誤りの数が許容能力の
範囲であれば、セルアレイ３０から読み出された読出デ
ータＤ５０の誤りを訂正する。誤り訂正器５０の出力は
バイナリ・コードの多値情報データである。入出力デー
タ−多値データ変換器８０は、この情報データを、読み
出しデータである出力データＤ６０に逆変換して出力す
る。

【００７４】図５は、本発明の第５実施形態に係る記憶
システムの概略構成図である。図５において、図１と同
一部分には同一符号を付して、その詳しい説明は省略す
る。

【００７５】第５実施形態は、本発明の第２実施形態に
おいて、ＣＰＵ１００とＥＥＰＲＯＭ２００とでやりと
りされるデータを多元多値データとした構成例を示し、
基本的な動作は本発明の第２実施形態と同様である。

【００７６】書き込み時には、書き込みデータである入
力データＤ１０は、データ変換器１０によって、多値の
値を決める物理量をその大きさ順に並べた時にｉ番目の
ものを多値データ“ｉ”とする時に、多値データが大き
さ１だけ異なる時ハミング距離１となるようなバイナリ
・データに変換される。その後、検査データ演算器２０
は、バイナリ・コードから検査データＤ３０を生成す
る。更に、バイナリ・コードを情報データＤ２０とし、
これらのデータは多元多値データ変換器９０に導入され
る。多元多値データ変換器９０は、入力データを多元多
値データに変換して出力する。

【００７７】上記の構成により、ＣＰＵ１００とＥＥＰ
ＲＯＭ２００でやりとりされるデータは、多元多値デー
タとなる。ＥＥＰＲＯＭ２００に入力された多元多値デ
ータは、書込データＤ４０として、セルアレイ３０に書
き込まれる。

【００７８】読み出し時には、セルアレイ３０から読み
出された多元多値の読出データＤ５０はＣＰＵ１００の
多元多値データ変換器９０に入力される。多元多値デー
タ変換器９０は、入力された多元多値データをバイナリ
・コードに変換する。その後、このデータは誤り検出器
４０と誤り訂正器５０に入力される。セルアレイ３０か
ら読み出されたデータに誤りがあった時に、誤り検出器
４０は、誤りの数が許容能力の範囲であれば誤りを検出
して、検出した誤りの位置情報を誤り訂正器５０に出力
する。誤り訂正器５０は、誤り検出器４０で検出された
誤りの数が許容能力の範囲であれば、セルアレイ３０か
ら読み出された読出データＤ５０の誤りを訂正する。誤
り訂正器５０の出力はバイナリ・コードの多値情報デー
タである。データ逆変換器６０は、この情報データを、
読み出しデータである出力データＤ６０に逆変換して出
力する。

【００７９】第６実施形態は、２つの３値メモリセルの
状態の９通りの組合せのうち、８通りを用いて３ビット
とする多値メモリを使った多値記憶システムの誤り訂正
検出の具体例を示す。上記各実施形態は、記憶情報をバ
イナリ・コード（中間バイナリ・コードを含む）へ変換
の後に、誤り訂正を行う実施形態を示したが、第６実施
形態は、上記各実施形態において、バイナリ・コードと
して、中間バイナリ・コードを用いて誤り訂正を行う具
体的な実施形態を下記に示す。

【００８０】図６は、３値セルのしきい電圧Ｖｔの分布
（”０”、”１”及び”２”）が、それぞれ中間バイナ
リ・コード００、０１及び１１に対応する示す。図６に
おいて、各分布のしきい電圧Ｖｔは、それぞれＶｔ＝＜
−１Ｖ、０Ｖ＝＜Ｖｔ＝＜１Ｖ、２Ｖ＝＜Ｖｔ＝＜３Ｖ
である。組み合わされる２つのメモリセルであるセル１
とセル２の中間バイナリ・コードの８通りの組合せを中
間バイナリ・コードと呼ぶことにし、入出力データとそ
れぞれに対応する８ビットの中間バイナリ・コードの関
係を、表６のようにする。表６から、状態が大きさ”
１”だけ変わり得る場合に、３ビット情報でなく、セル
の情報から変換される中間バイナリ・コードに対して誤
り訂正を行うことによって、１ビット誤り訂正符号が導
入できることがわかる。

【００８１】表６入出力データ３ビット情報中間バイナリ・コード ”０” ０００ ”００””００” ”１” ００１ ”００””０１” ”２” ０１１ ”００””１１” ”３” １００ ”０１””００” ”４” １０１ ”０１””０１” ”５” １１１ ”０１””１１” ”６” ０１０ ”１１””００” ”７” １１０ ”１１””０１” 図７は、２１ビットの中間バイナリ・コードの１ビット
誤りを訂正し、６ビットの検査ビットを合わせた２７ビ
ット中の２ビット誤りを検出する誤り訂正検出のための
検査行列である。

【００８２】図８は、情報データの中間バイナリ・コー
ドへの変換とその逆変換を行うデータ変換回路１１０の
回路図である。信号ＷＥは書き込み時にハイ、、信号Ｒ
Ｅは読み出し時にハイになる。図８（ａ）において、バ
ーのついた信号（例えば、／ＷＥ）は、その反転信号を
示す。このデータ変換回路１１０により、書き込み時に
は情報データから中間バイナリ・コードへ変換が行わ
れ、読み出し時には中間バイナリ・コードから情報デー
タへの逆変換が行われる。１６ビットの情報データＩＯ
_l（ｌ＝１〜１５）の１５ビット分のデータは、図８
（ａ）に示すように３ビット毎に４ビットの中間バイナ
リ・コードＩＯＯ_k（ｋ＝１〜２０）に変換される。残
りの情報データＩＯ₁₆は、図８（ｂ）のようにそのまま
ＩＯＯ₂₁に変換される。そして、１６ビット情報そのも
のでなく、データ変換回路１１０によって変換された中
間バイナリ・コードＩＯＯの２１ビットのデータが、誤
り訂正符号の情報データとして扱われる。

【００８３】上記のデータ変換回路１１０と、ＥＥＰＲ
ＯＭ２００のデータ入出力ピンであるＩＯパッド１２０
と、ＩＯバッファ１３０と、誤り訂正検出回路（ＥＣ
Ｃ）１４０と、書込／読出回路１５０との接続関係を図
９に示す。

【００８４】図９（ａ）では、データ変換回路１１０が
ＣＰＵ１００側にあり、ＥＥＰＲＯＭ２００は１６ビッ
トの中間バイナリ・コードを入力する。図９（ｂ）で
は、ＥＥＰＲＯＭ２００が、データ変換回路１１０と、
ＥＣＣ１４０と、読み書き回路１５９とを有し、ＥＥＰ
ＲＯＭ２００は１６ビットの情報データを入出力する。
図９（ｃ）では、ＣＰＵ１００がＥＣＣ１４０を有し、
ＥＥＰＲＯＭ２００は、２１ビットの中間バイナリ・コ
ードと６ビットの検査ビットを入出力する。

【００８５】図１０〜図１２は、１６ビットの中間バイ
ナリ・コードの１ビット誤りを訂正し、６ビットの検査
ビットを合わせた２２ビット中の２ビット誤りを検出す
るＥＣＣ１４０の構成例を示す図である。このＥＣＣ１
４０による誤り検出及び訂正は、図７の検査行列を用い
て実現される。図１０（ａ）の回路によって、書き込み
時に書き込み情報データＩ_k（ｋ＝１〜２１）は、入力
Ｏ_kとされる。図１０（ｂ）の回路は、書き込み時に検
査データを発生させ、読み出し時にシンドロームを発生
させる回路である。この回路は６組あり、入力Ａ（ｉ）
及び入力Ｂ（ｉ）は、それぞれ表７及び表８で与えられ
る。

【００８６】表７ｉ＝１ｉ＝２ｉ＝３ｉ＝４ｉ＝５ｉ＝６Ａ１（ｉ）Ｉ_{1 Ｉ1 Ｉ1 Ｉ2 Ｉ3 Ｉ4} Ａ２（ｉ）Ｉ_{5 Ｉ2 Ｉ2 Ｉ3 Ｉ4 Ｉ5} Ａ３（ｉ）Ｉ6 _Ｉ6 _{Ｉ3 Ｉ4 Ｉ5 Ｉ}6 Ａ４（ｉ）Ｉ_{7 Ｉ8 Ｉ9 Ｉ7 Ｉ7 Ｉ8} Ａ５（ｉ）Ｉ_{9 Ｉ10 Ｉ11 Ｉ10 Ｉ8 Ｉ9} Ａ６（ｉ）Ｉ_{10 Ｉ11 Ｉ12 Ｉ12 Ｉ11 Ｉ12} Ａ７（ｉ）Ｉ_{13 Ｉ14 Ｉ13 Ｉ13 Ｉ14 Ｉ15} Ａ８（ｉ）Ｉ_{16 Ｉ17 Ｉ15 Ｉ14 Ｉ15 Ｉ16} Ａ９（ｉ）Ｉ_{17 Ｉ18 Ｉ18 Ｉ16 Ｉ17 Ｉ18} Ａ１０（ｉ）Ｉ_{19 Ｉ19 Ｉ19 Ｉ19 Ｉ19 Ｉ20} Ａ１１（ｉ）Ｉ_{20 Ｉ20 Ｉ20 Ｉ20 Ｉ21 Ｉ21} Ａ１２（ｉ）Ｉ_{21 Ｉ21 Ｉ21} ０００表８ｉ＝１ｉ＝２ｉ＝３ｉ＝４ｉ＝５ｉ＝６Ｂ１（ｉ）Ｏ₁ Ｏ₁ Ｏ₁ Ｏ₂ Ｏ₃ Ｏ₄ Ｂ２（ｉ）Ｏ₅ Ｏ₂ Ｏ₂ Ｏ₃ Ｏ₄ Ｏ₅ Ｂ３（ｉ）Ｏ6 Ｏ6 Ｏ₃ Ｏ₄ Ｏ₅ Ｏ6 Ｂ４（ｉ）Ｏ₇ Ｏ₈ Ｏ₉ Ｏ₇ Ｏ₇ Ｏ₈ Ｂ５（ｉ）Ｏ₉ Ｏ₁₀ Ｏ₁₁ Ｏ₁₀ Ｏ₈ Ｏ₉ Ｂ６（ｉ）Ｏ₁₀ Ｏ₁₁ Ｏ₁₂ Ｏ₁₂ Ｏ₁₁ Ｏ₁₂ Ｂ７（ｉ）Ｏ₁₃ Ｏ₁₄ Ｏ₁₃ Ｏ₁₃ Ｏ₁₄ Ｏ₁₅ Ｂ８（ｉ）Ｏ₁₆ Ｏ₁₇ Ｏ₁₅ Ｏ₁₄ Ｏ₁₅ Ｏ₁₆ Ｂ９（ｉ）Ｏ₁₇ Ｏ₁₈ Ｏ₁₈ Ｏ₁₆ Ｏ₁₇ Ｏ₁₈ Ｂ１０（ｉ）Ｏ₁₉ Ｏ₁₉ Ｏ₁₉ Ｏ₁₉ Ｏ₁₉ Ｏ₂₀ Ｂ１１（ｉ）Ｏ₂₀ Ｏ₂₀ Ｏ₂₀ Ｏ₂₀ Ｏ₂₁ Ｏ₂₁ Ｂ１２（ｉ）Ｏ₂₁ Ｏ₂₁ Ｏ₂₁ ０００図１１は、誤り訂正／検出回路の構成例を示す図であ
る。図１１に示す誤り訂正回路は、読み出し時にシンド
ロームが図７のパターンで誤りビットを知らせる信号Ｃ
ＲＣＴ_kがハイになる場合に読み出し情報データＩ_kを
反転させて、誤り訂正を行い、出力Ｏ_kを出力する。さ
もなければ、この誤り訂正回路は、読み出し情報データ
Ｉ_kをそのまま出力Ｏ_kとする。

【００８７】図１２の回路は、シンドロームＳ_i（ｉ＝
１〜６）のうち１つでも１（ハイ）となる場合に信号Ｅ
ＲＤＥＴを１として、誤りがあったことを知らせる回路
である。この時、１となるシンドロームの数が偶数であ
るとき、信号ＥＶＥＮＥＲが１となり、偶数個の誤りが
発生したことを知らせる。また、誤りが発生したが、誤
りの訂正はされなかった場合には、信号ＮＯＴＣＲＣＴ
が１となる。

【００８８】図１３は、Ｉ、Ｐと書込／読出回路１５０
とビット線との接続関係を示し、図１４及び図１５は、
それぞれ２入力及び１入力書込／読出回路１５０を表
す。図１６は、カラムデコーダを示す。

【００８９】図１３において、Ｉ₁とＩ₂は同一の書込
／読出回路１５０ａに入出力され、それを介して１ビッ
ト線に接続される。図１３に示すように、図１４に示さ
れる２入力書込／読出回路１５０ａは、２０個のＩに対
して１０個設けられる。Ｉ₂₁とＰ_i（ｉ＝１〜６）はそ
れぞれ図１５に示す１入力書込／読出回路１５０ｂに入
出力され、それを介して１ビット線に接続される。従っ
て、図１５に示される１入力書込／読出回路１５０ｂは
７個設けられる。図１６は、カラムデコーダであり、信
号ＣＳＬn は選択されたアドレスに対してハイ、非選択
のアドレスに対してローとなる。

【００９０】図１７〜図２０を用いて、図１３〜図１６
に示す回路の各制御信号とデータのタイミングを説明す
る。

【００９１】はじめに、書き込み時の動作を説明する。

【００９２】図１７は、書き込みデータの入力時のタイ
ミングを示す図である。

【００９３】書き込み信号ＷＥがハイになり、書き込み
情報データがＩＯ_l（ｌ＝１〜１６）に出力されると、
データ変換回路１１０が、書き込み中間バイナリ・コー
ドＩＯＯ_k＝ＩＯＩ_k＝Ｏ_k＝Ｉ_k（ｋ＝１〜２１）を
出力する。それと同時に、検査データが発生されて、Ｐ
_i（ｉ＝１〜６）として出力される。これらの書き込み
データＩ_k及びＰ_iは選択されたカラムアドレスの書込
／読出回路１５０に入力される。

【００９４】図１８は、書き込み時における、書込／読
出回路１５０の制御信号とセルの選択ゲートＳＧ１、Ｓ
Ｇ２と制御ゲートＣＧ１〜ＣＧ８のタイミング図であ
る。

【００９５】２入力書込／読出回路１５０ａでは、書き
込みデータが”０”の時、Ｉ_2l、Ｉ _2l-1は共に０である
ので、内部ノードＮ₁及びＮ₂が０にラッチされる。信
号φａ１、φａ２、φｐａ、ＰＢａ及びＶＲＦＹａがロ
ーのままで、ＶＢＨａが８Ｖ、ＶＢＭａが２Ｖ、ＶＢＬ
ａが０Ｖになる。従って、”０”書き込み時には、ビッ
ト線ＢＬには、８Ｖが印加される。書き込みデータが”
１”の時には、Ｎ₁＝１、Ｎ₂＝０、”２”の時、Ｎ₁
＝Ｎ₂＝１がそれぞれラッチされるので、”１”及び”
２”書き込み時にはビット線ＢＬにはそれぞれ２Ｖ及び
０Ｖが印加される。

【００９６】一方、データを書き込むメモリセルがワー
ド線ＣＧ４に接続されている時、ワード線ＣＧ４には２
０Ｖ、それ以外のワード線ＣＧ１〜ＣＧ３、ＣＧ５〜Ｃ
Ｇ８及び選択線ＳＧ２には１０Ｖ、選択線ＳＧ１には０
Ｖがぞれぞれ印加されるので、”０”、”１”、”２”
書き込みのメモリセルには、ゲートとチャネル間にそれ
ぞれＶ_g＝１２Ｖ、１８Ｖ、２０Ｖが印加される。Ｖ_g
＝１２Ｖでは、トンネル電流は流れず、メモリセルのし
きい電圧は変わらない。Ｖ_g＝１８Ｖでは、トンネル電
流が流れ、メモリセルのしきい電圧は正の方向に移動
し、しきい電圧は０Ｖ以上１Ｖ以下になる。Ｖ_g＝２０
Ｖの時はＶ_g＝１８Ｖの時よりもトンネル電流は大き
く、しきい電圧は２Ｖ以上３Ｖ以下になる。

【００９７】上記のようにして、３値の中間バイナリ・
コード００、０１、１１をメモリセルに書き込むことが
できる。一方、１入力書込／読出回路１５０ｂは、２入
力書込／読出回路１５０ａの第２センスアンプを除いた
ものである。書き込み時には、データの”０”、”１”
に応じてそれぞれ８Ｖ、２Ｖが印加される。

【００９８】次に、図１９及び図２０を参照して、読み
出し動作を説明する。

【００９９】２入力書込／読出回路１５０ａでは、読み
出しは、２ステップで行われる。

【０１００】第１のステップでは、”０”か否かの判定
を行う。

【０１０１】はじめにビット線ＢＬを１．８Ｖ、ダミー
ビット線ＢＬＢを１．５Ｖに充電しておく。その後で、
ワード線ＣＧ４以外のワード線ＣＧ１〜ＣＧ３、ＣＧ５
〜ＣＧ８及び選択線ＳＧ１及びＳＧ１を４Ｖにする。読
み出されるデータが”０”ならば、ビット線ＢＬに充電
された電荷は放電され、ビット線の電位は１．５Ｖ以下
になり、そうでなければ、１．８Ｖを保つ。最後に、こ
れらの電圧は、ＱＰ１３、ＱＰ１４、ＱＰ１５、ＱＮ５
７、ＱＮ５８、ＱＮ５９で構成される第１のセンスアン
プに入力され、それらの電位差が増幅される。読み出さ
れるデータが”０”ならば内部ノードＮ₁＝０が、読み
出されるデータが”１”又は”２”ならば内部ノードＮ
₁＝１がラッチされる。

【０１０２】第２のステップでは、”２”か否かの判定
を行う。第２のステップと第１のステップとの唯一の違
いは、読み出すメモリセルのワード線ＣＧ４を２Ｖにす
ることである。今回は、ＱＰ１６、ＱＰ１７、ＱＰ１
８、ＱＮ６２、ＱＮ６３、ＱＮ６４で構成される第２の
センスアンプが使用され、読み出されるデータが”２”
ならば、内部ノードＮ₂＝１が、読み出されるデータ”
０”又は”１”ならば内部ノードＮ₂＝０がラッチされ
る。

【０１０３】上記のようにして、３値の中間バイナリ・
コード００、０１、１１をメモリセルから読み出すこと
ができる。１入力書込／読出回路１５０ｂでは、第１ス
テップのみ活性化し、ビット線電位のロー、ハイがそれ
ぞれ”０”、”１”に対応する。

【０１０４】図２０は、読み出しデータの出力時のタイ
ミングを示す図である。

【０１０５】読み出しデータは選択されたカラムアドレ
スの書込／読出回路１５０からＩ_k（ｋ＝１〜２１）、
Ｐ_i（ｉ＝１〜６）に出力される。これらの２７ビット
データからシンドロームＳｉが計算され、誤りがあれば
訂正して読み出し出力データ（中間バイナリ・コード）
がＯ_k＝ＩＯＩ_k＝ＩＯＯ_k（ｋ＝１〜２１）に出され
る。最後に、読み出しデータＩＯＯ_kは、データの逆変
換によって読み出し情報データＩＯ_l（ｌ＝１〜１６）
とされる。

【０１０６】上記のように、本発明は、情報データをバ
イナリ・コード（中間バイナリ・コードを含む）に変換
した後に、誤り検出及び誤り訂正を行っているので、１
ビット誤り訂正符号を適用できる。

【０１０７】上記の第１〜第６実施形態において、２個
のメモリセルによる３値メモリを考慮したが、Ｎ値メモ
リセルのＭ個の組合せも同様に適用可能である。この場
合には、Ｎ^M個の状態ができるので、この中の２ⁿ（＜
Ｎ^M）個の状態を使用して、ｎビットデータと１対１に
対応させる。

【０１０８】以下、本発明がＮ値メモリセルのＭ個の組
合せに適用できる理由を説明する。

【０１０９】各メモリセルのどの状態にも両端を除き２
つの隣接状態がある。Ｍ個のセルの状態の組合せは、２
^M通りである。

【０１１０】もし、ｎ＜２^Mであれば、状態の組合せが
隣の状態に遷移したときに、対応する情報が必ず１ビッ
ト変わるような状態の組合せと情報との対応関係はな
い。従って、上記の誤りに対して、少なくとも２ビット
誤り訂正符号が必要となる。

【０１１１】一方、２^m＞Ｎ＞２^m-1を満たすｍビット
（ｍ＞＝２）で、Ｎ個の状態を、隣の状態に遷移したと
き対応するｍビット表現（すなわち、中間バイナリ・コ
ード）が必ず１ビットだけ変わるようなＮ状態と中間バ
イナリ・コードと対応関係は必ず存在する。これは、各
セルのどの状態も高々２つの隣の状態があり、１ビット
だけ異なる中間バイナリ・コードはｍ（＞＝２）個ある
ことによる。

【０１１２】従って、誤り検出／訂正は、中間バイナリ
・コードに対して行えば、１ビット誤り訂正符号で充分
である。

【０１１３】図２１は、本発明の第７実施形態に係る記
憶システムの概略構成図である。本実施形態において、
第１実施形態と同じものには同じ符号を付し、詳細な説
明は省略する。

【０１１４】第７実施形態の記憶システムは、情報デー
タ記憶部２１０と、検査データ記憶部２２０と、誤り検
出器４０と、誤り訂正器５０と、バースト破壊位置検出
部１６０と、データ再設定部１７０と、を具備する。情
報データ記憶部２１０は、情報データＤ２０を記憶す
る。検査データ記憶部２２０は、誤り検出データ及び誤
り訂正データを記憶する。バースト破壊位置検出部１６
０は、前記各記憶部の記憶データのバースト破壊位置を
検出する。データ再設定部１７０は、前記バースト破壊
位置検出部１６０によって検出されるバースト破壊位置
のデータを仮定して再設定する。上記の構成において、
第１〜第６実施形態のように、セルアレイ３０が、情報
データ記憶部２１０と、検査データ記憶部２２０とを有
する構成としても良い。

【０１１５】上記のように構成された第７実施形態の係
る記憶システムの動作を図２２を参照して説明する。図
２２は、本発明の第７実施形態における誤り検出／訂正
のアルゴリズムを示すフローチャートである。

【０１１６】各ステップ毎の動作の詳細を説明する前
に、動作の概略を説明する。

【０１１７】記憶されたデータの読み出しが始まると、
カラム不良番地が検索される。カラム不良がなければ情
報データＤ２０と検査データＤ３０が読み出され、これ
らのデータは誤り検出器４０と誤り訂正器５０にそれぞ
れ入力される。誤りがあった時、誤り検出器４０によっ
てその許容能力範囲の数の誤りであれば誤りの検出が行
われ、この時誤り訂正器５０によってその許容能力範囲
の数の誤りであれば誤りの訂正が行われる。誤り数が誤
り検出器４０の許容能力範囲より大きければ、確率的に
誤りの検出を行う。これで読み出しが終了される。

【０１１８】カラム不良が生じた場合には、不良カラム
のアドレスにポインタが立てられる。その後、情報デー
タＤ２０と検査データＤ３０が読み出され、これらのデ
ータは誤り検出器４０に入力される。誤りの数が誤り検
出器４０の許容能力範囲内にあれば、先の実施形態と同
様に誤り検出／訂正が実行される。誤りの数が誤り検出
器４０の許容能力範囲内になければ、不良カラムのアド
レスにあるデータを変更し、このデータを再度誤り検出
器４０に入力する。

【０１１９】誤りの数と誤り検出器４０の検出可能な誤
り数の大小関係に応じて、不良カラムのアドレスにある
データの変更を考えられる全てのパターンに対して行わ
れるまで、上述のアルゴリズムを繰り返す。これらのど
のパターンに対しても誤りの数が誤り検出器４０の許容
能力範囲内にあり、誤りの数が誤り訂正器５０の許容能
力範囲内になければ、誤りがあったことを知らせるエラ
ーフラグを出力する。

【０１２０】図２２示す各ステップの内容を、以下に簡
単に説明する。

【０１２１】読み出し開始する（ステップＳ１）。カラ
ム不良のあるアドレスを検索する（ステップＳ２）。こ
こで、カラム不良の数をｎとする。

【０１２２】ｎが０か否か、すなわちカラム不良がある
か否かを判断し（ステップＳ３）、カラム不良がある時
にはステップＳ１１に進み、カラム不良がない時にはス
テップＳ４に進む。

【０１２３】情報データＤ２０及び検査データＤ３０の
読み出しを行う（ステップＳ４）。そして、誤り検出を
行い、この時誤りの数をｍとする（ステップＳ５）。

【０１２４】ステップＳ５で得られた誤りの数が訂正で
きる誤りの数以下であるか否かを判断し（ステップＳ
６）、誤りの数が訂正できる誤りの数以下である場合に
はステップＳ７に進み、誤りの数が訂正できる誤りの数
以下でない場合にはステップＳ９へ進む。

【０１２５】誤りの数が０であるか否かを判断し（ステ
ップＳ７）、誤りの数が０である場合にはステップＳ１
０に進み、読み出しを終了する（ステップＳ１０）。誤
りの数が０でない場合にはステップＳ８に進み、誤りの
訂正を行う（ステップＳ８）。

【０１２６】ステップＳ６で誤りの数が訂正できる誤り
の数以下でない判断された場合に訂正できない誤りがあ
ったことを知らせるエラーフラグを出力し（ステップＳ
９）、読み出しを終了する（ステップＳ１０）。

【０１２７】ステップＳ３でカラム不良があると判断さ
れたとき、その数が許容するカラム不良の数Ｎ以下であ
るか否かを判断し（ステップＳ１１）、カラム不良の数
が許容するカラム不良の数以下である場合にはステップ
Ｓ１２に進み、その不良カラムのアドレスａi（ｉ＝
１、…、ｎ）を出力し（ステップＳ１２）、そうでない
場合にはステップＳ２０に進み、訂正できない誤りがあ
ったことを知らせるエラーフラグを出力して（ステップ
Ｓ２０）、読み出しを終了する（ステップＳ２１）。

【０１２８】情報データＤ２０及び検査データＤ３０の
読み出しを行い（ステップＳ１３）、次に、誤り検出を
行い、この時誤りの数をｍとする（ステップＳ１４）。

【０１２９】ステップＳ１４で得られた誤りの数が完全
に検出できる誤りの数Ｌ以下であるか否かを判断し（ス
テップＳ１５）、誤りの数が完全に検出できる誤りの数
以下である場合にはステップＳ１６へ進み、更に誤りの
数が訂正できる誤りの数以下であるか否かを判断する
（ステップＳ１６）。ステップＳ１５において、誤りの
数が完全に検出できる誤りの数以下でない場合にはステ
ップＳ１９へ進み、訂正できない誤りがあったことを知
らせるエラーフラグを出力して（ステップＳ１９）、読
み出しを終了する（ステップＳ２１）。

【０１３０】ステップＳ１６において、誤りの数が訂正
できる誤りの数以下である場合にはステップＳ７へ進
み、誤りの数が訂正できる誤りの数以下でない場合には
ステップＳ１７へ進み、不良カラムアドレスのデータを
変更する（ステップＳ１７）。

【０１３１】そして、ステップＳ１７の不良カラムアド
レスのデータ変更を考えられる全ての場合を行ったか否
かを判断し（ステップＳ１８）、不良カラムアドレスの
データ変更を考えられる全ての場合を行ったと判断され
た場合ステップＳ５に進み、そうでない場合にはステッ
プＳ１４に戻る。

【０１３２】上記のフローチャートにおいて、許容する
不良カラムの数Ｎは、望ましくは完全に検出できる誤り
の数Ｌ以下にする。通常は、Ｎ＝Ｌ−Ｍ又はＮ＝１であ
る。

【０１３３】図２３は、第７実施形態における不良例を
示すブロック図である。図中の斜線部は、それが位置す
るメモリセルに誤りが生じたことを示し、その数字はそ
れぞれの誤りの大きさを示している。以下では例とし
て、１ビット誤り訂正２ビット誤り検出符号を適応した
場合を述べる。

【０１３４】ａ行が読み出された場合、誤りは一つもな
いので、そのまま正しく読み出される。

【０１３５】ｂ行又はｄ行が読み出された場合、誤りは
一つだけなので、誤り訂正器５０により訂正される。

【０１３６】ｃ行が読み出された場合、誤りは二つであ
るので、誤り検出器４０により検出される。

【０１３７】ｅ行が読み出された場合、誤りは不良カラ
ム上に一つ、不良カラム外に一つであるので、まず誤り
検出器４０により検出される。その後、不良カラム上の
データは取り得る可能なデータに変換され、もとの書き
込みデータとされる誤りは不良カラム外の一つになる。
ここで、このデータは誤り訂正器５０により訂正され
る。

【０１３８】ｆ行が読み出された場合、誤りは不良カラ
ム上に大きさ２の誤りであるので、誤り検出器４０によ
り検出される。その後、上と同様にこのデータは誤り訂
正器５０により訂正される。

【０１３９】ｇ行が読み出された場合、誤りは不良カラ
ム上に大きさ２の誤りが一つ、不良カラム外に一つであ
る。この場合には、確率的に誤り検出器４０により検出
される。検出された場合は、その後に上と同様にこのデ
ータは誤り訂正器５０により訂正される。

【０１４０】ｈ行が読み出された場合、誤りは不良カラ
ム上に大きさ２の誤りが一つ、不良カラム外に二つ以上
である。この場合は、確率的に誤り検出器４０により検
出されるが、誤りは訂正され得ない。

【０１４１】表９は、３値の場合における情報ビット数
に対する検査ビット数の関係を示すものである。

【０１４２】表９検査データ数情報２元表現多値情報データに２元表現多値データ数データに対し対しデータに対し S2EC-D2ED 適用 S3EC-D3ED適用 SEC-DED 適用 … … … … １６１０（１０）９（６）６（６）３２１２（１２）１２（８）７（７）６４１２（１２）１５（１０）８（８）１２８１４（１４）１５（１０）９（９） … … … … バイナリ・コードにおいて単一２ビットバイト誤り訂正
二重２ビットバイト誤り検出符号を適応する場合、真の
情報データにおいて単一３ビットバイト誤り訂正二重３
ビットバイト誤り検出符号を適応する場合、本発明によ
るバイナリ・コードにおいて１ビット誤り訂正２ビット
誤り検出符号を適応する場合、を示している。表９か
ら、本発明によるバイナリ・コードにおいて１ビット誤
り訂正２ビット誤り検出符号を適応する場合に情報デー
タ数に対する検査データ数を最小にすることが分かる。
なお、表９中の括弧内の数字は、検査データ数に対応す
るメモリセルの数を表す。

【０１４３】本発明は、上記各実施の形態に限ることな
く、その他、実施段階ではその要旨を逸脱しない範囲で
種々の変形を実施し得ることが可能である。さらに、上
記各実施形態には、種々の段階の発明が含まれており、
開示される複数の構成要件における適宜な組合せにより
種々の発明が抽出され得る。

【０１４４】また、例えば各実施形態に示される全構成
要件から幾つかの構成要件が削除されても、発明が解決
しようとする課題の欄で述べた課題が解決でき、発明の
効果で述べられている効果が得られる場合には、この構
成要件が削除された構成が発明として抽出され得る。

【０１４５】

【発明の効果】本発明によれば次のような効果が得られ
る。

【０１４６】上記のように、本発明によれば、多値を決
める物理量をその大きさ順に並べた時にｉ番目のものを
多値データ“ｉ”とするとき、読み出された多値データ
が書き込まれた多値データと高々大きさ１だけ変わり得
る場合、多値データとバイナリ・コードの対応を多値デ
ータ大きさ１だけ異なるとき対応するバイナリ・コード
がハミング距離１となるようにする手段を用いることに
よって、１ビット誤り訂正符号の適用が可能となる。こ
れにより、比較的低い冗長度、すなわち簡単な復号化回
路を用いることができ、更に２ビット誤り検出能力を持
つ２ビット誤り検出符号に拡張することによって２ビッ
ト誤り検出を完全に行うことができる。

【０１４７】また、バースト誤りが生じ、その結果とし
て１符号語中に２ビット誤りが発生しても、１ビット誤
りを訂正し、かつ、２ビット誤りを検出する符号を用い
て２ビット誤りを訂正する可能性を持たせることができ
る。

【図面の簡単な説明】

【図１】本発明の第１実施形態に係る記憶システムの
概略構成図。

【図２】本発明の第２実施形態に係る記憶システムの
概略構成図。

【図３】本発明の第３実施形態に係る記憶システムの
概略構成図。

【図４】本発明の第４実施形態に係る記憶システムの
概略構成図。

【図５】本発明の第５実施形態に係る記憶システムの
概略構成図。

【図６】３値セルのしきい電圧Ｖｔの分布と中間バイ
ナリ・コードとの対応を示す図。

【図７】誤り訂正検出のための検査行列の例を示す
図。

【図８】データ変換回路の回路図例を示す図。

【図９】データ変換回路と、ＩＯパッドと、ＩＯバッ
ファと、誤り訂正検出回路（ＥＣＣ）と、書込／読出回
路との接続関係を示す図。

【図１０】ＥＣＣの構成例を示す図。

【図１１】誤り訂正回路の構成例を示す図。

【図１２】誤り報知回路例を示す図。

【図１３】Ｉ、Ｐと書込／読出回路１５０とビット線
との接続関係を示す図。

【図１４】２入力書込／読出回路例を示す図。

【図１５】１入力書込／読出回路例を示す図。

【図１６】カラムデコーダ例を示す図。

【図１７】書き込みデータの入力時のタイミングを示
す図。

【図１８】書き込み時における、書込／読出回路の制
御信号と、セルの選択ゲートＳＧ１、ＳＧ２と、制御ゲ
ートＣＧ１〜ＣＧ８のタイミング図。

【図１９】読み出し時における、書込／読出回路の制
御信号と、セルの選択ゲートＳＧ１、ＳＧ２と、制御ゲ
ートＣＧ１〜ＣＧ８のタイミング図。

【図２０】読み出しデータの出力時のタイミングを示
す図。

【図２１】本発明の第７実施形態に係る記憶システム
の概略構成図。

【図２２】本発明の第７実施形態における誤り検出／
訂正のアルゴリズムを示すフローチャート。

【図２３】本発明の第７実施形態における不良例を示
すブロック図。

【図２４】ＮＡＮＤセルの断面構造例を示す図。

【図２５】ＥＥＰＲＯＭのメモリセル構造を示す図。

【図２６】３値の場合のメモリセルのしきい電圧と
“０”、“１”、“２”との対応関係を示す図。

【図２７】３値ＮＯＲ型ＥＥＰＲＯＭの回路構成を示
す図。

【図２８】３値ＮＡＮＤ型ＥＥＰＲＯＭの回路構成を
示す図。

【符号の説明】

１０…データ変換器、２０…検査データ演算器、３０…
セルアレイ、１１…ｐ型ウェル、１４…浮遊ゲート（電
荷蓄積層）、１６…制御ゲート、１７…層間絶縁膜、１
８…ビット線、１９…ｎ型拡散層、４０…誤り検出器、
５０…誤り訂正器、６０…データ逆変換器、７０…禁止
データ検出器、８０…入出力データ−多値データ変換
器、９０…多元多値データ変換器、１００…ＣＰＵ、１
１０…データ変換回路、１２０…ＩＯパッド、１３０…
ＩＯバッファ、１４０…ＥＣＣ、１５０…書込／読出回
路、１６０…バースト破壊位置検出部、１７０…データ
再設定部、２００…ＥＥＰＲＯＭ、２１０…情報データ
記憶部、２２０…検査データ記憶部、Ｄ１０…入力デー
タ、Ｄ２０…情報データ、Ｄ３０…検査データ、Ｄ４０
…書込データ、Ｄ５０…読出データ、Ｄ６０…出力デー
タ。

フロントページの続き (72)発明者田中智晴神奈川県川崎市幸区小向東芝町１番地株式会社東芝マイクロエレクトロニクスセンター内Ｆターム(参考） 5B018 GA02 HA35 NA06

Claims

【特許請求の範囲】

【請求項１】複数の記憶素子に情報データと検査デー
タとを記憶する記憶手段と、前記情報データと前記検査データとに基づいて前記情報
データの誤りを検出するための誤り検出手段と、前記情報データと前記検査データとに基づいて前記情報
データの誤りを修正する誤り修正手段と、バースト破壊が前記複数の記憶素子に記憶されたデータ
に発生する位置を検出するバースト破壊位置検出手段
と、バースト破壊が発生したデータを変更するデータ変更手
段とを具備することを特徴とする記憶システム。
【請求項２】すべての可能なデータパターンが十分に
試されるまでデータを変更するための反復手段を更に具
備することを特徴とする請求項１に記載の記憶システ
ム。
【請求項３】情報データと検査データとを含むデータ
を複数の記憶素子に記憶する記憶手段と、前記複数の記憶素子で発生するバースト破壊の位置を検
出するバースト破壊位置検出手段と、バースト破壊が発生したデータを変更するデータ変更手
段と、前記情報データと前記検査データとの関係に基づいて、
前記データ変更手段によって変更されたデータの誤りを
検出するための誤り検出手段と、前記情報データと前記検査データとの関係に基づいて、
前記データ変更手段によって変更されたデータの前記誤
りを修正するための誤り修正手段とを具備することを特
徴とする記憶システム。
【請求項４】複数のバースト破壊が所定の数のビット
誤りよりも大きいとき、ビット誤りの数がビット誤りの
所定の数よりも大きいとき、又は、修正可能な誤りの数
が修正可能な誤りの所定の数よりも大きいときに、読み
出しデータが誤りを含むことを表す誤りフラッグを出力
するための誤りフラッグ出力手段を更に具備することを
特徴とする請求項１又は請求項３に記載の記憶システ
ム。
【請求項５】前記複数の記憶素子のそれぞれはＮ値
（Ｎは１以上の整数である）の１つの値を記憶すること
を特徴とする請求項１又は請求項３に記載の記憶システ
ム。
【請求項６】前記Ｎ値の１つが帯電量の大きさによっ
て与えられることを特徴とする請求項５に記載の記憶シ
ステム。
【請求項７】前記複数の記憶素子のそれぞれは、半導
体層上に電荷蓄積層とコントロールゲートを積層して形
成される不揮発性メモリセルを含むことを特徴とする請
求項６に記載の記憶システム。