JPH0743959B2 - 誤り訂正機能付半導体メモリ - Google Patents
誤り訂正機能付半導体メモリInfo
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- JPH0743959B2 JPH0743959B2 JP59018326A JP1832684A JPH0743959B2 JP H0743959 B2 JPH0743959 B2 JP H0743959B2 JP 59018326 A JP59018326 A JP 59018326A JP 1832684 A JP1832684 A JP 1832684A JP H0743959 B2 JPH0743959 B2 JP H0743959B2
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- JP
- Japan
- Prior art keywords
- circuit
- information
- memory
- data
- memory cells
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/565—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using capacitive charge storage elements
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
- G06F11/1072—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices in multilevel memories
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明は、ソフトエラー対策として誤り訂正機能を設け
たメモリに係り、特に１メモリセルに多値情報を記憶す
るメモリに関する。
たメモリに係り、特に１メモリセルに多値情報を記憶す
るメモリに関する。
キヤパシタンスに蓄積する電荷量によつて情報を記憶す
るメモリセルには、１トランジスタ形メモリセルやCCD
がある。このキヤパシタンスに蓄積する電荷量を３通り
以上にすることによつて１メモリセルに３値以上の情報
を記憶する方式については、例えば文献Lewis M.Terman
et.al.,"CCD Memory using Multilevel Storage",ISSC
C Tech.Dig.Papers,Feb,1981,pp.154−155に述べられて
いる。このような多値記憶を実現する際に問題になるの
は、α線等によつて生ずるソフトエラーである。２値情
報の誤り対策としては、例えば文献Tsuneo Mano et.a
l.,“Submicron VLSI Memory Circuits",ISSCC Tech.Di
g.Papers,Feb.1983,pp234−235に述べられているように
検査ビツトを設けて誤り訂正を行う方式がある。しか
し、多値記憶の場合は、１個のメモリセルにソフトエラ
ーが生じるとそれに記憶されている多値情報がすべて失
われる（例えば８値記憶の場合は３ビツトが同時に失わ
れる）ため、通常の誤り訂正方式では訂正できない。こ
のような誤りをも訂正できるようにする一つの方法は、
多重誤り訂正符号を用いることである。例えば８値記憶
の場合は三重誤り訂正符号を用いればよい。しかし、一
般に多重誤りを訂正できるようにするためには、多数の
検査ビツトを必要とし、符号化、復号の手間も大きいと
いう欠点がある。
るメモリセルには、１トランジスタ形メモリセルやCCD
がある。このキヤパシタンスに蓄積する電荷量を３通り
以上にすることによつて１メモリセルに３値以上の情報
を記憶する方式については、例えば文献Lewis M.Terman
et.al.,"CCD Memory using Multilevel Storage",ISSC
C Tech.Dig.Papers,Feb,1981,pp.154−155に述べられて
いる。このような多値記憶を実現する際に問題になるの
は、α線等によつて生ずるソフトエラーである。２値情
報の誤り対策としては、例えば文献Tsuneo Mano et.a
l.,“Submicron VLSI Memory Circuits",ISSCC Tech.Di
g.Papers,Feb.1983,pp234−235に述べられているように
検査ビツトを設けて誤り訂正を行う方式がある。しか
し、多値記憶の場合は、１個のメモリセルにソフトエラ
ーが生じるとそれに記憶されている多値情報がすべて失
われる（例えば８値記憶の場合は３ビツトが同時に失わ
れる）ため、通常の誤り訂正方式では訂正できない。こ
のような誤りをも訂正できるようにする一つの方法は、
多重誤り訂正符号を用いることである。例えば８値記憶
の場合は三重誤り訂正符号を用いればよい。しかし、一
般に多重誤りを訂正できるようにするためには、多数の
検査ビツトを必要とし、符号化、復号の手間も大きいと
いう欠点がある。
また従来の誤り訂正をする半導体メモリ（例えば、特開
昭57年第71596号公報に記載のメモリ）では、読み出し
たデータを逐一訂正しては出力及び再書き込みする（す
なわち、第１の情報が訂正されて出力及び再書き込みさ
れた後に第２の情報を読み出して、訂正、出力及び再書
き込みをする）というものというものであり、訂正デー
タを高速に出力又は再書き込みすることができなかっ
た。
昭57年第71596号公報に記載のメモリ）では、読み出し
たデータを逐一訂正しては出力及び再書き込みする（す
なわち、第１の情報が訂正されて出力及び再書き込みさ
れた後に第２の情報を読み出して、訂正、出力及び再書
き込みをする）というものというものであり、訂正デー
タを高速に出力又は再書き込みすることができなかっ
た。
本発明の目的は、訂正データを高速に出力又は再書き込
みする誤り訂正機能付半導体メモリを提供することにあ
る。
みする誤り訂正機能付半導体メモリを提供することにあ
る。
さらに本発明の目的は、１メモリセルに記憶されている
多値情報がソフトエラーによつて一度に失われても、誤
り訂正が容易な多値メモリを提供することにある。
多値情報がソフトエラーによつて一度に失われても、誤
り訂正が容易な多値メモリを提供することにある。
本発明の代表的な実施例に基づき説明すると、第８図に
示すように、第１と第２のワード線（WLi,WLi+1）と、
該第１と第２のワード線に交叉して設けられた複数のデ
ータ線（DL）と、該第１と第２のワード線と該複数のデ
ータ線との交点に設けられた複数のメモリセル（MC）
と、入力データ誤り訂正のための検査ビットを付加して
上記複数のメモリセルへ書き込む符号化回路（１）と、
上記複数のメモリセルから読み出された情報を誤り訂正
をして出力するとともに上記誤り訂正がされた情報を上
記複数のメモリセルへ再書き込みをする復号回路（２）
とを具備する誤り訂正機能付半導体メモリにおいて、上
記複数のメモリセルの各々のメモリセルにｑ（ｑ≧３）
値の情報を記憶させ、上記符号化回路から出力された上
記入力データ及び上記検査ビットをデジタル−アナログ
変換して上記複数のメモリセルへ書き込むDA変換器（D
A）と、上記複数のメモリセルから読み出された情報を
アナログ−デジタル変換し上記復号回路へ出力するAD変
換器（AD）と、上記第１のワード線を選択することによ
り上記複数のデータ線にほぼ同時に読み出される上記複
数のメモリセルの情報を上記AD変換器によりデジタル変
換された情報として一時記憶する第１の記憶回路（11）
と、該第１の記憶回路から転送される情報を一時記憶す
るとともに上記復号回路へ転送する第２の記憶回路（1
2）とをさらに具備し、上記第１のワード線を選択した
ことにより上記複数のメモリセルから上記複数のデータ
線にほぼ同時に読み出された第１の情報を上記AD変換器
と上記第１の記憶回路と上記第２の記憶回路とを介して
上記復号回路へ転送し、上記復号回路において上記第１
の情報を誤り訂正しこの誤り訂正された第１の情報を上
記第２の記憶回路に入力する一方、上記第２のワード線
を選択することにより上記複数のメモリセルから上記複
数のデータ線にほぼ同時に読み出される第２の情報を上
記AD変換器を介して上記第１の記憶回路に転送し、その
後、上記第２の記憶回路に入力された上記誤り訂正され
た上記第１の情報を上記第１の記憶回路と上記DA変換器
と上記複数のデータ線とを介して上記複数のメモリセル
に再書き込みする一方、上記複数のメモリセルから上記
第１の記憶回路に転送された上記第２の情報を上記第１
の記憶回路から上記第２の記憶回路に転送することを特
徴としている。
示すように、第１と第２のワード線（WLi,WLi+1）と、
該第１と第２のワード線に交叉して設けられた複数のデ
ータ線（DL）と、該第１と第２のワード線と該複数のデ
ータ線との交点に設けられた複数のメモリセル（MC）
と、入力データ誤り訂正のための検査ビットを付加して
上記複数のメモリセルへ書き込む符号化回路（１）と、
上記複数のメモリセルから読み出された情報を誤り訂正
をして出力するとともに上記誤り訂正がされた情報を上
記複数のメモリセルへ再書き込みをする復号回路（２）
とを具備する誤り訂正機能付半導体メモリにおいて、上
記複数のメモリセルの各々のメモリセルにｑ（ｑ≧３）
値の情報を記憶させ、上記符号化回路から出力された上
記入力データ及び上記検査ビットをデジタル−アナログ
変換して上記複数のメモリセルへ書き込むDA変換器（D
A）と、上記複数のメモリセルから読み出された情報を
アナログ−デジタル変換し上記復号回路へ出力するAD変
換器（AD）と、上記第１のワード線を選択することによ
り上記複数のデータ線にほぼ同時に読み出される上記複
数のメモリセルの情報を上記AD変換器によりデジタル変
換された情報として一時記憶する第１の記憶回路（11）
と、該第１の記憶回路から転送される情報を一時記憶す
るとともに上記復号回路へ転送する第２の記憶回路（1
2）とをさらに具備し、上記第１のワード線を選択した
ことにより上記複数のメモリセルから上記複数のデータ
線にほぼ同時に読み出された第１の情報を上記AD変換器
と上記第１の記憶回路と上記第２の記憶回路とを介して
上記復号回路へ転送し、上記復号回路において上記第１
の情報を誤り訂正しこの誤り訂正された第１の情報を上
記第２の記憶回路に入力する一方、上記第２のワード線
を選択することにより上記複数のメモリセルから上記複
数のデータ線にほぼ同時に読み出される第２の情報を上
記AD変換器を介して上記第１の記憶回路に転送し、その
後、上記第２の記憶回路に入力された上記誤り訂正され
た上記第１の情報を上記第１の記憶回路と上記DA変換器
と上記複数のデータ線とを介して上記複数のメモリセル
に再書き込みする一方、上記複数のメモリセルから上記
第１の記憶回路に転送された上記第２の情報を上記第１
の記憶回路から上記第２の記憶回路に転送することを特
徴としている。
さらに上記のようなソフトエラーを効率よく訂正するた
めには、１メモリセルに記憶されている多値情報をまと
めて１つのシンボルとみなし、そのシンボルを単位とし
た符号、すなわち多元符号を用いればよい。
めには、１メモリセルに記憶されている多値情報をまと
めて１つのシンボルとみなし、そのシンボルを単位とし
た符号、すなわち多元符号を用いればよい。
第１図に本発明の一実施例を示す。本実施例は、１トラ
ンジスタ形メモリセルに４値（２ビツト）の情報を記憶
させ、誤り訂正符号として４元符号を用いたメモリであ
る。以下、本実施例の動作を説明する。
ンジスタ形メモリセルに４値（２ビツト）の情報を記憶
させ、誤り訂正符号として４元符号を用いたメモリであ
る。以下、本実施例の動作を説明する。
まず、メモリにデータを書き込む際の動作を説明する。
データ入力端子Din0〜Din5から入つて来た６ビツトのデ
ータa20,a21,a30,a31,a40,a41を符号化回路１を通して
４ビツトの検査ビツトa00,a01,a10,a11を付加し、計10
ビツトの符号とする。一方、ワード線選択回路３および
データ線選択回路４によつて、データを書き込むべきア
ドレスに対応したワード線を１本（WLi）とデータ線を
５本（DLj〜Dlj+4）選択し、５個のメモリセルMCij〜MC
ij+4を選択する。書き込むべきデータは２ビツトずつ組
にして、a00とa01とをメモリセルMCijに、a10とa11とを
MCij+1に、……、a40とa41とをMCij+4に書き込む。その
ためには、各データ線毎に設けられたDA変換器DAj〜DAj
+4で２ビツトの情報をアナログ電圧に変換し、その電圧
をデータ線DLj〜DLj+4を介してメモリセルMCj〜MCj+4の
キヤパシタンスに蓄積すればよい。
データ入力端子Din0〜Din5から入つて来た６ビツトのデ
ータa20,a21,a30,a31,a40,a41を符号化回路１を通して
４ビツトの検査ビツトa00,a01,a10,a11を付加し、計10
ビツトの符号とする。一方、ワード線選択回路３および
データ線選択回路４によつて、データを書き込むべきア
ドレスに対応したワード線を１本（WLi）とデータ線を
５本（DLj〜Dlj+4）選択し、５個のメモリセルMCij〜MC
ij+4を選択する。書き込むべきデータは２ビツトずつ組
にして、a00とa01とをメモリセルMCijに、a10とa11とを
MCij+1に、……、a40とa41とをMCij+4に書き込む。その
ためには、各データ線毎に設けられたDA変換器DAj〜DAj
+4で２ビツトの情報をアナログ電圧に変換し、その電圧
をデータ線DLj〜DLj+4を介してメモリセルMCj〜MCj+4の
キヤパシタンスに蓄積すればよい。
次に、メモリからデータを読み出す際の動作を説明す
る。データ書き込み時と同様に、読み出すべきアドレス
に対応したワード線を１本（WLi）とデータ線を５本（D
Lj〜DLj+4）を選択し、５個のメモリセルMCij〜MCij+4
を選択する。各メモリセルから読み出されたアナログ信
号は、各データ線毎に設けられたAD変換器ADj〜ADj+4に
よつて２ビツトのデイジタル信号に変換される。メモリ
セル５個から読み出された計10ビツトのデータa00,a01,
……,a40,a41を復号回路２に入れて誤り訂正を行う。訂
正されたデータa00′,a01′，……,a40′,a41′は、DA
変換器を通してもとのメモリセルに書き込むと同時に、
６ビツトのデータa20′,a21′,a30′,a31′,a40′,
a41′はデータ出力端子Dout0〜Dout5に出す。
る。データ書き込み時と同様に、読み出すべきアドレス
に対応したワード線を１本（WLi）とデータ線を５本（D
Lj〜DLj+4）を選択し、５個のメモリセルMCij〜MCij+4
を選択する。各メモリセルから読み出されたアナログ信
号は、各データ線毎に設けられたAD変換器ADj〜ADj+4に
よつて２ビツトのデイジタル信号に変換される。メモリ
セル５個から読み出された計10ビツトのデータa00,a01,
……,a40,a41を復号回路２に入れて誤り訂正を行う。訂
正されたデータa00′,a01′，……,a40′,a41′は、DA
変換器を通してもとのメモリセルに書き込むと同時に、
６ビツトのデータa20′,a21′,a30′,a31′,a40′,
a41′はデータ出力端子Dout0〜Dout5に出す。
メモリセルのリフレツシユは、ワード線を１本選択し、
各メモリセルから読み出されたアナログ信号を一旦AD変
換器でデイジタル信号に変換しDA変換器で再びアナログ
信号に戻してメモリセルに再書き込みすればよい。ま
た、書き込み時、もしくは読出し時においても、選択さ
れたワード線上にあつて選択されないデータ線上にある
メモリセルについては、上記リフレツシユ動作を行う必
要がある。
各メモリセルから読み出されたアナログ信号を一旦AD変
換器でデイジタル信号に変換しDA変換器で再びアナログ
信号に戻してメモリセルに再書き込みすればよい。ま
た、書き込み時、もしくは読出し時においても、選択さ
れたワード線上にあつて選択されないデータ線上にある
メモリセルについては、上記リフレツシユ動作を行う必
要がある。
次に、この実施例に用いている符号化回路１、および復
号回路２について詳細に説明する。第２図に符号化回路
の回路図を、第３図に復号回路の回路図を示す。
号回路２について詳細に説明する。第２図に符号化回路
の回路図を、第３図に復号回路の回路図を示す。
まず、ここで用いている限り訂正符号について述べる。
符号化および復号の際には、同一のメモリセルに記憶す
る２ビツトai0とai1（ｉ＝０〜４）とをまとめて１つの
４元のシンボルとして扱う。すなわち４元符号を用い
る。したがつて、α線によつて１個のメモリセルがソフ
トエラーを起こして２ビツトの情報が同時に失われたと
しても、他の４個のメモリセルがエラーを起こさなけれ
ば訂正することができる。
符号化および復号の際には、同一のメモリセルに記憶す
る２ビツトai0とai1（ｉ＝０〜４）とをまとめて１つの
４元のシンボルとして扱う。すなわち４元符号を用い
る。したがつて、α線によつて１個のメモリセルがソフ
トエラーを起こして２ビツトの情報が同時に失われたと
しても、他の４個のメモリセルがエラーを起こさなけれ
ば訂正することができる。
４元符号の４つのシンボルとしては、GF（４）GF（ｑ）
は位数ｑの有限体）の４個の元、0,1,γ，γ２（ただし
γ２＋γ＋１＝0 mod2）を用いる。２ビツトのデータ
（b0,b1）をこの４つのシンボルで表す際は、１とγと
の線形結合b0・１＋b1・γで表す。すなわち、 ０・１＋０・γ＝０ （１） １・１＋０・γ＝１ （２） ０・１＋１・γ＝γ （３） １・１＋１・γ＝１＋γ＝γ２ （４） であるから、（0,0）は０で、（1,0）は１で、（0,1）
はγで、（1,1）はγ２で表す。
は位数ｑの有限体）の４個の元、0,1,γ，γ２（ただし
γ２＋γ＋１＝0 mod2）を用いる。２ビツトのデータ
（b0,b1）をこの４つのシンボルで表す際は、１とγと
の線形結合b0・１＋b1・γで表す。すなわち、 ０・１＋０・γ＝０ （１） １・１＋０・γ＝１ （２） ０・１＋１・γ＝γ （３） １・１＋１・γ＝１＋γ＝γ２ （４） であるから、（0,0）は０で、（1,0）は１で、（0,1）
はγで、（1,1）はγ２で表す。
ここで用いている符号は４元ハミング（5,3）符号であ
り、そのパリテイ検査行列は、 である。したがつて、符号語を＝（a0,a1,a2,a3,a4）
とすると、Ｔ＝０、すなわち、 a0＋a1＋a2＋a3＋a4＝０ （６） a1＋a2＋a3γ＋a4γ２＝０ （７） である。
り、そのパリテイ検査行列は、 である。したがつて、符号語を＝（a0,a1,a2,a3,a4）
とすると、Ｔ＝０、すなわち、 a0＋a1＋a2＋a3＋a4＝０ （６） a1＋a2＋a3γ＋a4γ２＝０ （７） である。
次に、第２図の符号化回路について説明する。符号化回
路では、データ入力端子から入つて来た６ビツトa20,a
21,a30,a31,a40,a41を同一のメモリセルに記憶するもの
同士２ビツトずつまとめて、前述のようにa2＝a20＋a21
γ,a3＝a30＋a31γ,a4＝a40＋a41γの３個の４元シンボ
ルとみなす。この３個を情報点として、a0＝a00＋a
01γ,a1＝a10＋a11γの２個の検査点を、式（６），
（７）を満たすように付加して、符号語とする。そのた
めには、 a0＝a2＋a3＋a4 （８） a1＝a2＋a3γ＋a4γ２ （９） を計算すればよい。４元シンボル同士の加算は、排他的
論理和（exclusive OR,以下EORと略す）ゲート２個で実
現できる。また、a3とγの積は、 a3・γ＝（a30＋a31γ）＝a30γ＋a31γ２ ＝a30γ＋a31（ｒ＋１） ＝a31＋（a30＋a31）γ （10） であるから、21に示すようにEORゲート１個で実現でき
る。a4とγ２の積についても同様に22に示すようにEOR
ゲート１個で実現できる。
路では、データ入力端子から入つて来た６ビツトa20,a
21,a30,a31,a40,a41を同一のメモリセルに記憶するもの
同士２ビツトずつまとめて、前述のようにa2＝a20＋a21
γ,a3＝a30＋a31γ,a4＝a40＋a41γの３個の４元シンボ
ルとみなす。この３個を情報点として、a0＝a00＋a
01γ,a1＝a10＋a11γの２個の検査点を、式（６），
（７）を満たすように付加して、符号語とする。そのた
めには、 a0＝a2＋a3＋a4 （８） a1＝a2＋a3γ＋a4γ２ （９） を計算すればよい。４元シンボル同士の加算は、排他的
論理和（exclusive OR,以下EORと略す）ゲート２個で実
現できる。また、a3とγの積は、 a3・γ＝（a30＋a31γ）＝a30γ＋a31γ２ ＝a30γ＋a31（ｒ＋１） ＝a31＋（a30＋a31）γ （10） であるから、21に示すようにEORゲート１個で実現でき
る。a4とγ２の積についても同様に22に示すようにEOR
ゲート１個で実現できる。
次に、第３図の復号回路について説明する。復号回路
は、シンドロームを計算する回路23と、誤り訂正を行う
回路24から成る。
は、シンドロームを計算する回路23と、誤り訂正を行う
回路24から成る。
メモリから読み出された10ビツトa00,a01,……,a40,a41
を、同一のメモリセルに記憶されていたもの同士２ビツ
トずつまとめて、a0＝a00＋a01γ,a1＝a10＋a11γ,a2＝
a20＋a21γ,a3＝a30＋a31γ,a4＝a40＋a41γの５個の４
元シンボルとみなす。この受信系列ａ＝（a0,a1,a2,a3,
a4）から次の式に従つてシンドローム を計算する。
を、同一のメモリセルに記憶されていたもの同士２ビツ
トずつまとめて、a0＝a00＋a01γ,a1＝a10＋a11γ,a2＝
a20＋a21γ,a3＝a30＋a31γ,a4＝a40＋a41γの５個の４
元シンボルとみなす。この受信系列ａ＝（a0,a1,a2,a3,
a4）から次の式に従つてシンドローム を計算する。
＝Ｔ （11） すなわち、 S0＝a0＋a2＋a3＋a4 （12） S1＝a1＋a2＋a3γ＋a4γ２ （13） である。これを計算する回路は、符号化回路と同様に作
ることができる。
ることができる。
次に、このシンドロームを用いて誤りの生じた位置と誤
りの大きさとを決定し、訂正を行う。シンドローム
が、＝（h0,h1,h2,h3,h4）のある列ベクトルｊのｅ
倍に等しいとき、ajに大きさｅの誤りが生じたと判断し ▲ａ′ ｊ▼＝aj＋ｅ （14） によつて訂正された信号▲ａ′ ｊ▼を作る。例えばa3が
誤つているかどうかを調べるには、 を満たすｅが存在するかどうか、すなわち、 S1＝ｅγ＝S0γ （16） が成り立つかどうかを調べればよい。成り立つ場合は、 ▲ａ′ ３▼＝a3＋ｅ＝a3＋S0 （17） によつて訂正を行い、成り立たない場合はa3には誤りが
生じなかつたと判断してa3をそのまま▲ａ′ ３▼とすれ
ばよい。
りの大きさとを決定し、訂正を行う。シンドローム
が、＝（h0,h1,h2,h3,h4）のある列ベクトルｊのｅ
倍に等しいとき、ajに大きさｅの誤りが生じたと判断し ▲ａ′ ｊ▼＝aj＋ｅ （14） によつて訂正された信号▲ａ′ ｊ▼を作る。例えばa3が
誤つているかどうかを調べるには、 を満たすｅが存在するかどうか、すなわち、 S1＝ｅγ＝S0γ （16） が成り立つかどうかを調べればよい。成り立つ場合は、 ▲ａ′ ３▼＝a3＋ｅ＝a3＋S0 （17） によつて訂正を行い、成り立たない場合はa3には誤りが
生じなかつたと判断してa3をそのまま▲ａ′ ３▼とすれ
ばよい。
第４図に本発明の他の実施例を示す。第１図との相違点
は、データ入出力端子が各２ビツトしかないことであ
る。第１図では誤り訂正を行う１つのブロツクに含まれ
る情報量とデータ入出力端子の数とはともに６ビツトで
等しいが、本実施例では異なるため、その動作は第１図
の場合とはやや異なる。以下、本実施例の動作を説明す
る。
は、データ入出力端子が各２ビツトしかないことであ
る。第１図では誤り訂正を行う１つのブロツクに含まれ
る情報量とデータ入出力端子の数とはともに６ビツトで
等しいが、本実施例では異なるため、その動作は第１図
の場合とはやや異なる。以下、本実施例の動作を説明す
る。
メモリからデータを読み出す際の動作は、第１図の場合
とほとんど同じである。ただ、復号回路（復号回路は第
３図と同じでよい）で誤りを訂正されたデータ６ビツト
のうち、２ビツトを選択回路６で選択してデータ出力端
子Dout0,Dout1に出すだけである。
とほとんど同じである。ただ、復号回路（復号回路は第
３図と同じでよい）で誤りを訂正されたデータ６ビツト
のうち、２ビツトを選択回路６で選択してデータ出力端
子Dout0,Dout1に出すだけである。
これに対して、メモリにデータを書き込む際は、選択さ
れたメモリセルだけでなく、検査ビツトが記憶されてい
るメモリセルの内容をも書き替える必要があるため、そ
の動作は第１図の場合とかなり異なる。まず、データ読
み出し時と同様に、５個のメモリセルMCij〜MCij+4から
計10ビツトのデータa00,a01,……,a40,a41を読み出し
て、復号回路で誤り訂正を行う。この10ビツトから検査
ビツトを除いた６ビツト▲ａ′ 20▼，▲ａ′ 21▼,
a30′,a31′,a40′,a41′をデータ置換回路５に入れ
る。ここでは、６ビツトのうち２ビツトをデータ入力端
子Din0,Din1から入つて来たデータで置換する（例えば
図の状態ではa20′がDin0で、a21′がDin1でそれぞれ置
換される）。この６ビツトを符号化回路（符号化回路は
第２図と同じでよい）に入れて検査ビツトを付加し、も
とのメモリセルMCij〜MCij+4に２ビツトずつ書き込めば
よい。
れたメモリセルだけでなく、検査ビツトが記憶されてい
るメモリセルの内容をも書き替える必要があるため、そ
の動作は第１図の場合とかなり異なる。まず、データ読
み出し時と同様に、５個のメモリセルMCij〜MCij+4から
計10ビツトのデータa00,a01,……,a40,a41を読み出し
て、復号回路で誤り訂正を行う。この10ビツトから検査
ビツトを除いた６ビツト▲ａ′ 20▼，▲ａ′ 21▼,
a30′,a31′,a40′,a41′をデータ置換回路５に入れ
る。ここでは、６ビツトのうち２ビツトをデータ入力端
子Din0,Din1から入つて来たデータで置換する（例えば
図の状態ではa20′がDin0で、a21′がDin1でそれぞれ置
換される）。この６ビツトを符号化回路（符号化回路は
第２図と同じでよい）に入れて検査ビツトを付加し、も
とのメモリセルMCij〜MCij+4に２ビツトずつ書き込めば
よい。
第５図に本発明の他の実施例を示す。第１図との相違点
は、データ入出力端子が各１個しかなく、入出力をシリ
アルに行うことである。そのためにシフトレジスタ７お
よび８を設けてシリアル・パラレル変換を行つている。
すなわち、メモリにデータを書き込む際は、データ入力
端子Dinから入つて来たデータを順にシフトレジスタ７
に入れ、６ビツト入れ終わつた後に符号化を行う。メモ
リからデータを読み出す際は、誤りを訂正されたデータ
を一旦シフトレジスタ８に入れ、順にデータ出力端子D
outに出す。その他の動作は第１図の場合と同様であ
る。
は、データ入出力端子が各１個しかなく、入出力をシリ
アルに行うことである。そのためにシフトレジスタ７お
よび８を設けてシリアル・パラレル変換を行つている。
すなわち、メモリにデータを書き込む際は、データ入力
端子Dinから入つて来たデータを順にシフトレジスタ７
に入れ、６ビツト入れ終わつた後に符号化を行う。メモ
リからデータを読み出す際は、誤りを訂正されたデータ
を一旦シフトレジスタ８に入れ、順にデータ出力端子D
outに出す。その他の動作は第１図の場合と同様であ
る。
第６図に本発明の他の実施例を示す。第１図との相違点
は、第１図の場合はデータ線を５本同時に選択するが、
本実施例では１本ずつ順次に選択し、メモリセルのデー
タみ出し・書き込みをシリアルに行うことである。その
ために２列５段の双方向シフトレジスタ９を用いてシリ
アル・パラレル変換を行つている。メモリにデータを書
き込む際は、符号化回路１の出力を一旦シフトレジスタ
９に入れ、９を右方向にシフトしながら５本のデータ線
DLj+4,DLj+3,……,DLjを順に選択し、メモリセルM
Cij+4,MCij+3,……,MCijの順に２ビツトずつデータを書
き込む。メモリからデータを読み出す際は、まずシフト
レジスタ９を左方向にシフトしながらデータ線DLj,DL
j+1,……,DLj+4を順に選択し、メモリセルMCij,MCij+1,
……,MCij+4の順にデータを読み出す。次に、復号回路
２を動作させて誤りを訂正し、訂正したデータは再びシ
フトレジスタ９に書き込むと同時に６ビツトはデータ出
力端子Dout0〜Dout5に出す。最後に、シフトレジスタ９
を右方向にシフトしながらデータ線DLj+4,DLj+3,……,D
Ljを順に選択し、メモリセルMCij+4,MCij+3,……,MCij
の順にデータの再書き込みを行う。
は、第１図の場合はデータ線を５本同時に選択するが、
本実施例では１本ずつ順次に選択し、メモリセルのデー
タみ出し・書き込みをシリアルに行うことである。その
ために２列５段の双方向シフトレジスタ９を用いてシリ
アル・パラレル変換を行つている。メモリにデータを書
き込む際は、符号化回路１の出力を一旦シフトレジスタ
９に入れ、９を右方向にシフトしながら５本のデータ線
DLj+4,DLj+3,……,DLjを順に選択し、メモリセルM
Cij+4,MCij+3,……,MCijの順に２ビツトずつデータを書
き込む。メモリからデータを読み出す際は、まずシフト
レジスタ９を左方向にシフトしながらデータ線DLj,DL
j+1,……,DLj+4を順に選択し、メモリセルMCij,MCij+1,
……,MCij+4の順にデータを読み出す。次に、復号回路
２を動作させて誤りを訂正し、訂正したデータは再びシ
フトレジスタ９に書き込むと同時に６ビツトはデータ出
力端子Dout0〜Dout5に出す。最後に、シフトレジスタ９
を右方向にシフトしながらデータ線DLj+4,DLj+3,……,D
Ljを順に選択し、メモリセルMCij+4,MCij+3,……,MCij
の順にデータの再書き込みを行う。
なお、本実施例では、データ線を１本ずつ順次に選択す
るが、第７図に示すようにデータ線は５本まとめて（DL
j〜DLj+4）選択し、そのかわりにシフトレジスタ10を設
けてもよい。
るが、第７図に示すようにデータ線は５本まとめて（DL
j〜DLj+4）選択し、そのかわりにシフトレジスタ10を設
けてもよい。
第６図および第７図に示した実施例では、データの入出
力は第１図と同様に６ビツト並列に行つているが、第４
図もしくは第５図に示したようなデータ入出力の方法を
採用してもよい。
力は第１図と同様に６ビツト並列に行つているが、第４
図もしくは第５図に示したようなデータ入出力の方法を
採用してもよい。
第８図に本発明の他の実施例を示す。本実施例はいわゆ
るブロツクオリエンテツドRAM（以下BORAMと略す）であ
り、１本のワード線に接続されているすべてのメモリセ
ルを１つのブロツクとして、ブロツク単位に読み出し、
書き込みを行うメモリである。図の例では、１本のワー
ド線に5d個のメモリセルが接続され、１メモリセルには
４値の情報が記憶されているので、１ブロツクの大きさ
は検査ビツトを含めて10dビツト、検査ビツトを除くと6
dビツトである。以下、本実施例の動作を説明する。
るブロツクオリエンテツドRAM（以下BORAMと略す）であ
り、１本のワード線に接続されているすべてのメモリセ
ルを１つのブロツクとして、ブロツク単位に読み出し、
書き込みを行うメモリである。図の例では、１本のワー
ド線に5d個のメモリセルが接続され、１メモリセルには
４値の情報が記憶されているので、１ブロツクの大きさ
は検査ビツトを含めて10dビツト、検査ビツトを除くと6
dビツトである。以下、本実施例の動作を説明する。
メモリセルのデータ読み出し・書き込みは、リング状に
接続されたシフトレジスタ11および12を介して行う。２
列5d段のシフトレジスタ11はデータ線とのデータの授受
に使用し、２列５段のシフトレジスタ12は符号化回路１
および復号回路２とのデータの授受に使用する。
接続されたシフトレジスタ11および12を介して行う。２
列5d段のシフトレジスタ11はデータ線とのデータの授受
に使用し、２列５段のシフトレジスタ12は符号化回路１
および復号回路２とのデータの授受に使用する。
メモリにデータを書き込む際は、まずデータ入力端子か
ら入つて来たデータをシリアルにソフトレジスタ７に入
れる。データが６ビツト入つて来るごとに符号化回路１
（符号化回路は第２図の同じでよい）を動作させ、検査
ビツト４ビツトを付加してシフトレジスタ12に入れる。
次にシフトレジスタ11および12をシフトして12の中に入
つているデータを11に移す（これはDinから次のデータ
を入れるのと同時に行つてよい）。すべてのデータ（計
10dビツト）をシフトレジスタ11に移し終わつたところ
でメモリセルMCi0〜MCi5d-1に２ビツトずつデータを書
き込む。
ら入つて来たデータをシリアルにソフトレジスタ７に入
れる。データが６ビツト入つて来るごとに符号化回路１
（符号化回路は第２図の同じでよい）を動作させ、検査
ビツト４ビツトを付加してシフトレジスタ12に入れる。
次にシフトレジスタ11および12をシフトして12の中に入
つているデータを11に移す（これはDinから次のデータ
を入れるのと同時に行つてよい）。すべてのデータ（計
10dビツト）をシフトレジスタ11に移し終わつたところ
でメモリセルMCi0〜MCi5d-1に２ビツトずつデータを書
き込む。
メモリからデータを読み出す際は、まず各データ線から
読み出された計10dビツトのデータをシフトレジスタ11
に入れる。次に、シフトレジスタ11および12をシフトし
て11に入つているデータを12に移す。データを10ビツト
移すごとに（５回シフトするごとに）復号回路２（復号
回路は第３図と同じでよい）を動作させて誤り訂正を行
う。訂正されたデータは再びシフトレジスタ12に入れる
と同時に、６ビツトはシフトレジスタ８に入れる。次
に、シフトレジスタ11および12をシフトして次のデータ
を12に移すと同時に、訂正の終わつたデータを11に戻
す。同時にシフトレジスタ８をシフトしてデータを出力
端子Doutに出す。すべてのデータ（計10dビツト）を訂
正してシフトレジスタ11に戻し終わつたところでメモリ
セルMCi0〜MCi5d-1にデータの再書き込みを行う。
読み出された計10dビツトのデータをシフトレジスタ11
に入れる。次に、シフトレジスタ11および12をシフトし
て11に入つているデータを12に移す。データを10ビツト
移すごとに（５回シフトするごとに）復号回路２（復号
回路は第３図と同じでよい）を動作させて誤り訂正を行
う。訂正されたデータは再びシフトレジスタ12に入れる
と同時に、６ビツトはシフトレジスタ８に入れる。次
に、シフトレジスタ11および12をシフトして次のデータ
を12に移すと同時に、訂正の終わつたデータを11に戻
す。同時にシフトレジスタ８をシフトしてデータを出力
端子Doutに出す。すべてのデータ（計10dビツト）を訂
正してシフトレジスタ11に戻し終わつたところでメモリ
セルMCi0〜MCi5d-1にデータの再書き込みを行う。
第９図に本発明の他の実施例を示す。本実施例も第８図
と同様BORAMであるが、相違点はAD変換器およびDA変換
器を各データ線毎に設けずに、シフトレジスタ12の前後
に設けたことである。各データ線とAD変換器、DA変換器
との間のデータの転送は、CCD13によつてアナログデー
タのままで行う。その他の動作は第８図と同様である。
と同様BORAMであるが、相違点はAD変換器およびDA変換
器を各データ線毎に設けずに、シフトレジスタ12の前後
に設けたことである。各データ線とAD変換器、DA変換器
との間のデータの転送は、CCD13によつてアナログデー
タのままで行う。その他の動作は第８図と同様である。
第10図に本発明の他の実施例を示す。第９図の実施例は
アナロゲ情報の転送にCCDを用いた例であるが、本実施
例はCCD自体をメモリセルとして用い、これに多値情報
を記憶させる方式のメモリである。本実施例の動作は、
第９図の場合における１トランジスタ形メモリセルとCC
Dとの間のデータ転送が不要なだけで、その他は第９図
と同様である。
アナロゲ情報の転送にCCDを用いた例であるが、本実施
例はCCD自体をメモリセルとして用い、これに多値情報
を記憶させる方式のメモリである。本実施例の動作は、
第９図の場合における１トランジスタ形メモリセルとCC
Dとの間のデータ転送が不要なだけで、その他は第９図
と同様である。
以上の実施例はいずれも符号化回路および復号回路とし
てそれぞれ第２図および第３図の回路を使用していた
が、符号化回路、復号回路はこれに限らない。第11図お
よび第12図にそれぞれ符号化回路、復号回路の他の実施
例を示す。第２図および第３図の実施例では並列に符号
化および復号を行うのに対し、本実施例では符号として
巡回符号を用い、その性質を利用してシリアルに符号化
および復号を行う。
てそれぞれ第２図および第３図の回路を使用していた
が、符号化回路、復号回路はこれに限らない。第11図お
よび第12図にそれぞれ符号化回路、復号回路の他の実施
例を示す。第２図および第３図の実施例では並列に符号
化および復号を行うのに対し、本実施例では符号として
巡回符号を用い、その性質を利用してシリアルに符号化
および復号を行う。
まず、ここで用いている誤り訂正符号について述べる。
この符号でも、第２図および第３図の場合と同様に、同
一のメモリセルに記憶する２ビツトai0とai1（ｉ＝０〜
４）とをまとめて１つの４元シンボルai＝ai0＋ai1γと
みなす。この符号は４元ハミング（5,3）符号であり、
そのパリテイ検査行列は、 である。これは Ｇ（ｘ）＝x2＋γｘ＋１ （19） を生成多項式とする巡回符号である。すなわち、符号語
（a0,a1,a2,a3,a4）を係数とするGF（４）上の多項式 Ｆ（ｘ）＝a0＋a1x＋a2x2＋a3x3＋a4x4 （20） はＧ（ｘ）で割り切れるという性質がある。
この符号でも、第２図および第３図の場合と同様に、同
一のメモリセルに記憶する２ビツトai0とai1（ｉ＝０〜
４）とをまとめて１つの４元シンボルai＝ai0＋ai1γと
みなす。この符号は４元ハミング（5,3）符号であり、
そのパリテイ検査行列は、 である。これは Ｇ（ｘ）＝x2＋γｘ＋１ （19） を生成多項式とする巡回符号である。すなわち、符号語
（a0,a1,a2,a3,a4）を係数とするGF（４）上の多項式 Ｆ（ｘ）＝a0＋a1x＋a2x2＋a3x3＋a4x4 （20） はＧ（ｘ）で割り切れるという性質がある。
この性質を利用して３個の情報点a2,a3,a4に検査点a0,a
1を付加するには次のようにすればよい。まず、a2,a3,a
4を係数とする多項式 Ａ（ｘ）＝a2x2＋a3x3＋a4x4 （21） を作る。Ａ（ｘ）をＧ（ｘ）で割つた剰余を Ｒ（ｘ）＝a0＋a1x （22） とすると、Ａ（ｘ）＋Ｒ（ｘ）はＧ（ｘ）で割り切れる
から、Ｒ（ｘ）の係数a0,a1を検査点とすればよい。
1を付加するには次のようにすればよい。まず、a2,a3,a
4を係数とする多項式 Ａ（ｘ）＝a2x2＋a3x3＋a4x4 （21） を作る。Ａ（ｘ）をＧ（ｘ）で割つた剰余を Ｒ（ｘ）＝a0＋a1x （22） とすると、Ａ（ｘ）＋Ｒ（ｘ）はＧ（ｘ）で割り切れる
から、Ｒ（ｘ）の係数a0,a1を検査点とすればよい。
第11図は以上述べた演算を行う回路である。４個のＤフ
リツプフロツプFF00,FF01,FF10,FF11は共通のクロツク
によつて駆動され、２個の４元シンボルb0,b1を記憶す
る役割を果たす。すなわち、FFijの出力をbijとする
と、 b0＝b00＋b01γ （23） b1＝b10＋b11γ （24） である。スイツチ用信号をSW1を“1"にして入力端子I0,
I1にそれぞれC0,C1（４元シンボルＣ＝C0＋C1γとみな
す）を入れてクロツクを印加すると、回路の状態は次の
ように変化する。
リツプフロツプFF00,FF01,FF10,FF11は共通のクロツク
によつて駆動され、２個の４元シンボルb0,b1を記憶す
る役割を果たす。すなわち、FFijの出力をbijとする
と、 b0＝b00＋b01γ （23） b1＝b10＋b11γ （24） である。スイツチ用信号をSW1を“1"にして入力端子I0,
I1にそれぞれC0,C1（４元シンボルＣ＝C0＋C1γとみな
す）を入れてクロツクを印加すると、回路の状態は次の
ように変化する。
b0 (n+1)＝b1 (n)＋Ｃ （25） b1 (n+1)＝b0 (n)＋γ（b1 (n)＋Ｃ） （26） ただし、上ツキの添字（ｎ）はクロツクをｎ回印加した
後の状態であることを示す。したがつて、b0,b1を係数
とする多項式Ｂ（ｘ）＝b0＋b1xは次のように変化す
る。
後の状態であることを示す。したがつて、b0,b1を係数
とする多項式Ｂ（ｘ）＝b0＋b1xは次のように変化す
る。
Ｂ（ｘ）(n+1)＝b1 (n)＋Ｃ＋（b0 (n)＋γb1 (n)＋γＣ）
ｘ ＝（Ｂ（ｘ）(n)＋Cx）ｘ＋Ｇ（ｘ）
（b1 (n)＋Ｃ） （27） 結局、Ｂ（ｘ）にCxを加えてｘを乗じ、生成多項式Ｇ
（ｘ）で割つた剰余が新しいＢ（ｘ）となる。
ｘ ＝（Ｂ（ｘ）(n)＋Cx）ｘ＋Ｇ（ｘ）
（b1 (n)＋Ｃ） （27） 結局、Ｂ（ｘ）にCxを加えてｘを乗じ、生成多項式Ｇ
（ｘ）で割つた剰余が新しいＢ（ｘ）となる。
符号化は次のような手順で行う。まず、すべてのフリツ
プフロツプを“0"にリセツトする。次に、スイツチ用信
号SW1を“1"にしてスイツチSW2を下に倒し、クロツクを
印加しながら入力端子I0,I1からa4,a3,a2を順に入れ
る。このとき出力端子には、a4,a3,a2がそのまま出て来
る。回路の中では上に述べた演算が３回行われ、その結
果Ａ（ｘ）＝a2x2＋a3x3＋a4x4をＧ（ｘ）で割つた剰余
Ｒ（ｘ）＝a0＋a1xが求められる。最後に、スイツチ用
信号SW1を“0"にしてスイツチSW2を上に倒し、クロツク
を２回印加して（このとき入力端子は“0"にしておく）
回路の中に記憶されているa1,a0をシフトして出力端子
に取り出せばよい。
プフロツプを“0"にリセツトする。次に、スイツチ用信
号SW1を“1"にしてスイツチSW2を下に倒し、クロツクを
印加しながら入力端子I0,I1からa4,a3,a2を順に入れ
る。このとき出力端子には、a4,a3,a2がそのまま出て来
る。回路の中では上に述べた演算が３回行われ、その結
果Ａ（ｘ）＝a2x2＋a3x3＋a4x4をＧ（ｘ）で割つた剰余
Ｒ（ｘ）＝a0＋a1xが求められる。最後に、スイツチ用
信号SW1を“0"にしてスイツチSW2を上に倒し、クロツク
を２回印加して（このとき入力端子は“0"にしておく）
回路の中に記憶されているa1,a0をシフトして出力端子
に取り出せばよい。
この符号の復号は次のようにして行えばよい。まず、メ
モリから読み出されたデータ ＝（a0,a1,a2,a3,a4）からシンドローム を求める。
モリから読み出されたデータ ＝（a0,a1,a2,a3,a4）からシンドローム を求める。
s0＝a0＋a2＋a3γ＋a4γ （29） s1＝a1＋a2γ＋a3γ＋a4 （30） であるから、 Ｓ（ｘ）＝s0＋s1x ＝a0＋a1x＋a2x2＋a3x3＋a4x4 ＋Ｇ（ｘ）（a2＋（ｘ＋γ）a3＋（x2＋γｘ＋γ）a
4 （31） となる。したがつて、ａの要素を係数とする多項式 Ｆ（ｘ）＝a0＋a1x＋a2x2＋a3x3＋a4x4 （32） を生成多項式Ｇ（ｘ）で割つた剰余を求めれば、その係
数がシンドロームとなる。
4 （31） となる。したがつて、ａの要素を係数とする多項式 Ｆ（ｘ）＝a0＋a1x＋a2x2＋a3x3＋a4x4 （32） を生成多項式Ｇ（ｘ）で割つた剰余を求めれば、その係
数がシンドロームとなる。
次に、このシンドロームを用いて誤りの生じた位置と誤
りの大きさを決定し、訂正を行う。メモリから読み出さ
れたデータのうち、ajに大きさｅの誤りが生じていると
すると、 Ｓ（ｘ）＝exj＋Ｑ（ｘ）Ｇ（ｘ） （33） と表される（Ｑ（ｘ）は多項式）。したがつて、 Ｓ（ｘ）x5-j＝ex5＋Ｑ（ｘ）Ｇ（ｘ）x5-j ＝ｅ＋（Ｑ（ｘ）x5-j＋x3＋γx2＋γｘ＋
１）Ｇ（ｘ） （34） であるから、Ｓ（ｘ）に（５−ｊ）回ｘを乗してＧ
（ｘ）で割つた剰余が定数項ｅのみになつたとき、ajに
大きさｅの誤りが生じていると判断して、 ▲ａ′ ｊ▼＝aj＋ｅ （35） によつて訂正された信号▲ａ′ ｊ▼を作ればよい。
りの大きさを決定し、訂正を行う。メモリから読み出さ
れたデータのうち、ajに大きさｅの誤りが生じていると
すると、 Ｓ（ｘ）＝exj＋Ｑ（ｘ）Ｇ（ｘ） （33） と表される（Ｑ（ｘ）は多項式）。したがつて、 Ｓ（ｘ）x5-j＝ex5＋Ｑ（ｘ）Ｇ（ｘ）x5-j ＝ｅ＋（Ｑ（ｘ）x5-j＋x3＋γx2＋γｘ＋
１）Ｇ（ｘ） （34） であるから、Ｓ（ｘ）に（５−ｊ）回ｘを乗してＧ
（ｘ）で割つた剰余が定数項ｅのみになつたとき、ajに
大きさｅの誤りが生じていると判断して、 ▲ａ′ ｊ▼＝aj＋ｅ （35） によつて訂正された信号▲ａ′ ｊ▼を作ればよい。
第12図はこの演算を行う回路である。第11図の場合と同
様にｘを乗じてＧ（ｘ）で割つた剰余を求める回路を用
いている。
様にｘを乗じてＧ（ｘ）で割つた剰余を求める回路を用
いている。
復号は次のような手順で行う。まず、すべてのフリツプ
フロツプを“0"にリセツトする。次に、クロツクを印加
しながら入力端子I0,I1からa4,a3,a2,a1,a0を順に入れ
る。同時にa4〜a0はソフトレジスタ25（フリツプフロツ
プFF00〜FF11と同じクロツクで駆動される）に蓄えてお
く。このとき回路の中では、a4x4＋a3x3＋a2x2＋a1x＋a
0をＧ（ｘ）で割つた剰余s0＋s1xが求められる。次に、
I0,I1を“0"にしてさらにクロツクを印加し、ｘを乗じ
てＧ（ｘ）で割つた剰余を求める演算を繰り返す。この
演算を（５−ｊ）回行つたとき、結果が定数項のみにな
つたとすると、NORゲート26の出力が“1"になり、その
ときシフトレジスタ25から出て来た信号ajが訂正され
る。
フロツプを“0"にリセツトする。次に、クロツクを印加
しながら入力端子I0,I1からa4,a3,a2,a1,a0を順に入れ
る。同時にa4〜a0はソフトレジスタ25（フリツプフロツ
プFF00〜FF11と同じクロツクで駆動される）に蓄えてお
く。このとき回路の中では、a4x4＋a3x3＋a2x2＋a1x＋a
0をＧ（ｘ）で割つた剰余s0＋s1xが求められる。次に、
I0,I1を“0"にしてさらにクロツクを印加し、ｘを乗じ
てＧ（ｘ）で割つた剰余を求める演算を繰り返す。この
演算を（５−ｊ）回行つたとき、結果が定数項のみにな
つたとすると、NORゲート26の出力が“1"になり、その
ときシフトレジスタ25から出て来た信号ajが訂正され
る。
なお、符号化回路と復号回路とは共通部分が多いので第
13図に示すように一つにまとめることも可能である。
13図に示すように一つにまとめることも可能である。
第11図の符号化回路、第12図の復号回路、および第13図
の符号化・復号回路では、データの入出力を２ビツトず
つシリアルに行うため、これらを用いる場合はメモリの
構成を多少変更する必要がある。例えば、第１図に示す
メモリに第11図の符号化回路および第12図の復号回路を
用いる場合は、第14図に示すように、シリアル・パラレ
ル変換のためにシフトレジスタ15,16,17を付加する必要
がある。また、第８図に示すメモリに適用する場合は、
第15図に示すようにシフトレジスタ12を除去し、シフト
レジスタ7,8をそれぞれ18,19で置き換えればよい。
の符号化・復号回路では、データの入出力を２ビツトず
つシリアルに行うため、これらを用いる場合はメモリの
構成を多少変更する必要がある。例えば、第１図に示す
メモリに第11図の符号化回路および第12図の復号回路を
用いる場合は、第14図に示すように、シリアル・パラレ
ル変換のためにシフトレジスタ15,16,17を付加する必要
がある。また、第８図に示すメモリに適用する場合は、
第15図に示すようにシフトレジスタ12を除去し、シフト
レジスタ7,8をそれぞれ18,19で置き換えればよい。
以上の実施例はいずれも式（５）もしくは（18）をパリ
テイ検査行列とする４元（5,3）符号を用いた例であつ
たが他の符号でもよいことはもちろんである。例えば、 をパリテイ検査行列とする４元（21,18）符号でもよ
い。また、メモリセル１個に記憶する情報量は４値に限
らない。一般に、ｑ値（log2qビツト）の情報を記憶す
る方式では、誤り訂正符号としてｑ元符号を用いる。一
例としてｑ＝８の場合について述べる。
テイ検査行列とする４元（5,3）符号を用いた例であつ
たが他の符号でもよいことはもちろんである。例えば、 をパリテイ検査行列とする４元（21,18）符号でもよ
い。また、メモリセル１個に記憶する情報量は４値に限
らない。一般に、ｑ値（log2qビツト）の情報を記憶す
る方式では、誤り訂正符号としてｑ元符号を用いる。一
例としてｑ＝８の場合について述べる。
８元シンボルとしてはGF（８）の８個の元、0,1,β，β
2,……，β６（β３＋β＋１＝0mod2）を用いる。誤り
訂正符号としては、例えば をパリテイ検査行列とする８元（9,7）符号がある。こ
れは、 Ｇ（ｘ）＝x2＋βｘ＋１ （38） を生成多項式とする巡回符号である。この符号による誤
り訂正機能を設けた実施例を第16図に示す（これは第15
図と同様な構成のBORAMである）。この実施例に用いて
いる符号化回路および復号回路の回路図をそれぞれ第17
図および第18図に示す（これらはそれぞれ第11図および
第12図と同様、巡回符号の性質を利用した回路であ
る）。
2,……，β６（β３＋β＋１＝0mod2）を用いる。誤り
訂正符号としては、例えば をパリテイ検査行列とする８元（9,7）符号がある。こ
れは、 Ｇ（ｘ）＝x2＋βｘ＋１ （38） を生成多項式とする巡回符号である。この符号による誤
り訂正機能を設けた実施例を第16図に示す（これは第15
図と同様な構成のBORAMである）。この実施例に用いて
いる符号化回路および復号回路の回路図をそれぞれ第17
図および第18図に示す（これらはそれぞれ第11図および
第12図と同様、巡回符号の性質を利用した回路であ
る）。
以上の例はいずれも、誤り訂正符号としては単一誤り訂
正符号を用いているが、単一誤り訂正二重誤り検出符
号、あるいは多重誤り訂正符号を用いてもよいことはも
ちろんである。
正符号を用いているが、単一誤り訂正二重誤り検出符
号、あるいは多重誤り訂正符号を用いてもよいことはも
ちろんである。
本発明によれば、復号回路で訂正の終わった第１の情報
をメモリセルに再書き込みするため訂正の終わった第１
の情報を復号回路から第２の記憶回路へ入力する際に次
の第２の情報が複数のメモリセルから第１の記憶回路に
読み出されており、メモリ情報の誤り訂正、出力及び再
書き込み処理と次に訂正されるべきメモリ情報との読み
出し処理とを平行して実行できる。
をメモリセルに再書き込みするため訂正の終わった第１
の情報を復号回路から第２の記憶回路へ入力する際に次
の第２の情報が複数のメモリセルから第１の記憶回路に
読み出されており、メモリ情報の誤り訂正、出力及び再
書き込み処理と次に訂正されるべきメモリ情報との読み
出し処理とを平行して実行できる。
また１個のメモリセルに記憶されるｑ値（ｑ≧３）の情
報をまとめて１つのｑ元シンボルとみなし、このシンボ
ルを単位として符号化、復号を行なえば、α線によつて
１個のメモリセルに記憶されているｑ値の情報がすべて
失われるという型のソフトエラーの修正を容易に行うこ
とができる。
報をまとめて１つのｑ元シンボルとみなし、このシンボ
ルを単位として符号化、復号を行なえば、α線によつて
１個のメモリセルに記憶されているｑ値の情報がすべて
失われるという型のソフトエラーの修正を容易に行うこ
とができる。
第１図，第４図〜第10図，第14図〜第16図は、本発明に
よる誤り訂正機能付メモリの構成図、第２図，第11図，
第17図は上記メモリに用いる符号化回路の回路図、第３
図，第12図，第18図は上記メモリに用いる復号回路の回
路図、第13図は上記メモリに用いる符号化・復号回路の
回路図である。 １……符号化回路、２……復号回路、３……ワード線選
択回路、４……データ線選択回路、５……データ置換回
路、６……選択回路、7,8,11,12,15,16,17,18,19,25…
…シフトレジスタ、9,10……双方向シフトレジスタ、1
3,14……CCD、21……γを乗ずる回路、22……γ２を乗
ずる回路、23……シンドローム計算回路、24……訂正回
路、26……NORゲート、27……βを乗ずる回路、MCij…
…メモリセル、WLi……ワード線、DLj……データ線、AD
j……AD変換器、DAj……DA変換器、FFij……Ｄフリツプ
フロツプ。
よる誤り訂正機能付メモリの構成図、第２図，第11図，
第17図は上記メモリに用いる符号化回路の回路図、第３
図，第12図，第18図は上記メモリに用いる復号回路の回
路図、第13図は上記メモリに用いる符号化・復号回路の
回路図である。 １……符号化回路、２……復号回路、３……ワード線選
択回路、４……データ線選択回路、５……データ置換回
路、６……選択回路、7,8,11,12,15,16,17,18,19,25…
…シフトレジスタ、9,10……双方向シフトレジスタ、1
3,14……CCD、21……γを乗ずる回路、22……γ２を乗
ずる回路、23……シンドローム計算回路、24……訂正回
路、26……NORゲート、27……βを乗ずる回路、MCij…
…メモリセル、WLi……ワード線、DLj……データ線、AD
j……AD変換器、DAj……DA変換器、FFij……Ｄフリツプ
フロツプ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 中込 儀延 東京都国分寺市東恋ヶ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 池永 伸一 東京都国分寺市東恋ヶ窪１丁目280番地 株式会社日立製作所中央研究所内 (56)参考文献 特開 昭54−57849（ＪＰ，Ａ) 特開 昭57−71596（ＪＰ，Ａ) 特開 昭58−48295（ＪＰ，Ａ)
Claims (3)
- 【請求項１】第１と第２のワード線と、該第１と第２の
ワード線に交叉して設けられた複数のデータ線と、該第
１と第２のワード線と該複数のデータ線との交点に設け
られた複数のメモリセルと、入力データ誤り訂正のため
の検査ビットを付加して上記複数のメモリセルへ書き込
む符号化回路と、上記複数のメモリセルから読み出され
た情報を誤り訂正をして出力するとともに上記誤り訂正
がされた情報を上記複数のメモリセルへ再書き込みをす
る復号回路とを具備する誤り訂正機能付半導体メモリに
おいて、 上記複数のメモリセルの各々のメモリセルにｑ（ｑ≧
３）値の情報を記憶させ、 上記符号化回路から出力された上記入力データ及び上記
検査ビットをデジタル−アナログ変換して上記複数のメ
モリセルへ書き込むDA変換器と、 上記複数のメモリセルから読み出された情報をアナログ
−デジタル変換し上記復号回路へ出力するAD変換器と、 上記第１のワード線を選択することにより上記複数のデ
ータ線にほぼ同時に読み出される上記複数のメモリセル
の情報を上記AD変換器によりデジタル変換された情報と
して一時記憶する第１の記憶回路と、 該第１の記憶回路から転送される情報を一時記憶すると
ともに上記復号回路へ転送する第２の記憶回路とをさら
に具備し、 上記第１のワード線を選択したことにより上記複数のメ
モリセルから上記複数のデータ線にほぼ同時に読み出さ
れた第１の情報を上記AD変換器と上記第１の記憶回路と
上記第２の記憶回路とを介して上記復号回路へ転送し、 上記復号回路において上記第１の情報を誤り訂正しこの
誤り訂正された第１の情報を上記第２の記憶回路に入力
する一方、上記第２のワード線を選択することにより上
記複数のメモリセルから上記複数のデータ線にほぼ同時
に読み出される第２の情報を上記AD変換器を介して上記
第１の記憶回路に転送し、 その後、上記第２の記憶回路に入力された上記誤り訂正
された上記第１の情報を上記第１の記憶回路と上記DA変
換器と上記複数のデータ線とを介して上記複数のメモリ
セルに再書き込みする一方、上記複数のメモリセルから
上記第１の記憶回路に転送された上記第２の情報を上記
第１の記憶回路から上記第２の記憶回路に転送すること
を特徴とする誤り訂正機能付半導体メモリ。 - 【請求項２】上記複数のメモリセルの上記各々のメモリ
セルに記憶されたｑ値の情報を一つのｑ元シンボルとす
ることにより、誤り訂正符号としてｑ元符号を用いたこ
とを特徴とする特許請求の範囲第１項に記載の誤り訂正
機能付半導体メモリ。 - 【請求項３】上記ｑ元符号は、ｑ元巡回符号又はｑ元短
縮化巡回符号であることを特徴とする特許請求の範囲第
２項に記載の誤り訂正機能付半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59018326A JPH0743959B2 (ja) | 1984-02-06 | 1984-02-06 | 誤り訂正機能付半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59018326A JPH0743959B2 (ja) | 1984-02-06 | 1984-02-06 | 誤り訂正機能付半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60163300A JPS60163300A (ja) | 1985-08-26 |
| JPH0743959B2 true JPH0743959B2 (ja) | 1995-05-15 |
Family
ID=11968492
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59018326A Expired - Lifetime JPH0743959B2 (ja) | 1984-02-06 | 1984-02-06 | 誤り訂正機能付半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0743959B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6857099B1 (en) | 1996-09-18 | 2005-02-15 | Nippon Steel Corporation | Multilevel semiconductor memory, write/read method thereto/therefrom and storage medium storing write/read program |
| US6023781A (en) * | 1996-09-18 | 2000-02-08 | Nippon Steel Corporation | Multilevel semiconductor memory, write/read method thereto/therefrom and storage medium storing write/read program |
| US5915167A (en) * | 1997-04-04 | 1999-06-22 | Elm Technology Corporation | Three dimensional structure memory |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5848937B2 (ja) * | 1977-10-15 | 1983-11-01 | 日本電信電話株式会社 | エラ−検出訂正方式 |
| JPS5771596A (en) * | 1980-10-20 | 1982-05-04 | Fujitsu Ltd | Nonolithic memory chip provided with correcting function |
| US4459609A (en) * | 1981-09-14 | 1984-07-10 | International Business Machines Corporation | Charge-stabilized memory |
-
1984
- 1984-02-06 JP JP59018326A patent/JPH0743959B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60163300A (ja) | 1985-08-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |