KR0142277B1

KR0142277B1 - 메모리 시스템

Info

Publication number: KR0142277B1
Application number: KR1019940037753A
Authority: KR
Inventors: 도루 단자와; 도모하루 다나까
Original assignee: 사또 후미오; 가부시끼가이샤 도시바
Priority date: 1993-12-28
Filing date: 1994-12-28
Publication date: 1998-07-01
Also published as: JPH07234823A; US5621682A; JP3999822B2; US5719888A; US5996108A

Abstract

본 발명에 의하면, 메모리 시스템은 제각기 데이타 0, 1, ...,n-1에 대응하는 n-값 저장 상태 중의 하나를 기억하는 다수의 저장 소자를 가지며, n-값 정보 데이타를 저장하기 위한 정보 데이타 저장부 및 검색 데이타를 저장하기 위한 검색 데이타 저장부를 포함하는 저장부: 상기 메모리 소자 내에 저장된 정보 데이타를, 0 또는 1로 각각 구성된 다수의 비트를 가지며 상기 정보 데이타에 대응하며 상기 하나 또는 다수의 저장 소자 내에 저장되는 2진 코드로 변환하기 위한 변환부, 및 2진 코드로 변환되는 검색 데이타 및 정보 데이타를 기초로 에러를 검출하여 에러 정정 데이타를 기초로 에러성 데이타를 정정하기 위한 검출/정정부를 구비한다.

Description

메모리 시스템

제1도는 NAND셀으 구조를 도시한 단면도.

제2도는 EEPROM의 메모리셀 구조의 도시도.

제3도는 데이터 0,1 및 2와 3진 메모리의 메모리셀의 임계전압 사이의 대응 관계를 도시한 그래그도.

제4도는 3젠 NOR EEPROM의 회로 장치의 도시도.

제5도는 3진 NAND EEPROM의 회로 장치의 도시도.

제6도는 본 발명의 제1 실시예에 따른 메모리 시스템의 구성도.

제7도는 본 발명의 제2 실시예에 따른 메모리 시스템의 구성도.

제8도는 본 발명의 제3 실시예에 따른 메모리 시스템의 구성도.

제9도는 본 발명의 제4 실시예에 따른 메모리 시스템의 구성도.

제10도는 본 발명의 제5 실시예에 따른 메모리 시스템의 구성도.

제11도는 중재 2진 코드와 3진 셀의 임계전압의 분포사이의 대응 관계의 그래프도.

제12도는 에러 정정/검출을 위한 검사 매트릭스의 도시도.

제13A 및 13B도는 데이터 변환 회로으 회로도.

제14A내지 14B도는 데이터 변화회로, I/O패드, ZO버퍼, 에러 정정/검출 회로(ECC) 및 서입/판독 회로간의 접속관계의 도시도.

제15A 및 15B도는 ECC장치의 도시도.

제16도는 에러 정정회로의 배열에 대한 도시도.

제17도는 에러 통보회로의 도시도.

제18도는 정보데이타 및 검색 데이터를 각각 나타내는 라인 I 및 P, 서입/판독회로(150) 및 비트라인 사이의 접속관계의 도시도.

제19도는 2-입력 서입/판독회로의 도시도.

제20도는 1-입력 서입/판독회로의 도시도.

제21도는 칼럼 디코더의 도시도.

제22도는 서입 데이터를 입력하는 타이밍도.

제23도는 서입동작시 서입/판독 회고, 셀 선택 게이트 SG1 및 SG2와 제어 게이트 CG1-CG8에 대한 제어 게이트 CG1의제어 신호의 타이밍 챠트도.

제24도는 판독 동작시 서입/판독 회로, 셀 선택 게이트 SG1 및 SG2외 제어 게이트 CG1-CG8의 제어신호의 타이밍 챠트도.

제25도는 판독 데이터를 출력하는 타이밍 챠트도.

제26도는 본 발명의 제7 실시예에 따른 메모리 시스템을 도시한 구성도.

제27도는 본 발명의 제7 실시예에 따른 에러 검출/보정 알고리즘을 도시한 플로우 챠트도.

제28도는 본 발명의 제7 실시예의 실패를 도시한 블록도.

*도면의 주요부분에 대한 부호의 설명

10:데이터 변환기20:검색 데이터 계산기

30:셀 어레이40:에어 검출기

50:에어 정정기60:데이터 인버터

100:CPU200:EEPROM

본 발명은 메모리 시스템에 관한 것으로, 특히 전기적으로 소거가능하고 프로그램가능한 불활성 반도체 메모리를 사용한 다중치(multi-value)메모리 시스템에 관한 것이다. 최근에, 메모리 시스템으로서 반도체 메모리를 사용한 반도체 메모리 소자가 널리 사용되고 있다. 반도체 메모리 소자에 있어서, 고도의 집적화 및 고집적 밀도로 인한 다양한 요인에 의해 야기되는 신뢰성에 있어서의 저하 문제가 대두되고 있다. 이러한 이유 때문에, 에러 검출/정정 수행용 에러 검출/정정 코드가 반도체 메모리 소자에 자주 적용된다. 실제로, 이러한 에러 검출/정정 코드는 하기의 모든 조건을 반드시 만족해야 한다. 즉,

(1) 에러 주파수가 반도체 메모리 소자에 대해 독특한 허용가능한 에러 주파수보다 낮고,

(2) 코딩 및 디코딩이 고속 판독/서입 동작으로 고속도에서 수행될 수 있으며,

(3) 코드구조에 있어, 코드이 용장도가 최소라야 한는 점이다.

상기한 실제적인 관점 때문에, 1-비트 에러를 정정하고 2-비트 에러를 검출하기 위한 SEC-DED코드가 현대 널리 사용되어 왔다. 보다 높은 신뢰성을 얻기 위하여, 2-비트 에러를 정정하기위한 DEC코드가 적용되는데, 특히, 메모리 패키지 또는 다중-비트 출력/저장 소자단위의 검출/정정에러용 바이트 에러 검출/정정 코드가 있다. 바이트 단위의 데이터를 처리하기 위한 소자를 실제로 사용하기 위하여는, 단일-바이트 에러를 정정할 뿐만 아니라, 2-바이트 에러를 검출하는 높은 능력을 갖기 위한 SbEC-DbED가 요구된다. 고집적도를 위해 유용한 수다나으로서, 다중치 저장 방법이 고려되어 왔다. 다중치 능동 반도체 메모리의 일예에 있어, 메모리 셀이 메모리 셀내에 저장된 3개 이상의 분산 전하 분포(dispersed charge distribution)를 갖춤으로써 다중값 저장을 수행한다. 이 경우, 하나의 메모리 셀내에 저장된 데이터가 하나의 소프트에러에 의해 파괴 될 것이므로, 상기 에러를 정정 할 수 있는 에러 정정 코드(예로서, 하나의 셀 데이터를 하나의 바이트로 취급하는 바이트 에러 보정정 코드)가 요구된다. 한편, 전기적으로 소거가능하고 프로그램 가능한 불활성 반도체 다중치 메모리 소자의 경우에 있어서, 3개 이상의 분산 임계전압 분호를 사용한 메모리 셀이 사용된다. 예를 들어, 2개의 3진(ternary)메모리 셀로 구성되는 3-비트의 다중치 ROM(Read Only Memory)가 공지되어 있는데(고고쿠에 의한 일본 특허 공보 제 5-60199호), 다중치 EEPROM은 다중치 ROM과 같이 구상할 수 있다. 예를 들어, 자신들의 제어 게이트를 공유하는 인접 메모리 셀로 구성되는 셀 그룹이 기본 소자로 함으로써, 3-비트 정보는 9갱의 값(즉, 3x3=9)으로부터 8개의 값을 이용함으로써 2개의 메모리 셀에 대해 저장될 수 있다. 이 경우에 있어서, 다중치 EEPROM은 다중치 능동 반도체 메모리 소자와 다르며 소프트 에러 문제점을 갖지 않는다. 그러나, 전하 저장층내에 저장된 전하량은 전하량이 0인 메모리셀의 임계전압으로 시프트되어, 데이터 에러는 상승될 것이다. 고집적될 수 있는 3진 NAND EEPROM의 구조 및 동작은 하기에서 명백히 기술될 것이다. 제1도는 NAND셀 구조의 단면도이다. NAND셀은 p형 기판(11), 플로팅 게이트(14), 제어 게이트(16), 내부적층 절연막(17), 비트라인(18) 및 n형 확산층(19)을 가진다. 다수의 메모리셀은 서로 직렬 접속되어, 인접 메모리셀들이 소스 및 드레인을 공통으로 사용하고, 인접 메모리 셀들이 하나의 유니트로서 비트라인에 접속됨으로써 NAND 셀을 구성한다. 메모리 셀 어레이는 p형 또는 n형 기판에 형성된 p형 웰(well)내에 일체로 형성된다. NAND셀의 드레인 측은 선택 게이트를 통하여 비트라인에 접속되고, 유사하게, NAND셀의 소스 및 드레인 측은 선택 게이트를 통하여 소스 라인이 접속된다. 메모리 셀의 제어 게이트는 워드리안을 구성하도록 로우(row)방향으로 연속적으로 배열된다. 3진 NAND EEPROM의 동작은 아래 기술된 바와 같다. 데이터 서입 동작은 비트라인으로부터 가장 멀리 떨어져 있는 위치에 있는 메모리 셀에서 수행된다. 고전압 Vpp(=대략 20V)은 선택된 메모리 셀의 제어 게이트에 인가되고, 중간 전압 Vm(대략 10V)은 선택된 메모리 셀보다 비트라인에 더 가까운 메모리 셀의 선택 게이트에 인가되며, OV전압, 저전압 Vdd(대략 2V), 또는 중간전압은 데이터에 따라서 비트라인에 인가된다. 0전압 또는 저전압 Vdd(대략 2V)가 비트라인에 인가될 시에, 비트라인의 전위는 선택된 메모리 셀의 드레인에 전송되며, 전자들은 드레인으로부터 플로팅 게이트에 주입된다. 이러한 방식에 있어서, 선택된 메모리 셀의 임계전압은 양(positive)으로 시프트된다. 그러나, 저전압 Vdd가 비트라인에 인가 될 때 얻어지는 시프트 양은 0전압이 비트라인에 인가 될 때 얻어지는 시프트 양보다 작다. 중간 전압이 비트라인에 인가 될 때, 전자 주입이 발생하며, 임계전압은 변하지 않는다. 데이터 소거 동작은 NAND셀내의 모든 메모리 셀에 대해 동시에 수행된다. 보다 상세하게는, 모든 제어 게이트들은 OV가 되도록 세트되고, 비트 및 소스라인은 플로팅 상태(floating state)로 세트되어, 고전압 Vpp(대락 20V)를 p형 웰 및 n형 기판의 모든 선택 게이트에 인가한다. 이러한 방식에서, 모든 메모리 셀의 플로팅 게이트 전자는 p형 웰내로 방전되며, 임게전압은 음(negative)으로 시프트 된다. 데이터 판독 동작은 2개의 사이클로 수행된다. 첫 번째 사이클에 있어서는, 선택된 메모리 셀의 제어 게이트는 OV로 되게 세트되며 나머지 메모리 셀의 제어 및 선택 게이트는 공급 전압 Vcc(대략 5V)가 되게 세트된다. 이 상태에 있어서는, 전류가 선택된 메모리 셀 내로 흐르느지의 여부가 검사된다. 두 번째 사이클에서는, 선택된 메모리 셀이 제어 게이트는 저전압 Vdd(대략 2V)가 되게 세트되며, 나머지 메모리 셀의 제어 및 선택 게이트는 공급전압 Vcc(대략 5V)이 되게 세트된다. 이 상태에 있어서는, 전류가 선택된 메모리 셀 내에 흐르는지가 검사된다. 이 경우, 3개의 임꼐 전압 Vt는 VtOV, OV≤Vt Vdd 및 Vdd≤Vt Vcc를 각각 만족한다. 감소하는 순서(descending order)의 다중치를 결정하기 위해 물리적인 양의 크기(예를 들면, EEPROM의 메모리 셀의 임계 전압)를 지정함에 따라 얻어진 I- 번째 데이터가 다중치 데이터 i로 정의할 때, 판독다중치 데이터가 사이즈에 있어 오직 하나만큼 서입된 다중치 데이터와 다른 경우가 고려된다. 이때, 판독 출력데이타는 2개 이상의 비트만큼 서입된 입력 데이터와 다를 수 있다. 그 결과, 적어도 하나의 SbEC코드가 정보 데이터로서 입/출력데이타를 사용하여 에러 정정/검출 코드로서 요구된다. 더욱이, 2진 저장소자에 사용된 SEC-DED코드의 것과 거의 동일한 신뢰성을 얻기 위하여, SbDC-DbED 코드가 요구된다. 그러나, 이 SbEC-DbED 코드는 복잡한 디코딩 회로를 요한다. 저장된 데이터의 칼럼 실패와 같은 버스트 에러(burst error)가 발생하면, 에러를 정정/검출하는 순수 능력은 감소한다. 그러한 버스트 에러가 발생하고 버스트 에러가 발생하는 어드레스에 있는 저장된 데이터를 제외한 저장된 데이터가 에러를 갖게 될 시에, 적어도 하나이상의 2-비트 에러 정정 코드가 이들 에러를 정정하기 위해 적용되어야만 한다. 예를 들면, 전기적으로 소거가능하고 프로그램가능한 불활성 반도체 메모리(EEPROM)에 있어서는, 독특한 칼럼 실패가 발생할 수 있다. 이 칼럼 실패는 비트라인으로부터 전류가 누설되거나 블록내의 공통 칼럼내의 메모리 셀내의 데이터가 지나치게 서입되거나 소거될시에 발생한다. 그러한 칼럼 실패가 발생하고, 칼럼 실패가 발생하는 칼럼 어드레스에 있는 메모리 셀을 제외한 메모리 셀이 에러를 가지고 있을 시에 이들 에러는 SbEC 코드와 같은 단일 b-비트 바이트 에러 정정 코드에 의해 정정될 수 없다. 이 경우, 예를 들어 이중 b-비트 바이트 에러 정정 코드가 요구된다. 그러나, 이 코드는 복잡한 디코딩 회로를 필요로 한다. 상술한 바와 같이, 종래의 메모리 시스템은 하기와 같은 문제점을 가진다. 감소하는 순서의 다중치를 결정하기 위한 물리적 양의 크기를 지정함에 따라 얻어지는 I-번째 데이터가 다중치 i로서 정의되고 판독 다중치 데이터가 사이즈에 있어 오직 하나만큼 서입 다중치 데이터와 다를시에, 판독 출력 데이터는 2이상의 비트만큼 서입된 입력 데이터와 다르게 된다. 그 결과, 적어도 하나 이상의 SbDE코드가 정보 데이터로서 입/출력 데이터를 사용하여 에러 정정/검출 코드로서 요구된다. 더욱이, 2진 저장 소자에 사용된 SEC-DbED 코드의 것과 동일한 신뢰성을 얻기 위하여, SbEC-DED코드가 요구된다. 그러나, 이 SbEC-DbED코드는 복잡한 디코딩 회로를 필요로 한다. EEPROM에 있어서는, 독특한 칼럼 실패가 발생될 수 있다. 그러한 칼럼 실패가 발생하고 칼럼 실패가 발생하는 칼럼 어드레스에 있는 메모리를 제외한 메모리 셀이 에러를 가지는 경우, 이들 에러는 SbEC코드와 같은 단일 b-비트 바이트 에러 정정 코드에 의해 정정 될 수 없다. 이 경우, 예를 들어 이중 b-비트 바이트 에러 정정 코드가 요구된다. 그러나 이 코드는 복잡한 디코딩 회로를 필요로 한다. 본 발명의 목적은 비교적 낮은 용장도를 가진 단순한 디코딩 회로를 사용할 수 있고, 감소 차수의 다중치를 결정하기 위해 물리적 양의 지정에 따라 얻어지는 I-번째 데이터가 다중치 데이터 i로서 정의되고 판독 다중치 데이터가 사이즈에 있어 오직 하나만큼 서입 다중치 데이터와 다를 때 사용되는 에러 검출/정정 수단을 사용하여 2-비트 에러검출을 완결할 수 있는 메모리 시스템을 제공하는 데에 있다. 본 발명의 다른 목적은 버스트 에러가 하나의 코드워드의 2-비트 에러를 발생하돌고 발생할 시에도 1-비트 에러를 정정하고 2-비트 에러를 검출하기 위한 코드를 사용하여 2-비트 에러를 정정할 수 잇는 가능성잉 있는 메모리 시스템을 제공하는 데에 있다. 본 발명에 의하면, 상기한 문제점을 해소하기 위하여, 아래와 같은 수단이 고안된었다. 본 발명에 의한 제1메모리 시스템은 제각기 데이터 0,1, ...,n-1에 대응하는 n-값 저장상태중의 하나를 기억하는 다수의 저장소자를 가지며, n-값 정보 데이터를 저장하기 위한 정보 데이터 저장수단 및 검색 데이터를 저장하기 위한 검색 데이터 저장 수단을 포함하는 저장수단(즉, 메모리 셀 어레이), 상기 메모리 소자내에 저장된 정보 데이터를, 0 또는 1로 각각 구성된 다수의 비트를 가지며 상기 정보 데이터에 대응하며 상기 하나 또는 다수의 저장소자 내에 저장되는 2진코드로 변환하기 위한 변환수단, 및 2진 코드로 변환되는 검색데이타 및 정보 데이터를 기초로 에러를 검출하여 에러정정 데이터를 기초로 에러성 데이터를 정정 하기 위한 검출/정정 수단을 구비하는 　을 특징으로 한다. 본 구성에 있어서, 상기 변환수단은 상기 정보데이타를 체이타의 각각이 상기 저장소자 중의 하나내에 저장되는 2진 코드의 조합인 중재 2진 코드를 포함하는 2진 코드로 변환하기 위한 수단을 포함한다. 여기에서, 상기 저장수단은 상기 다수의 저장소자의 조합에 의해 n-값 정보 데이터를 저장한다.

본 발명의 양호한 실시예는 다음과 같다.

(1) 정보 데이터 저장수단은 상기 검색 데이터 저장수단이 저장될 데이터에 상응하는 2진 코드를 발생하도록 저장될 데이터에 상응하는 2진 코드를 사용하기 위한 수단 및 상기 저장수단이 2진 코들를 기초로 n-값 저장을 수행하도록 하는 서입수단을 구비한다.

(2) 변환 수단이 저장소자의 저장 데이터를 0 또는 1로 각각 구성된 다수의 비트를 가진 2진 코드로 변환 하기 위한 수단을 포함하며, 검출/정정수단은 정보 데이터 및 검색 데이터를 기초로 에러를 검출/정쩡하며, 2진 코드를 기초로 상기 다수의 기억 소자의 데이터의 조합에 의해 표시되는 데이터 코드를 출력하기 위한 수단을 포함한다.

(3) 상기 (2)의 구성에서 제1 메모리 시스템은 데이터 코드로부터 변환된 2진 코드를 기초로 상기 검색 데이터 저장수단의 상기 저장소자내에 저장될 데이터에 상응하고, 상기 저장소자로 하여금 2진 코드를 기초로 n-값 저장을 수행토록 하기 위해 상기 정보 데이터 저장 수단의 상기 저장소자내에 저장될 데이터에 상응하는 2진 코드를 발생하기 위한 수단을 더 포함하는 것을 특징으로 한다.

(4) 변환수단은 상기 저장소자내의 데이터의 사이즈(size)가 하나씩 변할 때, 데이터의 2진코드가 1의 해밍거리(Hamming distance)를 갖도록 데이터를 변환하기 위한 수단을 포함한다. 특히, 저장소자의 데이터 i(i=0, 1, ..., n-2)에 상응하는 2진 코드 및 데이터 i+1에 상응하는 2진코드는 오직 2진 코드의 1-비트가 나머지의 2진 코드의 대응하는 1-비트와 다르게 되도록 세트된다. 저장소자의 데이터 i(i=1, ..., n-1)에 상응하는 2진코드와 데이터 i-1에 상응하는 2진 코드는 2진코드의 오직 1-비트가 나머지 2진코드의 대응하는 1-비트와 다르게 되도록 세트된다.

(5) 저장소자는 상기 저장소자에 저장된 전하량을 사용하여 n-값 저장을 수행하며, 전하량의 크기의 차수로 n 데이터 0, 1, ..., n-1에 상응한다.

(6) 저장소자는 전하 저장층 및, 상기 반도체층 상에 제어 게이트를 적층하여 형성함으로써 얻어지는 불활성 메모리 셀이다.

(7) 저장소자의 저장상태는 하나씩 변한다.

(8) 저장수단은 상기 M-값(M: 2보다 작지 않은 정수) 및 N-값(N: 3보다 작지 않은 정수)저장소자의 조합을 사용하여 n2M 관계를 가진 n-비트(2n NM 2n+1)정보를 저장한다. 본 발명의 제1 메모리 시스템에 의하며, 하기의 효과가 얻어질 수 있다. 감소하는 순서의 다중치를 결정하기 위해, 물리적인 양의 크기를 지정함에 따라 얻어진 I-번째 데이터가 다중치 체이타와 다를시에 1-비트 에러 정정 코드는 중재 2진코드9intermediate binary code)를 도입함으로써 사용될 수 있으며, 그의 1-비트는 다중치 데이터가 오직 1만큼 시프트될 때 시프트된다[즉, 해밍거리(Hamming distance)가 1일 때]. 이 방식에 있어서, 비교적 낮은 용장도를 가진 디코딩 회로, 즉 단순구조가 사용될 수 있다. 더 나아가, 이러한 응용이 2-비트 에러를 검출하기 위한 능력을 가진 2-비트 에러검출 코드에 까지 응용될 시에, 2-비트 에러 검출이 완전히 수행될 수 있다. 예를 들면, 전기적으로 소거가능하고 프로그램 가능한 불활성 반도체 메모리(EEPROM)에 있어서, 제2도에 도시된 바와 같이, 반도체 기판상에 전하 저장층(14) 및 제어 게이트(16)를 적층하여 형성함으로써 얻어진 매모리 셀[n-형 기판(11')상의 p-형 웰(11)]이 사용되며, 전하 저장층(14)내에 저장된 전하량의 크기는 분리 연속적으로 되며, 즉 제어 게이트916)로부터 관찰된 전압 Vt는 불연속적으로 되며, 즉 제어 게이트(1b)로부터 관찰된 전압 Vt는 불연속적으로 되어 디지털 정보가 저장될 수 있다. 다중치 메모리는 3개 이상의 Vt 분포를 가진 메모리 셀로 구성된다.

제3도는 다중치 0,1 및 2와 3진 메모리의 셀들의 임계전압 레벨사이의 대응관계를 도시한다. 전하 저장층내에 저장된 전하량의 크기가 0일 때 얻어진 전압 Vt는 중간 전압(neutral voltage: Vto)이라 칭하여진다. 이 중간 전압 Vto가 데이터 1의 전압 Vt 분포에 세트될 때, 메모리가 긴 시간동안 정지된 이후에, 메모리 셀내에 서입된 정보는 중간 전압 Vto를 포함하는 Vt분포에 상응하는 정보로 변하게 된다. 이 경우, 정보 에러의 사이즈는 많아야 1이다. 보다 자세하게는, 정보 에러는 오직 데이터 0 및 1 사이 그리고 오직 1 및 2사이에서만이 발생한다.

제4도 및 제 5도는 NOR EEPROM 및 NAND EEPROM의 셀 어레이 부를 제각기 도시한 것이다. 3진 메모리에 있어서, 기본소자는 제어 게이트를 공통으로 이용하는 인접 메모리 셀로 구성된 셀 그룹으로 구성된다. 하나의 메모리 셀이 3개의 값을 가지기 때문에, 하나늬 셀 그룹은 9개의 값을 가진다. 9개중 8개 값이 사용되는 경우, 2개의 셀당 3-비트 정보가 저장될 수 있다. 표1에 도시된 바와 같이, 3진 데이터와 22진 데이터간의 대응관계는, 다중치 데이터가 사이즈에 있어 오직 하나와 다를 때, 다중치 데이터에 상응하는 2진 코드들간의 해밍거리는 하나가 되게 세트되도록 세트된다. 이 방식에서, 에러는 1-비트 에러 정정 코드를 사용함으로써 정정될 수 있다.

또한, 4-, 5-, 또는 8-값 데이터가 사용됨으로써 다중치 데이터와 2진코드간의 대응관계가 표 2, 3 또는 4에 도시된 바와 같이 세트되고, 상기 효과는 얻어질 수 있다.

본 발명에 따른 제2 메모리 시스템에 의하면, 도특한 칼럼 실패와 같은 버스트 에러가 하나의 코드 워드에서 2-비트 에러를 생성하도록 발생하더라도, 전기적으로 소거가능하고 프로그램가능한 불휘발성 반도체 메모리(EEPROM)는 1-비트 에러를 정정하며 2-비트 에러를 검출하기 위한 코드를 사용하여 2-비트 에러를 정정하는 가능성을 지니게 된다. 이하, 본 발명의 실시에는 첨부된 도면을 참조로 하여 더욱 상세히 기술하기로 한다.

제6도는 본 발명의 제1실시예에 따라 메모리 시스템의 장치를 도시한 구성도이다. 본 발명에 따른 메모리 시스템은 데이터 변환기(10), 검색 데이터 계산기(check data calculator:20), 셀 어러검출기(40), 에러검출기(50) 및 데이터 인버터(60)을 구비한다. 데이터 서입 동작은 하기와 같이 수행된다. 데이터 변환기(10)는 감소하는 순서의 다중치를 결정하기 위해 물리적 양의 크기의 지정에 따라 얻어지는 i-번째 데이터가 다중치 데이터로 정의되고 판독 다중치 데이터가 사이즈에 있어 오직 1만큼 서입 다중치 데이터와 다를 때 서입 데이터로서 작용하는 입력 데이터 D10을 1의 해밍거리를 가진 2진코드로 변화시켰다. 그 이후, 검색 데이터 계산기(20)은 2진코드로부터 검색 데이터 D30를 발생한다. 이때, 데이터 변환기(10)에 의해 변환된 2진코드는 정보 데이터 D20으로 사용되며, 정보 데이터 D20 및 검색 데이터 D30은 서입 데이터 D40으로서 셀 어레이(30)내에 기록된다. 데이터 판독 동작은 하기와 같이 수행된다. 셀 어레이(30)으로부터 판독된 판독 데이터 D50는 에러 검출기(40) 및 에러 정정기(50)에 입력된다. 셀 어레이(30)로부터 판독된 데이터가 에러를 가질 경우, 에러 검출기(40)는 에러수가 허용 가능한 범위내에 있을 때 에러를 검출하며, 에러 검출기(40)은 검출된 에러의 위치를 에러 정정기(50)에 출력한다. 에러 검출기(40)에 의해 검출된 에러의수가 허용가능한 범위내에 있을 경우, 에러 정정기950)는 셀 어레이(30)로부터 판독된 판독 데이터 D50의 에러를 정정한다. 이때, 에러 정정기(50)는 2진 코드의 다중치 정보 데이터를 출력한다. 데이터 인버터960)는 정보 데이터를 셀 어레이(30)로부터 판독 데이터로서 자가용하는 출력 데이터 D60로 반전하다.

제1실시예에 따라 전술한 바와 같이, 감소하는 순서의 다중치를 결정하기 위해 물리적 양의 크기를 지정함에 따라 얻어지는 i-번째 데이터가 다중치 데이터i로부서 정의되고 판독 다중치 데이터가 사이즈에 있어 오직 1만큼 서입된 다중치 데이터와 다르다고 가정하자. 이 경우, 다중치 정보 데이터가 2진코드로 변환되고 다중치 데이터가 사이즈에 있어 1만큼 서로 다를시에, 데이터는 1의 해밍거리를 가진 2진코드로 변환된다. 이러한 이유 때문에, 1-비트 에러 정정코드는 제1실시예에 따른 메모리 시스템에 적용될 수 있다. 그러므로, 비료적 낮은 용장도를 가진 디코딩 회로 및 단순한 디코딩 회로가 사용될 수 있다. 또한, 1-비트 에러 검출 코드는 2-비트 에러 검출 능력을 가진 2-비트 에러 검출 코드에까지 응용이 미칠 때, 2-비트 에러 검출 코드에까지 응용이 미칠 때, 2-비트 에러 검출은 완전하게 수행될 수 있다.

제7도는 본 발명의 제2실시예에 따른 메모리 시스템의 장치를 도시한 구성이다. 제7도를 참조하면, 제6도와 동일한 참조부호는 제7도의 동일 부분에 인용되며, 그에 대한 설명은 생략될 것이다. 제2실시예는 제1실시예의 각각의 구성소자가 CPU(100) 또는 EEPROM(200)중의 어느하나에 포함됨을 설명하고 있다. 제2실시예에 따르면, CPU(100)은 데이터 변환기(10), 검색 데이터 계산기(20), 에러 정저어기(30), 에러 검추기(40) 및 데이터 인버터(60)를 가지며, EEPROM(200)은 오직 셀 어레이(30)만을 가진다. 제2실시예에 있어, CPU(100)와 EEPROM(200) 사이에서 교환되는 데이터는 2진코드이다.

제8도는 본 발명의 제3실시예에 따른 메모리 시스템의 장치를 도시한 구성이다. 제6도와 동일한 참조부호는 제8도의 동일부에 인용되며, 그에 대한 설명은 생략될 것이다. 제3실시예에 의하며, 제2실시예와는 달리, EEPROM(200)은 CPU(100)에서와 같이 데이터 변환기(10)와 데이터 인버터(60)를 가진다. 이 경우, CPU(100)와 EEPROM(200)사이에서 교환되는 데이터는 2진코드는 아니지만 일반 정보 데이터이다. 그러나, 제3실시예에 따르면, 금지된 데이터 검출기(70)는 판독 데이터 D50이 에러를 가지며 비상용된 2진 코드내로 변환될시에 에러가 검출되어 EEPROM(200)밖으로 출력하도록 EEPROM(200)내에 배열된다[즉, EEPROM(200)의 출력버퍼가 고-임피던스 상태내에 세트된다].

제9도는 본 발명의 제4실시예에 따른 메모리 시스템의 장치를 도시한 구성도이다. 제6도와 동일한 참조부호는 제9도에서의 동일한 부분을 인용하며, 그에 대한 설명은 생략될 것이다. 제4실시예에서 얻어지는 것은, 본 발명의 제1실시예에서의 데이터 변환기(10)와 데이터 인버터(60)는 서로 일체로 된다. 제4실시예는 본 발명의 제1실시예의 것과 동일한 기본동작을 가진다. 그러나 오직 2n값을 가지는 데이터(n: 2이상의 정수)는 제4실시예에서 사용된다. 서입동작은 하기와 같이 수행된다. 감소하는 순서의 다중치를 결정하기 위해 물리적 양의 크기를 지정함에 딸라 얻어지는 i-번째 데이터가 다중치 데이터 i로 정의되고 판독 다중치 데이터가 사이즈에 있어 오직 1만큼 서입된 다중치 데이터와 다르다고 가정되는 경우, 다중치 데이터 변환기(80)도 그리고 이로부터 입/출력 데이터는 다중치 데이터가 2진코드로 변환되고 다중치 데이터가 사이즈에 있어 오직 하나만큼 2진코드와 다를 경우 서입 데이터로서 작용하는 입력 데이터 D10을 1의 해밍거리를 가진 2진코드오 변환한다. 그 이후, 검색 데이터 계산기(20)는 2진코드로부터 검색 데이터 D30을 발생한다. 이때, 데이터 변환기(10)에 의해 변환된 2진코드는 정보 데이터 D20으로서 사용되고, 정보 데이터 D20 및 검색 데이터 D30는 셀 어레이(30)내에 에러 검출기(40)로서 기록된다. 데이터 판독 동작은 하기와 같이 수행된다. 셀 어레이(30)로부터 판독된 판독 데이터 D50은 에러 검출기(40) 및 에러 정정기(50)에 입력된다. 셀 어레이(30)로부터 판독된 데이터가 에러를 가질 경우, 에러 검출기(40)는 에러의 수가 허용가능한 범위내에 있을 때 에러를 검출하며, 에러 검출기는 검출된 에러의 비트 위치 정보를 에러 정정기(50)에 출력한다. 에러 검출기(40)에 의해 검출된 에러수가 허용가능한 범위내에 있을 때, 에러 검출기(50)는 셀 어레이(30)로부터 판독된 판독 데이터 D50의 에러를 검출한다. 에러 정정기(50)는 2진코드의 다중치 정보 데이터를 출력한다. 다중치 데이터 변환기(80)로 , 그리고 이로부터 입/출력 데이터는 정보 데이터를 판독 데이터로 작용하는 출력 데이터 D60로 반전하며 출력 데이터 D60을 출력하다.

제10도는 본 발명의 제5실시예에 따라 메모리 시스템의 장치를 도시한 구성도이다. 제6도에서 사용된 동일부호는 제10도와 동일부분에 대하여 병기되며 그에 대한 설명은 생략키로한다. 제5실시예는 하이퍼 콤플렉스(hypercomplex) 다중치 데이터가 본 발명의 제2실시예에서 CPU(100)와 EEPROM(200)사이에서 교환되는 장치를 기술한다. 제5실시예는 본 발명의 제2실시예와 동일한 기본 동작을 가진다. 서입동작에 있어서, 데이터 변환기(10)는 감소하는 순서의 다중치를 결정하기 위해 물리적 양의 크기를 지정함에 따라 얻어지는 i-번째 데이터가 다중치 데이터 i로 정의되고 판독 다중치 데이터가 사이즈에 있어 오직 1만큼 서입된 다중치 데이터와 다를때 서입데이타로서 작용하는 입력 데이터 D10을 1의 해밍거리를 가진 2진코드로 변환한다. 그 이후, 검색 데이터 계산기(20)는 2진코드로부터 검색데이타 D30을 발생한다. 2진코드는 정보 데이터 D20으로서 사용되고, 이들 데이터는 하이퍼 컴플렉스 다중치 데이터 변환기(90)에 입력된다. 하이퍼 컴플렉스 다중치 데이타 변환기(90)는 입력 데이터를 하이퍼 컴플렉스 다중치 데이터로 변환하여 출력한다. 상이한 장치에 의해, CPU(100)와 EEPROM(200)사이에서 교환되는 데이터는 하이퍼 컴플렉스 다중치 데이터가 된다. EEPROM(200)에 입력되는 하이퍼 컴플렉스 다중치 데이터는 서입 데이터 D40로서 셀 어레이(30)에 기록된다. 판독동작에 잇어서, 셀 어레이(30)로부터 판독된 하이퍼 컴플렉스 다중치 판독 데이터 D50은 CPU(100)의 하이퍼 컴플렉스 다중치 데이터 변환기(90)에 입력된다. 하이퍼 컴플렉스 다중치 데이터 변환기(90)는 입력 하이퍼 컴플렉스 다중치 데이터를 2진코드로 변환한다. 그 이후, 데이터는 에러 검출기(40) 및 에러 정정기(50)에 입력된다. 셀 어레이(30)로부터 판독된 데이터가 에러를 가질경우 에러 검출기(40)는 에러의 수가 허용가능한 범위내에 있을 시에 에러를 검출하며, 에러 검출기(40)는 검출된 에러의 위치 정보를 에러 검출기(50)에 출력한다. 에러 검출기(40)에 의해 검출된 에러의 수가 허용가능한 범위내에 있을 때, 에러 정정기(50)는 셀 어레이(30)로부터 판독된 판독 데이터 D50의 에러를 정정한다. 에러 정정기(50)는 2진코드의 다중치 정보 데이터를 출력한다. 데이터 인버터(60)은 정보 데이터를 판독데이타로서 작용하는 출력 데이터 D60으로 반전하여 출력 데이터 D60을 출력한다. 본 발명의 제6실시예는 2개의 3진 메모리 셀의 9개의 상태 조합중 8개의 조합을 사용하여 다중치 메모리 시스템의 에러정정/검출을 기술한다. 상기 실시예의 각각에 있어서, 메모리 정보가 2진코드[중재 2진코드(intermediate binary code)를 포함하는]로 변환된 후에 에러 정정이 수행된다. 그러나, 제6실시예는 각각의 상기 실시예에서의 2진코드로서 중재 2진코드를 사용하여 에러 정정이 수행되는 실제적인 경우를 설명한다. 제6실시예는 하기에 기술될 것이다. 제11도는 3진 셀의 임계전압 Vt 의 분포(0, 1 및 2)가 중재 2진코드(00, 01 및 11)에 제각기 대응하는 경우를 보여준다. 제11도를 참조하면, 각각의 분포의 임계전압은 Vt≤-1, 0V≤Vt≤1V, 2V≤Vt≤3V를 만족한다. 서로간에 결함될 2개의 메모리 셀인 셀(1) 및 셀(2)의 중재 2진 코드의 8개 조합은 제각기 중재 2진 코드라 불리워진다고 가정하자. 이 경우에 있어서, 입/출력 데이터와 그 조합에 상응하는 8-비트 중재 2진 코드 사이의 관계는 표5에 도시된다. 표5에 명시된 바와 같이, 상태가 1씩 변화될 수 있을 때, 입/출력 데이터 11는 4개의 경우, 01, 21, 10 및 12로 변화될 수 있지만, 한 비트씩 변화된 3-비트 정보는 오직 3개이다. 그 결과, 2-비트 에러 정정코드는 3-비트 정보에 대해 필요한 반면에 1-비트 에러 정정코드는 정보 2진코드에 대해 충분하다.

제12도는 21-비트 중재2진 코드 중의 1-비트 에러가 정정되고, 27-비크내의 2-비트 에러가 6-검색 비트를 중재 2진코드의 21-비트에 부가함으로써 얻어지는 에러 정정/검출에 대한 검색 매트릭스를 도시한다. 제 13a 및 13b도는 정보 데이터로부터 중재 2진 코드로의 변환 및 그들간의 반전을 수행하기 위한 데이터 변환 회로(110)의 회로도를 도시한다. 신호 WE는 서입동작시 고레벨로 가며, 신호 RE는 판독 동작시 고레벨로 간다. 제 13a도를 참조하며, 바(bar)(에를 들어/WE)를 가진 신호는 대응신호를 반전 함으로써 얻어진 신호이다. 데이터 반전회로(110)는 서입 동작시에 정보 데이터를 중재 2진 코드로 변환하며, 정보 데이터는 판독 동작시 정보 데이터로 반전된다. 제13a도에 도시된 바와 같이, 16-비트의 정보 데이터 IO1(1=1내지 15)중에서, 15-비트 데이터는 매 3비트마다 4-비트 중재 2진코드 IOOK(K=1 내지 20)로 변환된다. 나머지 정보 데이터 IO16은 제13b도에 도시된 바와 같이 중재 2진코드 IOO21내로 변환된다. 16-비트 정보는 직접 처리되지 않지만 데이터 변환회로(110)에 의해 변환된 중재2진코드 IOO중의 21-비트 데이터는 에러 정정 코드의 정보 데이터로서 처리된다.

제14a내지 14c도는 데이터 변환회로(110), EEPROM(200)의 데이터 입/출력핀으로 작용하는 IO 패드(120), 에러 정정/검출 회로(ECC:140) 및 서입/판독 회로(150)사이의 접속 관계를 도시한다. 제14a도에 의하면, 데이터 변환회로(110)는 CPU(100)측상에 배열되며, EEPROM(200)은 21-비트의 중재 2진코드를 수신한다. 제14b도를 참조하면, EEPROM(200)은 데이터 변환회로(110), ECC(140) 및 서입/판독 회로(150)를 가지며, EEPROM(200)은 21-비트의 중재 2진코드 및 6-검색 비트를 수신하여 출력한다.

제15a 내지 17도는 21-비트 중재 2진코드의 2-비트 에러를 정정하고, 6-검색 비트를 중재 2진코드이 21-비트에 가산함에 의해 얻어진 27-비트의 2-비트 에러를 검출하는 ECC(140)의 장치를 도시한다. ECC(140)에 의해 수행된 에러 검출/정정은 제12도에 도시된 검출 매트릭스를 이용하여 실현된다. 서입동작에 잇어서, 서입 정보 데이타 IK(K=1 내지 21)는 제15A도에 도시된 회로에 의해 출력 OK가 되게 세트된다. 제15b도에 도시된 회로는 서입동작시 검색 데이터를 발생하며 판독 동작시 신드롬(syndrome)을 발생하는 회로이다. 이 회로는 6개의 조합을 가지면 입력 A(i) 및 입력(Bi)는 표6 및 7에 주어진다.

제16도는 에러 정정/검출 회로의 장치도이다. 제16도에 되시된 에러 정정 회로에 있어서, 신드롬은 에러가 발생되었음을 알려주기 위한 신호 CRCTK가 에러 정정을 수행하도록 제12도의 패턴에 있어 고레벨로 진행하여 출력 OK를 출력한다. 그렇지 않으면, 이 에러 정정회로는 출력 OK으로서 판독 정보 데이터 IK를 출력한다. 제17A도의 회로는 적어도 하나 이상의 신드롬 Si(i=1 내지 6)가 1(고)로 될때, 에러의 발생을 알려 주기 위해 신호 ERDET는 1로 세트된다. 이때, 1로 되는 신드롬의 수는 우수(even number)이며, 신호 EVENER은 1로 가게되어 우수의 에러가 발생되었음을 알려준다. 에러가 발생하더라도, 에러가 정정되지 않을 경우 신호 NOTCRCT는 1로 간다.

제18도는 정보 데이터 및 검색 데이터를 각각 나타내는 신호들 I와 P 서입/판독회로(150) 및 비트라인간의 접속관계를 도시한다. 그러고 제19 및 20도는 제각기 2- 및 1-입력 서입/판독 회로를 제각기 도시하며, 제21도는 칼럼 디코더를 도시한다. 제18도를 참조하면, 신호들 I1 및 I2는 단일 서입/판독 회로(150a)에 입력되어 그로부터 출력되며, 기록/판독 회로(150a)를 통해 1-비트라인에 접속된다. 제18도에 도시된 바와 같이, 제각기 제19도 도시된 10개의 2-입력 서입/판독 회로(150a)는 20개의 신호 I마다 배열된다. 신호 I21 및 Pi(i=1 내지 6)은 1-입력 서입/판독 회로(150b)에 입력되어 그로부터 출력되며, 1-입력 서입/판독 회로(150b)를 통하여 1-비트라인에 접속된다. 그러므로, 제각기 제20도에 도시된 1-입력 서입/판독 회로(150b)의 수가 도시된다. 제21도는 칼럼 디코더이다. 제21도를 참조하면, 신호 CSLn은 선택된 어드레스에 대하여 고레벨로 되며, 신호 CSLn은 비선택된 어드레스에 대하여 저레벨로 된다. 제18 내지 21도에 도시된 회로의 제어 신호 및 데이터의 타이밍은 제22 내지 25도를 참조로 하기 기술될 것이다. 먼저, 서입 동작부터 하기에 설명키로 한다. 제22도는 서입 데이터를 입력하기 위한 타이밍 챠트도이다. 서입신호 WE가 고레벨로 가고, 서입용 정보 데이터 O1(1=1 내지 16)이 출력될시에, 데이터 변환회로(110)는 서입용 중재 2진코드 IOOK = IOIK = OK = IK(K=1 내지 21)를 출력한다. 동시에, 검색데이타가 발생되어 데이터 Pi(i=1 내지 6)로서 출력된다. 이들 서입 데이터 Ik 및 Pi는 선택된 칼럼 어드레스를 가진 서입/판독회로(150)의 입력 단자에 입력된다. 제23도는 서입동작시에 서입/판독 회로(150), 셀 선택 게이트 SG1 및 SG2 및 셀 제어 게이트 CG1 내지 CG8을 도시하는 타이밍 챠트도있다. 2-입력 서입/판독 회로에 있어서, 서입 이터가 0으로 되게 세트될시에 신호 I21및 I21-1이 0으로 세트되고 내부노드 N1 및 N2는 0으로 래치된다. 신호øa1,øa2,øpa, PBa 및 VRFYa는 저레벨로 유지되며, 전압 VBHa, VBMa 는 8V, 2V 및 0V로 각각 세트된다. 그러므로 0서입 동작에 있어서, 8V의 전압은 비트라인 BL에 인가된다. N1=1 및 N2=0은 서입 데이터가 1로 세트 될시에 래치되고, N1=N2=1은 서입 데이터가 2로 세트 될시에 래치된다. 이러한 이유 때문에, 1 및 2 서입 동작시에, 2V 및 0V의 전압은 비트라인 BL에 인가된다. 데이터가 서입되는 메모리 셀이 워드라인 CG4에 접속될시에, 20V의 전압은 워드라인 SGI에 인가되고, 10V의 전압은 워드라인 CG1 내지 CG3 및 CG5 내지 CG8 및 선택 라인 SG1에 인가되며, 0V의 전압은 선택라인 SG2에 인가된다. 전압V=12V, 18V 및 20V는 0, 1 및 2가 제각기 서입되는 메모리 셀의 게이트 채널양단에 인가된다. 전압 V=12V가 인가될시에, 터널 전류(tunnel current)는 흐르지 않으며 메모리 셀의 임계전압은 변동이 없으며 -1V 또는 그 미만으로 유지된다. 전압 V=18V가 인가될시에는, 터널 전류는 흐르며 메모리 셀의 임계전압은 양(+) 방향으로 이동하여 임계전압이 0V 또는 그 이상, 및 1V 또는 그 미만으로 세트된다. 전압 V=20V가 인가되는 경우, V=18V의 전압이 인가될 때 얻어지는 것보다 큰 터널 전류가 흐르고 임계전압은 2V 또는 그 이상 3V 또는 그 미만으로 세트된다. 상술한 바와 같이, 3진 중재 2진 코드들 00, 01, 및 11은 메모리 셀내에 기록될 수 있다. 한편, 1-입력 서입/판독 회로(150b)는 2-입력 서입/판독 회로(150a)로부터 제2 센스 증폭기를 제거함으로써 얻어진다. 서입동작에 있어서, 8V 및 2 V의 전압은 데이터 0 및 1에 따라서 제각기 1-입력 서입/판독 회로(150b)에 인가된다. 판독 동작은 제24 및 25도를 참조로 하기 설명된다. 2-입력 서입/판독 회로(150a)에 있어 판독 동작은 2개의 단계로 실행된다. 제1단계에 있어서, 데이터가 0인지의 여부가 검사된다. 비트라인 BL은 1.8V로 하전되게 유지되며, 의사(dummy) 비트라인 BLB은 1.5V로 하전되게 유지된다. 그후, 워드 라인 CG4 및 선택라인 SG1 및 SG2를 제외한 워드 라인 CG1내지 CG3 및 CG5 내지 CG8은 4V로 세트된다. 판독 데이터가 0일 경우, 대전된 비트라인 BL은 방전되고 비트라인의 전위는 1.5V이하로 된다. 그렇치 않으면, 비트라인의 전위는 1.8V에 유지된다. 끝으로, 이들 전압은 트랜지스터 QP13, QP14, QP15, QN57, QN58, 및 QN59로 구성되는 제1 센스 증폭기에 입력되어 전압들간의 전위차를 증푹시킨다. 내부 노드 N1=0는 판독 데이터가 0일 경우 래치되고, 내부노드 N1=1은 판독 데이터가 1 또는 2일 경우 래치된다. 제2단계에 있어서는, 데이터가 2인지가 검사된다. 제2단계는 오로지 데이터가 판독될 메모리 셀의 워드라인 CG4가 2V로 세트되고 제 1단계와는 다르다. 이경우에 있어서는 , 트랜지스터 QP16, QP17, QP18, QN62, QN63, 및 QN64로 구성되는 제2 센스 증폭기가 사용된다. 내부노드 N2=1은 판독 데이터가 2일 때 래치되고 내부노드 N2=0는 판독 데이터가 0 또는 1일 때 래치된다. 상기한 바와 같이, 3진 중재 2진코드 00, 01 및 11은 메모리 셀로부터 판독 될 수 있다. 1-입력 서입/판독 회로(150b)는 제1단계에서만이 구동되며, 1-입력 서입/판독 회로(150b)의 비트라인 전위의 저 및 고레벨은 0 및 1에 제각기 상응하게 된다. 제25도는 판독용 데이터를 출력하는 타이밍 챠트도이다. 판독용 데이터는 데이터 IK (K=1 내지 21) 및 Pi(i=1 내지 6)에 대한 선택된 컬럼 어드레스를 가지고 서입/판독 회로(150)로부터 출력된다. 신드롬 Si는 이들 27-비트 데이터를 기초로 계산된다. 만일 판독용 데이터가 에러를 가질 경우, 에러가 정정되며, 판독용 데이타(중재 2진코드)는 QK=IOIK=IOOK(K=1 내지 21)로서 출력된다. 끝으로 판독용 데이터 IOOK는 판독용 정보 데이터 IO1(1=1 내지 16)내로 반전된다.

상기한 바와 같이, 본 발명에 의하면, 정보 데이터가 2진코드(중재 2진코드)로 변환된 이후에, 에러 검출/정정이 수행된다. 이러한 이유 때문에, 1-비트 에러 정정 코드는 본 발명에 적용될 수 있다. 제1 내지 제5실시예 각각에 있어서, 2개의 메모리 셀로 구성된 3진 메모리가 고려될 지라도, 본 발명은 M N-값 메모리 셀을 결합함으로써 구성되는 메모리에 적용될 수 있다. 이 경우에 있어서, NM 상태의 2n ( NM)상태가 세트될 수 있기 때문에, NM 상태의 2n ( NM)상태가 사용되며 2n상태들은 1 대 1 대응 관계로 n-비트 데이터에 일치한다. M N-값 메모리를 결합함으로써 얻어지는 메모리에 본 발명이 적용될 수 있는 이유는 하기에 기술될 것이다. 각각의 셀은 양쪽 단부에 위치한 상태를 제외하고 2개의 인접한 상태를 가진다. M 메모리 셀의 인접 상태의 수는 2M이다. n2M에 대하여, 상태의 조합이 인접한 상태로 변화될 때, 인접한 상태의 조합에 상응하는 정보가 오직 서로 1비트씩 다른 상태의 조합과 이 정보간에는 어떠한 대응관계도 없다. 그러므로, 상기 에러에 대하여, 적어도 하나 이상의 2-비트에러 정정 코드가 요구된다. 2N2을 만족하는 m 비트 (m≥2)에 대하여, N상태중의 하나가 인접하는 상태로 변화될때, 중재 2진코드와, m-비트 표시(즉 중재 2진코드)가 오직 1-비트씩 변해야 하는 N상태 사이에는 대응관계가 있게 된다. 이는 각각의 셀이 2개의 인접 상태를 가지며, 오직 1-비트씩 서로간에 다른 중재 2진코드의 수가 m(≥2)이기 때문이다. 그러나, 에러 검출/정정이 중재 2진코드에 대하여 수행될시에 1-비트 에러 정정 코드는 만족스럽게 사용된다. 제26도는 본 발명의 제7실시예에 따른 메모리 시스템의 장치를 도시한 구성도이다. 제1실시예와 동일한 참조부호는 제7실시예에서 동일 부분에 병기되고 그에 대한 설명은 생략될 것이다. 제7실시예에 따른 메모리 시스템은 정보 데이터 저정부(210), 검색 데이터 저장부(220), 에러 검출부(40), 에러 정정부(50), 버스트 파괴 위치 검출부(160) 및 데이터 리셋 부(170)를 구비한다. 정보 데이터 저장부(210)는 정보 데이터 D20를 저장한다. 검색 데이터 저방부(220)는 에러 검출 데이터 및 에러 정정 데이터를 저장한다. 버스트 파괴 위치 검출부(160)는 저장부의 각각의 저장된 데이터의 버스트 파괴 위치를 검출한다. 데이터 리셋 부(170)는 버스트 파괴 위치 검출부(16)에 의해 검출된 버서트 파괴 데이터를 가정하고 데이터를 리셋한다. 상기 장치에 있어서, 제1 내지 제6실시예 각각에 있어서와 같이, 셀 어레이(30)는 정보 데이터 저장부(210) 및 검색 데이터 저장부(220)를 가질 수 있다. 상술한 바와 같이 배열된 제7실시예에 따른 메모리 시스템의 동작은 제27도를 참조로 하기 설명될 것이다. 제27도는 본 발명의 제7실시예에서의 에러 검출/정정 알고리즘을 도시한 플로우 챠트도이다. 본 단계에서 상세한 동작을 기술하기전에, 동작을 간단히 하기에서 기술하고자 한다. 저장된 데이터의 판독 동작이 개시되고, 칼럼 실패의 어드레스가 조사된다. 만일 칼럼 실패가 검출되지 않으면, 정보 데이터 D20 및 검색 데이터 D30이 판독되고, 이들 데이터는 에러 검출기(40) 및 에러 정정기(50)에 각각 입력된다. 만일 에러가 검출되면, 에러 수가 에러 검출기(40)의 허용가능한 범위내에 있을 때, 에러 검출기(40)는 에러를 검출한다. 이때, 에러의 수가 에러 정정기의 허용가능한 범위내에 있을 때 에러 정정기(50)는 에러를 정정한다. 에러의 수가 에러 검출기의 허용가능한 범위에 최대값보다 클시에는, 에러 검출기(40)는 에러를 상당히 가능성 있게 검출한다. 이러한 동작까지 판독 동작이 종료된다. 칼럼 실패가 발생할 때 포인터가 이 실패 칼럼의 어드레스에 세트된다. 그이후, 정보 데이터 D20 및 검색 데이터 D30은 판독되고 이들 데이터는 에러 검출기(40)에 입력된다. 에러의 수가 에러검출기(40)의 허용가능한 범위내에 있을 때 에러 검출/정정은 상기 각각의 실시예에서와 같이 실행된다. 에러의 수가 에러검출기(40)의 허용가능한 범위 밖에 있을 때 실패 컬럼의 어드레스에 있는 데이터는 다시 에러검출기(40)로 입력된다. 에러수와, 에러 검출기(40)에 의해 검출될 수 있는 에러수간의 관계에 따라서, 상기 알고리즘은 실패 칼럼의 어드레스에 있는 데이터의 변화가 모든 가능 패턴에 대해 수행될 때까지 반복된다. 소정의 패턴에 있어, 에러의 수가 에러 검출기(40)의 허용가능한 범위내에 있고, 에러의 수가 에러 정정기(50)의 허용가능한 범위 밖으로 있을때, 에러가 발생되었음을 알려주기 위한 에러 프래그가 출력된다. 제27도에 도시된 단계의 내용은 간단히 설명될 것이다. 판독 동작이 개시도니다(단계 S1). 칼럼 실패의 어드레스가 검사된다(단계 S2). 이 경우에 있어서, 에러의 수는 n으로 세트된다. n이 제로인지, 즉 칼럼 실패가 검출되는지가 검사된다(단계 S3). 만일 단계 S3에서 예이면, 단계 S11로 진행한다. 만일 단계 S3에서 아니오이면 단계 S4로 진행한다. 정보 데이터 D20 및 검색 데이터 D30은 판독된다(단계 S4).에러 검출이 수행되고, 이때 얻어진 에러의 수는 m으로 세트된다.(단계 S5). 단계 S5에서 얻어진 에러의 수가 정정가능한 에러의 수 M보다 작거나 이와 동일하는지의 여부가 검사된다(단계 S6). 만일 단계 S6에서 예이면 단계 S7로 진행한다. 만일 단계 S6에서 아니오이면, 단계 S9로 진행한다. 에러의 수가 제로인지가 검사된다(단계 S7). 만일, 단계 S7에서 예이면, 단계 S10으로 진행하여 판독 동작을 종료한다(단계 S10). 만일 단계 S7에서 아니오이면, 단계 S8로 진행되어 에러를 정정한다(단계 S8). 만일, 단계 S6에서 아니오이면 정정 불가능한 에러가 검출되었음을 알려주기 위한 에러 플래그는 출력되어(단계 S9), 판독 동작이 종료된다(단계 S10). 만일, 단계 S3에서 칼럼 실패가 검출된다는 것이 판정되면, 칼럼 실패의 수가 허용가능한 칼럼 실패의 수 N와 같거나 이보다 작은지의 여부가 검사된다(단계 S11). 만일 단계 S11에서 예이면, 단계 S12로 진행하며, 실패 칼럼의 어드레스 ai가 출력된다. 만일 단계 S11에서 아니오이면, 단계 S20로 진행하며, 정정 불가능한 에러가 검출되었음을 알려주기 위한 에러 플래그가 출력되어(단계 S20), 판독 동작이 종료된다.(단계 S21). 정보 데이터 D20 및 검색 데이터 D30은 판독된다(단계 S13). 에러 검출이 수행되며, 이때 얻어진 에러의수는 m으로 세트된다(단계 S14). 단계 S14에서 얻어진 에러의 수가 완전히 검출가능한 에러의 수 L과 같거나 이보다 작은지의 여부가 검사된다(단계 S15). 단계 S15에서 예이면, 단계 S16으로 진행하여 에러의 수가 정정가능한 에러의 수와 같거나 이보다 작은지의 여부를 검사한다 (단계 S16). 만일 단계 S15에서 아니오이면, 단계 S19로 진행하여 정정불가능한 에러가 검출되었음을 알리기 위한 에러 플래그를 출력한다.(단계 S19). 그리고 판독 동작이 종료된다(단계 S21). 만일 단계 S16에서 예이면, 단계 S7로 진행한다. 만일 단계 S16에서 아니오이면, 단계 S17로 진행해서 실패 칼럼의 어드레스에 있는 데이터를 변화시킨다(단계 S17). 단계 S17에서 실패 칼럼 어드레스에서의 데이터 변화가 모든 가능한 패턴에 대하여 수행되는지의 여부가 검사된다(단계 S18). 만일, 단계 S18에서 예이면, 단계 S5로 진행한다. 그렇치 않으면, 단계 S14로 복귀된다. 상기 플로우 챠트에 있어서, 실패 칼럼의 수 N가 완전하게 검출가능한 에러의 수 또는 그 이하로 되게 세트된다. N=L-M또는 N=1은 일반적으로 만족된다. 제28도는 제7실시예의 실패를 도시한 블록도이다. 제28도에서, 빗금친 부분이 있는 메모리 셀내에 에러가 발생하고 각 빗금친 부분의 수치는 빗금친 부분의 대응하는 하나의 에러 사이즈를 가리킨다. 1-비트 에러 정정/2-비트 에러 검출 코드가 일예와 같이 사용되는 경우가 하기에 기술될 것이다. 로우(row)로부터 데이터를 판독하는데에 있어서, 로우는 에러를 갖지 않기 때문에, 데이터는 어떠한 변화없이 로우로부터 정확히 판독된다. 로우 b 및 d로부터 데이터를 판독하는데에 있어서, 각각의 로우 b 및 d가 오직 하나의 에러를 갖기 때문에, 각각의 에러는 에러 정정기(50)에 의해 정정된다. 로우 c로부터 데이터를 판독하는데에 있어서, 로우 c가 2개의 에러를 갖기 때문에, 이들 에러는 에러 검출기(40)에 의해 검출된다. 로우 e로부터 데이터를 판독하는데에 있어서, 로우 e가 실패 칼럼상에 하나의 에러와 실패 칼럼 밖으로 하나의 에러를 갖기 때문에, 이들 에러들은 에러 검출기(40)에 의해 검출된다. 그 이후, 실패 칼럼상의 데이터는 가능한 데이터로 변환되고, 로우 e는 원래의 서입 데이터로서 작용하는 에러로서 실패 칼럼을 제외한 에러만을 가진다. 이 경우, 이 데이터는 에러 정정기(50)에 의해 정정된다. 로우 f로부터 판독하는데 있어서, 2의 사이즈를 가진 에러가 실패 칼럼상에 배치되어 있기 때문에, 이 에러는 에러 검출기(40)에 의해 검출된다. 그 이후, 로우 e에서와 같이, 에러 데이터는 에러 정정기(50)에 의해 정정된다. 로우 g로부터 판독하는데 잇어서, 로우 g는 실패 칼럼상에 2의 사이즈를 가진 에러와 실패 칼럼을 제외하고, 1의 사이즈를 가진 하나의 에러를 가진다. 이 경우, 이들 에러는 에러 검출기(40)에 의해 매우 가능성 있게 검출된다. 에러가 로우 f에서와 같이 검출되면, 에러 데이터는 에러 정정기(50)에 의해 정정된다. 로우 h로부터 데이터를 판독함에 있어서, 로우 h는 실패 칼럼상에 그의 사이즈를 가진 하나의 에러와 실패 칼럼을 제외한 2개 이상의 에러를 가진다. 이 경우, 비록 이들 에러가 에러 검출기(40)에 의해 매우 가능성 높게 검출 될 수 있을지라도, 에러는 검출되지 않는다. 표 8은 3진 데이터가 사용될 때, 정보 비트의 수와 검색비트의 수간의 관계를 도시한다.

표8은 본 발명에 따라 단일 2-비트 바이트 에러 정정/이중 2-비트 바이트 에러 검출코드가 2진 코드로서 인가되는 경우와, 단일 3-비트 바이트 에러 정정/이중 3-비트 바이트 에러 검출 코드가 참(true)데이타로서 인가되는 경우 및 1-비트 에러 정정/2-비트 에러 검출 코드가 2진코드로서 인가되는 경우를 도시한다. 표8로부터 본명한 바와 같이, 검색 데이터의 수는 1-비트 에러 정정/2-비트 에러 검출 코드가 본 발명에 따라 2진코드로서 인가될 시에 정보 데이터의 수에 대하여 최소화 될 수 있다. 표8내의 괄호안의 수치 각각의 검색 데이터의 수에 대하여 메모리 셀의수를 나타낸다. 본 발명은 상기 실시예에 제한되지 않고 본 발명의 기술사상 및 범위를 벗어나지 않는 범위내에서 다양한 변경 및 변형이 이루어 질 수 있다. 본 기술 분야의 숙련자라면 추가의 장점 및 변경을 쉽게 도출 할 수 있을 것이다. 그러므고, 넓은 견지에서의 본 발명은 여기에 도시되고 기술된 특징 설명, 장치 및 도해된 일예에 제한되지 않는다. 따라서, 첨부된 특허 청구의 범위 및 그의 설명에서 정의된 발명의 일반적인 개념의 사상 및 범위가 벗어남이 없이 다양한 변경이 행하여 질 수 있다.

Claims

메모리 시스템에 있어서, 제각기 데이터 0,1, ..., n-1에 대응하는 n-값 저장 상태 중의 하나를 기억하는 다수의 저장 소자를 가지며, n-값 정보 데이터를 저장하기 위한 정보 데이터 저장 수단 및 검색 데이터를 저장하기 위한 검색 데이터 저장 수단을 포함하는 저장 수단, 상기 메모리 소자 내에 저장된 정보 데이터를, 0 또는 1롤 각각 구성된 다수의 비트를 가지며 상기 정보 데이터에 대응며 상기 하나 또는 다수의 저장 소자 내에 저장되는 2진 코드로 변환하기 위한 변환 수단, 및 2진 코드로 변환되는 검색 데이터 및 정보 데이터를 기초에 에러를 검출하여 에러 정정 데이터를 기초로 에러성 데이터를 정정하기 위한 검출/정정 수단을 구비하는 것을 특징으로 하는 메모리 시스템.
제1항에 있어서, 상기 변환 수단은 상기 정보 데이터를 데이터의 각각이 상기 저장소자 중의 하나에 저장되는 2진 코드의 조합인 중재 2진 코드를 포함하는 2진 코드로 변환하기 위한 수단을 포함하는 특징으로 하는 메모리 시스템.
제1항에 있어서, 상기 저장수단은 상기 다수의 저장소자의 조합에 의해 n-값 정보 데이터를 저장하는 것을 특징으로 하는 메모리 시스템.
제1항에 있어서, 상기 정보 데이터 저장 수단은, 상기 검색 데이터 저장 수단이 저장될 데이터에 상응하는 2진 코드를 발생하도록 저장될 데이터에 상응하는 2진 코드를 사용하기 위한 수단, 및 상기 저장 수단이 2진 코드를 n-값 저장을 수행하도록 하는 서입 수단을 구비하는 것을 특징으로 하는 메모리 시스템.
제1항에 있어서, 상기 변환수단이 저장 소자의 저장 데이터를 0 또는 1로 각각 구성된 다수의 비트를 가진 2진 코드로 변환하기 위한 수단을 포함하며, 상기 검출/정정 수단은 정보 데이터 및 검색 데이터를 기초로 에러를 검출/정정하며, 2진 코드를 기초로 상기 다수의 기억 소자의 데이터의 조합에 의해 표시되는 데이터 코드를 출력하기 위한 수단을 포함하는 것을 특징으로 하는 메모리 시스템.
제5항에 있어서, 데이터 코드로부터 변화된 2진 코드를 기초로 상기 검색 데이터 저장 수단의 상기 저장소자 내에 저장될 데이터에 상응하고, 상기 저장소자로 하여금 2진 코드를 기초로 n-값 저장을 수행토록 하기 위해 상기 정보 데이터 저장 수단의 상기 저장소자 내에 저장될 데이터에 상응하는 2진 코드를 발생하기 위한 수단을 더 포함하는 것을 특징으로 하는 메모리 시스템.
제1항에 있어서, 상기 변환 수단은 상기 저장소자 내의 데이터의 사이즈(size)가 하나씩 변할 때, 데이터의 2진 코드가 1의 해밍 거리(Hamming distance)를 갖도록 데이터를 변환하기 위한 수단을 포함하는 것을 특징으로 하는 메모리 시스템.
제1항에 있어서, 상기 저장 소자는 상기 저장 소자에 저장된 전하량을 사용하여 n-값 저장을 수행하며, 전하량의 크기의 차수로 n 데이터 0, 1, ..., n-1에 상응하는 것을 특징으로 하는 메모리 시스템.
제1항에 있어서, 상기 저장 소자가 전하 저장층 및, 상기 반도체 층상에 제어 게이트를 적층하여 형성함으로써 얻어지는 불활성 메모리 셀인 것을 특징으로 하는 메모리 시스템.
제1항에 있어서, 상기 저장 소자의 저장상태는 하나씩 변하는 것을 특징으로 하는 메모리 시스템.
제1항에 있어서, 상기 저장 수단은 상기 M-값(M: 2보다 작지 않은 정수) 및 N-값(N : 3보다 작지 않은 정수) 저장소자의 조합을 사용하여 n 2M 관계를 가진 n-비트(2n NM 2n+1) 정보를 저장하는 것을 특징으로 하는 메모리 시스템.
메모리 시스템에 있어서, 정보 데이터를 저장하기 위한 정보 데이터 저장 수단, 에러 검출 데이터 및 에러 정정 데이터를 저장하기 위한 에러 검출/정정 데이터 수단, 정보 데이터 및 에러 검출 데이터 혹은 에러 정정 데이터를 기초로 정보 데이터의 에러 검출/정정을 수행하기 위한 에러 검출/정정 수단, 상기 각각의 저장부 내에 저장된 데이터의 버스트 파괴의 위치를 검출하기 위한 버스트 파괴 위치 검출 수단, 및 데이터를 리셋하도록 상기 버스트 파괴 위치 검출 수단에 의해 검출된 버스트 파괴 위치에 데이터가 있는 것으로 가정하기 위한 데이터 리셋팅 수단을 구비하는 것을 특징으로 하는 메모리 시스템.
제12항에 있어서, 모든 가능한 버스트 파괴 위치에 있는 데이타를 사용하여 에러 검출/정정을 수행하기 위한 수단을 구비하는 반면, 상기 데이터 리셋팅 수단 및 상기 에러 검출/정정 수단을 반복적으로 사용되는 것을 특징으로 하는 메모리 시스템.