JPH11212876A - 符号化方法およびそれを利用したメモリ装置 - Google Patents

Abstract

(57)【要約】 【課題】外部とのデータの入出力を例えばバイト単位で
行うことを保ったまま、符号長を長くし、検査（冗長）
データを少なくすると共に、復号データの連続性を保
つ。 【解決手段】１バイト（８ビット）のデータである入力
データＤinを符号化器１２に供給する。符号化器１２で
は、入力データＤinに対して２ビットの０を付加して１
０ビットのデータに変換し、この１０ビットのデータを
情報データが５１２シンボルの２誤り訂正可能なリード
・ソロモン符号に変換し、情報データに関しては０を付
加する前の８ビットのデータを出力し、検査データに関
してはビット配置を変更して得た８ビットのデータを出
力する。符号化器１２からの書き込みデータＷＤを変換
器１３で４ビットデータに変換してセルアレイ１１に供
給して各セルに順次書き込む。読み出し時には、復号器
１５で逆のビット変換処理をして誤り訂正処理をし、出
力データＤoutとしての８ビットデータを得る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、符号化方法およ
びそれを利用したメモリ装置に関する。詳しくは、ｍビ
ットのデータに（ｎ−ｍ）ビットのデータを付加してｎ
ビットのデータに変換し、このｎビットのデータに対し
てｎビットを１シンボルとするリード・ソロモン符号を
用いて符号化し、情報データに関しては（ｎ−ｍ）ビッ
トのデータを付加する前のｍビットのデータを出力し、
検査データに関してはｎビット／ｍビット変換した結果
のｍビットのデータを出力することによって、外部との
データの入出力をｍビット単位で行うことを保ったまま
符号長を長くしようとした符号化方法およびそれを利用
したメモリ装置に係るものである。

【０００２】

【従来の技術】近年、メモリ装置として、フラッシュメ
モリ等の半導体メモリが広く使用されている。フラッシ
ュメモリでは、半導体基板上に積層形成された浮遊ゲー
ト（電荷蓄積層）および制御ゲートからなるメモリセル
を多数並べてなるセルアレイ（通常は６５００万セル程
度）を用いてデータの記憶を行っている（図９参照）。
この場合、各セルアレイには、浮遊ゲートに蓄える電荷
量の大きさによってデータが記憶される。

【０００３】図１０Ａ，Ｂは、フラッシュメモリに用い
るメモリセル１００の構造を示している。すなわち、メ
モリセル１００は、半導体基板１０１に電荷蓄積層（浮
遊ゲート）１０２および制御ゲート１０３が積層されて
形成されている。メモリセル１００にデータを書き込む
場合には、浮遊ゲート１０２に蓄える電荷量を制御し、
記憶するデータ（“０”または“１”）に応じて、図１
１に示した２値のしきい電圧のいずれかにする。一方、
メモリセル１００よりデータを読み出す場合には、２値
のしきい電圧の中間に設けた基準電圧を用い、メモリセ
ル１００のしきい電圧が基準電圧よりも高いか低いかに
よって、そのメモリセル１００のデータが“０”である
か“１”であるかの判断をする。

【０００４】半導体メモリでは、高集積度化、高密度化
に伴う種々の影響による信頼性低下を防ぐことが重要な
課題となっている。特に、書き込み／消去数の増加に伴
うセル不良のように経年変化によって起こる不良の防止
のために、例えばハミング符号やＢＣＨ符号(Bose-Chau
dhuri-Hocquenghem code）、あるいはそれらを短縮化し
た符号のような誤り訂正符号を用いた誤り訂正回路を半
導体メモリの内部に組み込むことがしばしばある。

【０００５】誤り訂正符号は、情報データに対して検査
データと呼ばれる冗長なデータが付加されてなり、その
検査データを用いることで符号内の誤りの訂正が行われ
る。なお、ハミング符号、ＢＣＨ符号および符号の短縮
化については、例えば今井秀樹著「符号理論」（電子情
報通信学会）等の文献に論じられている。誤り訂正符号
を半導体メモリの内部に組み込むことで、経年変化によ
ってある程度のセル不良が起こっても、書き込んだデー
タの読出エラーは起こらないようにすることが可能にな
る。ただし、一般に誤り訂正符号では、多くの誤りを訂
正するためには冗長なデータである検査データを多く持
つ必要があり、多くのセルを使うことになるのと同時
に、誤り訂正回路もより大きくなるという傾向がある。

【０００６】次に、フラッシュメモリの多値記録につい
て述べる。近年、フラッシュメモリの記憶容量の増大を
目的として、１つのセルに多ビットを記憶するフラッシ
ュメモリが提案されている。例えば、４値の多値記録を
行うフラッシュメモリのメモリセル１００では、図１２
Ａ〜Ｄに示すように、浮遊ゲート１０２に蓄える電荷量
を制御して、記憶するデータ（“１１”，“１０”，
“０１”または“００”に応じて、図１３に示した４値
のしきい電圧のいずれかにする。データを読み出すに
は、各しきい電圧の間にそれぞれ設けた３値の基準電圧
を用いる。メモリセル１００のしきい電圧と各基準電圧
とを比較することによって、メモリセル１００のデータ
を読み取る。これによって１つのメモリセル１００で２
ビットの情報を記憶できる。

【０００７】

【発明が解決しようとする課題】多値記録のフラッシュ
メモリに対しても２値記録の場合と同様に誤り訂正回路
を用いることができる。ただし、多値記録を行うフラッ
シュメモリでは、１つのセル不良によって複数ビットが
誤りになるため、誤り訂正符号としては、数ビットをひ
とまとめにして１シンボルとし、シンボル単位で誤りを
訂正する符号が有効となる。シンボル誤りを訂正する符
号で最も標準的な符号としては、リード・ソロモン符号
（Reed-Solomon Code）および短縮化リード・ソロモン
符号がある。なお、リード・ソロモン符号についても、
その内容に関しては前掲の今井秀樹著「符号理論」等の
文献で論じられている。

【０００８】図１４は、８ビット（１バイト）を１シン
ボルとして２誤り訂正可能な短縮化リード・ソロモン符
号を用いた誤り訂正回路を内部に組み込んだ１６値（４
ビット）記録を行うフラッシュメモリ１１０の構成例を
示している。この短縮化リード・ソロモン符号の場合、
図１５に示すように、検査データ（冗長データ）は４バ
イトとなり、符号全体の長さは、１３２バイト＝１０５
６ビットとなる。

【０００９】図１４において、フラッシュメモリ１１０
は、複数のメモリセルを有するセルアレイ１１１と、８
ビットのデータである入力データＤinを短縮化リード・
ソロモン符号に変換し、セルアレイ１１１に書き込むた
めの書き込みデータＷＤを得る符号化器１１２と、この
符号化器１１２より出力される書き込みデータＷＤを、
図１６に示すように、８ビットのデータから４ビットの
データ（メモリセルに記憶するための４ビットデータ）
に変換してセルアレイ１１１に供給する８ビット／４ビ
ット変換器１１３とを有している。

【００１０】また、フラッシュメモリ１１０は、セルア
レイ１１１より読み出される読み出しデータＲＤを、図
１６に示すように、４ビットのデータから８ビットのデ
ータに変換する４ビット／８ビット変換器１１４と、こ
の４ビット／８ビット変換器１１４で８ビットのデータ
に変換された読み出しデータＲＤに誤り訂正処理を施し
て出力データＤoutを得るリード・ソロモン符号復号器
１１５とを有している。この場合、符号化器１１２およ
びリード・ソロモン符号復号器１１５は誤り訂正回路を
構成している。そして、符号化器１１２では、入力デー
タＤinの１２８バイト毎に４バイトの検査データが付加
され、情報データが１２８バイトの２誤り訂正可能な短
縮化リード・ソロモン符号が生成される。

【００１１】図１４に示すフラッシュメモリ１１０にお
いて、データの書き込みは以下のように行われる。すな
わち、８ビットのデータである入力データＤinは符号化
器１１２に入力される。そして、この符号化器１１２で
は、入力データＤinが情報データが１２８バイトの短縮
化リード・ソロモン符号に変換されて書き込みデータＷ
Ｄとされる。そして、符号化器１１２より出力される書
き込みデータＷＤは、８ビット／４ビット変換器１１３
で８ビットのデータより４ビットのデータに変換されて
セルアレイ１１１に供給され、セルアレイ１１１を構成
する各メモリセルに順次書き込まれる。

【００１２】一方、データの読み出しは以下のように行
われる。セルアレイ１１１より読み出された読み出しデ
ータＲＤは４ビット／８ビット変換器１１４で４ビット
のデータより８ビットのデータに変換されてリード・ソ
ロモン符号復号器１１５に供給される。リード・ソロモ
ン符号復号器１１５では、読み出しデータＲＤの１符号
内に誤りがなければ情報データがそのまま出力データＤ
outとしてバイト単位で出力され、また読み出しデータ
ＲＤの１符号内の誤りのバイト数が１または２であると
きは、誤りが訂正された後に情報データが出力データＤ
outとしてバイト単位で出力される。

【００１３】図１４に示すような構成とすることで、多
値記録のフラッシュメモリに対しても誤り訂正回路を用
いることができる。

【００１４】次に、複数のフラッシュメモリ（フラッシ
ュメモリチップ）を用いたメモリカードについて述べ
る。１チップのフラッシュメモリでは扱えない量のデー
タを記憶するためのメモリ装置として、複数個のフラッ
シュメモリとコントローラとからなるメモリカードがあ
る。

【００１５】図１７は、８ビット（１バイト）を１シン
ボルとして２誤り訂正可能な短縮化リード・ソロモン符
号を用いた誤り訂正回路をコントローラに備えるメモリ
カード１２０の構成例を示している。このメモリカード
１２０は、１６値（４ビット）記録を行うフラッシュメ
モリを２個使用したものである。

【００１６】図１７において、メモリカード１２０は、
２個のフラッシュメモリ１２１，１２２と、これらフラ
ッシュメモリ１２１，１２２に対してデータの書き込み
や読み出しを行うためのコントローラ１２３とを備えて
いる。

【００１７】そして、コントローラ１２３は、カード外
部とのデータのやり取りを行うためのカードインタフェ
ース１２４と、８ビットのデータである入力データＤin
を短縮化リード・ソロモン符号に変換し、フラッシュメ
モリ１２１，１２２に書き込むための書き込みデータＷ
Ｄを得る符号化器１２５と、この符号化器１２５より出
力される書き込みデータＷＤを、図１６に示すように、
８ビットのデータから４ビットのデータ（メモリセルに
記憶するための４ビットデータ）に変換する８ビット／
４ビット変換器１２６とを有している。

【００１８】また、メモリカード１２０は、フラッシュ
メモリ１２１，１２２より読み出される読み出しデータ
ＲＤを、図１６に示すように、４ビットのデータから８
ビットのデータに変換する４ビット／８ビット変換器１
２７と、この４ビット／８ビット変換器１２７で８ビッ
トのデータに変換された読み出しデータＲＤに誤り訂正
処理を施して出力データＤoutを得るリード・ソロモン
符号復号器１２８と、フラッシュメモリ１２１，１２２
に対するデータの書き込み／読み出しをコントロールす
るフラッシュインタフェース１２９とを有して構成され
ている。

【００１９】この場合、符号化器１２５およびリード・
ソロモン符号復号器１２８は誤り訂正回路を構成してい
る。そして、符号化器１２５では、入力データＤinの１
２８バイト毎に４バイトの検査データが付加され、情報
データが１２８バイトの２誤り訂正可能な短縮化リード
・ソロモン符号が生成される。

【００２０】図１７に示すメモリカード１２０におい
て、データの書き込みは以下のように行われる。すなわ
ち、入力データＤinはカードインタフェース１２４によ
ってカード内部に取り込まれて符号化器１２５に供給さ
れる。この符号化器１２５では、入力データＤinが情報
データが１２８バイトの短縮化リード・ソロモン符号に
変換されて書き込みデータＷＤとされる。そして、符号
化器１２５より出力される書き込みデータＷＤは、８ビ
ット／４ビット変換器１２６で８ビットのデータより４
ビットのデータに変換され、フラッシュインタフェース
１２９のコントロールに従ってフラッシュメモリ１２１
またはフラッシュメモリ１２２に書き込まれる。

【００２１】一方、データの読み出しは以下のように行
われる。フラッシュインタフェース１２９のコントロー
ルに従ってフラッシュメモリ１２１またはフラッシュメ
モリ１２２より読み出された読み出しデータＲＤは、４
ビット／８ビット変換器１２７で４ビットのデータより
８ビットのデータに変換されてリード・ソロモン符号復
号器１２８に供給される。リード・ソロモン符号復号器
１２８では、読み出しデータＲＤの１符号内に誤りがな
ければ情報データがそのまま出力データＤoutとしてバ
イト単位で出力され、また読み出しデータＲＤの１符号
内の誤りのバイト数が１または２であるときは、誤りが
訂正された後に情報データが出力データＤoutとしてバ
イト単位で出力される。このようにリード・ソロモン符
号復号器１２８より出力される出力データＤoutはカー
ドインタフェース１２４を介してカード外部に出力され
る。

【００２２】図１７に示すような構成とすることで、複
数のフラッシュメモリを用いたメモリカードにおいても
誤り訂正回路を用いることができる。コントローラで誤
り訂正を行う場合、誤り訂正回路をフラッシュメモリに
内蔵する場合に比べて、より大きな誤り訂正回路を持つ
ことができるため、多値記録の影響で多くの誤りを発生
するようになってもこれを訂正することが可能になる。

【００２３】次にフラッシュメモリからのデータの読み
出しのプロセスを改めて述べる。セルアレイ（図９参
照）からの読み出しは、１セル単位ではなく、ページと
呼ばれる単位（例えば１０２４セル）のデータをまとめ
て同時に読み出し、それを出力バッファより逐次出力す
ることで行うようになっている（図１８参照）。よっ
て、例えば１６値記録を行うフラッシュメモリでは、１
ページを１０２４セルの情報とすると、４０９６ビット
（５１２バイト）の情報を１つの単位として読み出すこ
とになる。ここで、メモリ外部とのデータ入出力は１バ
イト＝８ビットで行うことが多いため、リード・ソロモ
ン符号の１シンボルも８ビットとするのが整合性が高
い。

【００２４】しかし、８ビットを１シンボルとしたリー
ド・ソロモン符号は符号長が２５５となるため、符号化
の際には５１２バイトのデータを３つないし４つに分割
して、それぞれに検査データ（冗長データ）を付加して
符号化することが必要となる。図１９は、５１２バイト
のデータを、情報データ１２８バイトの１誤り訂正可能
な短縮化リード・ソロモン符号４つで符号化した場合の
符号化のようすを示している。

【００２５】ここで、誤り訂正符号の一般な性質とし
て、同じ数の検査データを付加するならば情報データを
分割して符号化よりも一度に符号化する方が性能が高い
という性質があり、５１２バイトの情報データを同時に
読み出すならばそれをひとまとめにして符号化するほう
が効率がよい。

【００２６】また、１ページ分のデータを分割して符号
化すると、復号した際には復号データが間を空けて出力
されるが（図２０参照）、１ページ分の復号データはで
きるだけ連続して出力されるのが、システムの構成上好
都合である。よって、この点からも１ページ分のデータ
はひとまとめにして符号化されるのが望ましい。

【００２７】そこで、この発明では、外部とのデータの
入出力を例えばバイト単位で行うことを保ったまま符号
長を長くしようとした符号化方法およびそれを利用した
メモリ装置を提供することを目的とする。

【００２８】

【課題を解決するための手段】この発明に係る符号化方
法は、ｍビットのデータに（ｎ−ｍ）ビット（ｎ＞ｍ）
のデータを付加してｎビットのデータに変換し、このｎ
ビットのデータに対してｎビットを１シンボルとするリ
ード・ソロモン符号を用いて符号化し、情報データに関
しては（ｎ−ｍ）ビットのデータを付加する前のｍビッ
トのデータを出力し、検査データに関してはｎビット／
ｍビット変換した結果のｍビットのデータを出力するも
のである。

【００２９】また、この発明に係るメモリ装置は、複数
のメモリセルを有するセルアレイと、入力データを誤り
訂正符号に変換して上記セルアレイに書き込むための書
き込みデータを得る符号化器と、セルアレイより読み出
される読み出しデータに誤り訂正処理を施して出力デー
タを得る復号器とを備えるメモリ装置であって、符号化
器は、ｍビットの入力データに（ｎ−ｍ）ビット（ｎ＞
ｍ）のデータを付加してｎビットのデータに変換し、こ
のｎビットのデータに対してｎビットを１シンボルとす
るリード・ソロモン符号を用いて符号化し、情報データ
に関しては（ｎ−ｍ）ビットのデータを付加する前のｍ
ビットのデータを出力し、検査データに関してはｎビッ
ト／ｍビット変換した結果のｍビットのデータを出力
し、復号器は、セルアレイの読み出しデータに係るｍビ
ットのデータに対して、情報データ部は上記ｎ−ｍビッ
トのデータを付加してｎビットのデータに変換し、検査
データ部はｍビット／ｎビット変換によりｎビットのデ
ータに変換した後に誤り訂正処理をし、訂正後のｎビッ
トの情報データのうちｍビットを出力データとするもの
である。

【００３０】また、この発明に係るメモリ装置は、複数
のメモリセルを有するセルアレイを持つメモリ部と、こ
のメモリ部に対してデータの書き込みや読み出しを行う
ためのコントローラとを備え、コントローラは、入力デ
ータを誤り訂正符号に変換してメモリ部に書き込むため
の書き込みデータを得る符号化器と、メモリ部より読み
出される読み出しデータに誤り訂正処理を施して出力デ
ータを得る復号器とを有するメモリ装置であって、符号
化器は、ｍビットの上記入力データに（ｎ−ｍ）ビット
（ｎ＞ｍ）のデータを付加してｎビットのデータに変換
し、このｎビットのデータに対してｎビットを１シンボ
ルとするリード・ソロモン符号を用いて符号化し、情報
データに関しては（ｎ−ｍ）ビットのデータを付加する
前のｍビットのデータを出力し、検査データに関しては
ｎビット／ｍビット変換した結果のｍビットのデータを
出力し、復号器は、メモリ部の読み出しデータに係るｍ
ビットのデータに対して、情報データ部は上記ｎ−ｍビ
ットのデータを付加してｎビットのデータに変換し、検
査データ部はｍビット／ｎビット変換によりｎビットの
データに変換した後に誤り訂正処理をし、訂正後のｎビ
ットの情報データのうちｍビットを出力データとするも
のである。

【００３１】セルアレイの各メモリセルには、それぞ１
ビットまたは複数ビットのデータが記憶される。書き込
み時、ｍビットの入力データが符号化器に入力される。
そして、ｍビットの入力データは、まず（ｎ−ｍ）ビッ
ト（ｎ＞ｍ）のデータ、例えば（ｎ−ｍ）ビットの０が
付加されてｎビットのデータに変換される。例えば、８
ビットの入力データは２ビットの０が付加されて１０ビ
ットのデータに変換される。次に、このｎビットのデー
タはｎビットを１シンボルとするリード・ソロモン符号
に変換され、情報データに関しては（ｎ−ｍ）ビットの
データを付加する前のｍビットのデータが出力され、検
査データに関してはｎビット／ｍビット変換した結果の
ｍビットのデータが出力される。そして、符号化器より
出力されるｍビットのデータがセルアレイに供給されて
各セルに順次書き込まれる。

【００３２】リード・ソロモン符号は、複数ビットをま
とめて１シンボルとし、シンボル単位で誤り訂正を行う
誤り訂正符号である。読み出し時、セルアレイの読み出
しデータに係るｍビットのデータは復号器に入力され
る。そして、ｍビットのデータは、まず情報データ部は
上記ｎ−ｍビットのデータが付加されてｎビットのデー
タに変換され、検査データ部はｍビット／ｎビット変換
によりｎビットのデータに変換されて、ｎビットを１シ
ンボルとするリード・ソロモン符号が再構成される。次
に、再構成されたリード・ソロモン符号に対して誤り訂
正処理が施される。そして、訂正後のｎビットの情報デ
ータのうちｍビットが出力データとして出力される。

【００３３】このように、入力データおよび出力データ
はｍビットのデータであると共に、符号化器ではｎビッ
ト（ｎ＞ｍ）を１シンボルとするリード・ソロモン符号
を用いて符号化が行われる。そのため、外部とのデータ
の入出力をｍビット単位で行うことを保ったまま符号長
を長くすることが可能となる。これにより、所定長の情
報データを分割して符号化する必要がなく、検査データ
（冗長データ）を少なくすることが可能となると共に、
復号データの連続性を保つことが可能となる。

【００３４】

【発明の実施の形態】以下、図面を参照しながら、この
発明の実施の形態について説明する。図１は、第１の実
施の形態としてのフラッシュメモリ１０の構成を示して
いる。このフラッシュメモリ１０は、外部とのデータの
入出力を１バイト（８ビット）単位で行うものであっ
て、２誤り訂正可能な短縮化リード・ソロモン符号を用
いた誤り訂正回路を組み込んだ１６値（４ビット）記録
を行うフラッシュメモリである。

【００３５】この場合、１ページ内の例えば５１２バイ
トの情報データをひとまとめにして符号化するため、１
０ビットを１シンボルとする短縮化リード・ソロモン符
号を用いて符号化が行われる。ここで、１ページ内の情
報データが５１２バイトであるとすると、２誤り訂正の
ための検査データ（冗長データ）は４シンボルとなるの
で、５１６の符号長が必要となるが、１０ビットを１シ
ンボルとするリード・ソロモン符号の符号長は１０２３
であるので、符号長５１６の符号はその短縮化によって
構成が可能である。なお、検査データは４シンボル＝４
０ビット＝５バイトとなる。

【００３６】図１において、フラッシュメモリ１０は、
複数のメモリセルを有するセルアレイ１１と、８ビット
のパラレルデータである入力データＤinを短縮化リード
・ソロモン符号に変換し、セルアレイ１１に書き込むた
めの書き込みデータＷＤを得る符号化器１２と、この符
号化器１２より出力される書き込みデータＷＤを、図１
６に示すように、８ビットのデータから４ビットのデー
タ（メモリセルに記憶するための４ビットデータ）に変
換してセルアレイ１１に供給する８ビット／４ビット変
換器１３とを有している。

【００３７】また、フラッシュメモリ１０は、セルアレ
イ１１より読み出される読み出しデータＲＤを、図１６
に示すように、４ビットのデータから８ビットのデータ
に変換する４ビット／８ビット変換器１４と、この４ビ
ット／８ビット変換器１４で８ビットのデータに変換さ
れた読み出しデータＲＤに誤り訂正処理を施して出力デ
ータＤoutを得る復号器１５とを有している。この場
合、符号化器１２および復号器１５は誤り訂正回路を構
成している。

【００３８】図２は、符号化器１２の構成を示してい
る。この符号化器１２は、入力データＤinとしての８ビ
ットのデータに対して、図３に示すように、２ビットの
０を付加して１０ビットのデータに変換する８ビット／
１０ビット変換器１２ａと、この変換器１２ａより出力
される１０ビットのデータに対して１０ビットを１シン
ボルとするリード・ソロモン符号を用いて符号化するリ
ード・ソロモン符号化器１２ｂとを有している。リード
・ソロモン符号化器１２ｂでは、１０ビットのデータの
５１２シンボル毎に４シンボルの検査データ（冗長デー
タ）が付加され、情報データが５１２シンボルの２誤り
訂正可能な短縮化リード・ソロモン符号が生成される。

【００３９】また、符号化器１２は、１０ビットのデー
タの２ビットを削除して８ビットのデータに変換する１
０ビット／８ビット変換器１２ｃと、１０ビットのデー
タに対して、図４に示すように、ビット配置を変更して
８ビットのデータに変換する１０ビット／８ビット変換
器１２ｄと、リード・ソロモン符号化器１２ｂより出力
される各リード・ソロモン符号を構成する５１２シンボ
ルの情報データおよび４シンボルの検査データをそれぞ
れ変換器１２ｃおよび変換器１２ｄに選択的に供給する
切換スイッチ１２ｅと、変換器１２ｃより出力される５
１２シンボルの情報データに対応した８ビットのデータ
および変換器１２ｄより出力される４シンボルの検査デ
ータに対応した８ビットのデータを選択的に取り出し、
書き込みデータＷＤとして出力する切換スイッチ１２ｆ
とを有している。変換器１２ｃからは、５１２シンボル
の情報データの供給に対して、情報データ部となる５１
２バイトのデータが出力される。一方、変換器１２ｄか
らは、４シンボルの検査データの供給に対して、検査デ
ータ部となる５バイトのデータが出力される。

【００４０】以上のように構成された符号化器１２の動
作を説明する。８ビットのデータである入力データＤin
は８ビット／１０ビット変換器１２ａに供給され、２ビ
ットの０が付加されて１０ビットのデータに変換され
る。そして、この１０ビットのデータがリード・ソロモ
ン符号化器１２ｂに供給され、情報データが５１２シン
ボルの２誤り訂正可能な短縮化リード・ソロモン符号に
変換される。

【００４１】このリード・ソロモン符号化器１２ｂより
出力される各５１６シンボルのリード・ソロモン符号の
うち、５１２シンボルの情報データは切換スイッチ１２
ｅを介して１０ビット／８ビット変換器１２ｃに供給さ
れ、上述した８ビット／１０ビット変換器１２ａで付加
された２ビットの０が削除されて８ビットのデータに変
換される（図３参照）。そして、この８ビットのデータ
が切換スイッチ１２ｆを介して書き込みデータＷＤとし
て出力される。

【００４２】一方、リード・ソロモン符号化器１２ｂよ
り出力される各５１６シンボルのリード・ソロモン符号
のうち、４シンボルの検査データは切換スイッチ１２ｅ
を介して１０ビット／８ビット変換器１２ｄに供給さ
れ、ビット配置が変更されて８ビットのデータに変換さ
れる（図４参照）。そして、この８ビットのデータが切
換スイッチ１２ｆを介して書き込みデータＷＤとして出
力される。

【００４３】図５は、復号器１５の構成を示している。
この復号器１５は、８ビットのデータに対して、図３に
示すように、２ビットの０を付加して１０ビットのデー
タに変換する８ビット／１０ビット変換器１５ａと、８
ビットのデータに対して、図４に示すように、ビット配
置を変更して１０ビットのデータに変換する８ビット／
１０ビット変換器１５ｂと、４ビット／８ビット変換器
１４（図１に図示）より出力される読み出しデータＲＤ
としての８ビットのデータのうち、各５１２バイトの情
報データ部および各５バイトの検査データ部をそれぞれ
変換器１５ａおよび１５ｂに選択的に供給する切換スイ
ッチ１５ｃと、変換器１５ａより出力される５１２バイ
トの情報データ部に対応した１０ビットのデータおよび
変換器１５ｂより出力される５バイトの検査データ部に
対応した１０ビットのデータを選択的に取り出し、情報
データが５１２シンボルの２誤り訂正可能な短縮化リー
ド・ソロモン符号を再構成する切換スイッチ１５ｄとを
有している。

【００４４】また、復号器１５は、切換スイッチ１５ｄ
より出力されるリード・ソロモン符号に対して誤り訂正
処理を施すリード・ソロモン符号復号器１５ｅと、この
復号器１５ｅで誤り訂正された情報データとしての１０
ビットのデータに対して、図６に示すように、２ビット
を削除して８ビットのデータに変換して出力データＤou
tを得る１０ビット／８ビット変換器１５ｆとを有して
いる。

【００４５】以上のように構成された復号器１５の動作
を説明する。読み出しデータＲＤとしての８ビットのデ
ータのうち、各５１２バイトの情報データ部は８ビット
／１０ビット変換器１５ａに供給され、２ビットの０が
付加されて１０ビットのデータに変換される（図３参
照）。一方、読み出しデータＲＤとしての８ビットのデ
ータのうち、各５バイトの検査データ部は８ビット／１
０ビット変換器１５ｂに供給され、ビット配置が変更さ
れて１０ビットのデータに変換される（図４参照）。

【００４６】そして、切換スイッチ１５ｄにより、変換
器１５ａより出力される５１２バイトの情報データ部に
対応した１０ビットのデータおよび変換器１５ｂより出
力される５バイトの検査データ部に対応した１０ビット
のデータが選択的に取り出され、情報データが５１２シ
ンボルの２誤り訂正可能な短縮化リード・ソロモン符号
が再構成される。

【００４７】また、切換スイッチ１５ｄより出力される
リード・ソロモン符号がリード・ソロモン符号復号器１
５ｅに供給される。このリード・ソロモン符号復号器１
５ｅでは、１符号内の誤りのシンボル数が１または２で
あるときは、誤りが訂正される。そして、この復号器１
５ｅで誤り訂正された情報データとしての１０ビットの
データが１０ビット／８ビット変換器１５ｆに供給さ
れ、２ビットが削除されて８ビットのデータに変換され
（図６参照）、出力データＤoutとされる。

【００４８】図１に示すフラッシュメモリ１０におい
て、データの書き込みは以下のように行われる。すなわ
ち、１バイト（８ビット）のデータである入力データＤ
inは符号化器１２に供給される。そして、この符号化器
１２では、入力データＤinに対して２ビットの０が付加
されて１０ビットのデータに変換され、この１０ビット
のデータが情報データが５１２シンボルの２誤り訂正可
能なリード・ソロモン符号に変換され、そして情報デー
タに関しては０を付加する前の８ビットのデータが出力
され、検査データに関してはビット配置を変更して得た
８ビットのデータが出力される。そして、符号化器１２
より出力される書き込みデータＷＤは、８ビット／４ビ
ット変換器１３で８ビットのデータより４ビットのデー
タに変換されてセルアレイ１１に供給され、このセルア
レイ１１を構成する各メモリセルに順次書き込まれる。

【００４９】一方、データの読み出しは以下のように行
われる。セルアレイ１１より読み出された読み出しデー
タＲＤは４ビット／８ビット変換器１４で４ビットのデ
ータより８ビットのデータに変換されて復号器１５に供
給される。復号器１５では、各５１２バイトの情報デー
タ部は２ビットの０が付加されて８ビットのデータより
１０ビットのデータに変換され、各５バイトの検査デー
タ部はビット配置の変更によって８ビットのデータより
１０ビットのデータに変換されて、情報データが５１２
シンボルで２誤り訂正可能なリード・ソロモン符号が再
構成される。さらに、復号器１５では、再構成されたリ
ード・ソロモン符号に対し誤り訂正処理が施され、誤り
訂正後の情報データに対して２ビットが削除されて８ビ
ットのデータに変換され、この８ビットのデータが出力
データＤoutとしてバイト単位で出力される。

【００５０】このように第１の実施の形態においては、
入力データＤinおよび出力データＤoutは８ビットのデ
ータであると共に、符号化器１２では１０ビットを１シ
ンボルとするリード・ソロモン符号を用いて符号化が行
われるため、外部とのデータの入出力を１バイト（８ビ
ット）単位で行うことを保ったまま符号長を長くでき
る。したがって、例えば１ページ分の５１２バイトの情
報データを分割して符号化する必要がなく、検査データ
（冗長データ）を少なくすることが可能となると共に、
図７に示すように１ページ分の５１２バイトの復号デー
タの連続性を保つことが可能となる。

【００５１】この第１の実施の形態における効果を例を
あげて説明する。情報データ６５５３６セル分、すなわ
ち６４ページ分を１ブロックとし、セルアレイは１０２
４ブロックで構成されているとして、ブロック内に一つ
でも不良がある場合には不良ブロックとしてそのブロッ
クに対するアクセスを禁止するような構成とする。い
ま、製造時に正常だったセルが１００万回の書き込み／
消去後にアクセス不能な不良セルとなる確率が０．００
１％であるとし、１００万回の書き込み／消去後にブロ
ック不良が起こる確率を比較する。

【００５２】上述実施の形態におけるように、５１２バ
イトの情報データに対して５バイトの検査データ（冗長
データ）を付加して２誤り訂正可能な短縮化リード・ソ
ロモン符号を用いた場合の不良ブロックの発生確率を求
める。この場合は２シンボルまでの不良を訂正すること
ができる。２セル分の情報８ビットを１シンボルとした
ときのシンボル誤り率は、（１）式に示すようになる。
このシンボル誤り率は、情報データのシンボル誤り率で
ある。検査データ（冗長データ）のシンボル誤り率は、
セル誤り率の約２．５倍となり、２．５×１０^-5であ
る。

【００５３】

【数１】

【００５４】また、総シンボル数は５１６シンボルであ
り、１ブロック中には６４符号が含まれることになる。
いま検査データのシンボル誤り率の方が情報データのシ
ンボル誤り率よりも大きいことから、不良ブロックの発
生確率は検査データのシンボル誤り率を利用して評価す
ることができる。これより、不良ブロックの発生確率
は、（２）式で評価でき、約０．００２３％以下とな
る。

【００５５】

【数２】

【００５６】一方、１２８バイトの情報データに対して
２バイトの検査データ（冗長データ）を付加して、１シ
ンボル＝８ビットの１誤り訂正可能な短縮化リード・ソ
ロモン符号を用いた場合の不良ブロックの発生確率を求
める。１符号当たりの総シンボル数は１３０シンボルで
あり、１ブロック中には２５６符号が含まれることにな
るから、不良ブロックの発生確率は、（３）式より、約
０．０８６％となる。

【００５７】

【数３】

【００５８】よって、上述実施の形態における符号化方
法と、１２８バイトの情報データに対して２バイトの検
査データ（冗長データ）を付加して、１シンボル＝８ビ
ットの１誤り訂正可能な短縮化リード・ソロモン符号を
用いる符号化方法とを比較すると、検査データは１ペー
ジ当たり８バイトから５バイトに少なくなっているのに
も関わらず、上述実施の形態における符号化方法の方が
高い誤り訂正能力が得られることが分かる。

【００５９】次に、この発明の第２の実施の形態につい
て説明する。図８は第２の実施の形態としてのメモリカ
ード２０の構成を示している。このメモリカード２０
は、１６値（４ビット）記録を行うフラッシュメモリを
２個使用すると共に、１０ビットを１シンボルとする２
誤り訂正可能な短縮化リード・ソロモン符号を用いた誤
り訂正回路をコントローラに組み込んだメモリカードで
ある。図８において、メモリカード２０は、２個のフラ
ッシュメモリ２１，２２と、これらフラッシュメモリ２
１，２２に対してデータの書き込みや読み出しを行うた
めのコントローラ２３とを備えている。

【００６０】そして、コントローラ２３は、カード外部
とのデータのやり取りを行うためのカードインタフェー
ス２４と、８ビットのパラレルデータである入力データ
Ｄinを短縮化リード・ソロモン符号に変換し、フラッシ
ュメモリ２１，２２に書き込むための書き込みデータＷ
Ｄを得る符号化器２５と、この符号化器２５より出力さ
れる書き込みデータＷＤを、図１６に示すように、８ビ
ットのデータから４ビットのデータ（メモリセルに記憶
するための４ビットデータ）に変換する８ビット／４ビ
ット変換器２６とを有している。符号化器２５は、詳細
説明は省略するが、図１のフラッシュメモリ１０におけ
る符号化器１２と同様に構成されている（図２参照）。

【００６１】また、メモリカード２０は、フラッシュメ
モリ２１，２２より読み出される読み出しデータＲＤ
を、図１６に示すように、４ビットのデータから８ビッ
トのデータに変換する４ビット／８ビット変換器２７
と、この４ビット／８ビット変換器２７で８ビットのデ
ータに変換された読み出しデータＲＤに誤り訂正処理を
施して出力データＤoutを得る復号器２８と、フラッシ
ュメモリ２１，２２に対するデータの書き込み／読み出
しをコントロールするフラッシュインタフェース２９と
を有して構成されている。復号器２８は、詳細説明は省
略するが、図１のフラッシュメモリ１０における復号器
１５と同様に構成されている（図５参照）。

【００６２】図８に示すメモリカード２０において、デ
ータの書き込みは以下のように行われる。すなわち、入
力データＤinはカードインタフェース２４によってカー
ド内部に取り込まれて符号化器２５に供給される。そし
て、符号化器２５では、入力データＤinに対して２ビッ
トの０が付加されて１０ビットのデータに変換され、こ
の１０ビットのデータが情報データが５１２シンボルの
２誤り訂正可能なリード・ソロモン符号に変換され、そ
して情報データに関しては０を付加する前の８ビットの
データが出力され、検査データに関してはビット配置を
変更して得た８ビットのデータが出力される。そして、
符号化器２５より出力される書き込みデータＷＤは、８
ビット／４ビット変換器２６で８ビットのデータより４
ビットのデータに変換され、フラッシュインタフェース
２９のコントロールに従ってフラッシュメモリ２１また
はフラッシュメモリ２２に書き込まれる。

【００６３】一方、データの読み出しは以下のように行
われる。フラッシュインタフェース２９のコントロール
に従ってフラッシュメモリ２１またはフラッシュメモリ
２２より読み出された読み出しデータＲＤは、４ビット
／８ビット変換器２７で４ビットのデータより８ビット
のデータに変換されて復号器２８に供給される。復号器
２８では、各５１２バイトの情報データ部は２ビットの
０が付加されて８ビットのデータより１０ビットのデー
タに変換され、各５バイトの検査データ部はビット配置
の変更によって８ビットのデータより１０ビットのデー
タに変換されて、情報データが５１２シンボルで２誤り
訂正可能なリード・ソロモン符号が再構成される。さら
に、復号器１５では、再構成されたリード・ソロモン符
号に対し誤り訂正処理が施され、誤り訂正後の情報デー
タに対して２ビットが削除されて８ビットのデータに変
換され、この８ビットのデータが出力データＤoutとし
てバイト単位で出力される。このように復号器２８より
出力される出力データＤoutはカードインタフェース２
４を介してカード外部に出力される。

【００６４】このように第２の実施の形態においても、
入力データＤinおよび出力データＤoutは８ビットのデ
ータであると共に、符号化器２５では１０ビットを１シ
ンボルとするリード・ソロモン符号を用いて符号化が行
われるため、外部とのデータの入出力を１バイト（８ビ
ット）単位で行うことを保ったまま符号長を長くでき
る。したがって、例えば１ページ分の５１２バイトの情
報データを分割して符号化する必要がなく、検査データ
（冗長データ）を少なくすることが可能となると共に、
図７に示すように１ページ分の５１２バイトの復号デー
タの連続性を保つことが可能となる。

【００６５】なお、上述実施の形態においては、符号化
時に８ビットのデータに２ビットの０を付加して１０ビ
ットのデータに変換するものであったが、その他の２ビ
ットのデータを付加して１０ビットのデータに変換する
ようにしてもよい。その場合、復号時には、情報データ
部に同じ２ビットのデータが付加されて１０ビットのデ
ータに変換することとなる。

【００６６】また、上述実施の形態においては、２セル
分のデータを１バイトとしたが、バイト化するセル数は
２セルに限らず、例えば１セル分のデータを１バイトと
したり、あるいは３セル分のデータを１バイトとするな
ど種々の変形が考えられる。

【００６７】さらに、上述実施の形態においては、記憶
システムとしてフラッシュメモリを例としたが、この発
明は、フラッシュメモリに限らず、他の半導体メモリな
ど種々の記憶システムに対しても適用可能である。

【００６８】

【発明の効果】この発明によれば、入力データおよび出
力データはｍビットのデータであると共に、符号化器で
はｎビット（ｎ＞ｍ）を１シンボルとするリード・ソロ
モン符号を用いて符号化が行われるため、外部とのデー
タの入出力をｍビット単位で行うことを保ったまま符号
長を長くできる。したがって、所定長の情報データを分
割して符号化する必要がなく、検査データ（冗長デー
タ）を少なくできると共に、復号データの連続性を保つ
ことができる。

【図面の簡単な説明】

【図１】第１の実施の形態としてのフラッシュメモリの
構成を示すブロック図である。

【図２】フラッシュメモリ内の符号化器の構成を示すブ
ロック図である。

【図３】符号化時、復号時の情報データ部の８ビット／
１０ビット変換の動作を説明するための図である。

【図４】符号化時、復号時の検査データ部の１０ビット
／８ビット変換および８ビット／１０ビット変換の動作
を説明するための図である。

【図５】フラッシュメモリ内の復号器の構成を示すブロ
ック図である。

【図６】復号時の１０ビット／８ビット変換の動作を説
明するための図である。

【図７】復号データの連続性を説明するための図であ
る。

【図８】第２の実施の形態としてのメモリカードの構成
を示すブロック図である。

【図９】フラッシュメモリに組み込まれるセルアレイの
構造を示す図である。

【図１０】メモリセルの構造を示す図である。

【図１１】メモリセルの電圧分布を示す図である。

【図１２】多値記録を行う場合にメモリセルに与える電
荷を示す図である。

【図１３】多値記録を行うメモリセルの電圧分布を示す
図である。

【図１４】短縮化リード・ソロモン符号を用いた誤り訂
正回路を組み込んだ多値記録フラッシュメモリの構成例
を示すブロック図である。

【図１５】短縮化リード・ソロモン符号の例を示す図で
ある。

【図１６】ビット変換の動作を説明するための図であ
る。

【図１７】短縮化リード・ソロモン符号を用いた誤り訂
正回路をコントローラに備えるメモリカードの構成例を
示すブロック図である。

【図１８】セルアレイからのデータの読み出し方法を説
明するための図である。

【図１９】５１２バイトの情報データに対して１誤り訂
正可能な短縮化リード・ソロモン符号を４つ用いた場合
を示す図である。

【図２０】復号データの連続性を説明するための図であ
る。

【符号の説明】

１０・・・フラッシュメモリ、１１・・・セルアレイ、
１２・・・符号化器、１２ａ・・・８ビット／１０ビッ
ト変換器、１２ｂ・・・リード・ソロモン符号化器、１
２ｃ，１２ｄ・・・１０ビット／８ビット変換器、１２
ｅ，１２ｆ・・・切換スイッチ、１３・・・８ビット／
４ビット変換器、１４・・・４ビット／８ビット変換
器、１５・・・復号器、１５ａ，１５ｂ・・・８ビット
／１０ビット変換器、１５ｃ，１５ｄ・・・切換スイッ
チ、１５ｅ・・・リード・ソロモン符号復号器、１５ｆ
・・・１０ビット／８ビット変換器、２０・・・メモリ
カード、２１，２２・・・フラッシュメモリ、２３・・
・コントローラ、２４・・・カードインタフェース、２
５・・・符号化器、２６・・・８ビット／４ビット変換
器、２７・・・４ビット／８ビット変換器、２８・・・
復号器、２９・・・フラッシュインタフェース

Claims (5)

【特許請求の範囲】
1. 【請求項１】 ｍビットのデータに（ｎ−ｍ）ビット
   （ｎ＞ｍ）のデータを付加してｎビットのデータに変換
   し、 このｎビットのデータに対してｎビットを１シンボルと
   するリード・ソロモン符号を用いて符号化し、 情報データに関しては上記（ｎ−ｍ）ビットのデータを
   付加する前のｍビットのデータを出力し、検査データに
   関してはｎビット／ｍビット変換した結果のｍビットの
   データを出力することを特徴とする符号化方法。
2. 【請求項２】 複数のメモリセルを有するセルアレイ
   と、 入力データを誤り訂正符号に変換して上記セルアレイに
   書き込むための書き込みデータを得る符号化器と、 上記セルアレイより読み出される読み出しデータに誤り
   訂正処理を施して出力データを得る復号器とを備えるメ
   モリ装置であって、 上記符号化器は、ｍビットの上記入力データに（ｎ−
   ｍ）ビット（ｎ＞ｍ）のデータを付加してｎビットのデ
   ータに変換し、このｎビットのデータに対してｎビット
   を１シンボルとするリード・ソロモン符号を用いて符号
   化し、情報データに関しては上記（ｎ−ｍ）ビットのデ
   ータを付加する前のｍビットのデータを出力し、検査デ
   ータに関してはｎビット／ｍビット変換した結果のｍビ
   ットのデータを出力し、 上記復号器は、上記セルアレイの読み出しデータに係る
   ｍビットのデータに対して、情報データ部は上記ｎ−ｍ
   ビットのデータを付加してｎビットのデータに変換し、
   検査データ部はｍビット／ｎビット変換によりｎビット
   のデータに変換した後に誤り訂正処理をし、訂正後のｎ
   ビットの情報データのうちｍビットを上記出力データと
   することを特徴とするメモリ装置。
3. 【請求項３】 上記セルアレイの複数のメモリセルは、
   それぞれｑビット（ｑは１以上の整数）のデータを記憶
   するものであって、 上記符号化器と上記セルアレイとの間に、上記符号化器
   より出力されるｍビットのデータをｑビットのデータに
   変換するｍビット／ｑビット変換器を設け、 上記セルアレイと上記復号器との間に、上記セルアレイ
   より出力されるｑビットのデータをｍビットのデータに
   変換するｑビット／ｍビット変換器を設けることを特徴
   とする請求項２に記載のメモリ装置。
4. 【請求項４】 複数のメモリセルを有するセルアレイを
   持つメモリ部と、 上記メモリ部に対してデータの書き込みや読み出しを行
   うためのコントローラとを備え、 上記コントローラは、入力データを誤り訂正符号に変換
   して上記メモリ部に書き込むための書き込みデータを得
   る符号化器と、上記メモリ部より読み出される読み出し
   データに誤り訂正処理を施して出力データを得る復号器
   とを有するメモリ装置であって、 上記符号化器は、ｍビットの上記入力データに（ｎ−
   ｍ）ビット（ｎ＞ｍ）のデータを付加してｎビットのデ
   ータに変換し、このｎビットのデータに対してｎビット
   を１シンボルとするリード・ソロモン符号を用いて符号
   化し、情報データに関しては上記（ｎ−ｍ）ビットのデ
   ータを付加する前のｍビットのデータを出力し、検査デ
   ータに関してはｎビット／ｍビット変換した結果のｍビ
   ットのデータを出力し、 上記復号器は、上記メモリ部の読み出しデータに係るｍ
   ビットのデータに対して、情報データ部は上記ｎ−ｍビ
   ットのデータを付加してｎビットのデータに変換し、検
   査データ部はｍビット／ｎビット変換によりｎビットの
   データに変換した後に誤り訂正処理をし、訂正後のｎビ
   ットの情報データのうちｍビットを上記出力データとす
   ることを特徴とするメモリ装置。
5. 【請求項５】 上記メモリ部は、１個または複数個のフ
   ラッシュメモリで構成されることを特徴とする請求項４
   に記載のメモリ装置。