JPH09288895A - 3値記憶半導体記憶システム - Google Patents

3値記憶半導体記憶システム

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JPH09288895A
JPH09288895A JP9842296A JP9842296A JPH09288895A JP H09288895 A JPH09288895 A JP H09288895A JP 9842296 A JP9842296 A JP 9842296A JP 9842296 A JP9842296 A JP 9842296A JP H09288895 A JPH09288895 A JP H09288895A
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data
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JP9842296A
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Tomoharu Tanaka
Toru Tanzawa
徹 丹沢
智晴 田中
Original Assignee
Toshiba Corp
株式会社東芝
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Publication date
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    • G06COMPUTING; CALCULATING; COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00Error detection; Error correction; Monitoring
    • G06F11/07Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1072Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices in multilevel memories
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C11/00Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
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    • G11C7/10Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
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    • G11CSTATIC STORES
    • G11C8/00Arrangements for selecting an address in a digital store

Abstract

(57)【要約】 【課題】 データの圧縮率を低下させることなく、かつ
各3値記憶半導体記憶装置のチップサイズを増大させる
ことなく、3値記憶を可能とする。 【解決手段】 3値記憶のフラッシュメモリとCPUの
間にカード制御回路3を設けた3値記憶半導体記憶シス
テムにおいて、カード制御回路3は、8個の第1のバイ
ナリデータが並列入出力されるカード入出力インターフ
ェイス7と、8個の第2のバイナリデータが並列入出力
されるフラッシュメモリインターフェイス9を備え、イ
ンターフェイス7に入力された第1のバイナリデータを
3個ずつ処理し、4個の第3のバイナリデータに変換
し、これを8個ずつ第2のバイナリデータとしてインタ
ーフェイス9を介して出力し、インターフェイス9に入
力された第2のバイナリデータを4個ずつ処理し、3個
の第4のバイナリデータに変換し、これを8個ずつ第1
のバイナリデータとしてインターフェイス7を介して出
力する。

Description

【発明の詳細な説明】

【0001】

【発明の属する技術分野】本発明は、複数の3値記憶半
導体記憶装置とそれを制御する制御回路を有する3値記
憶半導体記憶システムに関する。

【0002】

【従来の技術】半導体記憶装置として、高集積化の目的
のため1つのメモリセルに3つの記憶状態を記憶させる
3値記憶半導体記憶装置が知られている。これは例え
ば、半導体基板上に浮遊ゲート(電荷蓄積部)と制御ゲ
ートが積層形成された構造を有するMOSトランジスタ
をメモリセルとする不揮発性半導体記憶装置では、3種
類の異なる電荷量をその電荷蓄積部に蓄え3値記憶す
る。

【0003】3値記憶半導体記憶装置では、1つのメモ
リセルで例えば“0”,“1”,“2”の3値データを
記憶する。2つのメモリセルの3値データを用いれば9
つの記憶状態が得られる。このうち8つの記憶状態を3
ビット分の情報バイナリデータに対応させる。つまり、
2つのメモリセルで3ビットの情報を記憶する。

【0004】3ビットの情報バイナリデータは、2つの
2ビットずつの書き込みバイナリコードに変換され、各
2ビットの書き込みバイナリデータは各メモリセルに記
憶させる(書き込む)3値データを示す。メモリセルへ
の3値データを書き込むための書き込み回路は、2ビッ
トの書き込みバイナリデータによって制御される。各メ
モリセルに書き込まれている3値データは、読み出し回
路によって2ビットの読み出しバイナリデータに変換さ
れ、2つの2ビット読み出しバイナリデータによって3
ビット分の情報バイナリデータに変換される。

【0005】中央演算装置(CPU)やFlashメモ
リ、DRAMなどの多くの半導体装置は、8個あるいは
16個など2のm乗個(m=1,2,3,…)の情報バ
イナリデータを並列入出力するデータ入出力インターフ
ェイスを持つ。この並列入出力される2のm乗個の情報
バイナリデータを3ビットずつの組にして、上述の書き
込みバイナリデータや読み出しバイナリデータに変換し
ようとすると、3ビットの組にできない1ビットあるい
は2ビットの端数の情報バイナリデータが生ずる。

【0006】例えば、8ビットの情報バイナリデータを
3ビットずつの組にしようとすると、3ビットの組が2
つと2ビットの組が1つとなる。2ビットの組は1ビッ
トの決められたデータを追加することで擬似的に3ビッ
トの組になる。この場合、8ビットの情報バイナリデー
タは6つのメモリセルに記憶することができるが、デー
タの圧縮率は3/4である。

【0007】3の倍数個の2のm乗個の情報バイナリデ
ータを用いれば、端数は生じないが、3の倍数個の2の
m乗個の情報バイナリデータを取り込んで書き込みバイ
ナリデータに変換する回路や、読み出しバイナリデータ
を3の倍数個の2のm乗個の情報バイナリデータに変換
する回路を各半導体記憶装置が有するのは、チップサイ
ズの増大を招く。

【0008】また、記憶データが破壊された場合、多く
の記憶装置ではデータ訂正を行う。3値記憶半導体記憶
装置では1つのメモリセルが壊れた場合、最悪、情報バ
イナリデータに3ビットの間違いを生じる。これがさら
に並列出力される情報バイナリデータの2組にまたがっ
てしまう場合もある。

【0009】

【発明が解決しようとする課題】このように従来の2の
m乗個の情報バイナリデータを並列入出力する3値記憶
半導体記憶装置では、3値記憶する際のデータ圧縮率が
悪化する、あるいはデータ圧縮率を低下させないために
は複雑な回路が必要である、等の問題があった。

【0010】本発明は、上記の事情を考慮して成された
もので、その目的とするところは、データの圧縮率を低
下させることなく、かつ3値記憶半導体記憶装置に複雑
な変換回路等を要しない、信頼性の高い3値記憶半導体
記憶システムを提供することにある。

【0011】

【課題を解決するための手段】

(構成)本発明に係わる3値記憶半導体記憶システム
は、2のm乗個(m=1,2,3,…)の第1のバイナ
リデータが並列入出力される第1の入出力インターフェ
イスと、2のn乗個(n=0,1,2,3,…)の第2
のバイナリデータが並列入出力される第2の入出力イン
ターフェイスとを備え、第1の入出力インターフェイス
に入力された複数の第1のバイナリデータを3のk倍
(k=1,2,3,…)個ずつ処理し、4のk倍個の第
3のバイナリデータに変換し、第3のバイナリデータを
2のn乗個ずつ第2のバイナリデータとして第2の入出
力インターフェイスを介して出力し、第2の入出力イン
ターフェイスに入力された複数の第2のバイナリデータ
を4のh倍(h=1,2,3,…)個ずつ処理し、3の
h倍個の第4のバイナリデータに変換し、第4のバイナ
リデータを2のm乗個ずつ第1のバイナリデータとして
第1の入出力インターフェイスを介して出力する制御回
路と、第2のバイナリデータを入出力する第3の入出力
インターフェイス、2個の第2のバイナリデータに従っ
て予め決められた3状態の内1つの状態を記憶するメモ
リセル、前記メモリセルがマトリクス状に配置されたメ
モリセルアレイ、前記メモリセルの記憶状態を検出し2
個の第2のバイナリデータに変換する読み出し回路を備
えた複数の半導体記憶装置と、を具備してなることを特
徴とする。

【0012】さらに、本発明の望ましい実施態様として
は、次のものがあげられる。 (1) 第1の入出力インターフェイスを介して並列入出力
される第1のバイナリデータの個数と、第2の入出力イ
ンターフェイスを介して並列入出力される第2のバイナ
リデータの個数とは同数である、即ちn=m≠0であ
る。 (2) 3のk倍個の第1のバイナリデータから変換される
第3のバイナリデータの個数と、第2の入出力インター
フェイスを介して並列入出力される第2のバイナリデー
タの個数とは同数である、即ち4のk倍=2のn乗であ
る。 (3) 3のh倍個の第4のバイナリデータに変換される第
2のバイナリデータの個数と、第2の入出力インターフ
ェイスを介して並列入出力される第2のバイナリデータ
の個数とは同数である、即ち4のh倍=2のn乗であ
る。 (4) 第3の入出力インターフェイスは、2のn乗個の第
2のバイナリデータを並列入出力する。 (5) メモリセルは、電荷蓄積層上に制御ゲートを積層し
たMOSFET構造の不揮発性メモリセルであること。

【0013】また、本発明に係わる3値記憶半導体記憶
システムは、3値記憶可能なメモリセルが複数個マトリ
クス状に配列され、情報信号及び検査信号を記憶する記
憶部を備えたメモリセルアレイと、前記メモリセルに記
憶される複数の情報バイナリデータから複数の検査バイ
ナリデータを発生させ、読み出された複数の情報バイナ
リデータと複数の検査バイナリデータから間違い検出・
訂正を行う間違い訂正制御回路とを備え、前記間違い訂
正制御回路は、前記メモリセルに記憶される複数の情報
バイナリデータを3の倍数個のビット数単位の複数のシ
ンボルに分解し前記メモリセルに記憶される複数の検査
バイナリデータを発生させ、前記読み出された複数の情
報バイナリデータと前記読み出された検査バイナリデー
タから、前記シンボル単位で間違い検出・訂正を行うこ
とを特徴とする。

【0014】さらに、本発明の望ましい実施態様として
は、次のものがあげられる。 (1) 間違い訂正制御回路は、9ビットを1つのシンボル
として扱う2の9乗RS(リード・ソロモン)符号に基
づいて前記検査バイナリデータの発生、9ビットシンボ
ル単位の間違いの検出及び訂正を行う。 (2) 情報バイナリデータのビット長は、4096ビット
より大きいことを特徴とする。 (3) 間違い訂正制御回路は、12ビットを1つのシンボ
ルとして扱う2の12乗RS(リード・ソロモン)符号
に基づいて検査バイナリデータの発生、12ビットシン
ボル単位の間違いの検出及び訂正を行う。 (4) 情報バイナリデータのビット長は、8192ビット
より大きい。 (作用)本発明においては、複数の3値記憶半導体記憶
装置に対して、2つのインターフェイス(第1及び第2
のインターフェイス)及びこれらの間でデータの変換を
行う機能を有する制御回路を設け、本システムに入出力
されるデータと3値記憶半導体記憶装置に入出力される
データとのデータ変換をこの制御回路で行う。また、3
の倍数個のビットのシンボル単位でデータ間違い検出・
訂正を行う。

【0015】このようにして本発明によれば、データ圧
縮率を低下させることなく、かつ個々の3値記憶半導体
記憶装置に複雑な回路を要求することのない信頼性の高
い3値記憶半導体記憶システムが実現される。

【0016】

【発明の実施の形態】以下、図面参照して本発明の実施
形態を説明する。図1は、本発明の一実施形態に係わる
3値記憶半導体記憶システムとして、フラッシュメモリ
カード6を示している。このフラッシュメモリカード6
は、2のm乗個(m=1,2,3,…)の情報バイナリ
データを並列転送できる2のm乗ビットデータバス線2
を介して中央演算装置CPU1と接続されている。フラ
ッシュメモリカード6内の複数のフラッシュメモリ5
は、1つのメモリセルに3値データを記憶する。また、
フラッシュメモリ5は、フラッシュメモリ5への書き込
みバイナリデータあるいはフラッシュメモリ5からの読
み出しデータを2のn乗個(n=0,1,2,…)並列
転送できる2のn乗ビットデータバス線4を介して、カ
ード制御回路3と接続される。

【0017】2のm乗ビットデータバス線2の情報バイ
ナリデータと2のn乗ビットデータバス線4の書き込み
/読み出しバイナリデータは、カード制御回路3で変換
される。これによって、情報バイナリデータと書き込み
/読み出しバイナリデータを変換する回路を、個々のフ
ラッシュメモリ5に搭載する必要がない。

【0018】次に、カード制御回路3及びフラッシュメ
モリ5の具体的な構成の例を示す。図2は、カード制御
回路の具体的な構成例である。2のm乗ビットデータバ
ス線2は、カード入出力インターフェイス(第1の入出
力インターフェイス)7に接続される。これにより、フ
ラッシュメモリカード6に並列入力される2のm乗個の
情報バイナリデータは、カード入出力インターフェイス
7に並列入力される。また、フラッシュメモリカード6
から並列出力される2のm乗個の情報バイナリデータ
は、カード入出力インターフェイス7から並列出力され
る。

【0019】2のn乗ビットデータバス線4は、フラッ
シュメモリインターフェイス(第2の入出力インターフ
ェイス)9に接続される。これにより、フラッシュメモ
リ5に並列入力される2のn乗個の書き込みバイナリデ
ータは、フラッシュメモリインターフェイス9から並列
出力される。また、フラッシュメモリ5から並列出力さ
れる2のn乗個の読み出しバイナリデータは、フラッシ
ュメモリインターフェイス9に並列入力される。

【0020】カード入出力インターフェイス7に並列入
力された2のm乗個の情報バイナリデータは、バスライ
ン11を介してデータ記憶回路8に一時記憶される。デ
ータ記憶回路8に記憶された情報バイナリデータは書き
込みバイナリデータに変換されて、バスライン12を介
してフラッシュメモリインターフェイス9に転送され
る。そして、フラッシュメモリインターフェイス9から
フラッシュメモリ5に2のn乗個の書き込みバイナリデ
ータが並列出力される。

【0021】フラッシュメモリインターフェイス9に並
列入力された2のn乗個の読み出しバイナリデータは、
バスライン12を介してデータ記憶回路8に転送され
る。読み出しバイナリデータは情報バイナリデータに変
換されてデータ記憶回路8に一時記憶され、バスライン
11を介してカード入出力インターフェイス7に転送さ
れる。そして、カード入出力インターフェイス7から2
のm乗個の情報バイナリデータが並列出力される。

【0022】カード制御回路3は、カード入出力インタ
ーフェイス7、データ記憶回路8、フラッシュメモリイ
ンターフェイス9を制御するためのデータ変換制御回路
10を備えている。7,8,9はそれぞれ制御信号線1
3,14,15を介して制御される。また、カード制御
回路3は、図示されてないが、入力されるフラッシュメ
モリカード6の制御信号を受けフラッシュメモリ6を制
御する。また、外部に情報バイナリデータ以外のフラッ
シュメモリカード6の動作状態を示す信号等を出力す
る。なお、カード制御回路3の構成回路は、図2のよう
に1つのまとまったものでなくてもよい。

【0023】図3は、フラッシュメモリ5の構成を示す
ブロック図である。3値記憶可能なメモリセルがアレイ
状に配置されたメモリセルアレイ20と、メモリセルア
レイ20のビット線を制御するビット線制御回路16、
メモリセルアレイのワード線を制御するワード線制御回
路21、データ入出力インターフェイス(第3のインタ
ーフェイス)17、コマンドレジスタ18を備える。

【0024】2のn乗ビットバス線4はデータ入出力イ
ンターフェイス17に接続される。フラッシュメモリ5
に並列入力される2のn乗個の書き込みバイナリデータ
は、データ入出力インターフェイス17とバスライン1
9を介してビット線制御回路16に転送される。ビット
線制御回路16は、書き込みバイナリデータに従ってビ
ット線を制御し、3値データをメモリセルに書き込む。

【0025】メモリセルに書き込まれている3値データ
は、ビット線を介してビット線制御回路16によって読
み出され、読み出しバイナリデータに変換される。読み
出しバイナリデータは、バスライン19とデータ入出力
インターフェイス17を介して、2のn乗ビットデータ
バス線4に2のn乗個ずつ並列出力される。ここでは、
フラッシュメモリ5に対して2のn乗個のバイナリデー
タが並列入出力するとしたが、これに限らずn≧1の場
合、例えば2のi乗個(i=0,1,…,n−1)でも
よい。その場合、2の(n−i)乗個のフラッシュメモ
リで2のi乗個のバイナリデータを並列入出力すればよ
い。

【0026】コマンドレジスタ18は、データ入出力イ
ンターフェイス17に接続される。カード制御回路3か
ら出力されるフラッシュメモリ制御コマンドは、2のn
乗ビットデータバス線4とデータ入出力インターフェイ
ス17を介して、コマンドレジスタ18に転送される。
フラッシュメモリ制御コマンドは、フラッシュメモリ5
を制御するためのものである。

【0027】図4は、図3に見られるメモリセルアレイ
20とビット線制御回路16のより詳しい構成を示して
いる。メモリセルアレイ20は、ワード線WLp(p=
0,1,2,…)とビット線BLq(q=0,1,2,
3,…)の交点に3値記憶可能なメモリセルMqpが配
置されて構成される。ビット線制御回路16は、各ビッ
ト線BLqに接続されるデータ回路22−qを含む。

【0028】データ入出力インターフェイス17に入力
された書き込みバイナリデータはデータ回路22に入力
され、書き込みバイナリデータに従ってデータ回路22
はビット線BLを制御して3値データをメモリセルMに
書き込む。メモリセルMに書き込まれている3値データ
は、ビット線BLを介してデータ回路22に読み出され
る。データ回路22に読み出されたメモリセルMの3値
データは、データ入出力インターフェイス17を介して
出力される。

【0029】本実施形態では、フラッシュメモリカード
を例にとって説明しているので、メモリセルMは電気的
に消去書き込み可能な不揮発性メモリセルである。例え
ば、DRAMカードを構成する場合は、DRAMセルを
メモリセルとすればよい。

【0030】図5は、データ回路22とバスライン19
のより詳しい構成を示している。各データ回路22は1
ビットを記憶できるデータラッチ23を2つ含む。バス
ライン19はここでは4本のIO線IO0 ,IO1 ,I
O2 ,IO3 で構成されているが、これに限らない。各
データラッチ23は、4本のIO線のうちの1本にnチ
ャネルMOSトランジスタQを介して接続される。

【0031】カラム選択信号CSLj (j=0,1,
2,…)は4つのnチャネルMOSトランジスタQ毎に
共通である。バスライン19上の書き込みバイナリデー
タは、あるカラム選択信号CSLjが“H”レベルとな
ると、信号CSLjに対応したデータラッチ23に選択
的に転送される。また、データラッチ23の読み出しバ
イナリデータは、“H”レベルとなった信号CSLjに
対応したデータラッチ23からIO線に選択的に出力さ
れる。

【0032】2のm乗ビットデータバス線2上の3ビッ
トの情報バイナリデータ(INFO0,INFO1,INFO2 )と、2
のn乗ビットデータバス線4上の4ビット書き込みある
いは読み出しバイナリデータ(DATA0,DATA1,DATA2,DATA
3 )と、ワード線WLを共有する2つのメモリセル、例
えばM00とM10の3値データ(DATAM00,DATAM10 )の関
係の例を下記の(表1)に示す。

【0033】

【表1】

【0034】(表1)に示されるように、2つのメモリ
セルMの組で3ビットの情報バイナリデータの組を記憶
する。個々のメモリセルの書き込み及び読み出しバイナ
リデータは2ビット必要であるから、カード制御回路3
が「3ビットの情報バイナリデータの1つの組」と「4
ビットの書き込み及び読み出しバイナリデータの1つの
組」の変換を制御する。

【0035】(表1)では、書き込みバイナリデータと
読み出しバイナリデータを同じにするようにしたが、こ
れらのデータはフラッシュメモリカード6内の信号であ
るから、情報バイナリデータとメモリセルMの3値デー
タを対応づけるようになっていれば異なっていても良
い。また、情報バイナリデータ、書き込み/読み出しバ
イナリコード、メモリセルMの3値データはそれぞれ対
応がとれていれば、(表1)以外の組み合わせでもよ
い。

【0036】図6は、カード制御回路3での情報バイナ
リデータと書き込みバイナリデータの変換の様子を示し
ている。ここでは、m=n=3とした。カード入出力イ
ンターフェイス7に並列入力された8ビットの情報バイ
ナリデータA0〜A7の内3ビットのデータA0〜A2
は、書き込みバイナリデータの4ビット、a0〜a3に
変換される。また、A3〜A5はa4〜a7に変換され
る。変換された8ビットの書き込みバイナリデータa0
〜a7は、フラッシュメモリインターフェイス9から並
列出力される。

【0037】情報バイナリデータのA6とA7は、別に
並列入力される8ビットの情報バイナリデータB0〜B
7のうちB0と組になって、書き込みバイナリデータb
0〜b3に変換される。B1〜B3はb4〜b7に変換
され、b0〜b7は並列出力される。このようにして、
B4〜B7とC0,C1は、c0〜c7に変換され並列
出力される。C0〜C7も並列入力される8ビットの情
報バイナリデータである。C2〜C7はd0〜d7に変
換され書き込みバイナリデータとして並列出力される。

【0038】データ記憶回路8を用いて、並列入力され
る2のm乗個の情報バイナリデータを複数組み合わせる
ことで、3ビットの情報バイナリデータは4ビット書き
込みバイナリデータに変換され、その結果、情報バイナ
リデータはデータ圧縮率を低下させることなくメモリセ
ルMに3値データとして記憶される。4ビットの書き込
みバイナリデータは、さらに2ビットずつあるいは1ビ
ットずつに分けてフラッシュメモリ5に並列出力しても
よい。また、m≠nであってもよい。

【0039】例えば、m=4,n=3の場合は、並列入
力される16ビットの情報バイナリデータを3ビットず
つ4ビットの書き込みバイナリデータに変換し、4ビッ
ト組の書き込みバイナリデータを2組並列に出力すれば
よい。このように、任意の自然数mと任意の負でない整
数nについて本発明は実施可能である。

【0040】図7は、カード制御回路3での情報バイナ
リデータと書き込みバイナリデータの変換の様子を示し
たタイミング図である。図6と同様に、m=n=3とし
ている。A0〜A7がまずカード入出力インターフェイ
ス7に並列入力される。その後、順次B0〜B7,C0
〜C7,D0〜D7,…と並列入力される。情報バイナ
リデータA0〜A7が入力された後、書き込みバイナリ
データa0〜a7は出力される。情報バイナリデータB
0〜B7が入力された後、書き込みバイナリデータb0
〜b7は出力される。

【0041】図7のように、カード入出力インターフェ
イス7のデータ入力サイクル時間とフラッシュメモリイ
ンターフェイス9のデータ出力サイクル時間を調整する
ことによって、全ての情報バイナリデータを入力するた
めに必要な時間と、全ての書き込みバイナリデータを出
力する時間を等しくすることができる。

【0042】図8は、カード制御回路3での読み出しバ
イナリデータと情報バイナリデータの変換のようすを示
している。ここでは、m=n=3とした。フラッシュメ
モリインターフェイス9に並列入力された8ビットの読
み出しバイナリデータa0〜a3は、情報バイナリデー
タの3ビット、A0〜A2に変換される。また、a4〜
a7はA3〜A5に変換される。別に並列入力される8
ビットの読み出しバイナリデータb0〜b7のうちb0
〜b3から情報バイナリデータA6,A7,B0は変換
される。

【0043】情報バイナリデータA0〜A7はカード入
出力インターフェイス7から並列出力される。B1〜B
3はb4〜b7から、B4〜B6はc0〜c4から、B
7,C0,C1はd0〜d4から、変換される。このよ
うにして8ビットずつフラッシュメモリインターフェイ
ス9に入力される読み出しバイナリデータは、8ビット
ずつカード入出力インターフェイス7から並列出力され
る情報バイナリデータに効率良く変換される。

【0044】データ記憶回路8を用いて、2のn乗個の
読み出しバイナリデータから変換された情報バイナリデ
ータを複数組み合わせることで、2のm乗個ずつ出力す
ることができる。8ビットの読み出しバイナリデータ
は、4ビットずつあるいは2ビットずつあるいは1ビッ
トずつに分けてフラッシュメモリインターフェイス9に
並列出力してもよい。つまり、m≠nであってもよい。
任意の自然数mと任意の負でない整数nについて本発明
は容実施可能である。

【0045】図9は、カード制御回路3での読み出しバ
イナリデータと情報バイナリデータの変換の様子を示し
たタイミング図である。図8と同様に、m=n=3とし
ている。a0〜a7がまずフラッシュメモリインターフ
ェイス9に並列入力される。その後、順次b0〜b7,
c0〜c7,d0〜d7,…と並列入力される。読み出
しバイナリデータa0〜a7とb0〜b7が入力された
後、情報バイナリデータA0〜A7は出力される。読み
出しバイナリデータc0〜c7が入力された後、情報バ
イナリデータB0〜B7は出力される。

【0046】図9のように、カード入出力インターフェ
イス7のデータ出力サイクル時間とフラッシュメモリイ
ンターフェイス9のデータ入力サイクル時間を調整する
ことによって、全ての情報バイナリデータを出力するた
めに必要な時間と、全ての読み出しバイナリデータを入
力する時間を等しくすることができる。

【0047】図10は、読み出した情報バイナリデータ
に間違いがあった場合にデータ訂正を行うための、検査
ビットの発生の仕方を示している。検査ビットは、情報
バイナリデータからカード制御回路3で発生させられ、
書き込みバイナリデータに変換された後、情報バイナリ
データから変換された書き込みバイナリデータと共にフ
ラッシュメモリ5に入力され、メモリセルアレイ20に
記憶される。この例では情報バイナリデータは9ビット
ずつシンボルにされ、このシンボルを基に検査ビットE
CC0 〜ECCn が発生させられる。

【0048】3値記憶の場合、1つのシンボルは3ビッ
トの倍数であれば救済効率が高い。t個シンボル訂正可
能2のs乗元RS(リード・ソロモン)符号に基づいて
検査ビットを発生する場合、情報バイナリデータに検査
ビットを加えたシンボル数の上限は、2のs乗から1を
引いたものである。このとき、検査ビットはシンボル数
で2t個である。tが27以下、s=9では、情報バイ
ナリデータとして4096ビット扱えるので、4096
ビット(512バイト)を1セクタとするハードディス
ク互換の3値記憶装置には適している。通常、4096
ビットに各種セクタ管理のための情報も情報バイナリデ
ータに加えられるのでtは27より少なくされる。81
92ビット(1Kバイト)を1セクタとする3値記憶装
置には、s=9では適さないので、s=12とする。

【0049】図11は、読み出した情報バイナリデータ
に間違いがあった場合にデータ訂正を行う様子を示して
いる。読み出しバイナリデータから変換された情報バイ
ナリデータと検査ビットから、間違っている情報バイナ
リデータを訂正する。この例では、9ビット単位の情報
バイナリデータの間違いが検出・訂正される。4個シン
ボル訂正可能2の9乗元RS(リード・ソロモン)符号
に基づいて間違い検出・訂正する場合、4つの9ビット
のシンボルが訂正できる。3の倍数ビットのシンボルで
あれば、1つのメモリセルの破壊によって同時に2シン
ボルが間違うことがないので、救済効率は良い。

【0050】このように本実施形態による3値記憶半導
体記憶システムにおいては、カード制御回路3により、
カード入出力インターフェイス7に入力された複数の情
報バイナリデータを3個ずつ処理し、4個のバイナリデ
ータに変換し、そのバイナリデータを8個ずつ書き込み
バイナリデータとしてフラッシュメモリインターフェイ
ス9を介して出力し、一方ではフラッシュメモリインタ
ーフェイス9に入力された複数の読み出しバイナリデー
タを4個ずつ処理し、3個のバイナリデータに変換し、
そのバイナリデータを8個ずつ情報バイナリデータとし
てカード入出力インターフェイス7を介して出力する。

【0051】また、フラッシュメモリ5は、書き込み/
読み出しバイナリデータを入出力するデータ入出力イン
ターフェイス17と、2個の書き込みバイナリデータに
従って予め決められた3状態の内1つの状態を記憶する
メモリセルがマトリクス状に配置されたメモリセルアレ
イ20と、メモリセルの記憶状態を検出し2個の読み出
しバイナリデータに変換する読み出し回路(ビット線制
御回路16とワード線制御回路21)を備える。

【0052】また、3値記憶可能なメモリセルが複数個
マトリクス状に配列され、情報信号及び検査信号を記憶
する記憶部を備えたメモリセルアレイと、そのメモリセ
ルに記憶される複数の情報バイナリデータから複数の検
査バイナリデータを発生させ、読み出された複数の情報
バイナリデータと複数の検査バイナリデータから間違い
検出・訂正を行う間違い訂正制御回路(図1の例ではカ
ード制御回路3)を備え、間違い訂正制御回路は、メモ
リセルに記憶される複数の情報バイナリデータを3の倍
数個のビット数単位の複数のシンボルに分解しメモリセ
ルに記憶される複数の検査バイナリデータを発生させ、
読み出された複数の情報バイナリデータと読み出された
検査バイナリデータから、シンボル単位で間違い検出・
訂正を行うようにしている。

【0053】従って本実施形態によれば、データ圧縮率
を低下させることなく、かつ個々の3値記憶半導体記憶
装置に複雑な回路を要求することのない信頼性の高い3
値記憶半導体記憶システムが実現される。

【0054】なお、本発明は上述した実施形態に限定さ
れるものではない。実施形態では、3値記憶半導体記憶
装置としてフラッシュメモリを例に説明したが、DRA
MやSRAM等の3値記憶可能なメモリセルを有する半
導体記憶装置であっても同様に実施できる。

【0055】また実施形態では、第1の入出力インター
フェイスに入力された複数個の第1のバイナリデータを
3個ずつ処理し4個の第3のバイナリデータに変換し、
これを8個ずつ書き込みバイナリデータとして第2の入
出力インターフェイスを介して出力したが、第1のバイ
ナリデータを3のk倍(k=1,2,3,…)個ずつ処
理し、4のk倍個の第3のバイナリデータに変換し、こ
れを2のn乗個ずつ第2のバイナリデータとして第2の
入出力インターフェイスを介して出力すればよい。さら
に、4のk倍=2のn乗とすると無駄なく高速に処理で
きる。

【0056】さらに実施形態では、第2の入出力インタ
ーフェイスに入力された複数の読み出しバイナリデータ
を4個ずつ処理し、3個のバイナリデータに変換し、こ
れを8個ずつ情報バイナリデータとして第1の入出力イ
ンターフェイスを介して出力したが、第2の入出力イン
ターフェイスに入力された複数の第2のバイナリデータ
を4のh倍(h=1,2,3,…)個ずつ処理し、3の
h倍個の第4のバイナリデータに変換し、これを2のm
乗個ずつ第1のバイナリデータとして第1の入出力イン
ターフェイスを介して出力すればよい。さらに、4のk
倍=2のn乗とすると無駄なく高速に処理できる。その
他、本発明の要旨を逸脱しない範囲で、種々変形して実
施することができる。

【0057】

【発明の効果】以上説明したように本発明によれば、3
値記憶半導体記憶装置とCPU等の外部回路との間に、
情報バイナリデータと書き込み/読み出しバイナリデー
タを変換する制御回路を設けたことにより、データ圧縮
率を低下させることなく、かつ個々の3値記憶半導体記
憶装置に複雑な回路を要求することのない信頼性の高い
3値記憶半導体記憶システムを実現することが可能とな
る。

【図面の簡単な説明】

【図1】実施形態に係わる3値記憶半導体記憶システム
の構成を示す図。

【図2】実施形態に係わるカード制御回路の構成を示す
図。

【図3】実施形態に係わる3値記憶可能なフラッシュメ
モリの構成を示す図。

【図4】実施形態に係わるフラッシュメモリ内のメモリ
セルアレイとビット線制御回路の構成を示す図。

【図5】実施形態に係わるフラッシュメモリ内のビット
線制御回路のより詳しい構成を示す図。

【図6】実施形態に係わるデータ変換の様子を示す図。

【図7】実施形態に係わるデータ変換のタイミングを示
す図。

【図8】実施形態に係わるデータ変換の様子を示す図。

【図9】実施形態に係わるデータ変換のタイミングを示
す図。

【図10】実施形態に係わる検査ビット発生の様子を示
す図。

【図11】実施形態に係わる間違いデータを訂正する様
子を示す図。

【符号の説明】

1…中央演算装置(CPU) 2…2のm乗ビットデータバス線 3…カード制御回路 4…2のn乗ビットデータバス線 5…フラッシュメモリ 6…フラッシュメモリカード 7…カード入出力インターフェイス 8…データ記憶回路 9…フラッシュメモリインターフェイス 10…データ変換制御回路 11…バスライン 12…バスライン 13…信号線 14…信号線 15…信号線 16…ビット線制御回路 17…データ入出力インターフェイス 18…コマンドレジスタ 19…バスライン 20…メモリセルアレイ 21…ワード線制御回路 22…データ回路 23…データラッチ M…メモリセル Q…MOSトランジスタ

Claims (10)

    【特許請求の範囲】
  1. 【請求項1】2のm乗個(m=1,2,3,…)の第1
    のバイナリデータが並列入出力される第1の入出力イン
    ターフェイスと、2のn乗個(n=0,1,2,3,
    …)の第2のバイナリデータが並列入出力される第2の
    入出力インターフェイスとを備え、第1の入出力インタ
    ーフェイスに入力された複数個の第1のバイナリデータ
    を3のk倍(k=1,2,3,…)個ずつ処理し、4の
    k倍個の第3のバイナリデータに変換し、第3のバイナ
    リデータを2のn乗個ずつ第2のバイナリデータとして
    第2の入出力インターフェイスを介して出力し、第2の
    入出力インターフェイスに入力された複数個の第2のバ
    イナリデータを4のh倍(h=1,2,3,…)個ずつ
    処理し、3のh倍個の第4のバイナリデータに変換し、
    第4のバイナリデータを2のm乗個ずつ第1のバイナリ
    データとして第1の入出力インターフェイスを介して出
    力する制御回路と、 第2のバイナリデータを入出力する第3の入出力インタ
    ーフェイス、2個の第2のバイナリデータに従って予め
    決められた3状態の内1つの状態を記憶するメモリセ
    ル、前記メモリセルがマトリクス状に配置されたメモリ
    セルアレイ、前記メモリセルの記憶状態を検出し2個の
    第2のバイナリデータに変換する読み出し回路を備えた
    複数の半導体記憶装置と、 を具備してなることを特徴とする3値記憶半導体記憶シ
    ステム。
  2. 【請求項2】前記3のk倍個の第1のバイナリデータか
    ら変換される第3のバイナリデータの個数と、第2の入
    出力インターフェイスを介して並列入出力される第2の
    バイナリデータの個数とは同数である(4のk倍=2の
    n乗)であることを特徴とする請求項1記載の3値記憶
    半導体記憶システム。
  3. 【請求項3】前記3のh倍個の第4のバイナリデータに
    変換される第2のバイナリデータの個数と、第2の入出
    力インターフェイスを介して並列入出力される第2のバ
    イナリデータの個数とは同数である(4のh倍=2のn
    乗)であることを特徴とする請求項1記載の3値記憶半
    導体記憶システム。
  4. 【請求項4】第1の入出力インターフェイスを介して並
    列入出力される第1のバイナリデータの個数と、第2の
    入出力インターフェイスを介して並列入出力される第2
    のバイナリデータの個数とは同数(n=m≠0)である
    ことを特徴とする請求項1,2又は3記載の3値記憶半
    導体記憶システム。
  5. 【請求項5】第3の入出力インターフェイスは、2のn
    乗個の第2のバイナリデータを並列入出力することを特
    徴とする請求項1〜4のいずれかに記載の3値記憶半導
    体記憶システム。
  6. 【請求項6】3値記憶可能なメモリセルが複数個マトリ
    クス状に配列され、情報信号及び検査信号を記憶する記
    憶部を備えたメモリセルアレイと、前記メモリセルに記
    憶される複数の情報バイナリデータから複数の検査バイ
    ナリデータを発生させ、読み出された複数の情報バイナ
    リデータと複数の検査バイナリデータから間違い検出・
    訂正を行う間違い訂正制御回路とを備え、 前記間違い訂正制御回路は、前記メモリセルに記憶され
    る複数の情報バイナリデータを3の倍数個のビット数単
    位の複数のシンボルに分解し、前記メモリセルに記憶さ
    れる複数の検査バイナリデータを発生させ、前記読み出
    された複数の情報バイナリデータと前記読み出された検
    査バイナリデータから、前記シンボル単位で間違い検出
    ・訂正を行うことを特徴とする3値記憶半導体記憶シス
    テム。
  7. 【請求項7】前記間違い訂正制御回路は、9ビットを1
    つのシンボルとして扱う2の9乗RS(リード・ソロモ
    ン)符号に基づいて前記検査バイナリデータの発生、9
    ビットシンボル単位の間違いの検出及び訂正を行うこと
    を特徴とする請求項6記載の3値記憶半導体記憶システ
    ム。
  8. 【請求項8】前記情報バイナリデータのビット長は、4
    096ビットより大きいことを特徴とする請求項7記載
    の3値記憶半導体記憶システム。
  9. 【請求項9】前記間違い訂正制御回路は、12ビットを
    1つのシンボルとして扱う2の12乗RS(リード・ソ
    ロモン)符号に基づいて前記検査バイナリデータの発
    生、12ビットシンボル単位の間違いの検出及び訂正を
    行うことを特徴とする請求項6記載の3値記憶半導体記
    憶システム。
  10. 【請求項10】前記情報バイナリデータのビット長は、
    8192ビットより大きいことを特徴とする請求項9記
    載の3値記憶半導体記憶システム。
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