JP3165101B2 - 多値式半導体メモリ装置およびその不良救済方法 - Google Patents
多値式半導体メモリ装置およびその不良救済方法Info
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Read Only Memory (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、多値式半導体メモ
リ装置およびその不良救済方法に関する。
リ装置およびその不良救済方法に関する。
【０００２】
【従来の技術】生産時の歩留まり向上を計るため、不良
ビットの救済としてＥＣＣ（Ｅｒｒｏｒ Ｃｏｒｒｅｃ
ｔｉｎｇ Ｃｏｄｅ）回路を内臓する半導体記憶装置が
多く提案また採用され、量産において大いに寄与してい
る。また一方、大容量メモリへの要求は高く、１メモリ
セルに２ビットの情報を書き込み従来のメモリセルの倍
の容量を持たせようとする多値方式のメモリ装置も多く
提案されている。
ビットの救済としてＥＣＣ（Ｅｒｒｏｒ Ｃｏｒｒｅｃ
ｔｉｎｇ Ｃｏｄｅ）回路を内臓する半導体記憶装置が
多く提案また採用され、量産において大いに寄与してい
る。また一方、大容量メモリへの要求は高く、１メモリ
セルに２ビットの情報を書き込み従来のメモリセルの倍
の容量を持たせようとする多値方式のメモリ装置も多く
提案されている。
【０００３】従来の多値式メモリにおける不良ビット救
済方式として、ＥＣＣ回路を用いた一例のブロック図
を、図６に示す。この図において、本セル５は多値方式
としてデータが書き込まれており、ここでは１メモリセ
ルに２ビットの情報を書き込んでいるものとする。この
書き込み方式としては従来からいくつかの方法が開示さ
れており、ここでは、メモリセルの閾値レベルを調整し
ているものとする。具体的にこの２ビットのデータは１
出力ビットに対して２ワード分のデータとし、ラッチ回
路１に保持されたデータをページ切替信号ｐにより選択
され、データが出力される。
済方式として、ＥＣＣ回路を用いた一例のブロック図
を、図６に示す。この図において、本セル５は多値方式
としてデータが書き込まれており、ここでは１メモリセ
ルに２ビットの情報を書き込んでいるものとする。この
書き込み方式としては従来からいくつかの方法が開示さ
れており、ここでは、メモリセルの閾値レベルを調整し
ているものとする。具体的にこの２ビットのデータは１
出力ビットに対して２ワード分のデータとし、ラッチ回
路１に保持されたデータをページ切替信号ｐにより選択
され、データが出力される。
【０００４】一方、ＥＣＣセル７においても多値方式と
してデータが書き込まれており、このＥＣＣセル７に書
き込まれるデータは、ハミング方式として良く知られて
いるＥＣＣ方式に従い、データが書き込まれている。一
般に、ｎビットのデータ長に対して１ビットの誤り検出
および訂正をするために必要なパリティビットの数Ｐ
は、式（１）にて表される。
してデータが書き込まれており、このＥＣＣセル７に書
き込まれるデータは、ハミング方式として良く知られて
いるＥＣＣ方式に従い、データが書き込まれている。一
般に、ｎビットのデータ長に対して１ビットの誤り検出
および訂正をするために必要なパリティビットの数Ｐ
は、式（１）にて表される。
【０００５】２P ≧（ｎ＋１） ………（１） 例えば、４ビットの出力データ長のうち１ビットの誤り
検出および訂正に要するパリティビットの数は３ビット
となる。
検出および訂正に要するパリティビットの数は３ビット
となる。
【０００６】ここで、図６を参照してこの回路の動作に
ついて説明をする。本セル５は２つのセンスアンプ４に
よりメモリセルに書き込まれた多値レベルを３データ線
で読み出し、この３データを２値変換回路３に送り、こ
の２値変換回路３においてそれぞれ２ビットのデータに
変換される。今訂正を行うべきビット長は４ビットであ
り、このためには３ビットのパリティが必要である。そ
のためＥＣＣセル７は、本セル５と同様２つのセンスア
ンプを持ち、２値変換回路３により４ビットのデータが
出力される。この時１出力データは不要データとなる。
本セル５の変換データ４ビットとＥＣＣセル７の変換デ
ータ３ビットとをＥＣＣ回路６に入力し、誤り検出を行
い誤り訂正信号を発生する。誤り訂正信号は、おのおの
の出力に対応する誤り訂正回路２に入力し、誤りが検出
された出力ビットのデータのみを訂正し、全てのデータ
がラッチ回路１にて保持される。
ついて説明をする。本セル５は２つのセンスアンプ４に
よりメモリセルに書き込まれた多値レベルを３データ線
で読み出し、この３データを２値変換回路３に送り、こ
の２値変換回路３においてそれぞれ２ビットのデータに
変換される。今訂正を行うべきビット長は４ビットであ
り、このためには３ビットのパリティが必要である。そ
のためＥＣＣセル７は、本セル５と同様２つのセンスア
ンプを持ち、２値変換回路３により４ビットのデータが
出力される。この時１出力データは不要データとなる。
本セル５の変換データ４ビットとＥＣＣセル７の変換デ
ータ３ビットとをＥＣＣ回路６に入力し、誤り検出を行
い誤り訂正信号を発生する。誤り訂正信号は、おのおの
の出力に対応する誤り訂正回路２に入力し、誤りが検出
された出力ビットのデータのみを訂正し、全てのデータ
がラッチ回路１にて保持される。
【０００７】次に、この回路に用いられている２値変換
回路３、訂正回路２、ＥＣＣ回路６について、それぞれ
図７、図８、図９により説明する。２値変換回路３の一
例として、図７（ａ），（ｂ）に４値レベルを２値デー
タ変換する多値レベル／２値データの対応を示す図およ
びその変換回路の回路図を示す。
回路３、訂正回路２、ＥＣＣ回路６について、それぞれ
図７、図８、図９により説明する。２値変換回路３の一
例として、図７（ａ），（ｂ）に４値レベルを２値デー
タ変換する多値レベル／２値データの対応を示す図およ
びその変換回路の回路図を示す。
【０００８】メモリセルの閾値を制御してデータを書き
込み、２ビットのデータを書き込む場合、図７（ａ）の
ように、基準電圧Ｖｔ０，Ｖｔ１，Ｖｔ２，Ｖｔ３に対
して、ゲート電圧Ｖｇ１〜Ｖｇ３が、Ｖｔ０＜Ｖｇ１＜
Ｖｔ１＜Ｖｇ２＜Ｖｔ２＜Ｖｇ３＜Ｖｔ３なる関係のも
と３つのゲート電圧レベルＶｇを順次与える。
込み、２ビットのデータを書き込む場合、図７（ａ）の
ように、基準電圧Ｖｔ０，Ｖｔ１，Ｖｔ２，Ｖｔ３に対
して、ゲート電圧Ｖｇ１〜Ｖｇ３が、Ｖｔ０＜Ｖｇ１＜
Ｖｔ１＜Ｖｇ２＜Ｖｔ２＜Ｖｇ３＜Ｖｔ３なる関係のも
と３つのゲート電圧レベルＶｇを順次与える。
【０００９】まずゲート電圧Ｖｇ１が加わった場合、基
準電圧Ｖｔ０で書き込まれているセルはオン状態となる
が、それ以外の閾値で書き込まれているセルは、この段
階においてはオフ状態となる。次に、ゲート電圧Ｖｇ２
なるレベルに変化した場合、基準電圧Ｖｔ０，Ｖｔ１で
書き込まれているセルはオン状態となるが、それ以外の
閾値で書き込まれているセルはオフ状態となる。また、
ゲート電圧Ｖｇ３のレベルに変化した場合も同様な状態
で基準電圧Ｖｔ３で書き込まれたセル以外はすべてオン
状態となる。ここで図７（ａ）は、この状態と出力ビッ
トのデータとの対応関係を示しており、センスアンプ４
によりメモリセルの多値レベルを３データ線（１〜３）
で読み出し、２値変換回路３により２ビットの上位、下
位データに変換される。すなわち、データ線１〜３が全
て０のときは上位、下位データが００、データ線１〜３
が１００のときは上位、下位データが０１、…データ線
１〜３が１１１のときは上位、下位データが１１とな
る。
準電圧Ｖｔ０で書き込まれているセルはオン状態となる
が、それ以外の閾値で書き込まれているセルは、この段
階においてはオフ状態となる。次に、ゲート電圧Ｖｇ２
なるレベルに変化した場合、基準電圧Ｖｔ０，Ｖｔ１で
書き込まれているセルはオン状態となるが、それ以外の
閾値で書き込まれているセルはオフ状態となる。また、
ゲート電圧Ｖｇ３のレベルに変化した場合も同様な状態
で基準電圧Ｖｔ３で書き込まれたセル以外はすべてオン
状態となる。ここで図７（ａ）は、この状態と出力ビッ
トのデータとの対応関係を示しており、センスアンプ４
によりメモリセルの多値レベルを３データ線（１〜３）
で読み出し、２値変換回路３により２ビットの上位、下
位データに変換される。すなわち、データ線１〜３が全
て０のときは上位、下位データが００、データ線１〜３
が１００のときは上位、下位データが０１、…データ線
１〜３が１１１のときは上位、下位データが１１とな
る。
【００１０】この場合の２値変換回路３は、図７（ｂ）
のように、インバータ３５、ＮＡＮＤ回路３６〜３８に
より構成され、データ２は下位データとなり、データ
１，３とデータ２、その反転出力とのＮＡＮＤ３６〜３
８をとった論理出力が上位データとなっている。
のように、インバータ３５、ＮＡＮＤ回路３６〜３８に
より構成され、データ２は下位データとなり、データ
１，３とデータ２、その反転出力とのＮＡＮＤ３６〜３
８をとった論理出力が上位データとなっている。
【００１１】また、訂正回路２は、図８の回路図よう
に、エクスクルーシブＯＲ（ＥＯＲ）２０から構成さ
れ、このＥＯＲ２０の一方の入力にＥＣＣ回路６からの
訂正信号Ｄ１，２が入力され、他方の入力に２値変換回
路３からのデータが入力され、訂正信号Ｄ１，２が１の
場合に入力データが反転して出力され、訂正信号Ｄ１，
２が０の場合に入力データがそのまま出力される。
に、エクスクルーシブＯＲ（ＥＯＲ）２０から構成さ
れ、このＥＯＲ２０の一方の入力にＥＣＣ回路６からの
訂正信号Ｄ１，２が入力され、他方の入力に２値変換回
路３からのデータが入力され、訂正信号Ｄ１，２が１の
場合に入力データが反転して出力され、訂正信号Ｄ１，
２が０の場合に入力データがそのまま出力される。
【００１２】さらに、ＥＣＣ回路６は、図９の回路図の
ように、パリティデータ０〜２と、センスアンプ４
（０，１）の上位、下位データとのＯＲ論理をとるＯＲ
１０１〜１０３と、これらＯＲ出力とこれら出力をイン
バータ１０４〜１１０を介した出力とのＮＡＮＤをとる
ＮＡＮＤ１１１〜１１４と、これらＮＡＮＤ１１１〜１
１４の出力とセンスアンプ４（０，１）の上位、下位デ
ータとのＯＲをとるＯＲ１１５〜１１８とからなり、Ｏ
Ｒ１１５〜１１８の出力が訂正出力となる。
ように、パリティデータ０〜２と、センスアンプ４
（０，１）の上位、下位データとのＯＲ論理をとるＯＲ
１０１〜１０３と、これらＯＲ出力とこれら出力をイン
バータ１０４〜１１０を介した出力とのＮＡＮＤをとる
ＮＡＮＤ１１１〜１１４と、これらＮＡＮＤ１１１〜１
１４の出力とセンスアンプ４（０，１）の上位、下位デ
ータとのＯＲをとるＯＲ１１５〜１１８とからなり、Ｏ
Ｒ１１５〜１１８の出力が訂正出力となる。
【００１３】以上説明した多値式メモリの動作タイミン
グは、図１０の動作波形図に要約される。まず、データ
が直接出力される下位データ、下位パリティデータが入
力され、上位データ、上位パリティデータが２値変換回
路３から入力された時点ｔ１１で、訂正信号が出力され
（ｔ１２）、訂正回路２からの訂正出力テータが得られ
（ｔ１３）、その出力によりラッチコントロール信号Ｐ
が出力され、その終了時点（ｔ１４）が上位／下位デー
タのラッチタイミングとなる。
グは、図１０の動作波形図に要約される。まず、データ
が直接出力される下位データ、下位パリティデータが入
力され、上位データ、上位パリティデータが２値変換回
路３から入力された時点ｔ１１で、訂正信号が出力され
（ｔ１２）、訂正回路２からの訂正出力テータが得られ
（ｔ１３）、その出力によりラッチコントロール信号Ｐ
が出力され、その終了時点（ｔ１４）が上位／下位デー
タのラッチタイミングとなる。
【００１４】
【発明が解決しようとする課題】上述した多値式メモリ
においては、多値式メモリのデータ変換時のタイミング
に問題がある。すなわち、従来例のようにメモリセルの
閾値を制御してデータを書き込み、２ビットのデータを
書き込む場合、Ｖｔ０＜Ｖｇ１＜Ｖｔ１＜Ｖｇ２＜Ｖｔ
２＜Ｖｇ３＜Ｖｔ３なる関係のもと３つのレベルＶｇを
順次与えているが、多値式メモリにおいては上記３状態
の変化をセンスアンプ４で検出し、２値変換回路３で２
ビットのデータに変換しなければならないため、全ての
データが確定する時点（図１０のｔ１１）まで外部への
出力ができず、またＥＣＣ回路２による誤り訂正もでき
ない。そのためアクセス時間が遅いという欠点がある。
においては、多値式メモリのデータ変換時のタイミング
に問題がある。すなわち、従来例のようにメモリセルの
閾値を制御してデータを書き込み、２ビットのデータを
書き込む場合、Ｖｔ０＜Ｖｇ１＜Ｖｔ１＜Ｖｇ２＜Ｖｔ
２＜Ｖｇ３＜Ｖｔ３なる関係のもと３つのレベルＶｇを
順次与えているが、多値式メモリにおいては上記３状態
の変化をセンスアンプ４で検出し、２値変換回路３で２
ビットのデータに変換しなければならないため、全ての
データが確定する時点（図１０のｔ１１）まで外部への
出力ができず、またＥＣＣ回路２による誤り訂正もでき
ない。そのためアクセス時間が遅いという欠点がある。
【００１５】また、ＥＣＣ回路２による不良ビット救済
方式を、この多値式メモリに適用した場合、通常のセル
方式と比較して救済率が低下するという問題がある。そ
の理由は、通常の１ビット／１セル方式のメモリセルで
は、メモリセル１ビットに対し読み出されるデータが
“１”か“０”かのいずれか１つであり、不良メモリセ
ルが１つの場合は、仮に１ビットが不良となったとして
も、ＥＣＣ回路により誤り訂正が可能である。これに対
し多値式メモリでは、１メモリセルで不良が発生した場
合、１メモリセルより読み出されるデータは複数あり、
１個のメモリセルが不良の場合でも読み出したデータが
複数不良となることがあり、ＥＣＣ回路２による不良ビ
ット救済ができない場合がある。
方式を、この多値式メモリに適用した場合、通常のセル
方式と比較して救済率が低下するという問題がある。そ
の理由は、通常の１ビット／１セル方式のメモリセルで
は、メモリセル１ビットに対し読み出されるデータが
“１”か“０”かのいずれか１つであり、不良メモリセ
ルが１つの場合は、仮に１ビットが不良となったとして
も、ＥＣＣ回路により誤り訂正が可能である。これに対
し多値式メモリでは、１メモリセルで不良が発生した場
合、１メモリセルより読み出されるデータは複数あり、
１個のメモリセルが不良の場合でも読み出したデータが
複数不良となることがあり、ＥＣＣ回路２による不良ビ
ット救済ができない場合がある。
【００１６】本発明の目的は、これらの問題を解決し、
アクセス時間を早くすると共に、ＥＣＣ回路による不良
ビット救済を可能とした多値式半導体メモリ装置および
その不良救済方法を提供することにある。
アクセス時間を早くすると共に、ＥＣＣ回路による不良
ビット救済を可能とした多値式半導体メモリ装置および
その不良救済方法を提供することにある。
【００１７】
【課題を解決するための手段】本発明の構成は、１つの
メモリセルに記憶した電圧値を複数の基準電圧レベルに
より判定して出力データとする複数の記憶手段を持つ多
値式メモリと、前記多値式メモリからのデータを２値デ
ータに変換する２値変換回路と、前記２値変換回路から
複数のデータを入力し複数のデータ出力しこれら複数の
出力データのうち１つの誤りを検出するＥＣＣ回路と、
前記ＥＣＣ回路の出力により前記誤りデータを正規のデ
ータに訂正する訂正回路とを含む多値式半導体メモリ装
置において、前記１メモリセルに書き込まれた複数のデ
ータを上位データ群と下位データ群とに分割し、その下
位データ群を最初に読み出す記憶・変換手段と、前記複
数の下位データ群および複数の上位データ群ごとに分割
して誤り検出および訂正を行う不良救済回路を備えるこ
とを特徴とする。
メモリセルに記憶した電圧値を複数の基準電圧レベルに
より判定して出力データとする複数の記憶手段を持つ多
値式メモリと、前記多値式メモリからのデータを２値デ
ータに変換する２値変換回路と、前記２値変換回路から
複数のデータを入力し複数のデータ出力しこれら複数の
出力データのうち１つの誤りを検出するＥＣＣ回路と、
前記ＥＣＣ回路の出力により前記誤りデータを正規のデ
ータに訂正する訂正回路とを含む多値式半導体メモリ装
置において、前記１メモリセルに書き込まれた複数のデ
ータを上位データ群と下位データ群とに分割し、その下
位データ群を最初に読み出す記憶・変換手段と、前記複
数の下位データ群および複数の上位データ群ごとに分割
して誤り検出および訂正を行う不良救済回路を備えるこ
とを特徴とする。
【００１８】本発明において、前記上位データ群および
下位データ群の不良救済回路が、個別に設けられ、また
前記上位データ群および下位データ群の不良救済回路
が、前記複数の下位データ群および複数の上位データ群
ごとに分割して設けられることができ、さらに、前記２
値変換回路が、電圧レベルのデータを電圧順にグレイコ
ードに変換する回路からなることができる。
下位データ群の不良救済回路が、個別に設けられ、また
前記上位データ群および下位データ群の不良救済回路
が、前記複数の下位データ群および複数の上位データ群
ごとに分割して設けられることができ、さらに、前記２
値変換回路が、電圧レベルのデータを電圧順にグレイコ
ードに変換する回路からなることができる。
【００１９】また、本発明の他の構成は、１つのメモリ
セルに記憶した電圧値を複数の基準電圧レベルにより判
定して出力データとする複数の記憶手段を持つ多値式メ
モリと、前記多値式メモリのデータを２値データに変換
する２値変換回路と、前記２値変換回路から複数のデー
タを入力し複数のデータ出力しこれら複数の出力データ
のうち１つの誤りを検出するＥＣＣ回路と、前記ＥＣＣ
回路の出力により前記誤りデータを正規のデータに訂正
する訂正回路とを含む多値式半導体メモリ装置の不良救
済方法において、前記１メモリセルに書き込まれた複数
のデータを上位データ群と下位データ群とに分割し、そ
の下位データ群を最初に読み出し、次に上位データ群を
読み出し、これら下位データ群および上位データ群ごと
にそのデータ出力順にそれぞれ誤り検出および訂正を行
うことを特徴とする。
セルに記憶した電圧値を複数の基準電圧レベルにより判
定して出力データとする複数の記憶手段を持つ多値式メ
モリと、前記多値式メモリのデータを２値データに変換
する２値変換回路と、前記２値変換回路から複数のデー
タを入力し複数のデータ出力しこれら複数の出力データ
のうち１つの誤りを検出するＥＣＣ回路と、前記ＥＣＣ
回路の出力により前記誤りデータを正規のデータに訂正
する訂正回路とを含む多値式半導体メモリ装置の不良救
済方法において、前記１メモリセルに書き込まれた複数
のデータを上位データ群と下位データ群とに分割し、そ
の下位データ群を最初に読み出し、次に上位データ群を
読み出し、これら下位データ群および上位データ群ごと
にそのデータ出力順にそれぞれ誤り検出および訂正を行
うことを特徴とする。
【００２０】さらに、その不良救済方法の構成におい
て、前記上位データ群および下位データ群をそれぞれ独
立させて制御信号により切り換え、前記下位データ群の
不良救済を行ったのち、前記上位データ群の不良救済を
行い、各々の不良救済回路を共通に使用するようにでき
る。
て、前記上位データ群および下位データ群をそれぞれ独
立させて制御信号により切り換え、前記下位データ群の
不良救済を行ったのち、前記上位データ群の不良救済を
行い、各々の不良救済回路を共通に使用するようにでき
る。
【００２１】
【発明の実施の形態】以下に、図面を参照して本発明の
実施形態について説明する。図１は本発明の一実施形態
のブロック図であり、図２〜図４は従来例と対比して図
１を説明する図で、図２（ａ）（ｂ）は図１の多値レベ
ルを２値データ変換する多値レベル／２値データの対応
を示す図およびその２値変換回路３の回路図、図３は図
１のＥＣＣ回路の一例の回路図、図４は図１の動作を説
明する動作波形図を示す。本実施形態では、従来例のＥ
ＣＣ回路６に代わって上位データ用ＥＣＣ回路６１、下
位データ用ＥＣＣ回路６２が用いられ、また訂正回路２
を訂正回路２１〜２４と、ラッチ回路１をラッチ回路１
１，１２と、出力回路８を出力回路８１，８２としてい
る。
実施形態について説明する。図１は本発明の一実施形態
のブロック図であり、図２〜図４は従来例と対比して図
１を説明する図で、図２（ａ）（ｂ）は図１の多値レベ
ルを２値データ変換する多値レベル／２値データの対応
を示す図およびその２値変換回路３の回路図、図３は図
１のＥＣＣ回路の一例の回路図、図４は図１の動作を説
明する動作波形図を示す。本実施形態では、従来例のＥ
ＣＣ回路６に代わって上位データ用ＥＣＣ回路６１、下
位データ用ＥＣＣ回路６２が用いられ、また訂正回路２
を訂正回路２１〜２４と、ラッチ回路１をラッチ回路１
１，１２と、出力回路８を出力回路８１，８２としてい
る。
【００２２】本実施形態においては、多値として、図２
（ａ）に示すように、その四つの閾値状態に対して出力
データの割付を行っている。ここでは、各閾値に対する
出力データの上位・下位データを従来例の図７（ａ）の
場合と入れ替えている。すなわち、ゲート電圧レベルＶ
ｇ１のときＶｔ０の閾値を持つメモリセルとＶｔ１〜Ｖ
ｔ３の閾値を持つメモリセルとで０，１が判別され、ゲ
ート電圧レベルＶｇ２のときＶｔ０、Ｖｔ１の閾値を持
つメモリセルとＶｔ２、Ｖｔ３の閾値を持つメモリセル
とで０，１が判別され、ゲート電圧レベルＶｇ３のとき
Ｖｔ０〜Ｖｔ２の閾値を持つメモリセルとＶｔ３の閾値
を持つメモリセルとで０，１が判別される。
（ａ）に示すように、その四つの閾値状態に対して出力
データの割付を行っている。ここでは、各閾値に対する
出力データの上位・下位データを従来例の図７（ａ）の
場合と入れ替えている。すなわち、ゲート電圧レベルＶ
ｇ１のときＶｔ０の閾値を持つメモリセルとＶｔ１〜Ｖ
ｔ３の閾値を持つメモリセルとで０，１が判別され、ゲ
ート電圧レベルＶｇ２のときＶｔ０、Ｖｔ１の閾値を持
つメモリセルとＶｔ２、Ｖｔ３の閾値を持つメモリセル
とで０，１が判別され、ゲート電圧レベルＶｇ３のとき
Ｖｔ０〜Ｖｔ２の閾値を持つメモリセルとＶｔ３の閾値
を持つメモリセルとで０，１が判別される。
【００２３】従って、ゲート電圧レベルＶｇ１〜Ｖｇ２
〜Ｖｇ３を順次変化させる場合において、ゲート電圧レ
ベルがＶｇ２のときＶｔ０、Ｖｔ１の閾値を持つメモリ
セルとＶｔ２、Ｖｔ３の閾値を持つメモリセルとで０と
１が判別でき、この出力をそのまま下位データとして適
用することができ、Ｖｇ３の閾値レベルになる前にデー
タ出力が可能な状態にすることができる。この実施形態
のコードはグレイ（Ｇｒａｙ）コードに相当するもので
ある。
〜Ｖｇ３を順次変化させる場合において、ゲート電圧レ
ベルがＶｇ２のときＶｔ０、Ｖｔ１の閾値を持つメモリ
セルとＶｔ２、Ｖｔ３の閾値を持つメモリセルとで０と
１が判別でき、この出力をそのまま下位データとして適
用することができ、Ｖｇ３の閾値レベルになる前にデー
タ出力が可能な状態にすることができる。この実施形態
のコードはグレイ（Ｇｒａｙ）コードに相当するもので
ある。
【００２４】ＥＣＣ回路６１，６２におけるパリティビ
ットにおいては、従来各出力ビットの上位・下位データ
同士の排他的論理和よりパリティビット、すなわちＥＣ
Ｃセル７にデータの書 き込みを行い、ＥＣＣ回路６に
て誤り検出を行っていたが、本実施形態においては、各
出力ビットの上位データ同士の排他的論理及び、各出力
ビットの下位データ同士の排他的論理和結果を１つのＥ
ＣＣセル７に書き込むことにより構成される。
ットにおいては、従来各出力ビットの上位・下位データ
同士の排他的論理和よりパリティビット、すなわちＥＣ
Ｃセル７にデータの書 き込みを行い、ＥＣＣ回路６に
て誤り検出を行っていたが、本実施形態においては、各
出力ビットの上位データ同士の排他的論理及び、各出力
ビットの下位データ同士の排他的論理和結果を１つのＥ
ＣＣセル７に書き込むことにより構成される。
【００２５】さらに、本実施形態の不良救済方法では、
ＥＣＣ回路を上位・下位データ別に設け救済を行ってい
る点が従来例と基本的に違い、図１では上位データ用Ｅ
ＣＣ回路６２と下位データ用ＥＣＣ回路６１とにより、
各ＥＣＣ回路６１，６２で独立に不良救済出来る構成と
なっている。
ＥＣＣ回路を上位・下位データ別に設け救済を行ってい
る点が従来例と基本的に違い、図１では上位データ用Ｅ
ＣＣ回路６２と下位データ用ＥＣＣ回路６１とにより、
各ＥＣＣ回路６１，６２で独立に不良救済出来る構成と
なっている。
【００２６】図２（ａ）に従って、メモリセルのゲート
電圧Ｖｇ１がすでに与えられデータ確定の状態からＶｇ
２のレベルへ変化した場合、下位のデータが２値変換回
路３より出力され、また同様にして、下位パリティも決
定される。各々の信号は下位データ用ＥＣＣ回路６１に
入力し、誤り訂正信号Ｄ１０ｔ、Ｄ２０ｔを出力とし、
各出力ビットＤ１，Ｄ２の下位データを訂正するための
訂正回路２１、２３に入力される。ここで仮にＤ１の下
位データに誤りが検出された場合Ｄ１０ｔが選択され、
訂正回路２１によりこのデータのみが訂正される。
電圧Ｖｇ１がすでに与えられデータ確定の状態からＶｇ
２のレベルへ変化した場合、下位のデータが２値変換回
路３より出力され、また同様にして、下位パリティも決
定される。各々の信号は下位データ用ＥＣＣ回路６１に
入力し、誤り訂正信号Ｄ１０ｔ、Ｄ２０ｔを出力とし、
各出力ビットＤ１，Ｄ２の下位データを訂正するための
訂正回路２１、２３に入力される。ここで仮にＤ１の下
位データに誤りが検出された場合Ｄ１０ｔが選択され、
訂正回路２１によりこのデータのみが訂正される。
【００２７】その後Ｖｇ２のレベルがＶｇ３に変化する
と、ここで３状態が確定し上位データを確定することが
できる。同様にして上位パリティーも確定し、上位デー
タ用ＥＣＣ回路により誤り訂正信号Ｄ１１ｔ、Ｄ２１ｔ
を出力とし、各出力ビットＤ１，Ｄ２の上位データを訂
正することができる。
と、ここで３状態が確定し上位データを確定することが
できる。同様にして上位パリティーも確定し、上位デー
タ用ＥＣＣ回路により誤り訂正信号Ｄ１１ｔ、Ｄ２１ｔ
を出力とし、各出力ビットＤ１，Ｄ２の上位データを訂
正することができる。
【００２８】ここで誤り訂正について説明する。例え
ば、メモリセル５に書き込まれるべき閾値がＶｔ１だと
する。これが拡散上の問題から閾値レベルが下がりＶｔ
０のレベルに下がったとする。メモリセルのゲート電圧
がＶｇ２のとき、図２（ａ）に従えば０が出力され、こ
れが出力データ下位データの値０と一致するため、ＥＣ
Ｃ回路では不良と判別しない。さらにゲート電圧がＶｇ
３のレベルに変化し、３状態が確定され０が出力される
と、ここでは上位用ＥＣＣ回路により誤りと判定され、
０を１に書き換え正常な出力に訂正することができる。
ば、メモリセル５に書き込まれるべき閾値がＶｔ１だと
する。これが拡散上の問題から閾値レベルが下がりＶｔ
０のレベルに下がったとする。メモリセルのゲート電圧
がＶｇ２のとき、図２（ａ）に従えば０が出力され、こ
れが出力データ下位データの値０と一致するため、ＥＣ
Ｃ回路では不良と判別しない。さらにゲート電圧がＶｇ
３のレベルに変化し、３状態が確定され０が出力される
と、ここでは上位用ＥＣＣ回路により誤りと判定され、
０を１に書き換え正常な出力に訂正することができる。
【００２９】また、メモリセルに書き込まれるべき閾値
がＶｔ３であるが、メモリセルが何らかの原因で破壊な
ど起こし、リーク状態に至っているような場合、ゲート
電圧がＶｇ２のレベルにおいて０が出力判定されるが、
下位用ＥＣＣ回路により誤り判定され、正常な１に訂正
を行う。また、Ｖｇ３のレベルで３状態が確定した場
合、同様に０が出力判定されるが、上位用ＥＣＣ回路に
より正常な１に訂正を行うことができる。
がＶｔ３であるが、メモリセルが何らかの原因で破壊な
ど起こし、リーク状態に至っているような場合、ゲート
電圧がＶｇ２のレベルにおいて０が出力判定されるが、
下位用ＥＣＣ回路により誤り判定され、正常な１に訂正
を行う。また、Ｖｇ３のレベルで３状態が確定した場
合、同様に０が出力判定されるが、上位用ＥＣＣ回路に
より正常な１に訂正を行うことができる。
【００３０】本実施形態の２値変換回路３は、図２
（ｂ）のように、１個のＥＯＲ３０により構成でき、デ
ータ２は下位データとしてそのまま出力され、データ
１，３の排他的論理和出力が上位データとして出力され
る。また、ＥＣＣ回路６１，６２は、図３の回路図のよ
うに、パリティデータ０，１と、センスアンプ４（０，
１）の上位、下位データとのＯＲ論理をとるＯＲ９１，
９２と、これらＯＲ出力とこれら出力をインバータ９
３，９４を介した出力とのＮＡＮＤをとるＮＡＮＤ９
５，９６と、これらＮＡＮＤ９５，９６の出力とセンス
アンプ（０，１）の上位、下位データとのＯＲをとるＯ
Ｒ９７，９８とからなり、ＯＲ９７，９８の出力が訂正
出力となる。
（ｂ）のように、１個のＥＯＲ３０により構成でき、デ
ータ２は下位データとしてそのまま出力され、データ
１，３の排他的論理和出力が上位データとして出力され
る。また、ＥＣＣ回路６１，６２は、図３の回路図のよ
うに、パリティデータ０，１と、センスアンプ４（０，
１）の上位、下位データとのＯＲ論理をとるＯＲ９１，
９２と、これらＯＲ出力とこれら出力をインバータ９
３，９４を介した出力とのＮＡＮＤをとるＮＡＮＤ９
５，９６と、これらＮＡＮＤ９５，９６の出力とセンス
アンプ（０，１）の上位、下位データとのＯＲをとるＯ
Ｒ９７，９８とからなり、ＯＲ９７，９８の出力が訂正
出力となる。
【００３１】本実施形態の動作タイミングは、図４の動
作波形図に要約される。まず、入力タイミングｔ１で、
２値変換回路３から下位データ、下位パリティデータが
入力され、訂正信号が時点ｔ２で出力されると、時点ｔ
３で訂正回路２からの訂正出力テータが得られ、その出
力により下位データ用ラッチコントロール信号ｐ１が出
力され、その終了時点ｔ４が下位データのラッチタイミ
ングとなる。次に、上位データ、上位パリティデータが
２値変換回路３から入力された時点ｔ５で、訂正信号が
出力され（ｔ６）、訂正回路２からの訂正出力テータが
得られ（ｔ７）、その出力により上位データ用ラッチコ
ントロール信号ｐ２が出力され、その終了時点（ｔ８）
が上位データのラッチタイミングとなる。
作波形図に要約される。まず、入力タイミングｔ１で、
２値変換回路３から下位データ、下位パリティデータが
入力され、訂正信号が時点ｔ２で出力されると、時点ｔ
３で訂正回路２からの訂正出力テータが得られ、その出
力により下位データ用ラッチコントロール信号ｐ１が出
力され、その終了時点ｔ４が下位データのラッチタイミ
ングとなる。次に、上位データ、上位パリティデータが
２値変換回路３から入力された時点ｔ５で、訂正信号が
出力され（ｔ６）、訂正回路２からの訂正出力テータが
得られ（ｔ７）、その出力により上位データ用ラッチコ
ントロール信号ｐ２が出力され、その終了時点（ｔ８）
が上位データのラッチタイミングとなる。
【００３２】このように本実施形態では、まず下位デー
タ、下位パリティデータがセンスアンプ４を介して２値
変換回路３からＥＣＣ回路６１に供給されるが、２値変
換回路３がスルーであり、実質的にセンスアンプ４から
直接ＥＣＣ回路６１に供給されるので、先にデータが確
定している。そのため、この時間を利用して下位デー
タ、下位パリティデータ側を先にＥＣＣ救済し、その後
上位データ、上位パリティデータ側のデータが確定して
から、これら上位データ、上位パリティデータのＥＣＣ
救済を実施している。そのため下位データ、上位データ
とも読出しが全て終了してからＥＣＣ救済を行う従来例
よりも、先に下位データを出力することが出来る。例え
ば、ある多値半導体メモリでは２００〜３００ｎｓその
読出し時間が短縮されるという改善がなされた。
タ、下位パリティデータがセンスアンプ４を介して２値
変換回路３からＥＣＣ回路６１に供給されるが、２値変
換回路３がスルーであり、実質的にセンスアンプ４から
直接ＥＣＣ回路６１に供給されるので、先にデータが確
定している。そのため、この時間を利用して下位デー
タ、下位パリティデータ側を先にＥＣＣ救済し、その後
上位データ、上位パリティデータ側のデータが確定して
から、これら上位データ、上位パリティデータのＥＣＣ
救済を実施している。そのため下位データ、上位データ
とも読出しが全て終了してからＥＣＣ救済を行う従来例
よりも、先に下位データを出力することが出来る。例え
ば、ある多値半導体メモリでは２００〜３００ｎｓその
読出し時間が短縮されるという改善がなされた。
【００３３】図５は本発明の第２の実施形態のブロック
図を示す。図１では、従来例の図６の場合よりＥＣＣ回
路規模が大きくなり、そのため上位、下位データの不良
データを検出するＥＣＣ回路６をＥＣＣ回路６３の入力
を上位下位切換回路１０Ａ，Ｂで下位データか上位デー
タのみに切換えることにより共用し、訂正回路２で不良
と検出されたデータを訂正し、その後データをラッチコ
ントロール信号Ｐ１で下位データの訂正回路２の出力を
ラッチし、上位データはラッチコントロール信号Ｐ２で
ラッチする。
図を示す。図１では、従来例の図６の場合よりＥＣＣ回
路規模が大きくなり、そのため上位、下位データの不良
データを検出するＥＣＣ回路６をＥＣＣ回路６３の入力
を上位下位切換回路１０Ａ，Ｂで下位データか上位デー
タのみに切換えることにより共用し、訂正回路２で不良
と検出されたデータを訂正し、その後データをラッチコ
ントロール信号Ｐ１で下位データの訂正回路２の出力を
ラッチし、上位データはラッチコントロール信号Ｐ２で
ラッチする。
【００３４】具体的には、上位下位切換回路１０Ａ，Ｂ
で選択されたメモリセル５及びパリティ用メモリセル７
より読み出された下位データをＥＣＣ回路６３に伝達
し、ＥＣＣ回路６３で不良と判断された下位データの入
力する訂正回路２にＥＣＣ回路６３から“Ｈ”信号が伝
えられ、訂正回路２にて訂正させたデータがラッチコン
トロール信号Ｐ１によりラッチ回路１でラッチされる。
次に、Ｐ２が“Ｌ”の間に上位下位切換回路１０Ａ，Ｂ
で上位データがＥＣＣ回路６３で下位データ同様不良デ
ータを検出し訂正回路２で修正する。また、先に確定す
る下位データをまず訂正し、この下位データを先に出力
した後、上位データを訂正し外部出力するようにしてい
る。
で選択されたメモリセル５及びパリティ用メモリセル７
より読み出された下位データをＥＣＣ回路６３に伝達
し、ＥＣＣ回路６３で不良と判断された下位データの入
力する訂正回路２にＥＣＣ回路６３から“Ｈ”信号が伝
えられ、訂正回路２にて訂正させたデータがラッチコン
トロール信号Ｐ１によりラッチ回路１でラッチされる。
次に、Ｐ２が“Ｌ”の間に上位下位切換回路１０Ａ，Ｂ
で上位データがＥＣＣ回路６３で下位データ同様不良デ
ータを検出し訂正回路２で修正する。また、先に確定す
る下位データをまず訂正し、この下位データを先に出力
した後、上位データを訂正し外部出力するようにしてい
る。
【００３５】本実施形態の場合には、読出した上位デー
タ、下位データを同じＥＣＣ回路６３で共用して救済す
ることもできるので、ＥＣＣ回路の規模を最小限におさ
えることが出来、その回路規模が１メモリセル当たり読
出されるデータが増えても変化せず一定となり、同じデ
ータ数の不良救済を行う場合、多値式メモリを採用しな
い場合のメモリ装置に比べ同等以下のＥＣＣ回路規模に
出来る。
タ、下位データを同じＥＣＣ回路６３で共用して救済す
ることもできるので、ＥＣＣ回路の規模を最小限におさ
えることが出来、その回路規模が１メモリセル当たり読
出されるデータが増えても変化せず一定となり、同じデ
ータ数の不良救済を行う場合、多値式メモリを採用しな
い場合のメモリ装置に比べ同等以下のＥＣＣ回路規模に
出来る。
【００３６】
【発明の効果】以上説明したように本発明の多値式半導
体メモリ装置は、センスアンプより読み出され２値変換
回路から出力されたデータを下位データ・上位データに
分割し、ＥＣＣ回路への入力を別々に行うことにより、
１メモリセルが破壊などにより不良となっても、ＥＣＣ
による不良救済が可能とな読出した出したデータＥＣＣ
救済率の低下を防ぐことが出来るという効果がある。
体メモリ装置は、センスアンプより読み出され２値変換
回路から出力されたデータを下位データ・上位データに
分割し、ＥＣＣ回路への入力を別々に行うことにより、
１メモリセルが破壊などにより不良となっても、ＥＣＣ
による不良救済が可能とな読出した出したデータＥＣＣ
救済率の低下を防ぐことが出来るという効果がある。
【００３７】また、メモリセルに書き込まれる状態とそ
のデータの変換後の期待値との割付を上位データ、下位
データに分割しているので、ＥＣＣ救済処理が先に読出
したデータ順にでき、読出し動作を開始してからＥＣＣ
回路で不良救済したデータを出力回路から出力し始める
までの時間を短縮することが出来る。すなわち、データ
の出力順を、先に読出しデータが確定しＥＣＣ救済し終
わったデータから出力することにより、より早くデータ
の出力を開始することが出来る。
のデータの変換後の期待値との割付を上位データ、下位
データに分割しているので、ＥＣＣ救済処理が先に読出
したデータ順にでき、読出し動作を開始してからＥＣＣ
回路で不良救済したデータを出力回路から出力し始める
までの時間を短縮することが出来る。すなわち、データ
の出力順を、先に読出しデータが確定しＥＣＣ救済し終
わったデータから出力することにより、より早くデータ
の出力を開始することが出来る。
【００３８】さらに、読出した上位データ、下位データ
を同じＥＣＣ回路で共用して救済することもできるの
で、ＥＣＣ回路規模を最小限におさえることが出来、そ
の回路規模が、１メモリセル当たり読出されるデータが
増えても変化せず一定となり、同じデータ数の不良救済
を行う場合、多値式メモリを採用しない場合のメモリ装
置に比べ同等以下のＥＣＣ回路規模に出来るという効果
がある。
を同じＥＣＣ回路で共用して救済することもできるの
で、ＥＣＣ回路規模を最小限におさえることが出来、そ
の回路規模が、１メモリセル当たり読出されるデータが
増えても変化せず一定となり、同じデータ数の不良救済
を行う場合、多値式メモリを採用しない場合のメモリ装
置に比べ同等以下のＥＣＣ回路規模に出来るという効果
がある。
【図１】本発明の第一の実施形態を説明する多値式半導
体メモリ装置のブロック図。
体メモリ装置のブロック図。
【図２】図１の多値レベルを２値データ変換する多値レ
ベル／２値データの対応を示す図およびその２値変換回
路３の回路図。
ベル／２値データの対応を示す図およびその２値変換回
路３の回路図。
【図３】図１のＥＣＣ回路６の一例の回路図。
【図４】図１の回路の動作を説明する動作波形図。
【図５】本発明の第二の実施形態を説明する多値式半導
体メモリ装置のブロック図。
体メモリ装置のブロック図。
【図６】従来例の多値式半導体メモリ装置を説明するブ
ロック図。
ロック図。
【図７】図６の多値レベルを２値データ変換する多値レ
ベル／２値データの対応を示す図およびその２値変換回
路３の回路図。
ベル／２値データの対応を示す図およびその２値変換回
路３の回路図。
【図８】図６の訂正回路２の一例の回路図。
【図９】図６のＥＣＣ回路６の一例の回路図。
【図１０】図６の回路の動作を説明する動作波形図。
【符号の説明】 Ｄ１、Ｄ２ 出力信号 Ｐ 上位下位データ共用ラッチコントロール信号 Ｐ１ 下位データ用ラッチコントロール信号 Ｐ２ 上位データ用ラッチコントロール信号 １，１１，１２ ラッチ回路 ２，２１〜２４ 訂正回路 ２０，３０ ＥＸ―ＯＲ回路 ３ ２値変換回路 ３５，９３，９４，１０４〜１１０ インバータ ３６〜３８，９３，９４，１０４〜１１０，１１１〜１
１４ ＮＡＮＤ回路 ４ センスアンプ ５ メモリセル ６ ＥＣＣ回路 ６１ 上位データ用ＥＣＣ回路 ６２ 下位データ用ＥＣＣ回路 ６３ 上位下位共用ＥＣＣ回路 ７ パリティ用メモリセル（ＥＣＣ ＣＥＬＬ） ８，８１，８２ 出力回路 ９１，９２，９７，９８，１０１〜１０３，１１５〜１
１８ ＯＲ回路 １０Ａ，Ｂ 上位下位切換回路
１４ ＮＡＮＤ回路 ４ センスアンプ ５ メモリセル ６ ＥＣＣ回路 ６１ 上位データ用ＥＣＣ回路 ６２ 下位データ用ＥＣＣ回路 ６３ 上位下位共用ＥＣＣ回路 ７ パリティ用メモリセル（ＥＣＣ ＣＥＬＬ） ８，８１，８２ 出力回路 ９１，９２，９７，９８，１０１〜１０３，１１５〜１
１８ ＯＲ回路 １０Ａ，Ｂ 上位下位切換回路
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 29/00 G11C 16/00 - 16/34 ＷＰＩ（ＤＩＡＬＯＧ)
Claims (6)
- 【請求項１】 １つのメモリセルに記憶した電圧値を複
数の基準電圧レベルにより判定して出力データとする複
数の記憶手段を持つ多値式メモリと、前記多値式メモリ
からの出力データを２値データに変換する２値変換回路
と、前記２値変換回路から複数のデータを入力し複数の
データ出力しこれら複数の出力データのうち１つの誤り
を検出するＥＣＣ回路と、前記ＥＣＣ回路の出力により
前記誤りデータを正規のデータに訂正する訂正回路とを
含む多値式半導体メモリ装置において、前記１メモリセ
ルに書き込まれた複数のデータを上位データ群と下位デ
ータ群とに分割し、その下位データ群を最初に読み出す
記憶・変換手段と、前記複数の下位データ群および複数
の上位データ群ごとに分割して誤り検出および訂正を行
う不良救済回路を備えることを特徴とする多値式半導体
メモリ装置。 - 【請求項２】 前記上位データ群および下位データ群の
不良救済回路が、個別に設けられた請求項１記載の多値
式半導体メモリ装置。 - 【請求項３】 前記上位データ群および下位データ群の
不良救済回路が、前記複数の下位データ群および複数の
上位データ群ごとに分割して設けられた請求項１記載の
多値式半導体メモリ装置。 - 【請求項４】 前記２値変換回路が、電圧レベルのデー
タを電圧順にグレイコードに変換する回路からなる請求
項１乃至３記載の多値式半導体メモリ装置。 - 【請求項５】 １つのメモリセルに記憶した電圧値を複
数の基準電圧レベルにより判定して出力データとする複
数の記憶手段を持つ多値式メモリと、前記多値式メモリ
のデータを２値データに変換する２値変換回路と、前記
２値変換回路から複数のデータを入力し複数のデータ出
力しこれら複数の出力データのうち１つの誤りを検出す
るＥＣＣ回路と、前記ＥＣＣ回路の出力により前記誤り
データを正規のデータに訂正する訂正回路とを含む多値
式半導体メモリ装置の不良救済方法において、前記１メ
モリセルに書き込まれた複数のデータを上位データ群と
下位データ群とに分割し、その下位データ群を最初に読
み出し、次に上位データ群を読み出し、これら下位デー
タ群および上位データ群ごとにそのデータ出力順にそれ
ぞれ誤り検出および訂正を行うことを特徴とする多値式
半導体メモリ装置の不良救済方法。 - 【請求項６】 前記上位データ群および下位データ群を
それぞれ独立させて制御信号により切り換え、前記下位
データ群の不良救済を行ったのち、前記上位データ群の
不良救済を行い、各々の不良救済回路を共通に使用する
ようにした請求項５記載の多値式半導体メモリ装置の不
良救済方法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05352398A JP3165101B2 (ja) | 1998-03-05 | 1998-03-05 | 多値式半導体メモリ装置およびその不良救済方法 |
| EP99103903A EP0940752A1 (en) | 1998-03-05 | 1999-03-04 | Method for error correction in a multilevel semiconductor memory |
| KR1019990007134A KR100291236B1 (ko) | 1998-03-05 | 1999-03-04 | 다치식 반도체 장치 및 그 불량 구제 방법 |
| TW088103469A TW417110B (en) | 1998-03-05 | 1999-03-05 | Multi-value type semiconductor memory device and its defect removal method |
| CN99102827A CN1231481A (zh) | 1998-03-05 | 1999-03-05 | 多值型半导体存储器件及其错误消除方法 |
| US09/263,209 US6289481B1 (en) | 1998-03-05 | 1999-03-05 | Multi-value type semiconductor memory device and its defect removal method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05352398A JP3165101B2 (ja) | 1998-03-05 | 1998-03-05 | 多値式半導体メモリ装置およびその不良救済方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11250695A JPH11250695A (ja) | 1999-09-17 |
| JP3165101B2 true JP3165101B2 (ja) | 2001-05-14 |
Family
ID=12945188
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05352398A Expired - Fee Related JP3165101B2 (ja) | 1998-03-05 | 1998-03-05 | 多値式半導体メモリ装置およびその不良救済方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6289481B1 (ja) |
| EP (1) | EP0940752A1 (ja) |
| JP (1) | JP3165101B2 (ja) |
| KR (1) | KR100291236B1 (ja) |
| CN (1) | CN1231481A (ja) |
| TW (1) | TW417110B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101982793B1 (ko) * | 2012-11-19 | 2019-05-27 | 주식회사 두산 | 지게차의 캐리지 램프 작동 조절장치 |
Families Citing this family (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4023953B2 (ja) * | 1999-06-22 | 2007-12-19 | 株式会社ルネサステクノロジ | 不揮発性半導体記憶装置 |
| US6990623B2 (en) * | 2001-05-16 | 2006-01-24 | Fujitsu Limited | Method for error detection/correction of multilevel cell memory and multilevel cell memory having error detection/correction function |
| JP4437519B2 (ja) * | 2001-08-23 | 2010-03-24 | スパンション エルエルシー | 多値セルメモリ用のメモリコントローラ |
| ITMI20022669A1 (it) * | 2002-12-18 | 2004-06-19 | Simicroelectronics S R L | Struttura e metodo di rilevamento errori in un dispositivo |
| KR100505685B1 (ko) | 2003-05-12 | 2005-08-03 | 삼성전자주식회사 | 리던던시 효율을 증가시키는 반도체 메모리 장치 |
| US7372731B2 (en) * | 2003-06-17 | 2008-05-13 | Sandisk Il Ltd. | Flash memories with adaptive reference voltages |
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| JP2008077810A (ja) | 2006-09-25 | 2008-04-03 | Toshiba Corp | 不揮発性半導体記憶装置 |
| KR100827662B1 (ko) | 2006-11-03 | 2008-05-07 | 삼성전자주식회사 | 반도체 메모리 장치 및 이 장치의 데이터 오류 검출 및정정 방법 |
| KR101348364B1 (ko) | 2007-08-23 | 2014-01-07 | 삼성전자주식회사 | 메모리 셀의 이진 신호 판정 방법 및 장치 |
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