JP2011014195A - フラッシュメモリ - Google Patents

Abstract

【課題】多値技術を用いたメモリにおいて、複数ページにわたるデータを短時間に転送するフラッシュメモリを提供する。
【解決手段】フラッシュメモリは、各々がｎビット（ｎは２以上の整数）のデータを記憶する複数のメモリセルを含むメモリセルアレイと、メモリセルのゲートに接続された複数のワード線と、メモリセルに接続された複数のビット線と、ビット線を介してメモリセルに記憶されたデータを検出するセンスアンプと、或るワード線に接続されたｍ個（ｍは２以上の整数）のメモリセルのそれぞれに格納されたｎビットデータを保存するｍ×ｎビットのデータラッチと、データラッチから外部へ２ビット以上のデータを同時に転送可能な多値レベルインタフェースとを備えている。
【選択図】図４

Description

本発明は、フラッシュメモリに関する。

ＮＡＮＤフラッシュメモリでは、ビットコストを下げるために、１つのメモリセルに２ビット以上のデータを記憶する多値技術が広く用いられている。また、チップサイズを小さくするために、メモリセルの微細化が進んでいる。このような状況においては、隣接セル間干渉による閾値分布の広がり、また、リードノイズおよびプログラムノイズのようなランダムノイズが無視できなくなり、メモリセルの閾値分布を狭い範囲に形成することが困難になってきている。

隣接する閾値分布間の間隔が狭いと読出しエラーが発生しやすくなる。この場合、読み出しエラーを防ぐために、強力なエラー補正技術、すなわちＥＣＣ（Error-correcting code）技術が必要となる。つまり、多値技術を用いた微細なメモリセルでは、エラー補正率の高いＥＣＣ技術が必要となる。ＮＡＮＤフラッシュメモリにおいては、データの書き込みおよび読み出しはページ単位で行われる。従来、エラー補正を行う単位（ユニット）は、一つのページ内で閉じていた。しかし、最近の強力なＥＣＣ技術においては、エラー補正率を上げるために、複数のページにまたがる単位をユニットとして補正をかけることが行われることもある。例えば、８値技術の場合、すなわちメモリセルが３ビットデータを格納している場合、そのような強力なＥＣＣ技術においては、３ページにまたがるデータ塊を１つのユニットとして補正する。各メモリセルに格納されているビット数に対応する全ページを読み出すことにより、それぞれのメモリセルがどの閾値分布に属するかを特定することができる。或るメモリセルのデータは、隣接する閾値分布のデータとして誤って検出される確率が最も高いので、どの閾値分布に属するかの情報を利用することによって、強力なＥＣＣ補正を実現することができる。

しかし、ＥＣＣ補正のユニットが複数ページにわたる場合、複数のページをそれぞれ別個に読み出す必要があり、データ読出しに長時間掛かるという問題があった。

多値ＮＡＮＤフラッシュメモリにおいて、書き込み性能を向上するための書き込み方式に一括書き込み方式（フルシーケンス書き込み方式）というものがある。４値ＮＡＮＤフラッシュメモリにおいては、４つの閾値分布を形成することによって、２ビットの情報を記憶する。通常の書き込み方式では２ページに分けて４つの閾値分布を形成する。すなわち、Ｌｏｗｅｒページの書き込みでまず２つの閾値分布を形成し、その後、Ｕｐｐｅｒページの書き込みで最終的な４つの閾値分布を形成する。フルシーケンス書き込み方式は、一回の書き込み動作において、２ページ分に相当する４つの閾値分布を一度に形成する。その場合、書込み動作の開始前に、各メモリセルに記憶する２ビット分のデータを予め、書き込み用のデータラッチ回路へ転送しておく必要がある。この場合も、複数のページをそれぞれ別個に転送する必要があり、データ転送に長時間掛かるという問題があった。

特開２００４−２０６９３３号公報

多値技術を用いたメモリにおいて、複数ページにわたるデータを短時間に転送することができるフラッシュメモリを提供する。

本発明に係る実施形態に従ったフラッシュメモリは、各々がｎビット（ｎは２以上の整数）のデータを記憶する複数のメモリセルを含むメモリセルアレイと、前記メモリセルのゲートに接続された複数のワード線と、前記メモリセルに接続された複数のビット線と、前記ビット線を介して前記メモリセルに記憶されたデータを検出するセンスアンプと、或るワード線に接続されたｍ個（ｍは２以上の整数）の前記メモリセルのそれぞれに格納されたｎビットデータを保存するｍ×ｎビットのデータラッチと、前記データラッチと外部との間で２ビット以上のデータを同時に転送可能な多値レベルインタフェースとを備えている。

本発明に係る実施形態に従ったフラッシュメモリの駆動方法は、各々がｎビット（ｎは２以上の整数）のデータを記憶する複数のメモリセルを含むメモリセルアレイと、前記メモリセルのゲートに接続された複数のワード線と、前記メモリセルに接続された複数のビット線と、ｍ×ｎビットのデータラッチと、前記データラッチへデータを転送し、または前記データラッチからのデータを受け取る多値レベルインタフェースとを備えたフラッシュメモリの駆動方法であって、
データ書込み時に、２^ｋ値（ｋは２以上の整数、且つｋ≦ｎ）のいずれかのレベルを示す電位データを外部から受け取り、前記多値レベルインタフェースは、前記電位データをｋビットデータに変換し、該ｋビットデータを前記データラッチへ転送し、前記データラッチは、ｍ個の前記ｎビットデータを格納し、前記ビット線を介して前記ｎビットデータをｍ個の前記メモリセルへ書き込み、ｍ個の前記メモリセルは、それぞれ前記ｎビットデータを格納することを具備する。

本発明によるフラッシュメモリは、多値技術を用いたメモリにおいて、複数ページにわたるデータを短時間に転送することができる。

本発明の一態様である第１の実施形態に係るＮＡＮＤ型フラッシュメモリ１００の要部構成を示すブロック図。 図１のメモリセルアレイ１内のカラム方向のＮＡＮＤストリングの回路構成を示す回路図。 メモリセルアレイＭＣＡのブロックおよびページ等の概念を示す図。 データラッチ回路ＤＬおよびセンスアンプＳ／Ａの配置を示すブロック図。 ＬＯＷＥＲページおよびＵＰＰＥＲページの２ページ分のデータを示す概念図。 入出力制御回路１５の構成、およびページバッファまでのデータ転送経路の構成を示す図。 入出力制御回路１５内の入力バッファの構成の一例を示す図。 カラントミラー差動アンプＡＭＰ１〜ＡＭＰ３の出力ＯＵＴＰＵＴ１〜ＯＵＴＰＵＴ３とＵＰＰＥＲデータおよびＬＯＷＥＲデータとの関係を示す図。 入出力制御回路１５内の出力バッファの構成の一例を示す図。 出力データとゲートＧ１〜Ｇ３の各電位との関係を示す図。 データ書込み時における、ＩＯパッドから内部データパスへのデータ転送タイミングを示す図。 データ書込み時に、データラッチ回路ＤＬへデータが転送される流れを示す概念図。 データ読出し時における、内部データパスからＩＯパッドへのデータ転送タイミングを示す図。 データ読出し時に、データラッチ回路ＤＬからデータが転送される流れを示す概念図。 本発明に係る第２の実施形態に従ったフラッシュメモリの入出力制御回路１５の構成、およびページバッファまでのデータ転送経路の構成を示す図。 データ書込み時における、ＩＯパッドから内部データバスへのデータ転送タイミングを示す図。 データ書込み時に、データラッチ回路ＤＬへデータが転送される流れを示す概念図。 データ読出し時における、内部データバスからＩＯパッドへのデータ転送タイミングを示す図。 データ読出し時に、データラッチ回路ＤＬからデータが転送される流れを示す概念図。

以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。

（第１の実施形態）
図１は、本発明の一態様である第１の実施形態に係るＮＡＮＤ型フラッシュメモリ１００の要部構成を示すブロック図である。また、図２は、図１のメモリセルアレイ１内のカラム方向のＮＡＮＤストリングの回路構成を示す回路図である。ＮＡＮＤストリングは、直列に接続された複数のメモリセルＭと、その両端に接続された２つの選択ゲート（ソース側選択ゲートＳＧＳトランジスタＳＧＳＴｒとドレイン側選択ゲートＳＧＤトランジスタＳＧＤＴｒ）から成る。ソース側の選択ゲートＳＧＳＴｒはソース線ＳＲＣに、ドレイン側の選択ゲートＳＧＤＴｒはビット線ＢＬにそれぞれ接続されている。

図１に示すように、ＮＡＮＤ型フラッシュメモリ１００は、メモリセルアレイ１と、ロウデコーダ２と、ビット線制御回路３と、カラムデコーダ４と、データ入出力バッファ５と、内部電位発生回路６と、動作制御回路７と、アドレスバッファ８と、ワード線電位制御回路９と、ソース・ウェル電位制御回路１０と、コマンドバッファ１１と、一括ベリファイ回路１２と、ページバッファ１３と、入出力パッド１４と、入出力制御回路１５とを備える。

メモリセルアレイ１は、ロウ方向のワード線ＷＬとカラム方向のビット線ＢＬとにそれぞれ接続され、マトリックス状に配置された複数のＮＡＮＤストリングを有する。

ロウデコーダ２は、ワード線駆動回路（図示せず）を含み、入力されたアドレスに応じて、メモリセルアレイ１のワード線を選択し、かつ、これを駆動する。

ビット線制御回路３は、ビット線ＢＬの電位を制御する回路と、ベリファイリードおよび読み出し動作時にビット線の電圧またはビット線に流れる電流をセンスするセンスアンプＳ／Ａとを含む。ビット線制御回路３は、ビット線ＢＬの電位を制御することにより、書き込み制御、ベリファイリード、読み出し動作を行う。ＮＡＮＤ型フラッシュメモリは、通常、５１２バイトから８Ｋバイトのページ単位で、書き込み動作および読み出し動作を行う。すなわち、ビット線制御回路３は、ページ内の５１２バイトから８Ｋバイトに対応するビット線ＢＬの制御を同時に行うことができる。メモリセルＭは、ｎビットデータ（ｎは２以上の整数）を格納することができる。即ち、本実施形態によるフラッシュメモリは、多値技術を用いている。

ページバッファ１３は、読出しデータまたは書込みデータ等を格納するデータラッチ回路ＤＬを含む。データラッチ回路ＤＬは、選択ワード線ＷＬに接続されたｍ個（ｍは２以上の整数）のメモリセルＭのそれぞれに格納されたｎビットデータを保存するｍ×ｎビットのラッチ回路である。即ち、各メモリセルＭがｎビットのデータを格納する多値技術を用いたフラッシュメモリにおいて、データラッチ回路ＤＬは、ｎビット以上のデータを格納することができるラッチ回路である。

カラムデコーダ４は、入力されたアドレスに応じて、メモリセルアレイ１のビット線に接続されたビット線制御回路３の選択を行う。通常、選択は１バイト単位で行われる。すなわち、カラムデコーダ４は、隣接する８本のビット線に接続されたビット線制御回路３の選択を行う。

データ読み出し時、ビット線制御回路３に読み出されたデータは、ページバッファ１３に格納され、さらに、データ入出力バッファ５を介して入出力パッド１４から出力される。

内部電位発生回路６は、電源電圧を昇圧または降圧して、ビット線制御回路３、制御ゲート電位制御回路９、および、ソース・ウェル電位制御回路１０等に供給する電圧を発生させる。

ワード線電位制御回路９は、ワード線ＷＬ（メモリセルの制御ゲート）に印加する電圧を制御し、その電圧をロウデコーダ２に供給する。

ソース・ウェル電位制御回路１０は、半導体基板１０１上のセルウェル１０２の電位を制御し、かつ、ソース線ＳＲＣの電位を制御する。

チップ外部から入出力パッド１４に対して、チップイネーブル信号ＣＥ、書込みイネーブル信号ＷＥ、読出しイネーブル信号ＲＥ、アドレスラッチイネーブル信号ＡＬＥ、コマンドラッチイネーブル信号ＣＬＥ等の外部制御信号が入力され、並びに、コマンドコードが入力されると、入出力制御回路（図示せず）を介してコマンドコードがコマンドバッファ１１に供給される。該コマンドバッファ１１は、このコマンドコードをデコードし、動作制御回路７にコマンド信号として供給する。

動作制御回路７は、動作モードに応じて供給されるコマンド信号に基づいて、データ書き込み及び消去のシーケンス制御、及びデータ読み出しの制御を行う。

動作制御回路７が読み出し、書き込み、消去などの各種動作を制御する信号を出力することにより、ビット線制御回路３、内部電位発生回路６、ワード線電位制御回路９、および、ソース・ウェル電位制御回路１０は、各種動作を行う。また、動作制御回路７がベリファイ動作を制御する信号を出力することにより、ベリファイ回路１２はベリファイ動作を行う。

入出力制御回路（図示せず）から供給されたメモリセルＭのアドレスは、アドレスバッファ８を介してロウデコーダ２及びカラムデコーダ４に転送される。

一括ベリファイ回路１２は、ベリファイリード時にページバッファ１３に格納されたデータに基づいて、所定のメモリセルＭに対して書込み対象のページ内または消去対象のブロック内の全てのメモリセルＭのしきい値電圧がベリファイレベルまで達しているか（書き込まれているか、又は消去されているか）を判別する。一括ベリファイ回路１２は、この判別した結果を、動作制御回路７に出力する。動作制御回路７は、このベリファイした結果に基づいて、ビット線制御回路３、内部電位発生回路６、ワード線電位制御回路９、および、ソース・ウェル電位制御回路１０を制御し、書き込み対象ページ内全てまたは消去対象ブロック内全てのメモリセルＭのしきい値電圧がベリファイレベルに達する(パスする)まで、書き込み動作または消去動作を継続する。

一括ベリファイ回路１２は、ベリファイレベルに達していないメモリセルＭの数をカウントする機能、あるいは、ベリファイレベルに達していないメモリセルＭに接続されたビット線数またはカラム数をカウントする機能を有してもよい。この場合、書込み対象ページ内または消去対象ブロック内において、ベリファイレベルに達していないメモリセルＭの数のカウントが、予め設定された許容ビット数もしくは許容バイト数以内であれば、書込みまたは消去動作をその時点で打ち切ることが可能である。

全てのビットまたはカラムがベリファイレベルに達した状態をパスと呼ぶのに対して、ベリファイレベルに達していないビット数またはカラム数が許容ビット数内または許容バイト数内である状態を擬似パスと呼ぶ。

ＮＡＮＤフラッシュメモリにおいては、ＥＣＣ技術を用いて、各種ディスターブまたはデータ保持特性不良などによって発生した数〜数十ビットの不良ビットを補正することが行われる。しかし、補正可能なビット数が十分ある場合には、擬似パスで書き込み動作または消去動作を打ち切ってしまい、一部のメモリセルＭがベリファイレベルに達していない状態に放置しても問題にならない。そうすることで、書き込み又は消去が遅いメモリセルＭの為に、書き込み又は消去動作を繰り返すことが避けられ、結果として書込み速度または消去速度を向上させることができる。

図３は、メモリセルアレイＭＣＡのブロックおよびページ等の概念を示す図である。メモリセルアレイＭＣＡは、メモリセルブロック（以下、ブロックともいう）ＢＬＯＣＫ０〜ＢＬＯＣＫｍに分割されている。この例では、ブロックＢＬＯＣＫ０〜ＢＬＯＣＫｍは、それぞれデータ消去の最小単位である。各ブロックＢＬＯＣＫ０〜ＢＬＯＣＫｍは、複数のページで構成されている。ページは、データ読出しまたはデータ書込みの単位である。各ページは、ワード線に対応しており、或るロウアドレスで特定される複数のメモリセルのデータによって構成されている。ＲＯＭ１２０は、ダイソート試験時などに設定された、書き込み電圧等の動作に必要な設定情報を格納している。

図４は、データラッチ回路ＤＬおよびセンスアンプＳ／Ａの配置を示すブロック図である。センスアンプＳ／Ａは、ビット線ＢＬに接続されている。データラッチ回路ＤＬは、１つのビット線または１つのセンスアンプＳ／Ａに対して複数ビットのデータを格納することができるように構成されている。メモリセルＭがｎビットデータを格納している場合、データラッチ回路ＤＬは、１つのビット線または１つのセンスアンプＳ／Ａごとにｎビットデータを格納することができるように構成すればよい。例えば、メモリセルＭが図５に示すように２ビットデータを格納する場合、１つのビット線にラッチ回路ＤＬ１およびＤＬ２を設ける。ラッチ回路ＤＬ１およびＤＬ２は、それぞれ１ビットデータを格納可能なラッチ回路である。以下、ｎ＝２の場合、すなわち１つのメモリセルＭが２ビットデータを格納するとして第１の実施形態の説明を続ける。

また、ラッチ回路ＤＬ１およびＤＬ２の組は、１ページ分のビット線のそれぞれに設けられている。１ページにｍ本のビット線が含まれているとした場合、ラッチ回路ＤＬ１およびＤＬ２は、ｍ組設けられている。これにより、データラッチ回路ＤＬは、図５に示すＬＯＷＥＲページおよびＵＰＰＥＲページの２ページ分のデータを同時にラッチすることができる。

データラッチ回路ＤＬは、データバスＢＵＳを介してデータ入出力バッファ５に接続されている。

図６は、入出力制御回路１５の構成、およびページバッファまでのデータ転送経路の構成を示す図である。入出力制御回路１５は、ページバッファ１３とデータ入出力バッファ５との間に接続されており、ページバッファ１３とデータ入出力バッファ５との間でデータの転送を行う。ここでは、８ビット分のデータ＜７：０＞を一括処理している。

入出力制御回路１５は、フリップフロップＦＦ１〜ＦＦ４と、マルチプレクサＭＵＸ１〜ＭＵＸ４とを含む。フリップフロップＦＦ１〜ＦＦ４は、それぞれ１ビットデータをラッチし、次のデータが転送されるまで、そのデータをラッチし続ける。フリップフロップＦＦ１〜ＦＦ４は、次のデータが転送されると、転送されたデータで更新され、それをラッチするように構成されている。本実施例では、図１１に示されるようにＬＯＷＥＲページのデータとＵＰＰＥＲページのデータが同時に入力される。フリップフロップＦＦ１およびＦＦ３は、ＬＯＷＥＲページのデータをラッチし、フリップフロップＦＦ２およびＦＦ４は、ＵＰＰＥＲページのデータをラッチする。マルチプレクサＭＵＸ１およびＭＵＸ２は、入力データをデータ入出力バッファ５からページバッファ１３へ転送するときに用いられる。マルチプレクサＭＵＸ３およびＭＵＸ４は、出力データをページバッファ１３からデータ入出力バッファ５へ転送するときに用いられる。

フリップフロップＦＦ１は、マルチプレクサＭＵＸ１の一方の入力とマルチプレクサＭＵＸ３の一方の入力との間に接続されている。フリップフロップＦＦ２は、マルチプレクサＭＵＸ４の一方の入力とマルチプレクサＭＵＸ１の他方の入力との間に接続されている。フリップフロップＦＦ３は、マルチプレクサＭＵＸ３の他方の入力とマルチプレクサＭＵＸ２の一方の入力との間に接続されている。フリップフロップＦＦ４は、マルチプレクサＭＵＸ４の他方の入力とマルチプレクサＭＵＸ２の他方の入力との間に接続されている。

マルチプレクサＭＵＸ１の出力は、データ線ＤＱｂを介してメモリセルアレイＭＣＡ０およびＭＣＡ１のそれぞれの一方（ボトム側）のページバッファ１３へ接続されている。マルチプレクサＭＵＸ２の出力は、データ線ＤＱｔを介してメモリセルアレイＭＣＡ０およびＭＣＡ１のそれぞれの他方（トップ側）のページバッファ１３へ接続されている。マルチプレクサＭＵＸ３およびＭＵＸ４の出力は、ＩＯ出力線ＩＯｏｕｔ１およびＩＯｏｕｔ２を介して出力バッファへ接続されている。

入力バッファの出力は、ＩＯ入力線ＩＯｉｎ１およびＩＯｉｎ２を介して、フリップフロップＦＦ１〜ＦＦ４にデータを転送できるように接続されている。ページバッファ１３からのデータは、データ線ＤＱｂおよびＤＱｔを介して、フリップフロップＦＦ１〜ＦＦ４にデータを転送できるように接続されている。

データ書込み時において、外部から入力された書き込みデータは、フリップフロップＦＦ１〜ＦＦ４にまずラッチされ、マルチプレクサＭＵＸ１およびＭＵＸ２を介して、図４に示すデータラッチ回路ＤＬに転送される。データラッチ回路ＤＬは、ＬＯＷＥＲページおよびＵＰＰＥＲページの両方をラッチすることができる。よって、複数ページ分のデータを連続してページバッファ１３へ転送することができる。そして、データラッチ回路ＤＬにラッチされたデータは、ビット線を介して、選択メモリセルＭへ書き込まれる。

データ読出し時において、選択メモリセルMからビット線を介して読み出されたデータは、まずデータラッチ回路ＤＬにラッチされ、フリップフロップＦＦ１〜ＦＦ４に転送されてラッチされ、マルチプレクサＭＵＸ３およびＭＵＸ４を介して、出力バッファに転送される。出力バッファは、ＩＯパッド１４を介してデータを外部へ出力する。

図７は、入出力制御回路１５内の入力バッファの構成の一例を示す図である。入力バッファは、カラントミラー差動アンプＡＭＰ１〜ＡＭＰ３を備えている。カラントミラー差動アンプＡＭＰ１〜ＡＭＰ３の一方の入力は入力データＩＮＰＵＴを受け、他方の入力はそれぞれ参照電圧ＶＲＥＦ１〜ＶＲＥＦ３を受けている。

図８は、カラントミラー差動アンプＡＭＰ１〜ＡＭＰ３の入力ＩＮＰＵＴのレベルと出力ＯＵＴＰＵＴ１〜ＯＵＴＰＵＴ３との関係、更にはＵＰＰＥＲデータおよびＬＯＷＥＲデータとの関係を示す図である。カラントミラー差動アンプＡＭＰ１〜ＡＭＰ３の出力ＯＵＴＰＵＴ１〜ＯＵＴＰＵＴ３は、入力データＩＮＰＵＴのレベルに応じて図８に示すように決定される。出力ＯＵＴＰＵＴ１〜ＯＵＴＰＵＴ３の４つのパターンがそれぞれＵＰＰＥＲデータおよびＬＯＷＥＲデータを決定する４値データに相当する。尚、本実施形態では、カラントミラー差動アンプ型入力バッファを用いているが、インバータ型入力バッファを用いてもよい。

図９は、入出力制御回路１５内の出力バッファの構成の一例を示す図である。出力バッファは、オープン・ドレイン型出力バッファである。この出力バッファは、ＩＯパッド１４と基準電位ＶＳＳとの間に接続されたトランジスタＴｒ１〜Ｔｒ３と、トランジスタＴｒ１〜Ｔｒ３のゲートＧ１〜Ｇ３に接続されたレベルシフタＬＳとを備えている。

レベルシフタＬＳは、入力された出力データに応じてゲートＧ１〜Ｇ３の電位、および駆動させるＧ１〜Ｇ３の個数を決定する。

図１０は、出力データとゲートＧ１〜Ｇ３の各レベルとの関係、更には出力ＯＵＴＰＵＴとの関係を示す図である。レベルシフタＬＳは、出力データのＵＰＰＥＲページおよびＬＯＷＥＲページを、それぞれ入力ＩＮＰＵＴ１およびＩＮＰＵＴ２として受け取り、ゲートＧ１〜Ｇ３を駆動する。例えば、出力データのＵＰＰＥＲページおよびＬＯＷＥＲページが（１，１）である場合、ゲートＧ１〜Ｇ３の電位は、総て論理ハイ（１，１，１）となる。この場合、トランジスタＴｒ１〜Ｔｒ３は総てオン状態となる。

図９に示すように、外部バスは外部に設けられた終端抵抗Ｒｔｅｒｍによって電位Ｖｔｅｒｍに接続されている。従って、オン状態であるトランジスタＴｒ１〜Ｔｒ３の数によって、ＩＯパッド１４からの出力電位ＯＵＴＰＵＴが決定される。例えば、トランジスタＴｒ１〜Ｔｒ３は総てオン状態である場合には、ＩＯパッド１４からの出力電位ＯＵＴＰＵＴは図１０に示すように最も低くなる。尚、本実施形態では、出力バッファは、オープン・ドレイン型出力バッファであったが、プッシュプル型出力バッファを用いてもよい。

図１１は、データ書込み時におけるデータ転送を示すタイミング図である。ＩＯｘは、ＩＯパッド１４から入力されたデータのタイミングを示す。このときの入力データＩＮＰＵＴは、図８に示したように４値のいずれかのレベルを示すデータである。図１１のＩＯｉｎ１およびＩＯｉｎ２は、データ入出力バッファ５から入出力制御回路１５へ転送されるデータのタイミングを示す。ＩＯｉｎ１およびＩＯｉｎ２は、それぞれ図８に示すＬＯＷＥＲデータおよびＵＰＰＥＲデータに対応する。ＤＱｂおよびＤＱｔは、入出力制御回路１５からデータラッチ回路ＤＬへの転送データのタイミングを示す。ＤＱｂは、図６に示すメモリセルアレイＭＣＡ０、ＭＣＡ１の下側（ボトム側）にあるページバッファ１３に転送されるデータ、ＤＱｔは、図６に示すメモリセルアレイＭＣＡ０、ＭＣＡ１の上側（トップ側）にあるページバッファ１３に転送されるデータのタイミングを示す。

ライトイネーブル信号ｂＷＥの１クロックごとに、入力データＤｉ（ｉは整数）がＩＯパッド１４から連続的に入力される。入力データＤｉは、データ入出力バッファ５においてＬＯＷＥＲデータＤｉ＿ＬおよびＵＰＰＥＲデータＤｉ＿Ｕに変換され、入出力制御回路１５に同時に転送される。

ＬＯＷＥＲデータＤｉ＿ＬおよびＵＰＰＥＲデータＤｉ＿Ｕのうちｉが偶数のデータは、ＤＱｂを介してボトム側のデータラッチ回路ＤＬ（ページバッファ１３）へ転送され、ｉが奇数のデータは、ＤＱｔを介してトップ側のデータラッチ回路ＤＬ（ページバッファ１３）へ転送される。データＤｉ＿Ｌ、Ｄｉ＿Ｕは、交互にトップ側のデータラッチ回路およびボトム側のデータラッチ回路に転送される。このとき、データ線ＤＱｂおよびＤＱｔのそれぞれにおいて、同じｉを持つＬＯＷＥＲデータＤｉ＿ＬおよびＵＰＰＥＲデータＤｉ＿Ｕを連続して転送するために、ＩＯｉｎ２を介してフリップフロップＦＦ１およびＦＦ３に転送してラッチされたデータは、ＩＯｉｎ１を介してフリップフロップＦＦ２およびＦＦ４に転送してラッチされたデータよりも１サイクルだけ遅れて、データ線ＤＱｂおよびＤＱｔへ転送される。データ線ＤＱｂおよびＤＱｔを介してボトム側のデータとトップ側のデータは同時にデータラッチ回路ＤＬへ転送される。よって、２ページ分のデータをデータラッチ回路ＤＬへ高速に転送することができる。

尚、ＤＱｔに転送されるデータは、ＤＱｂに転送されるデータに対して、データの転送が１クロックサイクル分遅れている。従って、入出力制御回路１５からデータラッチ回路ＤＬへ全てのデータを転送するために、図１１の破線で示したｂＷＥの最後のパルスが必要となる。この１クロック分のライトイネーブル信号ｂＷＥは、チップ外部から入力してもよく、あるいは、チップ内部において自動的に生成してもよい。

図１２は、データ書込み時におけるデータラッチ回路ＤＬへデータが転送される流れを示す概念図である。このデータラッチ回路ＤＬは、ボトム側およびトップ側の各ページバッファ１３にそれぞれ１組ずつ設けられている。

ＵＰＰＥＲデータＤｉ＿ＵおよびＬＯＷＥＲデータＤｉ＿Ｌは、図１２に示すように、バスを介してラッチ回路ＤＬ１、ＤＬ２に格納される。例えば、ボトム側のデータラッチ回路ＤＬにおいてＤ０＿Ｌ、Ｄ０＿Ｕ、Ｄ２＿Ｌ、Ｄ２＿Ｕ・・・がこの順に転送され格納される。トップ側のデータラッチ回路ＤＬにおいてＤ１＿Ｌ、Ｄ１＿Ｕ、Ｄ３＿Ｌ、Ｄ３＿Ｕ・・・がこの順に転送され格納される。これを繰り返すことによって、複数ページのデータを総てデータラッチ回路ＤＬへ転送することができる。

図１３は、データ読出し時における、内部データパスからIOバッドへのデータ転送タイミングを示すタイミング図である。センスアンプＳ／Ａによって検出されたデータは、データラッチ回路ＤＬにラッチされる。ＤＱｂおよびＤＱｔは、データラッチ回路ＤＬから入出力制御回路１５への転送データのタイミングを示す。ＤＱｂは、ボトム側のページバッファ１３から転送されるデータのタイミングを示し、ＤＱｔはトップ側のページバッファ１３から転送されるデータのタイミングを示す。ＩＯｏｕｔ１およびＩＯｏｕｔ２は、入出力制御回路１５からデータ入出力バッファ５へ転送されるデータのタイミングを示す。ＩＯｏｕｔ１およびＩＯｏｕｔ２は、それぞれ図１０に示すＬＯＷＥＲデータおよびＵＰＰＥＲデータに対応する。ＩＯｘは、ＩＯパッド１４から出力されるデータのタイミングを示す。このときの出力データＯＵＴＰＵＴは、図１０に示したように４値のいずれかのレベルを示すデータである。

リードイネーブル信号ｂＲＥの１クロックごとに、ＬＯＷＥＲデータＤｉ＿ＬおよびＵＰＰＥＲデータＤｉ＿Ｕがページバッファ１３から、ＤＱｂおよびＤＱｔを介して、入出力制御回路１５へ転送される。ボトム側のデータラッチ回路１３のデータＤｉ＿Ｌ、Ｄｉ＿Ｕと、トップ側のデータラッチ回路１３のデータＤｉ＿Ｌ、Ｄｉ＿Ｕは、それぞれ交互に入出力制御回路１５へ転送される。このとき、ＤＱｔを介して転送されるデータ（ＦＦ３およびＦＦ４にラッチされるデータ）は、ＤＱｂを介して転送されるデータ（ＦＦ１およびＦＦ２にラッチされるデータ）よりも１サイクルだけ遅れて転送される。すなわち、Ｄｉ＿ＬとＤｉ−１＿Ｕ、またはＤｉ＿ＵとＤｉ＋１＿Ｌが同時に転送される。Ｄｉ＿ＬのデータはフリップフロップＦＦ１およびＦＦ２において1クロック分長く保持される。これにより、ＩＯ出力線ＩＯｏｕｔ１およびＩＯｏｕｔ２を介して、同じｉを有するＬＯＷＥＲデータＤｉ＿ＬおよびＵＰＰＥＲデータＤｉ＿Ｕを同時に転送することができる。よって、ＩＯｘで示すように、２ページ分のデータ（２ビットデータ）を高速に読み出すことができる。

尚、ＤＱｔに転送されるデータは、ＤＱｂに転送されるデータに対して、データの転送が１クロック分遅れている。従って、データラッチ回路ＤＬから入出力制御回路１５へ最後までデータを転送するために、図１３の破線で示したｂＲＥの最後のパルスが必要となる。この１クロック分のライトイネーブル信号ｂＲＥは、チップ外部から入力してもよく、あるいは、チップ内部において生成してもよい。

図１４は、データ読出し時における、データラッチ回路ＤＬからデータが転送される流れを示す概念図である。ＵＰＰＥＲデータＤｉ＿ＵおよびＬＯＷＥＲデータＤｉ＿Ｌは、センスアンプＳ／Ａで検出され、データラッチ回路ＤＬに格納される。データラッチ回路ＤＬは、選択メモリセルに格納された全ページのデータを格納することができる。

次に、ＵＰＰＥＲデータＤｉ＿ＵおよびＬＯＷＥＲデータＤｉ＿Ｌは、バスを介して入出力制御回路１５に転送される。このとき、データＤ０＿Ｌ、Ｄ０＿Ｕ、Ｄ２＿Ｌ、Ｄ２＿Ｕ・・・がこの順でボトム側のデータラッチ回路ＤＬから入出力制御回路１５へ連続的に転送される。データＤ１＿Ｌ、Ｄ１＿Ｕ、Ｄ３＿Ｌ、Ｄ３＿Ｕ・・・がこの順でトップ側のデータラッチ回路ＤＬから入出力制御回路１５へ連続的に転送される。

本実施形態によれば、多値技術を用いたメモリセルに格納できるビット数（この説明では２ビット）に対応する複数のページ分のデータを、１回のシーケンスで書き込み、あるいは、読み出すことができる。

従来、多値技術を用いたフラッシュメモリでは、複数のページ分のデータを書込みまたは読出す時に、複数回に分けて１ページずつ転送する必要があった。例えば、メモリセルが２ビットのデータを格納する場合、ＵＰＰＥＲデータとＬＯＷＥＲデータとを個別に転送する必要があった。

これに対し、本実施形態によるフラッシュメモリでは、入出力制御回路１５および入出力バッファ５は、各メモリセルＭが格納できるビット数と同じビット数のデータを転送することができる。データラッチ回路ＤＬ、入出力制御回路１５および入出力バッファ５は、データラッチから外部へ２ビット以上のデータを一度のページ読み出しシーケンスで転送可能である。

これにより、本実施形態は、救済率の高い強力なＥＣＣ補正を実行するために必要なページ数のデータを、一度のページ読出しシーケンスにおいて転送することができる。また、一度の書込み動作に必要なページ数のデータを一度のページ書き込みシーケンスで転送することができる。その結果、本実施形態によるフラッシュメモリは、多値技術を用いつつ、複数ページにわたるデータを短時間に転送することができる。

尚、高速インタフェースを用いてデータ転送のサイクルタイムを高速化するという選択肢が考えられる。しかし、この場合、入出力バッファ、入出力制御回路、および周辺ロジック回路に、閾値が低く電流駆動能力の高いトランジスタを用意する必要が生じ、コスト高となる。また、高速インタフェースでは、確実なデータ転送のために、バスにおける反射等のノイズを抑える必要がある。そのためには、入力インピーダンスおよび出力インピーダンスのマッチングをとり、かつ、出力スルーレートを制御する必要が生じる。このため、高速インタフェースを用いたデータ転送は、本実施形態に比べて複雑な制御が必要となり、結果的にコスト高となる。

（第２の実施形態）
図１５は、本発明に係る第２の実施形態に従ったフラッシュメモリの入出力制御回路１５の構成およびその周辺の接続関係を示す図である。入出力制御回路１５は、ページバッファ１３とデータ入出力バッファ５との間に接続されており、ページバッファ１３とデータ入出力バッファ５との間でデータの転送を行う。ここでは、８ビット線分のデータ＜７：０＞を一括処理している。

入出力制御回路１５は、フリップフロップＦＦ１０およびＦＦ１１を含む。フリップフロップＦＦ１０およびＦＦ１１はそれぞれ１ビットデータをラッチし、次のデータが転送されるまで、そのデータをラッチし続ける。フリップフロップＦＦ１０およびＦＦ１１は、次のデータが転送されると、転送されたデータで更新され、それをラッチするように構成されている。フリップフロップＦＦ１０は、ボトム側のページバッファ１３からのデータ、または、ボトム側のページバッファ１３へのデータをラッチする。フリップフロップＦＦ１１は、トップ側のページバッファ１３からのデータ、または、トップ側のページバッファ１３へのデータをラッチする。第２の実施形態のその他の構成は、第１の実施形態の構成と同様でよい。以下、本実施形態もｎ＝２すなわち一つのメモリセルＭに２ビットのデータが格納されるものとして説明する。

図１６は、データ書込み時におけるデータ転送を示すタイミング図である。第２の実施形態では、転送データのＬＯＷＥＲデータＤｉ＿ＬとＵＰＰＥＲデータＤｉ＿Ｕとが、ページごとに転送される。ここでは、まず、ＬＯＷＥＲデータＤｉ＿Ｌが順番に連続的に転送され、次に、ＵＰＰＥＲデータＤｉ＿Ｕが順番に連続的に転送される。尚、図１６では、ＬＯＷＥＲデータＤｉ＿Ｌの転送のみ示しているが、これに続いて、ＵＰＰＥＲデータＤｉ＿Ｕが、ＬＯＷＥＲデータＤｉ＿Ｌと同様の順番で転送される。

ＩＯパッド１４から入力されたデータＩＮＰＵＴは、図８に示したように４値のいずれかのレベルを示すデータである。各データは、ボトム側およびトップ側のページバッファ１３のそれぞれに格納されるＬＯＷＥＲデータＤｉ＿ＬおよびＤｉ＋１＿Ｌからなる２ビットデータである。入力バッファは、入力データＩＮＰＵＴを２ビットデータに変換して入出力制御回路１５へ転送する。ただし、第２の実施形態では、図８に示すＵＰＰＥＲデータおよびＬＯＷＥＲデータは、ＬＯＷＥＲデータＤｉ＿ＬおよびＤｉ＋１＿Ｌに該当する。

ＬＯＷＥＲデータＤｉ＿ＬおよびＤｉ＋１＿Ｌは、データ線ＩＯｉｂおよびＩＯｉｔを介してフリップフロップＦＦ１０およびＦＦ１１へそれぞれ転送される。このとき、例えば、ＬＯＷＥＲデータＤ０＿ＬおよびＤ１＿Ｌが１サイクルで同時に転送され、次のサイクルにおいて、ＬＯＷＥＲデータＤ２＿ＬおよびＤ３＿Ｌが１サイクルで同時に転送される。これにより、ＬＯＷＥＲデータＤ０＿Ｌ、Ｄ２＿Ｌ、Ｄ４＿Ｌ・・・（ｉが偶数）は、ボトム側のＬＯＷＥＲデータとしてフリップフロップＦＦ１０へ連続的に転送される。ＬＯＷＥＲデータＤ１＿Ｌ、Ｄ３＿Ｌ、Ｄ５＿Ｌ・・・（ｉが奇数）は、トップ側のＬＯＷＥＲデータとしてフリップフロップＦＦ１１へ連続的に転送される。

ＬＯＷＥＲデータＤ０＿Ｌ、Ｄ２＿Ｌ、Ｄ４＿Ｌ・・・は、フリップフロップＦＦ１０にラッチされた順番で、データ線ＤＱｂを介してボトム側のページバッファ１３へ転送される。ＬＯＷＥＲデータＤ１＿Ｌ、Ｄ３＿Ｌ、Ｄ５＿Ｌ・・・は、フリップフロップＦＦ１１にラッチされた順番で、データ線ＤＱｔを介してトップ側のページバッファ１３へ転送される。このとき、例えば、ＬＯＷＥＲデータＤ０＿ＬおよびＤ１＿Ｌが１サイクルで同時に転送され、次のサイクルにおいて、ＬＯＷＥＲデータＤ２＿ＬおよびＤ３＿Ｌが１サイクルで同時に転送される。

図１７は、データ書込み時における、データラッチ回路ＤＬへデータが転送される流れを示す概念図である。このデータラッチ回路ＤＬは、ボトム側およびトップ側の各ページバッファ１３にそれぞれ１組ずつ設けられている。

ＬＯＷＥＲデータＤ０＿Ｌ、Ｄ２＿Ｌ、Ｄ４＿Ｌ・・・は、ボトム側のページバッファ１３において、バスを介してラッチ回路ＤＬ１へ格納される。ＬＯＷＥＲデータＤ１＿Ｌ、Ｄ３＿Ｌ、Ｄ５＿Ｌ・・・は、トップ側のページバッファ１３において、バスを介してラッチ回路ＤＬ１へ格納される。

ＬＯＷＥＲデータが総てページバッファ１３に格納された後、ＵＰＰＥＲデータがＩＯパッド１４から入力される。図示はしないが、ＵＰＰＥＲデータも、ＬＯＷＥＲデータと同様に転送される。より詳細には、ＵＰＰＥＲデータＤｉ＿ＵおよびＤｉ＋１＿Ｕは、データ線ＩＯｉｂおよびＩＯｉｔを介してフリップフロップＦＦ１０およびＦＦ１１へそれぞれ転送される。このとき、例えば、ＵＰＰＥＲデータＤ０＿ＵおよびＤ１＿Ｕが１サイクルで同時に転送され、次のサイクルにおいて、ＵＰＰＥＲデータＤ２＿ＵおよびＤ３＿Ｕが１サイクルで同時に転送される。これにより、ＵＰＰＥＲデータＤ０＿Ｕ、Ｄ２＿Ｕ、Ｄ４＿Ｕ・・・（ｉが偶数）は、ボトム側のＵＰＰＥＲデータとしてフリップフロップＦＦ１０へ連続的に転送される。ＵＰＰＥＲデータＤ１＿Ｕ、Ｄ３＿Ｕ、Ｄ５＿Ｕ・・・（ｉが奇数）は、トップ側のＵＰＰＥＲデータとしてフリップフロップＦＦ１１へ連続的に転送される。

ＵＰＰＥＲデータＤ０＿Ｕ、Ｄ２＿Ｕ、Ｄ４＿Ｕ・・・は、フリップフロップＦＦ１０にラッチされた順番で、データ線ＤＱｂを介してボトム側のページバッファ１３へ連続的に転送される。ＵＰＰＥＲデータＤ１＿Ｕ、Ｄ３＿Ｕ、Ｄ５＿Ｕ・・・は、フリップフロップＦＦ１１にラッチされた順番で、データ線ＤＱｔを介してトップ側のページバッファ１３へ連続的に転送される。このとき、例えば、ＵＰＰＥＲデータＤ０＿ＵおよびＤ１＿Ｕが１サイクルで同時に転送され、次のサイクルにおいて、ＵＰＰＥＲデータＤ２＿ＵおよびＤ３＿Ｕが１サイクルで同時に転送される。

その後、図１７に示すように、ＵＰＰＥＲデータＤ０＿Ｕ、Ｄ２＿Ｕ、Ｄ４＿Ｕ・・・は、ボトム側のページバッファ１３において、バスを介してラッチ回路ＤＬ２へ格納される。ＵＰＰＥＲデータＤ１＿Ｕ、Ｄ３＿Ｕ、Ｄ５＿Ｕ・・・は、トップ側のページバッファ１３において、バスを介してラッチ回路ＤＬ２へ格納される。このように、データは、ページごとに転送される。

図１８は、データ読出し時における、内部データバスからＩＯパッドへのデータ転送を示すタイミング図である。図１９は、データ読出し時に、データラッチ回路ＤＬからデータが転送される流れを示す概念図である。センスアンプＳ／Ａによって検出されたデータは、データラッチ回路ＤＬにラッチされる。次に、図１９に示すラッチ回路ＤＬ１からＬＯＷＥＲデータのみがバスを介して転送される。ＬＯＷＥＲデータＤ０＿Ｌ、Ｄ２＿Ｌ、Ｄ４＿Ｌ・・・は、ボトム側のページバッファ１３からデータ線ＤＱｂを介してフリップフロップＦＦ１０に連続的に転送される。ＬＯＷＥＲデータＤ１＿Ｌ、Ｄ３＿Ｌ、Ｄ５＿Ｌ・・・は、トップ側のページバッファ１３からデータ線ＤＱｔを介してフリップフロップＦＦ１１に連続的に転送される。このとき、ボトム側のＬＯＷＥＲデータＤｉ＿Ｌとトップ側のＬＯＷＥＲデータＤｉ＋１＿Ｌとは同一サイクルで同時に転送される。例えば、ＬＯＷＥＲデータＤ０＿ＬおよびＤ１＿Ｌが１サイクルで同時に転送され、次のサイクルにおいて、ＬＯＷＥＲデータＤ２＿ＬおよびＤ３＿Ｌが１サイクルで同時に転送される。

ＬＯＷＥＲデータは、フリップフロップＦＦ１０およびＦＦ１１にラッチされた順番で、データ線ＩＯｉｂ、ＩＯｉｔを介して出力バッファへ転送される。このときも、ボトム側のＬＯＷＥＲデータＤｉ＿Ｌとトップ側のＬＯＷＥＲデータＤｉ＋１＿Ｌとは同一サイクルで同時に転送される。出力バッファは、ボトム側のＬＯＷＥＲデータＤｉ＿Ｌおよびトップ側のＬＯＷＥＲデータＤｉ＋１＿Ｌからなる２ビットデータを、図１０に示したように４値のいずれかのレベルを示すデータに変換する。ただし、図１０に示すＵＰＰＥＲデータおよびＬＯＷＥＲデータは、ＬＯＷＥＲデータＤｉ＿ＬおよびＤｉ＋１＿Ｌに該当する。

出力バッファからの４値データは、ＩＯパッド１４から出力される。

ＬＯＷＥＲデータ（ＬＯＷＥＲページ）が出力された後、図１９に示すラッチ回路ＤＬ２からＵＰＰＥＲデータ（ＵＰＰＥＲページ）がバスを介して転送される。ＵＰＰＥＲデータＤ０＿Ｕ、Ｄ２＿Ｕ、Ｄ４＿Ｕ・・・は、ボトム側のページバッファ１３からデータ線ＤＱｂを介してフリップフロップＦＦ１０に連続的に転送される。ＵＰＰＥＲデータＤ１＿Ｕ、Ｄ３＿Ｕ、Ｄ５＿Ｕ・・・は、トップ側のページバッファ１３からデータ線ＤＱｔを介してフリップフロップＦＦ１１に連続的に転送される。このとき、ボトム側のＵＰＰＥＲデータＤｉ＿Ｕとトップ側のＵＰＰＥＲデータＤｉ＋１＿Ｕとは同一サイクルで同時に転送される。

ＵＰＰＥＲデータは、フリップフロップＦＦ１０およびＦＦ１１にラッチされた順番で、データ線ＩＯｉｂ、ＩＯｉｔを介して出力バッファへ転送される。このときも、ボトム側のＵＰＰＥＲデータＤｉ＿Ｕとトップ側のＵＰＰＥＲデータＤｉ＋１＿Ｕとは同一サイクルで同時に転送される。出力バッファは、ボトム側のＵＰＰＥＲデータＤｉ＿Ｕおよびトップ側のＵＰＰＥＲデータＤｉ＋１＿Ｕからなる２ビットデータを、図１０に示したように４値のいずれかのレベルを示すデータに変換する。ただし、図１０に示すＵＰＰＥＲデータおよびＬＯＷＥＲデータは、ＵＰＰＥＲデータＤｉ＿ＵおよびＤｉ＋１＿Ｕに該当する。

出力バッファからの４値データは、ＩＯパッド１４から出力される。

このように第２の実施形態では、ＬＯＷＥＲデータとＵＰＰＥＲデータとがページごとに転送されているが、１サイクルで２ビットのデータを転送することができる。第２の実施形態は、データ転送の方式が異なるものの、第１の実施形態と同様の効果を得ることができる。

さらに、第２の実施形態では、入出力制御回路１５が２つのフリップフロップのみで構成されている。よって、第２の実施形態は、第１の実施形態よりも回路規模を小さくすることができる。

第１および第２の実施形態では、メモリセルＭが２ビットデータを記憶する４値技術について説明した。しかし、上記実施形態は、１メモリセルが３ビットデータを記憶する８値技術、さらに、それ以上の多値技術に容易に適用することができることは言うまでもない。

１メモリセルがｎビットデータを記憶する場合、入出力制御回路１５および入出力バッファ５は、ｎビットデータを転送することができるように構成される。例えば、第１の実施形態において、３ビットデータを転送する場合、図６に示す入出力制御回路１５は、ボトム側およびトップ側に対応するフリップフロップを３つずつ設ける。マルチプレクサＭＵＸ１〜ＭＵＸ４は、３つフリップフロップの出力から１つを選択してそれを出力する。また、図７に示すカラントミラー差動アンプの並列数を７つにする。これにより、入力バッファは、８値データを３ビットデータに変換することができる。図９に示すトランジスタの並列数を７つにする。これにより、出力バッファは、３ビットデータを８値データに変換することができる。図１２に示すデータラッチ回路ＤＬは、１カラム（１つのビット線ＢＬ）に対して３つのラッチ回路ＤＬ１〜ＤＬ３を設ける。これにより、データラッチ回路ＤＬは、３ページ分のデータを一度に格納することができる。

第２の実施形態において、２ビットデータの各ページのデータ（ＵＰＰＥＲデータおよびＬＯＷＥＲデータ）をそれぞれ個別に転送した。第２の実施形態において、３ビットデータを転送する場合、これに倣って、３ビットデータの各ページのデータ（ＵＰＰＥＲデータ、ＭＩＤＤＬＥデータおよびＬＯＷＥＲデータ）をそれぞれ転送すればよい。

１…メモリセルアレイ、２…ロウデコーダ、３…ビット線制御回路、４…カラムデコーダ、５…データ入出力バッファ、６…内部電位発生回路、７…動作制御回路、８…アドレスバッファ、９…ワード線電位制御回路、１０…ソース・ウェル電位制御回路、１１…コマンドバッファ、１２…一括ベリファイ回路、１３…ページバッファ、１４…入出力パッド、１５…入出力制御回路、ＤＬ…データラッチ回路

Claims (5)

1. 各々がｎビット（ｎは２以上の整数）のデータを記憶する複数のメモリセルを含むメモリセルアレイと、
   前記メモリセルのゲートに接続された複数のワード線と、
   前記メモリセルに接続された複数のビット線と、
   前記ビット線を介して前記メモリセルに記憶されたデータを検出するセンスアンプと、
   或るワード線に接続されたｍ個（ｍは２以上の整数）の前記メモリセルのそれぞれに格納されたｎビットデータを保存するｍ×ｎビットのデータラッチと、
   前記データラッチと外部との間で２ビット以上のデータを同時に転送可能な多値レベルインタフェースとを備えたフラッシュメモリ。
2. 前記多値レベルインタフェースは、
   前記データラッチからのｋビットデータ（ｋは２以上の整数、かつｋ≦ｎ）から２^ｋ値の多値レベルに変換し、あるいは、２^ｋ値の多値レベルからｋビットデータに変換する入出力バッファと、
   前記データラッチと前記入出力バッファとの間でデータを一時的に保持する入出力制御回路とを含むことを特徴とする請求項１に記載のフラッシュメモリ。
3. 前記多値レベルインタフェースは、データ書込み時に、２^ｋ値（ｋは２以上の整数、かつｋ≦ｎ）のいずれかのレベルを示す電位データを受け取り、該電位データをｋビットデータに変換し、該ｋビットデータを前記データラッチへ転送することを特徴とする請求項１または請求項２に記載のフラッシュメモリ。
4. 前記多値レベルインタフェースは、データ読出し時に、前記データラッチから前記ｋビットデータ（ｋは２以上の整数、かつｋ≦ｎ）を受け取り、２^ｋ値のいずれかのレベルを示す電位データに変換し、該電位データを出力することを特徴とする請求項１から請求項３のいずれか一項に記載のフラッシュメモリ。
5. 各々がｎビット（ｎは２以上の整数）のデータを記憶する複数のメモリセルを含むメモリセルアレイと、前記メモリセルのゲートに接続された複数のワード線と、前記メモリセルに接続された複数のビット線と、ｍ×ｎビットのデータラッチと、前記データラッチへデータを転送し、または前記データラッチからのデータを受け取る多値レベルインタフェースとを備えたフラッシュメモリの駆動方法であって、
   データ書込み時に、
   ２^ｋ値（ｋは２以上の整数、且つｋ≦ｎ）のいずれかのレベルを示す電位データを受け取り、
   前記多値レベルインタフェースは、前記電位データをｋビットデータに変換し、該ｋビットデータを前記データラッチへ転送し、
   前記データラッチは、ｍ個の前記ｎビットデータを格納し、前記ビット線を介して前記ｎビットデータをｍ個の前記メモリセルへ送り、
   ｍ個の前記メモリセルは、それぞれ前記ｎビットデータを格納することを具備する方法。

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