KR101030648B1 - Ｅｃｃ의 효율을 향상시킨 반도체 기억 장치 - Google Patents

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Abstract

메모리 셀은, 1셀에 k비트(k는 2 이상의 자연수)의 데이터를 기억한다. n개의 데이터 기억 회로는, 메모리 셀에 데이터를 기입하기 위하여, 외부로부터 공급된 k비트의 데이터를 기억한다. 제어부(7)는, ECC 단위로서의 h개(h≤n)의 데이터 기억 회로마다, 제1 페이지, 제2 페이지, …제k 페이지의 데이터를 입력한 후, n개의 상기 데이터 기억 회로의 데이터를 상기 메모리 셀에 기입한다.
메모리 셀 어레이, 비트선 제어 회로, 컬럼 디코더, 입출력 버퍼, 입출력 단자, 컨트롤러, 전압 발생 회로, ECC 회로, 제어 신호 입력 단자, 워드선 제어 회로

Description

ＥＣＣ의 효율을 향상시킨 반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE WITH IMPROVED ECC EFFICIENCY}
<관련 출원>
본 출원은, 일본 특허 출원 제2007-338241호(2007년 12월 27일 출원)에 기초한 것으로서, 그 우선권을 주장하며, 그 전체 내용이 본 명세서에서 참조로서 인용된다.
본 발명은, 예를 들면 NAND형 플래시 메모리에 관한 것으로, 특히, 1개의 메모리 셀에 복수 비트에 의해 다치(multi level) 데이터를 기억시키는 것이 가능한 반도체 기억 장치에 관한 것이다.
NAND형 플래시 메모리는, 컬럼 방향에 배치된 복수의 셀이 직렬 접속되어 NAND 셀을 구성하고, 이 NAND 셀의 드레인측이 선택 게이트를 통하여 각각 비트선에 접속되어 있다. 각 비트선은 기입, 및 읽어내기용의 래치 회로에 접속되어 있다. 데이터의 기입, 또는 읽어내기 동작은, 로우 방향에 배치된 모든 셀 또는 반수의 셀(예를 들면 2∼4kB의 셀)에 대하여 일괄하여 행해진다. 이 기입, 및 읽어내기 단위를 페이지라고 한다. 소거 동작은, 메모리 셀의 임계값 전압을 마이너스 로 설정하고, 기입 동작에 의해, 메모리 셀의 예를 들면 부유 게이트 내에 전자를 주입함으로써 임계값 전압을 플러스로 설정한다.
최근, 기억 용량의 증가에 수반하여, 1셀에 복수의 임계값 레벨(임계값 전압)을 설정하고, 복수 비트의 데이터를 기억하는 다치 메모리가 개발되어 있다(예를 들면, 일본 특허 공개 2004-192789호 공보 참조). 예를 들면, 4개의 임계값 레벨을 설정한 경우, 1셀에 2비트의 데이터를 기억할 수 있고, 8개의 임계값 레벨을 설정한 경우, 1셀에 3비트의 데이터를 기억할 수 있고, 16개의 임계값 레벨을 설정한 경우, 1셀에 4비트의 데이터를 기억하는 것이 가능하다. 다치 데이터를 기억시키는 경우, 기입, 및 읽어내기 단위로서의 페이지도 복수 페이지로 구성된다. 예를 들면 1셀에 4개의 임계값 레벨을 설정하는 경우, 2페이지로 구성되고, 8개의 임계값 레벨을 설정하는 경우, 3페이지로 구성되고, 16개의 임계값 레벨을 설정하는 경우, 4페이지로 구성된다. 각 페이지는 어드레스에 의해 지정되고, 제1 페이지부터 순차적으로 메모리 셀에 기입된다.
그런데, 메모리 셀에 데이터를 기억시키는 경우, 오기입 또는 인접 셀의 기입의 영향에 의해, 이미 기입된 셀의 임계값 레벨이 변화하는 경우가 있다. 이렇게, 임계값 레벨이 변화한 경우, 읽어내어진 데이터의 정밀도가 저하한다. 따라서, 데이터의 정밀도를 향상시키기 위하여, 데이터에 Error-Correcting Code(ECC)를 부가하여 기입, 읽어내기 동작이 행해진다. 종래, ECC를 기억시키는 경우, 페이지 단위, 또는 페이지를 복수로 분할한 비트를 1단위로 하여, ECC의 처리 단위(이하, ECC 단위라고 칭함)로 하고 있었다.
4치, 8치, 16치의 데이터를 기억하는 메모리 셀에서의 임계값 레벨과, 메모리 셀에 기입되는 데이터의 관계는 다음과 같아진다. 예를 들면 1셀에 2비트를 기억하는 4치의 메모리(4LC)에서, 제1 페이지는, 리드 레벨(R Level) "2"보다 낮은 경우, 데이터는 "1"이며, 리드 레벨 "2"보다 높은 경우, 데이터는 "0"이다. 그러나, 제2 페이지에서, 리드 레벨 "1"보다 낮은 경우, 또는, 리드 레벨 "3"보다 높은 경우, 데이터는 "1"이며, 리드 레벨 "1"보다 높고, 리드 레벨 "3"보다 낮은 경우, 데이터는 "0"이다. 이 때문에, 페이지마다 불량률은, 제2 페이지>제1 페이지로 되고, 제1 페이지에 비하여 제2 페이지 쪽이 크다.
또한, 1셀에 3비트를 기억하는 8치의 메모리(8LC)에서, 페이지마다 불량률은, 제3 페이지>제2 페이지>제1 페이지로 되고, 제3 페이지의 불량률이 제1 페이지의 불량률에 비하여 매우 크다. 또한, 1셀에 4비트를 기억하는 16치의 메모리(16LC)에서, 페이지마다의 불량률은, 제4 페이지>제3 페이지>제2 페이지>제1 페이지로 되고, 제4 페이지의 불량률이 제1 페이지의 불량률에 비하여 매우 크다.
이 때문에, 1셀에 기억하는 복수 비트를 1개의 ECC 단위로 한 쪽이, ECC의 효율이 높아진다. 그러나, 종래의 NAND형 플래시 메모리는, 페이지마다, 선두 컬럼 어드레스로부터 최종 컬럼 어드레스까지, 데이터를 입력하거나, 데이터를 셀로부터 읽어내거나 하는 사양으로 되어 있다. 따라서, ECC 단위마다 데이터를 메모리 셀에 기입하거나, 데이터를 메모리 셀로부터 읽어내거나 하는 것이 요구되고 있다.
본 발명에 따르면, 종래의 기술을 감안하여 ECC의 정정 효율을 향상시키는 것이 가능한 반도체 기억 장치를 제공하는 데에 있다.
본 발명의 제1 관점에 따르면, 1셀에 k비트(k는 2 이상의 자연수)의 데이터를 기억하는 복수의 메모리 셀과, 상기 메모리 셀에 데이터를 기입하기 위하여, 외부로부터 공급된 k비트의 데이터를 일시적으로 기억하는 n개(n은 2 이상의 자연수)의 데이터 기억 회로와, 제어 회로를 포함하는 반도체 기억 장치를 제공하며, 상기 제어 회로는, 상기 k비트의 데이터를, 1비트씩, 제1 페이지, 제2 페이지, …제k 페이지로서 선택하고, 제1 데이터 입력시에, h1개(h1≤n)의 데이터 기억 회로에, 외부로부터 제1 페이지, 제2 페이지, …제k 페이지의 데이터를 입력하고, 제2 데이터 입력시에, h2개(h2≤n)의 데이터 기억 회로에, 외부로부터 제1 페이지, 제2 페이지, …제k 페이지의 데이터를 입력하고, 제i 데이터 입력시에, hi개(hi≤n)의 데이터 기억 회로에, 외부로부터 제1 페이지, 제2 페이지, …제k 페이지의 데이터를 입력하고, 또한 상기 n개의 데이터 기억 회로에 기억된 상기 k비트의 데이터에 기초하여, 상기 메모리 셀에 데이터를 기억한다.
본 발명의 제2 관점에 따르면, 각각이 k비트(k는 2 이상의 자연수)의 데이터를 기억하는 복수의 메모리 셀과, 상기 메모리 셀로부터 읽어내어진 k비트의 데이터를 일시적으로 기억하는 데이터 기억 회로와, 제어 회로를 포함하는 반도체 기억 장치를 제공하며, 상기 제어 회로는, 읽어내기 동작일 때 n개의 상기 메모리 셀로부터 동시에 데이터를 읽어내어, n개의 상기 데이터 기억 회로에 일시적으로 기억시키고, 상기 k비트 중 1비트씩, 제1 페이지, 제2 페이지, …제k 페이지로서 선택하고, 상기 데이터 기억 회로로부터 외부에 데이터를 출력하고, 상기 제어 회로는, 제1 데이터 출력시, h1개(h1≤n)의 상기 데이터 기억 회로로부터, 제1 페이지, 제2 페이지, …제k 페이지의 데이터를 외부에 출력하고, 제2 데이터 출력시, h2개(h2≤n)의 상기 데이터 기억 회로로부터, 제1 페이지, 제2 페이지, …제k 페이지의 데이터를 외부에 출력하고, 제i 데이터 출력시, hi개(hi≤n)의 상기 데이터 기억 회로로부터, 제1 페이지, 제2 페이지, …제k 페이지의 데이터를 외부에 출력한다.
본 발명의 제3 관점에 따르면, 동일한 워드선에 접속된 n개(n은 2 이상의 자연수)의 메모리 셀을 포함하는 반도체 기억 장치를 제공하며, 상기 n개의 메모리 셀 중, m개(m≤n)의 메모리 셀은, 1개의 ECC 단위를 구성하고, 상기 n개의 메모리 셀은, i(=n/m)개의 ECC 그룹을 포함하고, 상기 i개의 ECC 그룹의 각각은, 상기 워드선의 일단부 부근의 컬럼 어드레스를 갖는 메모리 셀과 타단부 부근의 컬럼 어드레스를 갖는 메모리 셀이 각각 균일하게 존재한다.
이하, 본 발명의 실시 형태에 대하여, 도면을 참조하여 설명한다.
도 1은, 본 발명의 실시 형태에 적용되는 반도체 기억 장치, 예를 들면 4치(2비트)를 기억하는 것이 가능한 NAND형 플래시 메모리의 구성을 도시하고 있다.
메모리 셀 어레이(1)는, 복수의 비트선과 복수의 워드선과 공통 소스선을 포 함하고, 예를 들면 EEPROM 셀로 이루어지는 전기적으로 데이터를 재기입 가능한 메모리 셀이 매트릭스 형상으로 배치되어 있다. 이 메모리 셀 어레이(1)에는, 비트선을 제어하기 위한 비트 제어선 회로(2)와 워드선 제어 회로(6)가 접속되어 있다.
비트선 제어 회로(2)는, 비트선을 통하여 메모리 셀 어레이(1) 내의 메모리 셀의 데이터를 읽어내거나, 비트선을 통하여 메모리 셀 어레이(1) 내의 메모리 셀의 상태를 검출하거나, 비트선을 통하여 메모리 셀 어레이(1) 내의 메모리 셀에 기입 제어 전압을 인가하여 메모리 셀에 기입을 행한다. 비트선 제어 회로(2)에는, 컬럼 디코더(3), 데이터 입출력 버퍼(4)가 접속되어 있다. 비트선 제어 회로(2) 내의 데이터 기억 회로는 컬럼 디코더(3)에 의해 선택된다. 데이터 기억 회로에 읽어내어진 메모리 셀의 데이터는, 상기 데이터 입출력 버퍼(4)를 통하여 데이터 입출력 단자(5)로부터 외부에 출력된다. 데이터 입출력 단자(5)는, 예를 들면 메모리 칩 외부의 컨트롤러(11)에 접속된다. 이 컨트롤러(11)는 예를 들면 마이크로컴퓨터로 구성되고, 상기 데이터 입출력 단자(5)로부터 출력된 데이터를 받는다. 또한, 컨트롤러(11)는, NAND형 플래시 메모리의 동작을 제어하는 각종 커맨드 CMD, 어드레스 ADD, 및 데이터 DT를 출력한다. 컨트롤러(11)로부터 데이터 입출력 단자(5)에 입력된 기입 데이터는, 데이터 입출력 버퍼(4)를 통하여, 컬럼 디코더(3)에 의해 선택된 데이터 기억 회로에 공급되고, 커맨드 및 어드레스는 제어 신호 및 제어 전압 발생 회로(7)에 공급된다.
또한, 컨트롤러(11)는, ECC 회로(11-1)를 갖고 있다. 이 ECC 회로(11-1)에 의해, 메모리 셀로부터 잘못된 데이터가 읽어내어진 경우, 오류를 정정하고, 올바 른 데이터를 출력하도록 구성되어 있다. 이 ECC 회로(11-1)는, 컨트롤러(11)에 한하지 않고, 예를 들면 NAND형 플래시 메모리의 내부에 설치되어 있어도 된다.
워드선 제어 회로(6)는, 메모리 셀 어레이(1)에 접속되어 있다. 이 워드선 제어 회로(6)는, 메모리 셀 어레이(1) 내의 워드선을 선택하고, 선택된 워드선에 읽어내고, 기입 혹은 소거에 필요한 전압을 인가한다.
메모리 셀 어레이(1), 비트선 제어 회로(2), 컬럼 디코더(3), 데이터 입출력 버퍼(4), 및 워드선 제어 회로(6)는, 제어 신호 및 제어 전압 발생 회로(7)에 접속되고, 이 제어 신호 및 제어 전압 발생 회로(7)에 의해 제어된다. 제어 신호 및 제어 전압 발생 회로(7)는, 제어 신호 입력 단자(8)에 접속되고, 컨트롤러(11)로부터 제어 신호 입력 단자(8)를 통하여 입력되는 제어 신호 ALE(어드레스 래치 인에이블), CLE(커맨드 래치 인에이블), WE(라이트 인에이블), RE(리드 인에이블)에 의해 제어된다.
상기 비트선 제어 회로(2), 컬럼 디코더(3), 워드선 제어 회로(6), 제어 신호 및 제어 전압 발생 회로(7)는 기입 회로, 및 읽어내기 회로를 구성하고 있다.
도 2는, 도 1에 도시하는 메모리 셀 어레이(1) 및 비트선 제어 회로(2)의 구성을 도시하고 있다. 메모리 셀 어레이(1)에는 복수의 NAND 셀이 배치되어 있다. 1개의 NAND 셀은, 직렬 접속된 예를 들면 32개의 EEPROM으로 이루어지는 메모리 셀 MC와, 선택 게이트 S1, S2로 구성되어 있다. 선택 게이트 S2는 비트선 BL0e에 접속되고, 선택 게이트 S1은 소스선 SRC에 접속되어 있다. 각 로우에 배치된 메모리 셀 MC의 제어 게이트는 워드선 WL0∼WL29, WL30, WL31에 공통 접속되어 있다. 또한, 선택 게이트 S2는 셀렉트선 SGD에 공통 접속되고, 선택 게이트 S1은 셀렉트선 SGS에 공통 접속되어 있다.
비트선 제어 회로(2)는 복수의 데이터 기억 회로(10)를 갖고 있다. 각 데이터 기억 회로(10)에는 한 쌍의 비트선 (BL0e, BL0o), (BL1e, BL1o)…(BLie, BLio) …(BL32k-1e, BL32k-1o)가 접속되어 있다.
메모리 셀 어레이(1)는, 파선으로 나타내는 바와 같이, 복수의 블록을 포함하고 있다. 각 블록은, 복수의 NAND 셀로 구성되고, 예를 들면 이 블록 단위로 데이터가 소거된다. 또한, 소거 동작은, 데이터 기억 회로(10)에 접속되어 있는 2개의 비트선에 대하여 동시에 행해진다.
또한, 비트선의 1개 걸러 배치되고, 1개의 워드선에 접속된 복수의 메모리 셀(파선으로 둘러싸여진 범위의 메모리 셀)은, 예를 들면 2페이지를 구성한다. 또한, 8치의 경우 3페이지, 16치의 경우, 4페이지를 구성한다. 이 페이지마다 데이터가 기입되고, 읽어내어진다.
리드 동작, 프로그램 베리파이 동작 및 프로그램 동작시에서, 데이터 기억 회로(10)에 접속되어 있는 2개의 비트선(BLie, BLio) 중 외부로부터 공급되는 어드레스 신호(YA0, YA1…YAi…YA8k-1)에 따라서 1개의 비트선이 선택된다. 또한, 외부 어드레스에 따라서, 1개의 워드선이 선택된다.
또한, 외부 어드레스에 의해, 1개의 워드선이 선택되고, 도 2의 점선으로 나타내는, 예를 들면 2페이지가 선택된다. 이 2페이지의 절환은 어드레스(제1 페이지, 제2 페이지)에 의해 행해진다. 1셀에 2비트를 기억하는 경우에는, 2페이지이 지만, 1셀에 3비트 기억하는 경우에는 3페이지의 어드레스(제1 페이지, 제2 페이지, 제3 페이지)에 의해 선택되고, 1셀에 4비트 기억하는 경우에는 4페이지의 어드레스(제1 페이지, 제2 페이지, 제3 페이지, 제4 페이지)에 의해 선택된다. 소거 동작은, 도 2의 점선으로 나타내고 있는 블록 단위로 행한다.
또한, 이하의 설명에서, 제1 페이지, 제2 페이지, 제3 페이지, 제4 페이지를, 로어 페이지(lower page), 어퍼 페이지(upper page), 하이어 페이지(higher page), 톱 페이지(top page)로 기재하는 경우가 있지만, 이들은 동일 의미이다.
도 3은, 로우 방향에 배열된 모든 셀을 일괄하여 기입하는 경우의 구성을 도시하고 있다. 이 예의 경우, 각 비트선 BL0, BL1 …BL64k-1은, 각각 데이터 기억 회로(10)에 접속되고, 각 데이터 기억 회로(10)에는, 어드레스 신호 YA0, YA1…YA8k-1이 각각 공급되어 있다.
도 4a는 메모리 셀, 도 4b는 선택 게이트의 단면도를 도시하고 있다. 도 4a에서, 기판(51)(후술하는 P형 웰 영역(55))에는 메모리 셀의 소스, 드레인으로서의 n형 확산층(42)이 형성되어 있다. P형 웰 영역(55) 위에는 게이트 절연막(43)을 개재하여 부유 게이트(FG)(44)가 형성되고, 이 부유 게이트(44) 위에는 절연막(45)을 개재하여 제어 게이트(CG)(46)가 형성되어 있다. 도 4b에서, P형 웰 영역(55)에는 소스, 드레인으로서의 n형 확산층(47)이 형성되어 있다. P형 웰 영역(55) 위에는 게이트 절연막(48)을 개재하여 제어 게이트(49)가 형성되어 있다.
도 5는, 제1 실시 형태에 대응하는 반도체 기억 장치의 단면도를 도시하고 있다. 예를 들면 P형 반도체 기판(51) 내에는, N형 웰 영역(52, 53, 54), P형 웰 영역(56)이 형성되어 있다. N형 웰 영역(52) 내에는 P형 웰 영역(55)이 형성되고, 이 P형 웰 영역(55) 내에 메모리 셀 어레이(1)를 구성하는 저전압 N채널 트랜지스터 LVNTr이 형성되어 있다. 또한, 상기 N형 웰 영역(53), P형 웰 영역(56) 내에, 데이터 기억 회로(10)를 구성하는 저전압 P채널 트랜지스터 LVPTr, 저전압 N채널 트랜지스터 LVNTr이 형성되어 있다. 상기 기판(51) 내에는, 비트선과 데이터 기억 회로(10)를 접속하는 고전압 N채널 트랜지스터 HVNTr이 형성되어 있다. 또한, 상기 N형 웰 영역(54) 내에는 예를 들면 워드선 구동 회로 등을 구성하는 고전압 P채널 트랜지스터 HVPTr이 형성되어 있다. 도 5에 도시하는 바와 같이, 고전압 트랜지스터 HVNTr, HVPTr은, 저전압 트랜지스터 LVNTr, LVPTr에 비하여 예를 들면 두꺼운 게이트 절연막을 갖고 있다.
도 6은, 도 5에 도시하는 구성에서, 소거, 프로그램, 리드시에서의 각 부의 전압을 나타내는 도면이다.
도 7, 도 8은, 도 3에 도시하는 데이터 기억 회로(10)의 일례를 도시하고 있다. 데이터 기억 회로(10)는, 도 7에 도시하는 센스 앰프 유닛(10a)과 도 8에 도시하는 데이터 제어 유닛(DCU)(10b)으로 구성되어 있다.
도 7에서, 센스 앰프 유닛(10a)은, 복수의 N채널 MOS 트랜지스터(이하, NMOS라고 칭함)(21∼27)와, 복수의 P채널 MOS 트랜지스터(이하, PMOS라고 칭함)(28, 29)와, 트랜스퍼 게이트(30, 31), 예를 들면 클럭드 인버터 회로로 구성되고 래치 회로(32), 및 캐패시터(33)로 구성되어 있다.
NMOS(21)의 전류 통로의 일단은, 전원 Vdd가 공급되는 노드에 접속되고, 타 단은 트랜스퍼 게이트(30), NMOS(24), 트랜스퍼 게이트(31)를 통하여 접지되어 있다. NMOS(24)와 트랜스퍼 게이트(31)의 접속 노드에는 NMOS(25)의 전류 통로의 일단이 접속되어 있다. 이 NMOS(25)의 타단은, 메모리 셀 어레이에 배치된 비트선 BL에 접속되어 있다. NMOS(21)에는, NMOS(22, 23)의 직렬 회로가 병렬 접속되어 있다.
또한, PMOS(28)의 전류 통로의 일단은, 전원 Vdd가 공급되는 노드에 접속되고, 타단은 PMOS(29)를 통하여 래치 회로(32)를 구성하는 인버터 회로(32a)의 입력단에 접속됨과 함께, NMOS(26)를 통하여 접지되어 있다. 이 인버터 회로(32a)와 교차 접속된 클럭드 인버터 회로(32b)의 입력단은, NMOS(27)를 통하여 데이터 제어 유닛(DCU)(10b)에 접속되어 있다. 또한, PMOS(29)의 게이트는, NMOS(22, 23)의 접속 노드에 접속되고, 이 접속 노드에 캐패시터(33)의 일단이 접속되어 있다. 이 캐패시터(33)의 타단에는 클럭 신호 CLK가 공급되어 있다.
NMOS(21)의 게이트에는 신호 BLX가 공급되어 있다. 트랜스퍼 게이트(30)를 구성하는 NMOS의 게이트에는 래치 회로(32)를 구성하는 인버터 회로(32a)의 출력단의 신호 LAT가 공급되고, PMOS 트랜지스터의 게이트에는, 인버터 회로(32a)의 입력단의 신호 INV가 공급되어 있다. NMOS(24)의 게이트에는, 신호 BLC가 공급되고, NMOS(25)의 게이트에는 신호 BLS가 공급되어 있다.
NMOS(22)의 게이트에는 신호 HLL이 공급되고, NMOS(23)의 게이트에는, 신호XXL이 공급되어 있다.
PMOS(28)의 게이트에는 신호 STB가 공급되고, NMOS(26)의 게이트에는 리세트 신호 RST가 공급되어 있다. NMOS(27)의 게이트에는 신호 NCO가 공급되어 있다.
상기 센스 앰프 유닛의 동작에 대하여 개략적으로 설명한다.
<기입 동작>
메모리 셀에 데이터를 기입하는 경우, 우선, 신호 STB가 하이 레벨(이하, H레벨이라고 기재함), 리세트 신호 RST가 일단 H레벨로 되고, 래치 회로(32)가 리세트되어 LAT=H레벨, INV=로우 레벨(이하, L레벨이라고 기재함)로 된다.
이 후, 신호 NCO가 H레벨로 되고, 데이터 제어 유닛(10b)으로부터 데이터가 공급된다. 이 데이터가 기입을 나타내는 L레벨("0")인 경우, LAT=L레벨, INV=H레벨로 된다. 또한, 데이터가 비기입을 나타내는 H레벨("1")인 경우, 래치 회로(32)의 데이터는 변하지 않고, LAT=H레벨, INV=L레벨 그대로이다.
다음으로, 신호 BLX, BLC, BLS를 H레벨로 하면, 래치 회로가 LAT=L레벨, INV=H레벨(기입)인 경우, 트랜스퍼 게이트(30)가 오프, 트랜스퍼 게이트(31)가 온하여 비트선 BL은 Vss로 된다. 이 상태에서, 워드선이 프로그램 전압 Vpgm으로 되면, 메모리 셀에 데이터가 기입된다.
한편, 래치 회로(32)에서, LAT=H레벨, INV=L레벨(비기입)인 경우, 트랜스퍼 게이트(30)가 온, 트랜스퍼 게이트(31)가 오프이기 때문에, 비트선 BL은 Vdd로 충전된다. 이 때문에, 워드선이 Vpgm으로 된 경우, 셀의 채널이 높은 전위로 부스트되기 때문에, 메모리 셀에 데이터가 기입되지 않는다.
<읽어내기 동작, 프로그램 베리파이 읽어내기 동작>
메모리 셀로부터 데이터를 읽어내는 경우, 우선, 세트 신호 RST가 일단 H레벨로 되고, 래치 회로(32)가 리세트되어, LAT=H레벨, INV=L레벨로 된다. 이 후, 신호 BLS, BLC, BLX, HLL, XXL이 H레벨로 되고, 비트선 BL이 충전된다. 이와 함께, 캐패시터(33)의 Node가 Vdd로 충전된다. 여기에서, 메모리 셀의 임계값 전압이 읽어내기 레벨보다 높은 경우, 메모리 셀은 오프 상태이며, 비트선은 H레벨로 유지된다. 즉, Node는 H레벨 그대로로 된다. 또한, 메모리 셀의 임계값 전압이 읽어내기 레벨보다 낮은 경우, 메모리 셀은 온 상태로 되고, 비트선 BL의 전하가 방전된다. 이 때문에, 비트선 BL은 L레벨로 된다. 이 때문에, Node는 L레벨로 된다.
다음으로, 신호 STB가 L레벨로 되면, 메모리 셀이 온하고 있는 경우, Node는 L레벨이기 때문에, PMOS(29)가 온하고, 래치 회로(32)의 INV=H레벨, LAT=L레벨로 된다. 한편, 메모리 셀이 오프하고 있는 경우, 래치 회로(32)의 INV=L레벨, LAT=H레벨 그대로이다.
이 후, 신호 NCO가 H레벨로 되면, NMOS(27)가 온하고, 래치 회로(32)의 데이터가 데이터 제어 유닛(10b)에 전송된다.
기입 동작 후, 메모리 셀의 임계값 전압을 검증하는 프로그램 베리파이 동작은, 상기 읽어내기 동작과 거의 마찬가지이다.
도 8a는 데이터 제어 유닛(DCU)(10b)의 일례를 나타내고, 도 8b는 입력 데이터의 예를 나타내고 있다.
도 8a에 나타내는 데이터 제어 유닛(10b)은, 연산 회로(40)와 복수의 데이터 래치 회로 ADL, BDL, CDL, DDL, XDL, NMOS(41) 및 NMOS(67)로 구성되어 있다.
연산 회로(40)는, 버스(이하, IBUS라고 기재함)와, IBUS의 양단에 접속되고, 상보적으로 동작하는 트랜스퍼 게이트(42, 42)와, IBUS의 데이터를 래치하는 래치 회로(44), 이 래치 회로(44)의 데이터에 따라서 데이터 래치 회로 ADL, BDL, CDL, DDL의 레벨을 설정하는 설정 회로(45)로 구성되어 있다.
트랜스퍼 게이트(42)는, 상보적인 신호 COND와 신호 CONS에 의해 동작하고, 센스 앰프 유닛 SAU(10a)의 버스(SBUS라고 기재함)와 IBUS를 접속한다. 트랜스퍼 게이트(43)는, 상보적인 신호 CONS와 신호 COND에 의해 동작하고, IBUS와 데이터 래치 회로 ADL, BDL, CDL, DDL, XDL이 접속된 버스(이하, DBUS라고 기재함)를 접속한다. 트랜스퍼 게이트(42)가 온일 때, 트랜스퍼 게이트(43)는 오프이며, 트랜스퍼 게이트(42)가 오프일 때, 트랜스퍼 게이트(43)가 온이다.
래치 회로(44)는, 복수의 PMOS(46∼49)와, 복수의 NMOS(50∼56)로 구성되어 있다. PMOS(46)와 NMOS(50)의 게이트에는 세트 신호 SET가 공급되고, PMOS(48)의 게이트에는 리세트 신호 REST가 공급되어 있다. NMOS(53)의 게이트에는 신호 IFH가 공급되고, NMOS(55)의 게이트에는 신호 IFL이 공급되어 있다. NMOS(54, 56)의 게이트는 IBUS에 접속되어 있다.
설정 회로(45)는, PMOS(57∼60)와, NMOS(61∼64)로 구성되어 있다. PMOS(57)의 게이트 및 NMOS(61)의 게이트에는, 래치 회로(44)의 한 쪽의 출력단으로서의 PMOS(47)와 NMOS(50)의 접속 노드의 신호 FAIL이 공급되어 있다. PMOS(59) 와 NMOS(63)의 게이트에는, 래치 회로(44)의 다른 쪽의 출력단으로서의 PMOS(49)와 NMOS(52)의 접속 노드의 신호 MTC가 공급되어 있다. 또한, PMOS(58)의 게이트에는 신호 M2HB가 공급되고, PMOS(60)의 게이트에는 신호 F2HB가 공급되어 있다. NMOS(62)의 게이트에는 F2L이 공급되고, NMOS(64)의 게이트에는 신호 M2L이 공급되어 있다.
데이터 래치 회로 ADL, BDL, CDL, DDL, XDL은, 동일한 구성이며, 래치 회로(66)와, 이 래치 회로(66)를 DBUS에 접속하는 트랜스퍼 게이트(65)로 구성되어 있다. 각 트랜스퍼 게이트(65)는, 신호 BLCQ, BLCA, BLCB, BLCC, BLCD에 의해 제어되어 있다. 데이터 래치 회로 XDL은, NMOS(41)를 통하여 외부의 IO에 접속된다. NMOS(41)의 게이트에는 신호 CSL이 공급되어 있다. NMOS(67)는, 데이터 래치 회로 DDL과 XDL 사이에 접속되어 있다. NMOS(67)의 게이트에는 신호 XSW가 공급되어 있다. 복수의 데이터 래치 회로 중, 적어도 1개가, 프로그램 동작에 사용되지 않게 된 경우, 이 데이터 래치 회로는 다음의 기입 데이터의 캐시로서 사용된다. 이 때, 외부로부터의 데이터는, 비동기로 입력되기 때문에, NMOS(67)는, 신호 XSW에 따라서 오프로 된다. 이 때문에, 데이터 래치 회로 XDL은 데이터 래치 회로 ADL~DDL로부터 분리되고, 외부로부터 프로그램 동작의 시퀀스와는 비동기로 공급되는 데이터를 받을 수 있다.
데이터 제어 유닛(10b)은, 전술한 바와 같이, 기입 데이터를 유지함과 함께 읽어내기시에, 메모리 셀로부터 읽어내어진 데이터를 유지한다.
데이터 입출력 버퍼(6)로부터 공급된 4비트의 기입 데이터는, 데이터 래치 회로 XDL을 통하여 데이터 래치 회로 ADL, BDL, CDL, DDL에 1비트씩 래치된다.
도 8a에 나타내는 연산 회로(40)는, 데이터 래치 회로 ADL, BDL, CDL, DDL의 데이터에 대하여 AND나 OR의 연산을 실행하는 것이 가능하다. 데이터 래치 회로 ADL, BDL, CDL, DDL에, 도 8b에 나타내는 바와 같은 데이터가 입력된 경우, 이들 AND를 취하면, 비기입시에만 "1"로 되고, 레벨 "1"∼ "F"의 데이터인 경우, "0"으로 된다. 이 데이터를 도 7에 도시하는 센스 앰프 유닛(10a)에 전송함으로써, 기입이 행해진다.
또한, 베리파이 읽어내기 동작 후, 도 7에 도시하는 센스 앰프 유닛(10a)의 래치 회로(32)의 LAT에는, 셀이 임계값 레벨에 도달한 경우, H레벨이 설정되고, 셀이 임계값 레벨에 도달하지 않은 경우, L레벨이 설정되어 있다. 이 데이터를 예를 들면 레벨 "3"에서 베리파이하는 경우, 우선, ADL= "1", BDL= "0", CDL= "1", DDL= "1"로 되어 있기 때문에, ADL의 데이터, BDL의 반전 데이터, CDL의 데이터, DDC의 데이터의 AND를 취한다. 그러면, 레벨 "3"에 기입하고 있는 경우에만 데이터 "1"이 연산 회로(40)에 남는다. 이 후, 이 결과와 래치 회로(32)의 LAT의 데이터에서 AND를 취한다. 그러면, 레벨 "3"에서, 임계값 레벨에 도달한 경우에만 연산 회로(40)의 결과는, H레벨로 되고, 다른 경우에는, L레벨로 된다. 여기에서, 연산 회로(40)가, H레벨인 경우에만, ADL, BDL, CDL, DDL의 데이터를 "1"로 세트한다. 이 결과, ADL, BDL, CDL, DDL은 비기입의 데이터를 유지하게 된다.
또한, 읽어내기의 경우, 도 15에 도시하는 바와 같이, 각 레벨에서 메모리 셀로부터 읽어낸 데이터를, 일단, ADL, BDL, CDL, DDL에 대피시킨다. 이들 데이터를 연산 회로(40)에 의해, 센스 앰프 유닛(10a)의 래치 회로(32)의 LAT의 데이터와 연산하고, 연산 결과를 ADL, BDL, CDL, DDL에 전송하거나 한다. 연산 회로(40)의 동작은, 본 실시 형태의 요지가 아니기 때문에, 설명의 편의상, 상세한 동작은 생략한다.
<프로그램>
도 9a는, 종래의 4치의 경우를 나타내고, 페이지 길이가 4kB, ECC 단위가 1kB인 경우를 나타내고 있다. 통상적으로, 페이지 길이는, 4kB+αB로 되어 있고, 4kB는 유저 데이터를 위하여 사용되고, αB는 ECC의 패리티 데이터를 위하여 사용된다. 그러나, 본 실시 형태에서는, 4kB의 페이지 길이 중에, 유저가 사용하는 데이터와 ECC의 패리티에 사용하는 데이터가 포함되는 것으로 한다. 도 9b는, 본 실시 형태의 4치의 경우를 나타내고, 페이지 길이가 4kB, ECC 단위가 1kB인 경우를 나타내고 있다. 도 9c는, 종래의 16치의 경우를 나타내고, 페이지 길이가 4kB, ECC 단위가 2kB인 경우를 나타내고 있다. 도 9d는, 본 실시 형태의 16치의 경우를 나타내고, 페이지 길이가 4kB, ECC 단위가 2kB인 경우를 나타내고 있다.
여기에서는, 도 9d에 나타내는 바와 같이, 예를 들면 16치의 경우에서, 페이지 길이가 4kB, ECC 단위가 2kB인 경우에 대하여 설명한다.
우선, 컨트롤러(11)는, 도 9d에 A로 나타내는 ECC 단위와 마찬가지의 2kB의 데이터를 준비하고, 이 단위로, ECC의 계산을 행하면서 NAND형 플래시 메모리에 데이터를 전송한다.
도 10은, 기입시의 데이터 입력 시퀀스를 나타내고 있다. 도 8, 도 9, 도 10을 참조하여 동작에 대하여 설명한다.
우선, 데이터 입력 커맨드(80h)와 로우 페이지 어드레스(Add(L))에 기초하 여, 제1 페이지의 컬럼 0∼511의 데이터가, 도 8에 나타내는 데이터 래치 회로 XDL에 공급된다. 다음으로, 전송 커맨드(1Ah)에 기초하여, 데이터 래치 회로 XDL의 데이터가 데이터 래치 회로 ADL에 전송된다.
이 후, 데이터 입력 커맨드(80h)와 어퍼 페이지 어드레스(Add(U))에 기초하여, 제2 페이지의 컬럼 0∼511의 데이터가 데이터 래치 회로 XDL에 공급된다. 다음으로, 전송 커맨드(1Ah)에 기초하여, 데이터 래치 회로 XDL의 데이터가 데이터 래치 회로 BDL에 전송된다.
이 후, 데이터 입력 커맨드(80h)와 하이어 페이지 어드레스(Add(H))에 기초하여, 제3 페이지의 컬럼 0∼511의 데이터가 데이터 래치 회로 XDL에 공급된다. 다음으로, 전송 커맨드(1Ah)에 기초하여, 데이터 래치 회로 XDL의 데이터가 데이터 래치 회로 CDL에 전송된다.
이 후, 데이터 입력 커맨드(80h)와 톱 페이지 어드레스(Add(T))에 기초하여, 제4 페이지의 컬럼 0∼511의 데이터가 데이터 래치 회로 XDL에 공급된다. 다음으로, 전송 커맨드(1Ah)에 기초하여, 데이터 래치 회로 XDL의 데이터가 데이터 래치 회로 DDL에 전송된다.
상기 제1∼제4 페이지의 데이터를 데이터 래치 회로 XDL에 기억시킬 때, 컨트롤러(11)는, ECC 단위인 2kB의 데이터가 일치하기 때문에, 패리티 비트도 연산하고 있다.
다음으로, 컨트롤러(11)는, 도 9d에 B로 나타내는 2kB의 ECC 단위의 데이터를 준비하고, 이 단위로, ECC의 계산을 행하면서 NAND형 플래시 메모리에 데이터를 전송한다.
이 후, 커맨드(AAh)에 기초하여, 데이터 래치 회로 ADL에 유지되어 있는 제1 페이지의 데이터가 데이터 래치 회로 XDL로 복귀된다. 이 후, 커맨드(85h) 및 로어 페이지 어드레스(Add(L))에 기초하여, 제1 페이지의 컬럼 512∼1023의 데이터가 데이터 래치 회로 XDL에 공급된다. 다음으로, 전송 커맨드(1Ah)에 기초하여, 데이터 래치 회로 XDL의 데이터가 데이터 래치 회로 ADL에 전송된다.
이 후, 커맨드(ABh)에 기초하여, 데이터 래치 회로 BDL에 유지되어 있는 제2 페이지의 데이터가 데이터 래치 회로 XDL로 복귀된다. 이 후, 커맨드(85h) 및 어퍼 페이지 어드레스(Add(U))에 기초하여, 제2 페이지의 컬럼 512∼1023의 데이터가 데이터 래치 회로 XDL에 입력된다. 다음으로, 전송 커맨드(1Ah)에 기초하여, 데이터 래치 회로 XDL의 데이터가 데이터 래치 회로 BDL에 전송된다.
이 후, 커맨드(ACh)에 기초하여, 데이터 래치 회로 CDL에 유지되어 있는 제3 페이지의 데이터가 데이터 래치 회로 XDL로 복귀된다. 이 후, 커맨드(85h) 및 하이어 페이지 어드레스(Add(H))에 기초하여, 제3 페이지의 컬럼 512∼1023의 데이터가 데이터 래치 회로 XDL에 입력된다. 다음으로, 전송 커맨드(1Ah)에 기초하여, 데이터 래치 회로 XDL의 데이터가 데이터 래치 회로 CDL에 전송된다.
이 후, 커맨드(ADh)에 기초하여, 데이터 래치 회로 DDL에 유지되어 있는 제4 페이지의 데이터가 데이터 래치 회로 XDL로 복귀된다. 이 후, 커맨드(85h) 및 톱 페이지 어드레스(Add(T))에 기초하여, 제4 페이지의 컬럼 512∼1023의 데이터가 데이터 래치 회로 XDL에 입력된다. 다음으로, 전송 커맨드(1Ah)에 기초하여, 데이터 래치 회로 XDL의 데이터가 데이터 래치 회로 DDL에 전송된다.
이 때, 컨트롤러(11)는, ECC 단위인 2kB의 데이터가 일치하기 때문에, 패리티 비트도 연산하고 있다.
다음으로, 컨트롤러(11)는, 도 9d에 C로 나타내는 2kB의 ECC 단위의 데이터를 준비하고, 이 단위로, ECC의 계산을 행하면서 NAND형 플래시 메모리에 데이터를 전송한다.
이 후, 커맨드(AAh)에 기초하여, 데이터 래치 회로 ADL에 유지되어 있는 제1 페이지의 데이터가 데이터 래치 회로 XDL로 복귀된다. 이 후, 커맨드(85h) 및 로어 페이지 어드레스(Add(L))에 기초하여, 제1 페이지의 컬럼 1024∼1535의 데이터가 데이터 래치 회로 XDL에 공급된다. 다음으로, 전송 커맨드(1Ah)에 기초하여, 데이터 래치 회로 XDL의 데이터가 데이터 래치 회로 ADL에 전송된다.
이하, 마찬가지로 하여, 도 9d에 나타내는 제1, 제2, 제3, 제4 페이지의 컬럼 3584∼4096의 데이터가 데이터 래치 회로 ADL, BDL, CDL, DDL에 순차적으로 전송된다.
이렇게 하여, 제1 페이지부터 제4 페이지의 모든 데이터가, 데이터 래치 회로 ADL, BDL, CDL, DDL에 기억된 상태에서, 기입 커맨드가 공급된다. 그러면, 제1 페이지, 제2 페이지, 제3 페이지 및 제4 페이지의 데이터에 기초하여, 1셀 내에 4비트의 데이터가 동시에 기입된다.
도 11은, 기입 시퀀스를 나타내고 있다. 기입 시퀀스는, 프로그램과 프로그램 베리파이를 반복 실행한다. 예를 들면, 한 번의 프로그램 동작에 대하여, 16개 의 베리파이 레벨(베리파이 1∼16)을 이용하여, 메모리 셀의 임계값 레벨이 판별된다. 이 베리파이의 결과, 모든 메모리 셀이 베리파이를 패스할 때까지, 프로그램 및 베리파이가 반복된다. 프로그램이 반복될 때마다, 프로그램 전압이 스텝 업된다.
도 27a는, 베리파이시의 선택 워드선과 비선택 워드선의 파형을 나타내고 있다. 아래의 레벨로부터 순차적으로 레벨을 올림으로써, 각각의 레벨에서의 베리파이 동작을 행한다. 여기에서, 낮은 레벨은 먼저 기입이 완료되기 때문에, 예를 들면, 레벨 "1"에의 기입하는 셀이 없어지면, 레벨 "1"의 베리파이는 생략한다.
도 27b는, 레벨 "1"의 읽어내기를 생략한 경우를 나타내고 있다. 도 27a는 레벨 "2"일 때의 선택 워드선의 파형이며, 낮은 레벨로부터 레벨 "2"의 레벨로 되어 있었다. 그러나, 도 27b에서는, 높은 레벨로부터 레벨 "2"로 되어 있다. 이것은 비선택 워드선의 전위가 읽어내기 전압 Vread과 같은 높은 전압으로 되기 때문에, 워드선 사이의 커플링의 영향을 받기 때문이다. 따라서, 레벨이 약간 어긋나게 되어 올바른 레벨로 읽어내기가 불가능하다. 이 때문에, 레벨 "1"의 베리파이를 생략한 경우, 도 27c, 27d에 나타내는 바와 같이, 충분한 선택 워드선의 리커버리 시간을 취할 필요가 있다.
프로그램 및 베리파이 동작은, 본 실시 형태의 요지가 아니기 때문에, 설명의 편의상, 상세한 동작은 생략한다. 또한, 프로그램 및 베리파이 동작은, 상기 방법에 한정되는 것이 아니며, 변형 실시 가능하다.
이렇게 하여, 프로그램 및 베리파이 동작이 완료되면, 각 메모리 셀에 입력 데이터에 따른 임계값 레벨이 설정된다.
또한, 선택 워드선 및, 비선택 워드선은, 도 27a에 나타내는 바와 같이, 낮은 레벨로부터 순차적으로 레벨을 올림으로써, 각각의 레벨에서의 읽어내기 동작을 행한다.
도 12는, 16치의 임계값 레벨과 각 페이지의 데이터의 관계를 나타내고 있다.
<리드>
도 13은, 데이터의 읽어내기 시퀀스를 나타내고 있다.
읽어내기 동작에서, 읽어내기 커맨드(00h)가 공급되면, 칩 외부에 비지(Busy) 신호를 출력함과 함께, 1셀 내에 기억되어 있는 4비트의 데이터가 읽어내어진다. 읽어내기 동작은, 제1, 제2, 제3, 제4 페이지(로어 페이지, 어퍼 페이지, 하이어 페이지, 톱 페이지)의 순으로 행해진다.
도 14는, 메모리 셀로부터 데이터 래치 회로에의 읽어내기 시퀀스를 나타낸다. 즉, 메모리 셀의 워드선에 로어 페이지, 어퍼 페이지, 하이어 페이지, 톱 페이지의 읽어내기 전압이 순차적으로 인가되고, 메모리 셀의 데이터가 센스 앰프 유닛에 의해 검출된다. 이 검출된 데이터는 데이터 래치 회로 ADL, BDL, CDL, DDL에 순차적으로 기억된다.
도 15는, 읽어내기시에서의 데이터 래치 회로 ADL, BDL, CDL, DDL의 데이터의 천이를 나타내고 있다. 읽어내기 동작에 의해 제1 페이지의 데이터는, 데이터 래치 회로 ADL에 유지되고, 제2 페이지의 데이터는, 데이터 래치 회로 BDL에 유지 되고, 제3 페이지의 데이터는, 데이터 래치 회로 CDL에 유지되고, 제4 페이지의 데이터는, 데이터 래치 회로 DDL에 유지된다.
읽어내기는, 아래의 레벨로부터 순차적으로 읽어내기 동작을 행하여, ADL∼DDL에 데이터를 전송한다. 그러나, "8"레벨까지 읽어내면, 제1 페이지의 데이터는 결정되기 때문에, ADL에 기억되어 있는 데이터는 XDL에 카피된다. 다음으로, 컨트롤러(11)에 공급되는 신호를 비지 상태로부터 레디 상태로 하면, 컨트롤러(11)는, NAND형 플래시 메모리에 읽어내기 신호 RE 신호를 공급한다. 이에 의해, 제1 페이지의 컬럼 0∼511의 데이터가 데이터 래치 회로 XDL로부터 외부에 출력된다.
다음으로, 컨트롤러(11)로부터 NAND형 플래시 메모리에 전송 커맨드가 공급 되면, NAND형 플래시 메모리는 컨트롤러(11)에 비지 신호를 출력한다. 여기에서, 제2 페이지의 데이터가 데이터 래치 BDL에 읽어들여져 있던 경우, 데이터 래치 회로 BDL의 데이터가, 데이터 래치 회로 XDL에 카피된다. 한편, 제2 페이지의 데이터가 데이터 래치 BDL에 읽어들여져 있지 않은 경우, 제2 페이지의 데이터가 데이터 래치 BDL에 읽어들여질 때까지 대기한다. 이 후, 비지 신호를 레디 신호로 하면, 컨트롤러(11)는, NAND형 플래시 메모리에 읽어내기 신호 RE 신호를 공급한다. 이에 의해, 제2 페이지의 컬럼 0∼511의 데이터가 데이터 래치 회로 XDL로부터 외부에 출력된다.
다음으로, 컨트롤러(11)로부터 NAND형 플래시 메모리에 전송 커맨드가 공급 되면, NAND형 플래시 메모리는 컨트롤러(11)에 비지 신호를 출력한다. 여기에서, 제3 페이지의 데이터가 데이터 래치 CDL에 읽어들여져 있던 경우, 데이터 래치 회 로 CDL의 데이터가, 데이터 래치 회로 XDL에 카피된다. 한편, 제3 페이지의 데이터가 데이터 래치 CDL에 읽어들여져 있지 않은 경우, 제3 페이지의 데이터가 데이터 래치 CDL에 읽어들여질 때까지 대기한다. 이 후, 비지 신호를 레디 신호로 하면, 컨트롤러(11)는, NAND형 플래시 메모리에 읽어내기 신호 RE 신호를 공급한다. 이에 의해, 제3 페이지의 컬럼 0∼511의 데이터가 데이터 래치 회로 XDL로부터 외부에 출력된다.
다음으로, 컨트롤러(11)로부터 NAND형 플래시 메모리에 전송 커맨드가 공급 되면, NAND형 플래시 메모리는 컨트롤러(11)에 비지 신호를 출력한다. 여기에서, 제4 페이지의 데이터가 데이터 래치 DDL에 읽어들여져 있던 경우, 데이터 래치 회로 DDL의 데이터가, 데이터 래치 회로 XDL에 카피된다. 한편, 제4 페이지의 데이터가 데이터 래치 DDL에 읽어들여져 있지 않은 경우, 제4 페이지의 데이터가 데이터 래치 DDL에 읽어들여질 때까지 대기한다. 이 후, 비지 신호를 레디 신호로 하면, 컨트롤러(11)는, NAND형 플래시 메모리에 읽어내기 신호 RE 신호를 공급한다. 이에 의해, 제4 페이지의 컬럼 0∼511의 데이터가 데이터 래치 회로 XDL로부터 외부에 출력되는 이 시점에서, 컨트롤러(11)에, 2kB의 ECC 단위의 데이터가 일치하기 때문에, ECC의 정정 처리를 행할 수 있다.
다음으로, 컨트롤러(11)로부터 NAND형 플래시 메모리에 전송 커맨드가 공급 되면, NAND형 플래시 메모리는 컨트롤러(11)에 비지 신호를 출력한다. 이와 함께, 데이터 래치 회로 ADL의 데이터가, 데이터 래치 회로 XDL에 카피된다. 이 후, 비지 신호를 레디 신호로 하면, 컨트롤러(11)는, NAND형 플래시 메모리에 읽어내기 신호 RE 신호를 공급한다. 이에 의해, 제1 페이지의 컬럼 512∼1023이 데이터 래치 회로 XDL로부터 외부에 출력된다.
다음으로, 컨트롤러(11)로부터 NAND형 플래시 메모리에 전송 커맨드가 공급 되면, NAND형 플래시 메모리는 컨트롤러(11)에 비지 신호를 출력한다. 이와 함께, 데이터 래치 회로 BDL의 데이터가, 데이터 래치 회로 XDL에 카피된다. 이 후, 비지 신호를 레디 신호로 하면, 컨트롤러(11)는, NAND형 플래시 메모리에 읽어내기 신호 RE 신호를 공급한다. 이에 의해, 제2 페이지의 컬럼 512∼1023이 데이터 래치 회로 XDL로부터 외부에 출력된다.
다음으로, 컨트롤러(11)로부터 NAND형 플래시 메모리에 전송 커맨드가 공급 되면, NAND형 플래시 메모리는 컨트롤러(11)에 비지 신호를 출력한다. 이와 함께, 데이터 래치 회로 CDL의 데이터가, 데이터 래치 회로 XDL에 카피된다. 이 후, 비지 신호를 레디 신호로 하면, 컨트롤러(11)는, NAND형 플래시 메모리에 읽어내기 신호 RE 신호를 공급한다. 이에 의해, 제3 페이지의 컬럼 512∼1023의 데이터가 데이터 래치 회로 XDL로부터 외부에 출력된다.
다음으로, 컨트롤러(11)로부터 NAND형 플래시 메모리에 전송 커맨드가 공급 되면, NAND형 플래시 메모리는 컨트롤러(11)에 비지 신호를 출력한다. 이와 함께, 데이터 래치 회로 DDL의 데이터가, 데이터 래치 회로 XDL에 카피된다. 이 후, 비지 신호를 레디 신호로 하면, 컨트롤러(11)는, NAND형 플래시 메모리에 읽어내기 신호 RE 신호를 공급한다. 이에 의해, 제4 페이지의 컬럼 512∼1023의 데이터가 데이터 래치 회로 XDL로부터 외부에 출력된다. 이 시점에서, 컨트롤러(11)에, 2kB 의 ECC 단위의 데이터가 일치하기 때문에, ECC의 정정 처리를 행할 수 있다.
다음으로, 컨트롤러(11)로부터 NAND형 플래시 메모리에 전송 커맨드가 공급 되면, NAND형 플래시 메모리는 컨트롤러(11)에 비지 신호를 출력한다. 이와 함께, 데이터 래치 회로 ADL의 데이터가, 데이터 래치 회로 XDL에 카피된다. 이 후, 비지 신호를 레디 신호로 하면, 컨트롤러(11)는, NAND형 플래시 메모리에 읽어내기 신호 RE 신호를 공급한다. 이에 의해, 제1 페이지의 컬럼 1024∼1535의 데이터가 데이터 래치 회로 XDL로부터 외부에 출력된다.
이하 마찬가지의 동작에 의해, 제4 페이지의 컬럼 3584∼4095의 데이터가 데이터 래치 회로 XDL로부터 외부에 출력된다. 이 시점에서, 컨트롤러(11)에, 2kB의 ECC 단위의 데이터가 일치하기 때문에, ECC의 정정 처리를 행할 수 있다.
그런데, 1셀에 복수 비트를 기억하는 메모리에서, 1셀에 기억하는 복수 비트를, 각각 제1 페이지, 제2 페이지, 제3 페이지, 제4 페이지로 한 경우, 페이지마다의 불량률이 상이하다. 이 때문에, 제1 페이지, 제2 페이지, 제3 페이지, 제4 페이지의 데이터를 1개의 ECC로 하면 EEC의 효율이 향상되지만, 이렇게 하면, ECC 단위가 매우 커진다.
그러나, 상기 제1 실시 형태에 따르면, 제1 페이지, 제2 페이지, 제3 페이지, 제4 페이지의 데이터를 몇번이나 절환하여, 반복 읽어내기, 및 기입을 가능하게 하고 있다. 이 때문에, ECC 단위를 매우 크게 하지 않고, 제1 페이지, 제2 페이지, 제3 페이지, 제4 페이지를 포함한 ECC 단위로 할 수 있어, ECC의 정정 효율을 향상시키는 것이 가능하다.
또한, 도 28은, 읽어내기 동작의 변형예를 도시하는 것이다. 도 28에 도시하는 바와 같이, 제4 페이지의 데이터를 출력하고 있는 동안에, 다음 페이지의 데이터를 셀로부터 데이터 기억 회로에 읽어내는 것도 가능하다.
본 실시 형태는, 16치의 경우에 대하여 설명하였지만, 4치, 8치, 혹은 이 이상의 레벨에 대해서도 실시 가능하다. 4치의 경우, 제1 페이지, 제2 페이지뿐이지만, 8치의 경우에는, 제1 페이지, 제2 페이지, 제3 페이지를 필요로 한다.
<제2 실시 형태>
상기 제1 실시 형태는, 도 9b, 9d에 나타내는 바와 같이, 페이지 어드레스와 ECC 단위를 설정하였다. 또한, 프로그램시, 도 16에 나타내는 바와 같이, 선택 메모리 셀의 제어 게이트(선택 워드선)에 고전압 VPGM이 인가되어 기입 동작이 행해진다.
그러나, 워드선의 저항 및 용량은 크다. 이 때문에, 워드선의 전압의 상승및 하강 특성은, 워드선의 구동 회로로부터의 거리에 따라 상위하다. 도 16에서, 점선으로 나타내는 특성 WLf는, 구동 회로로부터 먼 부분의 워드선의 특성을 나타내고, 실선으로 나타내는 WLn은, 구동 회로로부터 가까운 부분의 워드선의 특성을 나타내고 있다. 이렇게, 워드선의 전위는, 구동 회로에 가까운 부분과 구동 회로로부터 떨어진 부분에서 상위하기 때문에, 이 워드선에 접속되는 메모리 셀의 불량률도 상이하게 된다. 즉, 메모리 셀의 불량률은, 구동 회로에 가까울수록 프로그램 디스터브에 의해 높아지는 경우도 있다.
이 경우, 도 17, 18에 나타내는 바와 같이, 페이지 어드레스와 ECC 단위의 관계를 설정하는 것이 생각된다. 도 17에 나타내는 A, B∼G는, 4치의 경우의 페이지 어드레스와 ECC 단위의 관계를 나타내고, 도 18에 나타내는 A, B∼G는, 16치의 경우의 페이지 어드레스와 ECC 단위의 관계를 나타내고 있다. 컨트롤러(11)는, 도 17, 도 18에 나타내는 컬럼 어드레스에 따라서, NAND형 플래시 메모리에 대하여 64kB씩 512kB의 데이터를 입출력한다.
그러나, ECC 회로(11-1)는, 예를 들면 1kB, 또는 2kB의 ECC 단위마다 계산하기 때문에, 도 17, 도 18에 나타내는 구성의 경우, NAND형 플래시 메모리에 대하여 띄엄띄엄 데이터를 입출력하게 되어, 실현이 어렵다.
따라서, 제2 실시 형태에서는, NAND형 플래시 메모리의 컬럼 어드레스의 물리 위치를 도 19, 도 20, 도 21, 도 22와 같이 구성한다.
도 19은, 4치의 경우의 페이지와 ECC 단위의 관계를 나타내고, 도 20은, 16치의 경우의 페이지와 ECC 단위의 관계를 나타내고 있다. 이 경우, 컬럼 어드레스가 비연속으로 되어 있다. 즉, 도 19에서, 컬럼 어드레스는, 8컬럼마다 스킵하여 순차적으로 할당되어 있다. 이 상태에서, 예를 들면 컨트롤러(11)로부터 NAND형 플래시 메모리에 데이터를 입력하는 경우, 우선, 컬럼 어드레스 "0"이고, 제1 컬럼(제1 메모리 셀)의 A에, 제1, 제2 페이지의 데이터가 입력되고, 다음으로, 8컬럼 떨어진 제8 컬럼(제8 메모리 셀)의 A에, 제1, 제2 페이지의 데이터가 입력된다. 이렇게 하여, 컬럼 어드레스 "511"에 의해, 제511 컬럼(제511 메모리 셀)의 A에, 제1, 제2 페이지의 데이터가 입력된다. 이 후, 제512 컬럼(제512 메모리 셀)의 B에, 제1, 제2 페이지의 데이터가 입력된다.
도 20에 나타내는 16레벨의 경우, 도 19에 나타내는 컬럼 어드레스에 따라서, 제1, 제2, 제3, 제4 페이지의 데이터가 입력된다.
도 19, 20의 경우, 1비트씩 컬럼 어드레스를 스크램블하였지만, 1비트에 한정되는 것이 아니며, 복수 비트마다 스크램블을 가하여도 된다.
즉, 도 21에 나타내는 예의 경우, 연속한 8비트, 8컬럼 어드레스마다 컬럼 어드레스를 스크램블하고 있다. 예를 들면, 우선, "0"∼"7"의 8컬럼 어드레스(A)에 제1, 제2 페이지의 데이터를 공급하고, 다음으로, 64컬럼 어드레스 떨어진 부분에 "8"∼"15"의 8컬럼 어드레스(A)에 제1, 제2 페이지의 데이터를 공급한다. 이하 마찬가지로, 64컬럼 어드레스마다 8컬럼 어드레스가 순차적으로 할당된다.
도 22에 나타내는 예의 경우, 도 21과 마찬가지의 컬럼 어드레스의 할당에서, 제1, 제2, 제3, 제4 페이지의 데이터가 공급된다.
상기 도 19 내지 도 22에 나타내는 컬럼 어드레스의 할당은, 데이터의 기입 및 읽어내기시에 적용된다. 이 컬럼 어드레스의 할당은, 예를 들면 도 1에 도시하는 컬럼 디코더(3)에 의해 실행된다. 즉, 도 19 내지 도 22에 나타내는 컬럼 어드레스의 할당에 따라서 컬럼이 선택된다.
상기 제2 실시 형태에 따르면, 1 또는 복수의 컬럼 어드레스를, 1 또는 복수의 컬럼 어드레스씩 분리하여 할당하고 있다. 이 때문에, 연속적으로 컬럼 어드레스를 NAND형 플래시 메모리에 입출력해도, 메모리 셀에 기억되는 데이터는, 컬럼 방향으로 이산하게 된다. 따라서, 워드선의 구동 회로에 가까운 부분과 구동 회로로부터 떨어진 부분에서 불량률이 상이해도, 모든 ECC 단위의 불량률을 균일하게 할 수 있다.
본 실시 형태는, 4치, 16치의 경우에 대하여 설명하였지만, 8치, 또한 이 이상의 레벨을 기억하는 메모리 셀에, 본 실시 형태를 적용하는 것이 가능하다.
<제3 실시 형태>
도 23 및 도 24는, 1회의 기입 동작에 의해, 1셀에 포함되는 모든 비트(여기서는 2비트)를 동시에 기입하는 경우의 메모리 셀의 데이터와 임계값 분포의 관계와 기입 순서를 나타내고 있다.
또한, 도 25 및 도 26은, 1회의 기입 동작에 의해, 1셀에 포함되는 2비트(여기서는 2비트) 중, 1비트씩을 기입하는 경우의 메모리 셀의 데이터와 임계값 분포의 관계와 기입 순서를 나타내고 있다.
도 24는, 메모리 셀의 기입 순서를 나타내고 있다. 도 24에서, 우선, 워드선 WL0을 선택하여 기입한다(1). 이 후, 워드선 WL1을 선택하여 기입한다(2). 또한, 워드선 WL2를 선택하여 기입하고(4), 이 후 5), 이하 (6)…(7)의 순으로 메모리 셀에 데이터를 기입받는다.
도 26은, 메모리 셀의 기입 순서를 나타내고 있다. 도 26에서, 우선, 워드선 WL0을 선택하여 기입한다(1). 이 후, 워드선 WL1을 선택하여 기입한다(2). 이 후, 워드선 WL0으로 복귀하여 기입한다(3). 또한, 워드선 WL2을 선택하여 기입하고(4), 이 후, WL1로 복귀하여 기입을 행한다(5). 이하, (6)…(7)의 순으로 메모리 셀에 데이터를 기입받는다. 이렇게, 메모리 셀의 기입 후, 기입된 메모리 셀에 인접하는 메모리 셀에 데이터를 기입하면, 플로팅 게이트 사이의 커플링에 의해 임계값 레벨이 높아지게 되는 것이 문제로 되고 있다. 도 23, 도 25에 나타내는 바와 같이, 인접 셀의 기입 후, 각 임계값 분포가 조금 넓어져 임계값 레벨이 높아지게 된다. 데이터의 읽어내기 레벨 A, B, C, D는, 기입된 셀의 임계값 레벨로부터, 데이터 리텐션 후, 임계값 분포가 내려간 경우에도 읽어낼 수 있도록 설정되어 있다.
여기에서, 다음 인접 셀의 기입이 행해지는 경우, 임계값 레벨은 약간 높아지지만, 다음 인접 셀의 기입이 행해지지 않은 경우, 임계값 레벨은 높아지지 않는다. 이 때문에, 인접 셀의 기입이 행해지지 않은 경우, 인접 셀의 기입이 행해진 경우에 비하여 데이터 리텐션 마진이 적어지게 된다. 따라서, 블록 내에서, 다음 페이지의 기입이 행해지지 않은 경우, 더미의 데이터를 기입함으로써, 플로팅 게이트 사이의 커플링에 의해 임계값 레벨을 높여서, 데이터 리텐션 마진을 확보한다. 더미 데이터로서는, 데이터 리텐션의 관점으로부터 생각하면, 예를 들면 가장 높은 임계값 분포의 임계값 레벨이 상승하는 데이터를 이용하는 것이 바람직하다. 그러나, 임계값 레벨이 지나치게 높아져, 다음 레벨과의 마진이 감소하게 되는 경우에는, 랜덤 데이터가 바람직하다.
또한, 도 2, 도 3에 도시하는 구성의 경우, 블록 내에서, 워드선 WL0의 셀로부터 순서대로 워드선 WL1, WL2 …WL31의 순으로 기입된다. 이 때문에, 최후의 워드선 WL31의 셀은, 인접 셀의 기입이 행해지지 않는다. 따라서, 임계값 레벨이 높아지지 않고 데이터 리텐션 마진이 적어지게 된다고 하는 문제가 발생하는 경우, 블록 내의 최후의 워드선 WL31의 기입에서의 베리파이 레벨을 미리 조금 높여 두면 된다.
상기 제3 실시 형태에 따르면, 인접 셀의 기입이 행해지지 않은 경우, 더미 데이터를 기입하고, 임계값 레벨을 상승시키고 있다. 이 때문에, 데이터 리텐션 마진을 크게 할 수 있다. 따라서, 읽어내기 정밀도를 향상시킬 수 있고, 불량률의 증가를 방지할 수 있다.
또한, 본 실시 형태는, 4치의 경우에 대하여 설명하였지만, 이에 한하지 않고, 8치, 16치, 또한 이 이상의 레벨을 기억하는 메모리 셀에, 본 실시 형태를 적용하는 것이 가능하다.
<어플리케이션의 예>
다음으로, 상기 반도체 기억 장치가 적용되는 어플리케이션에 대하여 설명한다.
도 29는, 반도체 기억 장치가 적용되는 메모리 카드의 예를 도시하고 있다. 도 29에서, 메모리 카드(900)는, 상기 실시 형태에서 설명한 NAND형 플래시 메모리를 포함하는 반도체 기억 장치(901)를 갖고 있다. 반도체 기억 장치(901)는, 도시하지 않은 외부 장치로부터 소정의 제어 신호 및 데이터를 수취한다. 또한, 도시하지 않은 외부 장치에 소정의 제어 신호 및 데이터를 출력한다.
즉, 메모리 카드(900)에 탑재된 반도체 기억 장치(901)에는, 신호선(DAT), 커맨드 라인 인에이블 신호선(CLE), 어드레스 라인 인에이블 신호선(ALE), 및 레이디 비지 신호선(R/B)이 접속된다. 신호선(DAT)은, 데이터, 어드레스, 혹은 커맨드를 전송한다. 커맨드 라인 인에이블 신호(CLE)는, 신호선 DAT에 커맨드가 전송되 어 있는 것을 나타낸다. 어드레스 라인 인에이블 신호(ALE)는, 신호선 DAT에 어드레스가 전송되어 있는 것을 나타낸다. 레이디 비지 신호(R/B)는, 플래시 메모리(10)가 동작 가능한지의 여부를 나타낸다.
도 30은, 다른 메모리 카드의 예를 도시하고 있다. 이 메모리 카드는, 도 29에 도시한 메모리 카드와 달리, 플래시 메모리(3)를 제어하고, 도시하지 않은 외부 장치와 신호를 수수하는 컨트롤러(910)를 갖고 있다.
컨트롤러(910)는, 인터페이스부(I/F)(911)와, 인터페이스부(912)와, 마이크로프로세서(MPU)(913)와, 버퍼로서의 RAM(914)과, 오류 정정부(ECC)(915)를 갖고 있다. 인터페이스부(911)는, 예를 들면 도시하지 않은 외부 장치로부터 신호를 입력받거나, 혹은, 외부 장치에 신호를 출력하는 NAND형 플래시 메모리를 포함한다. 인터페이스부(912)는, 반도체 기억 장치(901)와 신호를 수수한다. 마이크로프로세서(913)는, 외부 장치로부터 입력된 논리 어드레스를 물리 어드레스로 변환하는 등의 계산을 행한다. RAM(914)은, 데이터를 일시적으로 기억한다. 오류 정정부(915)는, 오류 정정 부합을 생성한다. 또한, 메모리 카드(900)의 인터페이스부(911)에는, 커맨드 신호선(CMD), 클럭 신호선(CLK), 신호선(DAT)이 접속되어 있다.
또한, 상기 메모리 카드에서, 각종 신호선의 수, 신호선의 비트 폭, 및 컨트롤러의 구성은 변형 가능하다. 또한, 이 구성을 적용하여 하드디스크로 변하는 SSD(Solid State Drive)를 구성하는 것도 가능하다.
도 31은, 다른 어플리케이션을 도시하고 있다. 도 31에 도시하는 바와 같 이, 전술한 메모리 카드(900)는, 카드 홀더(920)에 삽입되고, 도시하지 않은 전자 기기에 접속된다. 카드 홀더(920)는, 컨트롤러(910)의 기능의 일부를 갖고 있어도 된다.
도 32는, 다른 어플리케이션을 도시하고 있다. 메모리 카드(900), 혹은, 메모리 카드(900)가 삽입된 카드 홀더(920)는, 접속 장치(1000)에 삽입된다. 접속 장치(1000)는 접속 배선(1100), 및 인터페이스 회로(1200)를 통하여 보드(1300)에 접속된다. 보드(1300)에는 CPU(1400)나 버스(1500)가 탑재된다.
도 33은, 다른 어플리케이션을 도시하고 있다. 메모리 카드(900), 혹은, 메모리 카드(900)가 삽입된 카드 홀더(920)가 접속 장치(1000)에 삽입된다. 접속 장치(1000)는 접속 배선(1100)을 통하여, 퍼스널 컴퓨터(2000)에 접속되어 있다.
도 34, 도 35는, 다른 어플리케이션을 도시하고 있다. 도 34, 도 35에 도시하는 바와 같이, IC 카드(2100)는, MCU(2200)를 탑재하고 있다. MCU(2200)는, 상기 실시 형태에 따른 NAND형 플래시 메모리를 포함하는 반도체 기억 장치(901)와, 예를 들면 ROM(2300), RAM(2400), 및 CPU(2500)를 구비하고 있다. IC 카드(2100)는, 도 34에 도시하는 바와 같이, 그 일 표면에 노출된 플레인 터미널(plane terminal)(2600)을 갖고, 플레인 터미널(2600)은 MCU(2200)에 접속되어 있다. CPU(2500)는, 연산부(2510)와, 반도체 기억 장치(901), ROM(2300) 및 RAM(2400)에 접속된 제어부(2520)를 구비하고 있다.
도 36은, 다른 어플리케이션을 도시하는 것이며, 예를 들면 휴대 음악 기록 재생 장치(3000)의 예를 도시하고 있다. 이 휴대 음악 기록 재생 장치(3000)는, 예를 들면 본체 내에 상기 실시 형태에 따른 NAND형 플래시 메모리를 포함하는 반도체 기억 장치(901)를 내장하고 있다. 또한, 휴대 음악 기록 재생 장치(3000)에는, 상기 NAND형 플래시 메모리를 포함하는 메모리 카드(900)가 장착 가능하게 되어 있다.
도 37은, 다른 어플리케이션을 도시하는 것이며, 예를 들면 휴대 전화 등의 휴대 단말 장치(4000)를 나타내고 있다. 휴대 단말 장치(4000)는, 예를 들면 본체내에 상기 실시 형태에 따른 NAND형 플래시 메모리를 포함하는 반도체 기억 장치(901)를 내장하고 있다. 또한, 상기 NAND형 플래시 메모리를 포함하는 메모리 카드(900)가 장착 가능하게 되어 있다.
도 38은, 다른 어플리케이션을 도시하는 것이며, 예를 들면 USB 메모리(5000)를 나타내고 있다. USB 메모리(5000)는, 예를 들면 본체 내에 상기 실시 형태에 따른 NAND형 플래시 메모리를 포함하는 반도체 기억 장치(901)를 내장하고 있다.
추가의 이점 및 변형이 당업자에게 용이하게 인식될 것이다. 따라서, 본 발명은 보다 넓은 관점에서 본 명세서에서 예시 및 기술된 상세한 설명 및 실시 형태에 한정되지 않는다. 따라서, 첨부된 특허 청구 범위 및 그 등가물에 의해 정의된 전체적인 발명의 개념의 취지 또는 범위를 벗어나지 않는 한 다양한 변형이 이루어질 수 있다.
도 1은, 본 발명의 실시 형태에 적용되는 반도체 기억 장치로서의 NAND형 플래시 메모리를 도시하는 구성도.
도 2는, 도 1에 도시하는 메모리 셀 어레이(1) 및 비트선 제어 회로(2)의 구성의 일례를 도시하는 회로도.
도 3은, 도 1에 도시하는 메모리 셀 어레이(1) 및 비트선 제어 회로(2)의 구성의 다른 예를 도시하는 회로도.
도 4a는 메모리 셀의 단면도, 도 4b는 선택 게이트의 단면도.
도 5는, 제1 실시 형태에 대응하는 반도체 기억 장치의 단면도.
도 6은, 도 5의 소거, 프로그램, 리드시에서의 각 부의 전압을 나타내는 도면.
도 7은, 도 2, 도 3에 도시하는 데이터 기억 회로의 일부를 나타내는 것으로서, 센스 앰프 유닛을 도시하는 회로도.
도 8a는, 도 2, 도 3에 도시하는 데이터 기억 회로의 일부를 나타내는 것으로서, 데이터 제어 유닛을 도시하는 회로도, 도 8b는, 도 8a의 데이터를 나타내는 도면.
도 9a 내지 9d는, 종래와 제1 실시 형태에서의 컬럼 어드레스와 ECC 단위의 관계를 나타내는 도면.
도 10은, 제1 실시 형태에서의 기입시의 데이터 입력 시퀀스를 나타내는 도면.
도 11은, 기입 시퀀스를 나타내는 플로우차트.
도 12은, 16치의 임계값 레벨과 각 페이지의 데이터의 관계를 나타내는 도면.
도 13은, 데이터의 읽어내기 시퀀스를 나타내는 도면.
도 14은, 데이터의 읽어내기 시퀀스를 나타내는 플로우차트.
도 15은, 읽어내기시에서의 데이터 래치 회로 ADL, BDL, CDL, DDL의 데이터의 천이를 나타내는 도면.
도 16은, 프로그램시에서의 워드선의 구동 회로에 가까운 부분과, 구동 회로로부터 떨어진 부분의 전압을 나타내는 도면.
도 17은, 일반적인 4치의 경우에서의 컬럼 어드레스와 ECC 단위의 관계를 나타내는 도면.
도 18은, 일반적인 16치의 경우에서의 컬럼 어드레스와 ECC 단위의 관계를 나타내는 도면.
도 19는, 제2 실시 형태에 관한 것으로, 4치의 경우에서의 컬럼 어드레스와 ECC 단위의 관계의 예를 나타내는 도면.
도 20은, 제2 실시 형태에 관한 것으로, 16치의 경우에서의 컬럼 어드레스와 ECC 단위의 관계의 예를 나타내는 도면.
도 21은, 제2 실시 형태에 관한 것으로, 4치의 경우에서의 컬럼 어드레스와 ECC 단위의 관계의 다른 예를 나타내는 도면.
도 22는, 제2 실시 형태에 관한 것으로, 16치의 경우에서의 컬럼 어드레스와 ECC 단위의 관계의 다른 예를 나타내는 도면.
도 23은, 제3 실시 형태에 관한 것으로, 4치를 일괄하여 기입하는 경우에서의 인접 셀의 기입과 데이터 리텐션 마진의 관계를 나타내는 도면.
도 24는, 제3 실시 형태에 관한 것으로, 4치를 일괄하여 기입하는 경우에서의 기입 순서를 나타내는 도면.
도 25는, 제3 실시 형태에 관한 것으로, 4치를 순서대로 기입하는 경우에서의 인접 셀의 기입과 데이터 리텐션 마진의 관계를 나타내는 도면.
도 26은, 제3 실시 형태에 관한 것으로, 4치를 순서대로 기입하는 경우에서의 기입 순서를 나타내는 도면.
도 27a, 27b, 27c, 27d는, 제1 실시 형태에 따른 베리파이시의 선택 워드선과 비선택 워드선의 파형을 나타내는 도면.
도 28은, 제1 실시 형태에 관한 것으로, 읽어내기 동작의 변형예를 도시하는 도면.
도 29은, 실시 형태에 따른 반도체 기억 장치의 어플리케이션을 도시하는 구성도.
도 30은, 어플리케이션의 다른 예를 도시하는 구성도.
도 31은, 어플리케이션의 다른 예를 도시하는 구성도.
도 32는, 어플리케이션의 다른 예를 도시하는 구성도.
도 33은, 어플리케이션의 다른 예를 도시하는 구성도.
도 34는, 어플리케이션의 다른 예를 도시하는 구성도.
도 35는, 어플리케이션의 다른 예를 도시하는 구성도.
도 36은, 어플리케이션의 다른 예를 도시하는 구성도.
도 37은, 어플리케이션의 다른 예를 도시하는 구성도.
도 38은, 어플리케이션의 다른 예를 도시하는 구성도.
<도면의 주요 부분에 대한 부호의 설명>
1: 메모리 셀 어레이
2: 비트 제어선 회로
3: 컬럼 디코더
4: 데이터 입출력 버퍼
5: 데이터 입출력 단자
6: 워드선 제어 회로
7: 제어부
11: 컨트롤러

Claims (15)

1셀에 k비트(k는 2 이상의 자연수)의 데이터를 기억하는 복수의 메모리 셀과,
상기 메모리 셀에 데이터를 기입하기 위하여, 외부로부터 공급된 k비트의 데이터를 일시적으로 기억하는 n개(n은 2 이상의 자연수)의 데이터 기억 회로와,
제어 회로
를 포함하는 반도체 기억 장치로서,
상기 제어 회로는, 상기 k비트의 데이터를, 1비트씩, 제1 페이지, 제2 페이지, …제k 페이지로서 선택하고,
제1 데이터 입력시에, h1개(h1≤n)의 데이터 기억 회로에, 외부로부터 제1 페이지, 제2 페이지, …제k 페이지의 데이터를 입력하고,
제2 데이터 입력시에, h2개(h2≤n)의 데이터 기억 회로에, 외부로부터 제1 페이지, 제2 페이지, …제k 페이지의 데이터를 입력하고,
제i 데이터 입력시에, hi개(hi≤n)의 데이터 기억 회로에, 외부로부터 제1 페이지, 제2 페이지, …제k 페이지의 데이터를 입력하고,
상기 n개의 데이터 기억 회로에 기억된 상기 k비트의 데이터에 기초하여, 상기 메모리 셀에 데이터를 기억하는 반도체 기억 장치.
제1항에 있어서,
상기 k비트를 기억하는 데이터 기억 회로는, 복수개의 래치 회로 s와 외부에 접속(couple)된 래치 회로를 갖는 반도체 기억 장치로서,
외부로부터 기입 데이터가 입력될 때, 제1 페이지, 제2 페이지, …제k 페이지 중, 선택된 페이지의 데이터가 상기 래치 회로에 입력되고, 상기 래치 회로의 데이터는, 상기 복수의 래치 회로 s 중 하나에 전송되고, 이 동작이 반복되어 상기 데이터 기억 회로 s에 데이터가 입력되는 반도체 기억 장치.
제1항에 있어서,
상기 hi개는, ECC(Error-Correcting Code) 단위인 반도체 기억 장치.
각각이 k비트(k는 2 이상의 자연수)의 데이터를 기억하는 복수의 메모리 셀과,
상기 메모리 셀로부터 읽어내어진 k비트의 데이터를 일시적으로 기억하는 데이터 기억 회로와,
제어 회로
를 포함하는 반도체 기억 장치로서,
상기 제어 회로는, 읽어내기 동작일 때 n개의 상기 메모리 셀로부터 동시에 데이터를 읽어내어, n개의 상기 데이터 기억 회로에 일시적으로 기억시키고, 상기 k비트 중 1비트씩, 제1 페이지, 제2 페이지, …제k 페이지로서 선택하고, 상기 데이터 기억 회로로부터 외부에 데이터를 출력하고,
상기 제어 회로는, 제1 데이터 출력시, h1개(h1≤n)의 상기 데이터 기억 회로로부터, 제1 페이지, 제2 페이지, …제k 페이지의 데이터를 외부에 출력하고,
제2 데이터 출력시, h2개(h2≤n)의 상기 데이터 기억 회로로부터, 제1 페이지, 제2 페이지, …제k 페이지의 데이터를 외부에 출력하고,
제i 데이터 출력시, hi개(hi≤n)의 상기 데이터 기억 회로로부터, 제1 페이지, 제2 페이지, …제k 페이지의 데이터를 외부에 출력하는 반도체 기억 장치.
제4항에 있어서,
상기 k비트를 기억하는 데이터 기억 회로는, 복수개의 래치 회로 s와 외부에 접속된 래치 회로를 구비하고,
외부에 데이터를 출력할 때, 상기 데이터 기억 회로에 기억된 제1 페이지, 제2 페이지, …제k 페이지의 데이터 중, 선택된 페이지의 데이터는, 상기 외부에 접속된 상기 래치 회로에 전송되고, 외부에 출력되는 반도체 기억 장치.
제4항에 있어서,
상기 hi개는, ECC(Error-Correcting Code) 단위인 반도체 기억 장치.
동일한 워드선에 접속된 n개(n은 2 이상의 자연수)의 메모리 셀을 포함하는 반도체 기억 장치로서,
상기 n개의 메모리 셀 중, m개(m≤n)의 메모리 셀은, 1개의 ECC 단위를 구성하고, 상기 n개의 메모리 셀은, i(=n/m)개의 ECC 그룹을 포함하고, 상기 i개의 ECC 그룹의 각각은, 상기 워드선의 일단부 부근의 컬럼 어드레스를 갖는 메모리 셀과 타단부 부근의 컬럼 어드레스를 갖는 메모리 셀이 각각 균일하게 존재하도록 컬럼 어드레스가 할당되어 있는 반도체 기억 장치.
제7항에 있어서,
상기 i개의 ECC 그룹의 각 h개의 메모리 셀은 비연속의 컬럼 어드레스를 갖고 있는 반도체 기억 장치.
제8항에 있어서,
상기 i개의 ECC 그룹의 각 h개의 메모리 셀은, h개씩 컬럼 어드레스가 스킵 되어 있는 반도체 기억 장치.
제9항에 있어서,
상기 n개의 메모리 셀의 각각은, k비트(k는 2 이상의 자연수)의 데이터를 기억하는 반도체 기억 장치.
제10항에 있어서,
상기 k비트의 데이터의 각각은, 제1 페이지, 제2 페이지, …제k 페이지로서 선택되는 반도체 기억 장치.
제7항에 있어서,
상기 i개의 ECC 그룹의 각 h개의 메모리 셀은, o(o<h)개씩 비연속의 컬럼 어드레스를 갖고 있는 반도체 기억 장치.
제12항에 있어서,
상기 n개의 메모리 셀의 각각은, k비트(k는 2 이상의 자연수)의 데이터를 기억하는 반도체 기억 장치.
제13항에 있어서,
상기 k비트의 데이터의 각각은, 제1 페이지, 제2 페이지, …제k 페이지로서 선택되는 반도체 기억 장치.
k비트(k는 1이상의 자연수)를 기억하는 제1 메모리 셀과, 상기 제1 메모리 셀에 인접하고, 상기 제1 메모리 셀의 기입 후에 기입되는 제2 메모리 셀을 갖는 반도체 기억 장치로서,
상기 제2 메모리 셀에 데이터를 기입하지 않는 경우, 더미 데이터를 상기 제2 메모리 셀에 기입하는 반도체 기억 장치.
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