KR20070112020A - 반도체 메모리 및 반도체 메모리의 동작 방법 - Google Patents

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KR20070112020A
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Abstract

시스템의 코스트를 상승시키지 않고, 반도체 메모리의 동작 효율을 향상한다. 동작 제어 회로는, 인에이블 신호가 활성화 중에 최초의 액세스 커맨드를 받았을 때에 제1 액세스 동작을 행하고, 인에이블 신호가 활성화 중에 다음의 액세스 커맨드를 받았을 때에 제1 액세스 동작보다 짧은 시간에서 메모리 코어에 액세스하는 제2 액세스 동작을 행한다. 이 때문에, 동일한 액세스 단자에서 동일한 액세스 커맨드를 받음으로써 액세스 시간이 서로 다른 2종류의 액세스 동작을 실행할 수 있다. 반도체 메모리를 액세스하는 컨트롤러 등에, 2종류의 동작을 식별하기 위한 전용 단자를 형성할 필요는 없다. 제1 및 제2 액세스 동작을 구분하여 사용함으로써, 반도체 메모리의 동작 효율은 향상한다. 이 결과, 반도체 메모리를 탑재하는 시스템의 코스트를 증가시키지 않고, 반도체 메모리의 동작 효율을 향상할 수 있다.
커맨드 디코더, 페이지 제어 회로, 동작 제어 회로, 어드레스 버퍼, 데이터 입출력 버퍼, 어드레스 제어 회로, 어드레스 래치 회로, 메모리 코어, 데이터 제어 회로

Description

반도체 메모리 및 반도체 메모리의 동작 방법{SEMICONDUCTOR MEMORY AND OPERATING METHOD OF SAME}
도 1은 본 발명의 제1 실시 형태를 도시하는 블록도.
도 2는 도 1에 도시한 페이지 제어 회로 및 어드레스 제어 회로의 상세 내용을 도시하는 블록도.
도 3은 도 1에 도시한 페이지 제어 회로 및 어드레스 제어 회로의 동작을 도시하는 타이밍도.
도 4는 제1 실시 형태의 FCRAM의 동작을 도시하는 상태 천이도.
도 5는 제1 실시 형태의 FCRAM의 기입 액세스 동작을 도시하는 타이밍도.
도 6은 제1 실시 형태의 FCRAM의 판독 액세스 동작을 도시하는 타이밍도.
도 7은 본 발명의 제2 실시 형태를 도시하는 블록도.
도 8은 도 7에 도시한 오토 프리차지 제어 회로 및 프리차지 제어 회로의 상세 내용을 도시하는 블록도.
도 9는 제2 실시 형태의 FCRAM의 기입 액세스 동작을 도시하는 타이밍도.
도 10은 제2 실시 형태의 FCRAM의 판독 액세스 동작을 도시하는 타이밍도.
도 11은 본 발명의 제3 실시 형태를 도시하는 블록도.
도 12는 도 11에 도시한 동작 제어 회로의 상세 내용을 도시하는 블록도.
도 13은 제3 실시 형태의 FCRAM의 액세스 동작을 도시하는 타이밍도.
도 14는 본 발명의 제4 실시 형태를 도시하는 블록도.
[도면의 주요부분에 대한 부호의 설명]
10: 커맨드 디코더
12: 페이지 제어 회로
14: 동작 제어 회로
16, 18: 어드레스 버퍼
20: 데이터 입출력 버퍼
22, 24: 어드레스 제어 회로
26, 28: 어드레스 래치 회로
30: 메모리 코어
32: 데이터 제어 회로
BKa, BKb: 뱅크
특허 문헌 1: 특개 2004-259318호 공보
본 발명은, DRAM의 메모리셀을 가지며, SRAM의 인터페이스를 갖는 반도체 메모리에 관한 것이다.
최근, 의사 SRAM(Pseudo-SRAM)이라고 불리는 반도체 메모리가 개발되어 있다. 의사 SRAM은, DRAM의 메모리셀(다이내믹 메모리셀)을 가지며, 메모리셀의 리프레시 동작을 내부에서 자동적으로 실행함으로써 SRAM으로서 동작한다. 의사 SRAM에 사용되는 다이내믹 메모리셀은, 면적이 작다. 이 때문에, 비트 코스트가 낮아, 대용량의 의사 SRAM을 개발할 수 있다.
의사 SRAM은, SRAM의 인터페이스를 가지고 있고, 액세스 커맨드에 동기하여 어드레스를 한번에 받아, 기입 액세스 동작 및 판독 액세스 동작을 실행한다. 의사 SRAM을 액세스하는 컨트롤러는, 어드레스를 바꿀 때마다 칩 인에이블 신호를 비활성화할 필요가 있다. 따라서, 의사 SRAM은, 어드레스의 일부를 유지한 상태에서, 기입 액세스 동작 또는 판독 액세스 동작을 연속해서 실행할 수 없다. 이 때문에, 특히, 연속하는 어드레스를 이용하여 메모리셀이 순차적으로 액세스되는 경우에, 데이터 전송 레이트는 낮아진다.
한편, 의사 SRAM에서, 연속하는 어드레스를 이용하여 메모리셀이 순차적으로 액세스되는 경우에, 전용의 제어 신호에 응답하여 소위 페이지 동작을 실행하는 의사 SRAM이 제안되어 있다(예를 들면, 특허 문헌 1 참조). 여기에서, 페이지 동작이란, 워드선을 활성화한 상태에서, 컬럼 어드레스만을 변화시켜, 메모리셀에 데이터를 순차 기입하는 동작이거나, 혹은 메모리셀로부터 데이터를 순차 판독하는 동작이다. 페이지 동작을 실행함으로써, 의사 SRAM의 동작 효율은 향상하여, 데이터 전송 레이트는 높아지게 된다.
그러나, 전용의 제어 신호를 이용하여 페이지 동작을 실행하는 경우, 의사 SRAM을 액세스하는 컨트롤러는, 전용의 제어 신호를 출력할 필요가 있다. 이 때문에, 종래의 컨트롤러는 사용할 수 없고, 페이지 동작을 실행 가능한 의사 SRAM을 위해서 전용의 컨트롤러를 개발할 필요가 있다. 이 결과, 반도체 메모리를 탑재하는 시스템의 코스트는 상승한다.
본 발명의 목적은, 시스템의 코스트를 상승시키지 않고, 반도체 메모리의 동작 효율을 향상하는 것이다.
본 발명의 일 형태에서는, 반도체 메모리는, 메모리 코어의 액세스를 허가하는 인에이블 신호를 받고, 메모리 코어의 액세스 동작을 실행하기 위한 액세스 커맨드를 받고, 액세스하는 메모리셀을 나타내는 어드레스를 액세스 커맨드에 대응하여 한번에 받는다. 동작 제어 회로는, 인에이블 신호가 활성화 중에 최초의 액세스 커맨드를 받았을 때에 제1 액세스 동작을 행한다. 동작 제어 회로는, 인에이블 신호가 활성화 중에 다음의 액세스 커맨드를 받았을 때에 제1 액세스 동작보다 메모리 코어에 액세스하는 시간이 짧은 제2 액세스 동작을 행한다. 이 때문에, 동일한 액세스 단자에서 동일한 액세스 커맨드를 받음으로써 액세스 시간이 서로 다른 2종류의 액세스 동작을 실행할 수 있다. 반도체 메모리를 액세스하는 컨트롤러 등에, 2종류의 동작을 식별하기 위한 전용 단자를 형성할 필요는 없다. 즉, 컨트롤러 등의 하드웨어를 변경할 필요는 없다. 제1 및 제2 액세스 동작을 구분하여 사용함으로써, 반도체 메모리의 동작 효율은 향상한다. 이 결과, 반도체 메모리를 탑재하는 시스템의 코스트를 증가시키지 않고, 반도체 메모리의 동작 효율을 향상할 수 있다.
본 발명의 일 형태에서의 바람직한 예에서는, 각 뱅크는, 메모리 코어와, 동작 제어 회로와, 데이터 제어 신호에 따라서 메모리 코어에 데이터를 입출력하는 데이터 입출력 회로를 가지고 있고, 서로 독립적으로 동작한다. 앞서 액세스되는 뱅크의 동작 제어 회로는, 나중에 액세스되는 뱅크의 동작 제어 회로에 의한 데이터 제어 신호의 출력에 응답하여, 데이터 제어 신호의 출력을 정지한다. 이 때문에, 복수의 뱅크가 동시에 동작하는 경우에도, 데이터를 충돌시키지 않고 데이터를 입출력할 수 있다. 복수의 뱅크를 갖는 반도체 메모리에서도, 전용의 단자를 형성하지 않고 반도체 메모리의 동작 효율을 향상할 수 있다.
[발명을 실시하기 위한 최량의 형태]
이하, 본 발명의 실시 형태를 도면을 이용하여 설명한다. 도면에서, 굵은 선으로 나타낸 신호선은, 복수 개로 구성되어 있다. 또한, 굵은 선이 접속되어 있는 블록의 일부는, 복수의 회로로 구성되어 있다. 신호가 전달되는 신호선에는, 신호명과 동일한 부호를 사용한다. 선두에 "/"이 붙어 있는 신호는, 부논리를 나타내고 있다. 말미에 "z"가 붙어 있는 신호는, 정논리를 나타내고 있다. 도면에서의 이중 동그라미는, 외부 단자를 나타내고 있다.
도 1은, 본 발명의 제1 실시 형태를 도시하고 있다. 반도체 메모리 MEM은, 예를 들면, 외부 클럭 CLK에 동기해서 동작하는 클럭 동기식의 FCRAM(Fast Cycle RAM)이다. FCRAM은, DRAM의 메모리셀을 가지며, SRAM의 인터페이스를 갖는 의사 SRAM이다. 메모리 MEM은, 커맨드 디코더(10), 페이지 제어 회로(12), 동작 제어 회로(14), 어드레스 버퍼(16, 18), 데이터 입출력 버퍼(20), 어드레스 제어 회로(22, 24), 어드레스 래치 회로(26, 28), 메모리 코어(30) 및 데이터 제어 회로(32)를 가지고 있다. FCRAM은, 클럭 CLK를 클럭 단자에서 받고, 받은 클럭 CLK를 도시하지 않은 클럭 버퍼를 통해서 각 회로 블록에 공급한다.
특히 도시하고 있지 않지만, FCRAM은, 리프레시 요구를 주기적으로 생성하는 리프레시 타이머와, 리프레시 요구에 응답해서 리프레시 어드레스를 순차적으로 생성하는 어드레스 카운터와, 메모리 코어(30)의 비동작 중(칩 인에이블 신호 /CE의 비활성화 기간)에 리프레시 동작을 실행하기 위한 리프레시 제어 회로를 가지고 있다. 리프레시 제어 회로는, 외부 액세스 요구와 리프레시 요구의 우선순을 결정하는 아비터로서도 동작한다. 메모리셀 MC는, 데이터를 유지하기 위해서, 소정의 기간 내에 리프레시될 필요가 있다. 이 때문에, 칩 인에이블 신호 /CE의 활성화 기간의 최대값이 전기적 사양으로서 미리 설정되어 있다. 본 발명은, 리프레시 동작과는 직접 관계없기 때문에, 리프레시 동작의 상세한 내용에 대해서는 설명을 생략한다.
커맨드 코더(10)는, 칩 인에이블 신호 /CE, 어드레스 밸리드 신호 /ADV, 라이트 인에이블 신호 /WE 및 아웃풋 인에이블 신호 /OE의 논리 레벨에 따라서 인식한 커맨드를, 메모리 코어(30)의 액세스 동작을 실행하기 위한 액세스 커맨드 CMD로서 출력한다. 액세스 커맨드 CMD로서, 기입 액세스 커맨드, 판독 액세스 커맨드 등이 있다. 칩 인에이블 신호 /CE는, 메모리 코어(30)의 액세스를 허가하는 인에 이블 신호이다. 칩 인에이블 단자 /CE는, 인에이블 신호를 받는 인에이블 단자로서 기능한다. 어드레스 밸리드 단자 /ADV, 라이트 인에이블 단자 /WE 및 아웃풋 인에이블 단자 /OE는, 액세스 커맨드를 받는 커맨드 단자로서 기능한다. 이후의 설명에서는, 예를 들면, 칩 인에이블 신호 /CE를 /CE 신호, 라이트 인에이블 신호 /WE를 /WE 신호라고도 칭한다.
페이지 제어 회로(12)는, /CE 신호 및 /ADV 신호가 저레벨로 활성화되어 있을 때에, CLK 신호에 동기해서 페이지 신호 pagez를 고레벨로 활성화하고, 프리차지 신호 prez의 활성화에 동기해서 페이지 신호 pagez를 저레벨로 비활성화한다. 프리차지 신호 prez는, 후술하는 비트선 BL, /BL을 프리차지 전압으로 설정하기 위해서, /CE 신호의 비활성화에 응답해서 활성화되는 신호이다. 따라서, 페이지 신호 pagez는, /CE 신호가 활성화 중인 최초의 액세스 커맨드에 응답해서 고레벨로 활성화되고, /CE 신호의 활성화 중에 고레벨로 유지되어, /CE 신호의 비활성화에 응답해서 저레벨로 비활성화된다. 페이지 신호 pagez는, 후술하는 바와 같이, /CE 신호의 활성화 중에 공급되는 최초의 액세스 커맨드(노멀 액세스 커맨드)와, 2회째 및 그 이후의 액세스 커맨드(페이지 액세스 커맨드)를 식별하기 위해서 사용된다.
동작 제어 회로(14)는, 제1 및 제2 레이턴시 카운터(34, 36), 레이턴시 제어 회로(38) 및 버스트 길이 카운터(40)를 가지고 있다. 제1 레이턴시 카운터(34)는, pagez 신호가 저레벨일 때에 동작하고, 노멀 컬럼 인에이블 신호 clenz 및 노멀 데이터 인에이블 신호 dtenz의 활성화 타이밍(클럭 사이클수)을 결정하기 위한 카운터이다. 제2 레이턴시 카운터(36)는, pagez 신호가 고레벨일 때에 동작하고, 페이 지 컬럼 인에이블 신호 clenpz 및 페이지 데이터 인에이블 신호 dtenpz의 활성화 타이밍(클럭 사이클수)을 결정하기 위한 카운터이다. 레이턴시 카운터(34, 36)는, 버스트 길이 카운터(40)로부터의 버스트 엔드 신호 blendz의 활성화에 동기해서 카운터값을 리세트한다. 카운터값의 리세트에 동기하여, clenz 신호, dtenz 신호, clenpz 신호 및 dtenpz 신호는, 비활성화된다.
레이턴시 제어 회로(38)는, clenz 신호 또는 clenpz 신호의 활성화 중에, 클럭 CLK에 동기해서 컬럼 클럭 신호 clkclz(컬럼 제어 신호, 데이터 제어 신호)를 출력하고, dtenz 신호 및 dtenpz 신호의 활성화 중에, 클럭 CLK에 동기해서 데이터 클럭 신호 clkdtz(데이터 제어 신호)를 출력한다. 버스트 클럭 신호 clkblz는, 컬럼 클럭 신호 clkclz에 동기해서 출력된다.
버스트 길이 카운터(40)는, /CE 신호의 활성화 중에 레이턴시 제어 회로(38)로부터의 clkblz 신호에 동기해서 카운트 동작하고, 미리 설정된 버스트 길이에 대응하는 클럭수를 카운트했을 때에 blendz 신호(펄스 신호)를 출력한다. 버스트 길이 카운터(40)는, 레이턴시 카운터(36)로부터의 blrstz 신호에 동기해서 카운터값을 리세트한다. 여기에서, 버스트 길이는, 1회의 기입 액세스 커맨드에 응답해서 데이터 단자 DQ에서 받는 데이터의 입력 횟수, 및 1회의 판독 액세스 커맨드에 응답해서 데이터 단자 DQ로부터 출력되는 데이터의 출력 횟수이다. 버스트 길이는, 도시하지 않은 컨피규레이션 레지스터의 설정값을 바꿈으로써, 예를 들면, "2", "4", "8" 중 어느 하나로 설정할 수 있다.
어드레스 버퍼(16)는, 로우 어드레스 RAD를 받고, 받은 어드레스 RAD를 어드 레스 래치 회로(26)에 출력한다. 어드레스 버퍼(18)는, 컬럼 어드레스 CAD를 받고, 받은 어드레스 CAD를 어드레스 래치 회로(28)에 출력한다. 이 실시 형태의 FCRAM은, 로우 어드레스 RAD 및 컬럼 어드레스 CAD를, 서로 다른 어드레스 단자 RAD, CAD에서 한번에 받는 어드레스 넌 멀티플렉스 타입의 반도체 메모리이다. 데이터 입출력 버퍼(20)는, 기입 데이터를 데이터 단자 DQ를 통해서 수신하고, 수신한 데이터를 데이터 버스 DB에 출력한다. 또한, 데이터 입출력 버퍼(20)는, 메모리셀 MC로부터의 판독 데이터를 데이터 버스 DB를 통해서 수신하고, 수신한 데이터를 데이터 단자 DQ에 출력한다.
어드레스 제어 회로(22)는, 페이지 신호 pagez가 비활성화되고, /CE 신호 및 /ADV 신호가 활성화되어 있을 때에, CLK 신호에 동기해서 로우 어드레스 래치 신호ralatz(펄스 신호)를 출력한다. 즉, ralatz 신호는, /CE 신호가 활성화된 최초의 액세스 커맨드인 노멀 액세스 커맨드에만 응답해서 출력된다. 어드레스 제어 회로(24)는, /CE 신호 및 /ADV 신호가 저레벨로 활성화되어 있을 때에, CLK 신호에 동기해서 컬럼 어드레스 래치 신호 calatz(펄스 신호)를 출력한다. 즉, calatz 신호는, 액세스 커맨드마다(노멀 액세스 커맨드 및 페이지 액세스 커맨드) 응답해서 출력된다.
어드레스 래치 회로(26)(로우 어드레스 입력 회로)는, 어드레스 버퍼(16)로부터 공급되는 로우 어드레스 RAD를 ralatz 신호에 동기해서 래치하고, 래치한 어드레스를 내부 로우 어드레스 raz로서 로우 디코더 RDEC에 출력한다. 로우 어드레스 RAD는, 워드선 WL을 선택하기 위해서 공급된다. 어드레스 래치 회로(28)(컬럼 어드레스 입력 회로)는, 어드레스 버퍼(18)로부터 공급되는 컬럼 어드레스 CAD를 calatz 신호에 동기해서 래치하고, 래치한 어드레스를 내부 컬럼 어드레스 caz로서 컬럼 디코더 CDEC에 출력한다. 컬럼 어드레스 CAD는, 비트선 BL, /BL을 선택하기 위해서 공급된다.
메모리 코어(30)는, 로우 어드레스 디코더 RDEC, 컬럼 어드레스 디코더 CDEC, 센스 앰프 SA, 컬럼 스위치 CSW, 리드 앰프 RA, 라이트 앰프 WA 및 메모리셀 어레이 ARY를 가지고 있다. 메모리셀 어레이 ARY는, 다이내믹 메모리셀 MC와, 다이내믹 메모리셀 MC에 접속된 워드선 WL 및 비트선쌍 BL, /BL을 가지고 있다. 메모리셀 MC는, 워드선 WL과 비트선쌍 BL, /BL과의 교차 부분에 형성된다.
로우 어드레스 디코더 RDEC는, 워드선 WL 중 어느 하나를 선택하기 위해서, 어드레스 래치 회로(26)로부터의 로우 어드레스 raz를 디코드한다. 컬럼 어드레스 디코더 CDEC는, 데이터 단자 DQ의 비트수에 대응하는 수의 비트선쌍 BL, /BL을 선택하기 위해서, 어드레스 래치 회로(28)로부터의 컬럼 어드레스 caz를 디코드한다. 센스 앰프 SA는, 비트선쌍 BL, /BL에 판독된 데이터 신호의 신호량의 차를 증폭한다. 컬럼 스위치 CSW는, clkclz 신호(펄스 신호)에 동기하고, 컬럼 어드레스 caz에 대응하는 비트선 BL, /BL을 리드 앰프 RA 및 라이트 앰프 WA에 접속한다. 컬럼 스위치 CSW는, clkclz 신호에 따라서 메모리 코어(30)에 데이터를 입출력하는 데이터 입출력 회로로서 동작한다.
리드 앰프 RA는, 판독 액세스 동작시에, 컬럼 스위치 CSW를 통해서 출력되는 상보의 판독 데이터를 증폭한다. 라이트 앰프 WA는, 기입 액세스 동작시에, 데이 터 버스 DB를 통해서 공급되는 상보의 기입 데이터를 증폭하고, 비트선쌍 BL, /BL에 공급한다.
데이터 제어 회로(32)는, 기입 액세스 동작시에, 데이터 단자 DQ에서 순차적으로 받는 기입 데이터를, clkdtz 신호에 동기해서 래치하고, 래치한 데이터를 메모리 코어(30)에 출력한다. 또한, 데이터 제어 회로(32)는, 판독 액세스 동작시에, 메모리 코어(30)로부터 출력되는 판독 데이터를 clkdtz 신호에 동기해서 래치하고, 래치한 데이터를 데이터 버스 DB에 출력한다. 데이터 제어 회로(32)는, clkdtz 신호에 따라서 메모리 코어(30)에 데이터를 입출력하는 데이터 입출력 회로로서 동작한다.
도 2는, 도 1에 도시한 페이지 제어 회로(12) 및 어드레스 제어 회로(22, 24)의 상세 내용을 도시하고 있다. 페이지 제어 회로(12)는, 지연 회로 DLY1, 플립플롭 FF1, CMOS 트랜스퍼 게이트 TG1 및 래치 LT1과, 이들 회로에 접속된 논리 게이트를 가지고 있다. 플립플롭 FF1은, 액세스 커맨드(CLK=고논리 레벨, /ADV, /CE=저논리 레벨)에 동기해서 세트되고, 프리차지 신호 prez를 지연 회로 DLY1에서 지연한 신호에 동기해서 리세트된다. CMOS 트랜스퍼 게이트 TG1은, 클럭 CLK의 저레벨 기간에, 플립플롭 FF1의 출력을 래치 LT1에 전한다. 래치 LT1은, 플립플롭 FF1의 출력을 래치하고, 래치한 논리 레벨을 pagez 신호로서 출력한다.
어드레스 제어 회로(22)는, 클럭 CLK의 상승 엣지에 동기한 마이너스의 펄스 신호를 생성하는 펄스 생성기 PLS1과, 노멀 액세스 커맨드를 검출하는 3입력의 앤드 회로 AND1과, 노멀 액세스 커맨드를 검출했을 때에 마이너스의 펄스 신호에 동 기해서 ralatz 신호를 출력하는 NOR 게이트를 가지고 있다. 어드레스 제어 회로(24)는, 어드레스 제어 회로(22)의 앤드 회로 AND1 대신에 2입력의 앤드 회로 AND2를 가지고 있다. 즉, 어드레스 제어 회로(24)는, 어드레스 제어 회로(22)의 논리로부터 pagez 신호의 논리를 삭제해서 구성되어 있다. 어드레스 제어 회로(24)는, 노멀 액세스 커맨드 및 페이지 액세스 커맨드를 검출했을 때에, 클럭 CLK의 상승 엣지에 동기해서 calatz 신호를 출력한다.
도 3은, 도 1에 도시한 페이지 제어 회로(12) 및 어드레스 제어 회로(22, 24)의 동작을 도시하고 있다. 도 3은, 기입 액세스 동작 및 판독 액세스 동작에 공통하는 동작이다. 우선, 1번째의 클럭 CLK에 동기하고, /CE 신호가 활성화되어, 최초의 액세스 커맨드가 공급된다(도 3의 (a)). 이때, pagez 신호는, 저레벨로 비활성화되어 있기 때문에(도 3의 (b)), 이 커맨드는, 노멀 액세스 커맨드이다. 페이지 제어 회로(12)는, 노멀 액세스 커맨드의 공급에 응답하여, pagez 신호를 활성화한다(도 3의 (c)).
노멀 액세스 커맨드에 의해, 어드레스 제어 회로(22, 24)의 양쪽이 동작하고, ralatz 신호 및 calatz 신호가 약 반 클럭 기간 활성화된다(도 3의 (d, e)). 도 1에 도시한 어드레스 래치 회로(26)는, ralatz 신호에 동기해서 로우 어드레스 RAD(A)를 래치한다(도 3의 (f)). 어드레스 래치 회로(28)는, calatz 신호에 동기해서 컬럼 어드레스 CAD(B)를 래치한다(도 3의 (g)). 그리고, 노멀 기입 액세스 동작 또는 노멀 판독 액세스 동작이 실행된다.
다음으로, 5번째의 클럭 CLK에 동기하여, 2번째의 액세스 커맨드 공급된다 (도 3의 (h)). 이때, pagez 신호는, 고레벨로 활성화되어 있기 때문에, 이 커맨드는, 페이지 액세스 커맨드이다. 따라서, calatz 신호만이 활성화되고, ralatz 신호는 활성화되지 않는다. 그리고, calatz 신호에 동기해서 컬럼 어드레스 CAD(C)가 래치되어(도 3의 (i)), 페이지 기입 액세스 동작 또는 페이지 판독 액세스 동작이 실행된다. 페이지 액세스 커맨드의 공급에 응답해서 로우 어드레스 RAD가 래치되는 것이 방지되기 때문에, 페이지 동작 중에, 로우 어드레스 RAD가 변화되어, FCRAM이 오동작하는 것을 방지할 수 있다.
이 후, 6번째 및 9번째의 클럭 CLK에 동기해서 3번째 및 4번째의 액세스 커맨드가 각각 공급된다(도 3의 (j, k)). pagez 신호는, 고레벨로 활성화되어 있기 때문에, 이 커맨드는, 페이지 액세스 커맨드이다. 이와 같이, /CE 신호의 활성화 중에 연속해서 공급되는 액세스 커맨드는, 최초의 액세스 커맨드를 제외하고 페이지 액세스 커맨드로 인식된다. 이 때문에, calatz 신호만이 활성화되고, calatz 신호에 동기해서 컬럼 어드레스 CAD(D, E)가 각각 래치된다(도 3의 (l, m)).
다음으로, 11번째의 클럭 사이클 중에 /CE 신호가 비활성화된다(도 3의 (n)). /CE 신호의 비활성화에 동기해서 prez 신호가 활성화되고, 프리차지 동작이 실행된다(도 3의 (o)). 도 2에 도시한 페이지 제어 회로(12)는, prez 신호의 활성화에 응답해서 pagez 신호를 비활성화한다(도 3의 (p)). 그리고, FCRAM의 액세스 기간이 종료한다.
이와 같이, FCRAM은, pagez 신호의 비활성화 중에 로우 어드레스 RAD 및 컬럼 어드레스 CAD를 래치해서 노멀 액세스 동작(제1 액세스 동작)을 실행하고, pagez 신호의 활성화 중에 컬럼 어드레스 CAD만을 받아들여 페이지 액세스 동작(제2 액세스 동작)을 실행한다.
제1 액세스 동작에서는, 메모리셀 MC로부터 비트선 BL에 데이터를 판독하기 위해서 액세스 커맨드에 응답해서 워드선 WL을 활성화하는 로우 동작과, 비트선 BL, /BL에 판독된 데이터를 데이터 단자 DQ를 통해서 FCRAM의 외부에 출력하는 컬럼 동작이 연속해서 실행된다. 한편, 제2 액세스 동작에서는, 컬럼 동작만이 실행되어, 소위 페이지 동작이 실행된다. 페이지 동작은, 임의의 워드선 WL을 활성화한 상태에서, 컬럼 어드레스 CAD만을 바꾸어, 이 워드선 WL에 접속된 메모리셀 MC에 대하여 데이터를 연속적으로 입출력하는 동작이다. 페이지 동작을 실행함으로써, FCRAM에 대한 데이터의 전송 레이트를 향상할 수 있기 때문에, FCRAM의 동작 효율은 향상한다.
2개의 액세스 동작은, pagez 신호의 논리 레벨을 모니터함으로써, 동일한 액세스 커맨드를 이용하여 실행 가능하다. 따라서, 2개의 동작 사이클을 실행하기 위해서, FCRAM에 전용의 단자를 형성할 필요는 없다. 전용의 단자를 형성하지 않고, 클럭 동기식의 FCRAM에 페이지 동작 기능을 갖게 할 수 있기 때문에, FCRAM을 액세스하는 컨트롤러에 전용의 단자를 형성할 필요는 없다. 컨트롤러를 새롭게 개발할 필요가 없기 때문에, FCRAM을 탑재하는 시스템의 코스트를 증가시키지 않고, FCRAM의 동작 효율을 향상할 수 있다.
도 4는, 제1 실시 형태의 FCRAM의 동작 상태의 천이를 도시하고 있다. FCRAM은, /CE 신호가 고레벨 H일 때에 스탠바이 상태 STBY로 천이하고 있다. 스탠 바이 상태 STBY 중에, /CE 신호, /ADV 신호, /WE 신호가 저레벨 L로 변화하면, FCRAM은, 노멀 기입 액세스 커맨드(노멀 액세스 커맨드)를 검출하고, 노멀 기입 상태 NWRS로 천이한다(도 4의 (a)). 이때, FCRAM은, 로우 어드레스 RAD 및 컬럼 어드레스 CAD를 수신하고, 노멀 기입 액세스 동작을 실행한다. FCRAM은, 노멀 기입 상태 NWRS 중에, /CE 신호의 고레벨 H를 검출하면, 스탠바이 상태 STBY로 되돌아간다(도 4의 (b)).
노멀 기입 상태 NWRS 중에, /CE 신호, /ADV 신호, /WE 신호가 저레벨 L로 변화하면, FCRAM은, 페이지 기입 액세스 커맨드(페이지 액세스 커맨드)를 검출하고, 페이지 기입 상태 PWRS로 천이한다(도 4의 (c)). 이때, FCRAM은, 컬럼 어드레스 CAD만을 수신하고, 페이지 기입 액세스 동작을 실행한다. FCRAM은, 페이지 기입 상태 PWRS 중에, 페이지 기입 액세스 커맨드를 다시 검출하면, 컬럼 어드레스 CAD만을 수신하고, 페이지 기입 액세스 동작을 실행한다(도 4의 (d)). FCRAM은, 페이지 기입 상태 PWRS 중에, /CE 신호의 고레벨 H를 검출하면, 스탠바이 상태 STBY로 되돌아간다(도 4의 (e)). 노멀 기입 액세스 동작과 페이지 기입 액세스 동작의 상세 내용은, 후술하는 도 5에서 설명한다.
한편, 스탠바이 상태 STBY 중에, /CE 신호, /ADV 신호, /OE 신호가 저레벨 L로 변화하면, FCRAM은, 노멀 판독 액세스 커맨드(노멀 액세스 커맨드)를 검출하고, 노멀 판독 상태 NRDS로 천이한다(도 4의 (f)). 이때, FCRAM은, 로우 어드레스 RAD 및 컬럼 어드레스 CAD를 수신하고, 노멀 판독 액세스 동작을 실행한다. FCRAM은, 노멀 판독 상태 NRDS 중에, /CE 신호의 고레벨 H를 검출하면, 스탠바이 상태 STBY로 되돌아간다(도 4의 (g)).
노멀 판독 상태 NRDS 중에, /CE 신호, /ADV 신호, /OE 신호가 저레벨 L로 변화하면, FCRAM은, 페이지 판독 액세스 커맨드(페이지 액세스 커맨드)를 검출하고, 페이지 판독 상태 PRDS로 천이한다(도 4의 (h)). 이때, FCRAM은, 컬럼 어드레스 CAD만을 수신하고, 페이지 판독 액세스 동작을 실행한다. FCRAM은, 페이지 판독 상태 PRDS 중에, 페이지 판독 액세스 커맨드를 다시 검출하면, 컬럼 어드레스 CAD만을 수신하고, 페이지 판독 액세스 동작을 실행한다(도 4의 (i)). FCRAM은, 페이지 판독 상태 PRDS 중에, /CE 신호의 고레벨 H를 검출하면, 스탠바이 상태 STBY로 되돌아간다(도 4의 (j)). 노멀 판독 액세스 동작과 페이지 판독 액세스 동작의 상세 내용은, 후술하는 도 6에서 설명한다.
도 4에 도시한 바와 같이, 본 발명에서는, 동일한 액세스 커맨드를 받은 경우에도, FCRAM의 상태에 따라서 천이하는 상태가 서로 다르다. 상태 NRDS, PRDS 중 어느 것으로 천이할지, 및 상태 NWRS, PWRS 중 어느 것으로 천이할지는, pagez 신호의 논리 레벨에 따라서 판단된다.
도 5는, 제1 실시 형태의 FCRAM의 기입 액세스 동작을 도시하고 있다. /CE 신호가 11번째의 클럭 사이클 이후도 활성화되는 것을 제외하고, 외부 신호 /CE, /ADV, CAD, RAD(RAD는 도시하지 않음)의 수신 타이밍은, 전술한 도 3과 동일하다. 즉, 이 예에서는, 1번째의 클럭 CLK에 동기해서 노멀 기입 액세스 커맨드 NWR이 공급되고, 5번째, 6번째 및 9번째의 클럭 CLK에 동기해서 페이지 기입 액세스 커맨드 PWR이 공급된다.
노멀 기입 액세스 커맨드 NWR에 응답하는 노멀 기입 액세스 동작은, 워드선 WL의 선택 동작 및 센스 앰프 SA에 의한 증폭 동작이 필요하기 때문에, 기입 액세스 커맨드로부터 기입 데이터 DQ를 받을 때까지의 클럭 사이클수인 기입 레이턴시는 "3(제1 레이턴시)"을 요한다. 한편, 페이지 기입 액세스 커맨드 PWR에 응답하는 페이지 기입 액세스 동작은, 센스 앰프 SA에 래치된 데이터를 입출력하면 되기 때문에, 레이턴시는 "1(제2 레이턴시)"이다. 1회의 기입 액세스 커맨드에 응답해서 데이터 단자 DQ에서 받는 기입 데이터 DQ의 수취 횟수인 버스트 길이는, "2"로 설정되어 있다.
1번째의 클럭 CLK에 동기해서 공급되는 액세스 커맨드는, 노멀 기입 액세스 커맨드 NWR이다(도 5의 (a)). 이 때문에, 도 1에 도시한 노멀 액세스용의 레이턴시 카운터(34)가 동작하고, 페이지 액세스용의 레이턴시 카운터(36)는 동작하지 않는다. 레이턴시 카운터(34)는, 전회의 액세스 동작(기입 액세스 동작 또는 판독 액세스 동작)의 완료시에 blendz 신호에 의해 "0"으로 리세트되어 있다. 레이턴시 카운터(34)는, 노멀 기입 액세스 커맨드 NWR의 수신에 응답해서 클럭 CLK의 카운트 동작을 개시하고, 노멀 기입 레이턴시 NWL에 대응하는 3클럭 후에 노멀 인에이블 신호 clenz, dtenz를 활성화한다(도 5의 (b)).
clenz 신호 및 dtenz 신호의 활성화 중, 클럭 CLK에 동기해서 clkclz 신호 및 clkdtz 신호가 각각 출력된다(도 5의 (c, d)). 생성되는 clkclz 신호 및 clkdtz 신호의 펄스의 수는, 버스트 길이에 대응하는 "2"이다. clkclz 신호 및 clkdtz 신호의 파형으로 나타낸 숫자 "0", "1"은, 버스트 길이 카운터(40)의 카운 터값을 나타내고 있고, 데이터 DQ의 1회째 및 2회째의 취득을 나타내고 있다. clkdtz 신호의 펄스에 동기해서 기입 데이터 DQ가 취득되고, 메모리 코어(30)에 출력된다. clkclz 신호의 펄스에 동기해서 컬럼 스위치 CSW가 온하고, 기입 데이터 DQ는, 메모리셀 MC에 기입된다. 기입 액세스 사이클에서는, 노멀 액세스 동작 및 페이지 액세스 동작 모두, clkclz 신호 및 clkdtz 신호의 출력 타이밍(클럭 사이클)은 서로 동일하다. 단, 컬럼 스위치 CSW는, clkclz 신호를 약간 지연시킨 신호에 동기해서 동작한다. 컬럼 스위치 CSW의 온 타이밍을, 데이터 제어 회로(32)에 의한 기입 데이터 DQ의 래치 타이밍보다 약간 늦춤으로써, 기입 데이터 DQ를 메모리셀 MC에 확실하게 기입할 수 있다.
2번째의 clkclz 신호의 펄스가 출력된 후, 버스트 길이에 대응하는 수의 데이터를 받은 것을 나타내는 blendz 신호가 출력된다(도 5의 (e)). 레이턴시 카운터(34)는, blendz 신호에 동기해서 카운터값을 리세트하고, clenz 신호 및 dtenz 신호를 비활성화한다(도 5의 (f)). 이에 의해, clkclz 신호 및 clkdtz 신호의 출력이 금지되고, 노멀 기입 액세스 커맨드 NWR에 대응하는 데이터의 기입 액세스 동작이 완료한다.
5번째의 클럭 CLK에 동기해서 공급되는 액세스 커맨드는, 페이지 기입 액세스 커맨드 PWR이다(도 5의 (g)). 이 때문에, 도 1에 도시한 페이지 액세스용의 레이턴시 카운터(36)가 동작하고, 노멀 액세스용의 레이턴시 카운터(34)는 동작하지 않는다. 레이턴시 카운터(36)는, 노멀 기입 액세스 동작시에 출력된 blendz 신호에 의해 "0"으로 리세트되어 있다. 레이턴시 카운터(36)는, 페이지 기입 액세스 커맨드 PWR의 수신에 응답해서 클럭 CLK의 카운트 동작을 개시하고, 페이지 기입 레이턴시 PWL에 대응하는 1클럭 후에 페이지 인에이블 신호 clenpz, dtenpz 신호를 활성화한다(도 5의 (h)). 또한, 페이지 기입 액세스 동작을 개시하기 전에, 페이지 기입 액세스 커맨드 PWR의 수신에 응답해서 blrstz 신호가 활성화되고(도 5의 (i)), 버스트 길이 카운터(40)의 카운터값이 "0"으로 리세트된다.
clenpz 신호 및 dtenpz 신호의 활성화 중, 클럭 CLK에 동기해서 clkclz 신호 및 clkdtz 신호가 각각 출력되고, 페이지 기입 액세스 동작이 실행된다. 단, 이 예에서는, 6번째의 클럭 CLK에 동기해서 다음 페이지 기입 액세스 커맨드 PWR이 공급된다(도 5의 (j)). clenpz 신호 및 dtenpz 신호가 이미 활성화되어 있기 때문에, 레이턴시 카운터(36)는, blendz 신호가 출력될 때까지, clenpz 신호 및 dtenpz 신호의 활성화 상태를 유지한다(도 5의 (k)). 페이지 기입 액세스 커맨드 PWR의 수신에 응답해서 blrstz 신호가 활성화되기 때문에, 버스트 길이 카운터(40)의 카운터값이"0"으로 리세트된다(도 5의 (l)). 이에 의해, 5번째의 클럭 CLK에 대응하는 기입 액세스 동작은, 기입 데이터 DQ를 메모리 코어(30)에 1회 기입한 후 중단된다. 버스트 길이 카운터(40)의 카운터값은 "1"로 되지 않기 때문에, blendz 신호는 활성화되지 않는다(도 5의 (m)).
6번째의 클럭 CLK에 대응하는 페이지 기입 액세스 커맨드 PWR에 응답하여, clkclz 신호 및 clkdtz 신호가 2회 활성화되고(도 5의 (n)), 기입 데이터 DQ는, 메모리셀 MC에 기입된다. 이후, 9번째의 클럭 CLK에 대응하는 페이지 기입 액세스 동작이, 전술한 페이지 기입 액세스 동작과 마찬가지로 실행된다.
도 6은, 제1 실시 형태의 FCRAM의 판독 액세스 동작을 도시하고 있다. /CE 신호가 11번째의 클럭 사이클 이후에도 활성화되는 것을 제외하고, 외부 신호 /CE, /ADV, CAD, RAD(RAD는 도시하지 않음)의 수신 타이밍은, 전술한 도 3과 동일하다. 즉, 이 예에서는, 1번째의 클럭 CLK에 동기해서 노멀 판독 액세스 커맨드 NRD가 공급되고, 5번째, 6번째 및 9번째의 클럭 CLK에 동기해서 페이지 판독 액세스 커맨드 PRD가 공급된다.
도 5에서 설명한 기입 액세스 동작과 마찬가지로, 노멀 판독 액세스 커맨드 NRD에 응답하는 노멀 판독 액세스 동작에서는, 판독 액세스 커맨드로부터 판독 데이터 DQ를 출력할 때까지의 클럭 사이클수인 판독 레이턴시는 "4(제1 레이턴시)"를 요한다. 페이지 판독 액세스 커맨드 PRD에 응답하는 페이지 판독 액세스 동작은, 레이턴시가 "2(제2 레이턴시)"이다. 1회의 판독 액세스 커맨드에 응답해서 데이터 단자 DQ로부터 출력되는 판독 데이터 DQ의 출력 횟수인 버스트 길이는, "2"로 설정되어 있다. 도 5와 동일한 동작에 대해서는, 상세한 설명을 생략한다.
1번째의 클럭 CLK에 대응하는 노멀 판독 액세스 커맨드 NRD에 응답하여, 레이턴시 카운터(34)는, 노멀 판독 레이턴시 NRL(="4")보다 "2" 적은 2클럭 후에 노멀 인에이블 신호 clenz를 활성화하고, 노멀 판독 레이턴시 NRL보다 "1" 적은 3클럭 후에 노멀 인에이블 신호 dtenz를 활성화한다(도 6의 (a, b)). 즉, clenz 신호 및 dtenz 신호는, 노멀 판독 레이턴시 NRL에 대응해서 미리 설정된 클럭수 후에 활성화된다.
clenz 신호의 활성화 중에, clkclz 신호가 클럭 CLK에 동기해서 출력된다(도 6의 (c)). clkclz 신호에 동기하여, 컬럼 스위치 CSW가 온하고, 센스 앰프 SA에 래치된 판독 데이터가 데이터 제어 회로(32)에 출력된다. 마찬가지로, dtenz 신호의 활성화 중에, clkdtz 신호가 클럭 CLK에 동기해서 출력된다(도 6의 (d)). 그리고, clkdtz 신호에 동기하여, 판독 데이터가 데이터 제어 회로(32), 데이터 출력 버퍼(20)를 통해서 데이터 단자 DQ로부터 출력된다(도 6의 (e)).
2번째의 clkclz 신호의 펄스가 출력된 후, blendz 신호가 출력된다(도 6의 (f)). clenz 신호는, blendz 신호에 동기해서 비활성화된다(도 6의 (g)). dtenz 신호는, blendz 신호의 출력으로부터 1클럭 후에 비활성화된다(도 6의 (h)). 이에 의해, clenz 신호 및 dtenz 신호는, 버스트 길이에 대응하는 2클럭 사이클 동안 각각 활성화된다.
5번째의 클럭 CLK에 대응하는 페이지 판독 액세스 커맨드 PRD에 응답해서, 레이턴시 카운터(36)는, 페이지 판독 레이턴시 PRL(="2")보다 "2" 적은 0클럭 후에 페이지 인에이블 신호 clenpz를 활성화하고, 노멀 판독 레이턴시 NRL보다 "1" 적은 1클럭 후에 페이지 인에이블 신호 dtenpz를 활성화한다(도 6의 (i, j)). 즉, clenpz 신호 및 dtenpz 신호는, 페이지 판독 레이턴시 PRL에 대응해서 미리 설정된 클럭수 후에 활성화된다. 또한, 페이지 판독 액세스 동작을 개시하기 전에, 페이지 판독 액세스 커맨드 PRD의 수신에 응답해서 blrstz 신호가 활성화되고(도 6의 (k)), 버스트 길이 카운터(40)의 카운터값이 "0"으로 리세트된다.
clkclz 신호 및 clkdtz 신호의 출력 및 이에 수반하는 페이지 판독 액세스 동작은, 6번째의 클럭 CLK에 대응하는 페이지 판독 액세스 커맨드 PRD에 의해 중단 되는 것을 제외하고, 노멀 판독 액세스 동작과 동일하다. 페이지 판독 액세스 커맨드 PRD의 수신에 응답해서 blrstz 신호가 활성화되고, 버스트 길이 카운터(40)의 카운터값이 "0"으로 리세트된다(도 6의 (l)).
6번째의 클럭 CLK에 대응하는 페이지 판독 액세스 커맨드 PRD에 응답해서, 레이턴시 카운터(36)는, blendz 신호가 출력될 때까지, clenpz 신호의 활성화 상태를 유지하고, blendz 신호의 출력으로부터 1클럭 후까지, dtenpz 신호의 활성화 상태를 유지한다(도 6의 (m, n)). 그리고, clenpz 신호 및 dtenpz 신호의 활성화 중에 clkclz 신호 및 clkdtz 신호가 각각 2회 출력되고(도 6의 (o, p)), 전술한 바와 마찬가지로 판독 데이터가 데이터 단자 DQ로부터 출력된다(도 6의 (q)). 이 후, 9번째의 클럭 CLK에 대응하는 페이지 판독 액세스 동작이, 전술한 페이지 판독 액세스 동작과 마찬가지로 실행된다.
도 5 및 도 6에 도시한 바와 같이, 노멀 기입 레이턴시 NWL(=3)과 노멀 판독 레이턴시 NRD(=4)는, 서로 다르며, 페이지 기입 레이턴시 PWL(=1)과 페이지 판독 레이턴시 PRD(=2)는, 서로 다르다. 이 때문에, clenz 신호가 활성화할 때까지의 클럭 사이클수는, 기입 액세스 동작과 판독 액세스 동작에서 서로 다르다. 또한, clenpz 신호가 활성화할 때까지의 클럭 사이클수는, 기입 액세스 동작과 판독 액세스 동작에서 서로 다르다. 또한, 판독 액세스 동작에서, clenz 신호 및 dtenz 신호가 활성화할 때까지의 클럭 사이클수는 서로 다르며, clenpz 신호 및 dtenpz 신호가 활성화할 때까지의 클럭 사이클수는 서로 다르다.
이상, 제1 실시 형태에서는, 전용의 단자를 이용하지 않고, 동일한 액세스 커맨드를 이용하여 레이턴시가 많은 로우 동작과 레이턴시가 적은 컬럼 동작(페이지 동작)을 선택적으로 실행할 수 있다. 전용의 단자를 형성하지 않고 페이지 동작을 실행 가능하게 할 수 있기 때문에, FCRAM에 대한 데이터의 전송 레이트를 향상할 수 있다. 이 결과, FCRAM을 탑재하는 시스템의 코스트를 증가시키지 않고, FCRAM의 동작 효율을 향상할 수 있다.
페이지 제어 회로(12)에 의해 노멀 액세스 커맨드 NWR, NRD에 응답해서 pagez 신호를 활성화하고, 레이턴시 카운터(34, 36)의 한쪽을 pagez 신호의 논리 레벨에 따라서 선택적으로 동작시켜, 레이턴시 카운터(34, 36)로부터 출력되는 노멀 인에이블 신호 clenz, dtenz 및 페이지 인에이블 신호 clenpz, dtenpz 신호를 이용하여 레이턴시 제어 회로(38)에 의해 clkclz 신호 및 clkdtz 신호를 생성함으로써, 간이한 회로에 의해 제1 및 제2 액세스 동작을 절환할 수 있다. 따라서, 이미 개발된 FCRAM에 작은 변경을 가함으로써, 본 발명의 FCRAM을 실현할 수 있어, FCRAM의 설계 기간을 단축할 수 있다.
pagez 신호를 받아 동작하는 어드레스 제어 회로(22)는, 노멀 액세스 커맨드 NWR, NRD에만 응답해서 로우 어드레스 RAD를 래치하기 위한 ralatz 신호를 출력한다. 바꿔 말하면, 페이지 액세스 커맨드 PWR, PRD가 공급될 때에, ralatz 신호는 출력되지 않고, 로우 어드레스 RAD는 래치되지 않는다. 따라서, 페이지 동작 중에, 로우 어드레스 RAD가 변화하여, FCRAM이 오동작하는 것을 방지할 수 있다.
도 7은, 본 발명의 제2 실시 형태를 도시하고 있다. 제1 실시 형태에서 설명한 요소와 동일한 요소에 대해서는, 동일한 부호를 붙이고, 이들에 대해서는, 상 세한 설명을 생략한다. 이 실시 형태에서는, 제1 실시 형태의 FCRAM에 오토 프리차지를 갖는 기입 액세스 커맨드 및 판독 액세스 커맨드를 외부로부터 받는 기능을 부가하여 구성되어 있다. 이 때문에, FCRAM은, 프리차지 단자 /PRE를 가지고 있다. 또한, 제1 실시 형태의 동작 제어 회로(14) 대신에 동작 제어 회로(14A)가 형성되어 있다. 그 밖의 구성은, 제1 실시 형태와 동일하다.
동작 제어 회로(14A)는, 제1 실시 형태의 동작 제어 회로(14)에 오토 프리차지 제어 회로(42), 컬럼 카운터(44) 및 프리차지 제어 회로(46)를 부가하여 구성되어 있다. 오토 프리차지 제어 회로(42)는, 오토 프리차지 커맨드를 받았을 때에, 직전의 액세스 동작이 종료한 후에 오토 프리차지 신호 aprez를 활성화한다. 오토 프리차지 커맨드는, 페이지 액세스 커맨드와 함께 저레벨의 오토 프리차지 신호 /PRE를 프리차지 단자 /PRE에서 받았을 때에 인식된다. aprez 신호의 활성화 타이밍은, 직전에 기입 액세스 동작이 실행될 때, 직전에 판독 액세스 동작이 실행될 때에 서로 다르다.
컬럼 카운터(44)는 액세스 커맨드마다 버스트 길이에 대응하는 수의 clkclz 신호의 펄스를 카운트하고, 최후의 버스트 동작에 대응하는 clkclz 신호에 동기해서 컬럼 엔드 신호 clendz를 출력한다. 구체적으로는, clendz 신호는, 최후의 버스트 동작의 1개 전의 clkclz 신호의 하강 엣지에 동기해서 1클럭 기간 활성화된다. 프리차지 제어 회로(46)는, clendz 신호 및 aprez 신호가 활성화되어 있을 때에, clkclz 신호에 동기해서 prez 신호를 출력한다.
도 8은, 도 7에 도시한 오토 프리차지 제어 회로(42) 및 프리차지 제어 회 로(46)의 상세를 도시하고 있다. 오토 프리차지 제어 회로(42)는, 지연 회로 DLY3, 플립플롭 FF2 및 카운터 COUNT와, 이들 회로에 접속된 논리 게이트를 가지고 있다. 플립플롭 FF2는, 오토 프리차지 커맨드(CLK=고논리 레벨, /PRE, /ADV, /CE=저논리 레벨)에 동기해서 세트되고, 프리차지 신호 prez를 지연 회로 DLY2에서 지연한 신호에 동기해서 리세트된다. 카운터 COUNT는, 플립플롭 FF2의 세트에 응답해서 소정의 클럭수를 카운트하고, 카운트 후에 aprez 신호를 활성화하기 위한 신호를 출력한다. 소정의 클럭수는, 직전에 기입 액세스 동작이 실행될 때, 직전에 판독 액세스 동작이 실행될 때에 서로 다르다. 이 때문에, 카운터 COUNT는, 기입 액세스 동작과 판독 액세스 동작을 /WE 신호에 의해 식별하고, 카운트하는 클럭수를 결정한다.
프리차지 제어 회로(46)는, /CE 신호의 상승 엣지에 동기한 마이너스의 펄스 신호를 생성하는 펄스 생성기 PLS2와, clendz 신호, aprez 신호 및 clkclz 신호의 활성화를 검출하는 NAND 게이트 NA1과, 펄스 생성기 PLS2의 출력과 NAND 게이트 NA1의 출력의 OR 논리를 연산하는 NAND 게이트 NA2(부논리의 OR 게이트)를 가지고 있다. prez 신호는, /CE 신호의 상승 엣지 또는 오토 프리차지 커맨드에 동기해서 출력된다.
도 9는, 제2 실시 형태의 FCRAM의 기입 액세스 동작을 도시하고 있다. 이 예에서는, 1번째의 클럭 CLK에 동기해서 노멀 기입 액세스 커맨드 NWR이 공급되고, 5번째의 클럭 CLK에 동기해서 페이지 기입 액세스 커맨드 PWR이 공급되고, 7번째의 클럭 CLK에 동기해서 오토 프리차지 커맨드 APRE를 포함하는 페이지 기입 액세스 커맨드 PWR이 공급되고, 12번째의 클럭 CLK에 동기해서 노멀 기입 액세스 커맨드 NWR이 다시 공급된다. FCRAM의 기본적인 동작은, 제1 실시 형태와 마찬가지이다. 즉, 버스트 길이는 "2"이며, 노멀 기입 레이턴시 NWL 및 페이지 기입 레이턴시 PWL은, 각각 "3", "1"이다. 전술한 도 5와 동일한 동작에 대해서는, 상세한 설명을 생략한다.
7번째의 클럭 CLK에 동기해서 오토 프리차지 커맨드 APRE가 공급되면, 5번째의 클럭 CLK에 대응하는 메모리 코어(30)의 페이지 기입 액세스 동작이 완료한 후에, aprez 신호가 활성화된다(도 9의 (a)). 여기서, 메모리 코어(30)의 페이지 기입 액세스 동작은, 2번째의 clkclz 신호가 활성화되는 7번째의 클럭 사이클에서 완료한다. 이 때문에, aprez 신호는, 8번째의 클럭 CLK에 동기해서 활성화된다. 그리고, 최후의 clkclz 신호에 동기해서 prez 신호가 활성화되고(도 9의 (b)), 프리차지 동작이 실행된다. prez 신호의 활성화에 동기해서 pagez 신호가 비활성화되고, 페이지 기입 액세스 동작이 완료된다(도 9의 (c)). 12번째의 클럭 CLK에 동기해서 공급되는 기입 액세스 커맨드는, pagez 신호가 저레벨이기 때문에, 노멀 기입 액세스 커맨드 NWR이라고 인식된다(도 9의 (d)). 오토 프리차지 기능이 없는 경우, /CE 신호의 파형에 파선으로 나타낸 바와 같이, 11번째의 클럭 CLK에 동기해서 /CE 신호를 일단 비활성화할 필요가 있다(도 9의 (e)).
이와 같이, 본 실시 형태에서는, 오토 프리차지 커맨드 APRE를 이용함으로써, /CE 신호를 비활성화하지 않고 프리차지 동작을 실행할 수 있다. 오토 프리차지 기능이 없는 경우, 도면의 /CE 신호의 파형에 파선으로 나타낸 바와 같이, 10번 째의 클럭 CLK에 동기해서 /CE 신호를 일단 비활성화할 필요가 있다. 이 경우, 프리차지 동작이 늦어져, 다음의 액세스 커맨드의 공급이 늦어지게 된다.
도 10은, 제2 실시 형태의 FCRAM의 판독 액세스 동작을 도시하고 있다. 이 예에서는, 1번째의 클럭 CLK에 동기해서 노멀 판독 액세스 커맨드 NRD가 공급되고, 5번째의 클럭 CLK에 동기해서 페이지 판독 액세스 커맨드 PRD가 공급되고, 7번째의 클럭 CLK에 동기해서 오토 프리차지 커맨드 APRE를 포함하는 페이지 판독 액세스 커맨드 PRD가 공급되고, 12번째의 클럭 CLK에 동기해서 노멀 판독 액세스 커맨드 NRD가 다시 공급된다. FCRAM의 기본적인 동작은, 제1 실시 형태와 마찬가지이다. 즉, 버스트 길이는 "2"이며, 노멀 판독 레이턴시 NRL 및 페이지 판독 레이턴시 PRL은, 각각 "4", 2"이다. 전술한 도 6 및 도 9와 동일한 동작에 대해서는, 상세한 설명을 생략한다.
판독 액세스 동작에서는, 오토 프리차지 커맨드 APRE를 받았을 때에, 직전의 페이지 판독 액세스 커맨드 PRD에 대응하는 메모리 코어(30)의 페이지 판독 액세스 동작은, 완료되어 있다. 구체적으로는, 메모리 코어(30)의 페이지 판독 액세스 동작은, 2번째의 clkclz 신호가 활성화되는 6번째의 클럭 사이클에서 완료한다. 이 때문에, aprez 신호는, 오토 프리차지 커맨드 APRE를 받은 클럭 CLK에 동기해서 활성화된다(도 10의 (a)). 이 후, 도 9와 마찬가지로, 최후의 clkclz 신호에 동기해서 prez 신호가 활성화되어(도 10의 (b)), 프리차지 동작이 실행된다. 판독 액세스 동작에서도, 오토 프리차지 커맨드 APRE를 이용함으로써, /CE 신호를 비활성화하지 않고 프리차지 동작을 실행할 수 있다. 도 9와 마찬가지로, 오토 프리차지 기능이 없는 경우, /CE 신호의 파형에 파선으로 나타낸 바와 같이, 11번째의 클럭 CLK에 동기해서 /CE 신호를 일단 비활성화할 필요가 있다(도 10의 (c)).
이상, 제2 실시 형태에서도, 전술한 제1 실시 형태와 마찬가지의 효과를 얻을 수 있다. 또한, 이 실시 형태에서는, /CE 신호를 비활성화하지 않고 프리차지 동작을 실행할 수 있기 때문에, 프리차지 동작을 컬럼 동작의 완료 후 곧바로 실행할 수 있다. 이 결과, 다음의 액세스 커맨드에 응답하는 액세스 동작을 빨리 개시할 수 있어, 데이터 전송 레이트를 향상할 수 있다.
도 11은, 본 발명의 제3 실시 형태를 도시하고 있다. 제1 실시 형태에서 설명한 요소와 동일한 요소에 대해서는, 동일한 부호를 붙이고, 이들에 대해서는, 상세한 설명을 생략한다. 이 실시 형태에서는, FCRAM은, 뱅크 어드레스 BAD를 받는 뱅크 어드레스 단자 BAD와, 뱅크 어드레스 BAD를 받는 어드레스 버퍼(48)를 가지고 있다. 또한, FCRAM은, 서로 독립적으로 동작 가능한 2개의 뱅크 BKa, BKb를 가지고 있다. 그 밖의 구성은, 제1 실시 형태와 동일하다.
각 뱅크 BKa, BKb는, 제1 실시 형태의 동작 제어 회로(14) 대신에 동작 제어 회로(14B)를 가지고 있다. 동작 제어 회로(14B)는, 제1 실시 형태의 레이턴시 제어 회로(38) 대신에 레이턴시 제어 회로(38B)를 가지고 있다. 각 뱅크 BKa, BKb의 그 밖의 구성은, 제1 실시 형태와 동일하다. 도 11에서는, 뱅크 BKa의 동작 제어 회로(14B)의 제어 신호의 말미에 "a"을 붙이고, 뱅크 BKb의 동작 제어 회로(14B)의 제어 신호의 말미에 "b"을 붙이고 있다.
도 12는, 도 11에 도시한 동작 제어 회로(14B)의 상세를 도시하고 있다. 뱅 크 BKa의 레이턴시 제어 회로(38B)는, 뱅크 BKb의 동작 제어 회로(14B)로부터 출력되는 clenzb 신호, dtenzb 신호, clecpzb 신호 및 dtenpzb 신호를 받고, 뱅크 BKb가 데이터 DQ를 입력 또는 출력할 때에, clenza 신호 및 dtenza 신호의 출력을 금지한다. 마찬가지로, 뱅크 BKb의 레이턴시 제어 회로(38B)는, 뱅크 BKa의 동작 제어 회로(14A)로부터 출력되는 clenza 신호, dtenza 신호, clecpza 신호 및 dtenpza신호를 받고, 뱅크 BKa가 데이터 DQ를 입력 또는 출력할 때에, clenzb 신호 및 dtenzb 신호의 출력을 금지한다. 이에 의해, 뱅크 BKa, BKb가 동시에 동작하는 경우에도, 데이터 DQ가 충돌하는 것을 방지할 수 있다. 즉, 도 12에 도시한 회로 구성에 의해, 소위 뱅크 인터리브 동작을 실현할 수 있다.
도 13은, 제3 실시 형태의 FCRAM의 액세스 동작을 도시하고 있다. FCRAM의 기본적인 동작은, 제1 실시 형태와 마찬가지이다. 즉, 버스트 길이는 "2"이며, 노멀 기입 레이턴시 NWL 및 페이지 기입 레이턴시 PWL은, 각각 "3", "1"이다. 노멀 판독 레이턴시 NRL 및 페이지 판독 레이턴시 PRL은, 각각 "4", "2"이다. 제1 실시 형태와 동일한 동작에 대해서는, 상세한 설명을 생략한다.
이 실시 형태에서는, FCRAM은, 노멀 액세스 커맨드 NWD(또는 NRD) 및 페이지 액세스 커맨드 PWD(또는 PRD)와 함께, 뱅크 어드레스 BAD를 받아 동작한다. 5번째 및 6번째의 클럭 CLK에 동기해서 컬럼 어드레스 CAD가 서로 다른 페이지 액세스 커맨드가 연속해서 공급된 경우(도 13의 (a)), 도 12에 도시한 레이턴시 제어 회로(38B)의 제어에 의해, 이후부터 공급된 페이지 액세스 커맨드에 대응하는 데이터 DQ가 우선적으로 입력(또는 출력)된다. 바꾸어 말하면, 앞서 액세스되는 뱅크 BKa 의 동작 제어 회로(14B)는, 이후에 액세스되는 뱅크 BKb의 동작 제어 회로(14B)에 의한 clenzb 신호 및 dtenzb 신호(데이터 제어 신호)의 출력에 응답하여, clenza 신호 및 dtenza 신호(데이터 제어 신호)의 출력을 정지한다. 이 때문에 버스트 동작에서, 뱅크 BKa의 최초의 데이터 DQ는 입력(또는 출력)되지만(도 13의 (b , c)), 2번째의 데이터 DQ는, 입력(또는 출력)되지 않는다. 2번째의 데이터 DQ 대신에 이후부터 공급된 페이지 액세스 커맨드에 대응하는 데이터 DQ가 입력(또는 출력)된다(도 13의 (d, e)).
이상, 제3 실시 형태에서도, 전술한 제1 실시 형태와 마찬가지의 효과를 얻을 수 있다. 또한, 이 실시 형태에서는, 복수의 뱅크 BKa, BKb가 동시에 동작하는 경우에도, 데이터를 충돌시키지 않고 데이터 단자 DQ를 통해서 데이터를 입출력할 수 있다. 복수의 뱅크 BKa, BKb를 갖는 FCRAM에서도, 전용의 단자를 형성하지 않고 동작 효율을 향상할 수 있다.
도 14는, 본 발명의 제4 실시 형태를 도시하고 있다. 전술한 실시 형태에서 설명한 요소와 동일한 요소에 대해서는, 동일한 부호를 붙이고, 이들에 대해서는, 상세한 설명을 생략한다. 이 실시 형태에서는, 각 뱅크 BKa, BKb의 동작 제어 회로(14C)는, 제2 실시 형태와 마찬가지로, 오토 프리차지 제어 회로(42), 컬럼 카운터(44) 및 프리차지 제어 회로(46)를 가지고 있다. FCRAM은, 오토 프리차지 신호 /PRE(오토 프리차지 커맨드 APRE)를 받는 프리차지 단자 /PRE를 가지고 있다. 그 밖의 구성은, 제3 실시 형태와 동일하다.
이 실시 형태에서는, 오토 프리차지 커맨드 APRE는, 뱅크 어드레스 BAD와 함 께 공급된다. 이 때문에, 뱅크 어드레스 BAD에서 선택되는 뱅크 BKa, BKb 중 어느 하나의 동작 제어 회로(14C)만이, 오토 프리차지 커맨드에 응답해서 프리차지 신호 prez를 활성화한다. 즉, 프리차지 동작은, 뱅크 BKa, BKb마다 독립적으로 실행된다. 이에 대하여, /CE 신호의 비활성화에 의해 프리차지 동작을 실행하는 경우, 모든 뱅크 BKa, BKb에서 프리차지 동작이 동시에 실행되게 된다.
이상, 제4 실시 형태에서도, 전술한 제1 및 제3 실시 형태와 마찬가지의 효과를 얻을 수 있다. 또한, 이 실시 형태에서는, 오토 프리차지 신호 /PRE와 뱅크 어드레스 BAD에 의해, 뱅크 BKa, BKb 중 한쪽의 액세스 동작을 실행 중에, 뱅크 BKa, BKb의 다른 쪽만 프리차지 동작을 실행할 수 있다. 프리차지 동작을 뱅크 BKa, BKb에서 독립해서 실행할 수 있기 때문에, 액세스 동작을 효율적으로 실행할 수 있어, 데이터 전송 레이트를 향상할 수 있다. 즉, FCRAM의 액세스 동작 효율을 향상할 수 있다.
또한, 전술한 실시 형태에서는, 본 발명을 FCRAM에 적용하는 예에 대해서 설명했다. 본 발명은 이러한 실시 형태에 한정되는 것은 아니다. 예를 들면, 본 발명을, 클럭 동기식의 의사 SRAM에 적용하여도 된다.
전술한 제2 실시 형태에서는, 페이지 액세스 커맨드 PWR, PRD와 함께 오토 프리차지 커맨드 APRE를 공급하는 예에 대해서 설명했다. 본 발명은 이러한 실시 형태에 한정되는 것은 아니다. 예를 들면, 노멀 액세스 커맨드 NWR, NRD와 함께, 오토 프리차지 커맨드 APRE를 공급하고, 노멀 액세스 동작 후에 프리차지 동작을 자동적으로 실행하여도 된다.
전술한 제3 및 제4 실시 형태에서는, 본 발명을 2개의 뱅크 BKa, BKb를 갖는 FCRAM에 적용하는 예에 대해서 설명했다. 본 발명은 이러한 실시 형태에 한정되는 것은 아니다. 예를 들면, 본 발명을 4개 이상의 뱅크를 갖는 FCRAM에 적용하여도 된다.
이상의 실시 형태에서 설명한 발명을 정리하고, 부기로서 개시한다.
(부기 1)
메모리셀과, 메모리셀에 접속된 워드선 및 비트선을 갖는 메모리 코어와, 상기 메모리 코어의 액세스를 허가하는 인에이블 신호를 받는 인에이블 단자와, 상기 메모리 코어의 액세스 동작을 실행하기 위한 액세스 커맨드를 받는 커맨드 단자와, 액세스하는 메모리셀을 나타내는 어드레스를, 상기 액세스 커맨드에 대응해서 한번에 받는 어드레스 단자와, 상기 인에이블 신호가 활성화 중에, 최초의 액세스 커맨드를 받았을 때에 제1 액세스 동작을 행하고, 다음의 액세스 커맨드를 받았을 때에 제1 액세스 동작보다 짧은 시간에서 상기 메모리 코어에 액세스하는 제2 액세스 동작을 행하는 동작 제어 회로를 구비하는 것을 특징으로 하는 반도체 메모리.
(부기 2)
부기 1에 기재된 반도체 메모리에 있어서, 클럭을 받는 클럭 단자를 구비하고, 상기 동작 제어 회로는, 상기 제1 액세스 동작에서는 상기 액세스 커맨드의 수신으로부터 데이터를 입출력할 때까지의 클럭수인 레이턴시를 제1 레이턴시로 설정하고, 상기 제2 액세스 동작에서는 상기 레이턴시를 상기 제1 레이턴시보다 적은 제2 레이턴시로 설정하는 것을 특징으로 하는 반도체 메모리.
(부기 3)
부기 2에 기재된 반도체 메모리에 있어서, 데이터 제어 신호에 따라서 상기 메모리 코어에 데이터를 입출력하는 데이터 입출력 회로를 구비하고, 상기 동작 제어 회로는, 상기 제1 액세스 동작에서는 상기 제1 레이턴시에 대응해서 상기 데이터 제어 신호를 생성하고, 상기 제2 액세스 동작에서는 상기 제2 레이턴시에 대응해서 상기 데이터 제어 신호를 생성하는 것을 특징으로 하는 반도체 메모리.
(부기 4)
부기 3에 기재된 반도체 메모리에 있어서, 상기 동작 제어 회로는, 상기 최초의 액세스 커맨드를 받았을 때에, 제1 레이턴시에 대응하는 클럭수를 카운트하고, 카운트 후에 노멀 인에이블 신호를 활성화하는 제1 레이턴시 카운터와, 상기 다음의 액세스 커맨드를 받았을 때에, 제2 레이턴시에 대응하는 클럭수를 카운트하고, 카운트 후에 페이지 인에이블 신호를 활성화하는 제2 레이턴시 카운터과, 상기 노멀 인에이블 신호 및 상기 페이지 인에이블 신호의 활성화 중에, 상기 데이터 제어 신호를 출력하는 레이턴시 제어 회로를 구비하는 것을 특징으로 하는 반도체 메모리.
(부기 5)
부기 4에 기재된 반도체 메모리에 있어서, 상기 최초의 액세스 커맨드에 응답해서 페이지 신호를 활성화하고, 상기 인에이블 신호의 비활성화에 응답해서 상기 페이지 신호를 비활성화하는 페이지 제어 회로를 구비하고, 상기 제1 레이턴시 카운터는, 상기 페이지 신호의 비활성화 중에 동작하고, 제2 레이턴시 카운터는, 상기 페이지 신호의 활성화 중에 동작하는 것을 특징으로 하는 반도체 메모리.
(부기 6)
부기 2에 기재된 반도체 메모리에 있어서, 상기 메모리 코어와, 상기 동작 제어 회로와, 데이터 제어 신호에 따라서 상기 메모리 코어에 데이터를 입출력하는 데이터 입출력 회로를 각각 가지며, 서로 독립적으로 동작 가능한 복수의 뱅크를 구비하고, 앞서 액세스되는 뱅크의 동작 제어 회로는, 이후에 액세스되는 뱅크의 동작 제어 회로에 의한 상기 데이터 제어 신호의 출력에 응답하여, 상기 데이터 제어 신호의 출력을 정지하는 것을 특징으로 하는 반도체 메모리.
(부기 7)
부기 6에 기재된 반도체 메모리에 있어서, 오토 프리차지 신호를 받는 프리차지 단자와, 상기 뱅크를 선택하기 위한 뱅크 어드레스를 받는 뱅크 어드레스 단자를 구비하고, 상기 뱅크 어드레스에 대응하는 상기 동작 제어 회로는, 상기 프리차지 단자에서 받는 상기 오토 프리차지 신호에 응답하여, 상기 비트선을 프리차지하기 위한 프리차지 신호를 출력하는 것을 특징으로 하는 반도체 메모리.
(부기 8)
부기 2에 기재된 반도체 메모리에 있어서, 상기 제1 및 제2 레이턴시 중 적어도 어느 하나는, 기입 액세스 동작과 판독 액세스 동작에서 서로 다른 것을 특징으로 하는 반도체 메모리.
(부기 9)
부기 1에 기재된 반도체 메모리에 있어서, 상기 워드선을 선택하기 위한 로 우 어드레스를, 상기 최초의 액세스 커맨드에만 동기해서 받고, 받은 로우 어드레스를 상기 메모리 코어에 출력하는 로우 어드레스 입력 회로와, 상기 비트선을 선택하기 위한 컬럼 어드레스를, 상기 최초의 액세스 커맨드 및 상기 다음의 액세스 커맨드에 동기해서 각각 받고, 받은 로우 어드레스를 상기 메모리 코어에 출력하는 컬럼 어드레스 입력 회로를 구비하는 것을 특징으로 하는 반도체 메모리.
(부기 10)
부기 1에 기재된 반도체 메모리에 있어서, 오토 프리차지 신호를 받는 프리차지 단자를 구비하고, 상기 동작 제어 회로는, 상기 프리차지 단자에서 받는 상기 오토 프리차지 신호와, 상기 인에이블 신호의 비활성화에 응답하여, 상기 비트선을 프리차지하기 위한 프리차지 신호를 출력하는 것을 특징으로 하는 반도체 메모리.
(부기 11)
부기 1에 기재된 반도체 메모리에 있어서, 상기 제1 액세스 동작에서는, 상기 비트선에 데이터를 판독하기 위해서 상기 액세스 커맨드에 응답해서 상기 워드선을 활성화하는 로우 동작과, 상기 비트선에 판독된 데이터를 외부에 출력하는 컬럼 동작이 실행되고, 상기 제2 액세스 동작에서는, 상기 컬럼 동작만이 실행되는 것을 특징으로 하는 반도체 메모리.
(부기 12)
메모리셀과, 메모리셀에 접속된 워드선 및 비트선을 갖는 메모리 코어의 액세스를 허가하는 인에이블 신호를 받고, 상기 메모리 코어의 액세스 동작을 실행하 기 위한 액세스 커맨드를 받고, 액세스하는 메모리셀을 나타내는 어드레스를, 상기 액세스 커맨드에 대응해서 한번에 받고, 메모리 코어의 액세스를 허가하는 인에이블 신호가 활성화 중에, 최초의 액세스 커맨드를 받았을 때에 제1 액세스 동작을 행하고, 다음의 액세스 커맨드를 받았을 때 제1 액세스 동작보다 액세스 시간이 짧은 제2 액세스 동작을 행하는 것을 특징으로 하는 반도체 메모리의 동작 방법.
(부기 13)
부기 12에 기재된 반도체 메모리의 동작 방법에서, 상기 제1 액세스 동작에서는 상기 액세스 커맨드의 수신으로부터 데이터를 입출력할 때까지의 클럭수인 레이턴시를 제1 레이턴시로 설정하고, 상기 제2 액세스 동작에서는 상기 레이턴시를 상기 제1 레이턴시보다 적은 제2 레이턴시로 설정하는 것을 특징으로 하는 반도체 메모리의 동작 방법.
(부기 14)
부기 13에 기재된 반도체 메모리의 동작 방법에서, 데이터 제어 신호에 따라서 상기 메모리 코어에 데이터를 입출력하고, 각각이 상기 메모리 코어와 상기 동작 제어 회로를 가지며 서로 독립적으로 동작 가능한 복수의 뱅크 중, 앞서 액세스되는 뱅크의 동작 제어 회로는, 이후에 액세스되는 뱅크의 동작 제어 회로에 의한 상기 데이터 제어 신호의 출력에 응답하여, 상기 데이터 제어 신호의 출력을 정지하는 것을 특징으로 하는 반도체 메모리의 동작 방법.
(부기 15)
부기 14에 기재된 반도체 메모리에 있어서, 상기 뱅크를 선택하기 위해서 뱅 크 어드레스 단자에서 받는 뱅크 어드레스에 대응하는 동작 제어 회로는, 프리차지 단자에서 받는 오토 프리차지 신호에 응답하여, 상기 비트선을 프리차지하기 위한 프리차지 신호를 출력하는 것을 특징으로 하는 반도체 메모리.
(부기 16)
부기 13에 기재된 반도체 메모리의 동작 방법에서, 상기 제1 및 제2 레이턴시 중 적어도 어느 하나는, 기입 액세스 동작과 판독 액세스 동작에서 서로 다른 것을 특징으로 하는 반도체 메모리의 동작 방법.
(부기 17)
부기 12에 기재된 반도체 메모리의 동작 방법에서, 상기 워드선을 선택하기 위한 로우 어드레스를, 상기 최초의 액세스 커맨드에만 동기해서 받고, 받은 로우 어드레스를 상기 메모리 코어에 출력하고, 상기 비트선을 선택하기 위한 컬럼 어드레스를, 상기 최초의 액세스 커맨드 및 상기 다음의 액세스 커맨드에 동기해서 각각 받고, 받은 로우 어드레스를 상기 메모리 코어에 출력하는 것을 특징으로 하는 반도체 메모리의 동작 방법.
(부기 18)
부기 12에 기재된 반도체 메모리의 동작 방법에서, 프리차지 단자에서 받는 상기 오토 프리차지 신호와, 상기 인에이블 신호의 비활성화에 응답하여, 상기 비트선을 프리차지하기 위한 프리차지 신호를 출력하는 것을 특징으로 하는 반도체 메모리의 동작 방법.
(부기 19)
부기 12에 기재된 반도체 메모리의 동작 방법에서, 상기 제1 액세스 동작에서는, 상기 비트선에 데이터를 판독하기 위해서 상기 액세스 커맨드에 응답해서 상기 워드선을 활성화하는 로우 동작과, 상기 비트선에 판독된 데이터를 외부에 출력하는 컬럼 동작이 실행되고, 상기 제2 액세스 동작에서는, 상기 컬럼 동작만이 실행되는 것을 특징으로 하는 반도체 메모리의 동작 방법.
[산업상의 이용 가능성]
본 발명은, DRAM의 메모리셀을 가지며, SRAM의 인터페이스를 갖는 반도체 메모리에 적용 가능하다.
본 발명에서는, 시스템의 코스트를 상승시키지 않고, 반도체 메모리의 동작 효율을 향상할 수 있다.

Claims (10)

  1. 메모리셀과, 메모리셀에 접속된 워드선 및 비트선을 갖는 메모리 코어와,
    상기 메모리 코어의 액세스를 허가하는 인에이블 신호를 받는 인에이블 단자와,
    상기 메모리 코어의 액세스 동작을 실행하기 위한 액세스 커맨드를 받는 커맨드 단자와,
    액세스하는 메모리셀을 나타내는 어드레스를, 상기 액세스 커맨드에 대응해서 한번에 받는 어드레스 단자와,
    상기 인에이블 신호가 활성화 중에, 최초의 액세스 커맨드를 받았을 때에 제1 액세스 동작을 행하고, 다음의 액세스 커맨드를 받았을 때에 제1 액세스 동작보다 짧은 시간에서 상기 메모리 코어에 액세스하는 제2 액세스 동작을 행하는 동작 제어 회로
    를 구비하고 있는 것을 특징으로 하는 반도체 메모리.
  2. 제1항에 있어서,
    클럭을 받은 클럭 단자를 구비하고,
    상기 동작 제어 회로는, 상기 제1 액세스 동작에서는 상기 액세스 커맨드의 수신으로부터 데이터를 입출력할 때까지의 클럭수인 레이턴시를 제1 레이턴시로 설정하고, 상기 제2 액세스 동작에서는 상기 레이턴시를 상기 제1 레이턴시보다 적은 제2 레이턴시로 설정하는 것을 특징으로 하는 반도체 메모리.
  3. 제2항에 있어서,
    데이터 제어 신호에 따라서 상기 메모리 코어에 데이터를 입출력하는 데이터 입출력 회로를 구비하고,
    상기 동작 제어 회로는, 상기 제1 액세스 동작에서는 상기 제1 레이턴시에 대응해서 상기 데이터 제어 신호를 생성하고, 상기 제2 액세스 동작에서는 상기 제2 레이턴시에 대응해서 상기 데이터 제어 신호를 생성하는 것을 특징으로 하는 반도체 메모리.
  4. 제3항에 있어서,
    상기 동작 제어 회로는,
    상기 최초의 액세스 커맨드를 받았을 때에, 제1 레이턴시에 대응하는 클럭수를 카운트하고, 카운트 후에 노멀 인에이블 신호를 활성화하는 제1 레이턴시 카운터와,
    상기 다음의 액세스 커맨드를 받았을 때에, 제2 레이턴시에 대응하는 클럭수를 카운트하고, 카운트 후에 페이지 인에이블 신호를 활성화하는 제2 레이턴시 카운터와,
    상기 노멀 인에이블 신호 및 상기 페이지 인에이블 신호의 활성화 중에, 상기 데이터 제어 신호를 출력하는 레이턴시 제어 회로
    를 구비하고 있는 것을 특징으로 하는 반도체 메모리.
  5. 제4항에 있어서,
    상기 최초의 액세스 커맨드에 응답해서 페이지 신호를 활성화하고, 상기 인에이블 신호의 비활성화에 응답해서 상기 페이지 신호를 비활성화하는 페이지 제어 회로를 구비하고,
    상기 제1 레이턴시 카운터는, 상기 페이지 신호의 비활성화 중에 동작하고, 제2 레이턴시 카운터는, 상기 페이지 신호의 활성화 중에 동작하는 것을 특징으로 하는 반도체 메모리.
  6. 제2항에 있어서,
    상기 메모리 코어와, 상기 동작 제어 회로와, 데이터 제어 신호에 따라서 상기 메모리 코어에 데이터를 입출력하는 데이터 입출력 회로를 각각 가지며, 서로 독립적으로 동작 가능한 복수의 뱅크를 구비하고,
    앞서 액세스되는 뱅크의 동작 제어 회로는, 나중에 액세스되는 뱅크의 동작 제어 회로에 의한 상기 데이터 제어 신호의 출력에 응답하여, 상기 데이터 제어 신호의 출력을 정지하는 것을 특징으로 하는 반도체 메모리.
  7. 제6항에 있어서,
    오토 프리차지 신호를 받는 프리차지 단자와,
    상기 뱅크를 선택하기 위한 뱅크 어드레스를 받는 뱅크 어드레스 단자를 구비하고,
    상기 뱅크 어드레스에 대응하는 상기 동작 제어 회로는, 상기 프리차지 단자에서 받는 상기 오토 프리차지 신호에 응답하여, 상기 비트선을 프리차지하기 위한 프리차지 신호를 출력하는 것을 특징으로 하는 반도체 메모리.
  8. 제1항에 있어서,
    상기 워드선을 선택하기 위한 로우 어드레스를, 상기 최초의 액세스 커맨드에만 동기해서 받고, 받은 로우 어드레스를 상기 메모리 코어에 출력하는 로우 어드레스 입력 회로와,
    상기 비트선을 선택하기 위한 컬럼 어드레스를, 상기 최초의 액세스 커맨드 및 상기 다음의 액세스 커맨드에 동기해서 각각 받고, 받은 로우 어드레스를 상기 메모리 코어에 출력하는 컬럼 어드레스 입력 회로
    를 구비하는 것을 특징으로 하는 반도체 메모리.
  9. 제1항에 있어서,
    오토 프리차지 신호를 받는 프리차지 단자를 구비하고,
    상기 동작 제어 회로는, 상기 프리차지 단자에서 받는 상기 오토 프리차지 신호와, 상기 인에이블 신호의 비활성화에 응답하여, 상기 비트선을 프리차지하기 위한 프리차지 신호를 출력하는 것을 특징으로 하는 반도체 메모리.
  10. 메모리셀과, 메모리셀에 접속된 워드선 및 비트선을 갖는 메모리 코어의 액세스를 허가하는 인에이블 신호를 받고,
    상기 메모리 코어의 액세스 동작을 실행하기 위한 액세스 커맨드를 받고,
    액세스하는 메모리셀을 나타내는 어드레스를, 상기 액세스 커맨드에 대응해서 한번에 받고,
    메모리 코어의 액세스를 허가하는 인에이블 신호가 활성화 중에, 최초의 액세스 커맨드를 받았을 때에 제1 액세스 동작을 행하고, 다음의 액세스 커맨드를 받았을 때에 제1 액세스 동작보다 액세스 시간이 짧은 제2 액세스 동작을 행하는
    것을 특징으로 하는 반도체 메모리의 동작 방법.
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