KR20040036556A - 반도체 기억 장치 및 그 제어 방법 - Google Patents

반도체 기억 장치 및 그 제어 방법 Download PDF

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KR20040036556A
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타카하시히로유키
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엔이씨 일렉트로닉스 코포레이션
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Abstract

본 발명의 목적은 리프레시 동작의 지연을 외부에서 보이지 않게 하여, 고속화, 저비용화를 도모하는 반도체 기억 장치를 제공하기 위한 것으로서, 상기 목적을 달성하기 위해, 본 발명에 따르면, 메모리 셀이 보통 액세스 전용의 비트선(B(E))과 리프레시 전용의 비트선(B(F))의 사이에 직렬로 접속된 제 1, 제 2의 트랜지스터(Tr1, Tr2)와, 제 1, 제 2의 트랜지스터(Tr1, Tr2)의 접속점에 접속된 용량(C)을 구비하고, 제 1 및 제 2의 트랜지스터의 제어 단자에는 보통 액세스 전용의 워드선(W(E))과 리프레시 전용의 워드선(W(F))이 각각 접속되고, 외부로부터 입력된 라이트 어드레스에 대해, 적어도 하나 이상의 소정 수의 라이트 사이클분 지연되어, 메모리 셀에의 기록이 행하여지는 레이트 라이트 구성으로 되고, 소정 수의 라이트 사이클 전에 외부로부터 입력된 라이트 어드레스와, 리프레시 어드레스가 일치하는지의 여부를 판정하는 수단(130)을 적어도 구비하고, 판정의 결과, 히트하지 않는 경우에는 보통 액세스용의 워드선을 활성화하여 제 1의 트랜지스터를 온 시켜서 데이터를 기록하는 라이트 동작과, 리프레시 전용의 워드선을 활성화하여 리프레시 전용의 비트선에 접속된 리프레시 전용의 센스 앰프에 의한 리프레시 동작이 동시에 병행하여 행하여진다.

Description

반도체 기억 장치 및 그 제어 방법{SEMICONDUCTOR MEMORY DEVICE AND CONTROL METHOD THEREOF}
기술 분야
본 발명은 반도체 기억 장치에 관한 것으로서, 특히, 클록 동기형의 고속 SRAM 준거의 반도체 기억 장치에 적용하는데 알맞은 다이내믹형의 반도체 기억 장치 및 그 제어 방법에 관한 것이다.
종래기술
제로·버스·턴어라운드(ZBT)는 네트워크 어플리케이션, 전기통신 어플리케이션 등에 있어서, 예를 들면 빈번히, 고도로 무작위화된 판독, 기록 동작을 필요로 하는 스위칭 기능, 및 루터 기능용에 최적화된 동기형 SRAM 아키텍처이고, ZBT SRAM 디바이스는 기록과 판독을 종종 전환하는 데이터·버스의 액세스 중에 조우(遭遇)할지도 모르는 아이들링 상태를 제거하는데도 도움이 된다. 즉, ZBT SRAM 디바이스는 데드 사이클을 제거하고, 최대한의 메모리·밴드 폭으로의 사용을 가능하게 하고 있다.
DRAM 디바이스는 주기적인 리프레시 동작과, 비트선의 프리차지 동작을 필요로 함에 대해, SRAM 디바이스는 데이터 액세스 사이클의 점에서 우수하다. 한편, SRAM 디바이스는 1셀당, 4개의 트랜지스터(고저항 부하형의 셀의 경우, 비트선 쌍에 접속된 선택 트랜지스터 2개와, 게이트 드레인이 교차 접속된 2개의 트랜지스터) 또는 6개의 트랜지스터(TFT 부하형의 경우)로 구성되고, DRAM 디바이스는 1개의 트랜지스터와 1개의 커패시터로 구성된다. 즉, DRAM은 면적, 소비 전력, 비용의점에서 SRAM보다 우수하고, SRAM의 핀 배치, 타이밍, 기능의 설정을 마찬가지로 갖는 종래의 ZBT SRAM 디바이스의 이점을 제공함과 아울러, 디바이스의 집적도, 소비 전력, 비용의 개선을 도모한 인핸스트·버스·턴어라운드 DRAM이 제안되어 있다(예를 들면 참조 문헌 1(특허 문헌 1이라고 함)을 참조).
[특허 문헌 1]
특개2001-283587호 공보(제 2페이지, 도 1)
상기 특허 문헌 1에 기재된 메모리 장치는 메모리 장치 밖에 마련된 컨트롤러에, 메모리 어레이가 데이터 액세스에 현재 사용할 수 없는 상태에 있는 것을 알리는 대기 신호 출력 단자를 구비하고 있다. 상기 특허 문헌 1에는 ZBT SRAM 디바이스와 유사한 핀 아웃, 타이밍, 및 기능 세트를 갖는 많은 동일한 이점을 갖는 인핸스트·버스·턴어라운드 DRAM을 제공하는 것을 목적로 하는 것이 기재되어 있지만, ZBT SRAM 호환은 아니다. 즉, 상기 특허 문헌 1에 있어서는 2포트 DRAM 셀을 이용하는 취지의 기재는 없고, 보통의 1포트의 DRAM 셀을 이용하고 있는 것이라고 생각되고, 리드/ 라이트·사이클의 사이에 반드시, 리프레시·사이클을 삽입할 필요가 있고, 리프레시·사이클에서는 리드/라이트 동작을 중단하여야 한다. 용도를 통신용으로 한 경우, 연속된 리드/라이트 동작을 행할 수 있는 사양이 요구된다. 이러한 통신용의 용도에서는 상기 특허 문헌 1의 인핸스트·버스·턴어라운드 DRAM은 종래의 ZBT SRAM을 치환할 수는 없다. 또한, 상기 특허 문헌 1의 발명의 상세한 설명의 단락 [0059]에는 캐시의 판독 사이클 등의 배후에 리프레시·사이클을 숨기면, 대부분의 리프레시·사이클이 메모리·디바이스의 동작에 주는 영향은 최소라는 취지가 기재되어 있지만, 예를 들어, 빈도는 적다고는 하여도, 캐시상에 없는 데이터에 대해 메모리·어레이에의 리드/라이트 요구가 연속된 경우에는 WAIT 단자를 사용하여 리드 라이트 동작을 중단하지 않으면 안되고, 결국, ZBT SRAM의 치환을 할 수 없다.
또한, 도 11에 도시한 바와 같이 보통 액세스용의 비트선(201)과, 리프레시 전용의 비트선(202)의 사이에 제 1 및 제 2의 스위치 트랜지스터(205, 206)가 직렬 형태로 접속되고, 제 1 및 제 2의 스위치 트랜지스터(205, 206)의 접속점에 데이터 축적용의 용량 소자(207)가 접속되고, 제 1 및 제 2의 스위치 트랜지스터(205, 206)의 제어 단자에는 보통 액세스용의 워드선(204)과 리프레시 전용의 워드선(203)이 각각 접속된다, 메모리 셀(2포트 DRAM 셀)을 복수 갖는 셀 어레이를 구비하고, 외부로부터의 메모리 액세스와, 리프레시가 동일 어드레스에 중복된 경우에, 리프레시를 마스크하는 구성의 다이내믹 랜덤 액세스 메모리가 알려져 있다(예를 들면 참조 문헌 2(특허 문헌 2라고 함)를 참조).
또한, 도 11에 도시한 2포트 DRAM 셀을 이용하고, 라이트 전용 비트선, 리드 전용 비트선을 마련하여, 리드와 라이트를 동시에 행하고, 리프레시는 리드 전용 비트선으로부터 셀 데이터를 판독하고, 센스 앰프로 증폭한 후, 라이트용 비트선으로부터 셀 데이터의 재기록을 행하는 구성의 것도 알려져 있다(예를 들면 참조 문헌 3(특허 문헌 3이라고 함)을 참조.
[특허 문헌 2]
특개평3-263685호 공보(제 2페이지, 도 2)
[특허 문헌 3]
특허 제2653689호 공보(제 3페이지, 도 2)
종래의 DRAM 셀을 이용한 ZBT SRAM(「NoBL-SRAM」이라고도 불린다)에 유사한 디바이스가 개발되어 있지만, 내부 리프레시를 위해, 예를 들면 16㎲마다, 4클록 사이클의 비선택(deselect)이 필요하게 되는 등, ZBT SRAM 인터페이스에 완전 호환은 아니다(예를 들면 참조 문헌 4(비특허 문헌 1이라고 함)를 참조) 비선택(deselect) 기간의 존재는 액세스의 효율화를 곤란하게 하고 있다.
[비특허 문헌 1]
Enhanced Memory Systems Inc. Web 페이지 제품 뉴스(Products News)[평성 14년 10월 10일 검색] 인터넷 <URL : http://www.edram.com/products/datasheets/ss2625ds_r1.1.pdf(제 6페이지)>
따라서 본 발명의 주된 목적은 리프레시 제어의 효율화, 고속화를 도모하고, 예를 들면 ZBT SRAM 등의 고속 SRAM에 인터페이스 호환의 완전히 신규의 반도체 기억 장치 및 그 제어 방법을 제공하는데 있다.
상기 목적을 달성하는 본 발명의 반도체 기억 장치는 그 하나의 특징에 의하면, 복수의 메모리 셀을 갖는 셀 어레이를 구비하고, 하나의 상기 메모리 셀은 보통 액세스용의 비트선과 리프레시용의 비트선과의 사이에 직렬 형태로 접속된 제 1 및 제 2의 스위치 트랜지스터와, 상기 제 1 및 제 2의 스위치 트랜지스터의 접속점에 접속된 데이터 축적용의 용량을 구비하고, 상기 제 1 및 제 2의 스위치 트랜지스터의 제어 단자에는 보통 액세스용의 워드선과 리프레시용의 워드선이 각각 접속되어 있고, 반도체 기억 장치의 외부로부터 상기 반도체 기억 장치에 입력된 라이트 어드레스에 대해, 적어도 하나의 라이트 사이클분 지연되어 상기 라이트 어드레스로 선택되는 메모리 셀에의 기록이 행하여지는 레이트 라이트 구성으로 되고, 리프레시 어드레스와, 적어도 1라이트 사이클 전에 외부로부터 입력된 라이트 어드레스의 행 어드레스가 일치하는지의 여부를 비교 판정하는 판정 수단과, 상기 판정의 결과, 불일치인 경우에는 상기 라이트 어드레스로 선택되는 상기 보통 액세스용의 워드선을 활성화하여 상기 보통 액세스용의 워드선에 접속되는 메모리 셀의 상기 제 1의 스위치 트랜지스터를 온 시켜서 상기 보통 액세스용의 비트선으로부터 상기 용량에 데이터를 기록하는 라이트 동작과, 상기 리프레시 어드레스로 선택되는 상기 리프레시용의 워드선을 활성화하여 상기 리프레시용의 워드선에 접속되는 메모리 셀의 상기 제 2의 스위치 트랜지스터를 온 시키고, 상기 리프레시용의 비트선에 접속된 리프레시용의 센스 앰프에 셀 데이터를 판독하고 상기 리프레시용의 비트선을 통하여 재기록하는 리프레시 동작이 동일 사이클에서 병행하여 행하여지도록 제어하고, 상기 판정의 결과, 일치인 경우에는 상기 리프레시 동작을 억제하고, 상기 라이트 동작을 행하도록 제어하는 구성으로 되어 있다.
본 발명의 하나의 특징에 있어서, 바람직하기는 상기 판정 수단은 상기 셀 어레이에 대한 라이트 동작이 행하여지는 사이클이 시작되기 전의 시점에서, 상기 리프레시 어드레스와, 상기 라이트 어드레스의 행 어드레스가 일치하는지의 여부를 비교 판정하는 구성으로 되어 있다.
본 발명의 다른 특징에 관한 방법은 반도체 기억 장치의 리프레시 제어에 관한 것로, 복수의 메모리 셀을 갖는 셀 어레이를 구비하고, 하나의 상기 메모리 셀은 보통 액세스용의 비트선과 리프레시용의 비트선과의 사이에 직렬 형태로 접속된 제 1 및 제 2의 스위치 트랜지스터와, 상기 제 1 및 제 2의 스위치 트랜지스터의 접속점에 접속된 데이터 축적용의 용량을 구비하고, 상기 제 1 및 제 2의 스위치 트랜지스터의 제어 단자에는 보통 액세스용의 워드선과 리프레시용의 워드선이 각각 접속되고, 반도체 기억 장치 외부로부터 상기 반도체 기억 장치에 입력된 라이트 어드레스에 대해, 적어도 하나의 라이트 사이클분 지연되어 상기 라이트 어드레스로 선택되는 메모리 셀에의 기록이 행하여지는 레이트 라이트 구성으로 된 반도체 기억 장치의 제어 방법로서,
(a) 생성된 리프레시 어드레스와, 적어도 1라이트 사이클 전에 외부로부터 입력된 라이트 어드레스의 행 어드레스가 일치하는지의 여부를 비교 판정하는 단계와,
(b) 상기 판정의 결과, 불일치인 경우에는 상기 라이트 어드레스로 선택되는 상기 보통 액세스용의 워드선을 활성화하여 상기 보통 액세스용의 워드선에 접속되는 메모리 셀의 상기 제 1의 스위치 트랜지스터를 온 시켜서 상기 보통 액세스용의 비트선으로부터 상기 용량에 데이터를 기록하는 라이트 처리와, 상기 리프레시 어드레스로 선택되는 상기 리프레시용의 워드선을 활성화하여 상기 리프레시용의 워드선에 접속되는 메모리 셀의 상기 제 2의 스위치 트랜지스터를 온 시켜서 상기 리프레시용의 비트선에 접속된 리프레시용의 센스 앰프에 셀 데이터를 판독하고 상기리프레시용의 비트선을 통하여 재기록하는 리프레시 처리가 동일 사이클에서 병행하여 행하여지도록 제어하는 단계와,
(c) 상기 판정의 결과, 일치인 경우에는 상기 리프레시 처리를 억제하고, 상기 라이트 처리를 행하도록 제어하는 단계를 포함한다. 이하의 설명으로부터도 분명하게 되는 바와 같이 상기 목적은 특허청구의 범위의 각 청구항의 발명에 의해서도 마찬가지로 달성된다.
도 1은 본 발명의 한 실시예의 반도체 기억 장치의 셀 어레이 및 전체의 구성을 도시한 도면.
도 2는 본 발명의 한 실시예의 레지스터(REGX)의 구성의 한 예를 도시한 도면.
도 3은 본 발명의 한 실시예의 레지스터(REGY)의 구성의 한 예를 도시한 도면.
도 4는 본 발명의 한 실시예의 동작을 설명하기 위한 타이밍 파형도.
도 5는 본 발명의 한 실시예의 레지스터(REGX)의 다른 구성예를 도시한 도면.
도 6은 본 발명의 한 실시예의 리프레시 컨트롤 회로의 구성의 한 예를 도시한 도면.
도 7은 본 발명의 한 실시예의 리프레시 컨트롤 회로의 동작을 설명하기 위한 타이밍도.
도 8은 본 발명의 한 실시예의 레지스터(REGX)의 또다른 구성예를 도시한 도면.
도 9는 본 발명이 적용되는 ZBT의 동작을 설명하기 위한 도면.
도 10은 본 발명의 한 실시예의 레지스터(REGX)의 또다른 구성예를 도시한 도면.
도 11은 종래의 DRAM 셀의 구성의 한 예를 도시한 도면.
<도면의 주요 부분에 대한 간단한 설명>
100 : 셀 어레이
111E : X디코더(보통 액세스용 X디코더)
111F : X디코더(리프레시용 X디코더)
112 : Y디코더
113E : 센스 앰프/프리차지 회로(보통 액세스용)
113F : 센스 앰프/프리차지 회로(리프레시용)
121 : 입력 버퍼(클록 입력 버퍼)
122 : 입력 버퍼(어드레스 버퍼)
123 : 입력 버퍼(어드레스 버퍼)124 : 데이터 입력 버퍼
125 : 출력 버퍼(트라이 스테이트 버퍼)
126 : 버퍼(트라이 스테이트 버퍼)127 : 커맨드 판정 회로
128 : 타이머129 : 리프레시 어드레스 생성 회로
130 : 레지스터(REGX)131 : 리프레시 컨트롤 회로
132 : R/W 컨트롤 회로133 : 레지스터(REGIY)
134 : 히트(HIT) 판정 회로135 : 레지스터
136, 137, 139 : 레지스터138 : 멀티플렉서
140 : 멀티플렉서201 : 비트선(보통 액세스용)
202 : 비트선(리프레시용)203 : 워드선(보통 액세스용)
204 : 워드선(리프레시용)205, 206 : 메모리 셀 트랜지스터
207 : 커패시터
300 내지 305, 310 내지 314, 370 내지 374, 376 내지 380 : 래치 회로
306, 375 : 멀티플렉서
307 내지 309, 377, 378 : 일치 검출 회로
320, 322 내지 325 : 래치 회로321 : 레지스터
326 : 멀티플렉서327, 328, 333 : 인버터
330 내지 332 : 일치 검출 회로340 내지 344, 348 : 래치 회로
345 : 멀티플렉서346, 347, 358 : 인버터
349 내지 352 : 일치 검출 회로353 : PMOS 패스 트랜지스터
354 : NMOS 패스 트랜지스터356, 357 : 레지스터
360, 362, 366 : 래치 회로363 : 멀티플렉서
364, 365, 370 : 인버터367, 369 : 일치 검출 회로
368 : 레지스터401 : 논리 게이트
402 : 레지스터403 : 논리 게이트
404 : 컨트롤 펄스 발생 회로
본 발명의 실시의 형태에 관해 설명한다. 본 발명에 관한 반도체 기억 장치는 그 바람직한 한 실시의 형태에 있어서, 도 1을 참조하면, 하나의 메모리 셀이 보통 액세스용의 비트선(B(E))과 리프레시용의 비트선(E(F))과의 사이에 직렬 형태로 접속된 제 1 및 제 2의 스위치 트랜지스터(Tr1, tr2)와, 제 1 및 제 2의 스위치 트랜지스터(Tr1, Tr2)의 접속점에 접속된 데이터 축적용의 용량(C)을 구비하고, 제 1 및 제 2의 스위치 트랜지스터(Tr1, Tr2)의 제어 단자에는 보통 액세스용의 워드선(W(E))과 리프레시용의 워드선(W(F))이 각각 접속되고, 외부로부터 입력된 라이트 어드레스에 대해, 하나 이상의 소정 수의 라이트 사이클분 지연되어, 메모리 셀에의 기록이 행하여지는 레이트 라이트 구성으로 되어 있다.
그리고, 본 발명에 관한 반도체 기억 장치는 그 바람직한 항 실시의 형태에 있어서, 생성된 리프레시 어드레스와, 하나 이상의 소정 수의 라이트 사이클 전에 외부로부터 반도체 기억 장치의 어드레스 단자에 입력되고, 소정 수의 라이트 사이클의 상당분, 보존되어 있는 라이트 어드레스가 일치하는지의 여부를 비교 판정하는 판정 수단(130)을 적어도 구비하고, 판정 수단(130)의 판정 결과 출력(HITE)에 의거하여, 불일치인 경우에는 리프레시 컨트롤 회로(131)는 리프레시 제어 신호(FC)를 활성화함로써 리프레시용의 워드선을 활성화하고, 해당 워드선에 접속되는 메모리 셀의 제 2의 셀 트랜지스터를 온 시키는 리프레시용의 비트선에 접속된 리프레시용의 센스 앰프(113F)에 리프레시 어드레스로 지정되는 메모리 셀의 리프레시 동작과, 해당 라이트 어드레스에 대한 보통의 라이트 동작(라이트 어드레스에 대응하는 보통 액세스용의 워드선이 선택되고, 해당 워드선에 접속하는 메모리 셀의 제 1의 셀 트랜지스터가 온 하고, 보통 액세스용의 비트선으로부터 메모리 셀에의 데이터의 기록이 행하여지는)이 동일 사이클에, 병행하여 행하여지는 구성으로 된다.
본 발명에 관한 반도체 기억 장치의 한 실시의 형태에 있어서, 판정 결과(HITE)를 출력하는 판정 수단(130)은 외부로부터 어드레스 단자에 입력된 어드레스(행 어드레스)를 보존하고, 상기 소정 수의 라이트 사이클분 지연시켜서 출력하는 라이트 어드레스 보존 회로(예를 들면 도 5의 322부터 325의 래치 회로)와, 리드/라이트 동작을 지시하는 제어 신호(R/W)의 값에 응하여, 리드일 때는 상기 외부로부터 입력된 어드레스, 라이트일 때는 라이트 어드레스 보존 회로로부터 출력되는 어드레스를 선택하여 출력하고, 행 디코더 회로(도 1의 111E)에 공급하는 선택 회로(도 5의 326)와, 라이트 어드레스 보존 회로(도 5의 래치 회로(324))로부터 출력되는 어드레스와, 리프레시 어드레스가 일치하는지의 여부를 비교 판정하는 일치 검출 회로(도 5의 332)를 구비하고 있다. 일치 검출 회로(도 5의 332)에서는 라이트 어드레스 보존 회로에 보존되어 있고, 상기 소정 수의 라이트 사이클분 지연시켜 출력되기 전의 시점에서의 라이트 어드레스(라이트 어드레스 보존 회로의 최종단의 래치 회로(325)의 전단의 래치 회로(324)의 출력)와, 리프레시 어드레스가 일치하는지의 여부를 비교 판정한다. 즉, 셀 어레이에 대한 라이트 동작이 행하여지는 사이클이 시작되기 전의 시점에서, 상기 리프레시 어드레스와, 상기 라이트 어드레스가 일치하는지 여부의 비교 판정이 행하여진다.
본 발명에 관한 반도체 기억 장치의 한 실시의 형태에 있어서, 라이트 어드레스 보존 회로는 기록 제어용의 클록 신호(KW)의 하강 에지와 상승 에지에서 각각 데이터를 샘플하는 1쌍의 래치 회로(도 5의 322, 323)를 종속 형태로 접속하여 이루어지는 세트를, 상기 소정 수의 사이클분에 대응한 세트분(도 5에서는 1쌍의 래치 회로(322, 323)와, 1쌍의 래치 회로(324, 325)를, 합계 4단), 종속 형태로 접속하여 구성되어 있다. 라이트 어드레스 보존 회로를 구성하는 최종단의 래치 회로(도 5의 래치 회로(325))는 기록 제어용의 클록 신호(KW)의 상승에서(래치 회로(320)에서 샘플되고 나서 2개의 라이트 사이클분의 지연에 대응하는 타이밍에서), 라이트 어드레스를 선택 회로(326)에 출력한다.
또는 본 발명에 관한 반도체 기억 장치의 한 실시의 형태에 있어서, 선택 회로(도 2의 306)로부터 출력되는 어드레스와, 상기 리프레시 어드레스가 일치하는지의 여부를 비교 판정하는 일치 검출 회로(도 2의 307)를 구비한 구성으로 하여도 좋다.
본 발명에 관한 반도체 기억 장치의 한 실시의 형태에 있어서, 외부로부터입력된 어드레스(AddE)를, 상기 소정 수의 라이트 사이클분 지연시키는 라이트 어드레스 보존 회로(도 8의 341, 342, 343, 344)와, 리드/라이트 동작을 지시하는 제어 신호의 값에 응하여, 제어 신호가 리드를 나타낼 때는 상기 외부로부터 입력된 어드레스, 제어 신호가 라이트를 나타낼 때는 라이트 어드레스 보존 회로(도 8의 344)로부터 출력되는 라이트 어드레스를 선택하여 출력하고, 출력한 어드레스를 행 디코더 회로에 공급하는 제 1의 선택 회로(도 8의 345)와, 외부로부터 입력되는 어드레스(AddE)와, 리프레시 어드레스(AddF)가 일치하는지의 여부를 비교 판정하는 제 1의 일치 검출 회로(도 8의 351)와, 상기 라이트 어드레스 보존 회로에 보존되어 있고, 상기 소정 수의 라이트 사이클분 지연되어 출력되기 전의 시점에서의 라이트 어드레스(도 8의 래치 회로(343)의 출력)와, 상기 리프레시 어드레스(AddF)가 일치하는지의 여부를 비교 판정하는 제 2의 일치 검출 회로(도 8의 352)와, 리드/라이트 동작을 지시하는 제어 신호의 값에 의거하여, 리드일 때는 상기 제 1의 일치 검출 회로의 출력 신호, 라이트일 때는 제 2의 일치 검출 회로의 출력 신호를 선택하여 출력하는 제 2의 선택 회로(도 8의 353, 354)를 구비하고, 제 2의 선택 회로의 출력 신호는 상기 판정 수단의 출력을 이루는 히트 신호(HITE)로서 이용된다.
본 발명에 관한 반도체 기억 장치의 한 실시의 형태에 있어서, 판정 수단(130)에서의 판정의 결과, 외부로부터 입력되고 상기 소정 수의 라이트 사이클분 지연된 라이트 어드레스(AddE)와, 리프레시 어드레스(AddF)중 불일치의 비트가 하나라도 있는 경우, 리프레시 제어 신호(FC)를 활성화하는 제어를 행하는 회로(도6의 401 내지 404)를 구비하고 있다. 이 때, 라이트 어드레스에 관한 라이트 동작과, 리프레시 동작이 병행하여 행하여진다. 한편, 외부로부터 입력되고 상기 소정 수의 라이트 사이클분 지연된 라이트 어드레스(AddE)와 리프레시 어드레스(AddF)의 모든 비트가 일치하는 경우(HITE가 행 어드레스의 비트에 대해 모두 액티브인 경우), 리프레시 제어 신호(FC)를 비활성으로 하고, 이 때문에 라이트 동작만이 행하여진다.
본 발명에 관한 반도체 기억 장치의 한 실시의 형태에 있어서, 라이트 어드레스 보존 회로에서, 상기 소정의 라이트 사이클 상당, 또는 상기 소정의 라이트 사이클보다도 적은 사이클 수분, 지연시킨 라이트 어드레스와, 외부로부터 입력된 어드레스 신호가 일치하는지의 여부를 각각 비교하는 수단(도 2의 308, 309)을 구비하고, 라이트 어드레스 보존 회로에서 소정의 라이트 사이클, 또는 상기 소정의 라이트 사이클보다도 적은 사이클 수분, 지연시킨 라이트 어드레스와, 금회에 외부로부터 입력된 리드 어드레스가 일치하는 경우, 상기 라이트 어드레스에의 기록 데이터이고, 기록 대기 데이터 보존 회로(도 1의 136, 137)에서 보존되어 있는 기록 데이터를, 판독 데이터로 하여, 데이터 출력 단자에 출력하도록 제어하는 수단(도 1의 134, 138)을 구비하고 있다.
본 발명에 관한 반도체 기억 장치의 한 실시의 형태에 있어서, 리프레시 주기를 규정하는 트리거 신호를 생성하는 타이머(도 1의 128)와, 상기 타이머로부터의 트리거 신호에 의거하여 리프레시 어드레스를 생성하는 리프레시 어드레스 생성 회로(도 1의 129)를 구비하고, 셀프 리프레시 기능을 구비하고, 클록 동기형의 스태틱 랜덤 액세스 메모리의 인터페이스에 호환으로 된다.
본 발명에 관한 반도체 기억 장치의 한 실시의 형태에 있어서, 보통 액세스용의 워드선(W(E))은 외부로부터 입력된 어드레스의 행 어드레스를 디코드하는 제 1의 X디코더(도 1의 111E)에 접속되고, 리프레시용의 워드선(W(F))은 리프레시 어드레스를 디코드하는 제 2의 X디코더(도 1의 111F)에 접속되고, 제 1 및 제 2의 X디코더는 셀 어레이를 사이에 두고 대향 배치되고, 보통 액세스용의 비트선(B(E))은 제 1의 센스 앰프(113E)에 접속되고, 리프레시용의 비트선(B(F))은 리프레시용의 제 2의 센스 앰프(113F)에 접속되고, 상기 제 1 및 제 2의 센스 앰프는 상기 셀 어레이를 사이에 두고 대향 배치되어 있다.
본 발명에 관한 반도체 기억 장치에 있어서는 외부로부터 입력된 리드 어드레스의 행 어드레스 신호와, 리프레시 어드레스 생성 회로로부터의 리프레시 어드레스를 비교하고, 불일치인 경우에는 해당 리드 어드레스로 선택되는 셀 어레이로부터의 데이터의 판독과 동시에, 해당 리프레시 어드레스로 선택되는 셀 어레이의 리프레시 동작을 행하고, 일치인 경우는 리프레시 동작을 억제하고, 상기 리드 어드레스로 선택되는 셀 어레이로부터의 데이터의 판독을 행하는 구성으로 하여도 좋다.
본 발명의 실시의 형태에 관한 반도체 기억 장치에 있어서는 2포트의 DRAM 셀을 이용함로써, 리드/라이트와, 리프레시을 동시에 행할 수 있다. 이 때문에, 본 발명의 실시의 형태에 관한 반도체 기억 장치에서는 리프레시에 의한 중단이 없고, 리드/라이트 동작을 연속하여 행할 수 있다. 따라서 본 발명은 연속된 리드/라이트동작을 행할 수 있는 사양이 요구되는 통신 용도에도, ZBT SRAM 호환의 반도체 기억 장치로서 적용할 수 있다. 한편, 전술한 바와 같이 상기 특허 문헌 1에는 2포트 DRAM셀을 이용하는 취지의 기재는 없고, 리드 라이트/사이클의 사이에 반드시, 리프레시·사이클을 삽입할 필요가 있어서, 통신용의 용도로서 종래의 ZBT SRAM에 치환할 수가 없다.
실시예
상기한 본 발명의 실시의 형태에 관해, 더욱 상세히 설명하고자, 본 발명의 실시예에 관해 도면을 참조하여 이하에 설명한다. 도 1은 본 발명의 한 실시예의 클록 동기형의 반도체 기억 장치의 구성을 도시한 도면이다. 셀 어레이는 DRAM 셀로 이루어지고, 예를 들면 ZBT 사양 등에 준거하는 클록 동기형 SRAM에 인터페이스 호환으로 된다.
도 1을 참조하면, 복수의 메모리 셀을 갖는 셀 어레이(100)에 있어서, 보통 액세스용의 비트선B(E) 및 리프레시용의 비트선B(F) 사이에 직렬 형태로 접속되는 제 1 및 제 2의 메모리 셀 트랜지스터(스위치 트랜지스터)(Tr1, Tr2)를 가지며, 제 1 및 제 2의 메모리 셀 트랜지스터(Tr1, Tr2)의 접속점에, 데이터 축적용의 용량 소자(C)의 일단이 접속되고, 용량 소자(C)의 타단은 GND 전위에 접속되어, 하나의 메모리 셀을 구성하고 있다. 제 1 및 제 2의 메모리 셀 트랜지스터(Tr1, Tr2)의 게이트 단자는 보통 액세스용의 워드선(W(E)) 및 리프레시용의 워드선(W(F))에 각각 접속되어 있다.
보통 액세스용의 제 1의 워드선(W(E))은 반도체 기억 장치 외부로부터 어드레스 단자에 입력되는 행 어드레스를 디코드하는 X디코더(111E)의 워드 드라이버(도시 생략)에 접속되고, 리프레시용의 제 2의 워드선(W(F))은 리프레시 어드레스의 행 어드레스를 디코드하는 X디코더(111F)의 워드 드라이버(도시 생략)에 접속되어 있다.
2개의 X디코더(111E, 111F)는 셀 어레이(100)를 사이에 두고 대향 배치되어 있다.
보통 액세스용의 비트선(B(E))은 외부 어드레스용의 센스 앰프/프리차지 회로(113E)에 접속되고, 리프레시용의 비트선(B(F))은 리프레시 어드레스용의 센스 앰프/프리차지 회로(113F)에 접속되어 있다. 센스 앰프(113E, 113F)는 셀 어레이(100)를 사이에 두고 대향하여 배치되어 있다(도면의 상하).
반도체 기억 장치 외부로부터 반도체 기억 장치의 클록 단자에 공급되는 클록 신호(CLK)를 입력으로 하는 입력 버퍼(121)는 내부 클록 신호(K)를 출력한다.
반도체 기억 장치 외부로부터 반도체 기억 장치의 어드레스 단자에 공급되는 어드레스 신호(Add)의 행 어드레스를 입력으로 하는 입력 버퍼(122)는 행 어드레스(AddE)를 출력한다.
커맨드 판정 회로(127)는 LOW 레벨에서 액티브인 칩 이네이블 신호(/CE)(그리고 신호명(단자명) 앞의 기호 "/"는 도면의 신호명(단자명)의 위의 바에 대응하여 있고, LOW 레벨에서 액티브를 나타낸다), LOW 레벨에서 액티브인 로드 신호(/LD) 신호, /(R/W)(LOW 레벨에서 액티브인 리드, HIGH 레벨에서 라이트를 나타낸다)를 입력하고, 커맨드를 디코드하고, 리드, 라이트 커맨드(R/W), 라이트 이네이블 신호(WE2) 및 클록 신호(KW), 클록 신호(KDIN)를 출력한다.
타이머(128)는 리프레시의 주기를 규정하는 리프레시 트리거 신호(「트리거 신호」라고 말한다)를 생성하는 타이머이다. 타이머(128)는 소정치 카운트할 때마다 오버플로우 신호를 트리거 신호로서 출력하고, 오토클리어 하여 「0」부터 카운트업 동작하는 카운터로 구성된다.
리프레시 어드레스 생성 회로(129)는 타이머(128)로부터의 트리거 신호를 받아서 카운트 값을 하나 잉크리먼트하는 카운터로 이루어지고, 카운트 값은 리프레시 어드레스로서 출력된다.
레지스터(130)는 입력 버퍼(122)로부터의 외부 어드레스(행 어드레스)(AddE)와, 리프레시 어드레스 생성 회로(129)로부터의 리프레시 어드레스(AddF)를 입력하고, 이들의 어드레스를 보존 출력함과 함께, 라이트 어드레스와 리프레시 어드레스가 서로 일치하는지 여부의 판정을 행하고, 판정 결과를 신호(HITE)로서 출력한다.
또한 레지스터(130)는 외부로부터 입력된 라이트 어드레스를 보존하고, 레이트 라이트에 대응하여 2개의 라이트 사이클분 지연시킨 어드레스 신호(ADE)를, X디코더(111E)에 공급하고, 또한 리드 어드레스는 그대로 X디코더(111E)에 공급한다. 또한, 레지스터(130)는 래치한 리프레시 어드레스 신호(ADF)를 리프레시 전용의 X디코더(111F)에 공급한다.
레지스터(130)에서는 외부로부터 입력된 행 어드레스가 하나의 라이트 사이클분 전에 입력되고, 레지스터(130) 내에 보존되어 있는 행 어드레스라고 일치하고 있는 때에 신호(HIT1)를 활성화하고, 외부로부터 입력된 행 어드레스가 2개의 라이트 사이클분 전에 입력되고, 레지스터(130) 내에 유지되어 있는 행 어드레스와 같은 때 신호(HIT2)를 활성화한다.
리프레시 컨트롤 회로(131)는 레지스터(130)로부터의 히트 신호(HITE)(라이트 어드레스와 리프레시 어드레스가 일치하는지 여부의 판정 결과)를 입력하고, 타이머(128)로부터의 트리거 신호(T)를, 내부 클록 신호(K)의 예를 들면 상승 에지에서 샘플하여, 리프레시 제어 신호(FC)를 생성하고, 해당 리프레슈 제어 신호(FC)를 X디코더(111F) 및 센스 앰프/프리차지 회로(113F)에 공급한다.
R/W 컨트롤 회로(132)는 커맨드 판정 회로(127)로부터의 리드/라이트 커맨드 신호(R/W)를, 내부 클록 신호(K)로 샘플하고, 액세스 제어용의 신호(EC)를, X디코더(111E)와 센스 앰프/프리차지 회로(113E)에 공급한다. X디코더(111E)는 액세스 제어 신호(EC)에 의거하여, 선택된 워드선을 소정의 기간 활성화하고, 또한 센스 앰프(113E)는 액세스 제어 신호(EC)에 의거하여 활성화가 제어된다. 센스 앰프/프리차지 회로(113E)에서는 리드 사이클에서, 워드선의 활성화 전에, 비트선(B(E))의 프리차지를 행한다. 어드레스 단자(도시 생략))에 공급되는 어드레스 신호를 입력으로 하는 입력 버퍼(123)의 출력(열 어드레스)을 입력으로 하는 레지스터(133)는 리드, 라이트·커맨드(R/W), 라이트용 클록 신호(KW)를 입력하고, 라이트 어드레스(열 어드레스)를 2개의 라이트 사이클분 지연시켜서 출력하고, 리드 어드레스는 그대로 Y디코더(112)에 출력한다.
레지스터(133)에서는 외부로부터 입력된 열 어드레스가 하나의 라이트 사이클분 전의 열 어드레스와 같은 때 신호(HIT1)을 활성화하고, 외부로부터 입력된 열어드레스가 2개의 라이트 사이클분 전의 열 어드레스와 같은 때 신호(HIT2)를 활성화한다.
히트 판정 회로(134)는 레지스터(130)와 레지스터(133)로부터의 신호(HIT1와 HIT2)를 각각 입력하고, 판독의 데이터 출력 회로에 공급하는 데이터를 선택하는 멀티플렉서(138)에 대해 선택 제어 신호를 출력한다.
I/O 단자에 접속되는 입력 버퍼(124)로부터의 출력 신호(기록 데이터)는 클록 신호(KDIN)(커맨드 판정 회로(127)로부터 출력된다)를 샘플링 클록으로 하는 레지스터(136)에 받아들여지고, 레지스터(136)의 출력 신호는 클록 신호(KDIN)를 샘플링 클록으로 하는 레지스터(137)에 받아들여지고, 레지스터(137)의 출력 신호는 클록 신호(KDIN)를 샘플링 클록으로 하는 레지스터(139)에서 받아들여진다. 레지스터(136)와 레지스터(137)의 출력 신호는 멀티플렉서(138)의 2개의 입력 단자에 각각 입력된다.
레지스터(136)와 레지스터(139)의 출력 신호는 멀티플렉서(140)의 2개의 입력 단자에 각각에 입력되고, 멀티플렉서(140)는 선택 제어 신호(WE2)에 의거하여 한쪽을 선택하고, 그 출력 신호는 트라이 스테이트 버퍼(126)에 입력된다. 멀티플렉서(140)에서는 라이트 이네이블 신호(WE2)가 활성화되어 있는 때(2라이트 사이클분의 레이트 라이트), 레지스터(139)의 출력 신호를 선택 출력하고, 라이트 이네이블 신호(WE2)가 비활성화되어 있는 때, 멀티플렉서(140)는 레지스터(136)의 출력 신호를 선택 출력한다.
레지스터(130)와 레지스터(133)로부터의 신호(HIT1)가 모두 활성화되고, 1사이클 전의 라이트 사이클와 같은 리드 어드레스인 경우, 히트 판정 회로(134)는 멀티플렉서(138)에서, 레지스터(136)의 출력이 선택 출력하도록 제어한다.
레지스터(130)와 레지스터(133)로부터의 신호(HIT2)가 모두 활성화되고, 2사이클 전의 라이트 사이클과 같은 리드 어드레스인 경우, 히트 판정 회로(134)는 멀티플렉서(138)에서, 레지스터(137)의 출력이 선택되도록 제어한다.
그 밖의 경우의 리드 사이클에 있어서, 히트 판정 회로(134)는 멀티플렉서(138)에서, 센스 앰프(113E), Y스위치(도시 생략 ; Y디코더(112)에서 선택된다)를 통하여 데이터 버스(DBUS)에 출력된 판독 데이터를 선택하도록 제어한다.
트라이 스테이트 버퍼(126)는 R/W 신호가 라이트를 나타낼 때 출력 이네이블로 되고, 리드를 나타낼 때 출력이 하이 임피던스 상태로 된다.
트라이 스테이트 버퍼(126)의 출력은 데이터 버스(DBUS)에 접속되고, 기록 데이터는 데이터 버스(DBUS)로부터 Y디코더(112)에 공급된다.
Y디코더(112)와 트라이 스테이트 버퍼(126)의 사이의 데이터 버스(DBUS)는 멀티플렉서(138)에 접속되어 있다. 멀티플렉서(138)는 전술한 바와 같이 히트 판정 회로(134)로부터의 선택 제어 신호에 의거하여, 멀티플렉서(138)에 입력된 3개의 신호의 선택을 제어한다.
멀티플렉서(138)의 출력은 레지스터(135)에 입력되고, 내부 클록 신호(K)로 샘플 되고, 레지스터(135)의 출력은 R/W 신호가 리드를 나타낼 때 출력 이네이블로 되는 트라이 스테이트 버퍼로 이루어지는 출력 버퍼(125)를 통하여, I/O 단자로부터 출력된다.
본 실시예의 동작의 개요를 설명한다. 레지스터(130)는 리프레시 어드레스 생성 회로(129)로부터의 리프레시 어드레스와, 2라이트 사이클분 전에, 입력 버퍼(122)로부터 입력되고, 레지스터(130) 내에 보존되어 있는 라이트 어드레스를 비교하고, 일치하고 있는 경우 신호(HITE)를 활성화하고, 불일치인 경우 신호(HITE)를 비활성화로 한다.
리프레시 컨트롤 회로(131)는 레지스터(130)로부터의 신호(HITE)가 비활성화 상태일 때(보다 상세하게는 m개의 행 어드레스중 어느 하나라도 리프레시 어드레스 신호와 일치하지 않는 경우), 리프레시 제어 신호(FC)를 활성화시킨다. R/W 컨트롤 회로(132)는 리드, 라이트 커맨드를 받아서, 제어 신호(EC)를 활성화시킨다. 그리고, 2라이트 사이클 전에 입력된 라이트 어드레스에 대한 데이터(해당 데이터는 2라이트 사이클 전에 I/0 단자로부터 입력되고, 레지스터(139)로부터 출력되고, 멀티플렉서(140), 버퍼(126), 데이터 버스(DBUS)를 통하여 Y디코더(112)에 공급된다)의 메모리 셀에의 기록 동작(X디코더(111E)와, 비트선(B(E)), 센스 앰프(라이트 앰프)(SA/PC(113E))에 의한 기록 동작)과, 리프레시용의 X디코더와, 비트선(B(F)), 센스 앰프(SA/PC(F))(113F)에 의한 메모리 셀의 리프레시 동작이 동시에 행하여진다.
또한, 전술한 바와 같이 레지스터(130)는 1, 2라이트 사이클 전에 외부로부터 입력되고 레지스터(130)에 보존되어 있는 라이트 어드레스(행 어드레스)와, 외부로부터 입력된 어드레스(행 어드레스)가 일치하는 경우, HIT1, HIT2를 액티브로한다. 레지스터(133)는 1, 2라이트 사이클 전에 외부로부터 입력되고 레지스터(133)에 보존되어 있는 라이트 어드레스(열 어드레스)와, 외부로부터 입력된 어드레스(열 어드레스)가 일치하는 경우, HIT1, HIT2를 활성 상태(액티브)로 한다.
리드시에, 레지스터(130)와 레지스터(133)로부터의 HIT1, HIT2가 비활성 상태일 때, 히트 판정 회로(134)는 멀티플렉서(138)에서, 데이터 버스(DBUS)의 판독 데이터를 선택 출력시키고, 멀티플렉서(138)의 출력은 레지스터(135)에서 래치되고, 출력 버퍼(125)로부터 I/O 단자에 출력된다.
1, 또는 2라이트 사이클분의 라이트 어드레스의 행 및 열 어드레스와, 외부로부터 입력된 리드 어드레스의 행 및 열 어드레스가 일치하는 경우, 레지스터(130)와 레지스터(133)로부터의 HIT1 또는 HIT2가 활성화된다.
멀티플렉서(138)에서는 신호(HIT1)가 활성화되어 있는 경우, 판독 데이터로서, 레지스터(136)에 보존되어 있는 기록 데이터를, 멀티플렉서(138)에서 선택하고, 한편, 신호(HIT2)가 활성화되어 있는 경우, 판독 데이터로서 레지스터(137)에 보존되어 있는 기록 데이터를, 멀티플렉서(138)에서 선택하고, 멀티플렉서(138)의 출력은 레지스터(135)에서 래치되고, 출력 버퍼(125)로부터 I/O 단자에 출력된다.
도 1의 레지스터(130)의 구성의 몇가지 예에 관해 이하에 설명한다. 도 2는 도 1의 레지스터(130)의 구성의 한 예를 도시한 도면이다.
도 2를 참조하면, 외부 어드레스(AddE)를 내부 클록 신호(K)의 상승 에지에서 샘플하는 래치 회로(300)와, 리프레시 어드레스(AddF)를 내부 클록 신호(K)의상승 에지에서 샘플하는 래치 회로(301)와, 래치 회로(300)의 출력 신호를 기록 제어용의 클록 신호(KW)의 하강 에지(내부 클록 신호(K)의 상승과 동일 사이클 내)에서 래치하는 래치 회로(302)와, 래치 회로(302)의 출력 신호를, 기록 제어용의 클록 신호(KW)의 상승 에지(클록 신호(KW)의 하강 후, 다음 라이트 사이클에서의 클록 신호(KW)의 상승)에서 래치하는 래치 회로(303)와, 래치 회로(303)의 출력 신호를, 기록 제어용의 클록 신호(KW)의 하강 에지에서 래치하는 래치 회로(304)와, 래치 회로(304)의 출력 신호를 기록 제어용의 클록 신호(KW)의 상승 에지에서 래치하는 래치 회로(305)를 구비하고 있고, 래치 회로(300)의 출력 신호와 래치 회로(305)의 출력 신호를 입력으로 하고, 리드, 라이트 커맨드(R/W) 신호가 리드를 나타낼 때 래치 회로(300)의 출력 신호를 선택하고, R/W 신호가 라이트를 나타낼 때 래치 회로(305)의 출력 신호를 선택하는 멀티플렉서(306)와, 멀티플렉서(306)의 출력 신호를, 내부 클록 신호(K)의 하강 에지에서 샘플하는 래치 회로(310)를 구비하고 있다.
래치 회로(310)의 출력은 외부 어드레스 신호(ADE)로서 X디코더(111E)에 공급된다. 또한, 레지스터(130)는 래치 회로(301)의 출력 신호를 내부 클록 신호(K)의 하강 에지에서 샘플하는 래치 회로(311)을 구비하고. 있고, 래치 회로(311)의 출력은 리프레시 어드레스 신호(ADF)로서, 리프레시용의 X디코더(111F)에 공급된다.
도 2를 참조하면, 이 레지스터(130)(도 1 참조)는 또한, 일치 검출 회로(307, 308, 309)와, 일치 검출 회로(307, 308, 309)의 출력 신호를 내부 클록신호(K)의 하강 에지에서 샘플하는 래치 회로(312, 313, 314)를 구비하고 있다.
일치 검출 회로(307)는 리프레시 어드레스(AddF)를 래치하는 래치 회로(301)의 출력 신호와, 멀티플렉서(306)의 출력 신호가 서로 일치하는지의 여부를 비교하고, 일치한 경우, LOW 레벨을 출력한다. 본 실시예에서는 일치 검출 회로는 2입력 배타적 논리합 게이트로 구성되어 있다.
일치 검출 회로(308)는 외부 어드레스를 래치하는 래치 회로(300)의 출력 신호와, 래치 회로(300)의 출력 신호를, 기록 제어용의 클록 신호(KW)의 하강 에지에서 샘플하는 래치 회로(302)의 출력 신호가 서로 일치하는지의 여부를 비교하고, 일치한 경우 LOW 레벨을 출력한다.
일치 검출 회로(309)는 래치 회로(300)의 출력 신호와, 래치 회로(304)의 출력(2개의 사이클 전의 라이트 어드레스)이 일치하는지의 여부를 비교하고, 일치한 경우 LOW 레벨을 출력한다.
래치 회로(312, 313, 314)의 출력은 신호(HITE, HIT1, HIT2)로서 출력된다.
래치 회로(300 및 301)는 내부 클록 신호(K)의 LOW부터 HIGH 레벨로의 상승에서, 어드레스(AddE), 리프레시 어드레스(AddF)를 각각 래치하고, 출력단의 래치 회로(310 내지 314)는 동일 사이클에서의 내부 클록 신호(K)의 HIGH 레벨부터 LOW 레벨로의 하강에서 각각의 입력을 래치 출력한다.
기록 제어용의 클록 신호(KW)의 하강 에지와 상승 에지에서 각각 데이터를 샘플하는 2개의 래치 회로(302, 303)와, 2개의 래치 회로(304, 305)의 세트는 라이트 어드레스를 레이트 라이트의 사양에 따라서, 이 경우, 2라이트 사이클 지연시키는 타이밍 조정용의 라이트 어드레스 보존 회로(「레이트 라이트 레지스터」라고도 한다)로서 기능한다. 이 라이트 어드레스 보존 회로를 구성하는 최종단의 래치 회로(305)는 기록 제어용의 클록 신호(KW)의 상승에서, 래치 회로(300)에서 샘플되고 나서 2개의 라이트 사이클분 지연된 시점에서, 라이트 어드레스를 멀티플렉서에 출력한다.
다음에, 도 2에 도시한 레지스터(도 1의 130)의 동작에 관해 설명한다. 리드 동작시는 R/W 신호가 리드를 나타내고, R/W 신호를 선택 제어 신호로서 입력하는 멀티플렉서(306)에서는 래치 회로(300)의 출력 신호가 선택되고, 래치 회로(310)로부터 행 어드레스 신호(ADE)가 공급된다. 또한, 리프레시 어드레스(AddF)를 내부 클록 신호(K)의 상승에서 래치하는 래치 회로(301)의 출력 신호를, 내부 클록 신호(K)의 하강 에지에서 래치하는 래치 회로(311)의 출력 신호가 리프레시 어드레스(ADF)로서 출력된다. 전술한 바와 같이 래치 회로(301)와 래치 회로(311)에 의한 리프레시 어드레스(AddF)의 래치 출력은 동일 사이클 내의 내부 클록 신호(K)의 펄스의 상승과 하강에서 행하여진다. 또한, 리드 동작일 때, 클록 신호(KW)의 클록 펄스는 생성되지 않고(예를 들면 LOW 레벨로 유지된다), 래치 회로(300)의 출력은 4단의 래치 회로(302, 303, 304, 305)에 전송되지 않는다.
라이트 동작시는 R/W 신호가 라이트를 나타내고, R/W 신호를 선택 제어 신호로서 입력하는 멀티플렉서(306)에서는 래치 회로(305)의 출력 신호가 선택되고, 래치 회로(310)로부터 행 어드레스 신호(ADE)가 공급된다. 또한, 리프레시 어드레스(AddF)를 내부 클록 신호(K)의 상승에서 래치하는 래치 회로(301)의 출력신호를 내부 클록 신호(K)의 하강 에지에서 래치하는 래치 회로(311)의 출력이 리프레시 어드레스(ADF)로서 출력된다.
일치 검출 회로(307)는 래치 회로(301)의 출력 신호와, 멀티플렉서(306)의 출력 신호(리드일 때는 래치 회로(300)의 출력, 라이트일 때는 래치 회로(305)의 출력)가 일치하는지의 여부를 비교하고, 일치한 경우 LOW 레벨을 출력하고, 불일치인 경우 HIGH 레벨을 출력한다.
일치 검출 회로(308)는 래치 회로(302)의 출력(1라이트 사이클분 전의 라이트 어드레스)과, 래치 회로(300)의 출력(현재 사이클에서 입력된 어드레스)이 일치하는지의 여부를 비교하고, 일치한 경우 LOW 레벨을 출력하고, 불일치인 경우 HIGH 레벨을 출력한다.
일치 검출 회로(309)는 래치 회로(304)의 출력(2라이트 사이클분 전의 라이트 어드레스)과, 래치 회로(300)의 출력(현재 사이클의 어드레스)이 일치하는지의 여부를 비교하고, 일치한 경우 LOW 레벨을 출력하고, 불일치인 경우 HIGH 레벨을 출력한다.
또한, 도 2에 있어서는 간단함을 위해, 래치 회로(300 내지 305, 310 내지 314), 일치 검출 회로(307 내지 309), 멀티플렉서(306)에의 어드레스 입력으로서, 1개의 신호선으로 도시하고 있지만, 행 어드레스 신호의 비트 폭분(예를 들면 m개)의 신호선이 각각 입력된다. 후술하는 도 3, 도 5, 도 8 등에서도 마찬가지이다.
도 3은 도 1의, 열 어드레스를 래치하여 Y디코더(112)에 공급하는 레지스터(133)의 구성의 한 예를 도시한 도면이다. 도 3에 있어서, 외부어드레스(Add)를 내부 클록 신호(K)의 상승 에지에서 샘플하는 래치 회로(370)와, 래치 회로(370)의 출력 신호를 기록 제어용의 클록 신호(KW)의 하강 에지에서 래치하는 래치 회로(371)와, 래치 회로(371)의 출력 신호를 기록 제어용의 클록 신호(KW)의 상승 에지에서 래치하는 래치 회로(372)와, 래치 회로(372)의 출력 신호를 기록 제어용의 클록 신호(KW)의 하강 에지에서 래치하는 래치 회로(373)와, 래치 회로(373)의 출력 신호를 기록 제어작용의 클록(KW)의 상승 에지에서 래치하는 래치 회로(374)를 구비하고 있고, 래치 회로(370)의 출력 신호와 래치 회로(374)의 출력 신호를 입력으로 하고, R/W 신호가 리드를 나타낼 때 래치 회로(370)의 출력 신호를 선택하고, R/W 신호가 라이트를 나타낼 때 래치 회로(374)의 출력 신호를 선택하는 멀티플렉서(375)와, 멀티플렉서(375)의 출력 신호를 내부 클록 신호(K)의 하강 에지에서 샘플하는 래치 회로(376)을 구비하고, 래치 회로(376)의 출력 신호는 외부 어드레스 신호(열 어드레스)로서 Y디코더(도 1의 112)에 공급되고, 래치 회로(370)의 출력 신호와 래치 회로(371)의 출력이 일치하는지의 여부를 비교하고, 일치한 경우 LOW 레벨을 출력하는 일치 검출 회로(377)와, 래치 회로(370)의 출력 신호와 래치 회로(373)의 출력이 일치하는지의 여부를 비교하고, 일치한 경우 LOW 레벨을 출력하는 일치 검출 회로(378)을 구비하고, 일치 검출 회로(377)의 출력 신호와 일치 검출 회로(378)의 출력 신호를 내부 클록 신호(K)의 하강 에지에서 샘플하여 HIT1, HIT2로서 출력하는 래치 회로(379, 380)를 구비하여 구성된다.
상기 레지스터(133)의 구성은 도 2에 도시한 레지스터(130)의 구성에 있어서, 리프레시 어드레스 신호를 래치하는 래치 회로(도 2의 301, 311)와, 리프레시 어드레스와 멀티플렉서(306)의 출력이 일치하는지의 여부를 검출하는 회로(도 2의 307, 312)를 생력하여 구성된다.
도 3에 도시한 레지스터(도 1의 133)의 동작에 관해 설명한다. 리드 동작시는 R/W 신호가 리드를 나타내고, R/W 신호를 선택 제어 신호로서 입력하는 멀티플렉서(375)에서는 래치 회로(370)의 출력 신호가 선택되고, 래치 회로(376)로부터 열 어드레스 신호(ADE)가 공급된다. 또한, 리드 동작인 때, 클록 신호(KW)의 클록 펄스는 생성되지 않고, 래치 회로(370)의 출력은 4단의 래치 회로(371, 372, 373, 374)에 전송되지 않는다.
라이트 동작시는 R/W 신호가 라이트를 나타내고, R/W 신호를 선택 제어 신호로서 입력하는 멀티플렉서(375)에서는 래치 회로(374)의 출력 신호가 선택되고, 래치 회로(376)로부터 어드레스 신호(열 어드레스)(ADE)가 공급된다.
일치 검출 회로(377)는 래치 회로(371)의 출력(1라이트 사이클분 전의 라이트 어드레스)과, 래치 회로(370)의 출력(현재 사이클에서 입력된 어드레스)이 일치하는지의 여부를 비교하고, 일치한 경우 LOW 레벨을 출력하고, 불일치인 경우 HIGH 레벨을 출력한다.
일치 검출 회로(378)는 래치 회로(373)의 출력(2라이트 사이클분 전의 라이트 어드레스)과, 래트 회로(370)의 출력(현재 사이클의 어드레스)이 일치하는지의 여부를 비교하고, 일치한 경우 LOW 레벨을 출력하고, 불일치인 경우 HIGH 레벨을 출력한다.
도 4는 도 1에 도시한 반도체 기억 장치의 동작을 설명하기 위한 타이밍도이다. 도 4에 있어서, AddE는 도 1의 입력 버퍼(122)의 출력, CLK/K는 입력 버퍼(121)에의 입력 클록과 입력 버퍼(121)로부터의 출력 클록(내부 클록 신호), ADE는 레지스터(130)의 출력, AddF는 리프레시 어드레스 생성 회로(129)의 출력, ADF는 레지스터(130)로부터 출력되는 리프레시 어드레스, HITE는 레지스터(130)로부터 출력되는 일치 검출 신호(히트 신호), EC는 보통 액세스 제어 신호, FC는 리프레시 제어 신호, W(E)는 보통 액세스용 워드선, B(E)는 보통 액세스용의 비트선, SE(E)는 보통 액세스용의 센스 앰프(113E)(도 1)의 센스 이네이블 신호, W(F)는 리프레시 전용 워드선, B(F)는 리프레시용의 비트선, SE(F)는 리프레시용의 센스 앰프(113F)(도 1)의 센스 이네이블 신호이다.
외부 행 어드레스(AddE)가 A0, A1, A2, …로 라이트 사이클이 행하여지는 것으로 한다. 리프레시 어드레스(AddF)는 An-1, An, …로 된다.
신호(HITE)가 LOW 레벨인 때(리프레시 어드레스(AddF)가 2개의 라이트 사이클 전에 입력된 라이트 어드레스(AaddE), 또는 현재 사이클의 리드 어드레스(AddE)와 일치하는 경우), 리프레시 제어 신호(FC)는 활성화되지 않고, 보통 액세스 제어 신호(EC)가 활성화되고, 워드선(W(E))이 활성화되고, 센스 앰프(SE(E))(도시 생략의 라이트 앰프)의 활성화가 행하여진다. 리프레시 제어 신호(FC)는 활성화되지 않기 때문에, 리프레시용 포트의 코어 포트에 있어서, 센스 앰프 SE(F)의 활성화에 의한 리프레시가 행하여지지 않는다.
외부 행 어드레스(A1)≠An(리프레시 어드레스)인 경우, 신호(HITE)는 HIGH레벨로 되고(기호「*」로 나타낸다), 리드, 라이트용의 코어 포트에 있어서, 보통 액세스 제어 신호(EC)가 활성화되고, 워드선(W(E))가 활성화되고, 비트선(B(E))에 접속하는 센스 앰프(SE(E))에 의한 판독(기록시에는 라이트 앰프에 의한 기록)이 행하여진다. 또한, 리프레시 제어 신호(FC)는 활성화되고(기호「*」로 나타낸다, 이 예에서는 HIGH 레벨), 워드선(W(F))이 활성화되고, 리프레시용 포트의 코어 포트에 있어서, 센스 램프(SE(F))의 활성화에 의한 리프레시가 행하여진다.
또한, 여기서, 센스 앰프(SE(E))의 활성화가 센스 앰프(SE(F))의 활성화보다 선행하면, 센스 앰프(SE(E))의 활성화가 전원 노이즈로 되고 센스 앰프(SE(F))의 활성화 전의 비트선(B(F))에 악영향을 주고, 역으로 센스 앰프(SE(F))의 활성화가 센스 앰프(SE(E))의 활성화보다 선행한다면 센스 앰프(SE(F))의 활성화가 전원 노이즈로 되어 비트선(B(E))의 전위에 전하여져서 악영향을 준다. 그해서, 본 실시예에서는 리프레시 컨트롤 회로(131)와, R/W 컨트롤 회로(132)에 입력되는 내부 클록 신호(K)에 의해, 센스 앰프(SE(E))와 센스 앰프(SE(F))가 동시에 활성화를 시작하도록 제어하고 있다.
도 5는 도 1의 레지스터(130)의 다른 구성의 한 예를 도시한 도면이다. 도 5를 참조하면, 이 레지스터는 외부 어드레스(AddE)를 내부 클록 신호(K)의 상승 에지에서 샘플하는 래치 회로(320)와, 래치 회로(320)의 출력 신호를 내부 클록 신호(K)의 하강 에지에서 래치하는 래치 회로(329)와, 리프레시 어드레스(AddF)를 내부 클록 신호(K)의 상승 에지에서 샘플하는 레지스터 회로(래치)(321)와, 래치 회로(320)의 출력 신호를 기록 제어용의 클록 신호(KW)의 하강 에지에서 래치하는래치 회로(322)와, 래치 회로(322)의 출력 신호를 기록 제어용의 클록 신호(KW)의 상승 에지에서 래치하는 래치 회로(323)와, 래치 회로(323)의 출력 신호를 기록 제어용의 클록 신호(KW)의 하강 에지에서 래치하는 래치 회로(324)와, 래치 회로(324)의 출력 신호를 기록 제어용의 클록 신호(KW)의 상승 에지에서 래치하는 래치 회로(325)를 구비하고 있고, 래치 회로(320)의 출력 신호와 래치 회로(325)의 출력 신호를 입력으로 하고, R/W 신호가 리드를 나타낼 때 래치 회로(320)의 출력 신호를 선택하고, R/W 신호가 라이트를 나타낼 때 래치 회로(325)의 출력 신호를 선택하는 멀티플렉서(326)와, 멀티플렉서(326)의 출력 신호가 반전하여 출력하는 인버터(327)와, 인버터(327)의 출력 신호를 반전하여 인버터(327)의 입력에 공급하는 인버터(328)와, 인버터(327)의 출력 신호를 반전하여 어드레스 신호(ADE)를 출력하는 인버터(333)를 구비하고, 인버터(327, 328)는 플립플롭을 구성하고 있다.
인버터(333)의 출력 신호(ADE)는 X디코더(111E)에 공급된다. 레지스터(321)의 출력은 리프레시 어드레스 신호(ADF)로서 리프레시용의 X디코더(111F)에 공급된다.
또한, 이 레지스터는 일치 검출 회로(330, 331, 332)를 구비하고 있다. 일치 검출 회로(332)는 래치 회로(324)의 출력 신호와, 레지스터 321의 출력 신호가 일치하는지의 여부를 비교하고, 일치한 경우 신호(HITE)를 활성화하여 (LOW 레벨로서) 출력하고, 불일치인 경우 HIGH 레벨의 신호(HITE)를 출력한다.
일치 검출 회로(330)는 래치 회로(329)의 출력 신호와 래치 회로(322)의 출력이 일치하는지의 여부를 비교하고, 일치한 경우 신호(HIT1)을 활성화하여 (LOW레벨로서) 출력하고, 불일치인 경우 HIGH 레벨의 신호(HIT1)을 출력한다.
일치 검출 회로(331)는 래치 회로(329)의 출력 신호와 래치 회로(324)의 출력(2개의 라이트 사이클 전에 대응하는 라이트 어드레스)이 일치하는지의 여부를 비교하고, 신호(HIT2)를 활성화하여 (LOW 레벨로서) 출력하고, 불일치인 경우 HIGH 레벨의 신호(HIT2)를 출력한다.
기록 제어용의 클록 신호(KW)의 하강 에지와 상승 에지에서 각각 데이터를 샘플하는 2개의 래치 회로(322, 323)와, 2개의 래치 회로(324, 325)의 세트는 라이트 어드레스를 레이트 라이트의 사양에 따르며, 이 경우, 2라이트 사이클 지연시키는 라이트 어드레스 보존 회로로서 기능한다. 이 라이트 어드레스 보존 회로를 구성하는 최종단의 래치 회로(325)는 기록 제어용의 클록 신호(KW)의 상승에서, 래치 회로(320)에서 샘플되고 나서 2개의 라이트 사이클 지연된 타이밍에서, 라이트 어드레스를 멀티플렉서(326)에 출력한다. 일치 검출 회로(332)에는 레지스터(321)로부터의 리프레시 어드레스와, 어드레스(AddE)가 래치 회로(320)에 입력된 사이클의 다음 라이트 사이클에서의 기록 클록 신호의 하강 에지(라이트 어드레스가 입력되고 나서 2개의 라이트 사이클이 경과하기 전의 시점)에서, 어드레스를 출력하는 래치 회로(324)의 출력 신호를 입력하고, 이들의 어드레스가 일치하는지의 여부를 비교한다.
2개의 라이트 사이클 전의 기록 어드레스와, 리프레시 어드레스가 일치한 경우, 도 1의 리프레시 컨트롤 회로(131)에 공급하는 신호(HITE)를 LOW 레벨로 하여, 리프레시 동작을 멈춘다. 즉, 신호(HITE)를 받는 리프레시 컨트롤 회로(131)는 리프레시 제어 신호(FC)를 비활성화 상태로 하여, 리프레시 동작을 멈춘다.
도 2에 도시한 레지스터(130)의 구성과 상위하게, 본 실시예의 레지스터에서는 신호(HITE)는 멀티플렉서(326)의 전의 단계에 위치하는 래치 회로(324)의 출력 신호와, 리프레시 어드레스의 일치 검출 결과로 되어 있다. 본 실시예에서는 셀 어레이에 대한 라이트 동작이 행하여지는 사이클이 시작되기 전의 시점에서, 리프레시 어드레스와, 라이트 어드레스가 일치하는지의 여부를 비교 판정하는 구성으로 되어 있고, 리프레시 어드레스와, 2개의 라이트 사이클 전의 라이트 어드레스가 일치하고 있는 경우, 리프레시를 멈추고, 일치하고 있는 경우, 라이트 동작과, 리프레시 동작이 동시에 행하여진다.
도 6은 도 1의 리프레시 컨트롤 회로(131)의 구성의 한 예를 도시한 도면이다. 도 6을 참조하면, 이 리프레시 컨트롤 회로는 라이트 이네이블(/WE)(LOW 레벨에서 액티브)을 입력하고, 또한, 도 5에 도시한 레지스터로부터의 HITE 신호를, 행 어드레스 신호의 비트 갯수분(A0 내지 Am) 입력하고, 이들의 입력 신호의 논리합(OR) 연산 결과를 출력하는 논리 게이트(401)를 구비하고, 내부 클록 신호(K)로, 타이머(128)로부터의 리프레시가 신호(T)를 샘플하는 레지스터(402)를 구비하고 있다.
논리 게이트(401)의 출력 신호와 레지스터(402)의 출력 신호를 입력으로 하고, 2개의 입력 신호의 논리곱(AND) 연산 결과를 출력하는 논리 게이트(403)를 구비하고, 논리 게이트(403)의 출력 신호(A)를 입력으로 하고, 논리 게이트(403)의 출력 신호(A)가 리프레시를 지시하는 값인 때, 내부 클록 신호(K)의 상승 에지에의거하여, 리프레시 제어 신호(FC)(원숏 펄스)를 출력하는 컨트롤 펄스 발생 회로(404)를 구비하고 있다.
논리 게이트(401)는 입력 신호로서, 라이트 이네이블(/WE)이 LOW 레벨이며 또한 행 어드레스 신호(A0 내지 Am)의 비트 갯수분의 복수의 신호(HITE)가 전부 LOW 레벨(일치)인 때에만 LOW 레벨을 출력하고, 그 밖의 입력 신호의 논리 레벨의 조합에 대해 HIGH 레벨을 출력한다. 논리 게이트(403)는 레지스터(402)가 리프레시 트리거 신호(T)를 내부 클록 신호(K)로 샘플한 신호가 HIGH 레벨인 경우(리프레시 요구가 올라간 때라도)에, 논리 게이트(401)의 출력 신호가 LOW 레벨인 경우(즉, 라이트 이네이블(/WE)이 LOW 레벨이며 또한 라이트 어드레스의 행 어드레스 신호가 리프레시 어드레스와 일치하고 있는 경우)에는 해당 리프레시 어드레스에 관한 리프레시 동작을 억제하는 제어를 행하도록, 컨트롤 펄스 발생 회로(404)에 지시한다. 즉,
(a) 리프레시 트리거 신호(T)가 생성되지 않은 사이클에는 레지스터(402)로부터 LOW 레벨이 출력되고, 논리 게이트(403)의 출력 신호(A)는 LOW 레벨로 되고, 컨트롤 펄스 발생 회로(404), 리프레시 제어 신호(FC)를 비활성화 상태(예를 들면 LOW 레벨)로 한다.
(b) 프레시 트리거 신호(T)가 생성되고, 레지스터(402)로부터 HIGH 레벨이 출력되지만, 논리 게이트(401)로부터 LOW 레벨이 출력되는 때(신호(/WE)가 LOW 레벨, HITE가 전부 LOW 레벨인 때)는 논리 게이트(403)의 출력 신호(A)는 LOW 레벨로 되고, 컨트롤 펄스 발생 회로(404)는 리프레시 제어 신호(FC)를 비활성화 상태(예를 들면 LOW 레벨)로 한다.
(c) 리프레시 트리거 신호(T)가 생성되고, 레지스터(402)로부터 HIGH 레벨이 출력되고, 논리 게이트(401)로부터 HIGH 레벨이 출력되는 때(신호(/WE)가 HIGH 레벨, 또는 적어도 하나의 HITE가 HIGH 레벨인 때)는 논리 게이트(403)의 출력 신호(A)는 HIGH 레벨로 되고, 컨트롤 펄스 발생 회로(404)는 리프레시 제어 신호(FC)를 활성화 상태(예를 들면 HIGH 레벨)로 한다.
또한, 도 6에서는 설명을 위해, 리프레시 어드레스와, 2개의 라이트 사이클 상당 전에 입력된 라이트 어드레스와의 일치를 검출하는 일치 검출 회로(도 5의 332)를 2비트 입력의 배타적 논리합으로 하고, 행 어드레스 신호(A0 내지 Am)에 대해, m개의 일치 검출 회로를 구비하고, m개의 HITE 신호가 출력되는 구성을 상정하고 있다. 한편, 도 5의 일치 검출 회로(332)가 래치 회로(324)로부터 병렬 출력되는 m비트의 라이트 어드레스와, 레지스터(321)로부터 병렬 출력되는 m비트의 리프레시 어드레스가 일치하는지 비교하고, 1비트의 신호(HITE)를 출력하는 회로 구성으로 되어 있는 경우, 도 6의 논리 게이트(401)는 /WE와 신호(HITE)를 입력으로 하는 2입력 OR 회로로 치환된다.
도 6에 도시한 구성에서는 논리 게이트(401)에 입력되는 HITE 신호로서, 도 5를 참조하여 설명한, 레이트 라이트용의 레지스터(래치 회로(324))로부터 출력되는 라이트 어드레스와, 레지스터(321)의 리프레시 어드레스를 1사이클 전에 판정하여 두는 구성으로 하고, 신호(HITE)의 신호 경로의 지연(외부 어드레스와 리프레시 어드레스의 비교 시간)을, 보이지 않도록 하고 있다. 즉, 내부 클록 신호(K)의 상승부터, 리프레시 제어 신호(FC)의 상승까지의 신호 패스를 고속화한다(신호의 지연 시간을 단축).
도 7은 도 6에 도시한 리프레시 컨트롤 회로의 동작을 설명하기 위한 타이밍도이다. 도 7에는 셀 어레이에의 라이트 동작(Write Cycle)이 개시되기 직전의 사이클에서 신호(HITE)가 HIGH 레벨(라이트 어드레스의 행 어드레스와 리프레시 어드레스가 불일치), LOW 레벨(라이트 어드레스의 행 어드레스와 리프레시 어드레스가 일치)로 된 경우에 관해 실선과 파선으로 도시되어 있다.
리드 사이클(Read Cyc1e)에 있어서, 내부 클록 신호(K)의 상승에서, 논리 게이트(403)의 출력 신호(A)는 LOW 레벨로 되고, 컨트롤 펄스 발생 회로(405)로부터 출력되는 리프레시 제어 신호(FC)는 LOW 레벨인 채이다.
라이트 사이클에 있어서, 내부 클록 신호(K)의 상승에서, 신호(/WE)는 LOW 레벨이고, 어드레스(A0 내지 Am)에 관한 m개의 모든 신호(HITE)가 LOW 레벨인 때(2사이클 전의 라이트 어드레스가 리프레시 어드레스와 일치), 논리 게이트(401)의 출력은 LOW 레벨이고, 논리 게이트(403)의 출력인 노드(A)는 LOW 레벨로 된다. 이 때, 컨트롤 펄스 발생 회로(404)로부터 출력되는 리프레시 제어 신호(FC)는 LOW 레벨로 되고, 리프레시는 행하여지지 않는다(도 7의 Write Cycle의 「*」 참조). 또한, 도 7에 있어서, HITE, 노드(A), FC의 「*」는 라이트 어드레스의 행 어드레스가 리프레시 어드레스와 히트한 경우(HITE = LOW 레벨)를 나타내고, 대응하는 파선은 각각의 신호 파형을 도시하고 있다.
행 어드레스(A0 내지 Am)에 관해 적어도 어느 하나의 어드레스에 대한신호(HITE)가 HIGH 레벨인 때(불일치인 경우), 라이트 사이클의 내부 클록 신호(K)의 상승에 있어서, 논리 게이트(403)의 출력인 노드(A)는 HIGH 레벨로 된다. 컨트롤 펄스 발생 회로(404)로부터 출력되는 리프레시 제어 신호(FC)는 HIGH 레벨로 되고, 리프레시 동작이 행하여진다.
또한, 도 5에 도시한 레지스터의 구성에 있어서, 리프레시 어드레스(AddF)를 입력으로 하는 레지스터(321)와, 일치 검출 회로(332)를 제외한 구성을, 도 1의 레지스터(133)로서 이용하여도 좋다.
도 8은 도 1의 레지스터(130)의 또다른 구성의 한 예를 도시한 도면이다. 도 8를 참조하면, 외부 어드레스(AddE)를 내부 클록 신호(K)의 상승 에지에서 샘플하는 래치 회로(340)와, 래치 회로(340)의 출력 신호를 내부 클록 신호(K)의 하강 에지에서 래치하는 래치 회로(348)와, 리프레시 어드레스(AddF)를 내부 클록 신호(K)의 상승 에지에서 샘플하는 레지스터 회로(래치 회로)(356)와, 래치 회로(340)의 출력 신호를 기록 제어용의 클록 신호(KW)의 하강 에지에서 래치하는 래치 회로(341)와, 래치 회로(341)의 출력 신호를 기록 제어용의 클록 신호(KW)의 상승 에지에서 래치하는 래치 회로(342)와, 래치 회로(342)의 출력 신호를 기록 제어용의 클록 신호(KW)의 하강 에지에서 래치하는 래치 회로(343)와, 래치 회로(343)의 출력 신호를 기록 제어용의 클록 신호(KW)의 상승 에지에서 래치하는 래치 회로(344)를 구비하고 있고, 래치 회로(340)의 출력 신호와 래치 회로(344)의 출력 신호를 입력으로 하고, R/W 신호가 리드를 나타낼 때 래치 회로(340)의 출력 신호를 선택하고, R/W 신호가 라이트를 나타낼 때 래치 회로(344)의 출력 신호를 선택하는 멀티플렉서(345)와, 멀티플렉서(345)의 출력 신호를 반전 출력하는 인버터(346)와, 인버터(346)의 출력 신호를 반전하여 인버터(346)의 입력에 공급하는 인버터(347)와, 인버터(346)의 출력 신호를 반전하여 어드레스 신호(ADE)로서 출력하는 인버터(358)를 구비하고, 인버터(346, 347)는 플립플롭을 구성하고 있다.
인버터(358)의 출력 신호(ADE)는 X디코더(111E)에 공급된다. 레지스터(356)의 출력 신호는 리프레시 어드레스 신호(ADF)로서 리프레시용의 X디코더(111F)에 공급된다.
또한, 이 레지스터는 일치 검출 회로(349, 350)를 구비하고 있다. 일치 검출 회로(349)는 래치 회로(348)의 출력 신호와, 레지스터(341)의 출력 신호가 일치하는지의 여부를 비교하고, 일치한 경우, 신호(HIT1)를 활성화하여 (LOW 레벨로서) 출력한다. 일치 검출 회로(350)는 래치 회로(348)의 출력 신호와, 레지스터(343)의 출력 신호가 일치하는지의 여부를 비교하고, 일치한 경우 신호(HIT2)를 활성화하여 (LOW 레벨로서) 출력한다.
외부 어드레스(AddE)와 리프레시 어드레스(AddF)를 입력하는 리드용의 일치 검출 회로(351)을 구비하고, 외부 어드레스(AddE)와 리프레시 어드레스(AddF)가 일치한 경우 일치 검출 회로(351)는 LOW 레벨을 출력한다.
래치 회로(343)의 출력 신호와 리프레시 어드레스(AddF)를 입력하는 라이트용의 일치 검출 회로(352)를 구비하고, 래치 회로(343)의 출력 신호와 리프레시 어드레스(AddF)가 일치한 경우 일치 검출 회로(352)는 LOW 레벨을 출력한다.
일치 검출 회로(351)의 출력 단자는 PMOS 트랜지스터로 이루어지는 패스 트랜지스터(353)의 일단에 접속되고, 일치 검출 회로(352)의 출력 단자는 NMOS 트랜지스터(354)로 이루어지는 패스 트랜지스터(354)의 일단에 접속되고, 패스 트랜지스터(353, 354)의 접속점은 레지스터(357)에 접속되어 있다. PMOS 트랜지스터(353)는 게이트 단자에 /(R/W) 신호를 입력하고, /(R/W) 신호가 LOW 레벨인 때(리드일 때), 온 하고, 리드용 일치 검출 회로(351)의 출력 신호를 레지스터(357)에 전달한다.
NMOS 트랜지스터(354)는 게이트 단자에 /(R/W) 신호를 입력하고, /(R/W) 신호가 HIGH 레벨인 때(라이트일 때), 온 하고, 일치 검출 회로(352)의 출력 신호를 레지스터(357)에 전달한다.
레지스터(357)는 PMOS 트랜지스터(353)와 NMOS 트랜지스터(354)의 접속점의 신호 전압을, 내부 클록 신호(K)로 샘플하여 신호(HITE)로서 출력한다.
내부 클록 신호(K)로 구동되는 레지스터(357)의 전단(前段)에서, 외부 어드레스(AddE)의 입력(B)과, 리프레시 어드레스(AddF)를, 일치 검출 회로(351)에서 판정하고, 리드용의 판정 결과와, 라이트용 판정 결과를 R/W 신호로 선택하고, 내부 클록 신호(K)로 레지스터(357)에 받아넣고 있다. 내부 클록 신호(K)의 상승 전에, 리프레시 어드레스(AddF)와 외부 어드레스(AddE)의 일치가 판정될 수 있기 때문에, 고속이다.
도 8의 구성에 있어서, 레지스터(356), 리드용 일치 검출 회로(351), 라이트용 일치 검출 회로(352), 패스 트랜지스터(353, 354), 레지스터(357)을 제거하여, 도 1의 레지스터(133)를 구성하여도 좋다.
도 9는 상기한 2포트 DRAM 셀을 갖는 본 발명의 실시예의 반도체 기억 장치를 적용한, ZBT 사양의 고속 SRAM의 동작을 설명하기 위한 타이밍도이다. 도 9에 있어서, CLK는 도 1의 클록 신호(CLK), Add는 도 1의 외부로부터 어드레스 단자에 공급되는 어드레스(Add), R/W는 도 1의 리드/라이트 신호(R/W)이고, 「R」은 리드, 「W」는 라이트를 나타내고 있다. I/O는 도 1의 I/O 단자의 데이터, Word는 셀 어레이의 워드선, 셀에의 리드 라이트는 셀 어레이에의 리드인지, 라이트인지를 나타내고 있다.
시각(타이밍)(t0, t1)부터의 2사이클에서는 어드레스(A0, A2)가 어드레스 단자에 입력되고, 각각, 셀 어레이측에서의 리드 사이클(R/W 신호 = LOW 레벨)이다.
타이밍(t2, t4, t5)부터의 3사이클은 어드레스(A3, A4, A5)가 어드레스 단자에 입력되고, 각각, 셀 어레이측에서의 라이트 사이클(R/W 신호 = HIGH 레벨)이다.
타이밍(t6, t7)부터의 2사이클은 어드레스(A6, A7)가 어드레스 단자에 입력되고, 각각, 셀 어레이측에서의 리드 사이클(R/W 신호 = LOW 레벨)이다.
I,/O 단자에는 타이밍(t2, t4)에서, 셀 어레이로부터의 판독 데이터(Q0, Q2)(어드레스(A0, A2)의 메모리 셀의 판독 데이터)가 출력된다(도 9의 I/O의 「Data Out」 참조). 판독 데이터의 I/O 단자로부터의 출력은 리드 어드레스의 입력부터 1사이클 지연된다.
타이밍(t5, t6, t7)에서는 I/O 단자로부터 기록 데이터(Q3, Q4, Q5)가 입력되고(도 9의 I/O의 「Data In」 참조), 타이밍(t8)에서는 I/O 단자로부터, 판독 데이터(Q6)(타이밍(t6)의 어드레스(A6)로 판독된 데이터)가 출력된다.
도 9의 「Word」는 도 1의 보통 워드선(W(E))에 대응하고, 「Word」의 A0, A2는 어드레스(A0, A2)에 대응하는 워드선이 선택되어 있는 것를 나타내고 있고, Read는 셀로부터의 판독이 행하여지는 것을 나타내고 있다. 즉, 셀 어레이의 동작으로서 워드선은 타이밍(t0, t1)에서 어드레스(A0, A2)가 각각 선택되고, 셀 데이터(Q0, Q2)가 셀로부터 판독된다.
타이밍(t2, t4)에서는 각각, 라이트 사이클(t2)보다, 2라이트 사이클(도 9에서는 도시 생략) 전의 라이트 어드레스(AW-2, AW-1)가 선택되고, 데이터(DW-2, DW-1)가 각각 셀에 기록된다(레이트 라이트).
타이밍(t5)에서, 2라이트 사이클 전의 어드레스(A3)가 선택되고(레이트 라이트), D3이 셀에 기록된다.
타이밍(t6, t7)에서는 각각 어드레스(A6, A7)이 선택되고, 셀 데이터(Q6, Q7)가 셀로부터 판독된다. 도 9에 도시한 바와 같이 파이프라인·버스트 동작이 행하여지고, 리드/라이트 동작에 있어서, 어드레스 입력으로부터 데이터 입력/출력까지, 1/2클록 사이클 지연되고, 리드/라이트 동작의 전환시에, 데이터 버스에 데드 사이클이 존재하지 않고, 최대한의 메모리·밴드 폭으로의 사용을 가능하게 하고, 고속화를 달성하고 있다.
이하에, 본 발명의 다른 실시예에 관해 더욱 설명한다. 도 10은 도 1의 레지스터(130)의 다른 구성을 도시한 도면으로서, 레이트 라이트 1단(段)의 구성이다. 도 10을 참조하면, 이 레지스터는 외부 어드레스(AddE)를 내부 클록 신호(K)의 LOW레벨부터 HIGH 레벨로의 상승 에지에서 샘플하는 래치 회로(360)와, 래치 회로(360)의 출력 신호를, HIGH 레벨로 상승하고 있는 내부 클록 신호(K)의 LOW 레벨로의 하강 에지에서 래치하는 래치 회로(366)와, 리프레시 어드레스(AddF)를 내부 클록 신호(K)의 상승 에지에서 샘플하는 레지스터(래치 회로)(368)와, 래치 회로(360)의 출력 신호를 기록 제어용의 클록 신호(KW)의 하강 에지(래치 회로(360)의 샘플링 신호를 이루는 내부 클록 신호(K)의 상승과 동일 사이클에서의 클록 신호(KW)의 하강)에서 래치하는 래치 회로(361)와, 래치 회로(361)의 출력 신호를, 기록 제어용의 클록 신호(KW)에의 상승 에지(래치 회로(360)에서 래치된 사이클의 다음 라이트 사이클에서의 클록 신호(KW)의 상승)에서 래치하는 래치 회로(362)와, 래치 회로(360)의 출력 신호와 래치 회로(362)의 출력 신호를 입력으로 하고, R/W 신호가 리드를 나타낼 때 래치 회로(360)의 출력 신호를 선택하고, R/W 신호가 라이트를 나타낼 때 래치 회로(362)의 출력 신호를 선택하는 멀티플렉서(363)와, 멀티플렉서(363)의 출력 신호를 반전 출력하는 인버터(364)와, 인버터(364)의 출력 신호를 반전하여 인버터(364)의 입력에 공급하는 인버터(365)와, 인버터(364)의 출력 신호를 반전하여 출력 신호(ADE)로서 출력하는 인버터(370)를 구비하고, 인버터(364, 365)는 플립플롭을 구성하고 있다.
인버터(370)의 출력 신호(ADE)는 X디코더(111E)에 공급된다. 레지스터(368)의 출력 신호는 리프레시 어드레스 신호(ADF)로서 리프레시용의 X디코더(111F)에 공급된다.
도 10을 참조하면, 이 레지스터는 또한, 일치 검출 회로(367, 369)를 구비하고 있다. 일치 검출 회로(369)는 래치 회로(361)의 출력 신호와, 레지스터(368)의 출력 신호가 일치하는지의 여부를 비교하고, 일치한 경우, 신호(HITE)를 활성화하여 (LOW 레벨로서) 출력한다. 이 구성에 있어서도, 라이트 어드레스를 1라이트 사이클분 지연시키기 전의 시점에서, 일치 검출 회로(369)는 리프레시 어드레스와, 라이트 어드레스가 일치하는지의 여부를 검출하는 구성으로 되어 있다.
일치 검출 회로(367)는 래치 회로(366)의 출력 신호와 래치 회로(361)의 출력 신호를 비교하고, 일치한 경우 신호(HIT1)을 활성화하여 (LOW 레벨로서) 출력하고, 불일치인 경우 HIGH 레벨의 신호(HIT1)를 출력한다.
기록 제어용의 클록 신호(KW)의 하강 에지에서 래치하는 래치 회로(361)와, 기록 동작용의 클록 신호(KW)의 상승 에지에서 래치하는 래치 회로(362)가 1라이트 사이클분, 라이트 어드레스를 지연시키는 라이트 어드레스 보존 회로로서 기능한다.
도 1의 레지스터(133)도, 도 10의 구성에 따라서, 1레이트 라이트 구성으로 하여도 좋다. 즉, 도 1의 레지스터(133)는 도 10에 있어서, 리프레시 어드레스를 래치하는 레지스터(368)와 일치 검출 회로(369)를 제거하고 구성된다. 또한, 클록 신호(CLK), 및 내부 클록 신호(K) 등의 대신에, 래치 타이밍 신호로서, 칩 이네이블 신호(/CE)를 이용하여도 좋다. 또는 리드 동작에 있어서, 칩 이네이블 신호를 내부 클록 신호(K) 대신에 이용하고, 라이트 동작에 있어서, 라이트 이네이블 신호(/WE)를 기록 제어용의 클록 신호(KW) 대신에 이용하여도 좋다. 이러한 구성에 의해, 클록 동기형이 아닌, 의사 SRAM에 대해서도, 본 발명을 적용할 수 있다. 또한, 상술한 실시예의 변형으로서, 도 1의 히트(HIT) 판정 회로(134)의 출력에 의해, R/W 컨트롤 회로(132)를 제어하고, 히트(HIT) 판정 회로(134)에서 일치를 검출한 경우에는 셀 어레이(100)로부터의 판독을 금지하는 구성으로 하여도 좋다.
또한, 상기 실시예에서는 레지스터(130) 등에 있어서 소정 사이클분 지연시킨 라이트 어드레스의 행 어드레스 신호와, 리프레시 어드레스를 비교하여 일치 검출 신호(HITE)를 생성하고, 리프레시 동작의 제어를 행하고 있지만, 예를 들면 외부로부터 입력된 리드 어드레스의 행 어드레스 신호와, 리프레시 어드레스를 비교하고, 불일치인 경우에는 리드 어드레스로 선택되는 셀 어레이로부터의 데이터의 판독과 동시에, 리프레시 어드레스로 선택되는 셀 어레이의 리프레시 동작을 행하고, 일치인 경우는 리프레시 동작을 억제하고, 상기 리드 어드레스로 선택되는 셀 어레이로부터의 데이터의 판독을 행하는 구성으로 하여도 좋다.
이상 본 발명을 상기 실시예에 입각하여 설명하였지만, 본 발명은 상기 실시예의 구성에만 한정되는 것이 아니고, 특허청구의 범위의 각 청구항의 발명의 범위 내에서 당업자라면 행할 수 있는 각종 변형, 수정을 포함하는 것은 물론이다.
이상 설명한 바와 같이 본 발명에 의하면, 리프레시용의 워드선, 비트선, 센스 앰프를 구비한 듀얼 포트 DRAM 셀을 가지며, 리프레시 어드레스와 외부 어드레스가 다른 경우, 리드/라이트 동작과 리프레시 동작을 동시 병행적으로 행하도록 함으로써, 리프레시 동작을 위한 비선택 시간을 마련하는 것을 필요로 하지 않으며, 클록 동기형 고속 SRAM을, 저비용, 칩 면적의 감축, 저소비 전력으로 실현할수 있다.
또한, 본 발명에 의하면, 셀 어레이에 있어서 라이트 동작이 시작되기 전에, 리프레시 어드레스와, 라이트 어드레스가 일치하는지의 여부를 비교 판정하는 구성으로 하고, 리프레시 어드레스의 래치의 타이밍으로부터 리프레시 제어 신호의 출력까지의 신호 패스의 지연을, 겉보기로 단축하여, 고속화에 대응 가능하게 하고 있다.

Claims (30)

  1. 복수의 메모리 셀을 갖는 셀 어레이를 구비하고,
    상기 각 메모리 셀은,
    보통 액세스용의 비트선과 리프레시용의 비트선과의 사이에 직렬 형태로 접속된 제 1 및 제 2의 스위치 트랜지스터와,
    상기 제 1 및 제 2의 스위치 트랜지스터의 접속점에 접속된 데이터 축적용의 용량을 구비하고,
    상기 제 1 및 제 2의 스위치 트랜지스터의 제어 단자에는 보통 액세스용의 워드선과 리프레시용의 워드선이 각각 접속되어 있고,
    반도체 기억 장치는 상기 반도체 기억 장치의 외부로부터 상기 반도체 기억 장치의 어드레스 단자에 입력된 라이트 어드레스에 대해, 적어도 하나의 라이트 사이클분 지연되어 상기 라이트 어드레스로 선택되는 메모리 셀에의 기록이 행하여지는 레이트 라이트 구성으로 되고,
    상기 리프레시용 비트선에 접속된 리프레시용 센스 앰프와,
    리프레시 어드레스와, 적어도 1라이트 사이클 전에 외부로부터 상기 어드레스 단자에 입력된 라이트 어드레스의 행 어드레스가 일치하는지의 여부를 비교 판정하는 판정 회로와,
    상기 판정 회로에 의해, 상기 리프레시 어드레스와 라이트 어드레스의 행 어드레스의 불일치가 검출된 경우에는 상기 라이트 어드레스로 선택되는 상기 보통액세스용의 워드선을 활성화하고 상기 보통 액세스용의 워드선에 접속되는 메모리 셀의 상기 제 1의 스위치 트랜지스터를 온 시켜서 상기 보통 액세스용의 비트선으로부터 상기 용량에 데이터를 기록하는 라이트 동작과, 상기 리프레시 어드레스로 선택되는 상기 리프레시용의 워드선을 활성화하여 상기 리프레시용의 워드선에 접속되는 메모리 셀의 상기 제 2의 스위치 트랜지스터를 온 시키고, 상기 리프레시용의 비트선에 접속된 상기 리프레시용의 센스 앰프에 셀 데이터를 판독하고 상기 리프레시용의 비트선을 통하여 재기록하는 리프레시 동작이 동일 사이클에서 병행하여 행하여지도록 제어하고,
    상기 판정 회로에 의해, 상기 리프레시 어드레스와 라이트 어드레스의 행 어드레스의 일치가 검출된 경우에는 상기 리프레시 동작을 억제하고, 상기 라이트 동작을 행하도록 제어하는 제어부를 구비하고 있는 것을 특징으로 하는 반도체 기억 장치.
  2. 제 1항에 있어서,
    상기 판정 회로가 상기 셀 어레이에 대한 라이트 동작이 행하여지는 사이클이 시작되기 전의 시점에서, 상기 리프레시 어드레스와, 상기 라이트 어드레스의 행 어드레스가 일치하는지의 여부를 비교 판정하는 구성으로 되어 이루어지는 것을 특징으로 하는 반도체 기억 장치.
  3. 제 1항에 있어서,
    상기 외부로부터 입력된 라이트 어드레스를 보존하고, 상기 레이트 라이트로 규정되는 소정 수의 라이트 사이클분, 지연시켜서 출력하는 라이트 어드레스 보존 회로와,
    리드/라이트 동작을 지시하는 제어 신호를 선택 제어 신호로서 입력하고, 상기 외부로부터 입력된 어드레스와 상기 라이트 어드레스 보존 회로로부터 출력되는 어드레스를 입력하고, 상기 제어 신호가 리드를 나타낼 때에, 상기 외부로부터 입력된 어드레스를 선택하고, 상기 제어 신호가 라이트를 나타낼 때에, 상기 라이트 어드레스 보존 회로로부터 출력되는 어드레스를 선택하여 출력하는 선택 회로를 구비하고,
    상기 선택 회로로부터 출력되는 어드레스는 어드레스 디코더에 공급되고,
    상기 라이트 어드레스 보존 회로에 보존되어 있고, 상기 소정 수의 라이트 사이클분 지연시켜 출력 되기 전의 시점에서의 라이트 어드레스의 행 어드레스와, 상기 리프레시 어드레스가 일치하는지의 여부를 비교 판정하는 일치 검출 회로를 구비하고,
    상기 셀 어레이에 대한 상기 라이트 어드레스로 선택되는 메모리 셀에의 라이트 동작이 행하여지는 사이클이 시작되기 전의 시점에서, 상기 라이트 어드레스의 행 어드레스와 상기 리프레시 어드레스가 일치하는지 여부의 판정이 행하여지는 것을 특징으로 하는 반도체 기억 장치.
  4. 제 1항에 있어서,
    상기 외부로부터 입력된 라이트 어드레스를 보존하고, 상기 레이트 라이트로 규정되는 소정 수의 라이트 사이클분, 지연시켜서 출력하는 라이트 어드레스 보존 회로와,
    리드/라이트 동작을 지시하는 제어 신호를 선택 제어 신호로서 입력하고, 상기 외부로부터 입력된 어드레스와 상기 라이트 어드레스 보존 회로로부터 출력되는 어드레스를 입력하고, 상기 제어 신호가 리드를 나타낼 때에, 상기 외부로부터 입력된 어드레스를 선택하고, 상기 제어 신호가 라이트를 나타낼 때에, 상기 라이트 어드레스 보존 회로로부터 출력되는 어드레스를 선택하여 출력하는 선택 회로를 구비하고,
    상기 선택 회로로부터 출력되는 행 어드레스는 보통 액세스용의 워드선을 선택하는 X디코더에 공급되고,
    또한, 상기 선택 회로로부터 출력되는 행 어드레스와, 상기 리프레시 어드레스가 일치하는지의 여부를 비교 판정하는 일치 검출 회로를 구비하고 있는 것을 특징으로 하는 반도체 기억 장치.
  5. 제 1항에 있어서,
    상기 외부로부터 입력된 라이트 어드레스를 보존하고, 상기 레이트 라이트로 규정되는 소정 수의 라이트 사이클분, 지연시켜서 출력하는 라이트 어드레스 보존 회로와,
    리드/라이트 동작을 지시하는 제어 신호를 선택 제어 신호로서 입력하고, 상기 외부로부터 입력된 어드레스와 상기 라이트 어드레스 보존 회로로부터 출력되는 어드레스를 입력하고, 상기 제어 신호가 리드를 나타낼 때에, 상기 외부로부터 입력된 어드레스를 선택하고, 상기 제어 신호가 라이트를 나타낼 때에, 상기 라이트 어드레스 보존 회로로부터 출력되는 어드레스를 선택하여 출력하는 제 1의 선택 회로를 구비하고,
    상기 선택 회로로부터 출력되는 행 어드레스는 보통 액세스용의 워드선을 선택하는 X디코더에 공급되고,
    또한, 외부로부터 입력된 행 어드레스와, 상기 리프레시 어드레스가 일치하는지의 여부를 비교 판정하는 제 1의 일치 검출 회로와,
    상기 라이트 어드레스 보존 회로에 보존되어 있고, 상기 소정 수의 라이트 사이클분 지연시켜 출력되기 전의 시점에서의 라이트 어드레스의 행 어드레스와, 상기 리프레시 어드레스가 일치하는지의 여부를 비교 판정하는 제 2의 일치 검출 회로와,
    리드/라이트를 지시하는 상기 제어 신호를 선택 제어 신호로서 입력하고, 상기 제 1 및 제 2의 일치 검출 회로의 출력 신호를 입력하고, 상기 제어신호가 리드일 때는 상기 제 1의 일치 검출 회로의 출력 신호를 선택하고, 상기 제어 신호가 라이트일 때는 상기 제 2의 일치 검출 회로의 출력 신호를 선택하는 제 2의 선택 회로를 구비하고,
    상기 제 2의 선택 회로의 출력 신호가 상기 판정 회로의 판정 결과로서 이용되는 것을 특징으로 하는 반도체 기억 장치.
  6. 제 1항에 있어서,
    상기 판정 회로에서의 판정 결과를 입력하고, 상기 라이트 어드레스의 행 어드레스와 상기 리프레시 어드레스중 불일치의 비트가 하나라도 있는 경우, 리프레시 동작을 제어하는 리프레시 제어 신호를 활성화하고, 상기 리프레시 어드레스로 선택되는 상기 리프레시용의 워드선의 리프레시 동작이 상기 라이트 어드레스로 선택되는 메모리 셀에의 라이트 동작과 동일 사이클에 병행하여 행하여지도록 제어하고,
    상기 라이트 어드레스의 행 어드레스와 상기 리프레시 어드레스의 모든 비트가 일치한 경우에는 상기 리프레시 제어 신호를 비활성으로 하여 리프레시 동작을 행하지 않고, 상기 라이트 어드레스로 선택되는 메모리 셀에의 라이트 동작만이 행하여지도록 제어하는 컨트롤 회로를 구비하고 있는 것을 특징으로 하는 반도체 기억 장치.
  7. 제 3항에 있어서,
    상기 라이트 어드레스 보존 회로로부터 출력되기 전의 단계에서, 상기 라이트 어드레스 보존 회로에 보존되어 있는 라이트 어드레스와, 외부로부터 입력된 어드레스가 일치하는지의 여부를 비교 판정하는 제 3의 일치 검출 회로를 적어도 하나 구비하고,
    상기 라이트 어드레스와, 외부로부터 입력된 리드 어드레스가 일치하는 경우, 상기 라이트 어드레스에 대응하는 기록 데이터이고, 레이트 라이트로 규정되는 기간, 데이터 보존 회로에 보존되어 있는 기록 데이터를, 판독 데이터로서, 데이터 출력 단자에 출력하도록 제어하는 제어 회로를 구비하고 있는 것을 특징으로 하는 반도체 기억 장치.
  8. 제 1항에 있어서,
    리프레시 주기를 규정하는 트리거 신호를 생성하는 타이머와, 상기 타이머로부터의 트리거 신호에 의거하여 리프레시 어드레스를 생성하는 리프레시 어드레스 생성 회로를 동일 칩상에 구비하고, 클록 동기형의 스태틱 랜덤 액세스 메모리의 인터페이스에 호환(互換)인 것을 특징으로 하는 반도체 기억 장치.
  9. 제 1항에 있어서,
    상기 외부로부터 입력된 어드레스의 행 어드레스를 디코드하는 제 1의 X디코더와,
    상기 리프레시 어드레스를 디코드하는 제 2의 X디코더와,
    보통 액세스용의 제 1의 센스 앰프와,
    상기 리프레시용의 센스 앰프를 구성하는 제 2의 센스 앰프를 구비하고,
    상기 보통 액세스용의 워드선은 상기 제 1의 X디코더에 접속되고,
    상기 리프레시용의 워드선은 상기 제 2의 X디코더에 접속되고,
    상기 제 1 및 제 2의 X디코더는 상기 셀 어레이를 사이에 두고 대향 배치되고,
    상기 보통 액세스용의 비트선은 상기 제 1의 센스 앰프에 접속되고,
    상기 리프레시용의 비트선은 상기 제 2의 센스 앰프에 접속되고,
    상기 제 1 및 제 2의 센스 앰프는 상기 셀 어레이를 사이에 두고 대향 배치되어 있는 것을 특징으로 하는 반도체 기억 장치.
  10. 복수의 메모리 셀을 갖는 셀 어레이와,
    외부로부터 입력된 어드레스의 행 어드레스를 디코드하는 제 1의 X디코더와,
    리프레시 어드레스를 디코드하는 제 2의 X디코더와,
    노멀 액세스용의 제 1의 센스 앰프와,
    리프레시용의 제 2의 센스 앰프와,
    리프레시 주기를 규정하는 트리거 신호를 생성하는 타이머와,
    상기 타이머로부터의 트리거 신호에 의거하여 리프레시 어드레스를 생성하는 리프레시 어드레스 생성 회로를 가지며,
    상기 메모리 셀은
    서로 이웃하는 제 1 및 제 2의 비트선 사이에 직렬 형태로 접속되는 제 1 및 제 2의 스위치 트랜지스터와,
    상기 제 1 및 제 2의 스위치 트랜지스터의 접속점에 접속된 데이터 축적용의 용량을 가지며,
    상기 제 1의 스위치 트랜지스터의 제어 단자는 제 1의 워드선에 접속되어 온·오프 제어되고,
    상기 제 2의 스위치 트랜지스터의 제어 단자는 상기 제 1의 워드선에 서로 이웃하는 제 2의 워드선에 접속되어 온·오프 제어되고,
    상기 제 1의 워드선은 상기 제 1의 X디코더에 접속되고,
    상기 제 2의 워드선은 상기 제 2의 X디코더에 접속되고,
    상기 제 1 및 제 2의 X디코더는 상기 셀 어레이를 사이에 두고 대향 배치되고,
    상기 제 1의 비트선은 상기 제 1의 센스 앰프에 접속되고,
    상기 제 2의 비트선은 상기 제 2의 센스 앰프에 접속되고,
    상기 제 1 및 제 2의 센스 앰프는 상기 셀 어레이를 사이에 두고 대향 배치되고,
    또한, 상기 리프레시 어드레스 생성 회로로부터의 리프레시 어드레스와, 외부로부터 입력되고, 미리 정해진 소정 수의 라이트 사이클 상당 지연시킨 라이트 어드레스의 행 어드레스가 일치하는지의 여부를 비교 판정하는 일치 검출 회로와,
    상기 일치 검출 회로에서의 판정의 결과, 불일치인 경우, 상기 라이트 어드레스의 행 어드레스를 상기 제 1의 X디코더에서 디코드한 결과 선택된 상기 제 1의 워드선을 활성화하고, 상기 제 1의 워드선에 접속된 메모리 셀의 제 1의 스위치 트랜지스터를 온 시키고, 상기 라이트 어드레스로 선택된 메모리 셀에의 데이터의 기록을 행하는 라이트 동작과, 상기 리프레시 어드레스를 상기 제 2의 X디코더에서 디코드한 결과 선택된 상기 제 2의 워드선을 활성화하고, 상기 제 2의 워드선에 접속되는 메모리 셀에 대한 상기 제 2의 센스 앰프에 의한 리프레시 동작을 동일 사이클에 병행하여 행하고,
    상기 일치 검출 회로에서의 판정의 결과, 일치인 경우, 상기 리프레시 동작을 억제하고, 상기 제 1의 X디코더의 디코드에 의해 선택된 상기 제 1의 워드선을 활성화하고, 상기 라이트 어드레스로 선택된 메모리 셀에의 라이트 동작을 행하도록 제어하는 제어부를 구비하고 있는 것을 특징으로 하는 반도체 기억 장치.
  11. 제 10항에 있어서,
    외부로부터 입력되는 어드레스 신호의 행 어드레스를 입력하는 입력 버퍼와,
    상기 입력 버퍼의 출력 신호를 내부 클록 신호로 샘플하는 제 1의 래치 회로와,
    상기 리프레시 어드레스 생성 회로로부터 출력되는 리프레시 어드레스를 내부 클록 신호로 샘플하는 제 2의 래치 회로와,
    라이트 사이클시에 활성화되는 기록 제어용의 클록 신호에 의거하여 입력 단자의 신호를 래치하여 출력 단자로부터 출력하는 래치 회로를 복수단 종속 형태로 접속하여 구성되고, 초단의 상기 래치 회로가 입력 단자로부터 상기 제 1의 래치 회로의 출력 신호를 입력하고, 최종단의 래치 회로가 출력 단자로부터 상기 제 1의 래치 회로의 출력 신호를 상기 소정 수의 라이트 사이클분 지연시켜서 출력하는 구성으로 된 라이트 어드레스 보존 회로와,
    상기 제 1의 래치 회로로부터의 출력 신호와, 상기 라이트 어드레스 보존 회로의 출력 신호를 입력하고, 리드/라이트 동작을 지시하는 제어 신호를 선택 제어 신호로서 입력하고, 상기 제어 신호가 리드일 때는 상기 제 1의 래치 회로로부터의 출력 신호를 선택하고, 상기 제어 싱호가 라이트일 때는 상기 라이트 어드레스 보존 회로의 출력 신호를 선택하여 출력하는 선택 회로와,
    상기 선택 회로의 출력 신호와 상기 제 2의 래치 회로의 출력 신호가 일치하는지의 여부를 비교 판정하는 일치 검출 회로를 구비하고 있는 것을 특징으로 하는 반도체 기억 장치.
  12. 제 10항에 있어서,
    외부로부터 입력되는 어드레스 신호의 행 어드레스를 입력하는 입력 버퍼와,
    상기 입력 버퍼의 출력 신호를 내부 클록 신호로 샘플하는 제 1의 래치 회로와,
    상기 리프레시 어드레스 생성 회로로부터 출력되는 리프레시 어드레스를 내부 클록 신호로 샘플하는 제 2의 래치 회로와,
    라이트 사이클시에 활성화되는 기록 제어용의 클록 신호에 의거하여 입력 단자의 신호를 래치하여 출력 단자로부터 출력하는 래치 회로를 복수단 종속 형태로 접속하여 구성되고, 초단의 상기 래치 회로가 입력 단자로부터 상기 제 1의 래치 회로의 출력 신호를 입력하고, 최종단의 래치 회로가 출력 단자로부터 상기 제 1의 래치 회로의 출력 신호를 상기 소정 수의 라이트 사이클분 지연시켜서 출력하는 구성으로 된 라이트 어드레스 보존 회로와,
    리드/라이트 동작을 지시하는 제어 신호를 선택 제어 신호로서 입력하고, 상기 제 1의 래치 회로로부터의 출력 신호와, 상기 라이트 어드레스 보존 회로의 출력 신호를 입력하고, 상기 제어 신호가 리드일 때는 상기 제 1의 래치 회로로부터의 출력 신호를 선택하고, 상기 제어 신호가 라이트일 때는 상기 라이트 어드레스 보존 회로의 출력 신호를 선택하여 출력하는 선택 회로와,
    상기 라이트 어드레스 보존 회로의 상기 최종단의 래치 회로보다도 전단의 래치 회로의 출력 신호와, 상기 제 2의 래치 회로의 출력 신호가 일치하는지의 여부를 비교 판정하는 일치 검출 회로를 구비하고 있는 것을 특징으로 하는 반도체 기억 장치.
  13. 제 10항에 있어서,
    외부로부터 입력되는 어드레스 신호의 행 어드레스를 입력하는 입력 버퍼와 상기 입력 버퍼의 출력 신호를 내부 클록 신호로 샘플하는 제 1의 래치 회로와,
    라이트 사이클시에 활성화되는 기록 제어용의 클록 신호에 의거하여 입력 단자의 신호를 래치하여 출력 단자로부터 출력하는 래치 회로를 복수단 종속 형태로 접속하여 구성되고, 초단의 상기 래치 회로가 입력 단자로부터 상기 제 1의 래치 회로의 출력 신호를 입력하고, 최종단의 래치 회로가 출력 단자로부터 상기 제 1의 래치 회로의 출력 신호를 상기 소정 수의 라이트 사이클분 지연시켜서 출력하는 구성으로 된 라이트 어드레스 보존 회로와,
    리드/라이트 동작을 지시하는 제어 신호를 선택 제어 신호로서 입력하고, 상기 제 1의 래치 회로로부터의 출력 신호와, 상기 라이트 어드레스 보존 회로의 출력 신호를 입력하고, 상기 제어 신호가 리드일 때는 상기 제 1의 래치 회로로부터의 출력 신호를 선택하고, 상기 제어 신호가 라이트일 때는 상기 라이트 어드레스 보존 회로의 출력 신호를 선택하여 출력하는 제 1의 선택 회로와,
    외부로부터 입력되는 행 어드레스와, 상기 리프레시 어드레스 생성 회로로부터 출력되는 리프레시 어드레스가 일치하는지의 여부를 비교 판정하는 제 1의 일치 검출 회로와,
    상기 라이트 어드레스 보존 회로의 상기 최종단의 래치 회로보다도 전단의 래치 회로의 출력 신호와, 상기 리프레시 어드레스가 일치하는지의 여부를 비교 판정하는 제 2의 일치 검출 회로와,
    리드/라이트 동작을 지시하는 제어 신호를 선택 제어 신호로서 입력하고, 상기 제 1 및 제 2의 일치 검출 회로의 출력 신호를 입력하고, 상기 제어 신호가 리드일 때는 상기 제 1의 일치 검출 회로의 출력 신호를 선택하고, 상기 제어 신호가 라이트일 때는 상기 제 2의 일치 검출 회로의 출력 신호를 선택하여 출력하는 제 2의 선택 회로를 구비하고 있는 것을 특징으로 하는 반도체 기억 장치.
  14. 제 11항에 있어서,
    상기 라이트 어드레스 보존 회로가 상기 기록 제어용의 클록 신호의 하강 에지와 상승 에지에서 각각 데이터를 샘플하는 1쌍의 래치 회로를 종속 형태로 접속하여 이루어지는 세트를, 상기 소정 수의 라이트 사이클분에 대응한 세트분, 종속형태로 접속하여 구성되어 있는 것을 특징으로 하는 반도체 기억 장치.
  15. 제 11항에 있어서,
    기록 데이터를 보존하는 데이터 보존 회로와,
    상기 라이트 어드레스 보존 회로의 최종단보다도 전단의 래치 회로로부터 출력되는 라이트 어드레스와, 외부로부터 입력된 어드레스가 일치하는지의 여부를 비교 판정하는 일치 검출 회로를 적어도 하나 구비하고,
    상기 라이트 어드레스와, 외부로부터 입력된 리드 어드레스가 일치하는 경우, 상기 라이트 어드레스에 대응하는 기록 데이터이고, 레이트 라이트로 규정되는 기간, 상기 데이터 보존 회로에 보존되어 있는 기록 데이터를, 판독 데이터로서, 데이터 출력 단자에 출력하도록 제어하는 수단을 구비하고 있는 것을 특징으로 하는 반도체 기억 장치.
  16. 제 11항에 있어서,
    상기 내부 클록 신호로서 칩 이네이블 신호, 상기 기록 제어용의 클록 신호로서 라이트 이네이블 신호를 각각 이용하여 이루어지는 것을 특징으로 하는 반도체 기억 장치.
  17. 제 16항에 있어서,
    상기 라이트 어드레스 보존 회로가 상기 외부로부터 입력된 어드레스를 1라이트 사이클 지연시키는 것을 특징으로 하는 반도체 기억 장치.
  18. 제 10항에 있어서,
    클록 동기형의 스태틱 랜덤 액세스 메모리에 인터페이스 호환인 것을 특징으로 하는 반도체 기억 장치.
  19. 레이트 라이트 사양의 스태틱 랜덤 액세스 메모리에 인터페이스 호환의 반도체 기억 장치로서,
    셀 어레이가 복수의 2포트 DRAM 셀을 가지며,
    리프레시 어드레스 생성 회로로부터 출력된 리프레시 어드레스와, 상기 레이트 라이트 사양으로 규정되는 라이트 액세스 사이클 상당, 지연된 라이트 어드레스를 비교하는 비교 회로와,
    상기 비교 회로에서의 비교 결과가 상기 리프레시 어드레스와 상기 라이트 어드레스의 일치를 나타내는 경우, 리프레시 동작을 정지시키는 제어를 행하는 제어부를 구비하고 있는 것을 특징으로 하는 반도체 기억 장치.
  20. 제 1항에 있어서,
    상기 보통 액세스용의 비트선에 접속된 보통 액세스용의 센스 앰프를 구비하고,
    상기 보통 액세스와 상기 리프레시를 동일 사이클에서 행하는 때는 상기 리프레시용의 센스 앰프와 상기 보통 액세스용의 센스 앰프의 활성화를 동시에 시작하도록 제어하는 제어 회로를 구비하고 있는 것을 특징으로 하는 반도체 기억 장치.
  21. 제 10항에 있어서,
    상기 제 1의 센스 앰프와 상기 제 2의 센스 앰프를 동일 사이클에서 활성화시키는 때는 상기 제 1의 센스 앰프와 상기 제 2의 센스 앰프의 활성화를 동시에 시작하도록 제어하는 제어 회로를 구비하고 있는 것을 특징으로 하는 반도체 기억 장치.
  22. 리드/라이트 어드레스 입력 포트와, 리프레시 어드레스 입력 포트를 구비하고, 상기 리드/라이트 어드레스 입력 포트로부터 입력된 어드레스로 지정되는 메모리 셀에 대한 리드/라이트 액세스와, 상기 리드/라이트 액세스에 동기하여 리프레시 어드레스 입력 포트로부터 입력된 어드레스로 지정되는 메모리 셀에 대해 리프레시가 동시에 행하여지는 구성으로 되어 있는 메모리 셀 어레이와,
    반도체 기억 장치 외부로부터 어드레스 단자 및 데이터 단자에 입력된 어드레스와 데이터를 각각 보존하는 어드레스 보존 회로 및 데이터 보존 회로와,
    상기 어드레스 보존 회로에 보존된 행 어드레스와, 리프레시 어드레스 입력 포트로부터 입력된 리프레시 어드레스가 일치하는지의 여부를 비교 판정하는 제 1의 판정 회로와,
    상기 어드레스 보존 회로에 보존된 어드레스와, 외부로부터 입력된 리드 어드레스가 일치하는지의 여부를 비교 판정하는 제 2의 판정 회로를 구비하고,
    상기 제 1의 판정 회로가 불일치를 판정한 경우에는 상기 어드레스 보존 회로에 보존된 어드레스를 상기 리드/라이트 어드레스 입력 포트로부터 상기 메모리 셀 어레이에 입력하여 지정되는 메모리 셀에 대해, 상기 데이터 보존 회로에 보존된 데이터를 기록하는 라이트 동작과, 상기 라이트 동작과 동시에 상기 라이트 동작에 동기하여, 상기 리프레시 어드레스에 대한 리프레시 동작이 행하여지도록 제어하고, 상기 제 1의 판정 회로가 일치를 판정한 경우에는 상기 리프레시 동작을 억제하고, 상기 라이트 동작을 행하도록 제어하는 제1의 제어 회로와,
    상기 제 2의 판정 회로가 불일치를 판정한 경우에는 상기 어드레스 보존 회로에 보존된 어드레스를 상기 리드/라이트 어드레스 입력 포트로부터 입력하고, 상기 어드레스로 지정된 메모리 셀로부터 데이터를 판독하여 상기 데이터 단자로부터 외부로 출력하고, 상기 제 2의 판정 회로가 일치를 판정한 경우에는 상기 메모리 셀 어레이 대신에, 상기 데이터 보존 회로로부터 데이터를 판독하고, 상기 데이터 단자로부터 외부로 출력하도록 제어하는 제2의 제어 회로를 구비하고 있는 것을 특징으로 하는 반도체 기억 장치.
  23. 제 5항에 있어서,
    상기 라이트 어드레스 보존 회로로부터 출력되기 전의 단계에서, 상기 라이트 어드레스 보존 회로에 보존되어 있는 라이트 어드레스와, 외부로부터 입력된 어드레스가 일치하는 지의 여부를 비교 판정하는 제 3의 일치 검출 회로를 적어도 하나 구비하고,
    상기 라이트 어드레스와, 외부로부터 입력된 리드 어드레스가 일치하는 경우, 상기 라이트 어드레스에 대응하는 기록 데이터이고, 레이트 라이트로 규정되는 기간, 데이터 보존 회로에 보존되어 있는 기록 데이터를, 판독 데이터로서, 데이터 출력 단자에 출력하도록 제어하는 수단을 구비하고 있는 것을 특징으로 하는 반도체 기억 장치.
  24. 제 12항에 있어서,
    상기 라이트 어드레스 보존 회로가 상기 기록 제어용의 클록 신호의 하강 에지와 상승 에지에서 각각 데이터를 샘플하는 1쌍의 래치 회로를 종횡 형태로 접속하여 이루어지는 세트를, 상기 소정 수의 라이트 사이클분에 대응한 세트분, 종속 형태로 접속하여 구성되어 있는 것을 특징으로 하는 반도체 기억 장치.
  25. 제 13항에 있어서,
    상기 라이트 어드레스 보존 회로가 상기 기록 제어용의 클록 신호의 하강 에지와 상승 에지에서 각각 데이터를 샘플하는 1쌍의 래치 회로를 종속 형태로 접속하여 이루어지는 세트를, 상기 소정의 라이트 사이클분에 대응한 세트분, 종속 형태로 접속하여 구성되어 있는 것을 특징으로 하는 반도체 기억 장치.
  26. 제 19항에 있어서,
    상기 반도체 장치가 제로·버스·턴어라운드 사양의 스태틱 랜덤 액세스 메모리에 인터페이스 호환인 것을 특징으로 하는 반도체 기억 장치
  27. 복수의 메모리 셀을 갖는 셀 어레이를 구비하고,
    상기 메모리 셀은
    보통 액세스용의 비트선과 리프레시용의 비트선과의 사이에 직렬 형태로 접속된 제 1 및 제 2의 스위치 트랜지스터와,
    상기 제 1 및 제 2의 스위치 트랜지스터의 접속점에 접속된 데이터 축적용의 용량을 구비하고,
    상기 제 1 및 제 2의 스위치 트랜지스터의 제어 단자에는 보통 액세스용의 워드선과 리프레시용의 워드선이 각각 접속되고,
    반도체 기억 장치 외부로부터 상기 반도체 기억 장치의 어드레스 단자에 입력된 라이트 어드레스에 대해, 적어도 하나의 라이트 사이클분 지연되어 상기 라이트 어드레스로 선택되는 메모리 셀에의 기록이 행하여지는 레이트 라이트 구성으로 되는 반도체 기억 장치의 제어 방법으로서,
    생성된 리프레시 어드레스와, 적어도 1라이트 사이클 전에 외부로부터 상기 어드레스 단자에 입력된 라이트 어드레스가 일치하는지의 여부를 비교 판정하는 단계와,
    상기 리프레시 어드레스와 라이트 어드레스의 행 어드레스가 불일치라고 판정된 경우에는 상기 라이트 어드레스로 선택되는 상기 보통 액세스용의 워드선을 활성화하고 상기 보통 액세스용의 워드선에 접속되는 메모리 셀의 상기 제 1의 스위치 트랜지스터를 온 시키고 상기 보통 액세스용의 비트선으로부터 상기 용량에 데이터를 기록하는 라이트 처리와, 상기 리프레시 어드레스로 선택되는 상기 리프레시용의 워드선을 활성화하고 상기 리프레시용의 워드선에 접속되는 메모리 셀의 상기 제 2의 스위치 트랜지스터를 온 시키고 상기 리프레시용의 비트선에 접속된 리프레시용의 센스 앰프에 셀 데이터를 판독하고 상기 리프레시용의 비트선을 통하여 재기록하는 리프레시 처리가 동일 사이클에서 병행하여 행하여지도록 제어하는 단계와,
    상기 리프레시 어드레스와 라이트 어드레스의 행 어드레스가 일치라고 판정된 경우에는 상기 리프레시 처리를 억제하고, 상기 라이트 처리를 행하도록 제어하는 단계를 포함하는 것을 특징으로 하는 반도체 기억 장치의 제어 방법.
  28. 제 27항에 있어서,
    상기 셀 어레이에 대하는 라이트 동작이 행하여지는 사이클이 시작되기 전의 시점에서, 상기 리프레시 어드레스와 상기 라이트 어드레스가 일치하는지의 여부를 비교 판정하는 단계가 실행되는 것을 특징으로 하는 반도체 기억 장치의 제어 방법.
  29. 리프레시가 필요하게 되는 메모리 셀을 복수 포함하는 셀 어레이와,
    반도체 기억 장치 외부로부터 어드레스 단자 및 데이터 단자에 입력된 어드레스 및 데이터를 각각 보존하는 어드레스 보존 회로 및 데이터 보존 회로를 구비한 반도체 기억 장치의 제어 방법으로서,
    외부로부터 입력된 어드레스 및 데이터를 상기 어드레스 보존 회로 및 상기 데이터 보존 회로에서 각각 기억하는 단계와,
    상기 어드레스 보존 회로에 보존된 라이트 어드레스의 행 어드레스와 리프레시 어드레스를 비교하고, 불일치인 경우에는 상기 데이터 보존 회로에 보존되어 있는 데이터를 상기 셀 어레이에 기록하는 라이트 동작과, 상기 셀 어레이의 리프레시 동작을 동시에 행하고, 일치인 경우에는 리프레시 동작을 억제하고, 상기 라이트 동작을 행하는 단계와,
    상기 어드레스 보존 회로에 보존된 라이트 어드레스와 외부로부터 입력된 리드 어드레스를 비교하고, 불일치인 경우에는 상기 셀 어레이로부터 데이터를 판독하여 상기 데이터 단자로부터 출력하고, 일치인 경우에는 상기 데이터 보존 회로에 보존되어 있는 데이터를 판독하고 상기 데이터 단자로부터 출력하는 단계를 포함하는 것을 특징으로 하는 반도체 기억 장치의 제어 방법.
  30. 제 29항에 있어서,
    외부로부터 입력된 리드 어드레스와, 리프레시 어드레스를 비교하고, 불일치인 경우에는 상기 리드 어드레스로 선택되는 셀 어레이로부터의 데이터의 판독과 동시에, 상기 리프레시 어드레스로 선택되는 셀 어레이의 리프레시 동작을 행하고,일치인 경우는 리프레시 동작을 억제하고, 상기 리드 어드레스로 선택되는 셀 어레이로부터의 데이터의 판독을 행하는 것을 특징으로 하는 반도체 기억 장치의 제어 방법.
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