JP4236903B2 - 半導体記憶装置及びその制御方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置に関し、特に、ＳＲＡＭ（スタティックランダムアクセスメモリ）準拠の半導体記憶装置に適用して好適なダイナミック型の半導体記憶装置及びその制御方法に関する。
【０００２】
【従来の技術】
ＱＤＲ（Ｑｕａｄ Ｄａｔａ Ｒａｔｅ） ＳＲＡＭデバイスは、従来の同期式メモリの２倍の速度で独立して動作する２本のポートを備えており、１クロックサイクルあたり４つのデータ要素を転送することができる（例えば非特許文献１）。ＱＤＲ ＳＲＡＭファミリ製品のＱＤＲ IIは、データポートが入力ポートと出力ポートに分かれており、ＤＤＲ（ｄｏｕｂｌｅ ｄａｔａ ｒａｔｅ）で機能する。
【０００３】
【非特許文献１】
日本サイプレス株式会社、CYPRESS News Release、"NPF-LA-1インターフェース仕様がQDR SRAMに対応” ［平成１４年１０月０３日検索］ インターネット＜ＵＲＬ：http://www.cypress-japan.co.jp/cynews020715.html＞
【０００４】
よく知られているように、ＤＲＡＭ（ダイナミックランダムアクセスメモリ）デバイスは、周期的なリフレッシュ動作と、ビット線のプリチャージ動作を必要とするのに対して、ＳＲＡＭデバイスは、データアクセスサイクルの点で優れている。一方、ＳＲＡＭデバイスは、１セルあたり、４個のトランジスタ（高抵抗負荷型のセルの場合、ビット線対に接続される選択トランジスタ２つと、ゲートドレインが交差接続された２つのトランジスタ）又は６個のトランジスタ（ＴＦＴ負荷型の場合）で構成され、ＤＲＡＭデバイスは１個のトランジスタと１個のキャパシタで構成される。すなわち、ＤＲＡＭは、面積、消費電力、コストの点でＳＲＡＭにまさり、ＳＲＡＭのピン配置、タイミング、機能の設定を同様に有する従来のＺＢＴ（ゼロ・バス・ターンアラウンド） ＳＲＡＭデバイスの利点を提供するとともに、デバイスの集積度、消費電力、コストの改善を図ったエンハンスト・バス・ターンアラウンドＤＲＡＭが提案されている（例えば特許文献１参照）。
【０００５】
【特許文献１】
特開２００１−２８３５８７号公報（第２頁、第１図）
【０００６】
上記特許文献１に記載されたメモリ装置は、メモリ装置外に設けられたコントローラに、メモリアレイがデータアクセスに現在使用できない状態にあることを知らせる待機信号出力端子を備えている。上記特許文献１には、ＺＢＴ ＳＲＡＭデバイスと類似したピンアウト、タイミング、及び機能セットを有する多くの同じ利点を有するエンハンスト・バス・ターンアラウンドＤＲＡＭを提供することを目的としていることが記載されているが、ＺＢＴ ＳＲＡＭ互換ではない。すなわち、上記特許文献１においては、２ポートＤＲＡＭセルを用いる旨の記載はなく、通常の１ポートのＤＲＡＭセルを用いているものと思料され、リード／ライト・サイクルの間に必ず、リフレッシュ・サイクルを挿入する必要があり、リフレッシュ・サイクルでは、リード／ライト動作を中断しなければならない。用途を通信用とした場合、連続したリード／ライト動作を行える仕様が要求される。かかる通信用の用途では、上記特許文献１のエンハンスト・バス・ターンアラウンドＤＲＡＭは、従来のＺＢＴ ＳＲＡＭに置きかえることはできない。また、上記特許文献１の発明の詳細な説明の欄の段落［００５９］には、キャッシュの読み出しサイクル等の背後にリフレッシュ・サイクルを隠せば、ほとんどのリフレッシュ・サイクルがメモリ・デバイスの動作に与える影響は最小である旨が記載されているが、たとえ、頻度は少ないとしても、キャッシュ上にないデータについてメモリ・アレイへのリード／ライト要求が連続した場合には、ＷＡＩＴ端子を使ってリードライト動作を中断しなければならず、結局、ＺＢＴ ＳＲＡＭの置き換えはできない。
【０００７】
また、図１３に示すように、通常アクセス用のビット線２０１と、リフレッシュ専用のビット線２０２の間に第１及び第２のスイッチトランジスタ２０５、２０６が直列形態に接続され、第１及び第２のスイッチトランジスタ２０５、２０６の接続点にデータ蓄積用の容量素子２０７が接続され、第１及び第２のスイッチトランジスタ２０５、２０６の制御端子には、通常アクセス用のワード線２０４とリフレッシュ専用のワード線２０３とがそれぞれ接続される、メモリセル（２ポートＤＲＡＭセル）を複数有するセルアレイを備え、外部よりメモリアクセスと、リフレッシュが同一アドレスに重複した場合に、リフレッシュをマスクする構成のダイナミックランダムアクセスメモリが知られている（例えば特許文献２参照）。
【０００８】
さらに、図１３に示した２ポートＤＲＡＭセルを用い、ライト専用ビット線、リード専用ビット線を設け、リードとライトを同時に行い、リフレッシュはリード専用ビット線からセルデータを読み出し、センスアンプで増幅した後、ライト用ビット線からセルデータの書き戻しを行う構成のものも知られている（例えば特許文献３参照）。
【０００９】
【特許文献２】
特開平３−２６３６８５号公報（第２頁、第２図）
【特許文献３】
特許第２６５３６８９号公報（第３頁、第２図）
【００１０】
【発明が解決しようとする課題】
従来のＤＲＡＭセルを用いたＺＢＴ ＳＲＡＭ（「ＮｏＢＬ−ＳＲＡＭ」とも呼ばれる）等に類似するデバイスが開発されているが、内部リフレッシュのために、例えば１６μｓごとに、４クロックサイクルの非選択（deselect）が必要とされるなど、ＺＢＴ ＳＲＡＭインタフェースに完全互換ではない（例えば非特許文献２参照）。非選択（deselect）期間の存在は、アクセスの効率化を困難としている。また、ＱＤＲ ＳＲＡＭインタフェース互換のＤＲＡＭセルを用いた半導体記憶装置は、提案されていない。
【００１１】
【非特許文献２】
Enhanced Memory Systems Inc.Ｗｅｂページ製品ニューズ（Products News）［平成１４年１０月１０日検索］インターネット＜ＵＲＬ：http://www.edram.com /products/datasheets/ss2625ds_r1.1.pdf（第６頁）＞
【００１２】
したがって、本発明の主たる目的は、リフレッシュ制御の効率化、高速化を図り、例えばＱＤＲ（Ｑｕａｄ Ｄａｔａ Ｒａｔｅ） ＳＲＡＭ等の高速ＳＲＡＭにインタフェース互換の全く新規の半導体記憶装置及びその制御方法を提供することにある。
【００１３】
【課題を解決するための手段】
前記目的を達成する本発明の１つのアスペクトに係る半導体記憶装置は、スタティックランダムアクセスメモリにインタフェース互換の半導体記憶装置であって、セルアレイが、メモリセルとして、ライト系ポートとリード系ポートの２ポートを有するＤＲＡＭセルを有し、外部より入力されたアドレスを保持するアドレス保持手段を備え、リフレッシュアドレス生成回路から出力されたリフレッシュアドレスと、ライトアドレスとを比較し、不一致の場合、ライト系又はリード系の一方のポートを用いたリード又はライト動作と、他のポートを用いたリフレッシュ動作を並行して行い、一致した場合、リフレッシュ動作を停止させる制御を行う手段を備えている。
【００１４】
本発明に係る半導体記憶装置の第２のアスペクトによれば、複数のメモリセルを有するセルアレイを備え、前記メモリセルは、ライト系の第１のビット線とリード系の第２のビット線との間に直列形態に接続された第１及び第２のスイッチトランジスタと、前記第１及び第２のスイッチトランジスタの接続点に接続されたデータ蓄積用の容量と、を備え、前記第１及び第２のスイッチトランジスタの制御端子には、ライト系の第１のワード線とリード系の第２のワード線とがそれぞれ接続されており、半導体記憶装置外部より入力されたアドレスを保持するアドレス保持手段と、前記アドレス保持手段に保持されるリードアドレスとライトアドレスの行アドレスのうち、リード／ライト動作を指示する制御信号に基づき選択されるアドレスと、リフレッシュアドレスとが一致するか否か比較判定する第１の判定手段を備え、前記第１の判定手段による判定の結果、不一致の場合には、前記リードアドレス又はライトアドレスで選択されるメモリセルのリード系とライト系の一方の系に対応するワード線及びビット線を用いたリード又はライト動作と、前記リフレッシュアドレスで選択されるメモリセルのリード系とライト系の他方の系のワード線及びビット線と前記他方の系に対応するセンスアンプを用いたリフレッシュ動作とが、同一サイクルで並行して行われるように制御し、前記判定の結果、一致の場合には、前記リフレッシュ動作を抑止し、前記リードアドレス又はライトアドレスで選択される、メモリセルのリード系とライト系のうち一方の系に対応するワード線及びビット線を用いたリード又はライト動作を行うように制御する手段を備えている。
【００１５】
本発明に係る半導体記憶装置の第３のアスペクトによれば、複数のメモリセルを有するセルアレイを備え、前記メモリセルは、ライト系の第１のビット線とリード系の第２のビット線との間に直列形態に接続された第１及び第２のスイッチトランジスタと、前記第１及び第２のスイッチトランジスタの接続点に接続されたデータ蓄積用の容量と、を備え、前記第１及び第２のスイッチトランジスタの制御端子には、ライト系の第１のワード線とリード系の第２のワード線とがそれぞれ接続されており、半導体記憶装置外部より入力されたライトアドレスの行アドレスを保持するアドレス保持手段と、リフレッシュアドレスと、前記アドレス保持手段に保持されるライトアドレスの行アドレスとが一致するか否か比較判定する第１の判定手段と、前記第１の判定手段による判定の結果、不一致の場合には、前記ライトアドレスで選択されるメモリセルのライト系に対応するワード線及びビット線を用いたライト動作と、前記リフレッシュアドレスで選択されるメモリセルのリード系のワード線及びビット線とリード系に対応するセンスアンプを用いたリフレッシュ動作とが、同一サイクルで並行して行われるように制御し、前記判定の結果、一致の場合には、前記リフレッシュ動作を抑止し、前記ライト動作を行うように制御する手段と、を備えている。
【００１６】
本発明に係る半導体記憶装置によれば、半導体記憶装置外部より入力されたアドレスと、前記アドレス保持手段に保持されているライトアドレスとが一致するか否か判定する第２の判定手段と、前記第２の判定手段での、前記判定の結果、リードアドレスが前記アドレス保持回路に保持されているライトアドレスと一致の場合、データ保持回路に含まれるデータを読み出し、データ出力端子から出力するように制御する手段と、を備えている。
【００１７】
本発明に係る半導体記憶装置によれば、前記第１の判定手段は、前記セルアレイに対するライト動作が行われるサイクルが開始されるよりも前の時点で、前記リフレッシュアドレスと、前記ライトアドレスの行アドレスとが一致するか否か比較判定する、構成とされてなる。
【００１８】
本発明の前記第２のアスペクトにおいて、前記アドレス保持手段は、アドレス端子より入力されたライトアドレスの行アドレス（「ライト系の行アドレス」という）を保持し、予め定められた所定数のライトサイクル分遅延させて出力し、前記アドレス端子より入力されたリードアドレスの行アドレス（「リード系の行アドレス」という）はそのまま出力する第１のアドレス保持回路と、前記アドレス端子より入力されたライトアドレスの列アドレス（「ライト系の列アドレス」という）を保持し、前記所定数のライトサイクル分遅延させて出力し、前記アドレス端子より入力されたリードアドレスの列アドレス（「リード系の列アドレス」という）はそのまま出力する第２のアドレス保持回路と、を備え、前記第１のアドレス保持回路は、前記アドレス端子より入力されたアドレスの行アドレスと、前記第１のアドレス保持回路に保持されているライトアドレスの行アドレスとが一致するか否か判定する少なくとも１つの一致検出回路を備え、前記第２のアドレス保持回路は、前記アドレス端子より入力されたアドレスの列アドレスと、前記第２のアドレス保持回路に保持されているライトアドレスの列アドレスとが一致するか否か判定する少なくとも１つの一致検出回路を備えている。
【００１９】
本発明の前記第３のアスペクトにおいて、前記アドレス保持手段は、アドレス端子より入力されたライトアドレスの行アドレス（「ライト系の行アドレス」という）を保持し、予め定められた所定数のライトサイクル分遅延させて出力し、前記アドレス端子より入力されたリードアドレスの行アドレス（「リード系の行アドレス」という）はそのまま出力する第１のアドレス保持回路と、前記アドレス端子より入力されたライトアドレスの列アドレス（「ライト系の列アドレス」という）を保持し、前記所定数のライトサイクル分遅延させて出力し、前記アドレス端子より入力されたリードアドレスの列アドレス（「リード系の列アドレス」という）はそのまま出力する第２のアドレス保持回路と、を備え、前記第１のアドレス保持回路は、ライト系の行アドレスを予め定められた所定数のライトサイクル分遅延させて出力する前の時点で、該ライト系の行アドレスが前記リフレッシュアドレスと一致するか否か比較判定する第１の一致検出回路と、前記アドレス端子より入力されたアドレスの行アドレスと、前記第１のアドレス保持回路に保持されているライトアドレスの行アドレスとが一致するか否か判定する少なくとも１つの第２の一致検出回路と、を備え、前記第２のアドレス保持回路は、前記アドレス端子より入力されたアドレスの列アドレスと、前記第２のアドレス保持回路に保持されているライトアドレスの列アドレスとが一致するか否か判定する少なくとも１つの一致検出回路を備え、前記第１のアドレス保持回路の前記第１の一致検出回路が前記第１の判定手段を構成している。
【００２０】
本発明に係る方法の１つのアスペクトによれば、セルアレイが、メモリセルとして、ライト系ポートとリード系ポートの２ポートを有するＤＲＡＭ（ダイナミックランダムアクセスメモリ）セルを有し、自動リフレッシュ機能を具備し、スタティックランダムアクセスメモリにインタフェース互換の半導体記憶装置の制御方法であって、
外部より入力されたアドレスをアドレス保持手段に記憶保持するステップと、
リフレッシュアドレス生成手段から出力されたリフレッシュアドレスと、前記アドレス保持手段に保持されているライトアドレスとを比較するステップと、
前記比較の結果、不一致の場合、前記ＤＲＡＭセルのライト系又はリード系の一方のポートを用いたリード又はライト動作と、他のポートを用いたリフレッシュ動作を並行して行うステップと、
前記比較の結果、一致した場合、リフレッシュ動作を停止させる制御を行うステップと、を含む。
【００２１】
本発明の他のアスペクトに係る方法は、複数のメモリセルを有するセルアレイを備え、前記メモリセルは、ライト系の第１のビット線とリード系の第２のビット線との間に直列形態に接続された第１及び第２のスイッチトランジスタと、前記第１及び第２のスイッチトランジスタの接続点に接続されたデータ蓄積用の容量と、を備え、前記第１及び第２のスイッチトランジスタの制御端子には、ライト系の第１のワード線とリード系の第２のワード線とがそれぞれ接続されており、半導体記憶装置外部より入力されたアドレスを保持するアドレス保持回路を備えた半導体記憶装置の制御方法であって、
前記アドレス保持回路に保持されるリードアドレスとライトアドレスの行アドレスのうち、リード／ライト動作を指示する制御信号に基づき選択されるアドレスと、リフレッシュアドレスとが一致するか否か比較判定するステップと、
前記判定の結果、不一致の場合には、前記リードアドレス又はライトアドレスで選択されるメモリセルのリード系とライト系の一方の系に対応するワード線及びビット線を用いたリード又はライト動作と、前記リフレッシュアドレスで選択されるメモリセルのリード系とライト系の他方の系のワード線とビット線、及び、前記他方の系に対応するセンスアンプを用いたリフレッシュ動作とが、同一サイクルで並行して行うように制御するステップと、
前記判定の結果、一致の場合には、前記リフレッシュ動作を抑止し、前記リードアドレス又はライトアドレスで選択される、メモリセルのリード系とライト系のうち一方の系に対応するワード線及びビット線を用いたリード又はライト動作を行うように制御するステップと、を含む。
【００２２】
本発明に係る方法は、他のアスペクトによれば、リフレッシュアドレスと、前記アドレス保持回路に保持されるライトアドレスの行アドレスとが一致するか否か比較判定するステップと、
前記判定の結果、不一致の場合には、前記ライトアドレスで選択されるメモリセルのライト系に対応するワード線及びビット線を用いたライト動作と、前記リフレッシュアドレスで選択されるメモリセルのリード系のワード線とビット線、及び、リード系に対応するセンスアンプを用いたリフレッシュ動作とが、同一サイクルで並行して行われるように制御するステップと、
前記判定の結果、一致の場合には、前記リフレッシュ動作を抑止し、前記ライト動作を行うように制御するステップと、を含む構成としてもよい。
【００２３】
以下の説明からも明らかとされるように、上記目的は特許請求の範囲の各請求項の発明によっても同様にして達成される。
【００２４】
【発明の実施の形態】
本発明の実施の形態について説明する。本発明に係る半導体記憶装置は、その好ましい一実施の形態において、図１を参照すると、１つのメモリセルが、ライト系のビット線（Ｂ（ＷＦ））とリード系のビット線（Ｂ（ＲＦ））間に接続された第１、第２のスイッチトランジスタ（Ｔｒ１、Ｔｒ２）と、第１、第２のスイッチトランジスタ（Ｔｒ１、Ｔｒ２）の接続点に一端が接続されたデータ蓄積用容量（Ｃ）と、を備え、第１、第２のスイッチトランジスタ（Ｔｒ１、Ｔｒ２）の制御端子には、ライト系のワード線（Ｗ（ＷＦ））とリード系のワード線（Ｗ（ＲＦ））がそれぞれ接続されている。入力されたアドレス信号を保持するアドレス保持手段（１３０、１３６）を備え、アドレス保持手段（１３０）から出力されるリードアドレス又はライトアドレスの行アドレスのうち、リード／ライト制御信号で選択される行アドレスと、リフレッシュアドレスを比較する第１の判定手段（１３２）を備え、第１の判定手段（１３２）による判定の結果、不一致の場合、リードアドレス又はライトアドレスで選択される、リード／ライト系の一方の系を用いたリード／ライト動作と、リフレッシュアドレスで選択されるリード／ライト系の他方の系を用いたリフレッシュ動作が同一サイクルで並行して行われ、一致の場合、リフレッシュ動作は抑止され、リード系及び／又はライト系を用いたリード及び／又はライト動作が行われる。外部より入力されたライトアドレスに対して、１つ以上の所定数のライトサイクル分遅れて、メモリセルへの書き込みが行われるレイトライト構成とされている。
【００２５】
そして、本発明に係る半導体記憶装置は、その好ましい一実施の形態において、半導体記憶装置外部より入力されたアドレスと、アドレス保持手段（１３０、１３６）に保持されているライトアドレスとが一致するか否か判定する第２の判定手段（図２の３０８、又は３０９）と、前記第２の判定手段での、前記判定の結果、リードアドレスがアドレス保持手段に保持されているライトアドレスと一致している場合、データ保持手段（図１の１４１、１４２）に保持されているデータを読み出しデータとしてデータ出力端子（Ｄｏｕｔ）より出力するように制御する手段（図１の１３７、１４３）と、を備えている。
【００２６】
本発明の一実施の形態において、アドレス保持手段は、アドレス端子より入力されたライトアドレスの行アドレス（「ライト系の行アドレス」という）を保持し、予め定められた所定数のライトサイクル分遅延させて出力し、前記アドレス端子より入力されたリードアドレスの行アドレス（「リード系の行アドレス」という）は、そのまま出力する第１のアドレス保持回路（１３０）と、アドレス端子より入力されたライトアドレスの列アドレス（「ライト系の列アドレス」という）を保持し、前記所定数のライトサイクル分遅延させて出力し、アドレス端子より入力されたリードアドレスの列アドレス（「リード系の列アドレス」という）はそのまま出力する第２のアドレス保持回路（１３６）とを備えている。さらに、第１のアドレス保持回路（１３０）の出力端子からの行アドレスを入力し、リード／ライト動作を指示する制御信号がリードを示すときに、前記リード系の行アドレス、前記制御信号がライトを示すときに、前記ライト系の行アドレスを選択して出力する第１の選択回路（１３１）と、第１の選択回路（１３１）から出力される行アドレスと、リフレッシュアドレス生成回路から出力されるリフレッシュアドレスとを比較するアドレス比較回路（１３２）と、アドレス比較回路（１３２）からの比較結果と、リード／ライト動作を指示する制御信号とに基づき、ライト系のアドレスと、リード系のアドレスのいずれを用いてリフレッシュを行うかを制御するためのリード系のリフレッシュ制御信号、及び、ライト系のリフレッシュ制御信号を出力するリード／ライト及びリフレッシュ制御回路（１３３）と、前記第１のアドレス保持回路から出力されるライト系の行アドレスと、前記リフレッシュアドレス生成回路（１２９）から出力されるリフレッシュアドレスとを入力し、リード／ライト及びリフレッシュ制御回路（１３３）からのライト系のリフレッシュ制御信号を選択制御信号として入力し、前記ライト系のリフレッシュ制御信号が活性化されているとき、前記リフレッシュアドレスを選択して出力し、前記ライト系のリフレッシュ制御信号が非活性状態のとき、ライト系の行アドレスを選択出力する第２の選択回路（１３４）と、第１のアドレス保持回路（１３６）から出力されるリード系の行アドレスと、リフレッシュアドレス生成回路（１２９）から出力されるリフレッシュアドレスとを入力し、リード／ライト及びリフレッシュ制御回路（１３３）からのリード系のリフレッシュ制御信号を選択制御信号として入力し、前記リード系のリフレッシュ制御信号が活性化されているとき、前記リフレッシュアドレスを選択して出力し、前記リード系のリフレッシュ制御信号が非活性状態のとき、リード系の行アドレスを選択出力する第３の選択回路（１３５）と、を備え、前記第２の選択回路（１３４）からの行アドレスを入力してデコードしライト系の第１のワード線を選択する第１のＸデコーダ（１１１Ｗ）と、前記第３の選択回路（１３５）からの行アドレスとして入力してデコードしリード系の第２のワード線を選択する第２のＸデコーダ（１１１Ｒ）と、前記第２のアドレス保持回路（１３６）から出力されるライト系の列アドレスを入力し、リード／ライト及びリフレッシュ制御回路（１３３）からのライト系のリフレッシュ制御信号で活性化が制御される第１のＹデコーダ（１１２Ｗ）と、リード／ライト及びリフレッシュ制御回路（１３３）からのライト系のリフレッシュ制御信号で活性化が制御され、ライト系の前記第１のビット線に接続される第１のセンスアンプ（１１３Ｗ）と、前記第２のアドレス保持回路（１３６）の出力端子からのリード系の列アドレスを入力し、リード／ライト及びリフレッシュ制御回路（１３３）からのリード系のリフレッシュ制御信号で活性化が制御される第２のＹデコーダ（１１２Ｒ）と、リード／ライト及びリフレッシュ制御回路（１３３）からのリード系のリフレッシュ制御信号で活性化が制御され、リード系の前記第２のビット線に接続される第２のセンスアンプ（１１３Ｒ）と、を備えている。
【００２７】
そして、本発明に係る半導体記憶装置は、その好ましい一実施の形態において、リフレッシュアドレスと、アドレス保持回路に保持されるライトアドレスの行アドレスとが一致するか否か比較判定し、判定の結果、不一致の場合には、前記ライトアドレスで選択されるメモリセルのライト系に対応するワード線及びビット線を用いたライト動作と、前記リフレッシュアドレスで選択されるメモリセルのリード系のワード線とビット線、及び、リード系に対応するセンスアンプを用いたリフレッシュ動作とが、同一サイクルで並行して行われるように制御し、前記判定の結果、一致の場合には、前記リフレッシュ動作を抑止し、前記ライト動作を行うように制御する構成としてもよい。
【００２８】
本発明において、前記セルアレイに対するライト動作が行われるサイクルが開始されるよりも前の時点で、前記リフレッシュアドレスと、前記ライトアドレスの行アドレスとが一致するか否か比較判定する構成とするとよい。
【００２９】
本発明の別の実施の形態において、第１のアドレス保持回路（１３０Ａ）は、ライト系の行アドレスを予め定められた所定数のライトサイクル分遅延させて出力する前の時点で、リフレッシュアドレスと一致するか否か比較判定する一致検出回路（３２２）を備えている。
【００３０】
第１のアドレス保持回路（１３０Ａ）は、アドレス端子より入力されたアドレス信号の行アドレス信号を内部クロック信号でサンプルする入力段のラッチ回路（３１１）と、ライトサイクル時に活性化される書き込み制御用のクロック信号に基づき入力端子の信号をラッチして出力端子から出力するラッチ回路を複数段縦続形態に接続して構成され、初段の前記ラッチ回路が入力端子から前記入力段のラッチ回路の出力信号を入力し、最終段のラッチ回路が出力端子から前記入力段のラッチ回路の出力信号を所定数のライトサイクル分遅延させて出力するライトアドレス保持回路とを備え、前記ライトアドレス保持回路の最終段のラッチ回路よりも前段のラッチ回路の出力信号と、リフレッシュアドレス信号とが一致するか否か比較判定する一致検出回路（３２２）と、前記ライトアドレス保持回路の最終段のラッチ回路よりも前段のラッチ回路の出力信号と、前記入力段のラッチ回路の出力信号とが一致するか否か比較判定する少なくとも１つの一致検出回路（３２０、３２１）と、リフレッシュアドレスと、前記入力段のラッチ回路の出力を入力し、リフレッシュ制御信号を選択制御信号として、リフレッシュ制御信号が活性化されているときリフレッシュアドレスを選択し、リフレッシュ制御信号が非活性化のとき、前記入力段のラッチ回路の出力を選択して出力する選択回路（３１８）と、を備えている。
【００３１】
本発明においては、リード／ライト及びリフレッシュ制御回路（１３３）は、第１のアドレス保持回路（１３０Ａ）における一致検出回路（３２２）での判定結果を入力し、ライト系の行アドレスと、前記リフレッシュアドレスのうち不一致のビットが１つでもある場合、リフレッシュ動作を制御する第１のリフレッシュ制御信号を活性化し、ライト系のアドレスで選択されるライト系に対応するワード線とビット線を用いたライト動作と、前記リフレッシュアドレスで選択されるリード系に対応するワード線とビット線、及び、リード系に対応するセンスアンプを用いたリフレッシュ動作とが、同一サイクルで並行して行われるように制御する。
【００３２】
本発明に係る半導体記憶装置の一実施の形態において、リフレッシュ周期を規定するトリガ信号を生成するタイマー（図１の１２８）と、前記タイマーからのトリガ信号に基づきリフレッシュアドレスを生成するリフレッシュアドレス生成回路（図１の１２９）と、を備え、セルフリフレッシュ機能を具備し、クロック同期型のスタティックランダムアクセスメモリのインタフェースに互換とされる。
【００３３】
本発明の一実施の形態においては、２ポートのＤＲＡＭセルを用いることにより、リード／ライトと、リフレッシュとを同時に行うことができる。このため、本発明の実施の形態に係る半導体記憶装置においては、リフレッシュによる中断無く、リード／ライト動作を交互に連続して行うことができる。したがって、本発明は、リード動作とライト動作を交互に行える仕様が要求される、高性能通信アプリケーション用のＱＤＲ ＳＲＡＭ互換の半導体記憶装置として適用できる。一方、前述したように、上記特許文献１には、２ポートＤＲＡＭセルを用いる旨の記載はなく、リードライト／サイクルの間に必ず、リフレッシュ・サイクルを挿入する必要があり、通信用の用途として、従来のＱＤＲ ＳＲＡＭに置きかえることはできない。
【００３４】
【実施例】
上記した本発明の実施の形態について、さらに詳細に説明すべく、本発明の実施例について図面を参照して以下に説明する。図１は、本発明の一実施例をなす、クロック同期型の半導体記憶装置の構成を示す図である。セルアレイはＤＲＡＭセルよりなり、例えばＱＤＲ（Ｑｕａｄ Ｄａｔａ Ｒａｔｅ）仕様等に準拠するクロック同期型ＳＲＡＭにインタフェース互換として好適とされる。
【００３５】
図１を参照すると、複数のメモリセルを有するセルアレイ１００において、１つのメモリセルは、ライト系のビット線Ｂ（ＷＦ）と、リード系のビット線Ｂ（ＲＦ）間に直列形態に接続される第１及び第２のメモリセルトランジスタ（スイッチトランジスタ）Ｔｒ１、Ｔｒ２を有し、第１及び第２のメモリセルトランジスタＴｒ１、Ｔｒ２の接続点に、データ蓄積用の容量素子Ｃの一端が接続され、容量素子Ｃの他端はＧＮＤ電位に接続されている。第１及び第２のメモリセルトランジスタＴｒ１、Ｔｒ２のゲート端子は、ライト系のワード線Ｗ（ＷＦ）、及びリード系のワード線Ｗ（ＲＦ）にそれぞれ接続されている。
【００３６】
第１のワード線Ｗ（ＷＦ）は、ライトアドレスの行アドレス又はリフレッシュアドレスをデコードする第１のＸデコーダ（ＷＦ）１１１Ｗのワードドライバ（不図示）に接続され、第２のワード線Ｗ（ＲＦ）は、リードアドレスの行アドレス又はリフレッシュアドレスをデコードする第２のＸデコーダ（ＲＦ）１１１Ｒのワードドライバ（不図示）に接続されている。
【００３７】
第１、第２のＸデコーダ１１１Ｗ、１１１Ｒは、セルアレイ１００を間にして対向配置されている。
【００３８】
第１のビット線Ｂ（ＷＦ）は、第１のセンスアンプ／プリチャージ回路１１３Ｗに接続され、第２のビット線Ｂ（ＲＦ）は、第２のセンスアンプ／プリチャージ回路１１３Ｒに接続されている。第１、第２のセンスアンプ１１３Ｗ、１１３Ｒはセルアレイ１００を間にして対向して配置されている（図の上下）。
【００３９】
半導体記憶装置外部から半導体記憶装置のクロック端子に供給されるクロック信号ＣＬＫを入力とする入力バッファ１２１は、内部クロック信号Ｋとその相補信号／Ｋ（図で、信号名の上のバー記号は、該信号名の信号の相補信号を表す）を出力する。
【００４０】
半導体記憶装置外部より半導体記憶装置のアドレス端子に供給されるアドレス信号Ａｄｄの行アドレスを入力とする入力バッファ１２２は、行アドレスＡｄｄＥを出力する。
【００４１】
コマンド判定回路１２７は、ＬＯＷレベルでアクティブのリード信号／Ｒ、ライト信号／Ｗと内部クロック信号Ｋを入力し、コマンドをデコードし、リード、ライト制御信号Ｒ／Ｗ、クロック信号ＫＷ、クロック信号ＫＤＩＮを出力する。
【００４２】
タイマー１２８は、リフレッシュの周期を規定するリフレッシュトリガ信号（「トリガ信号」ともいう）Ｔを生成する。
【００４３】
リフレッシュアドレス生成回路１２９は、タイマー１２８からのトリガ信号Ｔをうけてカウント値をたとえば１インクリメントするカウンタよりなり、カウント値はリフレッシュアドレスＡＤＦとして出力される。
【００４４】
レジスタ（ＲＥＧ Ｘ２）１３０は、入力バッファ１２２からの外部アドレスの行アドレスと、クロック信号Ｋ、ＫＷを入力し、ライトアドレスＡＤＷとリードアドレスＡＤＲを保持出力する。
【００４５】
マルチプレクサ１３１は、レジスタ（ＲＥＧ Ｘ２）１３０から出力されるライトアドレスＡＤＷとリードアドレスＡＤＲを入力し、リード、ライト制御信号Ｒ／Ｗを選択制御信号として入力し、ライトアドレスＡＤＷとリードアドレスＡＤＲの一方を選択して出力する。
【００４６】
アドレス比較回路１３２は、マルチプレクサ１３１から出力されるリード又はライトアドレスの行アドレスと、リフレッシュアドレス生成回路１２９から出力されるリフレッシュアドレスとを入力とし、これら２つのアドレスが一致するか否か比較判定する。
【００４７】
アドレス比較回路１３２における比較結果は信号ＨＩＴＥとして出力され、Ｒ／Ｗ＆リフレッシュコントロール回路１３３に供給される。
【００４８】
Ｒ／Ｗ＆リフレッシュコントロール回路１３３は、アドレス比較回路１３２での比較結果信号ＨＩＴＥ、タイマー１２８からのトリガ信号Ｔ、リード、ライト制御信号Ｒ／Ｗ、内部クロック信号Ｋを入力し、ライト系のリフレッシュ制御信号ＷＥ／ＦＥ、リード系のリフレッシュ制御信号ＲＥ／ＦＥを出力する。ライト系のリフレッシュ制御信号ＷＥ／ＦＥは、ライト系のデコーダ、センスアンプを用いたリフレッシュ又はライト動作を制御し、リード系のリフレッシュ制御信号ＲＥ／ＦＥは、リード系のデコーダ、センスアンプを用いたリフレッシュ又はリード動作を制御する。
【００４９】
レジスタ（ＲＥＧ Ｘ２）１３０は、外部から入力された行アドレスが、１つのライトサイクル分前に入力され、レジスタ１３０内に保持されている行アドレスと一致しているときに、第１の一致検出信号（第１のヒット信号）ＨＩＴ１を活性化し、外部から入力された行アドレスが、２つのライトサイクル分前に入力され、レジスタ１３０内に保持されている行アドレスと同じであるとき、第２の一致検出信号（第２のヒット信号）ＨＩＴ２を活性化する。
【００５０】
アドレス端子（不図示）に供給されるアドレス信号を入力とする入力バッファ１２３の出力（列アドレス）を入力とするレジスタ（ＲＥＧ Ｙ２）１３６は、リード、ライト信号Ｒ／Ｗ、ライト用クロック信号ＫＷを入力し、ライトアドレスＡＤＷ（列アドレス）を２つのライトサイクル分遅らせて出力し、Ｙデコーダ１１２Ｗに供給し、リードアドレスＡＤＲ（列アドレス）は、そのまま出力して、Ｙデコーダ１１２Ｒに供給する。
【００５１】
レジスタ１３６では、レジスタ１３０と同様、外部から入力された列アドレスが１つのライトサイクル分前の列アドレスと同じであるとき、第１の一致検出信号ＨＩＴ１を活性化し、外部から入力された列アドレスが２つのライトサイクル分前の列アドレスと同じであるとき、第２の一致検出信号ＨＩＴ２を活性化する。
【００５２】
ヒット判定回路１３７は、レジスタ１３０とレジスタ１３６からの行アドレスと、列アドレスに関する第１、第２の一致検出信号ＨＩＴ１とＨＩＴ２をそれぞれ入力し、読み出しデータの出力回路に供給するデータを選択するためのマルチプレクサ１４３に対して、選択制御信号を出力する。
【００５３】
データ入力端子Ｄｉｎに接続される入力バッファ１２４からシリアルに出力されるデータ信号(書き込みデータ)は、クロック信号Ｋと相補クロック信号／Ｋをサンプリングクロックとするシリアル・パラレル変換回路１３９に取り込まれ、シリアル・パラレル変換回路１３９から出力される４ビットのパラレル信号は、クロック信号ＫＤＩＮの立ち下がりエッジでサンプリングするレジスタ１４１に取り込まれる。またレジスタ１４１の出力信号は、クロック信号ＫＤＩＮを立ち上がりエッジでサンプリングするレジスタ１４２で取り込まれる。レジスタ１４１とレジスタ１４２の４ビット出力信号は、マルチプレクサ１４３の２つの入力端子にそれぞれ入力される。
【００５４】
マルチプレクサ１４３は、選択制御信号に基づき、リードバスＲＢＵＳ、レジスタ１４１、１４２の出力の一つを選択する。
【００５５】
レジスタ１４２の出力信号をクロック信号ＫＤＩＮの立ち上がりでサンプルするレジスタ１４４の出力信号は、ライトバスＷＢＵＳを介して、Ｙデコーダ１１２Ｗに入力される。
【００５６】
レジスタ１３０とレジスタ１３６からの第１の一致検出信号ＨＩＴ１がともに活性化され、１サイクル前のライトサイクルと同じリードアドレスの場合、ヒット判定回路１３７からの選択制御信号に基づき、マルチプレクサ１４３において、レジスタ１４１の出力が選択されるように切替制御する。
【００５７】
レジスタ１３０とレジスタ１３６からの第２の一致検出信号ＨＩＴ２がともに活性化され、２サイクル前のライトサイクルと同じリードアドレスの場合、ヒット判定回路１３７からの選択制御信号に基づき、マルチプレクサ１４３において、レジスタ１４２の出力が選択されるように切替制御する。
【００５８】
第１の一致検出信号ＨＩＴ１と第２の一致検出信号ＨＩＴ２がともに非活性の場合のリードサイクルにおいて、ヒット判定回路１３７からの選択制御信号に基づき、マルチプレクサ１４３において、センスアアンプ１１３Ｒ、Ｙデコーダ１１２Ｒを介して、リードバスＲＢＵＳに出力された読み出しデータを選択するように制御する。
【００５９】
マルチプレクサ１４３からの出力信号（４ビットパラレル信号）は、レジスタ１４０に入力され、内部クロック信号Ｋとその相補信号／Ｋを用いて、パラレル・シリアル変換され、１クロックサイクルあたり、４つのデータが、出力バッファ１２５からデータ出力端子Ｄｏｕｔに出力される。
【００６０】
本実施例の動作の概要を説明する。レジスタ１３０、１３６は、入力バッファ１２２から入力されたライトアドレスを、２ライトサイクル分遅延させて出力する。
【００６１】
Ｒ／Ｗ＆リフレッシュコントロール回路１３３は、レジスタ１３０からの信号をマルチプレクサ１３１で選択したアドレス信号とリフレッシュアドレスが一致しないとき（より詳しくはｍ本の行アドレスのうちいずれか１本でもリフレッシュアドレス信号と一致しない場合）、Ｒ／Ｗ信号がリードを示すときは、ライト系のリフレッシュ制御信号ＷＥ／ＦＥを活性化させ、Ｒ／Ｗ信号がライトを示すときは、リード系のリフレッシュ制御信号ＲＥ／ＦＥを活性化させる。ライト動作のときは、２ライトサイクル前に入力されたライトアドレスに対するデータ（該データは、２ライトサイクル前にデータ入力端子Ｄｉｎより入力され、レジスタ１４４から出力され、ライトバスＷＢＵＳを介してＹデコーダ１１２Ｗに供給される）のメモリセルへの書き込み動作（ライト系のＸデコーダ１１１Ｗと、ライト系のビット線Ｂ（ＷＦ）、ライト系のセンスアンプ（ライトアンプ）ＳＡ／ＰＣ（ＷＦ）による書き込み動作）と、リード系のＸデコーダ１１１Ｒと、リード系のビット線Ｂ（ＲＦ）、リード系のセンスアンプＳＡ／ＰＣ（ＲＦ）１１３Ｒによるメモリセルのリフレッシュ動作とが同時に行われる。
【００６２】
なお、前述したように、レジスタ１３０は、１、２ライトサイクル前に外部より入力されレジスタ１３０に保持されているライトアドレス（行アドレス）と、外部より入力されたアドレス（行アドレス）が一致する場合、第１、第２の一致検出信号ＨＩＴ１、ＨＩＴ２をそれぞれ活性状態とする。レジスタ１３６は、１、２ライトサイクル前に外部より入力されレジスタ１３６に保持されているライトアドレス（列アドレス）と、外部より入力されたアドレス（列アドレス）が一致する場合、第１、第２の一致検出信号ＨＩＴ１、ＨＩＴ２を活性状態とする。
【００６３】
リードサイクルにおいて、レジスタ１３０とレジスタ１３６からの第１、第２の一致検出信号ＨＩＴ１、ＨＩＴ２がともに非活性状態のとき、ヒット判定回路１３７は、マルチプレクサ１４３において、リードバスＲＢＵＳの読み出しデータを選択出力させ、マルチプレクサ１４３の出力信号は、レジスタ１４０でラッチされ、パラレル・シリアル変換され、出力バッファ１２５から、データ出力端子Ｄｏｕｔに出力される。
【００６４】
１、又は２ライトサイクル分のライトアドレスの行及び列アドレスと、外部より入力されたリードアドレスの行及び列アドレスが一致する場合、レジスタ１３０とレジスタ１３６からのＨＩＴ１又はＨＩＴ２が活性化される。ヒット判定回路１３７では、第１の一致検出信号ＨＩＴ１が活性化されている場合、読み出しデータとして、レジスタ１４１に保持されている書き込みデータを、マルチプレクサ１４３で選択し、一方、第２の一致検出信号ＨＩＴ２が活性化されている場合、読み出しデータとしてレジスタ１４２に保持されている書き込みデータを、マルチプレクサ１４３で選択し、マルチプレクサ１４３の出力信号は、レジスタ１４０でラッチされ、パラレル・シリアル変換されて、出力バッファ１２５からデータ出力端子Ｄｏｕｔに出力される。
【００６５】
図１のレジスタ１３０の構成のいくつかの例について以下に説明する。図２は、図１のレジスタ１３０の構成の一例を示す図である。
【００６６】
図２を参照すると、外部アドレスＡｄｄ（行アドレス）を内部クロック信号Ｋの立ち上がりエッジでサンプルするラッチ回路３０１と、ラッチ回路３０１の出力信号を書き込み動作用のクロック信号ＫＷの立ち下がりエッジ（内部クロック信号Ｋの立ち上がりと同一サイクル内）でラッチするラッチ回路３０２と、ラッチ回路３０２の出力信号を、書き込み動作用のクロック信号ＫＷの立ち上がりエッジ（クロック信号ＫＷの立ち下ったのち次のライトサイクルでのクロック信号ＫＷの立ち上がり）でラッチするラッチ回路３０３と、ラッチ回路３０３の出力信号を、書き込み動作用のクロック信号ＫＷの立ち下がりエッジでラッチするラッチ回路３０４と、ラッチ回路３０４の出力信号を書き込み動作用のクロック信号ＫＷの立ち上がりエッジでラッチするラッチ回路３０５と、ラッチ回路３０５の出力信号を内部クロック信号Ｋの立ち下がりでラッチするラッチ回路３０６と、ラッチ回路３０１の出力信号を内部クロック信号Ｋの立ち下がりでラッチするラッチ回路３０７と、を備え、ラッチ回路３０６とラッチ回路３０７の出力は、それぞれ、アドレス信号ＡＤＷ、ＡＤＲとして出力される。このレジスタ１３０（図１参照）は、さらに、一致検出回路３０８、３０９を備えている。
【００６７】
一致検出回路３０８は、ラッチ回路３０１の出力信号を内部クロック信号Ｋの立ち下りでラッチするラッチ回路３０７の出力信号と、ラッチ回路３０１の出力信号を書き込み動作用のクロック信号ＫＷの立ち下がりエッジでサンプルするラッチ回路３０２の出力信号とが互いに一致するか否か比較し、一致した場合、ＬＯＷレベルを出力する。
【００６８】
一致検出回路３０９は、このラッチ回路３０７の出力信号と、ラッチ回路３０４の出力（２つのサイクル前のライトアドレス）が一致するか否か比較し、一致した場合、ＬＯＷレベルを出力する。
【００６９】
一致検出回路３０８、３０９の出力は、第１、第２の一致検出信号ＨＩＴ１、ＨＩＴ２として出力される。
【００７０】
ラッチ回路３０１は、内部クロック信号ＫのＬＯＷからＨＩＧＨレベルへの立ち上がりで、アドレスＡｄｄをラッチし、出力段のラッチ回路３０６、３０７は、同一サイクルでの内部クロック信号ＫのＨＩＧＨレベルからＬＯＷレベルへの立ち下がりでそれぞれの入力をラッチ出力する。
【００７１】
書き込み制御用のクロック信号（ＫＷ）の立ち下りエッジと立ち上がりエッジでそれぞれデータをサンプルする２つのラッチ回路３０２、３０３と、２つのラッチ回路３０４、３０５の組は、ライトアドレスをレイトライトの仕様に従い、この場合、２ライトサイクル分遅延させる、タイミング調整用のライトアドレス保持回路として機能する。このライトアドレス保持回路を構成する最終段のラッチ回路３０５は、書き込み制御用のクロック信号ＫＷの立ち上がり、すなわちラッチ回路３００でサンプルされてから、２つのライトサイクル分遅れた時点でライトアドレスを出力し、ラッチ回路３０６は当該ライトサイクルにおける内部クロック信号Ｋの立ち上がりでアドレスＡＤＷを出力する。
【００７２】
次に、図２に示したレジスタ（図１の１３０）の動作について概説する。リード動作のとき、クロック信号ＫＷのクロックパルスは生成されず（例えばＬＯＷレベルに保持される）、ラッチ回路３０１の出力は、４段のラッチ回路３０２、３０３、３０３、３０５に転送されない。
【００７３】
一致検出回路３０８は、ラッチ回路３０２の出力（１ライトサイクル分前のライトアドレス）と、ラッチ回路３０７の出力（現サイクルで入力されたアドレス）とが一致するか否か比較し、一致した場合、ＬＯＷレベルを出力し、不一致の場合、ＨＩＧＨレベルを出力する。
【００７４】
一致検出回路３０９は、ラッチ回路３０４の出力（２ライトサイクル分前のライトアドレス）と、ラット回路３０７の出力（現サイクルのアドレス）が一致するか否か比較し、一致した場合、ＬＯＷレベルを出力し、不一致の場合、ＨＩＧＨレベルを出力する。
【００７５】
なお、図２においては、簡単のため、ラッチ回路３０１〜３０７、一致検出回路３０８〜３０９への入力として、１本の信号線で示されているが、行アドレス信号のビット幅分（例えばｍ本）の信号線がそれぞれ入力される。
【００７６】
列アドレスをラッチしてライトアドレスＡＤＷと、リードアドレスＡＤＲを、Ｙデコーダ１１２Ｗ、１１２Ｒに供給するレジスタ１３６も、図２と同様の構成とされる。
【００７７】
図３は、図１に示した半導体記憶装置の動作を説明するためのタイミング図である。図３において、ＣＬＫは、入力バッファ１２１へ入力されるクロック信号、Ａｄｄは、図１の入力バッファ１２２へ入力されるアドレス信号、Ｒ／Ｗはリード／ライト制御信号、ＤＩＮはデータ入力端子から入力されるデータ信号、ＫＷは書き込み用のクロック信号、ＷＢＵＳはライトバス（上のパラレルデータ）、Ｗ（ＷＦ）はライト系のワード線、Ｗ（ＲＦ）は、リード系のワード線、ＲＢＵＳはリードバス（上のパラレルデータ）、Ｄｏｕｔはデータ出力端子からの出力データ、Ｔはリフレッシュトリガ信号、ＡＤＦは、リフレッシュアドレス信号である。
【００７８】
外部行アドレスＡｄｄがＡ０、Ａ１、Ａ２、…、Ａ７でライト、リード、ライトサイクルが交互に行われるものとする。リフレッシュアドレスＡｄｄＦは、Ａn-1、Ａn、…とされる。
【００７９】
ＤＩＮ端子からは、１クロックサイクルにおいて、クロック信号の立ち上がりと立ち下がりの両エッジで２つのデータが入力され、内部クロック信号Ｋを２分周したサイクルの書き込み制御信号ＫＷにより、２クロックサイクルにおいて、４つのデータＤ００、Ｄ０１、Ｄ０２、Ｄ０３が、ライトバスＷＢＵＳに出力され（ＷＢＵＳ上のＤ０で示す）、タイミングｔ４で始まるクロックサイクルにて、アドレスＡ０（アドレスＡ０はタイミングｔ０のサイクルでアドレス端子から入力されている）への書き込みが行われる。
【００８０】
またタイミングｔ１で始まるクロックサイクルでは、アドレスＡ１のセルデータの読み出しが行われ、タイミングｔ２で始まるクロックサイクルで、リードバスＲＢＵＳヘ４ビットデータ（Ｑ１）が並列に出力され、２つのクロックサイクルで、４つの読み出しデータＱ１０、Ｑ１１、Ｑ１２、Ｑ１３がデータ出力端子Ｄｏｕｔからシリアルに出力される。
【００８１】
またタイミングｔ３で始まるクロックサイクルでは、アドレスＡ３のセルデータの読み出しが行われ、タイミングｔ４で始まるクロックサイクルで、リードバスＲＢＵＳヘ４ビットデータ（Ｑ３）が並列に出力され、２つのクロックサイクルで、４つの読み出しデータＱ３０、Ｑ３１、Ｑ３２、Ｑ３３がデータ出力端子Ｄｏｕｔからシリアルに出力される。
【００８２】
タイミングｔ５ので始まるクロックサイクルでは、同一クロックサイクル内で、アドレスＡ５からのセルデータの読み出しが行われ、リードバスに読み出しデータＱ５（４ビット）が出力され、タイミングｔ６で始まるクロックサイクルで、データ出力端子Ｄｏｕｔより読み出しデータＱ５０が出力される。
【００８３】
また、タイミングｔ３のクロックサイクルでは、ライト系のポートを用いたリフレッシュアドレスＡｘのリフレッシュ動作と、リード系のリード動作が同一サイクル内で行われており、タイミングｔ６のクロックサイクルでは、アドレスＡ２のライト動作と、リード系のポートを用いたアドレスＡＹのリフレッシュ動作とが同一サイクルで行われている。
【００８４】
なお、ここで、センスアンプ１１３Ｗの動作開始が電源ノイズとなってセンスアンプ１１３Ｒで増幅する前のビット線Ｂ（ＲＦ）の電位に影響を与えたり、センスアンプ１１３Ｒの動作開始が電源ノイズとなってセンスアンプ１１３Ｗで増幅する前のビット線Ｂ（ＷＦ）の電位に影響を与えたりしないように、Ｗ（ＷＦ）とＷ（ＲＦ）は同時に立ち上がるようにＲ／Ｗ＆リフレッシュコントロール回路１３３により制御される。リードサイクルにおいて、リフレッシュアドレスＡＸが外部行アドレスＡ３と一致しない場合（ＡＸ≠Ａ３）、リード用のワード線Ｗ（ＲＦ）が活性化され、ビット線Ｂ（ＲＦ）に接続するセンスアンプ１１３Ｒによる読み出しが行われる。また、リフレッシュ制御信号ＷＥ／ＦＥが活性化されてリフレッシュを指示し、リフレッシュアドレスＡＸに対応するライト系のワード線Ｗ（ＷＦ）が活性化され、ワード系のポートにおいて、センスアンプ１１３Ｗの活性化によるリフレッシュ動作が行われる。
【００８５】
一方、リードサイクルにおいて、リフレッシュアドレスＡＸが外部行アドレスＡ３と一致する場合、リフレッシュ動作は、中止される。
【００８６】
ライトサイクルにおいて、リフレッシュアドレスＡＹが外部行アドレスＡ２と一致しない場合（ＡＹ≠Ａ２）、ライト系のワード線Ｗ（ＷＦ）が活性化され、ビット線Ｂ（ＷＦ）に接続するセンスアンプ１１３Ｗによる書き込みが行われる。また、リフレッシュ制御信号ＲＥ／ＦＥが活性化され、リフレッシュアドレスＡＹに対応するリード系のワード線Ｗ（ＲＦ）が活性化され、リード系のポートにおいて、センスアンプ１１３Ｒの活性化によるリフレッシュが行われる。ライトサイクルにおいて、リフレッシュアドレスＡＹが外部行アドレスＡ２と一致する場合（ＡＹ＝Ａ２）、リフレッシュ動作は中止される。
【００８７】
図４は、図１のレジスタ１３０の別の構成の一例を示す図である。図４を参照すると、このレジスタは、外部アドレスＡｄｄＥを内部クロック信号Ｋの立ち上がりエッジでサンプルするラッチ回路３１１と、ラッチ回路３１１の出力信号を内部クロック信号Ｋの立ち下がりエッジでラッチするラッチ回路３１７と、ラッチ回路３１１の出力信号を書き込み動作用のクロック信号ＫＷの立ち下がりエッジでラッチするラッチ回路３１２と、ラッチ回路３１２の出力信号を書き込み動作用のクロック信号ＫＷの立ち上がりエッジでラッチするラッチ回路３１３と、ラッチ回路３１３の出力信号を書き込み動作用のクロック信号ＫＷの立ち下がりエッジでラッチするラッチ回路３１４と、ラッチ回路３１４の出力信号を書き込み動作用のクロック信号ＫＷの立ち上がりエッジでラッチするラッチ回路３１５と、ラッチ回路３１５の出力信号を、内部クロック信号Ｋの立ち下がりでラッチするラッチ回路３１６を備えており、ラッチ回路３１１の出力信号と、リフレッシュアドレスＡｄｄＦを入力とし、リフレッシュ制御信号ＲＦＣが活性化されているとき（リフレッシュを示すとき）、リフレッシュアドレスＡｄｄＦを選択し、リフレッシュ制御信号ＲＦＣが非活性化されているとき、ラッチ回路３１１の出力信号を選択するマルチプレクサ３１８と、マルチプレクサ３１８の出力信号を、内部クロック信号Ｋの立ち下がりエッジでラッチするラッチ回路３１９を備えている。このレジスタは、一致検出回路３２０、３２１、３２２を備えている。
【００８８】
一致検出回路３２０は、ラッチ回路３１２の出力信号（ライトアドレス）とラッチ回路３１７の出力が一致するか否か比較し、一致した場合、第１の一致検出信号ＨＩＴ１を活性化して（ＬＯＷレベルとして）出力し、不一致の場合、ＨＩＧＨレベルの第１の一致検出信号ＨＩＴ１を出力する。
【００８９】
一致検出回路３２１は、ラッチ回路３１４の出力信号とラッチ回路３１７の出力が一致するか否か比較し、一致した場合、第２の一致検出信号ＨＩＴ２を活性化して（ＬＯＷレベルとして）出力し、不一致の場合、ＨＩＧＨレベルの第２の一致検出信号ＨＩＴ２を出力する。
【００９０】
一致検出回路３２２は、ラッチ回路３１４の出力信号（ライトアドレス）と、リフレッシュアドレスＡｄｄＦが一致するか否か比較し、一致した場合、一致検出信号（リフレッシュアドレスとライトアドレスの一致を示す信号）ＨＩＴＷを活性化して（ＬＯＷレベルとして）出力し、不一致の場合、ＨＩＧＨレベルの一致検出信号ＨＩＴＷを出力する。
【００９１】
書き込み制御用のクロック信号ＫＷの立ち下りエッジと立ち上がりエッジでそれぞれデータをサンプルする２つのラッチ回路３１２、３１３と、２つのラッチ回路３１４、３１５の組は、ライトアドレスをレイトライトの仕様に従い、この場合、２ライトサイクル分遅延させるライトアドレス保持回路として機能する。このライトアドレス保持回路を構成する最終段のラッチ回路３１５は、書き込み制御用のクロック信号ＫＷの立ち上がりで、ラッチ回路３１１でサンプルされてから２つのライトサイクル分遅れたタイミングで出力し、ラッチ回路３１６は内部クロック信号Ｋの立ち下がりで書き込み信号ＡＤＷＦ（図１のＡＤＷＦに対応）を出力する。
【００９２】
ラッチ回路３１９は、マルチプレクサ３１８の出力を入力とし、内部クロック信号Ｋの立ち下がりエッジでラッチ出力する。
【００９３】
２つのライトサイクル前の書き込みアドレスと、リフレッシュアドレスとが一致した場合、図１のＲ／Ｗ＆リフレッシュコントロール回路１３３に供給される信号ＨＩＴＷをＬＯＷレベルとして、リフレッシュ動作を止める。すなわち、信号ＨＩＴＷを受けるＲ／Ｗ＆リフレッシュコントロール回路１３３は、リフレッシュ制御信号ＦＣを非活性化状態とし、リフレッシュ動作を止める。
【００９４】
図２に示したレジスタの構成と相違して、図４に示したレジスタにおいては、リフレッシュは、セルアレイのリード系ポートでのみ実行する。このため、リフレッシュアドレスと外部アドレスが一致するかの判定は、ライトアドレスについての判定のみを行う構成とされており、図４に示したレジスタにおいて、セルアレイへの書き込み動作が行われる前のサイクルで、リフレッシュアドレスと当該ライトアドレスとが一致するか否かの判定が行われる。
【００９５】
なお、列アドレスを保持するレジスタ（図１の１３６）は、図２に示した構成と同様とされる。
【００９６】
図５は、図４に示した実施例のレジスタ１３０Ａを用いた場合のリフレッシュコントロール回路の構成の一例を示す図である。図５を参照すると、図４に示したレジスタ１３０ＡからのＨＩＴＷ信号を、行アドレス信号分（Ａ0〜Ａm）入力し、これらの信号の否定論理和（ＮＯＲ）演算結果をリフレッシュ制御信号ＲＦＣとして出力する論理ゲート１４５を備え、Ｒ／Ｗ＆リフレッシュコントロール回路１３３は、論理ゲート１４５の出力と、内部クロック信号Ｋと、リフレッシュトリガ信号Ｔ、Ｒ／Ｗ信号を入力とし、ライト系、リード系のリフレッシュ動作を制御する信号ＷＥ／ＦＥ、ＲＥ／ＦＥを出力する。
【００９７】
論理ゲート１４５は、行アドレス信号（Ａ0〜Ａm）の本数分の信号ＨＩＴＷを入力し、ＨＩＴＷがすべてＬＯＷレベル（一致）のとき、ＨＩＧＨレベルのリフレッシュ制御信号ＲＦＣを出力する。
【００９８】
なお、図４では、説明のため、リフレッシュアドレスと、２つのライトサイクル相当前に入力されたライトアドレスとの一致を検出する一致検出回路（図４の３２２）を２ビット入力の排他的論理和とし、行アドレス信号（Ａ0〜Ａm）に対して、ｍ個の一致検出回路を備え、ｍ本のＨＩＴＥ信号が出力される構成を想定している。一方、図４の一致検出回路３２２が、ラッチ回路３１４から並列出力されるｍビットのライトアドレスと、レジスタ３１１から並列出力されるｍビットのリフレッシュアドレスとが一致するか比較し、１ビットの信号ＨＩＴＥを出力する回路構成とされている場合、図５の論理ゲート１４５は、１ビットの信号ＨＩＴＷを入力とするインバータで置きかえられる。
【００９９】
なお、図５に示す構成では、論理ゲート１４５に入力されるＨＩＴＷ信号として、図４を参照して説明した、ラッチ回路３１４から出力されるライトアドレスと、リフレッシュアドレスを１サイクル前に判定しておく構成とし、信号ＨＩＴＷの信号経路の遅れ（外部アドレスとリフレッシュアドレスの比較時間）を、見えなくしている。すなわち、内部クロック信号Ｋの立ち上がりから、リフレッシュ制御信号ＲＦＣの立ち上がりまでの信号の時間を短縮している。
【０１００】
図６は、図５に示したＲ／Ｗ＆リフレッシュコントロール回路１３３の動作を説明するためのタイミング図である。
【０１０１】
前述したように、この実施例においては、リフレッシュは、リード系のポートでしか実行しない。このため、リフレッシュアドレスとライトアドレス（行アドレス）が一致するか否かの判定のみとなり、レジスタ１３０Ａにおいて、ライトアクセスが開始される前のサイクルでアドレスの一致の検出が行われる。すなわち、図６において、タイミングｔ２とｔ３のサイクルにおいて、タイミングｔ３から始まるライトサイクルのアドレスＡ−１とリフレッシュアドレスが一致するかを判定し、不一致の場合、図４において、リフレッシュ制御信号ＲＦＣに基づき、マルチプレクサ３１８はリフレッシュアドレスＡｄｄＦを選択出力し、ＡＤＲＦとしてリフレッシュアドレスＡｄｄＦを出力する。タイミングｔ３からのクロックサイクルにおいて、リフレッシュアドレスＡｄｄＦに基づきリード系のワード線Ｗ（ＲＦ）が選択されてリフレッシュが行われ、アドレスＡ−１に対応するセルの書き込みが行われる。この実施例では、ライトアドレスとリフレッシュアドレスを、ライトサイクルの開始前に比較する構成とし、リードアドレスと、２つのライトサイクル分遅延させたライトアドレスの一方を選択し、リフレッシュアドレスと比較する構成と比べて、高速化できる。
【０１０２】
図７は、図４に示したレジスタ１３０Ａを用いた全体の構成を示す図である。この実施例では、リフレッシュは、リード系ポートでのみ実行しており、レジスタ１３０Ａにおいて、リフレッシュアドレスと外部アドレスが一致するかの判定は、ライトアドレスについての判定のみを行う構成とされる。本実施例において、レジスタ１３０Ａでは、セルアレイ１００への書き込み動作が行われる前のサイクルで、リフレッシュアドレスと当該ライトアドレスとが一致するか否かの判定が行われる。
【０１０３】
図７を参照すると、本実施例においては、レジスタ１３０Ａの一致検出回路３２２（図４参照）からの比較結果信号ＨＩＴＷと、リード／ライト動作を指示する制御信号Ｒ／Ｗとに基づき、リード系のリフレッシュ制御信号ＲＥ／ＦＥ、及び、ライト系の動作を制御する制御信号ＷＥ／ＦＥを出力するＲ／Ｗ＆リフレッシュコントロール回路１３３と、レジスタ１３０Ａから出力されるライト系の行アドレスＡＤＷを入力してデコードしライト系の第１のワード線を選択するＸデコーダ１１１Ｗと、レジスタ１３０Ａのマルチプレクサ３１８から出力される行アドレスＡＤＲＦとして入力してデコードし、リード系の第２のワード線を選択するＸデコーダ１１１Ｒと、レジスタ１３６から出力されるライト系の列アドレスを入力してデコードするＹデコーダ１１２Ｗと、レジスタ１３６から出力されるリード系の列アドレスを入力してデコードするＹデコーダ１１２Ｒと、ライト系のリフレッシュ制御信号ＷＥ／ＦＥで活性化が制御され、ライト系の前記第１のビット線に接続されるセンスアンプ１１３Ｗと、リード系のリフレッシュ制御信号ＲＥ／ＦＥで活性化が制御され、リード系の前記第２のビット線に接続されるセンスアンプ１１３Ｒと、を備えている。
【０１０４】
図１に示した前記実施例では、ライト系ポートとリード系のポートのうち一方のポートで通常アクセス、他方のポートでリフレッシュ動作を切り替えて行っている。
【０１０５】
一方、図７に示した本実施例においては、ライト系のＹデコーダ１１１Ｗ、センスアンプ１１３Ｗ、Ｘデコーダ１１１Ｗでは、ライト動作のみが実行され、リフレッシュ動作は行わず、リフレッシュはリード系ポートでのみ行われる。これ以外の構成は、図１に示した構成と同様とされる。
【０１０６】
図８は、ＱＤＲ仕様のセルアレイのコアの構成の一例を示す図である。図８は、図７のセルアレイ１００の構成に対応している。図８を参照すると、リードバスＲＢＵＳと、リードバスＲＢＵＳを駆動するドライバをなすＹデコーダ（ＮＭＯＳトランジスタＮＭ１０１、ＮＭ１０２）、ライトバスＷＢＵＳと、ライトバスＷＢＵＳのレシーバとなるＹデコーダ（ＮＭＯＳトランジスタＮＭ１１１、ＮＭ１１２）をそれぞれ、独立して専用回路として備え、バス配線の集中、相互干渉を回避でき、リード系、ライト系それぞれに回路を最適化することで、高速化を図ることができる。
【０１０７】
リードバスＲＢＵＳを駆動するリード用のＹデコーダは、リードバスＲＢＵＳと相補のバス／ＲＢＵＳとに出力（ドレイン）が接続され、ゲートに、ビット線Ｂ（ＲＦ）とその相補信号／Ｂ（ＲＦ）が接続され、共通ソースが、定電流源をなすＮＭＯＳトランジスタＮＭ１０３を介して接地された差動対ＮＭＯＳトランジスタＮＭ１０１、ＮＭ１０２よりなり、ＮＭＯＳトランジスタＮＭ１０３のゲートには信号Ｙ（Ｒ）が接続されている。
【０１０８】
リード系のセンスアンプＳＡは、ゲートとドレインが交差接続され、ソースが共通接続されて信号ＳＡＮ（ＲＦ）に接続されたＮＭＯＳトランジスタＮＭ１０４、ＮＭ１０５と、ゲートとドレインが交差接続され、ソースが共通接続されて信号ＳＡＰ（ＲＦ）に接続されたＰＭＯＳトランジスタＰＭ１０１、ＰＭ１０２と、を備え、ＰＭＯＳトランジスタＰＭ１０１とＮＭＯＳトランジスタＮＭ１０４のドレインは互いに接続されビット線Ｂ（ＲＦ）に接続され、ＰＭＯＳトランジスタＰＭ１０２とＮＭＯＳトランジスタＮＭ１０５のドレインは互いに接続されビット線／Ｂ（ＲＦ）に接続されている。ビット線対Ｂ（ＲＦ）、／Ｂ（ＲＦ）をプリチャージするプリチャージ回路（ＰＣ）は、電源ＨＤＶＶ（ハーフＶＤＤ）とビット線対Ｂ（ＲＦ）、／Ｂ（ＲＦ）に接続されるＮＭＯＳトランジスタＮＭ１０６、ＮＭ１０７と、ビット線対Ｂ（ＲＦ）、／Ｂ（ＲＦ）間に接続されるＮＭＯＳトランジスタＮＭ１０８を備え、ＮＭＯＳトランジスタＮＭ１０６、ＮＭ１０７、ＮＭ１０８のゲートはリード系のプリチャージ制御信号ＰＣ（ＲＦ）に接続され、オン・オフ制御される。
【０１０９】
ライトバスＷＢＵＳからの信号を入力するレシーバをなすＹデコーダは、ライトバスＷＢＵＳと相補のバス／ＷＢＵＳと、ビット線対Ｂ（ＷＦ）、／Ｂ（ＷＦ）との間に接続され、ゲートには、信号Ｙ（Ｗ）が接続されているＮＭＯＳトランジスタＮＭ１１１、ＮＭ１１２を備えて構成されている。
【０１１０】
ライト系のセンスアンプＳＡは、ゲートとドレインが交差接続され、ソースが共通接続されて信号ＳＡＮ（Ｗ）に接続されたＮＭＯＳトランジスタＮＭ１１３、ＮＭ１１４と、ゲートとドレインが交差接続され、ソースが共通接続されて信号ＳＡＰ（Ｗ）に接続されたＰＭＯＳトランジスタＰＭ１１１、ＰＭ１１２と、を備え、ＰＭＯＳトランジスタＰＭ１１１とＮＭＯＳトランジスタＮＭ１１３のドレインは、互いに接続されビット線／Ｂ（Ｗ）に接続され、ＰＭＯＳトランジスタＰＭ１１２とＮＭＯＳトランジスタＮＭ１１４のドレインは互いに接続されビット線Ｂ（Ｗ）に接続されている。ビット線対Ｂ（Ｗ）、／Ｂ（Ｗ）をプリチャージするプリチャージ回路（ＰＣ）は、電源ＨＤＶＶ（ハーフＶＤＤ）とビット線対Ｂ（Ｗ）、／Ｂ（Ｗ）に接続されるＮＭＯＳトランジスタＮＭ１１５、ＮＭ１１６と、ビット線対Ｂ（Ｗ）、／Ｂ（Ｗ）間に接続されるＮＭＯＳトランジスタＮＭ１１７を備え、ＮＭＯＳトランジスタＮＭ１１５、ＮＭ１１６、ＮＭ１１７のゲートは、リード系のプリチャージ制御信号ＰＣ（ＲＦ）に接続され、オン・オフ制御される。
【０１１１】
ビット線Ｂ（Ｗ）にドレイン又はソースの一方が接続され、容量Ｃの一端にドレイン又はソースの他方が接続され、ワード線Ｗ（Ｗ）にゲートが接続されたメモリセルトランジスタＮＭ１と、ビット線Ｂ（ＲＦ）に、ドレイン又はソースの一方が接続され、容量Ｃの一端にドレイン又はソースの他方が接続され、ワード線Ｗ（ＲＦ）にゲートが接続されたメモリセルトランジスタＮＭ２とが１つのメモリセルを構成している。
【０１１２】
図９は、本発明を適用したＱＤＲのバースト長＝２の動作の一例を説明するためのタイミング図である。
【０１１３】
図９において、ＣＬＫは、図１の外部クロック信号ＣＬＫ、Ａｄｄは、図１のアドレス入力信号、ＲｏｒＷはライト又はリード、ＤＩＮはデータ入力端子に入力されるデータ、ＷＢＵＳはライトバス（上のパラレルデータ）、Ｗ（ＲＦ）はリード系のワード線、ＲＢＵＳはリードバス（上のパラレルデータ）、Ｄｏｕｔはデータ出力端子からシリアル出力されるデータである。
【０１１４】
クロック信号ＣＬＫの立ち上がりエッジからリードがスタートし、リード動作終了後、ライト動作を行う。必要に応じてリフレッシュ動作がライト動作と並行して行われる（タイミングｔ２で始まるクロックサイクルの後半のアドレスＡ２のライトとリフレッシュアドレスＡ４のリフレッシュ動作）。内部動作は、クロック信号ＣＬＫの倍速となる。
【０１１５】
タイミングｔ１ではじまるクロックサイクルの前半のサイクルにおいて、アドレスＡ１でセルデータの読み出しが行われ、後半のサイクルからＲＢＵＳにデータＱ１が出力され、タイミングｔ２ではじまるクロックサイクルにおいて、クロックの立ち上がりと立ち下がりに同期してデータ出力端子ＤｏｕｔからデータＱ１０、Ｑ１１がシリアルに出力される。ｔ２ではじまるクロックサイクルの前半において、アドレスＡ３のセルデータの読み出しが行われる。またｔ２で始まるクロックサイクルの前半サイクルにおいて、リフレッシュアドレス（Ａｘ）と次にライトするアドレス（Ａ２）を比較し、Ａ２≠Ａｘなら、リード系ポートでのリフレッシュアドレス（Ａｘ）のリフレッシュを行う。Ａ２＝Ａｘなら、リフレッシュを中止する。またタイミングｔ１ではじまるクロックサイクルの後半のサイクルにおいて、ライトバスＷＢＵＳの２ビットデータＤ０に対するアドレスＡ０でデータ（Ｄ０）の書き込みが行われ、タイミングｔ２で始まるクロックサイクルの後半サイクル（クロックの立ち下がり）において、ライトバスＷＢＵＳの２ビットデータＤ２（Ｄ２０、Ｄ２１）に対するアドレスＡ２でデータの書き込みが行われる。
【０１１６】
図１０は、ＱＤＲ仕様を内部コアで２クロックでリード、ライト同時動作させる構成の動作を示すタイミング図である。内部クロック信号Ｋごとにライト、リードが交互に行われる。タイミングｔ１のサイクルの立ち上がり、立ち下がり、タイミングｔ２で始まるクロックサイクルの立ち上がり、立ち下がりに同期して、端子ＤＩＮからデータ信号Ｄ００、Ｄ０１、Ｄ０２、Ｄ０３を入力し、タイミングｔ３のサイクルから２クロックサイクル分ＷＢＵＳにパラレルに出力し、アドレスＡ０で、４つのセルアレイに、データＤ００、Ｄ０１、Ｄ０２、Ｄ０３が書き込まれる。また、同一の２クロックサイクル内で、４つのメモリセルアレイからアドレスＡ３で４つのセルデータＱ３０、Ｑ３１、Ｑ３２、Ｑ３３がＲＢＵＳに読み出され、パラレル・シリアル変換され、データ出力端子Ｄｏｕｔからシリアル出力される。また本実施例では、ワード線Ｗ（Ｗ）、ワード線Ｗ（Ｒ）は、２クロックサイクルにわたって活性化されており、このため、高周波動作が可能である。なお、図１０のクロック信号ＣＣＬＫは、リードバスＲＢＵＳのパラレルデータをパラレルシリアル変換し、データ出力端子Ｄｏｕｔに出力させるためのトリガとなる内部クロック信号である。
【０１１７】
図１１は、図１０に示した動作を行わせるためのデータ読み出し回路の一例を示す図である。図１１を参照すると、内部クロック信号ＫＣＬＫに同期して転送される内部バスＲＢＵＳの４本のパラレル信号を入力とし、クロック信号に同期してシリアル信号を出力するパラレル・シリアル変換回路１３８Ａと、パラレル・シリアル変換回路１３８Ａの出力をクロック信号ＣＣＬＫを、同期遅延ループ回路（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ：「ＤＬＬ」という）１４７で遅延させたクロック信号ＣＤＤＬでラッチするレジスタ１４６と、出力バッファ１２５を備えている。ＤＬＬ１４７は、公知の任意の回路構成を用いることができる。例えば、ＤＬＬ１４７は、第１の遅延回路と第２の遅延回路を有し、ＤＬＬ１４７への入力信号は第１の遅延回路で遅延されて出力され、第１の遅延回路の出力を第２の遅延回路に入力し、第２の遅延回路の出力信号と第１の遅延回路への入力信号を位相検知器に入力して位相差を検知し、該検知された位相差に基づき第１の遅延回路の遅延時間を可変させる制御を行う公知の構成を用いても良く、あるいは、クロックの伝搬方向が互いに逆方向の第１、第２遅延回路を備え、第１の遅延回路を一方向に所定時間進行したクロック信号が該進行箇所で第２の遅延回路に転送され、逆方向に伝搬される構成の公知の同期型ミラー遅延回路等で構成してもよい。
【０１１８】
ＤＬＬ１４７により、図１２に示すように、クロック信号ＣＣＬＫとＤｏｕｔの遅れ分を前倒ししてレジスタ１４６で取り込む。このためデータ出力端子Ｄｏｕｔからのデータ出力信号は、クロック信号ＣＣＬＫに遅れ無しで出力される。なお、ＤＬＬを用いたこの構成では、リフレッシュは、外部からの制御、もしくは、ＷＡＩＴ設定が必要とされる。
【０１１９】
なお、上述した各実施例の変形として、図１のヒット（ＨＩＴ）判定回路１３７の出力により、Ｒ／Ｗ＆リフレッシュコントロール回路１３３を制御し、ヒット（ＨＩＴ）判定回路１３７で一致を検出した場合には、セルアレイ１００からの読み出しを禁止する構成としてもよい。
【０１２０】
以上本発明を上記実施例に即して説明したが、本発明は、上記実施例の構成にのみ限定されるものでなく、特許請求の範囲の各請求項の発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【０１２１】
【発明の効果】
以上説明したように、本発明によれば、ライト系のビット線、ワード線、スイッチトランジスタ、リード系のビット線、ワード線、スイッチトランジスタを有するデュアルポートＤＲＡＭセルを備え、リフレッシュアドレスと、リード／ライトアドレスとが異なる場合、リード／ライト動作とリフレッシュ動作を同時並行的に行うようにしたことにより、リフレッシュ動作のための非選択時間を設けることを不用とし、クロック同期型高速ＳＲＡＭを、低コスト、チップ面積の縮減、低消費電力で実現することができる。
【０１２２】
本発明によれば、リフレッシュ動作を行うポートをリード系とライト系の２つのポートのいずれか一方に予め固定しておき、例えばリフレッシュアドレスとライトアドレスの行アドレスとを比較し、不一致の場合、ライト系ポートとリード系ポートとを用いてライト動作とリフレッシュ動作を同時並行的に行う構成とした場合、リフレッシュ動作を行うポートをリード系とライト系の２つのポートで切替可能とした場合の構成と比べて、回路構成を簡易化し、高速化に対応できる、という効果を奏する。
【０１２３】
また、本発明によれば、セルアレイにおいてライト動作が開始されるよりも前に、リフレッシュアドレスと、ライトアドレスとが一致するか否か比較判定する構成とし、リフレッシュアドレスのラッチのタイミングからリフレッシュ制御信号の出力までの信号パスの遅延を、みかけ上短縮し、高速化に対応可能としている。
【０１２４】
さらに、本発明によれば、複数の内部クロックサイクルにわたってワード線を選択する構成としたことにより、高速化した場合にも十分なタイミングマージンを確保可能としている。
【図面の簡単な説明】
【図１】本発明の一実施例の半導体記憶装置のセルアレイ及び全体の構成を示す図である。
【図２】本発明の一実施例のレジスタ（ＲＥＧ Ｘ２）の構成の一例を示す図である。
【図３】本発明の一実施例の動作の一例を説明するためのタイミング図である。
【図４】本発明の第２の実施例のレジスタ（ＲＥＧ ３Ｘ）の構成の一例を示す図である。
【図５】本発明の第２の実施例におけるレジスタ及びＲ／Ｗ＆リフレッシュコントロール回路の接続構成の一例を示す図である。
【図６】本発明の第２の実施例の動作の一例を説明するタイミング図である。
【図７】本発明の第２の実施例の半導体記憶装置のセルアレイ及び全体の構成を示す図である。
【図８】本発明の第２の実施例におけるセルアレイのコア回路の構成の一例を示す図である。
【図９】本発明の第２の実施例における動作（ＱＤＲ バースト２）の動作の一例を示すタイミング図である。
【図１０】本発明の第２の実施例において、リード、ライトを２クロックサイクルかけて同時に実行させる場合の動作の一例を示すタイミング図である。
【図１１】本発明の第２の実施例における読み出し回路の構成の一例を示す図である
【図１２】図１０の動作の一例を説明するためのタイミング図である。
【図１３】従来のＤＲＡＭセルの構成の一例を示す図である。
【符号の説明】
１００ セルアレイ
１１１Ｒ リード系のＸデコーダ
１１１Ｗ ライト系のＸデコーダ
１１２Ｒ リード系のＹデコーダ
１１２Ｗ ライト系のＹデコーダ
１１３Ｒ リード系のセンスアンプ／プリチャージ回路
１１３Ｗ ライト系のセンスアンプ／プリチャージ回路
１２１ 入力バッファ（クロック入力バッファ）
１２２ 入力バッファ（アドレスバッファ）
１２３ 入力バッファ（アドレスバッファ）
１２４ データ入力バッファ
１２５ データ出力バッファ
１２６ バッファ
１２７ コマンド判定回路
１２８ タイマー
１２９ リフレッシュアドレス生成回路
１３０ レジスタ
１３１、１３４、１３５ マルチプレクサ
１３２ アドレス比較回路
１３３ Ｒ／Ｗ＆リフレッシュコントロール回路
１３６ レジスタ（ＲＥＧＩＹ）
１３７ ヒット（ＨＩＴ）判定回路
１３８ パラレル・シリアル変換回路
１３９ シリアル・パラレル変換回路
１４０ レジスタ
１４１ ラッチ回路
１４２、１４４ レジスタ
１４３ マルチプレクサ
１４５ 論理ゲート
１４６ レジスタ
１４７ ＤＬＬ
２０１ ビット線（通常アクセス用）
２０２ ビット線（リフレッシュ用）
２０３ ワード線（通常アクセス用）
２０４ ワード線（リフレッシュ用）
２０５、２０６ メモリセルトランジスタ
２０７ キャパシタ
３０１〜３０７ ラッチ回路
３０８、３０９ 一致検出回路
３１１〜３１７、３１９ ラッチ回路
３１８ マルチプレクサ
３２０〜３２２ 一致検出回路
Ａｄｄ アドレス端子
Ｂ（ＲＦ） リード系ビット線
Ｂ（ＷＦ） ライト系ビット線
Ｃ データ蓄積用容量
ＣＬＫ クロック信号
Ｄｉｎ データ入力端子
Ｄｏｕｔ データ出力端子
ＨＩＴ１、ＨＩＴ２ ヒット信号
ＨＩＴＥ ヒット信号（アドレスとリフレッシュアドレス一致検出信号）
ＨＩＴＷ ヒット信号（ライトアドレスとリフレッシュアドレス一致検出信号）
Ｋ 内部クロック信号
ＫＤＩＮ 入力データ制御信号
ＫＷ 書き込み制御信号
ＲＢＵＳ リードバス
ＲＥ／ＦＥ 読み出し／リフレッシュ制御信号
Ｒ／Ｗ リード／ライト制御信号
／Ｒ リード信号
Ｔｒ１ スイッチトランジスタ
Ｔｒ２ スイッチトランジスタ
Ｗ（ＲＦ） リード系ワード線
Ｗ（ＷＦ） ライト系ワード線
ＷＢＵＳ ライトバス
ＷＥ／ＦＥ 書き込み／リフレッシュ制御信号
／Ｗ ライト信号
ＮＭ１０１〜ＮＭ１０８、ＮＭ１１１〜ＮＭ１１７ ＮＭＯＳトランジスタ
ＰＭ１０１、ＮＭ１０２、ＰＭ１１１、ＮＭ１１２ ＰＭＯＳトランジスタ
【発明の属する技術分野】
本発明は、半導体記憶装置に関し、特に、ＳＲＡＭ（スタティックランダムアクセスメモリ）準拠の半導体記憶装置に適用して好適なダイナミック型の半導体記憶装置及びその制御方法に関する。
【０００２】
【従来の技術】
ＱＤＲ（Ｑｕａｄ Ｄａｔａ Ｒａｔｅ） ＳＲＡＭデバイスは、従来の同期式メモリの２倍の速度で独立して動作する２本のポートを備えており、１クロックサイクルあたり４つのデータ要素を転送することができる（例えば非特許文献１）。ＱＤＲ ＳＲＡＭファミリ製品のＱＤＲ IIは、データポートが入力ポートと出力ポートに分かれており、ＤＤＲ（ｄｏｕｂｌｅ ｄａｔａ ｒａｔｅ）で機能する。
【０００３】
【非特許文献１】
日本サイプレス株式会社、CYPRESS News Release、"NPF-LA-1インターフェース仕様がQDR SRAMに対応” ［平成１４年１０月０３日検索］ インターネット＜ＵＲＬ：http://www.cypress-japan.co.jp/cynews020715.html＞
【０００４】
よく知られているように、ＤＲＡＭ（ダイナミックランダムアクセスメモリ）デバイスは、周期的なリフレッシュ動作と、ビット線のプリチャージ動作を必要とするのに対して、ＳＲＡＭデバイスは、データアクセスサイクルの点で優れている。一方、ＳＲＡＭデバイスは、１セルあたり、４個のトランジスタ（高抵抗負荷型のセルの場合、ビット線対に接続される選択トランジスタ２つと、ゲートドレインが交差接続された２つのトランジスタ）又は６個のトランジスタ（ＴＦＴ負荷型の場合）で構成され、ＤＲＡＭデバイスは１個のトランジスタと１個のキャパシタで構成される。すなわち、ＤＲＡＭは、面積、消費電力、コストの点でＳＲＡＭにまさり、ＳＲＡＭのピン配置、タイミング、機能の設定を同様に有する従来のＺＢＴ（ゼロ・バス・ターンアラウンド） ＳＲＡＭデバイスの利点を提供するとともに、デバイスの集積度、消費電力、コストの改善を図ったエンハンスト・バス・ターンアラウンドＤＲＡＭが提案されている（例えば特許文献１参照）。
【０００５】
【特許文献１】
特開２００１−２８３５８７号公報（第２頁、第１図）
【０００６】
上記特許文献１に記載されたメモリ装置は、メモリ装置外に設けられたコントローラに、メモリアレイがデータアクセスに現在使用できない状態にあることを知らせる待機信号出力端子を備えている。上記特許文献１には、ＺＢＴ ＳＲＡＭデバイスと類似したピンアウト、タイミング、及び機能セットを有する多くの同じ利点を有するエンハンスト・バス・ターンアラウンドＤＲＡＭを提供することを目的としていることが記載されているが、ＺＢＴ ＳＲＡＭ互換ではない。すなわち、上記特許文献１においては、２ポートＤＲＡＭセルを用いる旨の記載はなく、通常の１ポートのＤＲＡＭセルを用いているものと思料され、リード／ライト・サイクルの間に必ず、リフレッシュ・サイクルを挿入する必要があり、リフレッシュ・サイクルでは、リード／ライト動作を中断しなければならない。用途を通信用とした場合、連続したリード／ライト動作を行える仕様が要求される。かかる通信用の用途では、上記特許文献１のエンハンスト・バス・ターンアラウンドＤＲＡＭは、従来のＺＢＴ ＳＲＡＭに置きかえることはできない。また、上記特許文献１の発明の詳細な説明の欄の段落［００５９］には、キャッシュの読み出しサイクル等の背後にリフレッシュ・サイクルを隠せば、ほとんどのリフレッシュ・サイクルがメモリ・デバイスの動作に与える影響は最小である旨が記載されているが、たとえ、頻度は少ないとしても、キャッシュ上にないデータについてメモリ・アレイへのリード／ライト要求が連続した場合には、ＷＡＩＴ端子を使ってリードライト動作を中断しなければならず、結局、ＺＢＴ ＳＲＡＭの置き換えはできない。
【０００７】
また、図１３に示すように、通常アクセス用のビット線２０１と、リフレッシュ専用のビット線２０２の間に第１及び第２のスイッチトランジスタ２０５、２０６が直列形態に接続され、第１及び第２のスイッチトランジスタ２０５、２０６の接続点にデータ蓄積用の容量素子２０７が接続され、第１及び第２のスイッチトランジスタ２０５、２０６の制御端子には、通常アクセス用のワード線２０４とリフレッシュ専用のワード線２０３とがそれぞれ接続される、メモリセル（２ポートＤＲＡＭセル）を複数有するセルアレイを備え、外部よりメモリアクセスと、リフレッシュが同一アドレスに重複した場合に、リフレッシュをマスクする構成のダイナミックランダムアクセスメモリが知られている（例えば特許文献２参照）。
【０００８】
さらに、図１３に示した２ポートＤＲＡＭセルを用い、ライト専用ビット線、リード専用ビット線を設け、リードとライトを同時に行い、リフレッシュはリード専用ビット線からセルデータを読み出し、センスアンプで増幅した後、ライト用ビット線からセルデータの書き戻しを行う構成のものも知られている（例えば特許文献３参照）。
【０００９】
【特許文献２】
特開平３−２６３６８５号公報（第２頁、第２図）
【特許文献３】
特許第２６５３６８９号公報（第３頁、第２図）
【００１０】
【発明が解決しようとする課題】
従来のＤＲＡＭセルを用いたＺＢＴ ＳＲＡＭ（「ＮｏＢＬ−ＳＲＡＭ」とも呼ばれる）等に類似するデバイスが開発されているが、内部リフレッシュのために、例えば１６μｓごとに、４クロックサイクルの非選択（deselect）が必要とされるなど、ＺＢＴ ＳＲＡＭインタフェースに完全互換ではない（例えば非特許文献２参照）。非選択（deselect）期間の存在は、アクセスの効率化を困難としている。また、ＱＤＲ ＳＲＡＭインタフェース互換のＤＲＡＭセルを用いた半導体記憶装置は、提案されていない。
【００１１】
【非特許文献２】
Enhanced Memory Systems Inc.Ｗｅｂページ製品ニューズ（Products News）［平成１４年１０月１０日検索］インターネット＜ＵＲＬ：http://www.edram.com /products/datasheets/ss2625ds_r1.1.pdf（第６頁）＞
【００１２】
したがって、本発明の主たる目的は、リフレッシュ制御の効率化、高速化を図り、例えばＱＤＲ（Ｑｕａｄ Ｄａｔａ Ｒａｔｅ） ＳＲＡＭ等の高速ＳＲＡＭにインタフェース互換の全く新規の半導体記憶装置及びその制御方法を提供することにある。
【００１３】
【課題を解決するための手段】
前記目的を達成する本発明の１つのアスペクトに係る半導体記憶装置は、スタティックランダムアクセスメモリにインタフェース互換の半導体記憶装置であって、セルアレイが、メモリセルとして、ライト系ポートとリード系ポートの２ポートを有するＤＲＡＭセルを有し、外部より入力されたアドレスを保持するアドレス保持手段を備え、リフレッシュアドレス生成回路から出力されたリフレッシュアドレスと、ライトアドレスとを比較し、不一致の場合、ライト系又はリード系の一方のポートを用いたリード又はライト動作と、他のポートを用いたリフレッシュ動作を並行して行い、一致した場合、リフレッシュ動作を停止させる制御を行う手段を備えている。
【００１４】
本発明に係る半導体記憶装置の第２のアスペクトによれば、複数のメモリセルを有するセルアレイを備え、前記メモリセルは、ライト系の第１のビット線とリード系の第２のビット線との間に直列形態に接続された第１及び第２のスイッチトランジスタと、前記第１及び第２のスイッチトランジスタの接続点に接続されたデータ蓄積用の容量と、を備え、前記第１及び第２のスイッチトランジスタの制御端子には、ライト系の第１のワード線とリード系の第２のワード線とがそれぞれ接続されており、半導体記憶装置外部より入力されたアドレスを保持するアドレス保持手段と、前記アドレス保持手段に保持されるリードアドレスとライトアドレスの行アドレスのうち、リード／ライト動作を指示する制御信号に基づき選択されるアドレスと、リフレッシュアドレスとが一致するか否か比較判定する第１の判定手段を備え、前記第１の判定手段による判定の結果、不一致の場合には、前記リードアドレス又はライトアドレスで選択されるメモリセルのリード系とライト系の一方の系に対応するワード線及びビット線を用いたリード又はライト動作と、前記リフレッシュアドレスで選択されるメモリセルのリード系とライト系の他方の系のワード線及びビット線と前記他方の系に対応するセンスアンプを用いたリフレッシュ動作とが、同一サイクルで並行して行われるように制御し、前記判定の結果、一致の場合には、前記リフレッシュ動作を抑止し、前記リードアドレス又はライトアドレスで選択される、メモリセルのリード系とライト系のうち一方の系に対応するワード線及びビット線を用いたリード又はライト動作を行うように制御する手段を備えている。
【００１５】
本発明に係る半導体記憶装置の第３のアスペクトによれば、複数のメモリセルを有するセルアレイを備え、前記メモリセルは、ライト系の第１のビット線とリード系の第２のビット線との間に直列形態に接続された第１及び第２のスイッチトランジスタと、前記第１及び第２のスイッチトランジスタの接続点に接続されたデータ蓄積用の容量と、を備え、前記第１及び第２のスイッチトランジスタの制御端子には、ライト系の第１のワード線とリード系の第２のワード線とがそれぞれ接続されており、半導体記憶装置外部より入力されたライトアドレスの行アドレスを保持するアドレス保持手段と、リフレッシュアドレスと、前記アドレス保持手段に保持されるライトアドレスの行アドレスとが一致するか否か比較判定する第１の判定手段と、前記第１の判定手段による判定の結果、不一致の場合には、前記ライトアドレスで選択されるメモリセルのライト系に対応するワード線及びビット線を用いたライト動作と、前記リフレッシュアドレスで選択されるメモリセルのリード系のワード線及びビット線とリード系に対応するセンスアンプを用いたリフレッシュ動作とが、同一サイクルで並行して行われるように制御し、前記判定の結果、一致の場合には、前記リフレッシュ動作を抑止し、前記ライト動作を行うように制御する手段と、を備えている。
【００１６】
本発明に係る半導体記憶装置によれば、半導体記憶装置外部より入力されたアドレスと、前記アドレス保持手段に保持されているライトアドレスとが一致するか否か判定する第２の判定手段と、前記第２の判定手段での、前記判定の結果、リードアドレスが前記アドレス保持回路に保持されているライトアドレスと一致の場合、データ保持回路に含まれるデータを読み出し、データ出力端子から出力するように制御する手段と、を備えている。
【００１７】
本発明に係る半導体記憶装置によれば、前記第１の判定手段は、前記セルアレイに対するライト動作が行われるサイクルが開始されるよりも前の時点で、前記リフレッシュアドレスと、前記ライトアドレスの行アドレスとが一致するか否か比較判定する、構成とされてなる。
【００１８】
本発明の前記第２のアスペクトにおいて、前記アドレス保持手段は、アドレス端子より入力されたライトアドレスの行アドレス（「ライト系の行アドレス」という）を保持し、予め定められた所定数のライトサイクル分遅延させて出力し、前記アドレス端子より入力されたリードアドレスの行アドレス（「リード系の行アドレス」という）はそのまま出力する第１のアドレス保持回路と、前記アドレス端子より入力されたライトアドレスの列アドレス（「ライト系の列アドレス」という）を保持し、前記所定数のライトサイクル分遅延させて出力し、前記アドレス端子より入力されたリードアドレスの列アドレス（「リード系の列アドレス」という）はそのまま出力する第２のアドレス保持回路と、を備え、前記第１のアドレス保持回路は、前記アドレス端子より入力されたアドレスの行アドレスと、前記第１のアドレス保持回路に保持されているライトアドレスの行アドレスとが一致するか否か判定する少なくとも１つの一致検出回路を備え、前記第２のアドレス保持回路は、前記アドレス端子より入力されたアドレスの列アドレスと、前記第２のアドレス保持回路に保持されているライトアドレスの列アドレスとが一致するか否か判定する少なくとも１つの一致検出回路を備えている。
【００１９】
本発明の前記第３のアスペクトにおいて、前記アドレス保持手段は、アドレス端子より入力されたライトアドレスの行アドレス（「ライト系の行アドレス」という）を保持し、予め定められた所定数のライトサイクル分遅延させて出力し、前記アドレス端子より入力されたリードアドレスの行アドレス（「リード系の行アドレス」という）はそのまま出力する第１のアドレス保持回路と、前記アドレス端子より入力されたライトアドレスの列アドレス（「ライト系の列アドレス」という）を保持し、前記所定数のライトサイクル分遅延させて出力し、前記アドレス端子より入力されたリードアドレスの列アドレス（「リード系の列アドレス」という）はそのまま出力する第２のアドレス保持回路と、を備え、前記第１のアドレス保持回路は、ライト系の行アドレスを予め定められた所定数のライトサイクル分遅延させて出力する前の時点で、該ライト系の行アドレスが前記リフレッシュアドレスと一致するか否か比較判定する第１の一致検出回路と、前記アドレス端子より入力されたアドレスの行アドレスと、前記第１のアドレス保持回路に保持されているライトアドレスの行アドレスとが一致するか否か判定する少なくとも１つの第２の一致検出回路と、を備え、前記第２のアドレス保持回路は、前記アドレス端子より入力されたアドレスの列アドレスと、前記第２のアドレス保持回路に保持されているライトアドレスの列アドレスとが一致するか否か判定する少なくとも１つの一致検出回路を備え、前記第１のアドレス保持回路の前記第１の一致検出回路が前記第１の判定手段を構成している。
【００２０】
本発明に係る方法の１つのアスペクトによれば、セルアレイが、メモリセルとして、ライト系ポートとリード系ポートの２ポートを有するＤＲＡＭ（ダイナミックランダムアクセスメモリ）セルを有し、自動リフレッシュ機能を具備し、スタティックランダムアクセスメモリにインタフェース互換の半導体記憶装置の制御方法であって、
外部より入力されたアドレスをアドレス保持手段に記憶保持するステップと、
リフレッシュアドレス生成手段から出力されたリフレッシュアドレスと、前記アドレス保持手段に保持されているライトアドレスとを比較するステップと、
前記比較の結果、不一致の場合、前記ＤＲＡＭセルのライト系又はリード系の一方のポートを用いたリード又はライト動作と、他のポートを用いたリフレッシュ動作を並行して行うステップと、
前記比較の結果、一致した場合、リフレッシュ動作を停止させる制御を行うステップと、を含む。
【００２１】
本発明の他のアスペクトに係る方法は、複数のメモリセルを有するセルアレイを備え、前記メモリセルは、ライト系の第１のビット線とリード系の第２のビット線との間に直列形態に接続された第１及び第２のスイッチトランジスタと、前記第１及び第２のスイッチトランジスタの接続点に接続されたデータ蓄積用の容量と、を備え、前記第１及び第２のスイッチトランジスタの制御端子には、ライト系の第１のワード線とリード系の第２のワード線とがそれぞれ接続されており、半導体記憶装置外部より入力されたアドレスを保持するアドレス保持回路を備えた半導体記憶装置の制御方法であって、
前記アドレス保持回路に保持されるリードアドレスとライトアドレスの行アドレスのうち、リード／ライト動作を指示する制御信号に基づき選択されるアドレスと、リフレッシュアドレスとが一致するか否か比較判定するステップと、
前記判定の結果、不一致の場合には、前記リードアドレス又はライトアドレスで選択されるメモリセルのリード系とライト系の一方の系に対応するワード線及びビット線を用いたリード又はライト動作と、前記リフレッシュアドレスで選択されるメモリセルのリード系とライト系の他方の系のワード線とビット線、及び、前記他方の系に対応するセンスアンプを用いたリフレッシュ動作とが、同一サイクルで並行して行うように制御するステップと、
前記判定の結果、一致の場合には、前記リフレッシュ動作を抑止し、前記リードアドレス又はライトアドレスで選択される、メモリセルのリード系とライト系のうち一方の系に対応するワード線及びビット線を用いたリード又はライト動作を行うように制御するステップと、を含む。
【００２２】
本発明に係る方法は、他のアスペクトによれば、リフレッシュアドレスと、前記アドレス保持回路に保持されるライトアドレスの行アドレスとが一致するか否か比較判定するステップと、
前記判定の結果、不一致の場合には、前記ライトアドレスで選択されるメモリセルのライト系に対応するワード線及びビット線を用いたライト動作と、前記リフレッシュアドレスで選択されるメモリセルのリード系のワード線とビット線、及び、リード系に対応するセンスアンプを用いたリフレッシュ動作とが、同一サイクルで並行して行われるように制御するステップと、
前記判定の結果、一致の場合には、前記リフレッシュ動作を抑止し、前記ライト動作を行うように制御するステップと、を含む構成としてもよい。
【００２３】
以下の説明からも明らかとされるように、上記目的は特許請求の範囲の各請求項の発明によっても同様にして達成される。
【００２４】
【発明の実施の形態】
本発明の実施の形態について説明する。本発明に係る半導体記憶装置は、その好ましい一実施の形態において、図１を参照すると、１つのメモリセルが、ライト系のビット線（Ｂ（ＷＦ））とリード系のビット線（Ｂ（ＲＦ））間に接続された第１、第２のスイッチトランジスタ（Ｔｒ１、Ｔｒ２）と、第１、第２のスイッチトランジスタ（Ｔｒ１、Ｔｒ２）の接続点に一端が接続されたデータ蓄積用容量（Ｃ）と、を備え、第１、第２のスイッチトランジスタ（Ｔｒ１、Ｔｒ２）の制御端子には、ライト系のワード線（Ｗ（ＷＦ））とリード系のワード線（Ｗ（ＲＦ））がそれぞれ接続されている。入力されたアドレス信号を保持するアドレス保持手段（１３０、１３６）を備え、アドレス保持手段（１３０）から出力されるリードアドレス又はライトアドレスの行アドレスのうち、リード／ライト制御信号で選択される行アドレスと、リフレッシュアドレスを比較する第１の判定手段（１３２）を備え、第１の判定手段（１３２）による判定の結果、不一致の場合、リードアドレス又はライトアドレスで選択される、リード／ライト系の一方の系を用いたリード／ライト動作と、リフレッシュアドレスで選択されるリード／ライト系の他方の系を用いたリフレッシュ動作が同一サイクルで並行して行われ、一致の場合、リフレッシュ動作は抑止され、リード系及び／又はライト系を用いたリード及び／又はライト動作が行われる。外部より入力されたライトアドレスに対して、１つ以上の所定数のライトサイクル分遅れて、メモリセルへの書き込みが行われるレイトライト構成とされている。
【００２５】
そして、本発明に係る半導体記憶装置は、その好ましい一実施の形態において、半導体記憶装置外部より入力されたアドレスと、アドレス保持手段（１３０、１３６）に保持されているライトアドレスとが一致するか否か判定する第２の判定手段（図２の３０８、又は３０９）と、前記第２の判定手段での、前記判定の結果、リードアドレスがアドレス保持手段に保持されているライトアドレスと一致している場合、データ保持手段（図１の１４１、１４２）に保持されているデータを読み出しデータとしてデータ出力端子（Ｄｏｕｔ）より出力するように制御する手段（図１の１３７、１４３）と、を備えている。
【００２６】
本発明の一実施の形態において、アドレス保持手段は、アドレス端子より入力されたライトアドレスの行アドレス（「ライト系の行アドレス」という）を保持し、予め定められた所定数のライトサイクル分遅延させて出力し、前記アドレス端子より入力されたリードアドレスの行アドレス（「リード系の行アドレス」という）は、そのまま出力する第１のアドレス保持回路（１３０）と、アドレス端子より入力されたライトアドレスの列アドレス（「ライト系の列アドレス」という）を保持し、前記所定数のライトサイクル分遅延させて出力し、アドレス端子より入力されたリードアドレスの列アドレス（「リード系の列アドレス」という）はそのまま出力する第２のアドレス保持回路（１３６）とを備えている。さらに、第１のアドレス保持回路（１３０）の出力端子からの行アドレスを入力し、リード／ライト動作を指示する制御信号がリードを示すときに、前記リード系の行アドレス、前記制御信号がライトを示すときに、前記ライト系の行アドレスを選択して出力する第１の選択回路（１３１）と、第１の選択回路（１３１）から出力される行アドレスと、リフレッシュアドレス生成回路から出力されるリフレッシュアドレスとを比較するアドレス比較回路（１３２）と、アドレス比較回路（１３２）からの比較結果と、リード／ライト動作を指示する制御信号とに基づき、ライト系のアドレスと、リード系のアドレスのいずれを用いてリフレッシュを行うかを制御するためのリード系のリフレッシュ制御信号、及び、ライト系のリフレッシュ制御信号を出力するリード／ライト及びリフレッシュ制御回路（１３３）と、前記第１のアドレス保持回路から出力されるライト系の行アドレスと、前記リフレッシュアドレス生成回路（１２９）から出力されるリフレッシュアドレスとを入力し、リード／ライト及びリフレッシュ制御回路（１３３）からのライト系のリフレッシュ制御信号を選択制御信号として入力し、前記ライト系のリフレッシュ制御信号が活性化されているとき、前記リフレッシュアドレスを選択して出力し、前記ライト系のリフレッシュ制御信号が非活性状態のとき、ライト系の行アドレスを選択出力する第２の選択回路（１３４）と、第１のアドレス保持回路（１３６）から出力されるリード系の行アドレスと、リフレッシュアドレス生成回路（１２９）から出力されるリフレッシュアドレスとを入力し、リード／ライト及びリフレッシュ制御回路（１３３）からのリード系のリフレッシュ制御信号を選択制御信号として入力し、前記リード系のリフレッシュ制御信号が活性化されているとき、前記リフレッシュアドレスを選択して出力し、前記リード系のリフレッシュ制御信号が非活性状態のとき、リード系の行アドレスを選択出力する第３の選択回路（１３５）と、を備え、前記第２の選択回路（１３４）からの行アドレスを入力してデコードしライト系の第１のワード線を選択する第１のＸデコーダ（１１１Ｗ）と、前記第３の選択回路（１３５）からの行アドレスとして入力してデコードしリード系の第２のワード線を選択する第２のＸデコーダ（１１１Ｒ）と、前記第２のアドレス保持回路（１３６）から出力されるライト系の列アドレスを入力し、リード／ライト及びリフレッシュ制御回路（１３３）からのライト系のリフレッシュ制御信号で活性化が制御される第１のＹデコーダ（１１２Ｗ）と、リード／ライト及びリフレッシュ制御回路（１３３）からのライト系のリフレッシュ制御信号で活性化が制御され、ライト系の前記第１のビット線に接続される第１のセンスアンプ（１１３Ｗ）と、前記第２のアドレス保持回路（１３６）の出力端子からのリード系の列アドレスを入力し、リード／ライト及びリフレッシュ制御回路（１３３）からのリード系のリフレッシュ制御信号で活性化が制御される第２のＹデコーダ（１１２Ｒ）と、リード／ライト及びリフレッシュ制御回路（１３３）からのリード系のリフレッシュ制御信号で活性化が制御され、リード系の前記第２のビット線に接続される第２のセンスアンプ（１１３Ｒ）と、を備えている。
【００２７】
そして、本発明に係る半導体記憶装置は、その好ましい一実施の形態において、リフレッシュアドレスと、アドレス保持回路に保持されるライトアドレスの行アドレスとが一致するか否か比較判定し、判定の結果、不一致の場合には、前記ライトアドレスで選択されるメモリセルのライト系に対応するワード線及びビット線を用いたライト動作と、前記リフレッシュアドレスで選択されるメモリセルのリード系のワード線とビット線、及び、リード系に対応するセンスアンプを用いたリフレッシュ動作とが、同一サイクルで並行して行われるように制御し、前記判定の結果、一致の場合には、前記リフレッシュ動作を抑止し、前記ライト動作を行うように制御する構成としてもよい。
【００２８】
本発明において、前記セルアレイに対するライト動作が行われるサイクルが開始されるよりも前の時点で、前記リフレッシュアドレスと、前記ライトアドレスの行アドレスとが一致するか否か比較判定する構成とするとよい。
【００２９】
本発明の別の実施の形態において、第１のアドレス保持回路（１３０Ａ）は、ライト系の行アドレスを予め定められた所定数のライトサイクル分遅延させて出力する前の時点で、リフレッシュアドレスと一致するか否か比較判定する一致検出回路（３２２）を備えている。
【００３０】
第１のアドレス保持回路（１３０Ａ）は、アドレス端子より入力されたアドレス信号の行アドレス信号を内部クロック信号でサンプルする入力段のラッチ回路（３１１）と、ライトサイクル時に活性化される書き込み制御用のクロック信号に基づき入力端子の信号をラッチして出力端子から出力するラッチ回路を複数段縦続形態に接続して構成され、初段の前記ラッチ回路が入力端子から前記入力段のラッチ回路の出力信号を入力し、最終段のラッチ回路が出力端子から前記入力段のラッチ回路の出力信号を所定数のライトサイクル分遅延させて出力するライトアドレス保持回路とを備え、前記ライトアドレス保持回路の最終段のラッチ回路よりも前段のラッチ回路の出力信号と、リフレッシュアドレス信号とが一致するか否か比較判定する一致検出回路（３２２）と、前記ライトアドレス保持回路の最終段のラッチ回路よりも前段のラッチ回路の出力信号と、前記入力段のラッチ回路の出力信号とが一致するか否か比較判定する少なくとも１つの一致検出回路（３２０、３２１）と、リフレッシュアドレスと、前記入力段のラッチ回路の出力を入力し、リフレッシュ制御信号を選択制御信号として、リフレッシュ制御信号が活性化されているときリフレッシュアドレスを選択し、リフレッシュ制御信号が非活性化のとき、前記入力段のラッチ回路の出力を選択して出力する選択回路（３１８）と、を備えている。
【００３１】
本発明においては、リード／ライト及びリフレッシュ制御回路（１３３）は、第１のアドレス保持回路（１３０Ａ）における一致検出回路（３２２）での判定結果を入力し、ライト系の行アドレスと、前記リフレッシュアドレスのうち不一致のビットが１つでもある場合、リフレッシュ動作を制御する第１のリフレッシュ制御信号を活性化し、ライト系のアドレスで選択されるライト系に対応するワード線とビット線を用いたライト動作と、前記リフレッシュアドレスで選択されるリード系に対応するワード線とビット線、及び、リード系に対応するセンスアンプを用いたリフレッシュ動作とが、同一サイクルで並行して行われるように制御する。
【００３２】
本発明に係る半導体記憶装置の一実施の形態において、リフレッシュ周期を規定するトリガ信号を生成するタイマー（図１の１２８）と、前記タイマーからのトリガ信号に基づきリフレッシュアドレスを生成するリフレッシュアドレス生成回路（図１の１２９）と、を備え、セルフリフレッシュ機能を具備し、クロック同期型のスタティックランダムアクセスメモリのインタフェースに互換とされる。
【００３３】
本発明の一実施の形態においては、２ポートのＤＲＡＭセルを用いることにより、リード／ライトと、リフレッシュとを同時に行うことができる。このため、本発明の実施の形態に係る半導体記憶装置においては、リフレッシュによる中断無く、リード／ライト動作を交互に連続して行うことができる。したがって、本発明は、リード動作とライト動作を交互に行える仕様が要求される、高性能通信アプリケーション用のＱＤＲ ＳＲＡＭ互換の半導体記憶装置として適用できる。一方、前述したように、上記特許文献１には、２ポートＤＲＡＭセルを用いる旨の記載はなく、リードライト／サイクルの間に必ず、リフレッシュ・サイクルを挿入する必要があり、通信用の用途として、従来のＱＤＲ ＳＲＡＭに置きかえることはできない。
【００３４】
【実施例】
上記した本発明の実施の形態について、さらに詳細に説明すべく、本発明の実施例について図面を参照して以下に説明する。図１は、本発明の一実施例をなす、クロック同期型の半導体記憶装置の構成を示す図である。セルアレイはＤＲＡＭセルよりなり、例えばＱＤＲ（Ｑｕａｄ Ｄａｔａ Ｒａｔｅ）仕様等に準拠するクロック同期型ＳＲＡＭにインタフェース互換として好適とされる。
【００３５】
図１を参照すると、複数のメモリセルを有するセルアレイ１００において、１つのメモリセルは、ライト系のビット線Ｂ（ＷＦ）と、リード系のビット線Ｂ（ＲＦ）間に直列形態に接続される第１及び第２のメモリセルトランジスタ（スイッチトランジスタ）Ｔｒ１、Ｔｒ２を有し、第１及び第２のメモリセルトランジスタＴｒ１、Ｔｒ２の接続点に、データ蓄積用の容量素子Ｃの一端が接続され、容量素子Ｃの他端はＧＮＤ電位に接続されている。第１及び第２のメモリセルトランジスタＴｒ１、Ｔｒ２のゲート端子は、ライト系のワード線Ｗ（ＷＦ）、及びリード系のワード線Ｗ（ＲＦ）にそれぞれ接続されている。
【００３６】
第１のワード線Ｗ（ＷＦ）は、ライトアドレスの行アドレス又はリフレッシュアドレスをデコードする第１のＸデコーダ（ＷＦ）１１１Ｗのワードドライバ（不図示）に接続され、第２のワード線Ｗ（ＲＦ）は、リードアドレスの行アドレス又はリフレッシュアドレスをデコードする第２のＸデコーダ（ＲＦ）１１１Ｒのワードドライバ（不図示）に接続されている。
【００３７】
第１、第２のＸデコーダ１１１Ｗ、１１１Ｒは、セルアレイ１００を間にして対向配置されている。
【００３８】
第１のビット線Ｂ（ＷＦ）は、第１のセンスアンプ／プリチャージ回路１１３Ｗに接続され、第２のビット線Ｂ（ＲＦ）は、第２のセンスアンプ／プリチャージ回路１１３Ｒに接続されている。第１、第２のセンスアンプ１１３Ｗ、１１３Ｒはセルアレイ１００を間にして対向して配置されている（図の上下）。
【００３９】
半導体記憶装置外部から半導体記憶装置のクロック端子に供給されるクロック信号ＣＬＫを入力とする入力バッファ１２１は、内部クロック信号Ｋとその相補信号／Ｋ（図で、信号名の上のバー記号は、該信号名の信号の相補信号を表す）を出力する。
【００４０】
半導体記憶装置外部より半導体記憶装置のアドレス端子に供給されるアドレス信号Ａｄｄの行アドレスを入力とする入力バッファ１２２は、行アドレスＡｄｄＥを出力する。
【００４１】
コマンド判定回路１２７は、ＬＯＷレベルでアクティブのリード信号／Ｒ、ライト信号／Ｗと内部クロック信号Ｋを入力し、コマンドをデコードし、リード、ライト制御信号Ｒ／Ｗ、クロック信号ＫＷ、クロック信号ＫＤＩＮを出力する。
【００４２】
タイマー１２８は、リフレッシュの周期を規定するリフレッシュトリガ信号（「トリガ信号」ともいう）Ｔを生成する。
【００４３】
リフレッシュアドレス生成回路１２９は、タイマー１２８からのトリガ信号Ｔをうけてカウント値をたとえば１インクリメントするカウンタよりなり、カウント値はリフレッシュアドレスＡＤＦとして出力される。
【００４４】
レジスタ（ＲＥＧ Ｘ２）１３０は、入力バッファ１２２からの外部アドレスの行アドレスと、クロック信号Ｋ、ＫＷを入力し、ライトアドレスＡＤＷとリードアドレスＡＤＲを保持出力する。
【００４５】
マルチプレクサ１３１は、レジスタ（ＲＥＧ Ｘ２）１３０から出力されるライトアドレスＡＤＷとリードアドレスＡＤＲを入力し、リード、ライト制御信号Ｒ／Ｗを選択制御信号として入力し、ライトアドレスＡＤＷとリードアドレスＡＤＲの一方を選択して出力する。
【００４６】
アドレス比較回路１３２は、マルチプレクサ１３１から出力されるリード又はライトアドレスの行アドレスと、リフレッシュアドレス生成回路１２９から出力されるリフレッシュアドレスとを入力とし、これら２つのアドレスが一致するか否か比較判定する。
【００４７】
アドレス比較回路１３２における比較結果は信号ＨＩＴＥとして出力され、Ｒ／Ｗ＆リフレッシュコントロール回路１３３に供給される。
【００４８】
Ｒ／Ｗ＆リフレッシュコントロール回路１３３は、アドレス比較回路１３２での比較結果信号ＨＩＴＥ、タイマー１２８からのトリガ信号Ｔ、リード、ライト制御信号Ｒ／Ｗ、内部クロック信号Ｋを入力し、ライト系のリフレッシュ制御信号ＷＥ／ＦＥ、リード系のリフレッシュ制御信号ＲＥ／ＦＥを出力する。ライト系のリフレッシュ制御信号ＷＥ／ＦＥは、ライト系のデコーダ、センスアンプを用いたリフレッシュ又はライト動作を制御し、リード系のリフレッシュ制御信号ＲＥ／ＦＥは、リード系のデコーダ、センスアンプを用いたリフレッシュ又はリード動作を制御する。
【００４９】
レジスタ（ＲＥＧ Ｘ２）１３０は、外部から入力された行アドレスが、１つのライトサイクル分前に入力され、レジスタ１３０内に保持されている行アドレスと一致しているときに、第１の一致検出信号（第１のヒット信号）ＨＩＴ１を活性化し、外部から入力された行アドレスが、２つのライトサイクル分前に入力され、レジスタ１３０内に保持されている行アドレスと同じであるとき、第２の一致検出信号（第２のヒット信号）ＨＩＴ２を活性化する。
【００５０】
アドレス端子（不図示）に供給されるアドレス信号を入力とする入力バッファ１２３の出力（列アドレス）を入力とするレジスタ（ＲＥＧ Ｙ２）１３６は、リード、ライト信号Ｒ／Ｗ、ライト用クロック信号ＫＷを入力し、ライトアドレスＡＤＷ（列アドレス）を２つのライトサイクル分遅らせて出力し、Ｙデコーダ１１２Ｗに供給し、リードアドレスＡＤＲ（列アドレス）は、そのまま出力して、Ｙデコーダ１１２Ｒに供給する。
【００５１】
レジスタ１３６では、レジスタ１３０と同様、外部から入力された列アドレスが１つのライトサイクル分前の列アドレスと同じであるとき、第１の一致検出信号ＨＩＴ１を活性化し、外部から入力された列アドレスが２つのライトサイクル分前の列アドレスと同じであるとき、第２の一致検出信号ＨＩＴ２を活性化する。
【００５２】
ヒット判定回路１３７は、レジスタ１３０とレジスタ１３６からの行アドレスと、列アドレスに関する第１、第２の一致検出信号ＨＩＴ１とＨＩＴ２をそれぞれ入力し、読み出しデータの出力回路に供給するデータを選択するためのマルチプレクサ１４３に対して、選択制御信号を出力する。
【００５３】
データ入力端子Ｄｉｎに接続される入力バッファ１２４からシリアルに出力されるデータ信号(書き込みデータ)は、クロック信号Ｋと相補クロック信号／Ｋをサンプリングクロックとするシリアル・パラレル変換回路１３９に取り込まれ、シリアル・パラレル変換回路１３９から出力される４ビットのパラレル信号は、クロック信号ＫＤＩＮの立ち下がりエッジでサンプリングするレジスタ１４１に取り込まれる。またレジスタ１４１の出力信号は、クロック信号ＫＤＩＮを立ち上がりエッジでサンプリングするレジスタ１４２で取り込まれる。レジスタ１４１とレジスタ１４２の４ビット出力信号は、マルチプレクサ１４３の２つの入力端子にそれぞれ入力される。
【００５４】
マルチプレクサ１４３は、選択制御信号に基づき、リードバスＲＢＵＳ、レジスタ１４１、１４２の出力の一つを選択する。
【００５５】
レジスタ１４２の出力信号をクロック信号ＫＤＩＮの立ち上がりでサンプルするレジスタ１４４の出力信号は、ライトバスＷＢＵＳを介して、Ｙデコーダ１１２Ｗに入力される。
【００５６】
レジスタ１３０とレジスタ１３６からの第１の一致検出信号ＨＩＴ１がともに活性化され、１サイクル前のライトサイクルと同じリードアドレスの場合、ヒット判定回路１３７からの選択制御信号に基づき、マルチプレクサ１４３において、レジスタ１４１の出力が選択されるように切替制御する。
【００５７】
レジスタ１３０とレジスタ１３６からの第２の一致検出信号ＨＩＴ２がともに活性化され、２サイクル前のライトサイクルと同じリードアドレスの場合、ヒット判定回路１３７からの選択制御信号に基づき、マルチプレクサ１４３において、レジスタ１４２の出力が選択されるように切替制御する。
【００５８】
第１の一致検出信号ＨＩＴ１と第２の一致検出信号ＨＩＴ２がともに非活性の場合のリードサイクルにおいて、ヒット判定回路１３７からの選択制御信号に基づき、マルチプレクサ１４３において、センスアアンプ１１３Ｒ、Ｙデコーダ１１２Ｒを介して、リードバスＲＢＵＳに出力された読み出しデータを選択するように制御する。
【００５９】
マルチプレクサ１４３からの出力信号（４ビットパラレル信号）は、レジスタ１４０に入力され、内部クロック信号Ｋとその相補信号／Ｋを用いて、パラレル・シリアル変換され、１クロックサイクルあたり、４つのデータが、出力バッファ１２５からデータ出力端子Ｄｏｕｔに出力される。
【００６０】
本実施例の動作の概要を説明する。レジスタ１３０、１３６は、入力バッファ１２２から入力されたライトアドレスを、２ライトサイクル分遅延させて出力する。
【００６１】
Ｒ／Ｗ＆リフレッシュコントロール回路１３３は、レジスタ１３０からの信号をマルチプレクサ１３１で選択したアドレス信号とリフレッシュアドレスが一致しないとき（より詳しくはｍ本の行アドレスのうちいずれか１本でもリフレッシュアドレス信号と一致しない場合）、Ｒ／Ｗ信号がリードを示すときは、ライト系のリフレッシュ制御信号ＷＥ／ＦＥを活性化させ、Ｒ／Ｗ信号がライトを示すときは、リード系のリフレッシュ制御信号ＲＥ／ＦＥを活性化させる。ライト動作のときは、２ライトサイクル前に入力されたライトアドレスに対するデータ（該データは、２ライトサイクル前にデータ入力端子Ｄｉｎより入力され、レジスタ１４４から出力され、ライトバスＷＢＵＳを介してＹデコーダ１１２Ｗに供給される）のメモリセルへの書き込み動作（ライト系のＸデコーダ１１１Ｗと、ライト系のビット線Ｂ（ＷＦ）、ライト系のセンスアンプ（ライトアンプ）ＳＡ／ＰＣ（ＷＦ）による書き込み動作）と、リード系のＸデコーダ１１１Ｒと、リード系のビット線Ｂ（ＲＦ）、リード系のセンスアンプＳＡ／ＰＣ（ＲＦ）１１３Ｒによるメモリセルのリフレッシュ動作とが同時に行われる。
【００６２】
なお、前述したように、レジスタ１３０は、１、２ライトサイクル前に外部より入力されレジスタ１３０に保持されているライトアドレス（行アドレス）と、外部より入力されたアドレス（行アドレス）が一致する場合、第１、第２の一致検出信号ＨＩＴ１、ＨＩＴ２をそれぞれ活性状態とする。レジスタ１３６は、１、２ライトサイクル前に外部より入力されレジスタ１３６に保持されているライトアドレス（列アドレス）と、外部より入力されたアドレス（列アドレス）が一致する場合、第１、第２の一致検出信号ＨＩＴ１、ＨＩＴ２を活性状態とする。
【００６３】
リードサイクルにおいて、レジスタ１３０とレジスタ１３６からの第１、第２の一致検出信号ＨＩＴ１、ＨＩＴ２がともに非活性状態のとき、ヒット判定回路１３７は、マルチプレクサ１４３において、リードバスＲＢＵＳの読み出しデータを選択出力させ、マルチプレクサ１４３の出力信号は、レジスタ１４０でラッチされ、パラレル・シリアル変換され、出力バッファ１２５から、データ出力端子Ｄｏｕｔに出力される。
【００６４】
１、又は２ライトサイクル分のライトアドレスの行及び列アドレスと、外部より入力されたリードアドレスの行及び列アドレスが一致する場合、レジスタ１３０とレジスタ１３６からのＨＩＴ１又はＨＩＴ２が活性化される。ヒット判定回路１３７では、第１の一致検出信号ＨＩＴ１が活性化されている場合、読み出しデータとして、レジスタ１４１に保持されている書き込みデータを、マルチプレクサ１４３で選択し、一方、第２の一致検出信号ＨＩＴ２が活性化されている場合、読み出しデータとしてレジスタ１４２に保持されている書き込みデータを、マルチプレクサ１４３で選択し、マルチプレクサ１４３の出力信号は、レジスタ１４０でラッチされ、パラレル・シリアル変換されて、出力バッファ１２５からデータ出力端子Ｄｏｕｔに出力される。
【００６５】
図１のレジスタ１３０の構成のいくつかの例について以下に説明する。図２は、図１のレジスタ１３０の構成の一例を示す図である。
【００６６】
図２を参照すると、外部アドレスＡｄｄ（行アドレス）を内部クロック信号Ｋの立ち上がりエッジでサンプルするラッチ回路３０１と、ラッチ回路３０１の出力信号を書き込み動作用のクロック信号ＫＷの立ち下がりエッジ（内部クロック信号Ｋの立ち上がりと同一サイクル内）でラッチするラッチ回路３０２と、ラッチ回路３０２の出力信号を、書き込み動作用のクロック信号ＫＷの立ち上がりエッジ（クロック信号ＫＷの立ち下ったのち次のライトサイクルでのクロック信号ＫＷの立ち上がり）でラッチするラッチ回路３０３と、ラッチ回路３０３の出力信号を、書き込み動作用のクロック信号ＫＷの立ち下がりエッジでラッチするラッチ回路３０４と、ラッチ回路３０４の出力信号を書き込み動作用のクロック信号ＫＷの立ち上がりエッジでラッチするラッチ回路３０５と、ラッチ回路３０５の出力信号を内部クロック信号Ｋの立ち下がりでラッチするラッチ回路３０６と、ラッチ回路３０１の出力信号を内部クロック信号Ｋの立ち下がりでラッチするラッチ回路３０７と、を備え、ラッチ回路３０６とラッチ回路３０７の出力は、それぞれ、アドレス信号ＡＤＷ、ＡＤＲとして出力される。このレジスタ１３０（図１参照）は、さらに、一致検出回路３０８、３０９を備えている。
【００６７】
一致検出回路３０８は、ラッチ回路３０１の出力信号を内部クロック信号Ｋの立ち下りでラッチするラッチ回路３０７の出力信号と、ラッチ回路３０１の出力信号を書き込み動作用のクロック信号ＫＷの立ち下がりエッジでサンプルするラッチ回路３０２の出力信号とが互いに一致するか否か比較し、一致した場合、ＬＯＷレベルを出力する。
【００６８】
一致検出回路３０９は、このラッチ回路３０７の出力信号と、ラッチ回路３０４の出力（２つのサイクル前のライトアドレス）が一致するか否か比較し、一致した場合、ＬＯＷレベルを出力する。
【００６９】
一致検出回路３０８、３０９の出力は、第１、第２の一致検出信号ＨＩＴ１、ＨＩＴ２として出力される。
【００７０】
ラッチ回路３０１は、内部クロック信号ＫのＬＯＷからＨＩＧＨレベルへの立ち上がりで、アドレスＡｄｄをラッチし、出力段のラッチ回路３０６、３０７は、同一サイクルでの内部クロック信号ＫのＨＩＧＨレベルからＬＯＷレベルへの立ち下がりでそれぞれの入力をラッチ出力する。
【００７１】
書き込み制御用のクロック信号（ＫＷ）の立ち下りエッジと立ち上がりエッジでそれぞれデータをサンプルする２つのラッチ回路３０２、３０３と、２つのラッチ回路３０４、３０５の組は、ライトアドレスをレイトライトの仕様に従い、この場合、２ライトサイクル分遅延させる、タイミング調整用のライトアドレス保持回路として機能する。このライトアドレス保持回路を構成する最終段のラッチ回路３０５は、書き込み制御用のクロック信号ＫＷの立ち上がり、すなわちラッチ回路３００でサンプルされてから、２つのライトサイクル分遅れた時点でライトアドレスを出力し、ラッチ回路３０６は当該ライトサイクルにおける内部クロック信号Ｋの立ち上がりでアドレスＡＤＷを出力する。
【００７２】
次に、図２に示したレジスタ（図１の１３０）の動作について概説する。リード動作のとき、クロック信号ＫＷのクロックパルスは生成されず（例えばＬＯＷレベルに保持される）、ラッチ回路３０１の出力は、４段のラッチ回路３０２、３０３、３０３、３０５に転送されない。
【００７３】
一致検出回路３０８は、ラッチ回路３０２の出力（１ライトサイクル分前のライトアドレス）と、ラッチ回路３０７の出力（現サイクルで入力されたアドレス）とが一致するか否か比較し、一致した場合、ＬＯＷレベルを出力し、不一致の場合、ＨＩＧＨレベルを出力する。
【００７４】
一致検出回路３０９は、ラッチ回路３０４の出力（２ライトサイクル分前のライトアドレス）と、ラット回路３０７の出力（現サイクルのアドレス）が一致するか否か比較し、一致した場合、ＬＯＷレベルを出力し、不一致の場合、ＨＩＧＨレベルを出力する。
【００７５】
なお、図２においては、簡単のため、ラッチ回路３０１〜３０７、一致検出回路３０８〜３０９への入力として、１本の信号線で示されているが、行アドレス信号のビット幅分（例えばｍ本）の信号線がそれぞれ入力される。
【００７６】
列アドレスをラッチしてライトアドレスＡＤＷと、リードアドレスＡＤＲを、Ｙデコーダ１１２Ｗ、１１２Ｒに供給するレジスタ１３６も、図２と同様の構成とされる。
【００７７】
図３は、図１に示した半導体記憶装置の動作を説明するためのタイミング図である。図３において、ＣＬＫは、入力バッファ１２１へ入力されるクロック信号、Ａｄｄは、図１の入力バッファ１２２へ入力されるアドレス信号、Ｒ／Ｗはリード／ライト制御信号、ＤＩＮはデータ入力端子から入力されるデータ信号、ＫＷは書き込み用のクロック信号、ＷＢＵＳはライトバス（上のパラレルデータ）、Ｗ（ＷＦ）はライト系のワード線、Ｗ（ＲＦ）は、リード系のワード線、ＲＢＵＳはリードバス（上のパラレルデータ）、Ｄｏｕｔはデータ出力端子からの出力データ、Ｔはリフレッシュトリガ信号、ＡＤＦは、リフレッシュアドレス信号である。
【００７８】
外部行アドレスＡｄｄがＡ０、Ａ１、Ａ２、…、Ａ７でライト、リード、ライトサイクルが交互に行われるものとする。リフレッシュアドレスＡｄｄＦは、Ａn-1、Ａn、…とされる。
【００７９】
ＤＩＮ端子からは、１クロックサイクルにおいて、クロック信号の立ち上がりと立ち下がりの両エッジで２つのデータが入力され、内部クロック信号Ｋを２分周したサイクルの書き込み制御信号ＫＷにより、２クロックサイクルにおいて、４つのデータＤ００、Ｄ０１、Ｄ０２、Ｄ０３が、ライトバスＷＢＵＳに出力され（ＷＢＵＳ上のＤ０で示す）、タイミングｔ４で始まるクロックサイクルにて、アドレスＡ０（アドレスＡ０はタイミングｔ０のサイクルでアドレス端子から入力されている）への書き込みが行われる。
【００８０】
またタイミングｔ１で始まるクロックサイクルでは、アドレスＡ１のセルデータの読み出しが行われ、タイミングｔ２で始まるクロックサイクルで、リードバスＲＢＵＳヘ４ビットデータ（Ｑ１）が並列に出力され、２つのクロックサイクルで、４つの読み出しデータＱ１０、Ｑ１１、Ｑ１２、Ｑ１３がデータ出力端子Ｄｏｕｔからシリアルに出力される。
【００８１】
またタイミングｔ３で始まるクロックサイクルでは、アドレスＡ３のセルデータの読み出しが行われ、タイミングｔ４で始まるクロックサイクルで、リードバスＲＢＵＳヘ４ビットデータ（Ｑ３）が並列に出力され、２つのクロックサイクルで、４つの読み出しデータＱ３０、Ｑ３１、Ｑ３２、Ｑ３３がデータ出力端子Ｄｏｕｔからシリアルに出力される。
【００８２】
タイミングｔ５ので始まるクロックサイクルでは、同一クロックサイクル内で、アドレスＡ５からのセルデータの読み出しが行われ、リードバスに読み出しデータＱ５（４ビット）が出力され、タイミングｔ６で始まるクロックサイクルで、データ出力端子Ｄｏｕｔより読み出しデータＱ５０が出力される。
【００８３】
また、タイミングｔ３のクロックサイクルでは、ライト系のポートを用いたリフレッシュアドレスＡｘのリフレッシュ動作と、リード系のリード動作が同一サイクル内で行われており、タイミングｔ６のクロックサイクルでは、アドレスＡ２のライト動作と、リード系のポートを用いたアドレスＡＹのリフレッシュ動作とが同一サイクルで行われている。
【００８４】
なお、ここで、センスアンプ１１３Ｗの動作開始が電源ノイズとなってセンスアンプ１１３Ｒで増幅する前のビット線Ｂ（ＲＦ）の電位に影響を与えたり、センスアンプ１１３Ｒの動作開始が電源ノイズとなってセンスアンプ１１３Ｗで増幅する前のビット線Ｂ（ＷＦ）の電位に影響を与えたりしないように、Ｗ（ＷＦ）とＷ（ＲＦ）は同時に立ち上がるようにＲ／Ｗ＆リフレッシュコントロール回路１３３により制御される。リードサイクルにおいて、リフレッシュアドレスＡＸが外部行アドレスＡ３と一致しない場合（ＡＸ≠Ａ３）、リード用のワード線Ｗ（ＲＦ）が活性化され、ビット線Ｂ（ＲＦ）に接続するセンスアンプ１１３Ｒによる読み出しが行われる。また、リフレッシュ制御信号ＷＥ／ＦＥが活性化されてリフレッシュを指示し、リフレッシュアドレスＡＸに対応するライト系のワード線Ｗ（ＷＦ）が活性化され、ワード系のポートにおいて、センスアンプ１１３Ｗの活性化によるリフレッシュ動作が行われる。
【００８５】
一方、リードサイクルにおいて、リフレッシュアドレスＡＸが外部行アドレスＡ３と一致する場合、リフレッシュ動作は、中止される。
【００８６】
ライトサイクルにおいて、リフレッシュアドレスＡＹが外部行アドレスＡ２と一致しない場合（ＡＹ≠Ａ２）、ライト系のワード線Ｗ（ＷＦ）が活性化され、ビット線Ｂ（ＷＦ）に接続するセンスアンプ１１３Ｗによる書き込みが行われる。また、リフレッシュ制御信号ＲＥ／ＦＥが活性化され、リフレッシュアドレスＡＹに対応するリード系のワード線Ｗ（ＲＦ）が活性化され、リード系のポートにおいて、センスアンプ１１３Ｒの活性化によるリフレッシュが行われる。ライトサイクルにおいて、リフレッシュアドレスＡＹが外部行アドレスＡ２と一致する場合（ＡＹ＝Ａ２）、リフレッシュ動作は中止される。
【００８７】
図４は、図１のレジスタ１３０の別の構成の一例を示す図である。図４を参照すると、このレジスタは、外部アドレスＡｄｄＥを内部クロック信号Ｋの立ち上がりエッジでサンプルするラッチ回路３１１と、ラッチ回路３１１の出力信号を内部クロック信号Ｋの立ち下がりエッジでラッチするラッチ回路３１７と、ラッチ回路３１１の出力信号を書き込み動作用のクロック信号ＫＷの立ち下がりエッジでラッチするラッチ回路３１２と、ラッチ回路３１２の出力信号を書き込み動作用のクロック信号ＫＷの立ち上がりエッジでラッチするラッチ回路３１３と、ラッチ回路３１３の出力信号を書き込み動作用のクロック信号ＫＷの立ち下がりエッジでラッチするラッチ回路３１４と、ラッチ回路３１４の出力信号を書き込み動作用のクロック信号ＫＷの立ち上がりエッジでラッチするラッチ回路３１５と、ラッチ回路３１５の出力信号を、内部クロック信号Ｋの立ち下がりでラッチするラッチ回路３１６を備えており、ラッチ回路３１１の出力信号と、リフレッシュアドレスＡｄｄＦを入力とし、リフレッシュ制御信号ＲＦＣが活性化されているとき（リフレッシュを示すとき）、リフレッシュアドレスＡｄｄＦを選択し、リフレッシュ制御信号ＲＦＣが非活性化されているとき、ラッチ回路３１１の出力信号を選択するマルチプレクサ３１８と、マルチプレクサ３１８の出力信号を、内部クロック信号Ｋの立ち下がりエッジでラッチするラッチ回路３１９を備えている。このレジスタは、一致検出回路３２０、３２１、３２２を備えている。
【００８８】
一致検出回路３２０は、ラッチ回路３１２の出力信号（ライトアドレス）とラッチ回路３１７の出力が一致するか否か比較し、一致した場合、第１の一致検出信号ＨＩＴ１を活性化して（ＬＯＷレベルとして）出力し、不一致の場合、ＨＩＧＨレベルの第１の一致検出信号ＨＩＴ１を出力する。
【００８９】
一致検出回路３２１は、ラッチ回路３１４の出力信号とラッチ回路３１７の出力が一致するか否か比較し、一致した場合、第２の一致検出信号ＨＩＴ２を活性化して（ＬＯＷレベルとして）出力し、不一致の場合、ＨＩＧＨレベルの第２の一致検出信号ＨＩＴ２を出力する。
【００９０】
一致検出回路３２２は、ラッチ回路３１４の出力信号（ライトアドレス）と、リフレッシュアドレスＡｄｄＦが一致するか否か比較し、一致した場合、一致検出信号（リフレッシュアドレスとライトアドレスの一致を示す信号）ＨＩＴＷを活性化して（ＬＯＷレベルとして）出力し、不一致の場合、ＨＩＧＨレベルの一致検出信号ＨＩＴＷを出力する。
【００９１】
書き込み制御用のクロック信号ＫＷの立ち下りエッジと立ち上がりエッジでそれぞれデータをサンプルする２つのラッチ回路３１２、３１３と、２つのラッチ回路３１４、３１５の組は、ライトアドレスをレイトライトの仕様に従い、この場合、２ライトサイクル分遅延させるライトアドレス保持回路として機能する。このライトアドレス保持回路を構成する最終段のラッチ回路３１５は、書き込み制御用のクロック信号ＫＷの立ち上がりで、ラッチ回路３１１でサンプルされてから２つのライトサイクル分遅れたタイミングで出力し、ラッチ回路３１６は内部クロック信号Ｋの立ち下がりで書き込み信号ＡＤＷＦ（図１のＡＤＷＦに対応）を出力する。
【００９２】
ラッチ回路３１９は、マルチプレクサ３１８の出力を入力とし、内部クロック信号Ｋの立ち下がりエッジでラッチ出力する。
【００９３】
２つのライトサイクル前の書き込みアドレスと、リフレッシュアドレスとが一致した場合、図１のＲ／Ｗ＆リフレッシュコントロール回路１３３に供給される信号ＨＩＴＷをＬＯＷレベルとして、リフレッシュ動作を止める。すなわち、信号ＨＩＴＷを受けるＲ／Ｗ＆リフレッシュコントロール回路１３３は、リフレッシュ制御信号ＦＣを非活性化状態とし、リフレッシュ動作を止める。
【００９４】
図２に示したレジスタの構成と相違して、図４に示したレジスタにおいては、リフレッシュは、セルアレイのリード系ポートでのみ実行する。このため、リフレッシュアドレスと外部アドレスが一致するかの判定は、ライトアドレスについての判定のみを行う構成とされており、図４に示したレジスタにおいて、セルアレイへの書き込み動作が行われる前のサイクルで、リフレッシュアドレスと当該ライトアドレスとが一致するか否かの判定が行われる。
【００９５】
なお、列アドレスを保持するレジスタ（図１の１３６）は、図２に示した構成と同様とされる。
【００９６】
図５は、図４に示した実施例のレジスタ１３０Ａを用いた場合のリフレッシュコントロール回路の構成の一例を示す図である。図５を参照すると、図４に示したレジスタ１３０ＡからのＨＩＴＷ信号を、行アドレス信号分（Ａ0〜Ａm）入力し、これらの信号の否定論理和（ＮＯＲ）演算結果をリフレッシュ制御信号ＲＦＣとして出力する論理ゲート１４５を備え、Ｒ／Ｗ＆リフレッシュコントロール回路１３３は、論理ゲート１４５の出力と、内部クロック信号Ｋと、リフレッシュトリガ信号Ｔ、Ｒ／Ｗ信号を入力とし、ライト系、リード系のリフレッシュ動作を制御する信号ＷＥ／ＦＥ、ＲＥ／ＦＥを出力する。
【００９７】
論理ゲート１４５は、行アドレス信号（Ａ0〜Ａm）の本数分の信号ＨＩＴＷを入力し、ＨＩＴＷがすべてＬＯＷレベル（一致）のとき、ＨＩＧＨレベルのリフレッシュ制御信号ＲＦＣを出力する。
【００９８】
なお、図４では、説明のため、リフレッシュアドレスと、２つのライトサイクル相当前に入力されたライトアドレスとの一致を検出する一致検出回路（図４の３２２）を２ビット入力の排他的論理和とし、行アドレス信号（Ａ0〜Ａm）に対して、ｍ個の一致検出回路を備え、ｍ本のＨＩＴＥ信号が出力される構成を想定している。一方、図４の一致検出回路３２２が、ラッチ回路３１４から並列出力されるｍビットのライトアドレスと、レジスタ３１１から並列出力されるｍビットのリフレッシュアドレスとが一致するか比較し、１ビットの信号ＨＩＴＥを出力する回路構成とされている場合、図５の論理ゲート１４５は、１ビットの信号ＨＩＴＷを入力とするインバータで置きかえられる。
【００９９】
なお、図５に示す構成では、論理ゲート１４５に入力されるＨＩＴＷ信号として、図４を参照して説明した、ラッチ回路３１４から出力されるライトアドレスと、リフレッシュアドレスを１サイクル前に判定しておく構成とし、信号ＨＩＴＷの信号経路の遅れ（外部アドレスとリフレッシュアドレスの比較時間）を、見えなくしている。すなわち、内部クロック信号Ｋの立ち上がりから、リフレッシュ制御信号ＲＦＣの立ち上がりまでの信号の時間を短縮している。
【０１００】
図６は、図５に示したＲ／Ｗ＆リフレッシュコントロール回路１３３の動作を説明するためのタイミング図である。
【０１０１】
前述したように、この実施例においては、リフレッシュは、リード系のポートでしか実行しない。このため、リフレッシュアドレスとライトアドレス（行アドレス）が一致するか否かの判定のみとなり、レジスタ１３０Ａにおいて、ライトアクセスが開始される前のサイクルでアドレスの一致の検出が行われる。すなわち、図６において、タイミングｔ２とｔ３のサイクルにおいて、タイミングｔ３から始まるライトサイクルのアドレスＡ−１とリフレッシュアドレスが一致するかを判定し、不一致の場合、図４において、リフレッシュ制御信号ＲＦＣに基づき、マルチプレクサ３１８はリフレッシュアドレスＡｄｄＦを選択出力し、ＡＤＲＦとしてリフレッシュアドレスＡｄｄＦを出力する。タイミングｔ３からのクロックサイクルにおいて、リフレッシュアドレスＡｄｄＦに基づきリード系のワード線Ｗ（ＲＦ）が選択されてリフレッシュが行われ、アドレスＡ−１に対応するセルの書き込みが行われる。この実施例では、ライトアドレスとリフレッシュアドレスを、ライトサイクルの開始前に比較する構成とし、リードアドレスと、２つのライトサイクル分遅延させたライトアドレスの一方を選択し、リフレッシュアドレスと比較する構成と比べて、高速化できる。
【０１０２】
図７は、図４に示したレジスタ１３０Ａを用いた全体の構成を示す図である。この実施例では、リフレッシュは、リード系ポートでのみ実行しており、レジスタ１３０Ａにおいて、リフレッシュアドレスと外部アドレスが一致するかの判定は、ライトアドレスについての判定のみを行う構成とされる。本実施例において、レジスタ１３０Ａでは、セルアレイ１００への書き込み動作が行われる前のサイクルで、リフレッシュアドレスと当該ライトアドレスとが一致するか否かの判定が行われる。
【０１０３】
図７を参照すると、本実施例においては、レジスタ１３０Ａの一致検出回路３２２（図４参照）からの比較結果信号ＨＩＴＷと、リード／ライト動作を指示する制御信号Ｒ／Ｗとに基づき、リード系のリフレッシュ制御信号ＲＥ／ＦＥ、及び、ライト系の動作を制御する制御信号ＷＥ／ＦＥを出力するＲ／Ｗ＆リフレッシュコントロール回路１３３と、レジスタ１３０Ａから出力されるライト系の行アドレスＡＤＷを入力してデコードしライト系の第１のワード線を選択するＸデコーダ１１１Ｗと、レジスタ１３０Ａのマルチプレクサ３１８から出力される行アドレスＡＤＲＦとして入力してデコードし、リード系の第２のワード線を選択するＸデコーダ１１１Ｒと、レジスタ１３６から出力されるライト系の列アドレスを入力してデコードするＹデコーダ１１２Ｗと、レジスタ１３６から出力されるリード系の列アドレスを入力してデコードするＹデコーダ１１２Ｒと、ライト系のリフレッシュ制御信号ＷＥ／ＦＥで活性化が制御され、ライト系の前記第１のビット線に接続されるセンスアンプ１１３Ｗと、リード系のリフレッシュ制御信号ＲＥ／ＦＥで活性化が制御され、リード系の前記第２のビット線に接続されるセンスアンプ１１３Ｒと、を備えている。
【０１０４】
図１に示した前記実施例では、ライト系ポートとリード系のポートのうち一方のポートで通常アクセス、他方のポートでリフレッシュ動作を切り替えて行っている。
【０１０５】
一方、図７に示した本実施例においては、ライト系のＹデコーダ１１１Ｗ、センスアンプ１１３Ｗ、Ｘデコーダ１１１Ｗでは、ライト動作のみが実行され、リフレッシュ動作は行わず、リフレッシュはリード系ポートでのみ行われる。これ以外の構成は、図１に示した構成と同様とされる。
【０１０６】
図８は、ＱＤＲ仕様のセルアレイのコアの構成の一例を示す図である。図８は、図７のセルアレイ１００の構成に対応している。図８を参照すると、リードバスＲＢＵＳと、リードバスＲＢＵＳを駆動するドライバをなすＹデコーダ（ＮＭＯＳトランジスタＮＭ１０１、ＮＭ１０２）、ライトバスＷＢＵＳと、ライトバスＷＢＵＳのレシーバとなるＹデコーダ（ＮＭＯＳトランジスタＮＭ１１１、ＮＭ１１２）をそれぞれ、独立して専用回路として備え、バス配線の集中、相互干渉を回避でき、リード系、ライト系それぞれに回路を最適化することで、高速化を図ることができる。
【０１０７】
リードバスＲＢＵＳを駆動するリード用のＹデコーダは、リードバスＲＢＵＳと相補のバス／ＲＢＵＳとに出力（ドレイン）が接続され、ゲートに、ビット線Ｂ（ＲＦ）とその相補信号／Ｂ（ＲＦ）が接続され、共通ソースが、定電流源をなすＮＭＯＳトランジスタＮＭ１０３を介して接地された差動対ＮＭＯＳトランジスタＮＭ１０１、ＮＭ１０２よりなり、ＮＭＯＳトランジスタＮＭ１０３のゲートには信号Ｙ（Ｒ）が接続されている。
【０１０８】
リード系のセンスアンプＳＡは、ゲートとドレインが交差接続され、ソースが共通接続されて信号ＳＡＮ（ＲＦ）に接続されたＮＭＯＳトランジスタＮＭ１０４、ＮＭ１０５と、ゲートとドレインが交差接続され、ソースが共通接続されて信号ＳＡＰ（ＲＦ）に接続されたＰＭＯＳトランジスタＰＭ１０１、ＰＭ１０２と、を備え、ＰＭＯＳトランジスタＰＭ１０１とＮＭＯＳトランジスタＮＭ１０４のドレインは互いに接続されビット線Ｂ（ＲＦ）に接続され、ＰＭＯＳトランジスタＰＭ１０２とＮＭＯＳトランジスタＮＭ１０５のドレインは互いに接続されビット線／Ｂ（ＲＦ）に接続されている。ビット線対Ｂ（ＲＦ）、／Ｂ（ＲＦ）をプリチャージするプリチャージ回路（ＰＣ）は、電源ＨＤＶＶ（ハーフＶＤＤ）とビット線対Ｂ（ＲＦ）、／Ｂ（ＲＦ）に接続されるＮＭＯＳトランジスタＮＭ１０６、ＮＭ１０７と、ビット線対Ｂ（ＲＦ）、／Ｂ（ＲＦ）間に接続されるＮＭＯＳトランジスタＮＭ１０８を備え、ＮＭＯＳトランジスタＮＭ１０６、ＮＭ１０７、ＮＭ１０８のゲートはリード系のプリチャージ制御信号ＰＣ（ＲＦ）に接続され、オン・オフ制御される。
【０１０９】
ライトバスＷＢＵＳからの信号を入力するレシーバをなすＹデコーダは、ライトバスＷＢＵＳと相補のバス／ＷＢＵＳと、ビット線対Ｂ（ＷＦ）、／Ｂ（ＷＦ）との間に接続され、ゲートには、信号Ｙ（Ｗ）が接続されているＮＭＯＳトランジスタＮＭ１１１、ＮＭ１１２を備えて構成されている。
【０１１０】
ライト系のセンスアンプＳＡは、ゲートとドレインが交差接続され、ソースが共通接続されて信号ＳＡＮ（Ｗ）に接続されたＮＭＯＳトランジスタＮＭ１１３、ＮＭ１１４と、ゲートとドレインが交差接続され、ソースが共通接続されて信号ＳＡＰ（Ｗ）に接続されたＰＭＯＳトランジスタＰＭ１１１、ＰＭ１１２と、を備え、ＰＭＯＳトランジスタＰＭ１１１とＮＭＯＳトランジスタＮＭ１１３のドレインは、互いに接続されビット線／Ｂ（Ｗ）に接続され、ＰＭＯＳトランジスタＰＭ１１２とＮＭＯＳトランジスタＮＭ１１４のドレインは互いに接続されビット線Ｂ（Ｗ）に接続されている。ビット線対Ｂ（Ｗ）、／Ｂ（Ｗ）をプリチャージするプリチャージ回路（ＰＣ）は、電源ＨＤＶＶ（ハーフＶＤＤ）とビット線対Ｂ（Ｗ）、／Ｂ（Ｗ）に接続されるＮＭＯＳトランジスタＮＭ１１５、ＮＭ１１６と、ビット線対Ｂ（Ｗ）、／Ｂ（Ｗ）間に接続されるＮＭＯＳトランジスタＮＭ１１７を備え、ＮＭＯＳトランジスタＮＭ１１５、ＮＭ１１６、ＮＭ１１７のゲートは、リード系のプリチャージ制御信号ＰＣ（ＲＦ）に接続され、オン・オフ制御される。
【０１１１】
ビット線Ｂ（Ｗ）にドレイン又はソースの一方が接続され、容量Ｃの一端にドレイン又はソースの他方が接続され、ワード線Ｗ（Ｗ）にゲートが接続されたメモリセルトランジスタＮＭ１と、ビット線Ｂ（ＲＦ）に、ドレイン又はソースの一方が接続され、容量Ｃの一端にドレイン又はソースの他方が接続され、ワード線Ｗ（ＲＦ）にゲートが接続されたメモリセルトランジスタＮＭ２とが１つのメモリセルを構成している。
【０１１２】
図９は、本発明を適用したＱＤＲのバースト長＝２の動作の一例を説明するためのタイミング図である。
【０１１３】
図９において、ＣＬＫは、図１の外部クロック信号ＣＬＫ、Ａｄｄは、図１のアドレス入力信号、ＲｏｒＷはライト又はリード、ＤＩＮはデータ入力端子に入力されるデータ、ＷＢＵＳはライトバス（上のパラレルデータ）、Ｗ（ＲＦ）はリード系のワード線、ＲＢＵＳはリードバス（上のパラレルデータ）、Ｄｏｕｔはデータ出力端子からシリアル出力されるデータである。
【０１１４】
クロック信号ＣＬＫの立ち上がりエッジからリードがスタートし、リード動作終了後、ライト動作を行う。必要に応じてリフレッシュ動作がライト動作と並行して行われる（タイミングｔ２で始まるクロックサイクルの後半のアドレスＡ２のライトとリフレッシュアドレスＡ４のリフレッシュ動作）。内部動作は、クロック信号ＣＬＫの倍速となる。
【０１１５】
タイミングｔ１ではじまるクロックサイクルの前半のサイクルにおいて、アドレスＡ１でセルデータの読み出しが行われ、後半のサイクルからＲＢＵＳにデータＱ１が出力され、タイミングｔ２ではじまるクロックサイクルにおいて、クロックの立ち上がりと立ち下がりに同期してデータ出力端子ＤｏｕｔからデータＱ１０、Ｑ１１がシリアルに出力される。ｔ２ではじまるクロックサイクルの前半において、アドレスＡ３のセルデータの読み出しが行われる。またｔ２で始まるクロックサイクルの前半サイクルにおいて、リフレッシュアドレス（Ａｘ）と次にライトするアドレス（Ａ２）を比較し、Ａ２≠Ａｘなら、リード系ポートでのリフレッシュアドレス（Ａｘ）のリフレッシュを行う。Ａ２＝Ａｘなら、リフレッシュを中止する。またタイミングｔ１ではじまるクロックサイクルの後半のサイクルにおいて、ライトバスＷＢＵＳの２ビットデータＤ０に対するアドレスＡ０でデータ（Ｄ０）の書き込みが行われ、タイミングｔ２で始まるクロックサイクルの後半サイクル（クロックの立ち下がり）において、ライトバスＷＢＵＳの２ビットデータＤ２（Ｄ２０、Ｄ２１）に対するアドレスＡ２でデータの書き込みが行われる。
【０１１６】
図１０は、ＱＤＲ仕様を内部コアで２クロックでリード、ライト同時動作させる構成の動作を示すタイミング図である。内部クロック信号Ｋごとにライト、リードが交互に行われる。タイミングｔ１のサイクルの立ち上がり、立ち下がり、タイミングｔ２で始まるクロックサイクルの立ち上がり、立ち下がりに同期して、端子ＤＩＮからデータ信号Ｄ００、Ｄ０１、Ｄ０２、Ｄ０３を入力し、タイミングｔ３のサイクルから２クロックサイクル分ＷＢＵＳにパラレルに出力し、アドレスＡ０で、４つのセルアレイに、データＤ００、Ｄ０１、Ｄ０２、Ｄ０３が書き込まれる。また、同一の２クロックサイクル内で、４つのメモリセルアレイからアドレスＡ３で４つのセルデータＱ３０、Ｑ３１、Ｑ３２、Ｑ３３がＲＢＵＳに読み出され、パラレル・シリアル変換され、データ出力端子Ｄｏｕｔからシリアル出力される。また本実施例では、ワード線Ｗ（Ｗ）、ワード線Ｗ（Ｒ）は、２クロックサイクルにわたって活性化されており、このため、高周波動作が可能である。なお、図１０のクロック信号ＣＣＬＫは、リードバスＲＢＵＳのパラレルデータをパラレルシリアル変換し、データ出力端子Ｄｏｕｔに出力させるためのトリガとなる内部クロック信号である。
【０１１７】
図１１は、図１０に示した動作を行わせるためのデータ読み出し回路の一例を示す図である。図１１を参照すると、内部クロック信号ＫＣＬＫに同期して転送される内部バスＲＢＵＳの４本のパラレル信号を入力とし、クロック信号に同期してシリアル信号を出力するパラレル・シリアル変換回路１３８Ａと、パラレル・シリアル変換回路１３８Ａの出力をクロック信号ＣＣＬＫを、同期遅延ループ回路（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ：「ＤＬＬ」という）１４７で遅延させたクロック信号ＣＤＤＬでラッチするレジスタ１４６と、出力バッファ１２５を備えている。ＤＬＬ１４７は、公知の任意の回路構成を用いることができる。例えば、ＤＬＬ１４７は、第１の遅延回路と第２の遅延回路を有し、ＤＬＬ１４７への入力信号は第１の遅延回路で遅延されて出力され、第１の遅延回路の出力を第２の遅延回路に入力し、第２の遅延回路の出力信号と第１の遅延回路への入力信号を位相検知器に入力して位相差を検知し、該検知された位相差に基づき第１の遅延回路の遅延時間を可変させる制御を行う公知の構成を用いても良く、あるいは、クロックの伝搬方向が互いに逆方向の第１、第２遅延回路を備え、第１の遅延回路を一方向に所定時間進行したクロック信号が該進行箇所で第２の遅延回路に転送され、逆方向に伝搬される構成の公知の同期型ミラー遅延回路等で構成してもよい。
【０１１８】
ＤＬＬ１４７により、図１２に示すように、クロック信号ＣＣＬＫとＤｏｕｔの遅れ分を前倒ししてレジスタ１４６で取り込む。このためデータ出力端子Ｄｏｕｔからのデータ出力信号は、クロック信号ＣＣＬＫに遅れ無しで出力される。なお、ＤＬＬを用いたこの構成では、リフレッシュは、外部からの制御、もしくは、ＷＡＩＴ設定が必要とされる。
【０１１９】
なお、上述した各実施例の変形として、図１のヒット（ＨＩＴ）判定回路１３７の出力により、Ｒ／Ｗ＆リフレッシュコントロール回路１３３を制御し、ヒット（ＨＩＴ）判定回路１３７で一致を検出した場合には、セルアレイ１００からの読み出しを禁止する構成としてもよい。
【０１２０】
以上本発明を上記実施例に即して説明したが、本発明は、上記実施例の構成にのみ限定されるものでなく、特許請求の範囲の各請求項の発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【０１２１】
【発明の効果】
以上説明したように、本発明によれば、ライト系のビット線、ワード線、スイッチトランジスタ、リード系のビット線、ワード線、スイッチトランジスタを有するデュアルポートＤＲＡＭセルを備え、リフレッシュアドレスと、リード／ライトアドレスとが異なる場合、リード／ライト動作とリフレッシュ動作を同時並行的に行うようにしたことにより、リフレッシュ動作のための非選択時間を設けることを不用とし、クロック同期型高速ＳＲＡＭを、低コスト、チップ面積の縮減、低消費電力で実現することができる。
【０１２２】
本発明によれば、リフレッシュ動作を行うポートをリード系とライト系の２つのポートのいずれか一方に予め固定しておき、例えばリフレッシュアドレスとライトアドレスの行アドレスとを比較し、不一致の場合、ライト系ポートとリード系ポートとを用いてライト動作とリフレッシュ動作を同時並行的に行う構成とした場合、リフレッシュ動作を行うポートをリード系とライト系の２つのポートで切替可能とした場合の構成と比べて、回路構成を簡易化し、高速化に対応できる、という効果を奏する。
【０１２３】
また、本発明によれば、セルアレイにおいてライト動作が開始されるよりも前に、リフレッシュアドレスと、ライトアドレスとが一致するか否か比較判定する構成とし、リフレッシュアドレスのラッチのタイミングからリフレッシュ制御信号の出力までの信号パスの遅延を、みかけ上短縮し、高速化に対応可能としている。
【０１２４】
さらに、本発明によれば、複数の内部クロックサイクルにわたってワード線を選択する構成としたことにより、高速化した場合にも十分なタイミングマージンを確保可能としている。
【図面の簡単な説明】
【図１】本発明の一実施例の半導体記憶装置のセルアレイ及び全体の構成を示す図である。
【図２】本発明の一実施例のレジスタ（ＲＥＧ Ｘ２）の構成の一例を示す図である。
【図３】本発明の一実施例の動作の一例を説明するためのタイミング図である。
【図４】本発明の第２の実施例のレジスタ（ＲＥＧ ３Ｘ）の構成の一例を示す図である。
【図５】本発明の第２の実施例におけるレジスタ及びＲ／Ｗ＆リフレッシュコントロール回路の接続構成の一例を示す図である。
【図６】本発明の第２の実施例の動作の一例を説明するタイミング図である。
【図７】本発明の第２の実施例の半導体記憶装置のセルアレイ及び全体の構成を示す図である。
【図８】本発明の第２の実施例におけるセルアレイのコア回路の構成の一例を示す図である。
【図９】本発明の第２の実施例における動作（ＱＤＲ バースト２）の動作の一例を示すタイミング図である。
【図１０】本発明の第２の実施例において、リード、ライトを２クロックサイクルかけて同時に実行させる場合の動作の一例を示すタイミング図である。
【図１１】本発明の第２の実施例における読み出し回路の構成の一例を示す図である
【図１２】図１０の動作の一例を説明するためのタイミング図である。
【図１３】従来のＤＲＡＭセルの構成の一例を示す図である。
【符号の説明】
１００ セルアレイ
１１１Ｒ リード系のＸデコーダ
１１１Ｗ ライト系のＸデコーダ
１１２Ｒ リード系のＹデコーダ
１１２Ｗ ライト系のＹデコーダ
１１３Ｒ リード系のセンスアンプ／プリチャージ回路
１１３Ｗ ライト系のセンスアンプ／プリチャージ回路
１２１ 入力バッファ（クロック入力バッファ）
１２２ 入力バッファ（アドレスバッファ）
１２３ 入力バッファ（アドレスバッファ）
１２４ データ入力バッファ
１２５ データ出力バッファ
１２６ バッファ
１２７ コマンド判定回路
１２８ タイマー
１２９ リフレッシュアドレス生成回路
１３０ レジスタ
１３１、１３４、１３５ マルチプレクサ
１３２ アドレス比較回路
１３３ Ｒ／Ｗ＆リフレッシュコントロール回路
１３６ レジスタ（ＲＥＧＩＹ）
１３７ ヒット（ＨＩＴ）判定回路
１３８ パラレル・シリアル変換回路
１３９ シリアル・パラレル変換回路
１４０ レジスタ
１４１ ラッチ回路
１４２、１４４ レジスタ
１４３ マルチプレクサ
１４５ 論理ゲート
１４６ レジスタ
１４７ ＤＬＬ
２０１ ビット線（通常アクセス用）
２０２ ビット線（リフレッシュ用）
２０３ ワード線（通常アクセス用）
２０４ ワード線（リフレッシュ用）
２０５、２０６ メモリセルトランジスタ
２０７ キャパシタ
３０１〜３０７ ラッチ回路
３０８、３０９ 一致検出回路
３１１〜３１７、３１９ ラッチ回路
３１８ マルチプレクサ
３２０〜３２２ 一致検出回路
Ａｄｄ アドレス端子
Ｂ（ＲＦ） リード系ビット線
Ｂ（ＷＦ） ライト系ビット線
Ｃ データ蓄積用容量
ＣＬＫ クロック信号
Ｄｉｎ データ入力端子
Ｄｏｕｔ データ出力端子
ＨＩＴ１、ＨＩＴ２ ヒット信号
ＨＩＴＥ ヒット信号（アドレスとリフレッシュアドレス一致検出信号）
ＨＩＴＷ ヒット信号（ライトアドレスとリフレッシュアドレス一致検出信号）
Ｋ 内部クロック信号
ＫＤＩＮ 入力データ制御信号
ＫＷ 書き込み制御信号
ＲＢＵＳ リードバス
ＲＥ／ＦＥ 読み出し／リフレッシュ制御信号
Ｒ／Ｗ リード／ライト制御信号
／Ｒ リード信号
Ｔｒ１ スイッチトランジスタ
Ｔｒ２ スイッチトランジスタ
Ｗ（ＲＦ） リード系ワード線
Ｗ（ＷＦ） ライト系ワード線
ＷＢＵＳ ライトバス
ＷＥ／ＦＥ 書き込み／リフレッシュ制御信号
／Ｗ ライト信号
ＮＭ１０１〜ＮＭ１０８、ＮＭ１１１〜ＮＭ１１７ ＮＭＯＳトランジスタ
ＰＭ１０１、ＮＭ１０２、ＰＭ１１１、ＮＭ１１２ ＰＭＯＳトランジスタ
Claims (29)
- 複数のメモリセルを有するセルアレイを備え、
前記メモリセルは、
ライト系の第１のビット線とリード系の第２のビット線との間に直列形態に接続された第１及び第２のスイッチトランジスタと、
前記第１及び第２のスイッチトランジスタの接続点に接続されたデータ蓄積用の容量と、
を備え、
前記第１及び第２のスイッチトランジスタの制御端子には、ライト系の第１のワード線とリード系の第２のワード線とがそれぞれ接続されており、
半導体記憶装置外部より入力されたアドレスを保持するアドレス保持手段と、
前記アドレス保持手段に保持されるリードアドレスとライトアドレスの行アドレスのうち、リード／ライト動作を指示する制御信号に基づき選択されるアドレスと、リフレッシュアドレスとが一致するか否か比較判定する第１の判定手段と、
前記第１の判定手段による判定の結果、不一致の場合には、前記リードアドレス又はライトアドレスで選択されるメモリセルのリード系とライト系の一方の系に対応するワード線及びビット線を用いたリード又はライト動作と、前記リフレッシュアドレスで選択されるメモリセルのリード系とライト系の他方の系のワード線及びビット線と前記他方の系に対応するセンスアンプを用いたリフレッシュ動作とが、同一サイクルで並行して行われるように制御し、
前記判定の結果、一致の場合には、前記リフレッシュ動作を抑止し、前記リードアドレス又はライトアドレスで選択される、メモリセルのリード系とライト系のうち一方の系に対応するワード線及びビット線を用いたリード又はライト動作を行うように制御する手段と、
を備えている、ことを特徴とする半導体記憶装置。 - 複数のメモリセルを有するセルアレイを備え、
前記メモリセルは、
ライト系の第１のビット線とリード系の第２のビット線との間に直列形態に接続された第１及び第２のスイッチトランジスタと、
前記第１及び第２のスイッチトランジスタの接続点に接続されたデータ蓄積用の容量と、
を備え、
リードの次にライトが行われ、
前記第１及び第２のスイッチトランジスタの制御端子には、ライト系の第１のワード線とリード系の第２のワード線とがそれぞれ接続されており、
半導体記憶装置外部より入力されたライトアドレスの行アドレスを保持するアドレス保持手段と、
リフレッシュアドレスと、前記アドレス保持手段に保持されるライトアドレスの行アドレスとが一致するか否か比較判定する第１の判定手段と、
前記第１の判定手段による判定の結果、不一致の場合には、前記ライトアドレスで選択されるメモリセルのライト系に対応するワード線及びビット線を用いたライト動作と、前記リフレッシュアドレスで選択されるメモリセルのリード系のワード線及びビット線とリード系に対応するセンスアンプを用いたリフレッシュ動作とが、同一サイクルで並行して行われるように制御し、
前記判定の結果、一致の場合には、前記リフレッシュ動作を抑止し、前記ライト動作を行うように制御する手段と、
を備えている、ことを特徴とする半導体記憶装置。 - 半導体記憶装置外部より入力されたアドレスと、前記アドレス保持手段に保持されているライトアドレスとが一致するか否か判定する第２の判定手段と、
前記第２の判定手段での前記判定の結果、リードアドレスと前記アドレス保持手段に保持されているライトアドレスとが一致している場合、データ保持手段に保持されているデータを読み出しデータ出力端子から出力するように制御する手段と、を備えている、ことを特徴とする請求項１又は２記載の半導体記憶装置。 - 前記第１の判定手段が、前記セルアレイに対するライト動作が行われるサイクルが開始されるよりも前の時点で、前記リフレッシュアドレスと、前記ライトアドレスの行アドレスとが一致するか否か比較判定する、構成とされてなる、ことを特徴とする請求項１又は２記載の半導体記憶装置。
- 前記アドレス保持手段が、
アドレス端子より入力されたライトアドレスの行アドレス（「ライト系の行アドレス」という）を保持し、予め定められた所定数のライトサイクル分遅延させて出力し、前記アドレス端子より入力されたリードアドレスの行アドレス（「リード系の行アドレス」という）はそのまま出力する第１のアドレス保持回路と、
前記アドレス端子より入力されたライトアドレスの列アドレス（「ライト系の列アドレス」という）を保持し、前記所定数のライトサイクル分遅延させて出力し、前記アドレス端子より入力されたリードアドレスの列アドレス（「リード系の列アドレス」という）はそのまま出力する第２のアドレス保持回路と、
を備え、
前記第１のアドレス保持回路は、前記アドレス端子より入力されたアドレスの行アドレスと、前記第１のアドレス保持回路に保持されているライトアドレスの行アドレスとが一致するか否か判定する少なくとも１つの一致検出回路を備え、
前記第２のアドレス保持回路は、前記アドレス端子より入力されたアドレスの列アドレスと、前記第２のアドレス保持回路に保持されているライトアドレスの列アドレスとが一致するか否か判定する少なくとも１つの一致検出回路を備えている、ことを特徴とする請求項１記載の半導体記憶装置。 - 前記アドレス保持手段が、
アドレス端子より入力されたライトアドレスの行アドレス（「ライト系の行アドレス」という）を保持し、予め定められた所定数のライトサイクル分遅延させて出力し、前記アドレス端子より入力されたリードアドレスの行アドレス（「リード系の行アドレス」という）はそのまま出力する第１のアドレス保持回路と、
前記アドレス端子より入力されたライトアドレスの列アドレス（「ライト系の列アドレス」という）を保持し、前記所定数のライトサイクル分遅延させて出力し、前記アドレス端子より入力されたリードアドレスの列アドレス（「リード系の列アドレス」という）はそのまま出力する第２のアドレス保持回路と、
を備え、
前記第１のアドレス保持回路は、ライト系の行アドレスを予め定められた所定数のライトサイクル分遅延させて出力する前の時点で、該ライト系の行アドレスが前記リフレッシュアドレスと一致するか否か比較判定する第１の一致検出回路と、
前記アドレス端子より入力されたアドレスの行アドレスと、前記第１のアドレス保持回路に保持されているライトアドレスの行アドレスとが一致するか否か判定する少なくとも１つの第２の一致検出回路と、
を備え、
前記第２のアドレス保持回路は、前記アドレス端子より入力されたアドレスの列アドレスと、前記第２のアドレス保持回路に保持されているライトアドレスの列アドレスとが一致するか否か判定する少なくとも１つの一致検出回路を備え、
前記第１のアドレス保持回路の前記第１の一致検出回路が前記第１の判定手段を構成している、ことを特徴とする請求項２記載の半導体記憶装置。 - 前記第１のアドレス保持回路は、アドレス端子より入力されたアドレス信号の行アドレス信号を内部クロック信号でサンプルする入力段のラッチ回路と、
ライトサイクル時に活性化される書き込み制御用のクロック信号に基づき入力端子の信号をラッチして出力端子から出力するラッチ回路を複数段縦続形態に接続して構成され、初段の前記ラッチ回路が入力端子から前記入力段のラッチ回路の出力信号を入力し、最終段のラッチ回路が出力端子から前記入力段のラッチ回路の出力信号を所定数のライトサイクル分遅延させて出力するライトアドレス保持回路とを備え、
前記第１の一致検出回路は、前記ライトアドレス保持回路の最終段のラッチ回路よりも前段のラッチ回路の出力信号と、リフレッシュアドレスとが一致するか否か比較判定し、
前記第２の一致検出回路は、前記ライトアドレス保持回路の最終段のラッチ回路よりも前段のラッチ回路の出力信号と、前記入力段のラッチ回路の出力信号とが一致するか否か比較判定し、
リフレッシュアドレスと、前記入力段のラッチ回路の出力を入力し、リフレッシュ制御信号を選択制御信号として、前記リフレッシュ制御信号が活性化されているときリフレッシュアドレスを選択し、前記リフレッシュ制御信号が非活性化のとき、前記入力段のラッチ回路の出力を選択して出力する選択回路を備えている、ことを特徴とする請求項６記載の半導体記憶装置。 - 前記第１のアドレス保持回路に保持されている前記ライト系の行アドレスと、前記リフレッシュアドレスのうち不一致のビットが１つでもある場合、前記リフレッシュ制御信号を活性化し、リード又はライト系のアドレスで選択される、リード系とライト系のうち一方の系に対応するワード線とビット線を用いたリード又はライト動作と、前記リフレッシュアドレスで選択される、リード系とライト系のうちの、他方の系に対応するワード線とビット線、及び、リード系及びライト系のうち他方の系に対応するセンスアンプを用いたリフレッシュ動作とが、同一サイクルで並行して行われるように制御する制御回路を備えている、ことを特徴とする請求項７記載の半導体記憶装置。
- 前記第１のアドレス保持回路から出力されるライト系とリード系の行アドレスを入力し、リード／ライト動作を指示する制御信号がリードを示すときに、前記リード系の行アドレス、前記制御信号がライトを示すときに、前記ライト系の行アドレスを選択して出力する第１の選択回路と、
前記第１の選択回路から出力される行アドレスと、リフレッシュアドレス生成回路から出力されるリフレッシュアドレスとを比較するアドレス比較回路と、
前記アドレス比較回路からの比較結果と、リード／ライト動作を指示する制御信号とに基づき、ライト系のアドレスと、リード系のアドレスのいずれを用いてリフレッシュを行うかを制御するためのリード系のリフレッシュ制御信号、及び、ライト系のリフレッシュ制御信号を出力するリード／ライト及びリフレッシュ制御回路と、
前記第１のアドレス保持回路から出力されるライト系の行アドレスと、前記リフレッシュアドレス生成回路から出力されるリフレッシュアドレスとを入力し、前記リード／ライト及びリフレッシュ制御回路からのライト系のリフレッシュ制御信号を選択制御信号として入力し、前記ライト系のリフレッシュ制御信号が活性化されてリフレッシュを示すとき、前記リフレッシュアドレスを選択して出力し、前記ライト系のリフレッシュ制御信号が非活性状態のとき、ライト系の行アドレスを選択出力する第２の選択回路と、
前記第１のアドレス保持回路から出力されるリード系の行アドレスと、前記リフレッシュアドレス生成回路から出力されるリフレッシュアドレスとを入力し、前記リード／ライト及びリフレッシュ制御回路からのリード系のリフレッシュ制御信号を選択制御信号として入力し、前記リード系のリフレッシュ制御信号が活性化されてリフレッシュを示すとき、前記リフレッシュアドレスを選択して出力し、前記リード系のリフレッシュ制御信号が非活性状態のとき、リード系の行アドレスを選択出力する第３の選択回路と、
前記第２の選択回路からの行アドレスを入力してデコードしライト系の第１のワード線を選択する第１のＸデコーダと、
前記第３の選択回路からの行アドレスを入力してデコードしリード系の第２のワード線を選択する第２のＸデコーダと、
前記第２のアドレス保持回路から出力されるライト系の列アドレスを入力し、前記リード／ライト及びリフレッシュ制御回路からの前記ライト系のリフレッシュ制御信号で活性化が制御される第１のＹデコーダと、
前記リード／ライト及びリフレッシュ制御回路からの前記ライト系のリフレッシュ制御信号で活性化が制御され、ライト系の前記第１のビット線に接続される第１のセンスアンプと、
前記第２のアドレス保持回路から出力されるリード系の列アドレスを入力し、前記リード／ライト及びリフレッシュ制御回路からのリード系のリフレッシュ制御信号で活性化が制御される第２のＹデコーダと、
前記リード／ライト及びリフレッシュ制御回路からのリード系のリフレッシュ制御信号で活性化が制御され、リード系の前記第２のビット線に接続される第２のセンスアンプと、
を備えている、ことを特徴とする請求項５記載の半導体記憶装置。 - 前記第１の判定手段をなす前記第１のアドレス保持回路の前記一致検出回路からの比較結果と、リード／ライト動作を指示する制御信号とに基づき、リード系のリフレッシュ制御信号、及び、ライト系の動作を制御する制御信号を出力するリード／ライト及びリフレッシュ制御回路と、
前記第１のアドレス保持回路から出力されるライト系の行アドレスを入力してデコードしライト系の第１のワード線を選択する第１のＸデコーダと、
前記第１のアドレス保持回路の選択回路から出力される行アドレスを入力してデコードしリード系の第２のワード線を選択する第２のＸデコーダと、
前記第２のアドレス保持回路から出力されるライト系の列アドレスを入力してデコードする第１のＹデコーダと、
前記第２のアドレス保持回路から出力されるリード系の列アドレスを入力してデコードする第２のＹデコーダと、
ライト系の前記第１のビット線に接続される第１のセンスアンプと、
前記リード／ライト及びリフレッシュ制御回路からのリード系のリフレッシュ制御信号で活性化が制御され、リード系の前記第２のビット線に接続される第２のセンスアンプと、
を備えている、ことを特徴とする請求項６記載の半導体記憶装置。 - リフレッシュ周期を規定するトリガ信号を生成するタイマーと、前記タイマーからのトリガ信号に基づきリフレッシュアドレスを生成する前記リフレッシュアドレス生成回路と、を同一チップ上に備え、クロック同期型のスタティックランダムアクセスメモリのインタフェースに互換である、ことを特徴とする請求項１又は２記載の半導体記憶装置。
- 前記第１及び第２のＸデコーダは、前記セルアレイを間にして対向配置され、
前記第１及び第２のセンスアンプは、前記セルアレイを間にして対向配置される、ことを特徴とする請求項９又は１０記載の半導体記憶装置。 - 前記第１、第２のアドレス保持回路が、書き込み制御用のクロック信号の立ち下りエッジと立ち上がりエッジでそれぞれデータをサンプルする１対のラッチ回路を縦続形態に接続してなる組を、前記所定数のライトサイクル分に対応した組分、縦続形態に接続して構成されているライトアドレス保持回路をそれぞれ備えている、ことを特徴とする請求項５又は６記載の半導体記憶装置。
- クロック同期型のスタティックランダムアクセスメモリにインタフェース互換である、ことを特徴とする請求項９又は１０記載の半導体記憶装置。
- 複数のクロックサイクルにわたって、選択されたワード線を活性化し、メモリセルへのデータの書き込み、メモリセルからのデータの読み出しを行うように制御する手段を備えている、ことを特徴とする請求項１又は２記載の半導体記憶装置。
- １つのクロックの立ち上がりと立ち下がりのエッジを用いて１クロックサイクルで２つのデータ要素をデータ入力端子／データ出力端子から入力し／出力し、
パラレルに読み出された４つのデータ要素を２つのクロックサイクルでシリアルな４つのデータ要素に変換する並列直列変換回路を備え、
前記並列直列変換回路に供給されるクロックのタイミングの遅延を制御する遅延制御回路を備え、
データ出力端子から出力されるタイミングがクロック信号に同期している、ことを特徴とする請求項１５記載の半導体記憶装置。 - 前記第１の判定手段による判定の結果、不一致の場合、前記リード又はライト動作と、前記リフレッシュ動作とが同時に開始されるように制御する手段を備えている、ことを特徴とする請求項１記載の半導体記憶装置。
- 前記第１の判定手段による判定の結果、不一致の場合、前記ライト動作と、前記リフレッシュ動作とが同時に開始されるように制御する手段を備えている、ことを特徴とする請求項２記載の半導体記憶装置。
- スタティックランダムアクセスメモリにインタフェース互換とされ、リードとライトが交互に行われる半導体記憶装置であって、
セルアレイが、メモリセルとして、ライト系ポートとリード系ポートの２ポートを有するＤＲＡＭ（ダイナミックランダムアクセスメモリ）セルを有し、
外部より入力されたアドレスを保持するアドレス保持手段と、
リフレッシュアドレスを生成するリフレッシュアドレス手段と、
前記リフレッシュアドレス手段より出力されたリフレッシュアドレスと、前記アドレス保持手段に保持されているライトアドレスとを比較し、不一致の場合、前記ＤＲＡＭセルのライト系又はリード系の一方のポートを用いたリード又はライト動作と、他方のポートを用いたリフレッシュ動作を並行して行い、一致した場合、リフレッシュ動作を停止させる制御を行う手段と、
を備えている、ことを特徴とする半導体記憶装置。 - 外部より入力されたライトアドレスに対して、１つ以上の所定数のライトサイクル分遅れて、メモリセルへの書き込みが行われるレイトライト構成とされてなる、ことを特徴とする請求項２〜４、６〜８、１０〜１６、１８、１９のいずれか１項に記載の半導体記憶装置。
- 複数のメモリセルを有するセルアレイを備え、
前記メモリセルは、
ライト系の第１のビット線とリード系の第２のビット線との間に直列形態に接続された第１及び第２のスイッチトランジスタと、
前記第１及び第２のスイッチトランジスタの接続点に接続されたデータ蓄積用の容量と、
を備え、
前記第１及び第２のスイッチトランジスタの制御端子には、ライト系の第１のワード線とリード系の第２のワード線とがそれぞれ接続されており、
半導体記憶装置外部より入力されたアドレスを保持するアドレス保持回路を有する半導体記憶装置の制御方法であって、
前記アドレス保持回路に保持されるリードアドレスとライトアドレスの行アドレスのうち、リード／ライト動作を指示する制御信号に基づき選択されるアドレスと、リフレッシュアドレスとが一致するか否か比較判定するステップと、
前記判定の結果、不一致の場合には、前記リードアドレス又はライトアドレスで選択されるメモリセルのリード系とライト系の一方の系に対応するワード線及びビット線を用いたリード又はライト動作と、前記リフレッシュアドレスで選択されるメモリセルのリード系とライト系の他方の系のワード線とビット線、及び、前記他方の系に対応するセンスアンプを用いたリフレッシュ動作とが、同一サイクルで並行して行うように制御するステップと、
前記判定の結果、一致の場合には、前記リフレッシュ動作を抑止し、前記リードアドレス又はライトアドレスで選択される、メモリセルのリード系とライト系のうち一方の系に対応するワード線及びビット線を用いたリード又はライト動作を行うように制御するステップと、
を含む、ことを特徴とする半導体記憶装置の制御方法。 - 複数のメモリセルを有するセルアレイを備え、
前記メモリセルは、
ライト系の第１のビット線とリード系の第２のビット線との間に直列形態に接続された第１及び第２のスイッチトランジスタと、
前記第１及び第２のスイッチトランジスタの接続点に接続されたデータ蓄積用の容量と、
を備え、
前記第１及び第２のスイッチトランジスタの制御端子には、ライト系の第１のワード線とリード系の第２のワード線とがそれぞれ接続されており、
半導体記憶装置外部より入力されたライトアドレスの行アドレスを保持するアドレス保持回路を有し、リードの次にライトが行われる半導体記憶装置の制御方法であって、
リフレッシュアドレスと、前記アドレス保持回路に保持されるライトアドレスの行アドレスとが一致するか否か比較判定するステップと、
前記判定の結果、不一致の場合には、前記ライトアドレスで選択されるメモリセルのライト系に対応するワード線及びビット線を用いたライト動作と、前記リフレッシュアドレスで選択されるメモリセルのリード系のワード線とビット線、及び、リード系に対応するセンスアンプを用いたリフレッシュ動作とが、同一サイクルで並行して行われるように制御するステップと、
前記判定の結果、一致の場合には、前記リフレッシュ動作を抑止し、前記ライト動作を行うように制御するステップと、
を含む、ことを特徴とする半導体記憶装置の制御方法。 - 半導体記憶装置外部より入力されたアドレスと、前記アドレス保持回路に保持されているライトアドレスとが一致するか否か判定するステップと、
前記判定の結果、入力されたリードアドレスが前記アドレス保持回路に保持されているライトアドレスと一致する場合、データ保持回路に保持されているデータを読み出し、データ出力端子から出力するように制御するステップと、
を含む、ことを特徴とする請求項２１又は２２記載の半導体記憶装置の制御方法。 - 前記セルアレイに対するライト動作が行われるサイクルが開始されるよりも前の時点で、前記リフレッシュアドレスと、前記ライトアドレスの行アドレスとが一致するか否か比較判定するステップを含む、ことを特徴とする請求項２２記載の半導体記憶装置の制御方法。
- セルアレイが、メモリセルとして、ライト系ポートとリード系ポートの２ポートを有するＤＲＡＭ（ダイナミックランダムアクセスメモリ）セルを有し、自動リフレッシュ機能を具備し、スタティックランダムアクセスメモリにインタフェース互換とされ、リードの次にライトが行われる半導体記憶装置の制御方法であって、
外部より入力されたアドレスをアドレス保持手段に記憶保持するステップと、
リフレッシュアドレス生成手段から出力されたリフレッシュアドレスと、前記アドレス保持手段に保持されているライトアドレスとを比較するステップと、
前記比較の結果、不一致の場合、前記ＤＲＡＭセルのライト系又はリード系の一方のポートを用いたリード又はライト動作と、他のポートを用いたリフレッシュ動作を並行して行うステップと、
前記比較の結果、一致した場合、リフレッシュ動作を停止させる制御を行うステップと、
を含む、ことを特徴とする半導体記憶装置の制御方法。 - 前記リード又はライト動作と、前記リフレッシュ動作とが同一サイクルで並行して行うように制御するステップにおいて、リード又はライト動作とリフレッシュ動作は同時に開始されるように制御する、ことを特徴とする請求項２１記載の半導体記憶装置の制御方法。
- 前記ライト動作と、前記リフレッシュ動作とが同一サイクルで並行して行うように制御するステップにおいて、ライト動作とリフレッシュ動作は同時に開始されるように制御する、ことを特徴とする請求項２１記載の半導体記憶装置の制御方法。
- リフレッシュが必要とされるメモリセルを複数含むセルアレイと、
半導体記憶装置外部から入力されたアドレス及びデータをそれぞれ保持するアドレス保持回路及びデータ保持回路と、を備え、リードの次にライトが行われる半導体記憶装置の制御方法であって、
外部から入力されたアドレス及びデータを前記アドレス保持回路及び前記データ保持回路でそれぞれ記憶するステップと、
前記アドレス保持回路に保持されたライトアドレスの行アドレスとリフレッシュアドレスとを比較し、不一致の場合には、前記データ保持回路に保持されているデータを前記セルアレイに書き込むライト動作と、前記セルアレイのリフレッシュ動作とを同時に行い、一致の場合には、リフレッシュ動作を抑止して、前記ライト動作を行うステップと、
前記アドレス保持回路に保持されたライトアドレスと外部から入力されたリードアドレスとを比較し、不一致の場合には、前記セルアレイからデータを読み出して半導体記憶装置外部へ出力し、一致の場合には、前記データ保持回路に保持されているデータを読み出して半導体記憶装置外部へ出力するステップと、
を含む、ことを特徴とする半導体記憶装置の制御方法。 - 前記半導体記憶装置は、外部より入力されたライトアドレスに対して、１つ以上の所定数のライトサイクル分遅れて、メモリセルへの書き込みが行われるレイトライト構成とされてなる、ことを特徴とする請求項２２乃至２８のいずれか１項に記載の半導体記憶装置。
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