JP2009238332A - 半導体記憶装置 - Google Patents

Abstract

【課題】安定した読出しが可能で、かつ列方向に高集積化された半導体記憶装置を提供する。
【解決手段】第１および第２の読出用ワード線ＲＷＬ１（ｉ），ＲＷＬ２（ｉ）は、隣接する２つの行を１組とし、各組ごとに設けられる。第１〜第４の読出用ビット線ＲＢＬ１Ａ（ｊ），ＲＢＬ１Ｂ（ｊ），ＲＢＬ２Ａ（ｊ），ＲＢＬ２Ｂ（ｊ）は、列ごとに設けられる。第１および第２の読出用ワード線ＲＷＬ１（ｊ），ＲＷＬ２（ｊ）の各々は、対応の組のメモリセルと接続する。第１および第３の読出用ビット線ＲＢＬ１Ａ（ｊ），ＲＢＬ２Ａ（ｊ）の各々は、対応の列のメモリセルのうち、各組の一方の行のメモリセルと接続する。第２および第４の読出用ビット線ＲＢＬ１Ｂ（ｊ），ＲＢＬ２Ｂ（ｊ）の各々は、対応の列のメモリセルのうち、各組の他方の行のメモリセルと接続する。
【選択図】図１

Description

本発明は、半導体記憶装置に関し、特に半導体記憶装置の高集積化技術に関する。

従来から、高集積化のためのＳＲＡＭ（Static Random Access Memory）のレイアウト構造が提案されている（たとえば、特許文献１および特許文献２を参照）。これら特許文献１および特許文献２におけるＳＲＡＭセルは、６個のトランジスタからなるため、微細化に伴うトランジスタのばらつきにより、読出し時に、ハイレベルにプリチャージされたビット線を通じてメモリセルにデータが書込まれてしまうことがあり、安定して読出しができない場合がある。

これに対して、８個のトランジスタからなる２ポートＳＲＡＭセルが開示されている（たとえば、特許文献３および特許文献４を参照）。
特開平９−２７０４６８号公報 特開平１０−１７８１１０号公報 特開２００２−２３７５３９号公報 特開２００２−０４３４４１号公報

しかしながら、特許文献３および特許文献４におけるＳＲＡＭセルは、ある程度は高集積化されているものの、十分であるとはいえない。特に列方向に高集積化されていないため、ビット線の長さが長くなり、メモリセルからのデータの読出しおよびメモリセルへのデータの書込みが低速で、かつ高電力を要する。また、特許文献３および特許文献４における８個のトランジスタからなるＳＲＡＭセルは、読出しの安定性も十分であるとはいえない。

それゆえに、本発明の目的は、安定した読出しが可能で、かつ列方向に高集積化された半導体記憶装置を提供することである。

本発明の一実施例の半導体記憶装置によれば、行列上に配置された複数のメモリセルを有するメモリセルアレイと、隣接する２つの行を１組とし、各組ごとに設けられる第１および第２の読出用ワード線と、列ごとに設けられる、第１〜第４の読出用ビット線とを備える。第１および第２の読出用ワード線の各々は、対応の組のメモリセルと接続する。第１および第３の読出用ビット線の各々は、対応の列のメモリセルのうち、各組の一方の行のメモリセルと接続する。第２および第４の読出用ビット線の各々は、対応の列のメモリセルのうち、各組の他方の行のメモリセルと接続する。

本発明の半導体記憶装置によれば、安定した読出しが可能で、かつ列方向に高集積化することができる。

以下、本発明に係る実施の形態について図面を参照して説明する。
［第１の実施形態］
本発明の実施形態は、１０個のトランジスタを含み、１個の書込用ポートおよび２個の読出用ポートを備え、メモリセルからのデータの読出前に、ビット線対をプリチャージするタイプの半導体記憶装置に関する。

図１は、第１の実施形態に係る半導体記憶装置の概略構成を表わすブロック図である。
図１を参照して、この半導体記憶装置は、書込用アドレスバッファ１４と、第１読出用アドレスバッファ３４と、第２読出用アドレスバッファ３６と、書込用行デコーダ１０と、第１読出用行デコーダ３０と、第２読出用行デコーダ３２と、書込用列デコーダ１８と、第１読出用列デコーダ３８と、第２読出用列デコーダ４０と、入力回路２４と、第１出力回路４２と、第２出力回路４４と、メモリセルアレイ８２と、プリチャージ回路９９を備える。

メモリセルアレイ８２は、行列上に配置された複数個のＳＲＡＭセルを有する。行数をｎ、列数をｍとし、書込ドライバＷＲおよびセンスアンプＳＡに最も近い行の番号を０とし、最も遠い行の番号を（ｎ−１）とし、第１読出用行デコーダ３０に最も近い列の番号を０とし、最も遠い行の番号を（ｍ−１）としたときに、第ｉ行第ｊ列のＳＲＡＭセルをＭＣ（ｉ，ｊ）と記すことにする。ここで、隣接する２つの行は、１組とする。すなわち、行の番号が０，１の２つの行を第０組、行の番号が２，３の２つの行を第１組とし、行の番号が（ｎ−２），（ｎ−１）の２つの行を第（（ｎ−２）／２）組とする。

第ｊ列に対して、正相および逆相の書込用ビット線対ＷＢＬ（ｊ），／ＷＢＬ（ｊ）が設けられる。第ｊ列のメモリセルＭＣ（＊，ｊ）は、正相および逆相の書込用ビット線対ＷＢＬ（ｊ），／ＷＢＬ（ｊ）と接続する（＊は０〜（ｎ−１））。

第ｊ列に対して、第１の読出用ビット線ＲＢＬ１Ａ（ｊ）と、第２の読出用ビット線ＲＢＬ１Ｂ（ｊ）と、第３の読出用ビット線ＲＢＬ２Ａ（ｊ）と、第４の読出用ビット線ＲＢＬ２Ｂ（ｊ）とが設けられる。偶数行の第ｊ列のメモリセルＭＣ（ｅ，ｊ）は、第１の読出用ビット線ＲＢＬ１Ａ（ｊ）および第３の読出用ビット線ＲＢＬ２Ａ（ｊ）と接続する（ｅは偶数）。奇数行の第ｊ列のメモリセルＭＣ（ｏ，ｊ）は、第２の読出用ビット線ＲＢＬ１Ｂ（ｊ）および第４の読出用ビット線ＲＢＬ２Ｂ（ｊ）と接続する（ｏは奇数）。

第ｉ行に対して、書込用ワード線ＷＷＬ（ｉ）が設けられる。第ｉ行のメモリセルＭＣ（ｉ，＊）は、書込用ワード線ＷＷＬ（ｉ）と接続する（＊は０〜（ｍ−１））。

第ｉ組に対して、第１の読出用ワード線ＲＷＬ１（ｉ）と、第２の読出用ワード線ＲＷＬ２（ｉ）が設けられる。第ｉ組のメモリセルはＭＣ（２×ｉ，＊），ＭＣ（２×ｉ＋１，＊）は、第１の読出用ワード線ＲＷＬ１（ｉ）と、第２の読出用ワード線ＲＷＬ２（ｉ）と接続する（＊は０〜（ｍ−１））。

書込用アドレスバッファ１４は、正相の書込イネーブル信号ＷＥがアサートされている場合に、外部から入力される書込アドレスＷ＿ＡＤＤのうち行を指定するアドレスの部分を書込用行デコーダ１０に出力し、列を指定するアドレスの部分を書込用列デコーダ１８に出力する。

第１読出用アドレスバッファ３４は、逆相の書込イネーブル信号／ＷＥがアサートされている場合に、外部から入力される第１読出アドレスＲ１＿ＡＤＤのうちの行アドレスの組を指定するアドレスの部分（行アドレスの最下位ビットを除くビット）を第１読出用行デコーダ３０に出力し、第１読出アドレスＲ１＿ＡＤＤのうちの行アドレスの組内の行を指定するアドレスの部分（行アドレスの最下位ビットＲ１［０］）を第１セレクタＭＵＸ１へ出力し、第１読出アドレスＲ１＿ＡＤＤのうち列を指定するアドレスの部分を第１読出用列デコーダ３８に出力する。

第２読出用アドレスバッファ３６は、逆相の書込イネーブル信号／ＷＥがアサートされている場合に、外部から入力される第２読出アドレスＲ２＿ＡＤＤのうちの行アドレスの組を指定するアドレスの部分（行アドレスの最下位ビットを除くビット）を第２読出用行デコーダ３２に出力し、第２読出アドレスＲ２＿ＡＤＤのうちの行アドレスの組内の行を指定するアドレスの部分（行アドレスの最下位ビットＲ２［０］）を第２セレクタＭＵＸ２へ出力し、第２読出アドレスＲ２＿ＡＤＤのうち列を指定するアドレスの部分を第２読出用列デコーダ４０に出力する。

書込用行デコーダ１０は、書込用アドレスバッファ１４からの書込アドレスＷ＿ＡＤＤのうちの行アドレスに従って、書込用ワード線ＷＷＬ（ｉ）（ｉ＝０〜（ｎ−１））のいずれか１つを活性化する。

第１読出用行デコーダ３０は、第１読出用アドレスバッファ３４からの第１読出アドレスＲ１＿ＡＤＤのうちの行アドレスの組を指定するアドレスに従って、第１の読出用ワード線ＲＷＬ１（ｉ）（ｉ＝０〜（（ｎ−２）／２）のいずれか１つを活性化する。

第２読出用行デコーダ３２は、第２読出用アドレスバッファ３６からの第２読出アドレスＲ２＿ＡＤＤのうちの行アドレスの組を指定するアドレスに従って、第２の読出用ワード線ＲＷＬ２（ｉ）（ｉ＝０〜（（ｎ−２）／２）のいずれか１つを活性化する。

書込用列デコーダ１８は、書込用アドレスバッファ１４からの書込アドレスＷ＿ＡＤＤのうちの列アドレスに従って、列を選択して、選択した列の書込ドライバＷＲを入力回路２４に選択させる。

第１読出用列デコーダ３８は、第１読出用アドレスバッファ３４からの第１読出アドレスＲ１＿ＡＤＤのうちの列アドレスに従って、列を選択して、第１出力回路４２に対して、選択した列の第１センスアンプＳＡ１の出力信号を選択させる。

第２読出用列デコーダ４０は、第２読出用アドレスバッファ３６からの第２読出アドレスＲ２＿ＡＤＤのうちの列アドレスに従って、列を選択して、第２出力回路４４に対して、選択した列の第２センスアンプＳＡ２の出力信号を選択させる。

第ｊ列に対して、第１セレクタＭＵＸ１（ｊ）が設けられる。第１セレクタＭＵＸ１（ｊ）には、第１の読出用ビット線ＲＢＬ１Ａ（ｊ）と第２の読出用ビット線ＲＢＬ１Ｂ（ｊ）とが接続する。第１セレクタＭＵＸ１（ｊ）は、第１読出用アドレスバッファ３４からの第１読出アドレスＲ１＿ＡＤＤのうちの行アドレスの組内の行を指定するアドレスＲ１［０］に従って、接続されている第１の読出用ビット線ＲＢＬ１Ａ（ｊ）と第２の読出用ビット線ＲＢＬ１Ｂ（ｊ）のいずれか１つを選択し、選択したビット線の信号を第１センスアンプＳＡ１（ｊ）へ出力する。また、第ｊ列に対して、第２セレクタＭＵＸ２（ｊ）が設けられる。第２セレクタＭＵＸ２（ｊ）には、第３の読出用ビット線ＲＢＬ２Ａ（ｊ）と第４の読出用ビット線ＲＢＬ２Ｂ（ｊ）とが接続する。第２セレクタＭＵＸ２（ｊ）は、第２読出用アドレスバッファ３６からの第２読出アドレスＲ２＿ＡＤＤのうちの行アドレスの組内の行を指定するアドレスＲ２［０］に従って、接続されている第３の読出用ビット線ＲＢＬ２Ａ（ｊ）と第４の読出用ビット線ＲＢＬ２Ｂ（ｊ）のいずれか１つを選択し、選択したビット線の信号を第２センスアンプＳＡ２（ｊ）へ出力する。

第ｊ列に対して、第１センスアンプＳＡ１（ｊ）が設けられる。第１センスアンプＳＡ１（ｊ）は、第１セレクタＭＵＸ１（ｊ）から送られるデータを増幅して、第１出力回路４２へ送る。また、第ｊ列に対して、第２センスアンプＳＡ２（ｊ）が設けられる。第２センスアンプＳＡ２（ｊ）は、第２セレクタＭＵＸ２（ｊ）から送られるデータを増幅して、第２出力回路４４へ送る。

第ｊ列に対して、書込ドライバＷＲ（ｊ）が設けられる。書込ドライバＷＲ（ｊ）は、入力回路２４から書込データを受けて、接続される正相の書込用ビット線ＷＢＬ（ｊ）へ書込データに応じたハイまたはロウレベルのデータを出力し、接続される逆相の書込用ビット線／ＷＢＬ（ｊ）へ書込データに応じたハイまたはロウレベルの反転データを出力する。

入力回路２４は、外部から入力された書込データＤＩを書込用列デコーダ１８で指定される列の書込ドライバＷＲへ出力する。

第１出力回路４２は、ｍ個の列の第１センスアンプＳＡ１からのデータを受けて、第１読出用列デコーダ３８で指定される列の第１センスアンプＳＡ１からのデータを選択して、外部へ第１読出データＤＯ１として出力する。

第２出力回路４４は、ｍ個の列の第２センスアンプＳＡ２からのデータを受けて、第２読出用列デコーダ４０で指定される列の第２センスアンプＳＡ２からのデータを選択して、外部へ第２読出データＤＯ２として出力する。

プリチャージ回路９９は、メモリセルＭＣからのデータの読出前に、第１の読出用ビット線ＲＢＬ１Ａ（ｊ）と第２の読出用ビット線ＲＢＬ１Ｂ（ｊ）と第３の読出用ビット線ＲＢＬ２Ａ（ｊ）と第４の読出用ビット線ＲＢＬ２Ｂ（ｊ）（ｊ＝０〜（ｍ−１）のすべて）とをハイレベルにプリチャージする。

（メモリセルの構成）
図２は、図１におけるメモリセルＭＣ（０，０）の構成を示した回路図である。

図２を参照して、メモリセルＭＣ（０，０）は、ＰチャネルＭＯＳトランジスタＰ００，Ｐ０１と、ＮチャネルＭＯＳトランジスタＮ００，Ｎ０１，Ｎ０２，Ｎ０３，Ｎ０４，Ｎ０５，Ｎ０６，Ｎ０７とを含む。

メモリセルＭＣ（０，０）は、行方向に沿って延在する書込用ワード線ＷＷＬ（０）、第１の読出用ワード線ＲＷＬ１（０）、第２の読出用ワード線ＲＷＬ２（０）と接続する。また、メモリセルＭＣ（０，０）は、列方向に沿って延在する書込用ビット線対ＷＢＬ（０），／ＷＢＬ（０）、第１の読出用ビット線ＲＢＬ１Ａ（０）、第３の読出用ビット線ＲＢＬ２Ａ（０）と接続する。

ＰチャネルＭＯＳトランジスタＰ００は、電源ノードＶＤＤと記憶ノードＢ０との間に接続されゲートが記憶ノードＡ０に接続される。ＮチャネルＭＯＳトランジスタＮ００は、記憶ノードＢ０と接地ノードＶＳＳとの間に接続されゲートが記憶ノードＡ０に接続される。ＰチャネルＭＯＳトランジスタＰ００とＮチャネルＭＯＳトランジスタＮ００は、第１のＣＭＯＳインバータを構成する。

ＰチャネルＭＯＳトランジスタＰ０１は、電源ノードＶＤＤと記憶ノードＡ０との間に接続されゲートが記憶ノードＢ０に接続される。ＮチャネルＭＯＳトランジスタＮ０１は、記憶ノードＡ０と接地ノードＶＳＳとの間に接続されゲートが記憶ノードＢ０に接続される。ＰチャネルＭＯＳトランジスタＰ０１とＮチャネルＭＯＳトランジスタＮ０１は、第２のＣＭＯＳインバータを構成する。

第１のＣＭＯＳインバータの入力である記憶ノードＢ０と、第２のＣＭＯＳインバータの出力とが接続する。第２のＣＭＯＳインバータの入力である記憶ノードＡ０と、第１のＣＭＯＳインバータの出力とが接続する。

ＮチャネルＭＯＳトランジスタＮ０２は、記憶ノードＢ０と正相の書込用ビット線ＷＢＬ（０）との間に接続されゲートに書込用ワード線ＷＷＬ（０）が接続される。ＮチャネルＭＯＳトランジスタＮ０３は、記憶ノードＡ０と逆相の書込用ビット線／ＷＢＬ（０）との間に接続されゲートに書込用ワード線ＷＷＬ（０）が接続される。

ＮチャネルＭＯＳトランジスタＮ０４およびＮ０５は、接地ノードＶＳＳと第１の読出用ビット線ＲＢＬ１Ａ（０）との間に直列に接続され、ゲートにそれぞれ記憶ノードＡ０、第１の読出用ワード線ＲＷＬ１（０）が接続される。ＮチャネルＭＯＳトランジスタＮ０６およびＮ０７は、接地ノードＶＳＳと第３の読出用ビット線ＲＢＬ２Ａ（０）との間に直列に接続され、ゲートにそれぞれ記憶ノードＡ０、第２の読出用ワード線ＲＷＬ２（０）とが接続される。

第１の読出用ワード線ＲＷＬ１（０）がハイレベルに活性化されると、ＮチャネルＭＯＳトランジスタＮ０５がオンとなる。記憶ノードＡ０がハイレベルのときには、ＮチャネルＭＯＳトランジスタＮ０５がオンであり、第１の読出用ビット線ＲＢＬ１Ａ（０）に接地電位（ロウレベルの電位）が送られる。一方、記憶ノードＡ０がロウレベルのときには、ＮチャネルＭＯＳトランジスタＮ０５がオフであり、第１の読出用ビット線ＲＢＬ１Ａ（０）はプリチャージされたハイレベルを維持する。これによって、第１の読出用ビット線ＲＢＬ１Ａ（０）にメモリセルＭＣ（０，０）に記憶されたデータが読出される。

同様に、第２の読出用ワード線ＲＷＬ２（０）がハイレベルに活性化されると、ＮチャネルＭＯＳトランジスタＮ０７がオンとなる。記憶ノードＡ０がハイレベルのときには、ＮチャネルＭＯＳトランジスタＮ０７がオンであり、第３の読出用ビット線ＲＢＬ２Ａ（０）に接地電位（ロウレベルの電位）が送られる。一方、記憶ノードＡ０がロウレベルのときには、ＮチャネルＭＯＳトランジスタＮ０７がオフであり、第３の読出用ビット線ＲＢＬ２Ａ（０）はプリチャージされたハイレベルを維持する。これによって、第３の読出用ビット線ＲＢＬ２Ａ（０）にメモリセルＭＣ（０，０）に記憶されたデータが読出される。

なお図１における他のメモリセルは、対応する第１の読出用ワード線、第２の読出用ワード線、書込用ワード線、書込用ビット線対、第１の読出用ビット線、第２の読出用ビット線、第３の読出用ビット線、第４の読出用ビット線が接続される点が異なるが内部の回路構成は同様であるので説明は繰返さない。

（メモリセルの実装例−下層レイヤ）
図３は、第１の実施形態におけるメモリセルアレイのウェル、拡散領域、ポリシリコン、コンタクトホール、第１層金属配線、および第１ビアホールを含む下層のレイヤの配置を示した平面図である。

図３に示されるように、メモリセル２ビット分、すなわちメモリセルＭＣ（０，０）とこれにＹ方向（列方向）に隣接するメモリセルＭＣ（１，０）が示されている。なお、図３においてコンタクトホールＣＴ、多結晶シリコン（ポリシリコン）ＰＯ、拡散領域ＤＦの一つを代表として符号を付してある。

メモリセルＭＣ（０，０）およびＭＣ（１，０）では、Ｘ方向中央部分にＮウェルＮＷ１０１が形成され、その内部にＰチャネルＭＯＳトランジスタが形成される。そのＮウェルＮＷ１０１の両側にはＰウェルＰＷ１０１，ＰＷ１０２が配置され、ＰウェルＰＷ１０１，ＰＷ１０２の内部にはＮチャネルＭＯＳトランジスタが形成される。ここで、ウェルＮＷ１０１，ＰＷ１０１，ＰＷ１０２は同じ列内の他のすべてのメモリセルのウェルと連続する。つまり、ウェルＮＷ１０１，ＰＷ１０１，ＰＷ１０２は、ビット線と同様に、Ｙ軸方向に延在する。

より詳細に説明すると、半導体基板の表面に、メモリセルＭＣ（０，０）、ＭＣ（１，０）に対して１つのＮウェルＮＷ１０１とそのＮウェルＮＷ１０１を挟む２つのＰウェルＰＷ１０１，ＰＷ１０２が形成されている。また、メモリセルＭＣ（０，０）とメモリセルＭＣ（１，０）とは、メモリセル境界ＢＤＥＲに対して略対称に配置されている。

（メモリセルＭＣ（０，０）について）
以下では、メモリセルＭＣ（０，０）内の配置について説明する。

ＰチャネルＭＯＳトランジスタＰ００，Ｐ０１はＮウェルＮＷ１０１内に形成されている。またＮチャネルＭＯＳトランジスタＮ０１，Ｎ０３はＰウェルＰＷ１０１内に形成されており、ＮチャネルＭＯＳトランジスタＮ００，Ｎ０２，Ｎ０４，Ｎ０５，Ｎ０６，Ｎ０７はＰウェルＰＷ１０２内に配置されている。

ＰチャネルＭＯＳトランジスタＰ００は、１対のＰ型拡散領域ＦＬ１０６，ＦＬ１０７よりなるソースおよびドレインとこれらの間に配置されるポリシリコンで形成されたゲートとを有している。Ｐ型拡散領域ＦＬ１０７は、コンタクトホールＣＴ、第１層金属配線ＭＡ１０６、および第１ビアホールＶＡ１０５を介して上層レイヤに電気的に接続され、上層レイヤにおいて電源線ＶＤＤに電気的に接続される。Ｐ型拡散領域ＦＬ１０６は、コンタクトホールＣＴ、第１層金属配線ＭＡ１０７、およびコンタクトホールＣＴを介してＮ型拡散領域ＦＬ１０９に電気的に接続される。また、ＰチャネルＭＯＳトランジスタＰ００のゲートは、ＮチャネルＭＯＳトランジスタＮ００，Ｎ０６，Ｎ０４のゲートと共通するポリシリコンＰＯで形成される。このポリシリコンＰＯは、コンタクトホールＣＴを介してＰ型拡散領域ＦＬ１０５と電気的に接続し、さらに、第１層金属配線ＭＡ１０３とコンタクトホールＣＴを介してＮ型拡散領域ＦＬ１０２に電気的に接続される。

ＰチャネルＭＯＳトランジスタＰ０１は、１対のＰ型拡散領域ＦＬ１０４，ＦＬ１０５よりなるソースおよびドレインとこれらの間に配置されるポリシリコンで形成されたゲートとを有している。Ｐ型拡散領域ＦＬ１０４は、コンタクトホールＣＴ、第１層金属配線ＭＡ１０５、および第１ビアホールＶＡ１０４を介して上層レイヤに電気的に接続され、上層レイヤにおいて電源線ＶＤＤに電気的に接続される。Ｐ型拡散領域ＦＬ１０５は、コンタクトホールＣＴ、第１層金属配線ＭＡ１０３、およびコンタクトホールＣＴを介してＮ型拡散領域ＦＬ１０２に電気的に接続される。ＰチャネルＭＯＳトランジスタＰ０１のゲートは、ＮチャネルＭＯＳトランジスタＮ０１と共通するポリシリコンＰＯで形成される。このポリシリコンＰＯは、コンタクトホールＣＴ、第１層金属配線ＭＡ１０７、コンタクトホールＣＴを介してＮ型拡散領域ＦＬ１０９に電気的に接続する。

ＮチャネルＭＯＳトランジスタＮ００は、１対のＮ型拡散領域ＦＬ１０９，ＦＬ１１０よりなるソースおよびドレインとこれらの間に配置されるポリシリコンで形成されたゲートとを有している。Ｎ型拡散領域ＦＬ１１０は、コンタクトホールＣＴ、第１層金属配線ＭＡ１０９、および第１ビアホールＶＡ１０７を介して上層レイヤに電気的に接続され、上層レイヤにおいて接地線ＶＳＳに電気的に接続される。

ＮチャネルＭＯＳトランジスタＮ０１は、１対のＮ型拡散領域ＦＬ１０１，ＦＬ１０２よりなるソースおよびドレインとこれらの間に配置されるポリシリコンで形成されたゲートとを有している。Ｎ型拡散領域ＦＬ１０１は、コンタクトホールＣＴ、第１層金属配線ＭＡ１０４、および第１ビアホールＶＡ１０２を介して上層レイヤに電気的に接続され、上層レイヤにおいて接地線ＶＳＳに電気的に接続される。

ＮチャネルＭＯＳトランジスタＮ０２は、１対のＮ型拡散領域ＦＬ１０８，ＦＬ１０９よりなるソースおよびドレインとこれらの間に配置されるポリシリコンで形成されたゲートとを有している。Ｎ型拡散領域ＦＬ１０８は、コンタクトホールＣＴ、第１層金属配線ＭＡ１０８、および第１ビアホールＶＡ１０６を介して上層レイヤに電気的に接続され、上層レイヤにおいて書込用ビット線ＷＢＬ（０）に電気的に接続される。

ＮチャネルＭＯＳトランジスタＮ０３は、１対のＮ型拡散領域ＦＬ１０２，ＦＬ１０３よりなるソースおよびドレインとこれらの間に配置されるポリシリコンで形成されたゲートとを有している。Ｎ型拡散領域ＦＬ１０３は、コンタクトホールＣＴ、第１層金属配線ＭＡ１０２、および第１ビアホールＶＡ１０３を介して上層レイヤに電気的に接続され、上層レイヤにおいて書込用ビット線／ＷＢＬ（０）に電気的に接続される。また、ＮチャネルＭＯＳトランジスタＮ０３のゲートを形成するポリシリコンは、コンタクトホールＣＴ、第１層金属配線ＭＡ１０１および第１ビアホールＶＡ１０１を介して上層レイヤに電気的に接続され、上層レイヤにおいて書込用ワード線ＷＷＬ（０）に電気的に接続する。

ＮチャネルＭＯＳトランジスタＮ０４は、１対のＮ型拡散領域ＦＬ１１５，ＦＬ１１６よりなるソースおよびドレインとこれらの間に配置されるポリシリコンで形成されたゲートとを有している。Ｎ型拡散領域ＦＬ１１６は、コンタクトホールＣＴ、第１層金属配線ＭＡ１０９、および第１ビアホールＶＡ１０７を介して上層レイヤに電気的に接続され、上層レイヤにおいて接地線ＶＳＳに電気的に接続される。

ＮチャネルＭＯＳトランジスタＮ０５は、１対のＮ型拡散領域ＦＬ１１４，ＦＬ１１５よりなるソースおよびドレインとこれらの間に配置されるポリシリコンで形成されたゲートとを有している。Ｎ型拡散領域ＦＬ１１４は、コンタクトホールＣＴ、第１層金属配線ＭＡ１１３、および第１ビアホールＶＡ１１１を介して上層レイヤに電気的に接続され、上層レイヤにおいて第１の読出用ビット線ＲＢＬ１Ａ（０）に電気的に接続される。ＮチャネルＭＯＳトランジスタＮ０５のゲートは、コンタクトホールＣＴ、第１層金属配線ＭＡ１１４、および第１ビアホールＶＡ１１２を介して、上層レイヤに電気的に接続され、上層レイヤにおいて、第１の読出用ワード線ＲＷＬ１（０）に電気的に接続される。

ＮチャネルＭＯＳトランジスタＮ０６は、１対のＮ型拡散領域ＦＬ１１２，ＦＬ１１３よりなるソースおよびドレインとこれらの間に配置されるポリシリコンで形成されたゲートとを有している。Ｎ型拡散領域ＦＬ１１３は、コンタクトホールＣＴ、第１層金属配線ＭＡ１０９、および第１ビアホールＶＡ１０７を介して上層レイヤに電気的に接続され、上層レイヤにおいて接地線ＶＳＳに電気的に接続される。

ＮチャネルＭＯＳトランジスタＮ０７は、１対のＮ型拡散領域ＦＬ１１１，ＦＬ１１２よりなるソースおよびドレインとこれらの間に配置されるポリシリコンで形成されたゲートとを有している。Ｎ型拡散領域ＦＬ１１１は、コンタクトホールＣＴ、第１層金属配線ＭＡ１１２、および第１ビアホールＶＡ１１０を介して上層レイヤに電気的に接続され、上層レイヤにおいて第３の読出用ビット線ＲＢＬ２Ａ（０）に電気的に接続される。ＮチャネルＭＯＳトランジスタＮ０７のゲートは、コンタクトホールＣＴ、第１層金属配線ＭＡ１１１、および第１ビアホールＶＡ１０９を介して、上層レイヤに電気的に接続され、上層レイヤにおいて、第２の読出用ワード線ＲＷＬ２（０）に電気的に接続される。

（メモリセルＭＣ（１，０）について）
メモリセルＭＣ（１，０）は、メモリセルＭＣ（０，０）に対して、基本的にメモリセル境界ＢＤＥＲに対して対称に配置されている。しかし、メモリセルＭＣ（０，０）が、第１の読出用ビット線ＲＢＬ１Ａ（０）および第３の読出用ビット線ＲＢＬ２Ａ（０）と接続するのに対して、メモリセルＭＣ（１，０）が、第２の読出用ビット線ＲＢＬ１Ｂ（０）および第４の読出用ビット線ＲＢＬ２Ｂ（０）と接続することから、以下の点で、メモリセルＭＣ（１，０）は、メモリセルＭＣ（０，０）と相違する。

ＮチャネルＭＯＳトランジスタＮ０５を形成するＮ型拡散領域ＦＬ１１４は、コンタクトホールＣＴ、第１層金属配線ＭＡ１１６、および第１ビアホールＶＡ１１４を介して上層レイヤに電気的に接続され、上層レイヤにおいて第２の読出用ビット線ＲＢＬ１Ｂ（０）に電気的に接続される。また、第１層金属配線ＭＡ１１６には、第１の読出用ビット線ＲＢＬ１Ａ（０）に電気的に接続するための第１ビアホールが存在しない。

ＮチャネルＭＯＳトランジスタＮ０７を形成するＮ型拡散領域ＦＬ１１１は、コンタクトホールＣＴ、第１層金属配線ＭＡ１１５、および第１ビアホールＶＡ１１３を介して上層レイヤに電気的に接続され、上層レイヤにおいて第４の読出用ビット線ＲＢＬ２Ｂ（０）に電気的に接続される。また、第１層金属配線ＭＡ１１５には、第１の読出用ビット線ＲＢＬ１Ａ（０）に電気的に接続するための第１ビアホールが存在しない。

なお、図３において、メモリセル境界ＢＤＥＲに跨って配置される拡散領域、コンタクトホール、第１層金属配線、第１ビアホールは、メモリセルＭＣ（０，０）およびメモリセルＭＣ（１，０）において共有されている。

（メモリセルの実装例−上層レイヤ）
図４は、第１の実施形態における第１ビアホール、第２層金属配線、第２ビアホール、および第３層金属配線を含む上層のレイヤの配置を示した平面図である。

図４に示されるように、メモリセル２ビット分、すなわちメモリセルＭＣ（０，０）とこれにＹ方向に隣接するメモリセルＭＣ（１，０）が示されている。なお、図４において、第２ビアホールＶＢが代表的な部分に符号が付されている。

メモリセルＭＣ（０，０）およびＭＣ（１，０）では、Ｙ軸方向に沿って第２層金属配線が配置されており、Ｘ軸方向に沿って第３層金属配線が配置されている。第２層金属配線と、その下層にある図３に示した第１層金属配線とは、第１ビアホールＶＡを介して電気的に接続する。第２層金属配線と、その上層にある第３層金属配線とは第２ビアホールＶＢを介して接続する。第２層金属配線のうちのいくつかのものは、同じ列内の他のすべてのメモリセルと連続しＹ軸方向に延在し、他のいくつかのものは、１つのメモリセルまたはＹ方向で隣接する２つのメモリセル内に限定して存在し、同じ列内の他のメモリセルの第２層金属配線と分断されている。第３層金属配線は、同じ行内の他のすべてのメモリセルと連続し、Ｘ軸方向に延在する。

第２層金属配線ＭＢ１０１（０および１），ＭＢ１０２，ＭＢ１０３，ＭＢ１０４，ＭＢ１０５，ＭＢ１０６，ＭＢ１０７（０および１），ＭＢ１０８，ＭＢ１０９，ＭＢ１１０，ＭＢ１１１，ＭＢ１１２がＸ軸の正方向に向かって順番に配置される。

また、メモリセルＭＣ（０，０）内で、第３層金属配線ＭＣ１０１、ＭＣ１０２がＹ軸方向の下から順番に配置され、メモリセルＭＣ（１，０）内で、第３層金属配線ＭＣ１０３、ＭＣ１０４がＹ軸の正方向へ向かって順番に配置される。

第３層金属配線ＭＣ１０１は、Ｘ軸方向に延在する書込用ワード線ＷＷＬ（０）である。第３層金属配線ＭＣ１０２は、Ｘ軸方向に延在する第１の読出用ワード線ＲＷＬ１（０）である。第３層金属配線ＭＣ１０３は、Ｘ軸方向に延在する書込用ワード線ＷＷＬ（１）である。第３層金属配線ＭＣ１０４は、Ｘ軸方向に延在する第２の読出用ワード線ＲＷＬ２（０）である。

第２層金属配線ＭＢ１０２は、Ｙ軸方向に延在する接地線ＶＳＳである。第２層金属配線ＭＢ１０２は、メモリセルＭＣ（０，０）内で、第１ビアホールＶＡ１０２を介して下層のレイヤに電気的に接続し、下層のレイヤにおいて図３の第１層金属配線ＭＡ１０４と電気的に接続する。第２層金属配線ＭＢ１０２は、メモリセルＭＣ（１，０）内でも、同様に、第１ビアホールＶＡ１０２とメモリセル境界ＢＤＥＲを介して対象な位置にある第１ビアホールを介して下層のレイヤに電気的に接続する。これにより、接地線ＶＳＳが、ＮチャネルＭＯＳトランジスタＮ０１を構成する拡散領域ＦＬ１０１に電気的に接続する。

第２層金属配線ＭＢ１０３は、Ｙ軸方向に延在する書込用ビット線／ＷＢＬ（０）である。第２層金属配線ＭＢ１０３は、メモリセル境界ＢＤＥＲを跨いで配置される第１ビアホールＶＡ１０３を介して下層のレイヤに電気的に接続し、下層のレイヤにおいて図３の第１層金属配線ＭＡ１０２と電気的に接続する。これにより、書込用ビット線／ＷＢＬ（０）が、ＮチャネルＭＯＳトランジスタＮ０３を構成する拡散領域ＦＬ１０３に電気的に接続する。

第２層金属配線ＭＢ１０４は、Ｙ軸方向に延在する電源線ＶＤＤである。第２層金属配線ＭＢ１０４は、メモリセルＭＣ（０，０）内で、第１ビアホールＶＡ１０４を介して下層のレイヤに電気的に接続し、下層のレイヤにおいて図３の第１層金属配線ＭＡ１０５と電気的に接続する。第２層金属配線ＭＢ１０４は、メモリセルＭＣ（１，０）内でも、同様に、第１ビアホールＶＡ１０４とメモリセル境界ＢＤＥＲを介して対象な位置にある第１ビアホールを介して下層のレイヤに電気的に接続する。また、第２層金属配線ＭＢ１０４は、メモリセル境界ＢＤＥＲを跨いで配置される第１ビアホールＶＡ１０５を介して下層のレイヤに電気的に接続し、下層のレイヤにおいて図３の第１層金属配線ＭＡ１０６と電気的に接続する。これにより、電源線ＶＤＤが、ＰチャネルＭＯＳトランジスタＰ０１を構成する拡散領域ＦＬ１０４およびＰチャネルＭＯＳトランジスタＰ００を構成する拡散領域ＦＬ１０７と接続する。

第２層金属配線ＭＢ１０５は、Ｙ軸方向に延在する書込用ビット線ＷＢＬ（０）である。第２層金属配線ＭＢ１０５は、第メモリセルＭＣ（０，０）内で、第１ビアホールＶＡ１０６を介して下層のレイヤに電気的に接続し、下層のレイヤにおいて図３の第１層金属配線ＭＡ１０８と電気的に接続する。また、第２層金属配線ＭＢ１０５は、メモリセルＭＣ（１，０）内でも、同様に、第１ビアホールＶＡ１０６とメモリセル境界ＢＤＥＲを介して対象な位置にある第１ビアホールを介して下層のレイヤに電気的に接続する。これにより、書込用ビット線ＷＢＬ（０）が、ＮチャネルＭＯＳトランジスタＮ０２を構成する拡散領域ＦＬ１０８に電気的に接続する。

第２層金属配線ＭＢ１０６は、Ｙ軸方向に延在する接地線ＶＳＳである。第２層金属配線ＭＢ１０６は、メモリセル境界ＢＤＥＲを跨いで配置される第１ビアホールＶＡ１０７を介して下層のレイヤに電気的に接続し、下層のレイヤにおいて図３の第１層金属配線ＭＡ１０９と電気的に接続する。これにより、接地線ＶＳＳが、ＮチャネルＭＯＳトランジスタＮ００を構成する拡散領域ＦＬ１１０に電気的に接続する。

第２層金属配線ＭＢ１０９は、Ｙ軸方向に延在する第４の読出用ビット線ＲＢＬ２Ｂ（０）である。第２層金属配線ＭＢ１０９は、メモリセルＭＣ（１，０）内で、第１ビアホールＶＡ１１３を介して下層のレイヤに電気的に接続し、下層のレイヤにおいて図３の第１層金属配線ＭＡ１１５と電気的に接続する。これにより、第４の読出用ビット線ＲＢＬ２Ｂ（０）が、メモリセルＭＣ（１，０）内のＮチャネルＭＯＳトランジスタＮ０７を構成する拡散領域ＦＬ１１１に電気的に接続する。

第２層金属配線ＭＢ１１０は、Ｙ軸方向に延在する第３の読出用ビット線ＲＢＬ２Ａ（０）である。第２層金属配線ＭＢ１１０は、メモリセルＭＣ（０，０）内で、第１ビアホールＶＡ１１０を介して下層のレイヤに電気的に接続し、下層のレイヤにおいて図３の第１層金属配線ＭＡ１１２と電気的に接続する。これにより、第３の読出用ビット線ＲＢＬ２Ａ（０）が、メモリセルＭＣ（０，０）内のＮチャネルＭＯＳトランジスタＮ０７を構成する拡散領域ＦＬ１１１に電気的に接続する。

第２層金属配線ＭＢ１１１は、Ｙ軸方向に延在する第２の読出用ビット線ＲＢＬ１Ｂ（０）である。第２層金属配線ＭＢ１１１は、メモリセルＭＣ（１，０）内で、第１ビアホールＶＡ１１４を介して下層のレイヤに電気的に接続し、下層のレイヤにおいて図３の第１層金属配線ＭＡ１１６と電気的に接続する。これにより、第２の読出用ビット線ＲＢＬ１Ｂ（０）が、メモリセルＭＣ（１，０）内のＮチャネルＭＯＳトランジスタＮ０５を構成する拡散領域ＦＬ１１４に電気的に接続する。

第２層金属配線ＭＢ１１２は、Ｙ軸方向に延在する第１の読出用ビット線ＲＢＬ１Ａ（０）である。第２層金属配線ＭＢ１１２は、メモリセルＭＣ（０，０）内で、第１ビアホールＶＡ１１１を介して下層のレイヤに電気的に接続し、下層のレイヤにおいて図３の第１層金属配線ＭＡ１１３と電気的に接続する。これにより、第１の読出用ビット線ＲＢＬ１Ａ（０）が、メモリセルＭＣ（０，０）内のＮチャネルＭＯＳトランジスタＮ０５を構成する拡散領域ＦＬ１１４に電気的に接続する。

第２層金属配線ＭＢ１０１（０）は、メモリセルＭＣ（０，０）内でのみ存在する。第２層金属配線ＭＢ１０１（０）は、第１ビアホールＶＡ１０１を介して下層のレイヤに電気的に接続し、下層のレイヤにおいて図３の第１層金属配線ＭＡ１０１と電気的に接続する。また、第２層金属配線ＭＢ１０１（０）は、第２ビアホールＶＢを介して書込用ワード線ＷＷＬ（０）である第３層金属配線ＭＣ１０１と電気的に接続する。第２層金属配線ＭＢ１０１（０）によって、書込用ワード線ＷＷＬ（０）とＮチャネルＭＯＳトランジスタＮ０３のポリシリコンゲートとが電気的に接続する。第２層金属配線ＭＢ１０１（１）は、メモリセルＭＣ（１，０）内でのみ存在し、第２層金属配線ＭＢ１０１（０）と同様の機能を有する。

第２層金属配線ＭＢ１０７（０）は、メモリセルＭＣ（０，０）内でのみ存在する。第２層金属配線ＭＢ１０７（０）は、第１ビアホールＶＡ１０８を介して下層のレイヤに電気的に接続し、下層のレイヤにおいて図３の第１層金属配線ＭＡ１１０と電気的に接続する。また、第２層金属配線ＭＢ１０７（０）は、第２ビアホールＶＢを介して書込用ワード線ＷＷＬ（０）である第３層金属配線ＭＣ１０１と電気的に接続する。第２層金属配線ＭＢ１０７（０）によって、書込用ワード線ＷＷＬ（０）とＮチャネルＭＯＳトランジスタＮ０２のポリシリコンとが電気的に接続する。第２層金属配線ＭＢ１０７（１）は、メモリセルＭＣ（１，０）内でのみ存在し、第２層金属配線ＭＢ１０７（０）と同様の機能を有する。

第２層金属配線ＭＢ１０８は、メモリセルＭＣ（０，０）およびＹ方向に隣接するＭＣ（１，０）内でのみ存在する。第２層金属配線ＭＢ１０８は、メモリセルＭＣ（０，０）内で、第１ビアホールＶＡ１０９を介して下層のレイヤに電気的に接続し、下層のレイヤにおいて図３の第１層金属配線ＭＡ１１１と電気的に接続する。また、第２層金属配線ＭＢ１０８は、メモリセルＭＣ（１，０）内でも、同様に、第１ビアホールＶＡ１０９とメモリセル境界ＢＤＥＲを介して対象な位置にある第１ビアホールを介して下層のレイヤに電気的に接続する。また、第２層金属配線ＭＢ１０８は、メモリセルＭＣ（１，０）内の第２ビアホールＶＢを介して第２の読出用ワード線ＲＷＬ２（０）である第３層金属配線ＭＣ１０４と電気的に接続する。第２層金属配線ＭＢ１０８によって、メモリセルＭＣ（０，０）およびメモリセルＭＣ（１，０）内のＮチャネルＭＯＳトランジスタＮ０７のポリシリコンゲートが、第２の読出用ワード線ＲＷＬ２（０）に共通に電気的に接続される。

第２層金属配線ＭＢ１１３は、メモリセルＭＣ（０，０）およびＹ方向に隣接するＭＣ（１，０）内でのみ存在する。第２層金属配線ＭＢ１１３は、メモリセルＭＣ（０，０）内で、第１ビアホールＶＡ１１２を介して下層のレイヤに電気的に接続し、下層のレイヤにおいて図３の第１層金属配線ＭＡ１１４と電気的に接続する。また、第２層金属配線ＭＢ１１３は、メモリセルＭＣ（１，０）内でも、同様に、第１ビアホールＶＡ１１２とメモリセル境界ＢＤＥＲを介して対象な位置にある第１ビアホールを介して下層のレイヤに電気的に接続する。また、第２層金属配線ＭＢ１１３は、メモリセルＭＣ（０，０）内の第２ビアホールＶＢを介して第１の読出用ワード線ＲＷＬ１（０）である第３層金属配線ＭＣ１０２と電気的に接続する。第２層金属配線ＭＢ１１３によって、メモリセルＭＣ（０，０）およびメモリセルＭＣ（１，０）内のＮチャネルＭＯＳトランジスタＮ０５のポリシリコンゲートが、第１の読出用ワード線ＲＷＬ１（０）に共通に電気的に接続される。

（本発明の実施形態のメモリセルのレイアウトの特徴）
次に、本発明の実施形態のメモリセルのレイアウトの特徴について説明する。

（１） メモリセルのレイアウトが横長となり、ビット線の長さを短くできるので、メモリセルからのデータの読出しおよびメモリセルへのデータの書込みを高速かつ低電力で行なうことができる。

（２） メモリセルのすべてのトランジスタのゲートの向きが同一であり、トランジスタＮ０３，Ｐ００，Ｎ００，Ｎ０６，Ｎ０４が一直線上に並び、トランジスタＮ０１，Ｐ０１，Ｎ０２，Ｎ０７，Ｎ０５が一直線上に並んでいるため、リソグラフィーが容易となり、製造ばらつきを防止することができる。

（３） 上下に隣接するメモリセルで、第１の読出用ワード線ＲＷＬ１と第２の読出用ワード線ＲＷＬ２とを共有し、かつ上下に隣接するメモリセルの偶数行のメモリセルは、第１の読出用ビット線ＲＢＬ１Ａおよび第３の読出用ビット線ＲＢＬ２Ａと接続し、奇数行のメモリセルは、第２の読出用ビット線ＲＢＬ１Ｂおよび第４の読出用ビット線ＲＢＬ２Ｂと接続する。これにより、ワード線方向（Ｘ軸方向、行方向）の配線数を減らすことができ、ビット線方向（Ｙ軸方向、列方向）の長さを小さくすることができる。また、ビット線方向の長さを一定とした場合には、配線ピッチを広くとることができるので、ワード線間のカップリングノイズを低減できる。

（４） 書込用ビット線ＷＢＬまたは／ＷＢＬと、読出用ビット線ＲＢＬ１Ａ、ＲＢＬ１Ｂ、ＲＢＬ２ＡまたはＲＢＬ２Ｂの間に接地線ＶＳＳが同じ配線層で配線されているので、これらの間にシールドが形成され、カップリングノイズを低減できる。

［第２の実施形態］
本発明の実施形態は、１０個のトランジスタを含み、１個の書込用ポートおよび１個の読出用ポートを備え、メモリセルからのデータの読出前にビット線対をプリチャージしないタイプの半導体記憶装置に関する。

図５は、第２の実施形態に係る半導体記憶装置の概略構成を表わすブロック図である。
図５を参照して、この半導体記憶装置は、書込用アドレスバッファ１４と、読出用アドレスバッファ１６と、書込用行デコーダ１０と、読出用行デコーダ１２と、書込用列デコーダ１８と、読出用列デコーダ２０と、入力回路２４と、出力回路２２と、メモリセルアレイ８４を備える。

メモリセルアレイ８４は、行列上に配置された複数個のＳＲＡＭセルを有する。行数をｎ、列数をｍとし、書込ドライバおよびセンスアンプに最も近い行の番号を０とし、最も遠い行の番号を（ｎ−１）とし、読出用行デコーダ１２に最も近い列の番号を０とし、最も遠い行の番号を（ｍ−１）としたときに、第ｉ行第ｊ列のＳＲＡＭセルをＭＣ（ｉ，ｊ）と記すことにする。ここで、隣接する２つの行は、１組とする。すなわち、行の番号が０，１の２つの行を第０組、行の番号が２，３の２つの行を第１組とし、行の番号が（ｎ−２），（ｎ−１）の２つの行を第（（ｎ−２）／２）組とする。

第ｊ列に対して、正相および逆相の書込用ビット線対ＷＢＬ（ｊ），／ＷＢＬ（ｊ）が設けられる。第ｊ列のメモリセルＭＣ（＊，ｊ）は、正相および逆相の書込用ビット線対ＷＢＬ（ｊ），／ＷＢＬ（ｊ）と接続する（＊は０〜（ｎ−１））。

第ｊ列に対して、第１の読出用ビット線ＲＢＬＡ（ｊ）と、第２の読出用ビット線ＲＢＬＢ（ｊ）とが設けられる。偶数行の第ｊ列のメモリセルＭＣ（ｅ，ｊ）は、第１の読出用ビット線ＲＢＬＡ（ｊ）と接続する（ｅは偶数）。奇数行の第ｊ列のメモリセルＭＣ（ｏ，ｊ）は、第２の読出用ビット線ＲＢＬＢ（ｊ）と接続する（ｏは奇数）。

第ｉ行に対して、書込用ワード線ＷＷＬ（ｉ）が設けられる。第ｉ行のメモリセルＭＣ（ｉ，＊）は、書込用ワード線ＷＷＬ（ｉ）と接続する（＊は０〜（ｍ−１））。

第ｉ組に対して、正相および逆相の読出用ワード線ＲＷＬ（ｉ）,／ＲＷＬ（ｉ）が設けられる。第ｉ組のメモリセルはＭＣ（２×ｉ，＊），ＭＣ（２×ｉ＋１，＊）は、正相および逆相の読出用ワード線ＲＷＬ（ｉ）,／ＲＷＬ（ｉ）と接続する（＊は０〜（ｍ−１））。

書込用アドレスバッファ１４は、正相の書込イネーブル信号ＷＥがアサートされている場合に、外部から入力される書込アドレスＷ＿ＡＤＤのうち行を指定するアドレスの部分を書込用行デコーダ１０に出力し、列を指定するアドレスの部分を書込用列デコーダ１８に出力する。

読出用アドレスバッファ１６は、逆相の書込イネーブル信号／ＷＥがアサートされている場合に、外部から入力される読出アドレスＲ＿ＡＤＤのうちの行アドレスの組を指定するアドレスの部分（行アドレスの最下位ビットを除くビット）を読出用行デコーダ１２に出力し、読出アドレスＲ＿ＡＤＤのうちの行アドレスの組内の行を指定するアドレスの部分（行アドレスの最下位ビットＲ［０］）をセレクタＭＵＸへ出力し、読出アドレスＲ＿ＡＤＤのうち列を指定するアドレスの部分を読出用列デコーダ２０に出力する。

書込用行デコーダ１０は、書込用アドレスバッファ１４からの書込アドレスＷ＿ＡＤＤのうちの行アドレスに従って、書込用ワード線ＷＷＬ（ｉ）（ｉ＝０〜（ｎ−１））のいずれか１つを活性化する。

読出用行デコーダ１２は、読出用アドレスバッファ１６からの読出アドレスＲ＿ＡＤＤのうちの行アドレスの組を指定するアドレスに従って、正相の読出用ワード線ＲＷＬ（ｉ）（ｉ＝０〜（（ｎ−２）／２）のいずれか１つを活性化し、それと逆相の読出用ワード線／ＲＷＬ（ｉ）を非活性化する。

書込用列デコーダ１８は、書込用アドレスバッファ１４からの書込アドレスＷ＿ＡＤＤのうちの列アドレスに従って、列を選択して、選択した列の書込ドライバＷＲを入力回路２４に選択させる。

読出用列デコーダ２０は、読出用アドレスバッファ１６からの読出アドレスＲ＿ＡＤＤのうちの列アドレスに従って、列を選択して、選択した列のセレクタＭＵＸの出力信号を出力回路２２に選択させる。

第ｊ列に対して、セレクタＭＵＸ（ｊ）が設けられる。セレクタＭＵＸ（ｊ）には、第１の読出用ビット線ＲＢＬＡ（ｊ）と第２の読出用ビット線ＲＢＬＢ（ｊ）とが接続する。セレクタＭＵＸ（ｊ）は、読出用アドレスバッファ１６からの読出アドレスＲ＿ＡＤＤのうちの行アドレスの組内の行を指定するアドレスＲ［０］に従って、接続されている第１の読出用ビット線ＲＢＬＡ（ｊ）と第２の読出用ビット線ＲＢＬＢ（ｊ）のいずれか１つを選択し、選択したビット線の信号をセンスアンプＳＡ（ｊ）へ出力する。

第ｊ列に対して、センスアンプＳＡ（ｊ）が設けられる。センスアンプＳＡ（ｊ）は、セレクタＭＵＸ（ｊ）から送られるデータを増幅して、出力回路２２へ送る。

第ｊ列に対して、書込ドライバＷＲ（ｊ）が設けられる。書込ドライバＷＲ（ｊ）は、入力回路２４から書込データを受けて、接続される正相の書込用ビット線ＷＢＬ（ｊ）へ書込データに応じたハイまたはロウレベルのデータを出力し、接続される逆相の書込用ビット線／ＷＢＬ（ｊ）へ書込データに応じたハイまたはロウレベルの反転データを出力する。

入力回路２４は、外部から入力された書込データＤＩを書込用列デコーダ１８で指定される列の書込ドライバＷＲへ出力する。

出力回路２２は、ｍ個の列のセンスアンプＳＡからのデータを受けて、読出用列デコーダ２０で指定される列のセンスアンプＳＡからのデータを選択して、外部へ読出データＤＯとして出力する。

（メモリセルの構成）
図６は、図５におけるメモリセルＭＣ（０，０）の構成を示した回路図である。

図６を参照して、メモリセルＭＣ（０，０）は、ＰチャネルＭＯＳトランジスタＰ１０，Ｐ１１，Ｐ１２，Ｐ１３と、ＮチャネルＭＯＳトランジスタＮ１０，Ｎ１１，Ｎ１２，Ｎ１３，Ｎ１４，Ｎ１５とを含む。

また、メモリセルＭＣ（０，０）は、行方向に沿って延在する書込用ワード線ＷＷＬ（０）、読出用ワード線対ＲＷＬ（０），／ＲＷＬ（０）と接続する。また、メモリセルＭＣ（０，０）は、列方向に沿って延在する書込用ビット線対ＷＢＬ（０），／ＷＢＬ（０）、および第１の読出用ビット線ＲＢＬＡ（０）と接続する。

ＰチャネルＭＯＳトランジスタＰ１０は、電源ノードＶＤＤと記憶ノードＢ０との間に接続されゲートが記憶ノードＡ０に接続される。ＮチャネルＭＯＳトランジスタＮ１０は、記憶ノードＢ０と接地ノードＶＳＳとの間に接続されゲートが記憶ノードＡ０に接続される。ＰチャネルＭＯＳトランジスタＰ１０とＮチャネルＭＯＳトランジスタＮ１０は、第１のＣＭＯＳインバータを構成する。

ＰチャネルＭＯＳトランジスタＰ１１は、電源ノードＶＤＤと記憶ノードＡ０との間に接続されゲートが記憶ノードＢ０に接続される。ＮチャネルＭＯＳトランジスタＮ１１は、記憶ノードＡ０と接地ノードＶＳＳとの間に接続されゲートが記憶ノードＢ０に接続される。ＰチャネルＭＯＳトランジスタＰ１１とＮチャネルＭＯＳトランジスタＮ１１は、第２のＣＭＯＳインバータを構成する。

第１のＣＭＯＳインバータの入力である記憶ノードＢ０と、第２のＣＭＯＳインバータの出力とが接続する。第２のＣＭＯＳインバータの入力である記憶ノードＡ０と、第１のＣＭＯＳインバータの出力とが接続する。

ＮチャネルＭＯＳトランジスタＮ１２は、記憶ノードＢ０と正相の書込用ビット線ＷＢＬ（０）との間に接続されゲートに書込用ワード線ＷＷＬ（０）が接続される。ＮチャネルＭＯＳトランジスタＮ１３は、記憶ノードＡ０と逆相の書込用ビット線／ＷＢＬ（０）との間に接続されゲートに書込用ワード線ＷＷＬ（０）が接続される。

ＰチャネルＭＯＳトランジスタＰ１２は、電源ノードＶＤＤとノードＣ０との間に接続されゲートが記憶ノードＡ０に接続される。ＮチャネルＭＯＳトランジスタＮ１４は、ノードＣ０と接地ノードＶＳＳとの間に接続されゲートが記憶ノードＡ０に接続される。ＰチャネルＭＯＳトランジスタＰ１２とＮチャネルＭＯＳトランジスタＮ１４は、第３のＣＭＯＳインバータを構成する。第３のＣＭＯＳインバータの出力は、記憶ノードＡ０に接続される。

ＰチャネルＭＯＳトランジスタＰ１３は、第３のＣＭＯＳインバータの入力であるノードＣ０と第１の読出用ビット線ＲＢＬＡ（０）との間に接続されゲートが逆相の読出用ワード線／ＲＷＬ（０）に接続される。ＮチャネルＭＯＳトランジスタＮ１５は、第３のＣＭＯＳインバータの入力であるノードＣ０と第１の読出用ビット線ＲＢＬＡ（０）との間に接続されゲートが正相の読出用ワード線ＲＷＬ（０）に接続される。ＰチャネルＭＯＳトランジスタＰ１３とＮチャネルＭＯＳトランジスタＮ１５とは、トランスファゲートを構成する。

なお図５における他のメモリセルは、対応する読出用ワード線対、書込用ワード線、書込用ビット線対、第１の読出用ビット線、第２の読出用ビット線が接続される点が異なるが内部の回路構成は同様であるので説明は繰返さない。

（メモリセルの実装例−下層レイヤ）
図７は、第２の実施形態におけるメモリセルアレイのウェル、拡散領域、ポリシリコン、コンタクトホール、第１層金属配線、および第１ビアホールを含む下層のレイヤの配置を示した平面図である。

図７に示されるように、メモリセル２ビット分、すなわちメモリセルＭＣ（０，０）とこれにＹ方向に隣接するメモリセルＭＣ（１，０）が示されている。なお、図７においてコンタクトホールＣＴ、多結晶シリコン（ポリシリコン）ＰＯ、拡散領域ＤＦの一つを代表として符号を付してある。

メモリセルＭＣ（０，０）およびＭＣ（１，０）では、半導体基板の表面に、Ｘ軸の正方向に順番に、ＰウェルＰＷ２０１、ＮウェルＮＷ２０１、ＰウェルＰＷ２０２、ＮウェルＮＷ２０２が形成される。ＰウェルＰＷ２０１，ＰＷ２０２の内部にはＮチャネルＭＯＳトランジスタが形成される。ＮウェルＮＷ２０１，ＮＷ２０２の内部にはＰチャネルＭＯＳトランジスタが形成される。

ここで、ウェルＮＷ２０１，ＮＷ２０２，ＰＷ２０１，ＰＷ２０２は同じ列内の他のすべてのメモリセルのウェルと連続する。つまり、ウェルＮＷ２０１，ＮＷ２０２，ＰＷ２０１，ＰＷ２０２は、ビット線と同様に、Ｙ軸方向に延在する。メモリセルＭＣ（０，０）とメモリセルＭＣ（１，０）とは、基本的にメモリセル境界ＢＤＥＲに対して対称に配置されている。

図７において、ＰウェルＰＷ２０１およびウェルＮＷ２０１内の配置は、図３の第１の実施形態におけるＰウェルＰＷ１０１およびウェルＮＷ１０１内の配置と同一であるので、説明を繰返さない。

（メモリセルＭＣ（０，０）について）
以下では、メモリセルＭＣ（０，０）内の配置について説明する。

ＮチャネルＭＯＳトランジスタＮ１０，Ｎ１２，Ｎ１４，Ｎ１５は、ＰウェルＰＷ２０２内に配置され、ＰチャネルＭＯＳトランジスタＰ１２，Ｐ１３は、ＮウェルＮＷ２０２内に配置される。

ＮチャネルＭＯＳトランジスタＮ１０，Ｎ１２に関する配置も、図７の配置と同様であるので説明を繰返さない。

ＮチャネルＭＯＳトランジスタＮ１４は、１対のＮ型拡散領域ＦＬ２１３，ＦＬ２１２よりなるソースおよびドレインとこれらの間に配置されるポリシリコンで形成されたゲートとを有している。Ｎ型拡散領域ＦＬ２１３は、コンタクトホールＣＴ、第１層金属配線ＭＡ２０９、および第１ビアホールＶＡ２０７を介して上層レイヤに電気的に接続され、上層レイヤにおいて接地線ＶＳＳに電気的に接続される。Ｎ型拡散領域ＦＬ２１２は、コンタクトホールＣＴ、第１層金属配線ＭＡ２１２、およびコンタクトホールＣＴを介してＰ型拡散領域ＦＬ２１５に電気的に接続される。また、ＮチャネルＭＯＳトランジスタＮ１４のゲートは、ＮチャネルＭＯＳトランジスタＮ１０，Ｎ１４、ＰチャネルＭＯＳトランジスタＰ１０，Ｐ１２のゲートと共通するポリシリコンＰＯで形成される。このポリシリコンＰＯは、コンタクトホールＣＴを介してＰ型拡散領域ＦＬ２０５と電気的に接続し、さらに、第１層金属配線ＭＡ２０３とコンタクトホールＣＴを介してＮ型拡散領域ＦＬ２０２に電気的に接続される。

ＮチャネルＭＯＳトランジスタＮ１５は、１対のＮ型拡散領域ＦＬ２１１，ＦＬ２１２よりなるソースおよびドレインとこれらの間に配置されるポリシリコンで形成されたゲートとを有している。Ｎ型拡散領域ＦＬ２１１は、コンタクトホールＣＴ、第１層金属配線ＭＡ２１３、および第１ビアホールＶＡ２１１を介して上層レイヤに接続され、上層レイヤにおいて第１の読出用ビット線ＲＢＬＡ（０）に電気的に接続される。また、Ｎ型拡散領域ＦＬ２１１は、コンタクトホールＣＴ、第１層金属配線ＭＡ２１３、およびコンタクトホールＣＴを介してＰ型拡散領域ＦＬ２１４に電気的に接続する。ＮチャネルＭＯＳトランジスタＮ１５のゲートは、コンタクトホールＣＴ、第１層金属配線ＭＡ２１１、および第１ビアホールＶＡ２０９を介して、上層レイヤに電気的に接続され、上層レイヤにおいて、読出用ワード線ＲＷＬ（０）に電気的に接続される。

ＰチャネルＭＯＳトランジスタＰ１２は、１対のＰ型拡散領域ＦＬ２１６，ＦＬ２１５よりなるソースおよびドレインとこれらの間に配置されるポリシリコンで形成されたゲートとを有している。Ｐ型拡散領域ＦＬ２１６は、コンタクトホールＣＴ、第１層金属配線ＭＡ２１４、および第１ビアホールＶＡ２１６を介して上層レイヤに電気的に接続され、上層レイヤにおいて電源線ＶＤＤに電気的に接続される。

ＰチャネルＭＯＳトランジスタＰ１３は、１対のＰ型拡散領域ＦＬ２１４，ＦＬ２１５よりなるソースおよびドレインとこれらの間に配置されるポリシリコンで形成されたゲートとを有している。ＰチャネルＭＯＳトランジスタＰ１３のゲートは、コンタクトホールＣＴ、第１層金属配線ＭＡ２１２、および第１ビアホールＶＡ２１２を介して、上層レイヤに電気的に接続され、上層レイヤにおいて、読出用ワード線／ＲＷＬ（０）に電気的に接続される。

（メモリセルＭＣ（１，０）について）
メモリセルＭＣ（１，０）は、メモリセルＭＣ（０，０）に対して、基本的にメモリセル境界ＢＤＥＲに対して対称に配置されている。しかし、メモリセルＭＣ（０，０）が、第１の読出用ビット線ＲＢＬＡ（０）と接続するのに対して、メモリセルＭＣ（１，０）が、第２の読出用ビット線ＲＢＬＢ（０）と接続することから、以下の点で、メモリセルＭＣ（１，０）は、メモリセルＭＣ（０，０）と相違する。

ＮチャネルＭＯＳトランジスタＮ１５を形成するＮ型拡散領域ＦＬ２１１は、コンタクトホールＣＴ、第１層金属配線ＭＡ２１６、および第１ビアホールＶＡ２１３を介して上層レイヤに電気的に接続され、上層レイヤにおいて第２の読出用ビット線ＲＢＬＢ（０）に電気的に接続される。また、第１層金属配線ＭＡ２１６には、第１の読出用ビット線ＲＢＬＡ（０）に電気的に接続するための第１ビアホールが存在しない。

なお、図７において、メモリセル境界ＢＤＥＲに跨って配置される拡散領域、コンタクトホール、第１層金属配線、第１ビアホールは、メモリセルＭＣ（０，０）およびメモリセルＭＣ（１，０）において共有されている。

（メモリセルの実装例−上層レイヤ）
図８は、第２の実施形態における第１ビアホール、第２層金属配線、第２ビアホール、および第３層金属配線を含む上層のレイヤの配置を示した平面図である。

図８に示されるように、メモリセル２ビット分、すなわちメモリセルＭＣ（０，０）とこれにＹ方向に隣接するメモリセルＭＣ（１，０）が示されている。なお、図８において、第２ビアホールＶＢが代表的な部分に符号が付されている。

図８の配置が、図４の第１の実施形態の配置と相違する点は、以下である。
図８では、メモリセルＭＣ（０，０）内に、図４の第１の読出用ワード線ＲＷＬ１（０）に代えて、読出用ワード線ＲＷＬ（０）が配置される。また、メモリセルＭＣ（１，０）内に、図４の第２の読出用ワード線ＲＷＬ２（０）に代えて、読出用ワード線／ＲＷＬ（０）が配置される。

これにより、第２層金属配線ＭＢ２０８は、第２ビアホールＶＢを介して読出用ワード線ＲＷＬ（０）と電気的に接続する。第２層金属配線ＭＢ２０８によって、メモリセルＭＣ（０，０）およびメモリセルＭＣ（１，０）内のＮチャネルＭＯＳトランジスタＮ１５のポリシリコンゲートが、読出用ワード線ＲＷＬ（０）に共通に電気的に接続される。

また、第２層金属配線ＭＢ２１２は、第２ビアホールＶＢを介して読出用ワード線／ＲＷＬ（０）と電気的に接続する。第２層金属配線ＭＢ２１２によって、メモリセルＭＣ（０，０）およびメモリセルＭＣ（１，０）内のＰチャネルＭＯＳトランジスタＰ１３のポリシリコンゲートが、読出用ワード線／ＲＷＬ（０）に共通に電気的に接続される。

また、図８では、図４の第４の読出用ビット線ＲＢＬ２Ｂ（０）（ＭＢ１０９）、第３の読出用ビット線ＲＢＬ２Ａ（０）（ＭＢ１１０）、第１の読出用ビット線ＲＥＬ１Ｂ（０）（ＭＢ１１１）、第２の読出用ビット線ＲＢＬ１Ａ（０）（ＭＢ１１２）に代えて、第２層金属配線ＭＢ２０９，ＭＢ２１０，ＭＢ２１１がＸ軸の正方向へ順番に配置される。

第２層金属配線ＭＢ２０９は、Ｙ軸方向に延在する第２の読出用ビット線ＲＢＬＢ（０）である。第２層金属配線ＭＢ２０９は、メモリセルＭＣ（１，０）内で、第１ビアホールＶＡ２１３を介して下層のレイヤに電気的に接続し、下層のレイヤにおいて図７の第１層金属配線ＭＡ２１６と電気的に接続する。これにより、第２の読出用ビット線ＲＢＬＢ（０）が、メモリセルＭＣ（１，０）内のＮチャネルＭＯＳトランジスタＮ１５を構成する拡散領域ＦＬ２１１に電気的に接続する。

第２層金属配線ＭＢ２１０は、Ｙ軸方向に延在する電源線ＶＤＤである。第２層金属配線ＭＢ２１０は、メモリセル境界ＢＤＥＲを跨いで配置される第１ビアホールＶＡ２１０を介して下層のレイヤに電気的に接続し、下層のレイヤにおいて図７の第１層金属配線ＭＡ２１４と電気的に接続する。これにより、電源線ＶＤＤが、ＰチャネルＭＯＳトランジスタＰ１２を構成する拡散領域ＦＬ２１６に電気的に接続する。

第２層金属配線ＭＢ２１１は、Ｙ軸方向に延在する第１の読出用ビット線ＲＢＬＡ（０）である。第２層金属配線ＭＢ２１１は、メモリセルＭＣ（０，０）内で、第１ビアホールＶＡ２１１を介して下層のレイヤに電気的に接続し、下層のレイヤにおいて図７の第１層金属配線ＭＡ２１３と電気的に接続する。これにより、第１の読出用ビット線ＲＢＬＡ（０）が、メモリセルＭＣ（０，０）内のＰチャネルＭＯＳトランジスタＰ１３を構成する拡散領域ＦＬ２１４に電気的に接続する。

（本発明の実施形態のメモリセルのレイアウトの特徴）
次に、本発明の実施形態のメモリセルのレイアウトの特徴について説明する。

（１） メモリセルのレイアウトが横長となり、ビット線の長さを短くできるので、メモリセルからのデータの読出しおよびメモリセルへのデータの書込みを高速かつ低電力で行なうことができる。

（２） メモリセルのすべてのトランジスタのゲートの向きが同一であり、トランジスタＮ１３，Ｐ１０，Ｎ１０，Ｎ１４，Ｐ１２が一直線上に並び、トランジスタＮ１１，Ｐ１１，Ｎ１２，Ｎ１５，Ｐ１３が一直線上に並んでいるため、リソグラフィーが容易となり、製造ばらつきを防止することができる。

（３） 上下に隣接するメモリセルで、読出用ワード線対ＲＷＬ，／ＲＷＬとを共有し、かつ上下に隣接するメモリセルの偶数行のメモリセルは、第１の読出用ビット線ＲＢＬＡと接続し、奇数行のメモリセルは、第２の読出用ビット線ＲＢＬＢと接続する。これにより、ワード線方向（Ｘ軸方向、行方向）の配線数を減らすことができ、ビット線方向（Ｙ軸方向、列方向）の長さを小さくすることができる。また、ビット線方向の長さを一定とした場合には、配線ピッチを広くとることができるので、ワード線間のカップリングノイズを低減できる。

（４） 書込用ビット線ＷＢＬまたは／ＷＢＬと、第１の読出用ビット線ＲＢＬＡまたは第２の読出用ビット線ＲＢＬＢの間に少なくとも接地線ＶＳＳが同じ配線層で配線されているので、これらの間にシールドが形成され、カップリングノイズを低減できる。

（５） 第１の読出用ビット線ＲＢＬＡと第２の読出用ビット線ＲＢＬＢの間に電源線ＶＤＤが同じ配線層で配線されているので、これらの間にシールドが形成され、カップリングノイズを低減できる。

（６） 読出バッファ回路をＣＭＯＳインバータとトランスファゲートで構成するので、高速かつ安定した読出しが可能である。

［第３の実施形態］
本発明の実施形態は、第２の実施形態におけるメモリセルの実装例（上層および下層）の変形例に関するものである。

（メモリセルの実装例−下層レイヤ）
図９は、第３の実施形態におけるメモリセルアレイのウェル、拡散領域、ポリシリコン、コンタクトホール、第１層金属配線、および第１ビアホールを含む下層のレイヤの配置を示した平面図である。

図９に示されるように、メモリセル２ビット分、すなわちメモリセルＭＣ（０，０）とこれにＹ方向に隣接するメモリセルＭＣ（１，０）が示されている。なお、図３においてコンタクトホールＣＴ、多結晶シリコン（ポリシリコン）ＰＯ、拡散領域ＤＦの一つを代表として符号を付してある。

メモリセルＭＣ（０，０）およびＭＣ（１，０）では、半導体基板の表面に、Ｘ軸の正方向に順番に、ＰウェルＰＷ３０１、ＮウェルＮＷ３０１、ＰウェルＰＷ３０２、ＮウェルＮＷ３０２が形成される。ＰウェルＰＷ３０１，ＰＷ３０２の内部にはＮチャネルＭＯＳトランジスタが形成される。ＮウェルＮＷ３０１，ＮＷ３０２の内部にはＰチャネルＭＯＳトランジスタが形成される。

ここで、ウェルＮＷ３０１，ＮＷ３０２，ＰＷ３０１，ＰＷ３０２は同じ列内の他のすべてのメモリセルのウェルと連続する。つまり、ウェルＮＷ３０１，ＮＷ３０２，ＰＷ３０１，ＰＷ３０２は、ビット線と同様に、Ｙ軸方向に延在する。メモリセルＭＣ（０，０）とメモリセルＭＣ（１，０）とは、基本的にメモリセル境界ＢＤＥＲに対して対称に配置されている。

（メモリセルＭＣ（０，０）について）
以下では、メモリセルＭＣ（０，０）内の配置について説明する。

ＰチャネルＭＯＳトランジスタＰ１０，Ｐ１１はＮウェルＮＷ３０１内に形成されている。またＮチャネルＭＯＳトランジスタＮ１１，Ｎ１２，Ｎ１３はＰウェルＰＷ３０１内に形成されている。ＮチャネルＭＯＳトランジスタＮ１０，Ｎ１４，Ｎ１５はＰウェルＰＷ３０２内に形成されている。ＰチャネルＭＯＳトランジスタＰ１２，Ｐ１３はＮウェルＮＷ３０２内に形成されている。

ＰチャネルＭＯＳトランジスタＰ１０は、１対のＰ型拡散領域ＦＬ３０８，ＦＬ３０９よりなるソースおよびドレインとこれらの間に配置されるポリシリコンで形成されたゲートとを有している。Ｐ型拡散領域ＦＬ３０９は、コンタクトホールＣＴ、第１層金属配線ＭＡ３０７、および第１ビアホールＶＡ３０６を介して上層レイヤに電気的に接続され、上層レイヤにおいて電源線ＶＤＤに電気的に接続される。Ｐ型拡散領域ＦＬ３０８は、コンタクトホールＣＴ、第１層金属配線ＭＡ３０８、およびコンタクトホールＣＴを介してＮ型拡散領域ＦＬ３１０に電気的に接続される。また、Ｐ型拡散領域ＦＬ３０８は、コンタクトホールＣＴおよび第１層金属配線ＭＡ３０８を介してＰチャネルＭＯＳトランジスタＰ１１およびＮチャネルＭＯＳトランジスタＮ１１のポリシリコンゲートと電気的に接続し、さらにコンタクトホールＣＴを介してＮ型拡散領域ＦＬ３０１に電気的に接続する。また、ＰチャネルＭＯＳトランジスタＰ１０のゲートは、ＮチャネルＭＯＳトランジスタＮ１０，Ｎ１４、ＰチャネルＭＯＳトランジスタＰ１０のゲートと共通するポリシリコンＰＯで形成される。このポリシリコンＰＯは、コンタクトホールＣＴを介してＰ型拡散領域ＦＬ３０７と電気的に接続し、さらに、第１層金属配線ＭＡ３０４とコンタクトホールＣＴを介してＮ型拡散領域ＦＬ３０４に電気的に接続される。

ＰチャネルＭＯＳトランジスタＰ１１は、１対のＰ型拡散領域ＦＬ３０６，ＦＬ３０７よりなるソースおよびドレインとこれらの間に配置されるポリシリコンで形成されたゲートとを有している。Ｐ型拡散領域ＦＬ３０６は、コンタクトホールＣＴ、第１層金属配線ＭＡ３０６、および第１ビアホールＶＡ３０５を介して上層レイヤに電気的に接続され、上層レイヤにおいて電源線ＶＤＤに電気的に接続される。

ＮチャネルＭＯＳトランジスタＮ１２は、１対のＮ型拡散領域ＦＬ３０１，ＦＬ３０２よりなるソースおよびドレインとこれらの間に配置されるポリシリコンで形成されたゲートとを有している。Ｎ型拡散領域ＦＬ３０２は、コンタクトホールＣＴ、第１層金属配線ＭＡ３０２、および第１ビアホールＶＡ３０２を介して上層レイヤに電気的に接続され、上層レイヤにおいて書込用ビット線／ＷＢＬ（０）に電気的に接続される。ＮチャネルＭＯＳトランジスタＮ１２のゲートは、ＮチャネルＭＯＳトランジスタＮ１３のゲートと共通するポリシリコンＰＯで形成される。このポリシリコンＰＯは、コンタクトホールＣＴ、第１層金属配線ＭＡ３０１および第１ビアホールＶＡ３０１を介して書込用ワード線ＷＷＬ（０）に電気的に接続される。

ＮチャネルＭＯＳトランジスタＮ１３は、１対のＮ型拡散領域ＦＬ３０４，ＦＬ３０５よりなるソースおよびドレインとこれらの間に配置されるポリシリコンで形成されたゲートとを有している。Ｎ型拡散領域ＦＬ３０５は、コンタクトホールＣＴ、第１層金属配線ＭＡ３０３、および第１ビアホールＶＡ３０４を介して上層レイヤに電気的に接続され、上層レイヤにおいて書込用ビット線ＷＢＬ（０）に電気的に接続される。

ＮチャネルＭＯＳトランジスタＮ１１は、１対のＮ型拡散領域ＦＬ３０３，ＦＬ３０４よりなるソースおよびドレインとこれらの間に配置されるポリシリコンで形成されたゲートとを有している。Ｎ型拡散領域ＦＬ３０３は、コンタクトホールＣＴ、第１層金属配線ＭＡ３０５、および第１ビアホールＶＡ３０３を介して上層レイヤに電気的に接続され、上層レイヤにおいて電源線ＶＤＤに電気的に接続される。

ＮチャネルＭＯＳトランジスタＮ１０は、１対のＮ型拡散領域ＦＬ３１０，ＦＬ３１１よりなるソースおよびドレインとこれらの間に配置されるポリシリコンで形成されたゲートとを有している。Ｎ型拡散領域ＦＬ３１０は、コンタクトホールＣＴ、第１層金属配線ＭＡ３０９、およびコンタクトホールＣＴを介してＮ型拡散領域ＦＬ３１４に電気的に接続される。また、Ｎ型拡散領域ＦＬ３１０は、コンタクトホールＣＴ、第１層金属配線ＭＡ３０９、および第１ビアホールＶＡ３０９を介して上層レイヤに電気的に接続され、上層レイヤにおいて接地線ＶＳＳに電気的に接続される。

ＮチャネルＭＯＳトランジスタＮ１４は、１対のＮ型拡散領域ＦＬ３１３，ＦＬ３１４よりなるソースおよびドレインとこれらの間に配置されるポリシリコンで形成されたゲートとを有している。Ｎ型拡散領域ＦＬ３１３は、コンタクトホールＣＴ、第１層金属配線ＭＡ３１１、およびコンタクトホールＣＴを介してＰ型拡散領域ＦＬ３１６に電気的に接続する。

ＮチャネルＭＯＳトランジスタＮ１５は、１対のＮ型拡散領域ＦＬ３１２，ＦＬ３１３よりなるソースおよびドレインとこれらの間に配置されるポリシリコンで形成されたゲートとを有している。Ｎ型拡散領域ＦＬ３１２は、コンタクトホールＣＴ、第１層金属配線ＭＡ３１２、およびコンタクトホールＣＴを介してＰ型拡散領域ＦＬ３１５に電気的に接続する。また、Ｎ型拡散領域ＦＬ３１２は、コンタクトホールＣＴ、第１層金属配線ＭＡ３１２、および第１ビアホールＶＡ３１０を介して上層レイヤに電気的に接続され、上層レイヤにおいて第１の読出用ビット線ＲＢＬＡ（０）に電気的に接続される。ＮチャネルＭＯＳトランジスタＮ１５のポリシリコンゲートは、コンタクトホールＣＴ、第１層金属配線ＭＡ３１０および第１ビアホールＶＡ３０８を介して読出用ワード線ＲＷＬ（０）に電気的に接続される。

ＰチャネルＭＯＳトランジスタＰ１２は、１対のＮ型拡散領域ＦＬ３１６，ＦＬ３１７よりなるソースおよびドレインとこれらの間に配置されるポリシリコンで形成されたゲートとを有している。Ｐ型拡散領域ＦＬ３１７は、コンタクトホールＣＴ、第１層金属配線ＭＡ３１３、および第１ビアホールＶＡ３０９を介して上層レイヤに電気的に接続され、上層レイヤにおいて電源線ＶＤＤに電気的に接続される。

ＰチャネルＭＯＳトランジスタＰ１３は、１対のＮ型拡散領域ＦＬ３１５，ＦＬ３１６よりなるソースおよびドレインとこれらの間に配置されるポリシリコンで形成されたゲートとを有している。ＰチャネルＭＯＳトランジスタＰ１３のポリシリコンゲートは、コンタクトホールＣＴ、第１層金属配線ＭＡ３１４および第１ビアホールＶＡ３１１を介して読出用ワード線／ＲＷＬ（０）に電気的に接続される。

（メモリセルＭＣ（１，０）について）
メモリセルＭＣ（１，０）は、メモリセルＭＣ（０，０）に対して、基本的にメモリセル境界ＢＤＥＲに対して対称に配置されている。しかし、メモリセルＭＣ（０，０）が、第１の読出用ビット線ＲＢＬＡ（０）と接続するのに対して、メモリセルＭＣ（１，０）が、第２の読出用ビット線ＲＢＬＢ（０）と接続することから、以下の点で、メモリセルＭＣ（１，０）は、メモリセルＭＣ（０，０）と相違する。

ＮチャネルＭＯＳトランジスタＮ１５を形成するＮ型拡散領域ＦＬ３１２は、コンタクトホールＣＴ、第１層金属配線ＭＡ３１５、および第１ビアホールＶＡ３１２を介して上層レイヤに電気的に接続され、上層レイヤにおいて第２の読出用ビット線ＲＢＬＢ（０）に電気的に接続される。また、第１層金属配線ＭＡ３１５には、第１の読出用ビット線ＲＢＬＡ（０）に電気的に接続するための第１ビアホールが存在しない。

なお、図９において、メモリセル境界ＢＤＥＲに跨って配置される拡散領域、コンタクトホール、第１層金属配線、第１ビアホールは、メモリセルＭＣ（０，０）およびメモリセルＭＣ（１，０）において共有されている。

（メモリセルの実装例−上層レイヤ）
図１０は、第３の実施形態における第１ビアホール、第２層金属配線、第２ビアホール、および第３層金属配線を含む上層のレイヤの配置を示した平面図である。

図１０に示されるように、メモリセル２ビット分、すなわちメモリセルＭＣ（０，０）とこれにＹ方向に隣接するメモリセルＭＣ（１，０）が示されている。なお、図１０において、第２ビアホールＶＢが代表的な部分に符号が付されている。

メモリセルＭＣ（０，０）およびＭＣ（１，０）では、Ｙ軸方向に沿って第２層金属配線が配置されており、Ｘ軸方向に沿って第３層金属配線が配置されている。第２層金属配線と、その下層にある図９に示した第１層金属配線とは、第１ビアホールＶＡを介して電気的に接続する。第２層金属配線と、その上層にある第３層金属配線とは第２ビアホールＶＢを介して電気的に接続する。第２層金属配線のうちのいくつかのものは、同じ列内の他のすべてのメモリセルと連続しＹ軸方向に延在し、他のいくつかのものは、１つのメモリセルまたはＹ方向に隣接する２つのメモリセル内に限定して存在し、同じ列内の他のメモリセルの第２層金属配線と分断されている。第３層金属配線は、同じ行内の他のすべてのメモリセルと連続し、Ｘ軸方向に延在する。

第２層金属配線ＭＢ３０１（０および１），ＭＢ３０２，ＭＢ３０３，ＭＢ３０４，ＭＢ３０５，ＭＢ３０６，ＭＢ３０７（０および１），ＭＢ３０８，ＭＢ３０９，ＭＢ３１０，ＭＢ１１１がＸ軸の正方向に向かって順番に配置される。

また、メモリセルＭＣ（０，０）内で、第３層金属配線ＭＣ３０１、ＭＣ３０２がＹ軸方向の下から順番に配置され、メモリセルＭＣ（１，０）内で、第３層金属配線ＭＣ３０３、ＭＣ３０４がＹ軸の正方向へ向かって順番に配置される。

第３層金属配線ＭＣ３０１は、Ｘ軸方向に延在する書込用ワード線ＷＷＬ（０）である。第３層金属配線ＭＣ３０２は、Ｘ軸方向に延在する読出用ワード線ＲＷＬ（０）である。第３層金属配線ＭＣ３０３は、Ｘ軸方向に延在する書込用ワード線ＷＷＬ（１）である。第３層金属配線ＭＣ３０４は、Ｘ軸方向に延在する読出用ワード線／ＲＷＬ（０）である。

第２層金属配線ＭＢ３０２は、Ｙ軸方向に延在する書込用ビット線／ＷＢＬ（０）である。第２層金属配線ＭＢ３０２は、メモリセル境界ＢＤＥＲを跨いで配置される第１ビアホールＶＡ３０２を介して下層のレイヤに電気的に接続し、下層のレイヤにおいて図９の第１層金属配線ＭＡ３０２と電気的に接続する。これにより、書込用ビット線／ＷＢＬ（０）が、ＮチャネルＭＯＳトランジスタＮ１２を構成する拡散領域ＦＬ３０２に電気的に接続する。

第２層金属配線ＭＢ３０３は、Ｙ軸方向に延在する接地線ＶＳＳである。第２層金属配線ＭＢ３０３は、メモリセルＭＣ（０，０）内で、第１ビアホールＶＡ３０３を介して下層のレイヤに電気的に接続し、下層のレイヤにおいて図９の第１層金属配線ＭＡ３０５と電気的に接続する。第２層金属配線ＭＢ３０３は、メモリセルＭＣ（１，０）内でも、同様に、第１ビアホールＶＡ３０３とメモリセル境界ＢＤＥＲを介して対象な位置にある第１ビアホールを介して下層のレイヤに電気的に接続する。これにより、接地線ＶＳＳが、ＮチャネルＭＯＳトランジスタＮ１１を構成する拡散領域ＦＬ３０３に電気的に接続する。

第２層金属配線ＭＢ３０４は、Ｙ軸方向に延在する書込用ビット線ＷＢＬ（０）である。第２層金属配線ＭＢ３０４は、メモリセル境界ＢＤＥＲを跨いで配置される第１ビアホールＶＡ３０４を介して下層のレイヤに電気的に接続し、下層のレイヤにおいて図９の第１層金属配線ＭＡ３０３と電気的に接続する。これにより、書込用ビット線ＷＢＬ（０）が、ＮチャネルＭＯＳトランジスタＮ１３を構成する拡散領域ＦＬ３０５に電気的に接続する。

第２層金属配線ＭＢ３０５は、Ｙ軸方向に延在する電源線ＶＤＤである。第２層金属配線ＭＢ１０４は、メモリセルＭＣ（０，０）内で、第１ビアホールＶＡ３０５を介して下層のレイヤに電気的に接続し、下層のレイヤにおいて図９の第１層金属配線ＭＡ３０６と電気的に接続する。第２層金属配線ＭＢ３０５は、メモリセルＭＣ（１，０）内でも、同様に、第１ビアホールＶＡ３０５とメモリセル境界ＢＤＥＲを介して対象な位置にある第１ビアホールを介して下層のレイヤに電気的に接続する。また、第２層金属配線ＭＢ３０５は、メモリセル境界ＢＤＥＲを跨いで配置される第１ビアホールＶＡ３０６を介して下層のレイヤに電気的に接続し、下層のレイヤにおいて図９の第１層金属配線ＭＡ３０７と電気的に接続する。これにより、電源線ＶＤＤが、ＰチャネルＭＯＳトランジスタＰ１１を構成する拡散領域ＦＬ３０６およびＰチャネルＭＯＳトランジスタＰ１０を構成する拡散領域ＦＬ３０９と電気的に接続する。

第２層金属配線ＭＢ３０６は、Ｙ軸方向に延在する接地線ＶＳＳである。第２層金属配線ＭＢ３０６は、メモリセル境界ＢＤＥＲを跨いで配置される第１ビアホールＶＡ３０７を介して下層のレイヤに電気的に接続し、下層のレイヤにおいて図９の第１層金属配線ＭＡ３０９と電気的に接続する。これにより、接地線ＶＳＳが、ＮチャネルＭＯＳトランジスタＮ１０を構成する拡散領域ＦＬ３１１に電気的に接続する。

第２層金属配線ＭＢ３０９は、Ｙ軸方向に延在する接地線ＶＳＳである。第２層金属配線ＭＢ３０９は、メモリセル境界ＢＤＥＲを跨いで配置される第１ビアホールＶＡ３０９を介して下層のレイヤに電気的に接続し、下層のレイヤにおいて図９の第１層金属配線ＭＡ３１３と電気的に接続する。これにより、接地線ＶＳＳが、ＰチャネルＭＯＳトランジスタＰ１２構成する拡散領域ＦＬ３１７に電気的に接続する。

第２層金属配線ＭＢ３０８は、Ｙ軸方向に延在する第２の読出用ビット線ＲＢＬＢ（０）である。第２層金属配線ＭＢ３０８は、メモリセルＭＣ（１，０）内で、第１ビアホールＶＡ３１２を介して下層のレイヤに電気的に接続し、下層のレイヤにおいて図９の第１層金属配線ＭＡ３１５と電気的に接続する。これにより、第２の読出用ビット線ＲＢＬＢ（０）が、メモリセルＭＣ（１，０）内のＮチャネルＭＯＳトランジスタＮ１５を構成する拡散領域ＦＬ３１２に電気的に接続する。

第２層金属配線ＭＢ３１０は、Ｙ軸方向に延在する第１の読出用ビット線ＲＢＬＡ（０）である。第２層金属配線ＭＢ３１０は、メモリセルＭＣ（０，０）内で、第１ビアホールＶＡ３１０を介して下層のレイヤに電気的に接続し、下層のレイヤにおいて図９の第１層金属配線ＭＡ３１２と電気的に接続する。これにより、第１の読出用ビット線ＲＢＬＡ（０）が、メモリセルＭＣ（０，０）内のＮチャネルＭＯＳトランジスタＮ１５を構成する拡散領域ＦＬ３１２およびＰチャネルＭＯＳトランジスタＰ１３を構成する拡散領域ＦＬ３１５に電気的に接続する。

第２層金属配線ＭＢ３０１（０）は、メモリセルＭＣ（０，０）内でのみ存在する。第２層金属配線ＭＢ３０１（０）は、第１ビアホールＶＡ３０１を介して下層のレイヤに電気的に接続し、下層のレイヤにおいて図９の第１層金属配線ＭＡ３０１と電気的に接続する。また、第２層金属配線ＭＢ３０１（０）は、第２ビアホールＶＢを介して書込用ワード線ＷＷＬ（０）である第３層金属配線ＭＣ３０１と電気的に接続する。第２層金属配線ＭＢ３０１（０）によって、書込用ワード線ＷＷＬ（０）とＮチャネルＭＯＳトランジスタＮ１３のポリシリコンゲートとが電気的に接続する。第２層金属配線ＭＢ３０１（１）は、メモリセルＭＣ（１，０）内でのみ存在し、第２層金属配線ＭＢ３０１（０）と同様の機能を有する。

第２層金属配線ＭＢ３０７は、メモリセルＭＣ（０，０）およびＹ方向に隣接するＭＣ（１，０）内でのみ存在する。第２層金属配線ＭＢ３０７は、メモリセルＭＣ（０，０）内で、第１ビアホールＶＡ３０８を介して下層のレイヤに電気的に接続し、下層のレイヤにおいて図９の第１層金属配線ＭＡ３１０と電気的に接続する。また、第２層金属配線ＭＢ３０７は、メモリセルＭＣ（１，０）内でも、同様に、第１ビアホールＶＡ３０８とメモリセル境界ＢＤＥＲを介して対象な位置にある第１ビアホールを介して下層のレイヤに電気的に接続する。また、第２層金属配線ＭＢ３０７は、メモリセルＭＣ（１，０）内の第２ビアホールＶＢを介して読出用ワード線ＲＷＬ（０）である第３層金属配線ＭＣ３０３と電気的に接続する。第２層金属配線ＭＢ３０７によって、メモリセルＭＣ（０，０）およびメモリセルＭＣ（１，０）内のＮチャネルＭＯＳトランジスタＮ１５のポリシリコンゲートが、読出用ワード線ＲＷＬ（０）に電気的に接続される。

第２層金属配線ＭＢ３１１は、メモリセルＭＣ（０，０）およびＹ方向に隣接するＭＣ（１，０）内でのみ存在する。第２層金属配線ＭＢ３１１は、メモリセルＭＣ（０，０）内で、第１ビアホールＶＡ３１１を介して下層のレイヤに電気的に接続し、下層のレイヤにおいて図９の第１層金属配線ＭＡ３１４と電気的に接続する。また、第２層金属配線ＭＢ３１１は、メモリセルＭＣ（１，０）内でも、同様に、第１ビアホールＶＡ３１１とメモリセル境界ＢＤＥＲを介して対象な位置にある第１ビアホールを介して下層のレイヤに電気的に接続する。また、第２層金属配線ＭＢ３１１は、メモリセルＭＣ（０，０）内の第２ビアホールＶＢを介して読出用ワード線／ＲＷＬ（０）である第３層金属配線ＭＣ３０４に電気的に接続する。第２層金属配線ＭＢ３１１によって、メモリセルＭＣ（０，０）およびメモリセルＭＣ（１，０）内のＮチャネルＭＯＳトランジスタＰ１３のポリシリコンゲートが、読出用ワード線／ＲＷＬ（０）に共通に電気的に接続される。

（本発明の実施形態のメモリセルのレイアウトの特徴）
次に、本発明の実施形態のメモリセルのレイアウトの特徴について説明する。

本発明の実施形態は、第２の実施形態と同様に、第２の実施形態で説明した（１）、（３）、（５）、（６）の特徴を有する。さらに、本発明の実施形態は、次の特徴を有する。

（２）′ メモリセルのすべてのトランジスタのゲートの向きが同一であり、トランジスタＮ１２，Ｎ１３，Ｐ１０，Ｎ１０，Ｎ１４，Ｐ１２が一直線上に並び、トランジスタＮ１１，Ｐ１１，Ｎ１５，Ｐ１３が一直線上に並んでいるため、リソグラフィーが容易となり、製造ばらつきを防止することができる。

（４）′ 書込用ビット線ＷＢＬまたは／ＷＢＬと、第１の読出用ビット線ＲＢＬＡまたは第２の読出用ビット線ＲＢＬＢの間に電源線ＶＤＤおよび接地線ＶＳＳが同じ配線層で配線されているので、これらの間にシールドが形成され、カップリングノイズを低減できる。

［第４の実施形態］
本発明の実施形態は、第２の実施形態におけるＳＲＡＭセル内部の構造の変形例に関するものである。

（メモリセルの構成）
図１１は、図５におけるメモリセルＭＣ（０，０）の別の構成を示した回路図である。

図１１を参照して、メモリセルＭＣ（０，０）は、ＰチャネルＭＯＳトランジスタＰ２０，Ｐ２１，Ｐ２２，Ｐ２３と、ＮチャネルＭＯＳトランジスタＮ２０，Ｎ２１，Ｎ２２，Ｎ２３，Ｎ２４，Ｎ２５とを含む。

また、メモリセルＭＣ（０，０）は、行方向に沿って延在する書込用ワード線ＷＷＬ（０）、読出用ワード線対ＲＷＬ（０），／ＲＷＬ（０）と接続する。また、メモリセルＭＣ（０，０）は、列方向に沿って延在する書込用ビット線対ＷＢＬ（０），／ＷＢＬ（０）、および第１の読出用ビット線ＲＢＬＡ（０）と接続する。

ＰチャネルＭＯＳトランジスタＰ２０は、電源ノードＶＤＤと記憶ノードＢ０との間に接続されゲートが記憶ノードＡ０に接続される。ＮチャネルＭＯＳトランジスタＮ２０は、記憶ノードＢ０と接地ノードＶＳＳとの間に接続されゲートが記憶ノードＡ０に接続される。ＰチャネルＭＯＳトランジスタＰ２０とＮチャネルＭＯＳトランジスタＮ２０は、第１のＣＭＯＳインバータを構成する。

ＰチャネルＭＯＳトランジスタＰ２１は、電源ノードＶＤＤと記憶ノードＡ０との間に接続されゲートが記憶ノードＢ０に接続される。ＮチャネルＭＯＳトランジスタＮ２１は、記憶ノードＡ０と接地ノードＶＳＳとの間に接続されゲートが記憶ノードＢ０に接続される。ＰチャネルＭＯＳトランジスタＰ２１とＮチャネルＭＯＳトランジスタＮ２１は、第２のＣＭＯＳインバータを構成する。

第１のＣＭＯＳインバータの入力である記憶ノードＢ０と、第２のＣＭＯＳインバータの出力とが接続する。第２のＣＭＯＳインバータの入力である記憶ノードＡ０と、第１のＣＭＯＳインバータの出力とが接続する。

ＮチャネルＭＯＳトランジスタＮ２２は、記憶ノードＢ０と正相の書込用ビット線ＷＢＬ（０）との間に接続されゲートに書込用ワード線ＷＷＬ（０）が接続される。ＮチャネルＭＯＳトランジスタＮ２３は、記憶ノードＡ０と逆相の書込用ビット線／ＷＢＬ（０）との間に接続されゲートに書込用ワード線ＷＷＬ（０）が接続される。

電源ノードＶＤＤと接地ノードＶＳＳとの間に直列に接続されたＰチャネルＭＯＳトランジスタＰ２２，Ｐ２３、ＮチャネルＭＯＳトランジスタＮ２５，Ｎ２４は、トライステートインバータを構成する。

トライステートインバータの入力であるノードＣ０は、第１の読出用ビット線ＲＢＬＡ（０）と接続する。トライステートインバータの出力は、記憶ノードＡ０と接続する。

ＰチャネルＭＯＳトランジスタＰ２３のゲートは、逆相の読出用ワード線／ＲＷＬ（０）と接続する。ＮチャネルＭＯＳトランジスタＮ２５のゲートは、正相の読出用ワード線ＲＷＬ（０）と接続する。

（リーク電流低減効果）
本発明の実施形態の読出バッファ回路は、トライステートインバータ回路で構成されるので、電源ＶＤＤから接地ノードＶＳＳへ流れるリーク電流を低減効果に優れている。

図６の第２の実施形態の回路構成の場合には、電源ＶＤＤと接地ノードＶＳＳとが、トランジスタＰ１２とトランジスタＮ１４とは介して接続されており、どちからのオフ状態で定まるリーク電流が流れる。

これに対して、本発明の実施形態の図１１の回路構成の場合には、電源ＶＤＤと接地ノードＶＳＳとが、トランジスタＰ２２およびＰ２３と、トランジスタＮ２４およびＮ２５を介して接続されるために、リーク電流が低減される。このことは、一般にスタック効果によるリーク電流低減手法と呼ばれる。スタンバイ状態を例にして説明すると、スタンバイ状態では、トランジスタＰ２３とＮ２５はいずれもオフ状態である。トランジスタＰ２２とＮ２４は、メモリセル内部の保持データによってどちらか一方がオンとなり、他方がオフとなる。たとえば、記憶ノードＡ０にハイのデータが保持されている場合には、トランジスタＮ２４がオンとなり、トランジスタＰ２２がオフとなる。トランジスタＰ２２とトランジスタＰ２３がともにオフであることから、直列接続されたトランジスタＰ２２とＰ２３の中間ノードが中間電位となる。このため、トランジスタＰ２３には基板バイアス効果が働き、そのドレインとソース間のリーク電流が通常のオフ状態よりも更に減少する。したがって、電源ＶＤＤから接地ノードＶＳＳの間に流れるリーク電流が減少する。

なお図１１における他のメモリセルは、対応する読出用ワード線、書込用ワード線、書込用ビット線対、読出用ビット線が接続される点が異なるが内部の回路構成は同様であるので説明は繰返さない。たとえば、第ｉ行第ｊ列のメモリセルＭＣ（ｉ，ｊ）は、書込用ビット線対ＷＢＬ（ｉ），／ＷＢＬ（ｉ）を含む。

また、メモリセルＭＣ（ｉ，ｊ）は、ｉが奇数の場合には、第２の読出用ビット線ＲＢＬＢ（ｊ）、読出し用ワード線対ＲＷＬ（（ｉ−１）／２），／ＲＷＬ（（ｉ−１）／２）を含み、ｉが偶数の場合には、第１の読出用ビット線ＲＢＬＡ（ｊ）、読出し用ワード線対ＲＷＬ（ｉ／２），／ＲＷＬ（ｉ／２）を含む。

（メモリセルの実装例−下層レイヤ）
図１２は、第４の実施形態におけるメモリセルアレイのウェル、拡散領域、ポリシリコン、コンタクトホール、第１層金属配線、および第１ビアホールを含む下層のレイヤの配置を示した平面図である。

図１２の配置が、図７の第２の実施形態の配置と相違する点は、以下である。
すなわち、図７の第２の実施形態では、ＮチャネルＭＯＳトランジスタＮ１４およびＮ１５を構成するＮ型拡散領域ＦＬ２１２にコンタクトホールＣＴが配置され、ＰチャネルＭＯＳトランジスタＰ１２およびＰ１３を構成するＰ型拡散領域ＦＬ２１５にコンタクトホールＣＴが配置され、これらのコンタクトホールＣＴが、第１層金属配線ＭＡ２１２を介して電気的に接続されていた。これによって、第２の実施形態では、ＰチャネルＭＯＳトランジスタＰ１３がＮチャネルＭＯＳトランジスタＮ１４と接続し、かつＰチャネルＭＯＳトランジスタＰ１２がＮチャネルＭＯＳトランジスタＮ１５と接続した。

これに対して、図１２の第４の実施形態では、ＮチャネルＭＯＳトランジスタＮ２４およびＮ２５を構成するＮ型拡散領域ＦＬ４１２にコンタクトホールＣＴが配置されず、ＰチャネルＭＯＳトランジスタＰ２２およびＰ２３を構成するＰ型拡散領域ＦＬ４１５にコンタクトホールＣＴが配置されない。コンタクトホールＣＴが存在しないので、コンタクトホールの接続のための第１層金属配線も存在しない。その結果、第４の実施形態では、ＰチャネルＭＯＳトランジスタＰ２３がＮチャネルＭＯＳトランジスタＮ２４と接続せず、かつＰチャネルＭＯＳトランジスタＰ２２がＮチャネルＭＯＳトランジスタＮ２５と接続しない。

（メモリセルの実装例−上層レイヤ）
図１３は、第４の実施形態における第１ビアホール、第２層金属配線、第２ビアホール、および第３層金属配線を含む上層のレイヤの配置を示した平面図である。

第４の実施形態における上層レイヤの配置は、図８に示す第２の実施形態における上層レイヤの配置と同様であるため、説明を繰返さない。

（図６の回路とのレイアウト上の相違点）
本発明の実施形態の回路のレイアウトと、第２の実施形態の回路のレイアウトとは、コンタクトと金属配線の一部が異なるのみであり、レイアウトサイズも同一である。したがって、実装品のチップレイアウト設計の後半において、第２の実施形態の回路から第４の実施形態の回路へ、またはその逆へ容易に変更することができる。たとえば、実負荷検証にてＳＲＡＭのアクセスタイムが十分に速ければ、リーク電流を低減するために、本発明の実施形態の回路を採用するのが望ましい。また、その逆に、ＳＲＡＭのアクセスタイムが遅い場合には、タイミングエラーを回避するために、第２の実施形態の回路を採用するのが望ましい。

（本発明の実施形態のメモリセルのレイアウトの特徴）
次に、本発明の実施形態のメモリセルのレイアウトの特徴について説明する。

（１） メモリセルのレイアウトが横長となり、ビット線の長さを短くできるので、メモリセルからのデータの読出しおよびメモリセルへのデータの書込みを高速かつ低電力で行なうことができる。

（２） メモリセルのすべてのトランジスタのゲートの向きが同一であり、トランジスタＮ２３，Ｐ２０，Ｎ２０，Ｎ２４，Ｐ２２が一直線上に並び、トランジスタＮ２１，Ｐ２１，Ｎ２２，Ｎ２５，Ｐ２３が一直線上に並んでいるため、リソグラフィーが容易となり、製造ばらつきを防止することができる。

（３） 上下に隣接するメモリセルで、読出用ワード線対ＲＷＬ，／ＲＷＬとを共有し、かつ上下に隣接するメモリセルの偶数行のメモリセルは、第１の読出用ビット線ＲＢＬＡと接続し、奇数行のメモリセルは、第２の読出用ビット線ＲＢＬＢと接続する。これにより、ワード線方向（Ｘ軸方向、行方向）の配線数を減らすことができ、ビット線方向（Ｙ軸方向、列方向）の長さを小さくすることができる。また、ビット線方向の長さを一定とした場合には、配線ピッチを広くとることができるので、ワード線間のカップリングノイズを低減できる。

（４） 書込用ビット線ＷＢＬまたは／ＷＢＬと、第１の読出用ビット線ＲＢＬＡまたは第２の読出用ビット線ＲＢＬＢの間に少なくとも接地線ＶＳＳが同じ配線層で配線されているので、これらの間にシールドが形成され、カップリングノイズを低減できる。

（５） 第１の読出用ビット線ＲＢＬＡと第２の読出用ビット線ＲＢＬＢの間に電源線ＶＤＤが同じ配線層で配線されているので、これらの間にシールドが形成され、カップリングノイズを低減できる。

（６） 読出バッファ回路をトライステートインバータで構成するので、リーク電流の低減効果が大きい。

［第５の実施形態］
本発明の実施形態は、第４の実施形態におけるメモリセルの実装例（上層および下層）の変形例に関するものである。

（メモリセルの実装例−下層レイヤ）
図１４は、第５の実施形態におけるメモリセルアレイのウェル、拡散領域、ポリシリコン、コンタクトホール、第１層金属配線、および第１ビアホールを含む下層のレイヤの配置を示した平面図である。

図１４の配置が、図９の第３の実施形態の配置と相違する点は、以下である。
すなわち、図９の第３の実施形態では、ＮチャネルＭＯＳトランジスタＮ１４およびＮ１５を構成するＮ型拡散領域ＦＬ３１３にコンタクトホールＣＴが配置され、ＰチャネルＭＯＳトランジスタＰ１２およびＰ１３を構成するＰ型拡散領域ＦＬ３１６にコンタクトホールＣＴが配置され、これらのコンタクトホールＣＴが、第１層金属配線ＭＡ３１１を介して電気的に接続されていた。これによって、第３の実施形態では、ＰチャネルＭＯＳトランジスタＰ１３がＮチャネルＭＯＳトランジスタＮ１４と接続し、かつＰチャネルＭＯＳトランジスタＰ１２がＮチャネルＭＯＳトランジスタＮ１５と接続した。

これに対して、図１４の第５の実施形態では、ＮチャネルＭＯＳトランジスタＮ２４およびＮ２５を構成するＮ型拡散領域ＦＬ５１３にコンタクトホールＣＴが配置されず、ＰチャネルＭＯＳトランジスタＰ２２およびＰ２３を構成するＰ型拡散領域ＦＬ５１６にコンタクトホールＣＴが配置されない。コンタクトホールＣＴが存在しないので、コンタクトホールの接続のための第１層金属配線も存在しない。その結果、第５の実施形態では、ＰチャネルＭＯＳトランジスタＰ２３がＮチャネルＭＯＳトランジスタＮ２４と接続せず、かつＰチャネルＭＯＳトランジスタＰ２２がＮチャネルＭＯＳトランジスタＮ２５と接続しない。

（メモリセルの実装例−上層レイヤ）
図１５は、第５の実施形態における第１ビアホール、第２層金属配線、第２ビアホール、および第３層金属配線を含む上層のレイヤの配置を示した平面図である。

第５の実施形態における上層レイヤの配置は、図１０に示す第３の実施形態における上層レイヤの配置と同様であるため、説明を繰返さない。

（本発明の実施形態のメモリセルのレイアウトの特徴）
次に、本発明の実施形態のメモリセルのレイアウトの特徴について説明する。

本発明の実施形態は、第４の実施形態と同様に、第４の実施形態で説明した（１）、（３）、（５）、（６）の特徴を有する。さらに、本発明の実施形態は、次の特徴を有する。

（２）′ メモリセルのすべてのトランジスタのゲートの向きが同一であり、トランジスタＮ２２，Ｎ２３，Ｐ２０，Ｎ２０，Ｍ２４，Ｐ２２が一直線上に並び、トランジスタＮ２１，Ｐ２１，Ｎ２５，Ｐ２３が一直線上に並んでいるため、リソグラフィーが容易となり、製造ばらつきを防止することができる。

（４）′ 書込用ビット線ＷＢＬまたは／ＷＢＬと、第１の読出用ビット線ＲＢＬＡまたは第２の読出用ビット線ＲＢＬＢの間に電源線ＶＤＤおよび接地線ＶＳＳが同じ配線層で配線されているので、これらの間にシールドが形成され、カップリングノイズを低減できる。

［参考］
第２の実施形態との比較のため、Ｙ方向で隣接するメモリセルの間で、読出用ワード線対ＲＷＬ，／ＲＷＬを共有しなかった場合（参考例）について説明する。

図１６は、参考例の第１ビアホール、第２層金属配線、第２ビアホール、および第３層金属配線を含む上層のレイヤの配置を示した平面図である。

図１６を参照して、この例においても、トランスジスタの配置は、図８の第２の実施形態と同様である。しかし、１行についき、ワード線を３本（ＷＷＬ，ＲＷＬ，／ＲＷＬ）配線する必要がある。その結果、参考例では、第２の実施形態で説明したような、ビット線方向（Ｙ軸方向、列方向）の長さを小さくすることができるという効果、または、ビット線方向の長さを一定とした場合には、配線ピッチを広くとり、ワード線間のカップリングノイズを低減できるという効果が得られない。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

第１の実施形態に係る半導体記憶装置の概略構成を表わすブロック図である。 図１におけるメモリセルＭＣ（０，０）の構成を示した回路図である。 第１の実施形態におけるメモリセルアレイのウェル、拡散領域、ポリシリコン、コンタクトホール、第１層金属配線、および第１ビアホールを含む下層のレイヤの配置を示した平面図である。 第１の実施形態における第１ビアホール、第２層金属配線、第２ビアホール、および第３層金属配線を含む上層のレイヤの配置を示した平面図である。 第２の実施形態に係る半導体記憶装置の概略構成を表わすブロック図である。 図５におけるメモリセルＭＣ（０，０）の構成を示した回路図である。 第２の実施形態におけるメモリセルアレイのウェル、拡散領域、ポリシリコン、コンタクトホール、第１層金属配線、および第１ビアホールを含む下層のレイヤの配置を示した平面図である。 第２の実施形態における第１ビアホール、第２層金属配線、第２ビアホール、および第３層金属配線を含む上層のレイヤの配置を示した平面図である。 第３の実施形態におけるメモリセルアレイのウェル、拡散領域、ポリシリコン、コンタクトホール、第１層金属配線、および第１ビアホールを含む下層のレイヤの配置を示した平面図である。 第３の実施形態における第１ビアホール、第２層金属配線、第２ビアホール、および第３層金属配線を含む上層のレイヤの配置を示した平面図である。 図５におけるメモリセルＭＣ（０，０）の別の構成を示した回路図である。 第４の実施形態におけるメモリセルアレイのウェル、拡散領域、ポリシリコン、コンタクトホール、第１層金属配線、および第１ビアホールを含む下層のレイヤの配置を示した平面図である。 第４の実施形態における第１ビアホール、第２層金属配線、第２ビアホール、および第３層金属配線を含む上層のレイヤの配置を示した平面図である。 第５の実施形態におけるメモリセルアレイのウェル、拡散領域、ポリシリコン、コンタクトホール、第１層金属配線、および第１ビアホールを含む下層のレイヤの配置を示した平面図である。 第５の実施形態における第１ビアホール、第２層金属配線、第２ビアホール、および第３層金属配線を含む上層のレイヤの配置を示した平面図である。 参考例の第１ビアホール、第２層金属配線、第２ビアホール、および第３層金属配線を含む上層のレイヤの配置を示した平面図である。

符号の説明

１０ 書込用行デコーダ、１２ 読出用行デコーダ、１４ 書込用アドレスバッファ、１６ 読出用アドレスバッファ、１８ 書込用列デコーダ、２０ 読出用列デコーダ、２２ 出力回路、２４ 入力回路、３０ 第１読出用行デコーダ、３２ 第２読出用行デコーダ、３４ 第１読出用アドレスバッファ、３６ 第２読出用アドレスバッファ、３８ 第１読出用列デコーダ、４０ 第２読出用列デコーダ、４２ 第１出力回路、４４ 第２出力回路、８２，８４ メモリセルアレイ、ＭＣ（０，０）〜ＭＣ（ｎ−１，ｍ−１） メモリセル、ＭＵＸ（０）〜ＭＵＸ（ｍ−１） セレクタ、ＭＵＸ１（０）〜ＭＵＸ１（ｍ−１） 第１セレクタ、ＭＵＸ２（０）〜ＭＵＸ２（ｍ−１） 第２セレクタ、ＷＲ（０）〜ＷＲ（ｍ−１） 書込ドライバ、ＳＡ（０）〜ＳＡ（ｍ−１） センスアンプ、ＳＡ１（０）〜ＳＡ１（ｍ−１） 第１センスアンプ、ＳＡ２（０）〜ＳＡ２（ｍ−１） 第２センスアンプ、ＷＷＬ（０）〜ＷＷＬ（ｎ−１） 書込用ワード線、ＷＢＬ（０）〜ＷＢＬ（ｍ−１），／ＷＢＬ（０）〜／ＷＢＬ（ｍ−１） 書込用ビット線、ＲＢＬＡ（０）〜ＲＢＬＡ（ｍ−１），ＲＢＬＢ（０）〜ＲＢＬＢ（ｍ−１），ＲＢＬ１Ａ（０）〜ＲＢＬ１Ａ（ｍ−１），ＲＢＬ１Ｂ（０）〜ＲＢＬ１Ｂ（ｍ−１），ＲＢＬ２Ａ（０）〜ＲＢＬ２Ａ（ｍ−１），ＲＢＬ２Ｂ（０）〜ＲＢＬ２Ｂ（ｍ−１） 読出用ビット線、ＲＷＬ１（０）〜ＲＷＬ１（（ｎ−２）／２），ＲＷＬ２（０）〜ＲＷＬ２（（ｎ−２）／２），ＲＷＬ（０）〜ＲＷＬ（（ｎ−２）／２），／ＲＷＬ（０）〜／ＲＷＬ（（ｎ−２）／２） 読出用ワード線、Ｐ００，Ｐ０１，Ｐ１０，Ｐ１１，Ｐ１２，Ｐ１３，Ｐ２０，Ｐ２１，Ｐ２２，Ｐ２３ ＰチャネルＭＯＳトランジスタ、Ｎ００，Ｎ０１，Ｎ０２，Ｎ０３，Ｎ０４，Ｎ０５，Ｎ０６，Ｎ１０，Ｎ１１，Ｎ１２，Ｎ１３，Ｎ１４，Ｎ１５，Ｎ２０，Ｎ２１，Ｎ２２，Ｎ２３，Ｎ２４，Ｎ２５ ＮチャネルＭＯＳトランジスタ。

Claims (21)

1. 行列上に配置された複数のメモリセルを有するメモリセルアレイと、
   隣接する２つの行を１組とし、各組ごとに設けられる第１および第２の読出用ワード線と、
   列ごとに設けられる、第１〜第４の読出用ビット線とを備え、
   前記第１および第２の読出用ワード線の各々は、対応の組のメモリセルと接続し、
   前記第１および第３の読出用ビット線の各々は、対応の列のメモリセルのうち、各組の一方の行のメモリセルと接続し、前記第２および第４の読出用ビット線の各々は、対応の列のメモリセルのうち、各組の他方の行のメモリセルと接続する、半導体記憶装置。
2. 前記半導体記憶装置は、さらに、
   第１の読出アドレスのうち組を指定するアドレスに基づいて、前記第１の読出用ワード線の活性化を制御する第１の読出用行デコーダと、
   第２の読出アドレスのうち組を指定するアドレスに基づいて、前記第２の読出用ワード線の活性化を制御する第２の読出用行デコーダと、
   列ごとに設けられ、前記第１の読出用ビット線および前記第２の読出用ビット線が接続される第１のセレクタと、
   列ごとに設けられ、前記第３の読出用ビット線および前記第４の読出用ビット線が接続される第２のセレクタと、
   前記第１の読出アドレスのうち列を指定するアドレスに基づいて、すべての列の第１のセレクタのうちいずれの出力信号を選択すべきかを制御する第１の読出用列デコーダと、
   前記第２の読出アドレスのうち列を指定するアドレスに基づいて、すべての列の第２のセレクタのうちいずれの出力信号を選択すべきかを制御する第２の読出用列デコーダとを備え、
   前記第１のセレクタは、前記第１の読出アドレスのうち、組内の行を指定するアドレスに基づいて、前記第１の読出用ビット線および前記第２の読出用ビット線のうち、いずれかのビット線の信号を選択して出力し、
   前記第２のセレクタは、前記第２の読出アドレスのうち、組内の行を指定するアドレスに基づいて、前記第３の読出用ビット線および前記第４の読出用ビット線のうち、いずれかのビット線の信号を選択して出力する、請求項１記載の半導体記憶装置。
3. 前記半導体記憶装置は、さらに、
   前記メモリセルからのデータの読出前に、前記第１〜第４の読出用ビット線をプリチャージするプリチャージ回路を備える、請求項２記載の半導体記憶装置。
4. 前記半導体記憶装置は、さらに、
   行ごとに設けられる書込用ワード線と、
   列ごとに設けられる正相および逆相の書込用ビット線対とを備え、
   前記書込用ワード線の各々は、対応の行のメモリセルと接続し、
   前記書込用ビット線対の各々は、対応の列のメモリセルと接続する、請求項３記載の半導体記憶装置。
5. 前記メモリセルは、
   第１導電型の第１のＭＯＳトランジスタと第２導電型の第２のＭＯＳトランジスタからなる第１のＣＭＯＳインバータと、
   第１導電型の第３のＭＯＳトランジスタと第２導電型の第４のＭＯＳトランジスタからなる第２のＣＭＯＳインバータとを備え、
   前記第１のＣＭＯＳインバータの入力端子である第１の記憶端子は、前記第２のＣＭＯＳインバータの出力端子と接続し、
   前記第２のＣＭＯＳインバータの入力端子である第２の記憶端子は、前記第１のＣＭＯＳインバータの出力端子と接続し、
   前記メモリセルは、さらに、
   前記逆相の書込用ビット線と前記第２の記憶端子との間に接続され、かつその制御電極に前記書込用ワード線が接続される、第２導電型の第５のＭＯＳトランジスタと、
   前記正相の書込用ビット線と前記第１の記憶端子との間に接続され、かつその制御電極に前記書込用ワード線が接続される、第２導電型の第６のＭＯＳトランジスタと、
   前記第１または第２の読出用ビット線と、接地ノードとの間に直列に接続される第２導電型の第７のＭＯＳトランジスタおよび第２導電型の第８のＭＯＳトランジスタと、
   前記第３または第４の読出用ビット線と、接地ノードとの間に直列に接続される第２導電型の第９のＭＯＳトランジスタおよび第２導電型の第１０のＭＯＳトランジスタとを備え、
   前記第７のＭＯＳトランジスタの制御電極は、前記第１の読出用ワード線と接続し、
   前記第９のＭＯＳトランジスタの制御電極は、前記第２の読出用ワード線と接続し、
   前記第８および第１０のＭＯＳトランジスタの制御電極は、前記第２の記憶端子と接続する、請求項４記載の半導体記憶装置。
6. 前記半導体記憶装置は、前記第１〜第１０のＭＯＳトランジスタのいずれかとコンタクトホールを介して接続する第１層金属配線を含み、
   前記書込用ビット線対は、前記第１層金属配線よりも上層の第２層金属配線で列方向に配線され、
   前記第１〜第４の読出用ビット線は、前記第２層金属配線で列方向に配線される、請求項５記載の半導体記憶装置。
7. 各列内に、前記列に対応する前記第１〜第４の読出用ビット線が列方向に配線され、
   各列内に、前記列に対応する書込用ビット線対が列方向に配線される、請求項６記載の半導体記憶装置。
8. 前記半導体記憶装置は、さらに、
   前記第２層金属配線で列方向に配線される電源線および接地線を備え、
   前記書込用ビット線対のいずれかと、前記第１〜第４の読出用ビット線のいずれかの間に、前記接地線が、または、前記接地線と前記電源線が配置される、請求項７記載の半導体記憶装置。
9. 前記書込用ワード線が、前記第２層金属配線よりも上層の第３層金属配線で行方向に配線され、
   前記第１および第２の読出用ワード線が、前記第３層金属配線で行方向に配線される、請求項６記載の半導体記憶装置。
10. 各行内には、前記行に対応する前記書込用ワード線が行方向に配線され、
    各組内の一方の行には、前記組に対応する前記第１の読出用ワード線が行方向に配線され、各組内の他方の行には、前記組に対応する前記第２の読出用ワード線が行方向に配線される、請求項９記載の半導体記憶装置。
11. 行列上に配置された複数のメモリセルを有するメモリセルアレイと、
    隣接する２つの行を１組とし、各組ごとに設けられる正相および逆相の読出用ワード線対と、
    列ごとに設けられる、第１の読出用ビット線と第２の読出用ビット線とを備え、
    前記読出用ワード線対の各々は、対応の組のメモリセルと接続し、
    前記第１の読出用ビット線は、対応の列のメモリセルのうち、各組の一方の行のメモリセルと接続し、前記第２の読出用ビット線は、対応の列のメモリセルのうち、各組の他方の行のメモリセルと接続する、半導体記憶装置。
12. 前記半導体記憶装置は、さらに、
    読出アドレスのうち組を指定するアドレスに基づいて、前記読出用ワード線対の活性化を制御する読出用行デコーダと、
    列ごとに設けられ、前記第１の読出用ビット線および前記第２の読出用ビット線が接続されるセレクタと、
    読出アドレスのうち列を指定するアドレスに基づいて、すべての列のセレクタのうちいずれの出力信号を選択すべきかを制御する読出用列デコーダとを備え、
    前記セレクタは、前記読出アドレスのうち、組内の行を指定するアドレスに基づいて、前記第１の読出用ビット線および前記第２の読出用ビット線のうち、いずれかのビット線の信号を選択して出力する、請求項１１記載の半導体記憶装置。
13. 前記半導体記憶装置は、さらに、
    行ごとに設けられる書込用ワード線と、
    列ごとに設けられる正相および逆相の書込用ビット線対とを備え、
    前記書込用ワード線の各々は、対応の行のメモリセルと接続し、
    前記書込用ビット線対の各々は、対応の列のメモリセルと接続する、請求項１２記載の半導体記憶装置。
14. 前記メモリセルは、
    第１導電型の第１のＭＯＳトランジスタと第２導電型の第２のＭＯＳトランジスタからなる第１のＣＭＯＳインバータと、
    第１導電型の第３のＭＯＳトランジスタと第２導電型の第４のＭＯＳトランジスタからなる第２のＣＭＯＳインバータと、
    前記第１のＣＭＯＳインバータの入力端子である第１の記憶端子は、前記第２のＣＭＯＳインバータの出力端子と接続し、
    前記第２のＣＭＯＳインバータの入力端子である第２の記憶端子は、前記第１のＣＭＯＳインバータの出力端子と接続し、
    前記メモリセルは、さらに、
    前記逆相の書込用ビット線と前記第２の記憶端子との間に接続され、かつその制御電極に前記書込用ワード線が接続される、第２導電型の第５のＭＯＳトランジスタと、
    前記正相の書込用ビット線と前記第１の記憶端子との間に接続され、かつその制御電極に前記書込用ワード線が接続される、第２導電型の第６のＭＯＳトランジスタと、
    第１導電型の第７のＭＯＳトランジスタと第２導電型の第８のＭＯＳトランジスタからなる第３のＣＭＯＳインバータと、
    第１導電型の第９のＭＯＳトランジスタと第２導電型の第１０のＭＯＳトランジスタからなるトランスファゲートとを備え、
    前記第３のＣＭＯＳインバータの出力端子は、前記第２の記憶端子と接続し、
    前記トランスファゲートは、前記第１または第２の読出用ビット線と、前記第３のＣＭＯＳインバータの入力との間に接続され、かつその制御電極の一方に正相の読出用ワード線が接続され、他方に逆相の読出用ワード線が接続される、請求項１３記載の半導体記憶装置。
15. 前記メモリセルは、
    第１導電型の第１のＭＯＳトランジスタと第２導電型の第２のＭＯＳトランジスタからなる第１のＣＭＯＳインバータと、
    第１導電型の第３のＭＯＳトランジスタと第２導電型の第４のＭＯＳトランジスタからなる第２のＣＭＯＳインバータと、
    前記第１のＣＭＯＳインバータの入力端子である第１の記憶端子は、前記第２のＣＭＯＳインバータの出力端子と接続し、
    前記第２のＣＭＯＳインバータの入力端子である第２の記憶端子は、前記第１のＣＭＯＳインバータの出力端子と接続し、
    前記メモリセルは、さらに、
    前記逆相の書込用ビット線と前記第２の記憶端子との間に接続され、かつその制御電極に前記書込用ワード線が接続される、第２導電型の第５のＭＯＳトランジスタと、
    前記正相の書込用ビット線と前記第１の記憶端子との間に接続され、かつその制御電極に前記書込用ワード線が接続される、第２導電型の第６のＭＯＳトランジスタと、
    電源ノードと接地ノードとの間に直列に接続された第１導電型の第７のＭＯＳトランジスタ、第１導電型の第８のＭＯＳトランジスタ、第２導電型の第９のＭＯＳトランジスタ、第２導電型の第１０のＭＯＳトランジスタからなるトライステートインバータとを備え、
    前記トライステートインバータの入力は、前記第１または第２の読出用ビット線と接続し、
    前記トライステートインバータの出力は、前記第２の記憶端子と接続し、
    前記第８のＭＯＳトランジスタの制御電極は、前記逆相の読出用ワード線と接続し、
    前記第９のＭＯＳトランジスタの制御電極は、前記正相の読出用ワード線と接続する、請求項１３記載の半導体記憶装置。
16. 前記半導体記憶装置は、前記第１〜第１０のＭＯＳトランジスタのいずれかとコンタクトホールを介して接続する第１層金属配線を含み、
    前記書込用ビット線対は、前記第１層金属配線よりも上層の第２層金属配線で列方向に配線され、
    前記第１および第２の読出用ビット線は、前記第２層金属配線で列方向に配線される、請求項１４または１５記載の半導体記憶装置。
17. 各列内に、前記列に対応する前記第１および第２の読出用ビット線が列方向に配線され、
    各列内に、前記列に対応する前記書込用ビット線対が行方向に配線される、請求項１６記載の半導体記憶装置。
18. 前記半導体記憶装置は、さらに、
    前記第２層金属配線で列方向に配線される電源線および接地線を備え、
    前記書込用ビット線対のいずれかと、前記第１または前記第２の読出用ビット線のいずれかの間に、前記電源線および前記接地線が配置される、請求項１７記載の半導体記憶装置。
19. 前記半導体記憶装置は、さらに、
    前記第２層金属配線で列方向に配線される電源線を備え、
    前記第１の読出用ビット線と前記第２の読出用ビット線の間に、前記電源線が配置される、請求項１７記載の半導体記憶装置。
20. 前記書込用ワード線が、前記第２層金属配線よりも上層の第３層金属配線で行方向に配線され、
    前記読出用ワード線対が、前記第３層金属配線で行方向に配線される、請求項１６記載の半導体記憶装置。
21. 各行内には、前記行に対応する前記書込用ワード線が行方向に配線され、
    各組内の一方の行には、前記組に対応する前記正相の読出用ワード線が行方向に配線され、各組内の他方の行には、前記組に対応する前記逆相の読出用ワード線が行方向に配線される、請求項２０記載の半導体記憶装置。

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