JP2010086643A

JP2010086643A - 半導体記憶装置

Info

Publication number: JP2010086643A
Application number: JP2008258034A
Authority: JP
Inventors: Toshiyuki Kouchi; 俊之小内
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2008-10-03
Filing date: 2008-10-03
Publication date: 2010-04-15
Anticipated expiration: 2028-10-03
Also published as: JP5231924B2

Abstract

【課題】１個のデータの書き込みと２つのリードポートによるデータの読み出しを同時に行うことが可能な半導体記憶装置を提供する。
【解決手段】一対の駆動トランジスタＤ１、Ｄ２、一対の負荷トランジスタＬ１、Ｌ２、一対の伝送トランジスタＦ１、Ｆ２、一対の読み出し専用伝送トランジスタＦＲ１、ＦＲ２、一対の読み出し専用駆動トランジスタＤＲ１、ＤＲ２が設けられたビットセルにおいて、書き込み用ワード線ＷＷＬ、第１読み出し用ワード線ＲＷＬ１、第２読み出し用ワード線ＲＷＬ２、一対の書き込み用ビット線ＷＢＬｔ、ＷＢＬｃ、第１読み出し用ビット線ＲＢＬ１、第２読み出し用ビット線ＲＢＬ２を設ける。
【選択図】図１

Description

本発明は半導体記憶装置に関し、特に、１個のライトポートおよび２個のリードポートを持つＳＲＡＭのビットセルの構成に適用して好適なものである。

ＳＲＡＭはリフレッシュ動作が要求されないため、ＤＲＡＭに比べて消費電力が低く、動作速度も速いことから、コンピュータのキャッシュメモリや携帯用電子製品に広く使われている。ここで、画像処理や通信処理などで用いられるシステム・オン・チップにおいては、処理の高速化を図るために、２つのＡ、Ｂポートから同時にアクセスできるデュアルポートＳＲＡＭを搭載したいという要求がある。このデュアルポートＳＲＡＭは、シングルポートＳＲＡＭのビットセルにさらに一対の伝送トランジスタを付加することで実現されている。

また、例えば、特許文献１には、２ポートＳＲＡＭにおいて、記憶ノードに電位を相補的に保持するラッチ回路と、記憶ノードとビット線との間にそれぞれ配され、ワード線の活性化に応じてオンされるアクセストランジスタと、記憶ノードと接地電位との間にそれぞれ設けられ、ワード線の活性化に応じてオンされる書込みアクセストランジスタおよびサブビット線に応じてオンされる記憶レベル駆動トランジスタと、ワード線の活性化に応じてオンされる書込みアクセストランジスタおよびサブビット線に応じてオンされる記憶レベル駆動トランジスタとを設けることで、データ保持安定性と書込みマージンとを両立させる方法が開示されている。

しかしながら、従来の２ポートＳＲＡＭでは、書き込みと読み出しを同時に行うことはできるが、各ビットセルに２本のワード線しか配されていないため、１個のデータの書き込みと２つのリードポートによるデータの読み出しを同時に行うことができないという問題があった。

特開２００５−２５８６３号公報

そこで、本発明の目的は、１個のデータの書き込みと２つのリードポートによるデータの読み出しを同時に行うことが可能な半導体記憶装置を提供することである。

上述した課題を解決するために、本発明の一態様によれば、第１の駆動トランジスタと、第２の駆動トランジスタと、前記第１の駆動トランジスタと直列に接続された第１の負荷トランジスタと、前記第２の駆動トランジスタと直列に接続された第２の負荷トランジスタと、前記第１の駆動トランジスタのゲートと前記第１の負荷トランジスタのゲートと前記第２の駆動トランジスタのドレインと前記第２の負荷トランジスタのドレインにドレインが接続された第１の伝送トランジスタと、前記第１の駆動トランジスタのドレインと前記第１の負荷トランジスタのドレインと前記第２の駆動トランジスタのゲートと前記第２の負荷トランジスタのゲートにドレインが接続された第２の伝送トランジスタと、前記第１の駆動トランジスタのゲートと前記第１の負荷トランジスタのゲートと前記第２の駆動トランジスタのドレインと前記第２の負荷トランジスタのドレインにドレインが接続された第１の読み出し専用伝送トランジスタと、前記第１の駆動トランジスタのドレインと前記第１の負荷トランジスタのドレインと前記第２の駆動トランジスタのゲートと前記第２の負荷トランジスタのゲートにドレインが接続された第２の読み出し専用伝送トランジスタと、前記第１の伝送トランジスタのゲートと前記第２の伝送トランジスタのゲートに接続された書き込み用ワード線と、前記第１の読み出し専用伝送トランジスタのゲートに接続された第１読み出し用ワード線と、前記第２の読み出し専用伝送トランジスタのゲートに接続された第２読み出し用ワード線と、前記第１の伝送トランジスタのソースに接続された第１書き込み用ビット線と、前記第２の伝送トランジスタのソースに接続された第２書き込み用ビット線と、前記第１の読み出し専用伝送トランジスタのソースに接続された第１読み出し用ビット線と、前記第２の読み出し専用伝送トランジスタのソースに接続された第２読み出し用ビット線とを備えることを特徴とする半導体記憶装置を提供する。

また、本発明の一態様によれば、第１の駆動トランジスタと、第２の駆動トランジスタと、前記第１の駆動トランジスタと直列に接続された第１の負荷トランジスタと、前記第２の駆動トランジスタと直列に接続された第２の負荷トランジスタと、前記第１の駆動トランジスタのゲートと前記第１の負荷トランジスタのゲートと前記第２の駆動トランジスタのドレインと前記第２の負荷トランジスタのドレインにドレインが接続された第１の伝送トランジスタと、前記第１の駆動トランジスタのドレインと前記第１の負荷トランジスタのドレインと前記第２の駆動トランジスタのゲートと前記第２の負荷トランジスタのゲートにドレインが接続された第２の伝送トランジスタと、前記第１の駆動トランジスタのゲートと前記第１の負荷トランジスタのゲートと前記第２の駆動トランジスタのドレインと前記第２の負荷トランジスタのドレインにゲートが接続された第１の読み出し専用駆動トランジスタと、前記第１の駆動トランジスタのドレインと前記第１の負荷トランジスタのドレインと前記第２の駆動トランジスタのゲートと前記第２の負荷トランジスタのゲートにゲートが接続された第２の読み出し専用駆動トランジスタと、前記第１の読み出し専用駆動トランジスタのドレインにドレインが接続された第１の読み出し専用伝送トランジスタと、前記第２の読み出し専用駆動トランジスタのドレインにドレインが接続された第２の読み出し専用伝送トランジスタと、前記第１の伝送トランジスタのゲートと前記第２の伝送トランジスタのゲートに接続された書き込み用ワード線と、前記第１の読み出し専用伝送トランジスタのゲートに接続された第１読み出し用ワード線と、前記第２の読み出し専用伝送トランジスタのゲートに接続された第２読み出し用ワード線と、前記第１の伝送トランジスタのソースに接続された第１書き込み用ビット線と、前記第２の伝送トランジスタのソースに接続された第２書き込み用ビット線と、前記第１の読み出し専用伝送トランジスタのソースに接続された第１読み出し用ビット線と、前記第２の読み出し専用伝送トランジスタのソースに接続された第２読み出し用ビット線とを備えることを特徴とする半導体記憶装置を提供する。

以上説明したように、本発明によれば、１個のデータの書き込みと２つのリードポートによるデータの読み出しを同時に行うことが可能な半導体記憶装置を提供することができる。

以下、本発明の実施形態に係る半導体記憶装置について図面を参照しながら説明する。

（第１実施形態）
図１は、本発明の第１実施形態に係る半導体記憶装置のビットセルの回路構成を示す図である。
図１において、半導体記憶装置として用いられるＳＲＡＭのビットセルには、一対の駆動トランジスタＤ１、Ｄ２、一対の負荷トランジスタＬ１、Ｌ２、一対の伝送トランジスタＦ１、Ｆ２、一対の読み出し専用伝送トランジスタＦＲ１、ＦＲ２、一対の読み出し専用駆動トランジスタＤＲ１、ＤＲ２が設けられている。なお、負荷トランジスタＬ１、Ｌ２としては、Ｐチャンネル電界効果トランジスタ、駆動トランジスタＤ１、Ｄ２、伝送トランジスタＦ１、Ｆ２、読み出し専用伝送トランジスタＦＲ１、ＦＲ２、読み出し専用駆動トランジスタＤＲ１、ＤＲ２としては、Ｎチャンネル電界効果トランジスタを用いることができる。

また、このビットセルには、書き込み用ワード線ＷＷＬ、第１読み出し用ワード線ＲＷＬ１、第２読み出し用ワード線ＲＷＬ２、一対の書き込み用ビット線ＷＢＬｔ、ＷＢＬｃ、第１読み出し用ビット線ＲＢＬ１、第２読み出し用ビット線ＲＢＬ２が設けられている。

ここで、駆動トランジスタＤ１と負荷トランジスタＬ１とは互いに直列接続されることでＣＭＯＳインバータが構成されるとともに、駆動トランジスタＤ２と負荷トランジスタＬ２とは互いに直列接続されることでＣＭＯＳインバータが構成されている。そして、これらの一対のＣＭＯＳインバータの出力と入力とが互いにクロスカップリングされることでフリップフロップが構成されている。

また、伝送トランジスタＦ１のドレインには、駆動トランジスタＤ１のゲートと負荷トランジスタＬ１のゲートと駆動トランジスタＤ２のドレインと負荷トランジスタＬ２のドレインが接続されている。

また、伝送トランジスタＦ２のドレインには、駆動トランジスタＤ１のドレインと負荷トランジスタＬ１のドレインと駆動トランジスタＤ２のゲートと負荷トランジスタＬ２のゲートが接続されている。

また、読み出し専用駆動トランジスタＤＲ１のゲートには、駆動トランジスタＤ１のゲートと負荷トランジスタＬ１のゲートと駆動トランジスタＤ２のドレインと負荷トランジスタＬ２のドレインが接続されている。

また、読み出し専用駆動トランジスタＤＲ２のゲートには、駆動トランジスタＤ１のドレインと負荷トランジスタＬ１のドレインと駆動トランジスタＤ２のゲートと負荷トランジスタＬ２のゲートが接続されている。

また、読み出し専用伝送トランジスタＦＲ１のドレインには、読み出し専用駆動トランジスタＤＲ１のドレインが接続され、読み出し専用伝送トランジスタＦＲ２のドレインには、読み出し専用駆動トランジスタＤＲ２のドレインが接続されている。

また、書き込み用ワード線ＷＷＬには、伝送トランジスタＦ１、Ｆ２のゲートが接続されている。また、第１読み出し用ワード線ＲＷＬ１には、読み出し専用伝送トランジスタＦＲ１のゲートが接続されている。また、第２読み出し用ワード線ＲＷＬ２には、読み出し専用伝送トランジスタＦＲ２のゲートが接続されている。

また、書き込み用ビット線ＷＢＬｔ、ＷＢＬｃには、伝送トランジスタＦ１、Ｆ２のソースがそれぞれ接続されている。また、第１読み出し用ビット線ＲＢＬ１には、読み出し専用伝送トランジスタＦＲ１のソースが接続されている。また、第２読み出し用ビット線ＲＢＬ２には、読み出し専用伝送トランジスタＦＲ２のソースが接続されている。

そして、ライトポートからビットセルにアクセスする場合、書き込み用ワード線ＷＷＬおよび書き込み用ビット線ＷＢＬｔ、ＷＢＬｃを介して、伝送トランジスタＦ１、Ｆ２を動作させることでビットセルを選択することができ、そのビットセルにライトポートからデータを書き込むことができる。

また、第１リードポートからビットセルにアクセスする場合、第１読み出し用ワード線ＲＷＬ１および第１読み出し用ビット線ＲＢＬ１を介して、読み出し専用伝送トランジスタＦＲ１を動作させることでビットセルを選択することができ、そのビットセルから第１リードポートにデータを読み出すことができる。

また、第２リードポートからビットセルにアクセスする場合、第２読み出し用ワード線ＲＷＬ２および第２読み出し用ビット線ＲＢＬ２を介して、読み出し専用伝送トランジスタＦＲ２を動作させることでビットセルを選択することができ、そのビットセルから第２リードポートにデータを読み出すことができる。

これにより、１０個のトランジスタをビットセルに設けることで、１個のライトポートおよび２個のリードポートをＳＲＡＭに持たせることができ、１個のデータの書き込みと２つのリードポートによるデータの読み出しを同時に行わせることが可能となる。

なお、読み出し専用駆動トランジスタＤＲ１を設けることにより、伝送トランジスタＦ１と読み出し専用伝送トランジスタＦＲ１とが同時にオンしている場合においても、第１読み出し用ビット線ＲＢＬ１の電位と書き込み用ビット線ＷＢＬｔの電位とが干渉するのを防止することが可能となる。また、読み出し専用駆動トランジスタＤＲ２を設けることにより、伝送トランジスタＦ２と読み出し専用伝送トランジスタＦＲ２とが同時にオンしている場合においても、第２読み出し用ビット線ＲＢＬ２の電位と書き込み用ビット線ＷＢＬｃの電位とが干渉するのを防止することが可能となる。

図２は、本発明の第１実施形態に係る半導体記憶装置のビットセルのレイアウト構成を示す平面図である。
図２において、半導体基板Ｓ１上には、ゲート電極Ｇ１〜Ｇ６が配置されている。ここで、ゲート電極Ｇ１〜Ｇ３は横方向に並べて配置されるとともに、ゲート電極Ｇ４〜Ｇ６は横方向に並べて配置されている。また、ゲート電極Ｇ１〜Ｇ３とゲート電極Ｇ４〜Ｇ６とは互いに回転対称になるように縦方向に並べて配置されている。

そして、ゲート電極Ｇ１の両側にそれぞれ配置されるようにして拡散層Ｄ１、Ｄ１´が半導体基板Ｓ１に形成されることで、図１の読み出し専用伝送トランジスタＦＲ１が構成されている。また、ゲート電極Ｇ２の両側にそれぞれ配置されるようにして拡散層Ｄ２、Ｄ２´が半導体基板Ｓ１に形成されることで、図１の伝送トランジスタＦ１が構成されている。

また、ゲート電極Ｇ６の両側にそれぞれ配置されるようにして拡散層Ｄ８、Ｄ８´が半導体基板Ｓ１に形成されることで、図１の負荷トランジスタＬ１が構成されている。また、ゲート電極Ｇ６の両側にそれぞれ配置されるようにして拡散層Ｄ９、Ｄ９´が半導体基板Ｓ１に形成されることで、図１の駆動トランジスタＤ１が構成されている。また、ゲート電極Ｇ６の両側にそれぞれ配置されるようにして拡散層Ｄ１０、Ｄ１０´が半導体基板Ｓ１に形成されることで、図１の読み出し専用駆動トランジスタＤＲ１が構成されている。

また、ゲート電極Ｇ４の両側にそれぞれ配置されるようにして拡散層Ｄ６、Ｄ６´が半導体基板Ｓ１に形成されることで、図１の読み出し専用伝送トランジスタＦＲ２が構成されている。また、ゲート電極Ｇ５の両側にそれぞれ配置されるようにして拡散層Ｄ７、Ｄ７´が半導体基板Ｓ１に形成されることで、図１の伝送トランジスタＦ２が構成されている。

また、ゲート電極Ｇ３の両側にそれぞれ配置されるようにして拡散層Ｄ３、Ｄ３´が半導体基板Ｓ１に形成されることで、図１の負荷トランジスタＬ２が構成されている。また、ゲート電極Ｇ３の両側にそれぞれ配置されるようにして拡散層Ｄ４、Ｄ４´が半導体基板Ｓ１に形成されることで、図１の駆動トランジスタＤ２が構成されている。また、ゲート電極Ｇ３の両側にそれぞれ配置されるようにして拡散層Ｄ５、Ｄ５´が半導体基板Ｓ１に形成されることで、図１の読み出し専用駆動トランジスタＤＲ２が構成されている。

ここで、拡散層Ｄ１´と拡散層Ｄ１０´とは互いに接続され、拡散層Ｄ２´と拡散層Ｄ９´とは互いに接続され、拡散層Ｄ４´と拡散層Ｄ７´とは互いに接続され、拡散層Ｄ５´と拡散層Ｄ６´とは互いに接続されている。そして、拡散層Ｄ１、Ｄ１´、Ｄ１０、Ｄ１０´と拡散層Ｄ２、Ｄ２´、Ｄ９、Ｄ９´と拡散層Ｄ３、Ｄ３´と拡散層Ｄ８、Ｄ８´と拡散層Ｄ４、Ｄ４´、Ｄ７、Ｄ７´と拡散層Ｄ５、Ｄ５´、Ｄ６、Ｄ６´は、互いに素子分離領域を介して半導体基板Ｓ１上で素子分離されている。この素子分離領域としては、例えば、ＳＴＩ構造を用いるようにしてもよいし、ＬＯＣＯＳ構造を用いるようにしてもよい。

そして、拡散層Ｄ１、Ｄ１´、Ｄ１０、Ｄ１０´と拡散層Ｄ２、Ｄ２´、Ｄ９、Ｄ９´と拡散層Ｄ３、Ｄ３´と拡散層Ｄ８、Ｄ８´と拡散層Ｄ４、Ｄ４´、Ｄ７、Ｄ７´と拡散層Ｄ５、Ｄ５´、Ｄ６、Ｄ６´は、横方向に並べて配置されている。また、拡散層Ｄ３、Ｄ３´、Ｄ４、Ｄ４´、Ｄ５、Ｄ５´にてゲート電極Ｇ３が共有され、拡散層Ｄ８、Ｄ８´、Ｄ９、Ｄ９´、Ｄ１０、Ｄ１０´にてゲート電極Ｇ６が共有されている。

そして、ゲート電極Ｇ１〜Ｇ６上には配線Ｈ１〜Ｈ１４が形成され、配線Ｈ１１〜Ｈ１４上には、書き込み用ビット線ＷＢＬｔ、ＷＢＬｃ、第１読み出し用ビット線ＲＢＬ１および第２読み出し用ビット線ＲＢＬ２が形成され、書き込み用ビット線ＷＢＬｔ、ＷＢＬｃ、第１読み出し用ビット線ＲＢＬ１および第２読み出し用ビット線ＲＢＬ２上には、書き込み用ワード線ＷＷＬ、第１読み出し用ワード線ＲＷＬ１および第２読み出し用ワード線ＲＷＬ２が形成されている。なお、配線Ｈ１〜Ｈ１４は第１層目配線層、書き込み用ビット線ＷＢＬｔ、ＷＢＬｃ、第１読み出し用ビット線ＲＢＬ１および第２読み出し用ビット線ＲＢＬ２は第２層目配線層、書き込み用ワード線ＷＷＬ、第１読み出し用ワード線ＲＷＬ１および第２読み出し用ワード線ＲＷＬ１は第３層目配線層を用いることができる。

ここで、書き込み用ビット線ＷＢＬｔ、ＷＢＬｃ、第１読み出し用ビット線ＲＢＬ１および第２読み出し用ビット線ＲＢＬ２は縦方向に並べて配置され、書き込み用ワード線ＷＷＬ、第１読み出し用ワード線ＲＷＬ１および第２読み出し用ワード線ＲＷＬ２は横方向に並べて配置されている。また、第１読み出し用ワード線ＲＷＬ１は、ゲート電極Ｇ１〜Ｇ３上に配置され、第２読み出し用ワード線ＲＷＬ２は、ゲート電極Ｇ４〜Ｇ６上に配置され、書き込み用ワード線ＷＷＬは、第１読み出し用ワード線ＲＷＬ１と第２読み出し用ワード線ＲＷＬ２との間に配置されている。

また、拡散層Ｄ１はコンタクトＣ１を介して配線Ｈ１に接続され、拡散層Ｄ２はコンタクトＣ４を介して配線Ｈ３に接続され、拡散層Ｄ３はコンタクトＣ７を介して配線Ｈ５に接続され、拡散層Ｄ４はコンタクトＣ２を介して配線Ｈ６に接続され、拡散層Ｄ５はコンタクトＣ８を介して配線Ｈ６に接続され、拡散層Ｄ６はコンタクトＣ１０を介して配線Ｈ８に接続され、拡散層Ｄ７はコンタクトＣ１３を介して配線Ｈ１０に接続され、拡散層Ｄ８はコンタクトＣ１６を介して配線Ｈ１２に接続され、拡散層Ｄ９はコンタクトＣ１１を介して配線Ｈ１３に接続され、拡散層Ｄ１０はコンタクトＣ１７を介して配線Ｈ１３に接続されている。

また、拡散層Ｄ２´、Ｄ９´はコンタクトＣ５を介して配線Ｈ４に接続され、拡散層Ｄ８´はコンタクトＣ６を介して配線Ｈ４に接続され、拡散層Ｄ３´はコンタクトＣ１５を介して配線Ｈ１１に接続され、拡散層Ｄ４´、Ｄ７´はコンタクトＣ１４を介して配線Ｈ１１に接続されている。

また、ゲート電極Ｇ１はコンタクトＣ１８を介して配線Ｈ１４に接続され、ゲート電極Ｇ２はコンタクトＣ３を介して配線Ｈ２に接続され、ゲート電極Ｇ３はコンタクトＣ６を介して配線Ｈ４に接続され、ゲート電極Ｇ４はコンタクトＣ９を介して配線Ｈ７に接続され、ゲート電極Ｇ５はコンタクトＣ１３を介して配線Ｈ１０に接続され、ゲート電極Ｇ６はコンタクトＣ１５を介して配線Ｈ１１に接続されている。

なお、コンタクトＣ１〜Ｃ１８は、コンタクトＣ１〜Ｃ１８内に導電体が埋め込まれた埋め込みコンタクトを用いることができる。そして、この埋め込みコンタクトは、デュアルダマシン法などを用いることで、配線Ｈ１〜Ｈ１４とともに一括して形成することができる。

また、書き込み用ビット線ＷＢＬｔは、拡散層Ｄ２に接続され、書き込み用ビット線ＷＢＬｃは、拡散層Ｄ７に接続され、第１読み出し用ビット線ＲＢＬ１は、拡散層Ｄ１に接続され、第２読み出し用ビット線ＲＢＬ２は、拡散層Ｄ６に接続されている。また、書き込み用ワード線ＷＷＬは、コンタクトＣ１９、Ｃ２０をそれぞれ介して配線Ｈ２、Ｈ９にそれぞれ接続され、第１読み出し用ワード線ＲＷＬ１は、ゲート電極Ｇ１に接続され、第２読み出し用ワード線ＲＷＬ２は、ゲート電極Ｇ４に接続されている。

ここで、第１読み出し用ワード線ＲＷＬ１と第２読み出し用ワード線ＲＷＬ２との間に書き込み用ワード線ＷＷＬを配置することにより、１個のデータの書き込みと２個のデータの読み出しを同時に行わせることが可能となり、１０個のトランジスタをビットセルに設けた場合においても、１個のライトポートおよび２個のリードポートをＳＲＡＭに持たせることができる。

なお、図２の実施形態では、図１の負荷トランジスタＬ１の拡散層Ｄ８、Ｄ８´と図１の駆動トランジスタＤ１の拡散層Ｄ９、Ｄ９´とを分離するとともに、図１の負荷トランジスタＬ２の拡散層Ｄ３、Ｄ３´と図１の駆動トランジスタＤ２の拡散層Ｄ４、Ｄ４´とを分離し、配線Ｈ４を介して拡散層Ｄ８´と拡散層Ｄ９´とを接続するとともに、配線Ｈ１１を介して拡散層Ｄ３´と拡散層Ｄ４´とを接続する方法について説明したが、拡散層Ｄ８´と拡散層Ｄ９´とを直接接続し、拡散層Ｄ３´と拡散層Ｄ４´とを直接接続するようにしてもよい。

（第２実施形態）
図３は、本発明の第２実施形態に係る半導体記憶装置のビットセルのレイアウト構成を示す平面図である。
図３において、半導体基板Ｓ２上には、ゲート電極Ｇ５１〜Ｇ５６が配置されている。ここで、ゲート電極Ｇ５１、Ｇ５３は、同一直線上に配置され、ゲート電極Ｇ５２、Ｇ５５は、ゲート電極Ｇ５１、Ｇ５３が配置された直線とは異なる直線上に配置され、ゲート電極Ｇ５４、Ｇ５６は、ゲート電極Ｇ５１、Ｇ５３およびゲート電極Ｇ５２、Ｇ５５がそれぞれ配置された直線とは異なる直線上に配置されている。また、ゲート電極Ｇ５１〜Ｇ５３とゲート電極Ｇ５４〜Ｇ５６とは互いに回転対称になるように縦方向に並べて配置されている。

そして、ゲート電極Ｇ５１の両側にそれぞれ配置されるようにして拡散層Ｄ５１、Ｄ５１´が半導体基板Ｓ２に形成されることで、図１の伝送トランジスタＦ１が構成されている。また、ゲート電極Ｇ５２の両側にそれぞれ配置されるようにして拡散層Ｄ５２、Ｄ５２´が半導体基板Ｓ２に形成されることで、図１の読み出し専用伝送トランジスタＦＲ１が構成されている。

また、ゲート電極Ｇ５６の両側にそれぞれ配置されるようにして拡散層Ｄ５８、Ｄ５８´が半導体基板Ｓ２に形成されることで、図１の負荷トランジスタＬ１が構成されている。また、ゲート電極Ｇ５６の両側にそれぞれ配置されるようにして拡散層Ｄ５９、Ｄ５９´が半導体基板Ｓ２に形成されることで、図１の読み出し専用駆動トランジスタＤＲ１が構成されている。また、ゲート電極Ｇ５６の両側にそれぞれ配置されるようにして拡散層Ｄ６０、Ｄ６０´が半導体基板Ｓ２に形成されることで、図１の駆動トランジスタＤ１が構成されている。

また、ゲート電極Ｇ５４の両側にそれぞれ配置されるようにして拡散層Ｄ５６、Ｄ５６´が半導体基板Ｓ２に形成されることで、図１の伝送トランジスタＦ２が構成されている。また、ゲート電極Ｇ５５の両側にそれぞれ配置されるようにして拡散層Ｄ５７、Ｄ５７´が半導体基板Ｓ２に形成されることで、図１の読み出し専用伝送トランジスタＦＲ２が構成されている。

また、ゲート電極Ｇ５３の両側にそれぞれ配置されるようにして拡散層Ｄ５３、Ｄ５３´が半導体基板Ｓ２に形成されることで、図１の負荷トランジスタＬ２が構成されている。また、ゲート電極Ｇ５３の両側にそれぞれ配置されるようにして拡散層Ｄ５４、Ｄ５４´が半導体基板Ｓ２１に形成されることで、図１の読み出し専用駆動トランジスタＤＲ２が構成されている。また、ゲート電極Ｇ５３の両側にそれぞれ配置されるようにして拡散層Ｄ５５、Ｄ５５´が半導体基板Ｓ２に形成されることで、図１の駆動トランジスタＤ２が構成されている。

ここで、拡散層Ｄ５１´と拡散層Ｄ６０´とは互いに接続され、拡散層Ｄ５２´と拡散層Ｄ５９´とは互いに接続され、拡散層Ｄ５４´と拡散層Ｄ５７´とは互いに接続され、拡散層Ｄ５５´と拡散層Ｄ５６´とは互いに接続されている。そして、拡散層Ｄ５１、Ｄ５１´、Ｄ６０、Ｄ６０´と拡散層Ｄ５２、Ｄ５２´、Ｄ５９、Ｄ５９´と拡散層Ｄ５３、Ｄ５３´と拡散層Ｄ５８、Ｄ５８´と拡散層Ｄ５４、Ｄ５４´、Ｄ５７、Ｄ５７´と拡散層Ｄ５５、Ｄ５５´、Ｄ５６、Ｄ５６´は、互いに素子分離領域を介して半導体基板Ｓ２上で素子分離されている。この素子分離領域としては、例えば、ＳＴＩ構造を用いるようにしてもよいし、ＬＯＣＯＳ構造を用いるようにしてもよい。

そして、拡散層Ｄ５１、Ｄ５１´、Ｄ６０、Ｄ６０´と拡散層Ｄ５２、Ｄ５２´、Ｄ５９、Ｄ５９´と拡散層Ｄ５３、Ｄ５３´と拡散層Ｄ５８、Ｄ５８´と拡散層Ｄ５４、Ｄ５４´、Ｄ５７、Ｄ５７´と拡散層Ｄ５５、Ｄ５５´、Ｄ５６、Ｄ５６´は、横方向に並べて配置されている。また、拡散層Ｄ５３、Ｄ５３´、Ｄ５４、Ｄ５４´、Ｄ５５、Ｄ５５´にてゲート電極Ｇ５３が共有され、拡散層Ｄ５８、Ｄ５８´、Ｄ５９、Ｄ５９´、Ｄ６０、Ｄ６０´にてゲート電極Ｇ５６が共有されている。

そして、ゲート電極Ｇ５１〜Ｇ５６上には配線Ｈ５１〜Ｈ６４が形成され、配線Ｈ５１〜Ｈ６４上には、書き込み用ビット線ＷＢＬｔ、ＷＢＬｃ、第１読み出し用ビット線ＲＢＬ１および第２読み出し用ビット線ＲＢＬ２が形成され、書き込み用ビット線ＷＢＬｔ、ＷＢＬｃ、第１読み出し用ビット線ＲＢＬ１および第２読み出し用ビット線ＲＢＬ２上には、書き込み用ワード線ＷＷＬ、第１読み出し用ワード線ＲＷＬ１および第２読み出し用ワード線ＲＷＬ１が形成されている。なお、配線Ｈ５１〜Ｈ６４は第１層目配線層、書き込み用ビット線ＷＢＬｔ、ＷＢＬｃ、第１読み出し用ビット線ＲＢＬ１および第２読み出し用ビット線ＲＢＬ２は第２層目配線層、書き込み用ワード線ＷＷＬ、第１読み出し用ワード線ＲＷＬ１および第２読み出し用ワード線ＲＷＬ１は第３層目配線層を用いることができる。

ここで、書き込み用ビット線ＷＢＬｔ、ＷＢＬｃ、第１読み出し用ビット線ＲＢＬ１および第２読み出し用ビット線ＲＢＬ２は縦方向に並べて配置され、書き込み用ワード線ＷＷＬ、第１読み出し用ワード線ＲＷＬ１および第２読み出し用ワード線ＲＷＬ１は横方向に並べて配置されている。また、第１読み出し用ワード線ＲＷＬ１は、ゲート電極Ｇ５１、Ｇ５３上に配置され、第２読み出し用ワード線ＲＷＬ２は、ゲート電極Ｇ５４、Ｇ５６上に配置され、書き込み用ワード線ＷＷＬは、ゲート電極Ｇ５２、Ｇ５５上に配置されている。

また、拡散層Ｄ５１はコンタクトＣ５１を介して配線Ｈ５１に接続され、拡散層Ｄ５２はコンタクトＣ５３を介して配線Ｈ５３に接続され、拡散層Ｄ５３はコンタクトＣ５５を介して配線Ｈ５５に接続され、拡散層Ｄ５４はコンタクトＣ５７を介して配線Ｈ５６に接続され、拡散層Ｄ５５はコンタクトＣ５８を介して配線Ｈ５６に接続され、拡散層Ｄ５６はコンタクトＣ６１を介して配線Ｈ５８に接続され、拡散層Ｄ５７はコンタクトＣ６３を介して配線Ｈ６０に接続され、拡散層Ｄ５８はコンタクトＣ６５を介して配線Ｈ６２に接続され、拡散層Ｄ５９はコンタクトＣ６７を介して配線Ｈ６３に接続され、拡散層Ｄ６０はコンタクトＣ６８を介して配線Ｈ６３に接続されている。

また、拡散層Ｄ５１´、Ｄ６０´はコンタクトＣ６９を介して配線Ｈ５４に接続され、拡散層Ｄ５８´はコンタクトＣ６６を介して配線Ｈ５４に接続され、拡散層Ｄ５３´はコンタクトＣ５６を介して配線Ｈ６１に接続され、拡散層Ｄ５５´、Ｄ５６´はコンタクトＣ５９を介して配線Ｈ６１に接続されている。

また、ゲート電極Ｇ５１はコンタクトＣ７０を介して配線Ｈ６４に接続され、ゲート電極Ｇ５２はコンタクトＣ５２を介して配線Ｈ５２に接続され、ゲート電極Ｇ５３はコンタクトＣ５４を介して配線Ｈ５４に接続され、ゲート電極Ｇ５４はコンタクトＣ６０を介して配線Ｈ５７に接続され、ゲート電極Ｇ５５はコンタクトＣ６２を介して配線Ｈ５９に接続され、ゲート電極Ｇ５６はコンタクトＣ６４を介して配線Ｈ６１に接続されている。

なお、コンタクトＣ５１〜Ｃ７０は、コンタクトＣ５１〜Ｃ７０内に導電体が埋め込まれた埋め込みコンタクトを用いることができる。そして、この埋め込みコンタクトは、デュアルダマシン法などを用いることで、配線Ｈ５１〜Ｈ６４とともに一括して形成することができる。

また、書き込み用ビット線ＷＢＬｔは、拡散層Ｄ５１に接続され、書き込み用ビット線ＷＢＬｃは、拡散層Ｄ５６に接続され、第１読み出し用ビット線ＲＢＬ１は、拡散層Ｄ５２に接続され、第２読み出し用ビット線ＲＢＬ２は、拡散層Ｄ５７に接続されている。また、書き込み用ワード線ＷＷＬは、ゲート電極Ｇ５１、Ｇ５４に接続され、第１読み出し用ワード線ＲＷＬ１は、ゲート電極Ｇ５２に接続され、第２読み出し用ワード線ＲＷＬ２は、ゲート電極Ｇ５５に接続されている。

ここで、第１読み出し用ワード線ＲＷＬ１と第２読み出し用ワード線ＲＷＬ２との間に書き込み用ワード線ＷＷＬを配置することにより、１個のデータの書き込みと２個のデータの読み出しを同時に行わせることが可能となり、１個のライトポートおよび２個のリードポートをＳＲＡＭに持たせることができる。

また、第１読み出し用ワード線ＲＷＬ１下にゲート電極Ｇ５１、Ｇ５３を配置し、第２読み出し用ワード線ＲＷＬ２下にゲート電極Ｇ５４、Ｇ５６を配置し、書き込み用ワード線ＷＷＬ下にゲート電極Ｇ５２、Ｇ５５を配置することで、ゲート電極Ｇ５１、Ｇ５３間の間隔を狭めることが可能となるとともに、ゲート電極Ｇ５４、Ｇ５６間の間隔を狭めることが可能となる。このため、ユニットの縦方向の寸法を増大させることなく、ユニットの横方向の寸法を減少させることが可能となり、ＳＲＡＭの集積度を向上させることが可能となるとともに、書き込み用ワード線ＷＷＬ、第１読み出し用ワード線ＲＷＬ１および第２読み出し用ワード線ＲＷＬ２の長さを短くすることが可能となる。この結果、書き込み用ワード線ＷＷＬ、第１読み出し用ワード線ＲＷＬ１および第２読み出し用ワード線ＲＷＬ２の抵抗を低下させることが可能となり、書き込み用ワード線ＷＷＬ、第１読み出し用ワード線ＲＷＬ１および第２読み出し用ワード線ＲＷＬ２の電位の立ち上がりの傾きを急峻化することが可能となることから、ＳＲＡＭの動作速度を向上させることができる。

なお、図３の実施形態では、ゲート電極Ｇ５１、Ｇ５３を同一直線上に配置し、ゲート電極Ｇ５１、Ｇ５３が配置された直線とは異なる直線上にゲート電極Ｇ５２、Ｇ５５を配置し、ゲート電極Ｇ５１、Ｇ５３およびゲート電極Ｇ５２、Ｇ５５がそれぞれ配置された直線とは異なる直線上にゲート電極Ｇ５４、Ｇ５６を配置する方法について説明したが、ゲート電極Ｇ５１、Ｇ５２が互いに異なる直線上に配置されるとともに、ゲート電極Ｇ５４、Ｇ５５が互いに異なる直線上に配置されていればよい。例えば、ゲート電極Ｇ５１、Ｇ５４を同一直線上に配置し、ゲート電極Ｇ５１、Ｇ５４が配置された直線とは異なる直線上にゲート電極Ｇ５２、Ｇ５３を配置し、ゲート電極Ｇ５１、Ｇ５４およびゲート電極Ｇ５２、Ｇ５３がそれぞれ配置された直線とは異なる直線上にゲート電極Ｇ５５、Ｇ５６を配置するようにしてもよい。

また、図３の実施形態では、図１の負荷トランジスタＬ１の拡散層Ｄ５８、Ｄ５８´と図１の駆動トランジスタＤ１の拡散層Ｄ６０、Ｄ６０´とを分離するとともに、図１の負荷トランジスタＬ２の拡散層Ｄ５３、Ｄ５３´と図１の駆動トランジスタＤ２の拡散層Ｄ５５、Ｄ５５´とを分離し、負荷トランジスタＬ１の拡散層Ｄ５８、Ｄ５８´と駆動トランジスタＤ１の拡散層Ｄ６０、Ｄ６０´との間に読み出し専用駆動トランジスタＤＲ１の拡散層Ｄ５９、Ｄ５９´を配置するとともに、負荷トランジスタＬ２の拡散層Ｄ５３、Ｄ５３´と駆動トランジスタＤ２の拡散層Ｄ５５、Ｄ５５´との間に読み出し専用駆動トランジスタＤＲ２の拡散層Ｄ５４、Ｄ５４´を配置する方法について説明したが、負荷トランジスタＬ１の拡散層Ｄ５８、Ｄ５８´と駆動トランジスタＤ１の拡散層Ｄ６０、Ｄ６０´とを互いに隣接させて配置するとともに、負荷トランジスタＬ２の拡散層Ｄ５３、Ｄ５３´と駆動トランジスタＤ２の拡散層Ｄ５５、Ｄ５５´とを互いに隣接させて配置するようにしてもよい。

（第３実施形態）
図４は、本発明の第３実施形態に係る半導体記憶装置のビットセルの回路構成を示す図である。
図４において、半導体記憶装置として用いられるＳＲＡＭのビットセルには、一対の駆動トランジスタＤ１１、Ｄ１２、一対の負荷トランジスタＬ１１、Ｌ１２、一対の伝送トランジスタＦ１１、Ｆ１２、一対の読み出し専用伝送トランジスタＦＲ１１、ＦＲ１２が設けられている。なお、負荷トランジスタＬ１１、Ｌ１２としては、Ｐチャンネル電界効果トランジスタ、駆動トランジスタＤ１１、Ｄ１２、伝送トランジスタＦ１１、Ｆ１２、読み出し専用伝送トランジスタＦＲ１１、ＦＲ１２としては、Ｎチャンネル電界効果トランジスタを用いることができる。
また、このビットセルには、書き込み用ワード線ＷＷＬ、第１読み出し用ワード線ＲＷＬ１、第２読み出し用ワード線ＲＷＬ１、一対の書き込み用ビット線ＷＢＬｔ、ＷＢＬｃ、第１読み出し用ビット線ＲＢＬ１、第２読み出し用ビット線ＲＢＬ２が設けられている。

ここで、駆動トランジスタＤ１１と負荷トランジスタＬ１１とは互いに直列接続されることでＣＭＯＳインバータが構成されるとともに、駆動トランジスタＤ１２と負荷トランジスタＬ１２とは互いに直列接続されることでＣＭＯＳインバータが構成されている。そして、これらの一対のＣＭＯＳインバータの出力と入力とが互いにクロスカップリングされることでフリップフロップが構成されている。

また、伝送トランジスタＦ１１のドレインには、駆動トランジスタＤ１１のゲートと負荷トランジスタＬ１１のゲートと駆動トランジスタＤ１２のドレインと負荷トランジスタＬ１２のドレインが接続されている。

また、伝送トランジスタＦ１２のドレインには、駆動トランジスタＤ１１のドレインと負荷トランジスタＬ１１のドレインと駆動トランジスタＤ１２のゲートと負荷トランジスタＬ１２のゲートが接続されている。

また、読み出し専用伝送トランジスタＦＲ１１のドレインには、駆動トランジスタＤ１１のゲートと負荷トランジスタＬ１１のゲートと駆動トランジスタＤ１２のドレインと負荷トランジスタＬ１２のドレインが接続されている。

また、読み出し専用伝送トランジスタＦＲ１２のドレインには、駆動トランジスタＤ１１のドレインと負荷トランジスタＬ１１のドレインと駆動トランジスタＤ１２のゲートと負荷トランジスタＬ１２のゲートが接続されている。

また、書き込み用ワード線ＷＷＬには、伝送トランジスタＦ１１、Ｆ１２のゲートが接続されている。また、第１読み出し用ワード線ＲＷＬ１には、読み出し専用伝送トランジスタＦＲ１１のゲートが接続されている。また、第２読み出し用ワード線ＲＷＬ２には、読み出し専用伝送トランジスタＦＲ１２のゲートが接続されている。

また、書き込み用ビット線ＷＢＬｔ、ＷＢＬｃには、伝送トランジスタＦ１１、Ｆ１２のソースがそれぞれ接続されている。また、第１読み出し用ビット線ＲＢＬ１には、読み出し専用伝送トランジスタＦＲ１１のソースが接続されている。また、第２読み出し用ビット線ＲＢＬ２には、読み出し専用伝送トランジスタＦＲ１２のソースが接続されている。

そして、ライトポートからビットセルにアクセスする場合、書き込み用ワード線ＷＷＬおよび書き込み用ビット線ＷＢＬｔ、ＷＢＬｃを介して、伝送トランジスタＦ１１、Ｆ１２を動作させることでビットセルを選択することができ、そのビットセルにライトポートからデータを書き込むことができる。

また、第１リードポートからビットセルにアクセスする場合、第１読み出し用ワード線ＲＷＬ１および第１読み出し用ビット線ＲＢＬ１を介して、読み出し専用伝送トランジスタＦＲ１１を動作させることでビットセルを選択することができ、そのビットセルから第１リードポートにデータを読み出すことができる。

また、第２リードポートからビットセルにアクセスする場合、第２読み出し用ワード線ＲＷＬ２および第２読み出し用ビット線ＲＢＬ２を介して、読み出し専用伝送トランジスタＦＲ１２を動作させることでビットセルを選択することができ、そのビットセルから第２リードポートにデータを読み出すことができる。

これにより、８個のトランジスタをビットセルに設けることで、１個のライトポートおよび２個のリードポートをＳＲＡＭに持たせることができ、１個のデータの書き込みと２つのリードポートによるデータの読み出しを同時に行わせることが可能となる。

図５は、本発明の第３実施形態に係る半導体記憶装置のビットセルのレイアウト構成を示す平面図である。
図５において、半導体基板Ｓ３上には、ゲート電極Ｇ２１〜Ｇ２６が配置されている。ここで、ゲート電極Ｇ２１〜Ｇ２３は横方向に並べて配置されるとともに、ゲート電極Ｇ２４〜Ｇ２６は横方向に並べて配置されている。また、ゲート電極Ｇ２１〜Ｇ２３とゲート電極Ｇ２４〜Ｇ２６とは互いに回転対称になるように縦方向に並べて配置されている。

そして、ゲート電極Ｇ２１の両側にそれぞれ配置されるようにして拡散層Ｄ２１、Ｄ２１´が半導体基板Ｓ３に形成されることで、図４の読み出し専用伝送トランジスタＦＲ１１が構成されている。また、ゲート電極Ｇ２２の両側にそれぞれ配置されるようにして拡散層Ｄ２２、Ｄ２２´が半導体基板Ｓ３に形成されることで、図４の伝送トランジスタＦ１１が構成されている。

また、ゲート電極Ｇ２３の両側にそれぞれ配置されるようにして拡散層Ｄ２３、Ｄ２３´が半導体基板Ｓ３に形成されることで、図４の負荷トランジスタＬ１１が構成されている。また、ゲート電極Ｇ２３の両側にそれぞれ配置されるようにして拡散層Ｄ２４、Ｄ２４´が半導体基板Ｓ３に形成されることで、図４の駆動トランジスタＤ１１が構成されている。

また、ゲート電極Ｇ２４の両側にそれぞれ配置されるようにして拡散層Ｄ２５、Ｄ２５´が半導体基板Ｓ３に形成されることで、図４の読み出し専用伝送トランジスタＦＲ１２が構成されている。また、ゲート電極Ｇ２５の両側にそれぞれ配置されるようにして拡散層Ｄ２６、Ｄ２６´が半導体基板Ｓ３に形成されることで、図４の伝送トランジスタＦ１２が構成されている。

また、ゲート電極Ｇ２６の両側にそれぞれ配置されるようにして拡散層Ｄ２７、Ｄ２７´が半導体基板Ｓ３に形成されることで、図４の負荷トランジスタＬ１２が構成されている。また、ゲート電極Ｇ２６の両側にそれぞれ配置されるようにして拡散層Ｄ２８、Ｄ２８´が半導体基板Ｓ３に形成されることで、図４の駆動トランジスタＤ１２が構成されている。

ここで、拡散層Ｄ２１、Ｄ２１´と拡散層Ｄ２２、Ｄ２２´と拡散層Ｄ２３、Ｄ２３´と拡散層Ｄ２４、Ｄ２４´と拡散層Ｄ２５、Ｄ２５´、Ｄ２６、Ｄ２６´と拡散層Ｄ２７、Ｄ２７´と拡散層Ｄ２８、Ｄ２８´は、互いに素子分離領域を介して半導体基板Ｓ３上で素子分離されている。この素子分離領域としては、例えば、ＳＴＩ構造を用いるようにしてもよいし、ＬＯＣＯＳ構造を用いるようにしてもよい。

そして、拡散層Ｄ２１、Ｄ２１´と拡散層Ｄ２２、Ｄ２２´と拡散層Ｄ２３、Ｄ２３´と拡散層Ｄ２４、Ｄ２４´は、横方向に並べて配置されるとともに、拡散層Ｄ２５、Ｄ２５´、Ｄ２６、Ｄ２６´と拡散層Ｄ２７、Ｄ２７´と拡散層Ｄ２８、Ｄ２８´は、横方向に並べて配置されている。また、拡散層Ｄ２３、Ｄ２３´、Ｄ２４、Ｄ２４´にてゲート電極Ｇ２３が共有され、拡散層Ｄ２７、Ｄ２７´、Ｄ２８、Ｄ２８´にてゲート電極Ｇ２６が共有されている。

そして、ゲート電極Ｇ２１〜Ｇ２６上には配線Ｈ２１〜Ｈ３４が形成され、配線Ｈ２１〜Ｈ３４上には、書き込み用ビット線ＷＢＬｔ、ＷＢＬｃ、第１読み出し用ビット線ＲＢＬ１および第２読み出し用ビット線ＲＢＬ２が形成され、書き込み用ビット線ＷＢＬｔ、ＷＢＬｃ、第１読み出し用ビット線ＲＢＬ１および第２読み出し用ビット線ＲＢＬ２上には、書き込み用ワード線ＷＷＬ、第１読み出し用ワード線ＲＷＬ１および第２読み出し用ワード線ＲＷＬ１が形成されている。なお、配線Ｈ２１〜Ｈ３４は第１層目配線層、書き込み用ビット線ＷＢＬｔ、ＷＢＬｃ、第１読み出し用ビット線ＲＢＬ１および第２読み出し用ビット線ＲＢＬ２は第２層目配線層、書き込み用ワード線ＷＷＬ、第１読み出し用ワード線ＲＷＬ１および第２読み出し用ワード線ＲＷＬ１は第３層目配線層を用いることができる。

ここで、書き込み用ビット線ＷＢＬｔ、ＷＢＬｃ、第１読み出し用ビット線ＲＢＬ１および第２読み出し用ビット線ＲＢＬ２は縦方向に並べて配置され、書き込み用ワード線ＷＷＬ、第１読み出し用ワード線ＲＷＬ１および第２読み出し用ワード線ＲＷＬ１は横方向に並べて配置されている。また、第１読み出し用ワード線ＲＷＬ１は、ゲート電極Ｇ２１〜Ｇ２３上に配置され、第２読み出し用ワード線ＲＷＬ２は、ゲート電極Ｇ２４〜Ｇ２６上に配置され、書き込み用ワード線ＷＷＬは、第１読み出し用ワード線ＲＷＬ１と第２読み出し用ワード線ＲＷＬ２との間に配置されている。

また、拡散層Ｄ２１はコンタクトＣ２１を介して配線Ｈ２１に接続され、拡散層Ｄ２２はコンタクトＣ２３を介して配線Ｈ２２に接続され、拡散層Ｄ２３はコンタクトＣ２４を介して配線Ｈ２３に接続され、拡散層Ｄ２４はコンタクトＣ２５、Ｃ２６を介して配線Ｈ２４に接続され、拡散層Ｄ２５はコンタクトＣ２７を介して配線Ｈ２６に接続され、拡散層Ｄ２６はコンタクトＣ２９を介して配線Ｈ２７に接続され、拡散層Ｄ２７はコンタクトＣ３０を介して配線Ｈ２８に接続され、拡散層Ｄ２８はコンタクトＣ３１、Ｃ３２を介して配線Ｈ２９に接続されている。

また、拡散層Ｄ２１´はコンタクトＣ３３を介して配線Ｈ３３に接続され、拡散層Ｄ２２´はコンタクトＣ３４を介して配線Ｈ３３に接続され、拡散層Ｄ２３´はコンタクトＣ４０を介して配線Ｈ３２に接続され、拡散層Ｄ２４´はコンタクトＣ３６、Ｃ３７を介して配線Ｈ３２に接続され、拡散層Ｄ２５´はコンタクトＣ３８を介して配線Ｈ３２に接続され、拡散層Ｄ２６´はコンタクトＣ３９を介して配線Ｈ３２に接続され、拡散層Ｄ２７´はコンタクトＣ３５を介して配線Ｈ３３に接続され、拡散層Ｄ２８´はコンタクトＣ４１、Ｃ４２を介して配線Ｈ３３に接続されている。

また、ゲート電極Ｇ２１はコンタクトＣ４４を介して配線Ｈ３０に接続され、ゲート電極Ｇ２２はコンタクトＣ２２を介して配線Ｈ３４に接続され、ゲート電極Ｇ２３はコンタクトＣ３５を介して配線Ｈ３３に接続され、ゲート電極Ｇ２４はコンタクトＣ４３を介して配線Ｈ２５に接続され、ゲート電極Ｇ２５はコンタクトＣ２８を介して配線Ｈ３１に接続され、ゲート電極Ｇ２６はコンタクトＣ４０を介して配線Ｈ３２に接続されている。

なお、コンタクトＣ２１〜Ｃ４４は、コンタクトＣ２１〜Ｃ４４内に導電体が埋め込まれた埋め込みコンタクトを用いることができる。そして、この埋め込みコンタクトは、デュアルダマシン法などを用いることで、配線Ｈ２１〜Ｈ３４とともに一括して形成することができる。

また、書き込み用ビット線ＷＢＬｔは、拡散層Ｄ２２に接続され、書き込み用ビット線ＷＢＬｃは、拡散層Ｄ２６に接続され、第１読み出し用ビット線ＲＢＬ１は、拡散層Ｄ２１に接続され、第２読み出し用ビット線ＲＢＬ２は、拡散層Ｄ２５に接続されている。また、書き込み用ワード線ＷＷＬは、ゲート電極Ｇ２２、Ｇ２５に接続され、第１読み出し用ワード線ＲＷＬ１は、ゲート電極Ｇ２１に接続され、第２読み出し用ワード線ＲＷＬ２は、ゲート電極Ｇ２４に接続されている。

ここで、第１読み出し用ワード線ＲＷＬ１と第２読み出し用ワード線ＲＷＬ２との間に書き込み用ワード線ＷＷＬを配置することにより、１個のデータの書き込みと２個のデータの読み出しを同時に行わせることが可能となり、８個のトランジスタをビットセルに設けた場合においても、１個のライトポートおよび２個のリードポートをＳＲＡＭに持たせることができる。

なお、図５の実施形態では、ゲート電極Ｇ２１〜Ｇ２３を同一直線上に配置し、ゲート電極Ｇ２１〜Ｇ２３が配置された直線とは異なる直線上にゲート電極Ｇ２４〜Ｇ２６を配置する方法について説明したが、ゲート電極Ｇ２１、Ｇ２３を同一直線上に配置し、ゲート電極Ｇ２１、Ｇ２３が配置された直線とは異なる直線上にゲート電極Ｇ２４、Ｇ２６を配置し、ゲート電極Ｇ２１、Ｇ２３およびゲート電極Ｇ２４、Ｇ２６がそれぞれ配置された直線とは異なる直線上にゲート電極Ｇ２２、Ｇ２５を配置するようにしてもよいし、ゲート電極Ｇ２２、Ｇ２３を同一直線上に配置し、ゲート電極Ｇ２２、Ｇ２３が配置された直線とは異なる直線上にゲート電極Ｇ２５、Ｇ２６を配置し、ゲート電極Ｇ２２、Ｇ２３およびゲート電極Ｇ２５、Ｇ２６がそれぞれ配置された直線とは異なる直線上にゲート電極Ｇ２１、Ｇ２４を配置するようにしてもよい。

本発明の第１実施形態に係る半導体記憶装置のビットセルの回路構成を示す図。本発明の第１実施形態に係る半導体記憶装置のビットセルのレイアウト構成を示す平面図。本発明の第２実施形態に係る半導体記憶装置のビットセルのレイアウト構成を示す平面図。本発明の第３実施形態に係る半導体記憶装置のビットセルの回路構成を示す図。本発明の第３実施形態に係る半導体記憶装置のビットセルのレイアウト構成を示す平面図。

符号の説明

Ｓ１〜Ｓ３半導体基板、Ｆ１、Ｆ２、Ｆ１１、Ｆ１２伝送トランジスタ、Ｄ１、Ｄ２、Ｄ１１、Ｄ１２駆動トランジスタ、Ｌ１、Ｌ２、Ｌ１１、Ｌ１２負荷トランジスタ、ＦＲ１、ＦＲ２、ＦＲ１１、ＦＲ１２読み出し専用伝送トランジスタ、ＤＲ１、ＤＲ２読み出し専用駆動トランジスタ、ＷＷＬ書き込み用ワード線、ＲＷＬ１第１読み出し用ワード線、ＲＷＬ２第２読み出し用ワード線、ＷＢＬｔ、ＷＢＬｃ書き込み用ビット線、ＲＢＬ１第１読み出し用ビット線、ＲＢＬ２第２読み出し用ビット線、Ｇ１〜Ｇ６、Ｇ２１〜Ｇ２６、Ｇ５１〜Ｇ５６ゲート電極、Ｄ１〜Ｄ１０、Ｄ１´〜Ｄ１０´、Ｄ２１〜Ｄ２８、Ｄ２１´〜Ｄ２８´、Ｄ５１〜Ｄ６０、Ｄ６１´〜Ｄ６０´ 拡散層、Ｈ１〜Ｈ１４、Ｈ２１〜Ｈ３４、Ｈ５１〜Ｈ６４配線、Ｃ１〜Ｃ２０、Ｃ２１〜Ｃ４４、Ｃ５１〜Ｃ７０コンタクト

Claims

第１の駆動トランジスタと、
第２の駆動トランジスタと、
前記第１の駆動トランジスタと直列に接続された第１の負荷トランジスタと、
前記第２の駆動トランジスタと直列に接続された第２の負荷トランジスタと、
前記第１の駆動トランジスタのゲートと前記第１の負荷トランジスタのゲートと前記第２の駆動トランジスタのドレインと前記第２の負荷トランジスタのドレインにドレインが接続された第１の伝送トランジスタと、
前記第１の駆動トランジスタのドレインと前記第１の負荷トランジスタのドレインと前記第２の駆動トランジスタのゲートと前記第２の負荷トランジスタのゲートにドレインが接続された第２の伝送トランジスタと、
前記第１の駆動トランジスタのゲートと前記第１の負荷トランジスタのゲートと前記第２の駆動トランジスタのドレインと前記第２の負荷トランジスタのドレインにドレインが接続された第１の読み出し専用伝送トランジスタと、
前記第１の駆動トランジスタのドレインと前記第１の負荷トランジスタのドレインと前記第２の駆動トランジスタのゲートと前記第２の負荷トランジスタのゲートにドレインが接続された第２の読み出し専用伝送トランジスタと、
前記第１の伝送トランジスタのゲートと前記第２の伝送トランジスタのゲートに接続された書き込み用ワード線と、
前記第１の読み出し専用伝送トランジスタのゲートに接続された第１読み出し用ワード線と、
前記第２の読み出し専用伝送トランジスタのゲートに接続された第２読み出し用ワード線と、
前記第１の伝送トランジスタのソースに接続された第１書き込み用ビット線と、
前記第２の伝送トランジスタのソースに接続された第２書き込み用ビット線と、
前記第１の読み出し専用伝送トランジスタのソースに接続された第１読み出し用ビット線と、
前記第２の読み出し専用伝送トランジスタのソースに接続された第２読み出し用ビット線とを備えることを特徴とする半導体記憶装置。
第１の駆動トランジスタと、
第２の駆動トランジスタと、
前記第１の駆動トランジスタと直列に接続された第１の負荷トランジスタと、
前記第２の駆動トランジスタと直列に接続された第２の負荷トランジスタと、
前記第１の駆動トランジスタのゲートと前記第１の負荷トランジスタのゲートと前記第２の駆動トランジスタのドレインと前記第２の負荷トランジスタのドレインにドレインが接続された第１の伝送トランジスタと、
前記第１の駆動トランジスタのドレインと前記第１の負荷トランジスタのドレインと前記第２の駆動トランジスタのゲートと前記第２の負荷トランジスタのゲートにドレインが接続された第２の伝送トランジスタと、
前記第１の駆動トランジスタのゲートと前記第１の負荷トランジスタのゲートと前記第２の駆動トランジスタのドレインと前記第２の負荷トランジスタのドレインにゲートが接続された第１の読み出し専用駆動トランジスタと、
前記第１の駆動トランジスタのドレインと前記第１の負荷トランジスタのドレインと前記第２の駆動トランジスタのゲートと前記第２の負荷トランジスタのゲートにゲートが接続された第２の読み出し専用駆動トランジスタと、
前記第１の読み出し専用駆動トランジスタのドレインにドレインが接続された第１の読み出し専用伝送トランジスタと、
前記第２の読み出し専用駆動トランジスタのドレインにドレインが接続された第２の読み出し専用伝送トランジスタと、
前記第１の伝送トランジスタのゲートと前記第２の伝送トランジスタのゲートに接続された書き込み用ワード線と、
前記第１の読み出し専用伝送トランジスタのゲートに接続された第１読み出し用ワード線と、
前記第２の読み出し専用伝送トランジスタのゲートに接続された第２読み出し用ワード線と、
前記第１の伝送トランジスタのソースに接続された第１書き込み用ビット線と、
前記第２の伝送トランジスタのソースに接続された第２書き込み用ビット線と、
前記第１の読み出し専用伝送トランジスタのソースに接続された第１読み出し用ビット線と、
前記第２の読み出し専用伝送トランジスタのソースに接続された第２読み出し用ビット線とを備えることを特徴とする半導体記憶装置。
前記第１の駆動トランジスタのゲートと前記第１の負荷トランジスタのゲートと前記第１の読み出し専用駆動トランジスタのゲートは第１のゲート電極にて共有され、
前記第２の駆動トランジスタのゲートと前記第２の負荷トランジスタのゲートと前記第２の読み出し専用駆動トランジスタのゲートは第２のゲート電極にて共有されていることを特徴とする請求項２に記載の半導体記憶装置。
前記第１の駆動トランジスタのドレインと前記第１の負荷トランジスタのドレインとの間では不純物拡散層が互いに分離され、
前記第２の駆動トランジスタのドレインと前記第２の負荷トランジスタのドレインとの間では不純物拡散層が互いに分離され、
前記第１の読み出し専用駆動トランジスタのドレインと前記第１の読み出し専用伝送トランジスタとの間では不純物拡散層が互いに共有され、
前記第２の読み出し専用駆動トランジスタのドレインと前記第２の読み出し専用伝送トランジスタとの間では不純物拡散層が互いに共有され、
前記第１の駆動トランジスタのドレインと前記第２の伝送トランジスタのドレインとの間では不純物拡散層が互いに共有され、
前記第２の駆動トランジスタのドレインと前記第１の伝送トランジスタのドレインとの間では不純物拡散層が互いに共有されていることを特徴とする請求項３に記載の半導体記憶装置。
前記第１の伝送トランジスタのゲート電極と前記第１の読み出し専用伝送トランジスタのゲート電極とは互いに異なる直線上に配置されているとともに、前記第２の伝送トランジスタのゲート電極と前記第２の読み出し専用伝送トランジスタのゲート電極とは互いに異なる直線上に配置されていることを特徴とする請求項２から４のいずれか１項に記載の半導体記憶装置。