TW201507101A - 半導體積體電路裝置 - Google Patents

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Abstract

於處理圖像資訊等之晶片上，進行一併混載數位信號處理電路等邏輯電路與多埠之SRAM。此時，若例如為3埠，則將1個埠設為差動寫入&讀出埠，將其他之2個埠設為單端讀出專用埠。然而，該構成中，雖然嵌入式SRAM之佔有面積變小，但寫入&讀出埠被限定為一個，此外，於單端讀出中，明顯存在無法期待如差動讀出般之高速讀出特性之問題。本案之概要係於嵌入式SRAM之記憶單元構造中，具有3個差動寫入&讀出埠，且於單元中央配置例如N井區域，於該單元中央之兩側配置P井區域。

Description

半導體積體電路裝置
本案係關於一種半導體積體電路裝置(或半導體裝置)，例如，可應用於SRAM(Static Random Access Memory，靜態隨機存取記憶體)電路及具有其之器件。
日本專利特開2011-171753號公報(專利文獻1)、對應於其之美國專利第6535453號公報(專利文獻2)、日本專利特開2003-297953號公報(專利文獻3)、對應於其之美國專利第8238142號公報(專利文獻4)或日本專利特開2002-43441號公報(專利文獻5)係關於多埠SRAM者。其中，揭示有具有差動型雙埠(Dual Port)、或兩個分離型單端讀出埠(Single Ended Read Port)之三埠(Triple Port)之SRAM電路、及將單元之中央部設為N型井區域、於該中央部之兩側配置P型井區域之SRAM佈局等。
日本專利特開2008-211077號公報(專利文獻6)同樣地係關於多埠SRAM者。其中，揭示有各種三埠之SRAM電路及對應於該等之單元佈局。
日本專利特開2011-35398號公報(專利文獻7)或對應於其之美國專利第8009463號公報(專利文獻8)同樣地係關於多埠SRAM者。其中，作為雙埠之SRAM之單元佈局之例，揭示有於位元線間，分別與該等平行地配置接地線之例。
[先前技術文獻] [專利文獻]
[專利文獻1]日本專利特開2011-171753號公報
[專利文獻2]美國專利第6535453號公報
[專利文獻3]日本專利特開2003-297953號公報
[專利文獻4]美國專利第8238142號公報
[專利文獻5]日本專利特開2002-43441號公報
[專利文獻6]日本專利特開2008-211077號公報
[專利文獻7]日本專利特開2011-35398號公報
[專利文獻8]美國專利第8009463號公報
例如，於處理圖像資訊等之晶片上，進行一併混載數位信號處理電路等邏輯電路與多埠之SRAM。此時，若例如為3埠，則將1個埠設為差動寫入&讀出埠，將其他之2個埠設為單端讀出專用埠。然而，該構成中，雖然嵌入式SRAM之佔有面積變小，但寫入&讀出埠限定於一個，此外，於單端讀出中明確存在無法期待如差動讀出般之高速讀出特性之問題。
以下對用以解決所述問題之手段等進行說明，其他問題與新穎之特徵當根據本說明書之記述及隨附圖式而明確。
若對本案中揭示之實施形態中之代表性者之概要簡單地進行說明則如下所述。
即，本案之一實施形態之概要係於嵌入式SRAM之記憶單元構造中，具有3個差動寫入&讀出埠(傳輸閘極基極)，且於單元中央配置例如N井區域，於該單元中央之兩側配置P井區域。
若對藉由本案中揭示之實施形態中之代表性者而獲得之效果簡單地進行說明則如下所述。
即，根據上述本案之一實施形態，可於不大幅增加單元之佔有面積之情況下確保複數個高速寫入&讀出埠。
1a‧‧‧(積體電路晶片或半導體基板之)第1主面或正面(器件面)
1b‧‧‧(積體電路晶片或半導體基板之)第1主面或背面
1s‧‧‧P型單晶矽區域(半導體基板之基板區域)
2‧‧‧半導體晶片(積體電路晶片或半導體基板)
3‧‧‧STI區域(元件分離區域)
4n‧‧‧N型井區域(第1導電型井區域)
4p‧‧‧P型井區域(第2導電型井區域)
5n‧‧‧高濃度N型源極汲極區域
6‧‧‧(與基板或閘極電極之)接觸部
7‧‧‧前金屬(Premetal)絕緣膜
8、8a、8b、8c、8d‧‧‧LIC(Local Interconnect)
9‧‧‧鎢插塞(Tungsten Plug)
10‧‧‧第1層層間絕緣膜
12‧‧‧上層多層配線層
15‧‧‧閘極絕緣膜
16‧‧‧閘極電極
17‧‧‧散熱片(Fin)
17d‧‧‧散熱片之汲極區域
17s‧‧‧散熱片之源極區域
18‧‧‧主動區域
18n1、18n2、18n3、18n21、18n32、18n4、18n41、18n42‧‧‧形成有N型源極汲極區域等之主動區域
18p1、18p2‧‧‧形成有P型源極汲極區域等之主動區域
21‧‧‧1-2層間通孔
22‧‧‧2-3層間通孔
AD‧‧‧位址資料(位址信號)
AN11、AN12、AN13、AN14、AN15、AN16、AN21、AN22、AN23、AN24、AN125、AN26、AN31、AN32、AN33、AN34、AN35、AN36‧‧‧N通道型存取MISFET
AR‧‧‧類比電路區域
BL‧‧‧位元線(Bitline)
BLA‧‧‧A埠(Port)正(True)位元線
BLAB‧‧‧A埠反轉(Complementary)位元線
BLB、BLB0、BLB1‧‧‧B埠正位元線
BLB0B、BLB1B、BLBB‧‧‧B埠反轉位元線
BLC、BLC0、BLC1‧‧‧C埠正位元線
BLC0B、BLC1B、BLCB‧‧‧C埠反轉位元線
BLD0B、BLD1B‧‧‧D埠反轉位元線
CC‧‧‧行控制電路區域
CD‧‧‧行解碼器電路區域(或行解碼器電路)
DL‧‧‧正資料線
DLB‧‧‧反轉資料線
DN11、DN12、DN21、D22、DN31、
D32‧‧‧N通道型驅動器(Driver)MISFET
DSP‧‧‧數位信號處理電路區域
EM‧‧‧嵌入式SRAM區域(或SRAM電路)
HVth1、HVth2‧‧‧高Vth區域
LR‧‧‧邏輯電路區域
LVth1、LVth2‧‧‧低Vth區域
M1‧‧‧第1層埋入配線
M2‧‧‧第2層埋入配線
M3‧‧‧第3層埋入配線
MA‧‧‧記憶體陣列區域(記憶單元配置區域)
MC、MC1、MC2、MC3‧‧‧記憶單元區域(記憶單元)
MS2‧‧‧第2層配線金屬間隔件
P11、P12、P21、P22、P31、P32‧‧‧P通道型上推(Pull Up)MISFET
PA‧‧‧A埠
PB‧‧‧B埠
PC‧‧‧C埠
PR‧‧‧記憶體周邊電路區域
RB‧‧‧資料輸出控制電路
RC‧‧‧列控制電路
RS‧‧‧讀出資料(讀出信號)
SAL‧‧‧鎖存型感測放大器(感測放大器)
SAS‧‧‧單端型感測放大器
SL‧‧‧長方形記憶單元區域之長邊
SN‧‧‧正記憶節點
SNB‧‧‧反轉記憶節點
SP‧‧‧記憶單元區域之資料記憶部
SS‧‧‧長方形記憶單元區域之短邊
TW21、TW22、TW23‧‧‧第2層通過(Through)配線
Vdd‧‧‧電源配線、電源或電源電位
Vss‧‧‧接地配線、接地或接地電位
WB‧‧‧資料輸入控制電路
WD‧‧‧寫入驅動電路
WL‧‧‧字元線(Wordline)
WLA1、WLA2、WLA3‧‧‧A埠字元(Port Word)線
WLB1、WLB2‧‧‧B埠字元線
WLC1、WLC2‧‧‧C埠字元線
WLD1、WLD2‧‧‧D埠字元線
WS‧‧‧輸入資料
圖1係用以說明本案之一實施形態之半導體積體電路裝置中之半導體晶片之一例即記憶體混載邏輯晶片之佈局之概要之晶片全體俯視圖。
圖2係用以說明圖1之嵌入式SRAM區域EM與數位信號處理電路區域DSP之關係之一例之電路方塊圖。
圖3係用以說明本案之上述一實施形態之半導體積體電路裝置中之嵌入式SRAM之基本性單元佈局(所有互補位元線構成3埠)之圖1之記憶單元區域MC之模式性電路圖。
圖4係對應於圖3之圖1之記憶單元區域MC之放大平面佈局圖(顯示至第3層埋入配線為止)。
圖5係對應於圖4之圖1之記憶單元區域MC之放大平面佈局圖(顯示至1-2層間通孔21為止)。
圖6係對應於圖4之圖1之記憶單元區域MC之放大平面佈局圖(主要顯示第2層埋入配線M2及第3層埋入配線M3)。
圖7係用以說明與本案之上述一實施形態之半導體積體電路裝置中之嵌入式SRAM之單元佈局相關之變化例1(主動區域等幅型3埠)之對應於圖5之圖1之記憶單元區域MC之放大平面佈局圖(顯示至1-2層間通孔21為止)。
圖8係對應於圖7之X-X’剖面之器件剖面圖。
圖9係用以說明與本案之上述一實施形態之半導體積體電路裝置中之嵌入式SRAM之單元佈局相關之變化例2(A埠系N通道型 MISFET(Metal Insulator Semiconductor Field Effect Transistor，金屬絕緣半導體場效應電晶體)主動區域寬幅型3埠)之對應於圖7之圖1之記憶單元區域MC之放大平面佈局圖(顯示至1-2層間通孔21為止)。
圖10係用以說明與本案之上述一實施形態之半導體積體電路裝置中之嵌入式SRAM之單元佈局相關之變化例3(A埠系高Vth-B & C埠系低Vth型3埠)之對應於圖5之圖1之記憶單元區域MC之放大平面佈局圖(顯示至1-2層間通孔21為止)。
圖11係用以說明與本案之上述一實施形態之半導體積體電路裝置中之嵌入式SRAM之單元佈局相關之變化例4(低高度單元構造3埠)之對應於圖3之圖1之記憶單元區域MC(於縱方向、即位元線方向顯示3個單元)之模式性電路圖。
圖12係圖11之記憶單元區域MC1及其周邊之放大平面佈局圖(顯示至第3層埋入配線為止)。
圖13係對應於圖12之圖1之記憶單元區域MC之放大平面佈局圖(顯示至1-2層間通孔21為止)。
圖14係對應於圖12之圖1之記憶單元區域MC之放大平面佈局圖(主要顯示第2層埋入配線M2及第3層埋入配線M3)。
圖15係表示對應於圖11之讀出電路(寫入電路亦一併記載)之一例之模式電路圖。
圖16係將圖12之範圍擴張至上方向之鄰接之3個單元而表示之放大平面佈局圖(其中，顯示至第2層埋入配線為止)。
圖17係對應於圖16之放大平面佈局圖(主要顯示第2層埋入配線M2及第3層埋入配線M3)。
圖18係用以說明與本案之上述一實施形態之半導體積體電路裝置中之嵌入式SRAM之單元佈局相關之變化例5(局部單端位元線構成4埠)之對應於圖11之圖1之記憶單元區域MC(於縱方向、即位元線方向 顯示3個單元)之模式性電路圖。
圖19係圖18之記憶單元區域MC1及其周邊之放大平面佈局圖(顯示至第3層埋入配線為止)。
圖20係對應於圖19之圖1之記憶單元區域MC之放大平面佈局圖(顯示至1-2層間通孔21為止)。
圖21係對應於圖19之圖1之記憶單元區域MC之放大平面佈局圖(主要顯示第2層埋入配線M2及第3層埋入配線M3)。
圖22係表示對應於圖18之讀出電路之一例之模式電路圖(C埠系單端位元線)。
圖23係表示對應於圖18之讀出電路之一例之模式電路圖(D埠系單端位元線)。
圖24係將圖19之範圍擴張至上方向之鄰接之3個單元而表示之放大平面佈局圖(其中，顯示至第2層埋入配線為止)。
圖25係對應於圖24之放大平面佈局圖(顯示至1-2層間通孔21為止)。
圖26係對應於圖24之放大平面佈局圖(主要顯示第2層埋入配線M2及第3層埋入配線M3)。
圖27係用以說明與本案之上述一實施形態之半導體積體電路裝置中之嵌入式SRAM之單元佈局相關之變化例6(第1層電源縱配線構成3埠)之圖1之記憶單元區域MC之放大平面佈局圖(顯示至1-2層間通孔21為止)。
圖28係對應於圖27之圖1之記憶單元區域MC之放大平面佈局圖(主要顯示第2層埋入配線M2及第3層埋入配線M3)。
圖29係用以說明與本案之上述一實施形態之半導體積體電路裝置中之嵌入式SRAM之單元佈局相關之變化例7(B & C埠系存取MISFET相互上下反轉3埠)之圖1之記憶單元區域MC之放大平面佈局 圖(顯示至第3層埋入配線為止)。
圖30係對應於圖29之圖1之記憶單元區域MC之放大平面佈局圖(顯示至1-2層間通孔21為止)。
圖31係對應於圖29之圖1之記憶單元區域MC之放大平面佈局圖(主要顯示第2層埋入配線M2及第3層埋入配線M3)。
圖32係用以說明與本案之上述一實施形態之半導體積體電路裝置中之嵌入式SRAM之單元佈局相關之變化例8(FIN基本型3埠)之圖1之記憶單元區域MC之放大平面佈局圖(顯示至1-2層間通孔21為止)。
圖33係表示圖32之FIN型MIFET之立體形狀之一例之器件立體圖。
圖34係用以說明與本案之上述一實施形態之半導體積體電路裝置中之嵌入式SRAM之單元佈局相關之變化例8(資料記憶部N通道型MISFET總並聯FIN型3埠)之對應於圖3之圖1之記憶單元區域MC之模式性電路圖。
圖35係對應於圖34之圖1之記憶單元區域MC之放大平面佈局圖(顯示至1-2層間通孔21為止)。
圖36係用以說明與本案之上述一實施形態之半導體積體電路裝置中之嵌入式SRAM之單元佈局相關之變化例9(A埠系存取MISFET並聯FIN型3埠)之對應於圖34之圖1之記憶單元區域MC之模式性電路圖。
圖37係對應於圖36之圖1之記憶單元區域MC之放大平面佈局圖(顯示至1-2層間通孔21為止)。
圖38係用以說明本案之上述一實施形態之半導體積體電路裝置中之嵌入式SRAM之輪廓之嵌入式SRAM區域EM之模式性電路構成圖。
1.實施形態之概要等
1-1.實施形態之概要
首先，對本案中揭示之代表性之實施形態之概要進行說明。
1.一種半導體積體電路裝置，其包含：(a)半導體基板，其具有第1主面；(b)嵌入式SRAM區域，其設置於上述半導體基板之上述第1主面側；(c)記憶單元配置區域，其設置於上述SRAM區域內；及(d)多個記憶單元區域，其等矩陣狀地設置於上述記憶單元配置區域內；此處，各記憶單元區域於俯視觀察時具有含長邊及短邊之長方形形狀，且各記憶單元區域包含：(d1)第1井區域，其於上述長邊上設置於中央部，且具有第1導電型；(d2)第2井區域及第3井區域，其等於上述長邊上設置於上述第1井區域之兩側，且具有第2導電型；(d3)第1位元線及第2位元線，其等沿與上述長邊正交之方向延伸，且成相互互補之對；(d4)第3位元線及第4位元線，其等沿與上述長邊正交之方向延伸，且成相互互補之對；及(d5)第5位元線及第6位元線，其等沿與上述長邊正交之方向延伸，且成相互互補之對。
2.如上述項1之半導體積體電路裝置，其中各記憶單元區域進而具有：(d6)資料記憶部；(d7)第1記憶節點，其設置於上述資料記憶部； (d8)第2記憶節點，其設置於上述資料記憶部，且與上述第1記憶節點互補；(d9)第1驅動器MISFET，其設置於上述資料記憶部且上述第2井區域，且其源極汲極端子之一者連接於上述第1記憶節點；(d10)第2驅動器MISFET，其設置於上述資料記憶部且上述第3井區域，且其源極汲極端子之一者連接於上述第2記憶節點；(d11)第1存取MISFET，其設置於上述第2井區域，且其源極汲極端子之一者連接於上述第1記憶節點，另一者連接於上述第1位元線；(d12)第2存取MISFET，其設置於上述第3井區域，且其源極汲極端子之一者連接於上述第2記憶節點，另一者連接於上述第2位元線；(d13)第3存取MISFET，其設置於上述第2井區域，且其源極汲極端子之一者連接於上述第1記憶節點，另一者連接於上述第3位元線；(d14)第4存取MISFET，其設置於上述第3井區域，且其源極汲極端子之一者連接於上述第2記憶節點，另一者連接於上述第4位元線；(d15)第5存取MISFET，其設置於上述第2井區域，且其源極汲極端子之一者連接於上述第1記憶節點，另一者連接於上述第5位元線；及(d16)第6存取MISFET，其設置於上述第3井區域，且其源極汲極端子之一者連接於上述第2記憶節點，另一者連接於上述第6位元線。
3.如上述項2之半導體積體電路裝置，其中各記憶單元區域進而具有：(d17)第1主動區域，其形成有上述第1驅動器MISFET及上述第1存取MISFET，且具有其長度方向於與上述長邊正交之方向上，於上述第2井區域內延伸之長方形形狀；(d18)第2主動區域，其形成有上述第3存取MISFET及上述第5存取MISFET，且具有其長度方向於與上述長邊正交之方向上，於上述 第2井區域內延伸之長方形形狀；(d19)第3主動區域，其形成有上述第2驅動器MISFET及上述第2存取MISFET，且具有其長度方向於與上述長邊正交之方向上，於上述第2井區域內延伸之長方形形狀；及(d20)第4主動區域，其形成有上述第4存取MISFET及上述第6存取MISFET，且具有其長度方向於與上述長邊正交之方向上，於上述第2井區域內延伸之長方形形狀。
4.如上述項3之半導體積體電路裝置，其中各記憶單元區域進而具有：(d21)第1局域互連，其將上述第1主動區域與上述第2主動區域之雜質區域相互連結；及(d22)第2局域互連，其將上述第3主動區域與上述第4主動區域之雜質區域相互連結。
5.如上述項3或4之半導體積體電路裝置，其中上述第1主動區域之寬度寬於上述第2主動區域之寬度，上述第3主動區域之寬度寬於上述第4主動區域之寬度。
6.如上述項2至5中任一項之半導體積體電路裝置，其中上述第1驅動器MISFET、上述第2驅動器MISFET、上述第1存取MISFET及上述第2存取MISFET其閾值電壓高於上述第3存取MISFET、上述第4存取MISFET、上述第5存取MISFET及上述第6存取MISFET。
7.如上述項2至6中任一項之半導體積體電路裝置，其中上述第3存取MISFET和上述第5存取MISFET之沿上述短邊之方向之平面上之位置關係，與上述第4存取MISFET和上述第6存取MISFET之沿上述短邊之方向之平面上之位置關係相互反轉。
8.如上述項2至7中任一項之半導體積體電路裝置，其中各記憶單元區域進而具有： (d23)第1上推MISFET，其設置於上述資料記憶部且上述第1井區域，且其源極汲極端子之一者連接於上述第1記憶節點；(d24)第2上推MISFET，其設置於上述資料記憶部且上述第1井區域，且其源極汲極端子之一者連接於上述第2記憶節點；及(d25)電源供給配線，其連接於上述第1上推MISFET及上述第2上推MISFET之另一端子，於與上述長邊正交之方向延伸，且包括第1層埋入配線。
9.如上述項2至8中任一項之半導體積體電路裝置，其中各記憶單元區域進而具有：(d23)第1上推MISFET，其設置於上述資料記憶部且上述第1井區域，且其源極汲極端子之一者連接於上述第1記憶節點；及(d24)第2上推MISFET，其設置於上述資料記憶部且上述第1井區域，且其源極汲極端子之一者連接於上述第2記憶節點；此處，構成各記憶單元區域之所有MISFET由Fin型FET構成。
10.如上述項9之半導體積體電路裝置，其中上述第1存取MISFET及上述第2存取MISFET由Fin型並聯FET構成。
11.如上述項9之半導體積體電路裝置，其中上述第1驅動器MISFET及上述第2驅動器MISFET及上述第1存取MISFET及上述第2存取MISFET由Fin型並聯FET構成。
12.如上述項1至11中任一項之半導體積體電路裝置，其中：(x1)各記憶單元區域之上述第3位元線及上述第4位元線、與於正交於上述長邊之方向上鄰接於該記憶單元區域之記憶單元區域之上述第3位元線及上述第4位元線係不同者；(x2)各記憶單元區域之上述第5位元線及上述第6位元線、與於正交於上述長邊之方向上鄰接於該記憶單元區域之記憶單元區域之上述第5位元線及上述第6位元線係不同者。
13.如上述項12之半導體積體電路裝置，其中各記憶單元區域、或於上下鄰接於其之任一記憶單元區域進而具有：(d26)第1字元線，其於該記憶單元區域內沿與上述長邊平行之方向延伸，控制該記憶單元區域之上述第1存取MISFET及上述第2存取MISFET；(d27)第2字元線，其於鄰接於該記憶單元區域之上下方向之記憶單元區域內沿與上述長邊平行之方向延伸，控制該鄰接記憶單元區域及該記憶單元區域之上述第3存取MISFET及上述第4存取MISFET；及(d28)第3字元線，其於該記憶單元區域內沿與上述長邊平行之方向延伸，控制該記憶單元區域及鄰接於該記憶單元區域之上下方向之記憶單元區域之上述第5存取MISFET及上述第6存取MISFET。
14.如上述項3至13中任一項之半導體積體電路裝置，其中上述第1主動區域、上述第2主動區域、上述第3主動區域及上述第4主動區域之寬度相等。
15.一種半導體積體電路裝置，其包含：(a)半導體基板，其具有第1主面；(b)嵌入式SRAM區域，其設置於上述半導體基板之上述第1主面側；(c)記憶單元配置區域，其設置於上述SRAM區域內；及(d)多個記憶單元區域，其等矩陣狀地設置於上述記憶單元配置區域內；此處，各記憶單元區域於俯視觀察時具有含長邊及短邊之長方形形狀，且各記憶單元區域包含：(d1)第1井區域，其於上述長邊設置於中央部；(d2)第2井區域及第3井區域，其等於上述長邊設置於上述第1井區域之兩側； (d3)第1位元線及第2位元線，其等沿與上述長邊正交之方向延伸，且成相互互補之對；(d4)第3位元線及第4位元線，其等沿與上述長邊正交之方向延伸，且成相互互補之對；及(d5)第5位元線及第6位元線，其等沿與上述長邊正交之方向延伸，且不成相互互補之對。
16.如上述項15之半導體積體電路裝置，其中各記憶單元區域進而具有：(d6)資料記憶部；(d7)第1記憶節點，其設置於上述資料記憶部；(d8)第2記憶節點，其設置於上述資料記憶部，且與上述第1記憶節點互補；(d9)第1驅動器MISFET，其設置於上述資料記憶部且上述第2井區域，且其源極汲極端子之一者連接於上述第1記憶節點；(d10)第2驅動器MISFET，其設置於上述資料記憶部且上述第3井區域，且其源極汲極端子之一者連接於上述第2記憶節點；(d11)第1存取MISFET，其設置於上述第2井區域，且其源極汲極端子之一者連接於上述第1記憶節點，另一者連接於上述第1位元線；(d12)第2存取MISFET，其設置於上述第3井區域，且其源極汲極端子之一者連接於上述第2記憶節點，另一者連接於上述第2位元線；(d13)第3存取MISFET，其設置於上述第2井區域，且其源極汲極端子之一者連接於上述第1記憶節點，另一者連接於上述第3位元線；(d14)第4存取MISFET，其設置於上述第3井區域，且其源極汲極端子之一者連接於上述第2記憶節點，另一者連接於上述第4位元線；(d15)第5存取MISFET，其設置於上述第2井區域，且其源極汲極端子之一者連接於上述第1記憶節點，另一者連接於上述第5位元線； 及(d16)第6存取MISFET，其設置於上述第3井區域，且其源極汲極端子之一者連接於上述第2記憶節點，另一者連接於上述第6位元線。
17.如上述項16之半導體積體電路裝置，其中各記憶單元區域進而具有：(d17)第1主動區域，其形成有上述第1驅動器MISFET及上述第1存取MISFET，且具有其長度方向於與上述長邊正交之方向上，於上述第2井區域內延伸之長方形形狀；(d18)第2主動區域，其形成有上述第3存取MISFET及上述第5存取MISFET，且具有其長度方向於與上述長邊正交之方向上，於上述第2井區域內延伸之長方形形狀；(d19)第3主動區域，其形成有上述第2驅動器MISFET及上述第2存取MISFET，且具有其長度方向於與上述長邊正交之方向上，於上述第2井區域內延伸之長方形形狀；及(d20)第4主動區域，其形成有上述第4存取MISFET及上述第6存取MISFET，且具有其長度方向於與上述長邊正交之方向上，於上述第2井區域內延伸之長方形形狀。
18.如上述項17之半導體積體電路裝置，其中各記憶單元區域進而具有：(d21)第1局域互連，其將上述第1主動區域與上述第2主動區域之雜質區域相互連結；及(d22)第2局域互連，其將上述第3主動區域與上述第4主動區域之雜質區域相互連結。
19.如上述項17或18之半導體積體電路裝置，其中上述第1主動區域之寬度寬於上述第2主動區域之寬度，上述第3主動區域之寬度寬於上述第4主動區域之寬度。
20.如上述項16之半導體積體電路裝置，其中各記憶單元區域、或於上下鄰接於其之任一記憶單元區域進而具有以下部分：(d23)第1字元線，其於該記憶單元區域內沿與上述長邊平行之方向延伸，控制該記憶單元區域之上述第1存取MISFET及上述第2存取MISFET；(d24)第2字元線，其於該記憶單元區域與於上下方向鄰接於該記憶單元區域之記憶單元區域之交界區域、或其附近沿與上述長邊平行之方向延伸，控制該等記憶單元區域之上述第3存取MISFET及上述第4存取MISFET；及(d25)第3字元線，其於該記憶單元區域內沿與上述長邊平行之方向延伸，控制該記憶單元區域及於上下方向鄰接於該記憶單元區域之記憶單元區域之上述第5存取MISFET；(d26)第4字元線，其於該記憶單元區域與於上下方向鄰接於該記憶單元區域之記憶單元區域內沿與上述長邊平行之方向延伸，控制該等記憶單元區域之上述第6存取MISFET。
1-2.本案中之記載形式、基本用語、用法之說明
1.於本案中，實施形態之記載根據需要，方便起見亦有時分為複數個部分進行記載，除了特別明示並非如此之旨意之情形以外，該等並非為相互獨立個別者，而是單一之例之各部分、一者係另一者之一部分詳細情況或一部分或全部之變化例等。又，原則上，同樣之部分省略重複說明。又，實施形態中之各構成要素除了特別明示並非如此之旨意之情形、理論上限定於該數量之情形及根據上下文關係明確並非如此之情形以外，並非為必需者。
進而，於本案中，當言及「半導體裝置」或「半導體積體電路裝置」時，主要係指各種電晶體(主動元件)單體、及以其等為中心而將電阻、電容等積體於半導體晶片等(例如單晶矽基板)上而成者、及 將半導體晶片等封裝而成者。此處，作為各種電晶體之代表性者，可例示以MOSFET(Metal Oxide Semiconductor Field Effect Transistor，金屬氧化物半導體場效應電晶體)為代表之MISFET(Metal Insulator Semiconductor Field Effect Transistor)。此時，作為積體電路構成之代表性者，可例示以將N通道型MISFET與P通道型MISFET組合而成之CMOS(Complemetary Metal Oxide Semiconductor，互補金屬氧化物半導體)型積體電路為代表之CMIS(Complemetary Metal Insulator Semiconductor，互補金屬絕緣體半導體)型積體電路。
當前之半導體積體電路裝置，即LSI(Large Scale Integration，大型積體電路)之晶圓步驟通常分為兩個部分來考慮。即，第一部分為自作為原材料之矽晶圓之搬入至前金屬(Premetal)步驟(包括M1配線層下端與閘極電極構造之間之層間絕緣膜等之形成、接觸孔形成、鎢插塞、埋入等之步驟)為止之FEOL(Front End of Line，前端線)步驟。第二部分為自形成M1配線層開始至向鋁系焊墊電極上之最終鈍化膜形成焊墊開口為止(於晶圓級封裝製程中，亦包含該製程)之BEOL(Back End of Line，後端線)步驟。
再者，於本案中，為方便起見，著眼於層間絕緣膜之層，對屬於同一層間絕緣膜之配線與通孔標註同一層名。即，第1層埋入配線與第2層埋入配線之間之通孔為第2層通孔。
2.同樣地於實施形態等之記載中，關於材料、組成等，即便言及「包括A之X」等，除了特別明示並非如此之旨意之情形、及根據上下文關係明確並非如此之情形以外，並不排除以除A以外之要素為主要之構成要素之一。例如，關於成分而言，係指「包含A作為主要之成分之X」等之意思。例如，即便言及「矽構件」等，並非為限定於純粹之矽構件，當然亦包含含有SiGe合金或其他以矽為主要成分之多元合金、及其他添加物等之構件。
同樣地，即便言及「氧化矽膜」、「氧化矽系絕緣膜」等，並非僅為相對純粹之非摻雜氧化矽(Undoped Silicon Dioxide)，亦包含以其他氧化矽為主要成分之絕緣膜。例如，TEOS基質氧化矽(TEOS-based silicon oxide)、PSG(Phosphorus Silicate Glass，磷矽酸鹽玻璃)、BPSG(Borophosphosilicate Glass，硼磷矽波玻璃)等摻雜有雜質之氧化矽系絕緣膜亦為氧化矽膜。又，除了熱氧化膜、CVD(Chemical Vapor Deposition，化學氣相沈積法)氧化膜以外，SOG(Spin On Glass，旋塗式玻璃法)、奈米聚氧化矽(NSC：Nano-Clustering Silica)等塗佈系膜亦為氧化矽膜或氧化矽系絕緣膜。另外，FSG(Fluorosilicate Glass，氟矽酸鹽玻璃)、SiOC(Silicon Oxicarbide)或摻雜碳之氧化矽(Carbon-doped Silicon oxide)或OSG(Organosilicate Glass，有機矽酸鹽玻璃)等Low-k絕緣膜亦同樣地為氧化矽膜或氧化矽系絕緣膜。進而，將空位導入至與該等同樣之構件之氧化矽系Low-k絕緣膜(多孔系絕緣膜，於言及「多孔或多孔質」時，包含分子性多孔質)亦為氧化矽膜或氧化矽系絕緣膜。
又，作為與氧化矽系絕緣膜同為於半導體領域中常用之矽系絕緣膜，存在氮化矽系絕緣膜。作為屬於該系統之材料，存在SiN、SiCN、SiNH、SiCNH等。此處，於言及「氮化矽」時，除了特別明示並非如此之旨意時以外，包含SiN及SiNH之兩者。同樣地，於言及「SiCN」時，除了特別明示並非如此之旨意時以外，包含SiCN及SiCNH之兩者。
再者，SiC具有與SiN類似之性質，但SiON索性應分類為氧化矽系絕緣膜之情形較多，於設為蝕刻終止膜之情形時，接近於SiC、SiN等。
氮化矽膜除了多用作SAC(Self-Aligned Contact，自對準接觸)技術中之蝕刻終止膜、即CESL(Contact Etch-Stop Layer，接觸蝕刻終止 層)以外，亦作為SMT(Stress Memorization Technique，應變記憶技術)中之應力賦予膜而使用。
3.於言及「晶圓」時，通常係指將半導體積體電路裝置(半導體裝置，電子裝置亦相同)形成其上之單晶矽晶圓，但當然亦包含磊晶晶圓、SOI(Silicon On Insulator，絕緣層上覆矽)基板、LCD(liquid crystal display，液晶顯示器)玻璃基板等絕緣基板與半導體層等之複合晶圓等。
4.關於圖形、位置、屬性等進行較佳之例示，但除了特別明示並非如此之情形及根據上下文關係明確並非如此之情形以外，當然並非嚴格地限定於此。因此，例如，所謂「正方形」係指包含大致正方形(長方形亦相同)，所謂「正交」係指包含大致正交之情形時，所謂「一致」係指包含大致一致之情形時。該情況關於「平行」、「直角」亦相同。因此，例如自完全之平行偏移10度左右屬於平行。
又，關於某區域，於言及「全體」、「全部」、「全域」等時，包含「大致全體」、「大致全部」、「大致全域」等之情形。因此，例如某區域之80%以上可稱為「全體」、「全部」、「全域」。該情況關於「全周」、「全長」等亦相同。
進而，關於某物之形狀，於言及「矩形」時，包含「大致矩形」。因此，例如若與矩形不同之部分之面積低於全體之20%左右，則可稱為矩形。於該情形時，該情況關於「環狀」等亦相同。於該情形時，於環狀體被分斷之情形時，內插或外插該被分斷之要素部分之部分為環狀體之一部分。
又，關於週期性，「週期性」亦包含大致週期性，關於各個要素，例如若週期之偏移為低於20%之程度，則可稱為各個要素為「週期性」。進而，若脫離該範圍但為低於成為該週期性之對象之所有要素之例如20%之程度，則全體上可稱為「週期性」。
再者，本節之定義為一般性者，以下之個別之記載中存在不同之定義時，關於該部分而設個別之記載優先。但關於該個別之記載部分中未規定等之部分，只要未明確否定，則本節之定義、規定等仍然有效。
5.進而，於言及特定之數值、數量時，除了特別明示並非如此之情形、理論上限定為該數量之情形及根據上下文關係明確並非如此之情形以外，既可為超過該特定數值之數值，亦可為低於該特定數值之數值。
6.於本案中，所謂「(記憶單元)資料記憶部」，係指SRAM記憶單元中保持資料之部分，且係指除存取MISFET、字元線、位元線等以外之部分。
又，所謂「局域互連」係指將通常之接觸用之鎢插塞等比較長地佈局者，且係指作為半導體基板上之兩個以上之雜質區域等之間之相互連接配線(所謂第0層配線)而使用者。
進而，所謂「(長方形者)寬度」係指短邊方向之寬度，即係指與長邊(長度方向)正交之寬度。通常等於短邊之長度。
又，所謂「(記憶單元)高度」，於大致長方形之記憶單元之情形時係指短邊之長度。具體而言，係沿位元線之延伸方向測量之記憶單元之寬度。
所謂「(記憶單元)上下方向」係指位元線之延伸方向。
所謂「(閾值電壓)較高或較低」係指以其值之符號相同為前提，其絕對值較大時稱為「較高」，與此相反時稱為「較低」。
與「平面閘極型MISFET」不同、且具有三維之通道構造之MISFET存在被稱為「FIN型MISFET」等者，但類似之構造有多種，分類亦各種各樣。因此，於本案中，包含狹義之散熱片(FIN)型、π閘極(Pi-Gate)型、Ω閘極(Ω-Gate)型、三閘極(Tri-Gate)型、全周閘極 (Gate-all-around)型等，於廣泛意義上稱為「FIN型MISFET」。
關於此，所謂「FIN型並聯MISFET」係指將複數個FIN型MISFET並聯連接而如一個MISFET般使用。尤其，於區別並非為並聯者時，稱為「FIN型非並聯MISFET」。
2.實施形態之詳細情況
對實施形態進行更詳細敍述。於各圖中，同一或同樣之部分以同一或類似之記號或參照編號表示，原則上不重複說明。
又，於隨附圖式中，於反而變得繁雜或與空隙之區別明確之情形時，即便為剖面亦有省略影線等之情形。與此相關聯，於根據說明等明確之情形時等，存在即便為平面上閉合之孔亦將背景之輪廓線省略之情形。進而，即便並非為剖面，由於為明示並非為空隙，故而有時標註影線。
再者，關於二者選一之情形時之稱呼，於將一者稱為「第1」等、將另一者稱為「第2」等之情形時，存在沿代表性之實施形態建立對應而例示之情形，例如即便言及「第1」，當然並不限定於例示之該選項。
2-1.本案之一實施形態之半導體積體電路裝置中之半導體晶片之一例即記憶體混載邏輯晶片等之說明(主要為圖1及圖2)
以該部分表示之晶片佈局等係應用以部分(2-2)說明之單元佈局之半導體積體電路裝置之一例，當然即便於其以外之形態亦可利用各種類型。以下，主要以埋入型(Embedded)SRAM為例，具體地進行說明，但當然以下之各種之例亦可應用於通用SRAM、即專用SRAM等之非埋入型SRAM。
又，此處所示之晶片佈局等係成為以下之所有基本例及變化例之基礎者，故而於以下之變化例等中，原則上不重複其說明。
以下，以傳輸閘極型存取(Transmission Gate Based Access)MISFET構成之多埠(Multi-port)記憶單元、即非分離型(Non-Isolated)多埠記憶單元為例具體地進行說明。然而，當然亦可應用於具有分離型讀出埠(Isolated Read-port)等之多埠記憶單元等。該傳輸閘極型存取MISFET構成之多埠記憶單元具有可將任意之埠(關於差動埠)用於寫入之優點。另一方面，具有分離型讀出埠者除了積體度較高以外，還具有同時對同一單元進行用於寫入及讀出之存取之可能性。
圖1係用以說明本案之一實施形態之半導體積體電路裝置中之半導體晶片之一例即記憶體混載邏輯晶片之佈局之概要之晶片全體俯視圖。圖2係用以說明圖1之嵌入式SRAM區域EM與數位信號處理電路區域DSP之關係之一例之電路方塊圖。基於該等，對本案之一實施形態之半導體積體電路裝置中之半導體晶片之一例即記憶體混載邏輯晶片等進行說明。
如圖1所示，於SRAM混載邏輯晶片2(半導體基板)之第1主面1a或正面(器件面)上，例如設置有處理與圖像等相關之類比信號之類比電路區域AR。同樣地，於晶片2之第1主面1a上，設置有進行數位邏輯處理之邏輯電路區域LR。於該邏輯電路區域LR內，例如設置有處理數位信號之數位信號處理電路區域DSP。進而，於晶片2之第1主面1a上，設置有收納SRAM(Static Random Access Memory)電路之嵌入式SRAM區域EM。於該例中，於SRAM區域EM，收納有3埠構成之SRAM電路(稱為「3埠SRAM電路」)。
嵌入式SRAM區域EM可分為記憶體陣列區域MA與記憶體周邊電路區域PR。於該記憶體陣列區域MA(記憶單元配置區域)，矩陣狀地排列有多個記憶單元區域MC(MC1)。進而，於記憶體陣列區域MA，於橫方向橫穿有用以控制各記憶單元區域MC之多個字元線WL(Wordline)，且於縱方向縱穿有用於資料之讀出或寫入之多個位元 線BL(Bitline)。
於記憶體周邊電路區域PR，隔著控制字元線WL等之列控制電路RC及位元線BL，而設置有控制資料之讀出或寫入之行控制電路區域CC。
其次，將圖1中之數位信號處理電路區域DSP與3埠SRAM電路EM之關係之一例示於圖2。如圖2所示，例如收納於3埠SRAM電路EM之資料A經由A埠PA被讀出，該資料A以及經由B埠PB被讀出之資料B於數位信號處理電路區域DSP中進行數位運算處理而成為資料C，該資料C經由C埠PC而被收納於3埠SRAM電路EM。通常，於圖像處理等中，以高速重複如此之一系列之製程。
2-2.本案之上述一實施形態之半導體積體電路裝置中之嵌入式SRAM之基本性單元佈局(全互補位元線構成3埠)之說明(主要為圖3至圖6)
該部分中，基於部分(2-1)中所說明之方面，對成為部分(2-3)以後所說明之變化例之基礎之全互補位元線構成3埠SRAM之單元佈局進行說明。
又，此處，說明以完全CMIS(Complementary Metal Insulator Semiconductor，互補型金屬絕緣體半導體)型之標準6電晶體SRAM記憶單元為基礎，對其附加傳輸MISFET作為存取電晶體並增設埠(傳輸閘極基極多埠)之3埠嵌入式SRAM。然而，記憶單元當然亦可為其他種類之SRAM單元。又，埠之數量不限於3個，既可為4個以上，亦可為2個。
再者，於除部分(2-10)至(2-12)以外所使用之MISFET基本上全部為平面閘極(Planar Gate)型，當然亦可於全部或一部分使用Fin型MISFET。
又，以下，為了使說明明確，關於埋入記憶體區域，以3層金屬 配線構造為例具體地進行說明，配線層之總數既可為4層以上，亦可為此以外。再者，於以下之例中，埋入配線係金屬鑲嵌方式等之銅系埋入配線，但不限於銅系埋入配線，亦可為銀系或其他埋入配線。又，配線系不限於埋入配線，亦可為如鋁系配線般之非埋入配線。
圖3係用以說明本案之上述一實施形態之半導體積體電路裝置中之嵌入式SRAM之基本的單元佈局(全互補位元線構成3埠)之圖1之記憶單元區域MC之模式性電路圖。圖4係對應於圖3之圖1之記憶單元區域MC之放大平面佈局圖(顯示至第3層埋入配線為止)。圖5係對應於圖4之圖1之記憶單元區域MC之放大平面佈局圖(顯示至1-2層間通孔21為止)。圖6係對應於圖4之圖1之記憶單元區域MC之放大平面佈局圖(主要顯示第2層埋入配線M2及第3層埋入配線M3)。基於該等，對本案之上述一實施形態之半導體積體電路裝置中之嵌入式SRAM之基本性單元佈局(全互補位元線構成3埠)進行說明。
首先，基於圖3，對記憶單元MC之電路性的構成進行說明(該記憶單元係一般被稱為「完全CMOS單元」等)。如圖3所示，於記憶單元區域MC(MC1)之資料記憶部SP，設置有P通道型上推(Pull Up)MISFET(P11、P12)，該等之源極汲極端子之一者分別連接於電源配線Vdd，另一者分別連接於正記憶節點(Node)SN及反轉記憶節點SNB。於正記憶節點SN，連接有第1驅動器MISFET即N通道型驅動器(Driver)MISFET(DN11)之源極汲極端子之一者，另一者連接於接地配線Vss。另一方面，於反轉記憶節點SNB，連接有第2驅動器MISFET即N通道型驅動器MISFET(DN12)之源極汲極端子之一者，另一者連接於接地配線Vss。此處，P通道型上推MISFET(P11)及N通道型驅動器MISFET(DN11)之閘極電極連接於反轉記憶節點SNB，P通道型上推MISFET(P12)及N通道型驅動器MISFET(DN12)之閘極電極連接於正記憶節點SN。
於記憶單元區域MC內之列方向(X軸方向或橫方向)，設置有A埠字元(Port Word)線WLA1、B埠字元線WLB1及C埠字元線WLC1。於A埠字元線WLA1，連接有第1及第2存取MISFET即N通道型存取MISFET(AN11、AN12)之閘極電極。同樣地，於B埠字元線WLB1，連接有第3及第4存取MISFET即N通道型存取MISFET(AN13、AN14)之閘極電極。進而，於C埠字元線WLC1，連接有第5及第6存取MISFET即N通道型存取MISFET(AN15、AN16)之閘極電極。
另一方面，於記憶單元區域MC內之行方向(Y軸方向、縱方向或上下方向)，設置有A埠(Port)正(True)位元線BLA(第1位元線)及與其成互補性之對之A埠反轉(Complementary)位元線BLAB(第2位元線)。N通道型存取MISFET(AN11)之源極汲極端子之一者與A埠正位元線BLA連接，另一者與正記憶節點SN(第1記憶節點)連接。另一方面，N通道型存取MISFET(AN12)之源極汲極端子之一者與A埠反轉位元線BLAB連接，另一者與反轉記憶節點SNB(第2記憶節點)連接，藉由該等而構成互補型之A埠(互補型寫入&讀出埠)。
又，於記憶單元區域MC內之行方向，設置有B埠正位元線BLB(第3位元線)及與其成互補性之對之B埠反轉位元線BLBB(第4位元線)。N通道型存取MISFET(AN13)之源極汲極端子之一者與B埠正位元線BLB連接，另一者與正記憶節點SN連接。另一方面，N通道型存取MISFET(AN14)之源極汲極端子之一者與B埠反轉位元線BLBB連接，另一者與反轉記憶節點SNB連接，藉由該等，而構成互補型之B埠(互補型寫入&讀出埠)。
進而，於記憶單元區域MC內之行方向，設置有C埠正位元線BLC(第5位元線)及與其成互補性之對之C埠反轉位元線BLCB(第6位元線)。N通道型存取MISFET(AN15)之源極汲極端子之一者與C埠正位元線BLC連接，另一者與正記憶節點SN連接。另一方面，N通道型 存取MISFET(AN16)之源極汲極端子之一者與C埠反轉位元線BLCB連接，另一者與反轉記憶節點SNB連接，藉由該等而構成互補型之C埠(互補型寫入&讀出埠)。
其次，利用圖4、圖5及圖6對與圖3對應之具體之平面佈局之一例進行說明。如圖4、圖5及圖6所示，於該例中，記憶體陣列區域MA(圖1)成為週期性地矩陣狀地鋪滿橫長之長方形之記憶單元區域MC1(MC)之構造(根據佈局之情況，存在一部分包含反轉等操作之情形)。以下若將佈局之基本性想法匯總則為如下。即，
(1)於記憶單元區域MC1之中央部，配置用以形成第1及第2上推MISFET即P通道型上推MISFET(P11、P12)之N型井區域4n(第1導電型之第1井區域)。而且，於該例中，於N型井區域4n之左側，配置用以形成N通道型驅動器MISFET(DN11)、N通道型存取MISFET(AN11、AN13、AN15)之P型井區域4p(第2導電型之第2井區域)。同樣地，於N型井區域4n之右側，配置用以形成N通道型驅動器MISFET(DN12)、N通道型存取MISFET(AN12、AN14、AN16)之另一P型井區域4p(第2導電型之第3井區域)。再者，左右之P型井區域4p亦可相互連結。
(2)形成有P型源極汲極區域等之主動區域18p1、18p2於該例中，分別形成縱長之長方形形狀，幾何學上藉由STI(Shallow Trench Isolation，淺溝槽隔離)區域3(元件分離區域)而相互分離且配置於N型井區域4n內。形成有N型源極汲極區域等之主動區域18n1、18n2中、用以形成N通道型驅動器MISFET(DN11)、N通道型存取MISFET(AN11、AN13、AN15)之主動區域18n1於該例中，具有包含一體之凹部之複雜之多邊形形狀，設置於左側之P型井區域4p。另一方面，用以形成N通道型驅動器MISFET(DN12)、N通道型存取MISFET(AN12、AN14、AN16)之主動區域18n2於該例中，具有包含一體之凹部之複雜之多邊形形狀，設置於右側之P型井區域4p。
(3)各閘極電極16以橫穿所對應之主動區域18n1、18n2、18p1、18p2之方式沿橫方向延伸。
(4)於該例中，記憶單元區域MC1內之比較短之相互連接主要藉由第1層埋入配線M1而形成。第1層埋入配線M1例如藉由單金屬鑲嵌方式而形成。又，於該例中，第1層埋入配線M1亦用作上下之導電層間之中介金屬層。
(5)各閘極電極16、第1層埋入配線M1等與所對應之主動區域18n1、18n2、18p1、18p2(該部分之源極汲極區域)之接觸係經由接觸部6(具體而言，例如鎢插塞)而進行。
(6)各位元線BLA、BLB、BLC、BLAB、BLBB、BLCB、電源配線Vdd、接地配線Vss、例如邏輯電路用之信號配線等中通過嵌入式SRAM區域EM上者等之第2層通過(Through)配線TW21、TW22等之縱方向之比較長的配線於該例中，藉由第2層埋入配線M2而形成。第2層埋入配線M2例如藉由雙金屬鑲嵌方式而形成。又，於該例中，第2層埋入配線M2亦作為上下之導電層間之中介金屬層而利用。
又，該例中，將由第2層埋入配線M2形成的接地配線Vss配置於接近之位元線間而具有屏蔽效果。
進而，該例中，於記憶單元中央部之N型井區域上，使由第2層埋入配線M2形成之與SRAM區域無直接關係之信號配線等第2層通過(Through)配線與電源配線平行地配線。藉由該情況，而具有可將比較下層之配線用作縱穿信號線之優點。
(7)各第1層埋入配線M1與第2層埋入配線M2間係藉由1-2層間通孔21而相互連接。
(8)各字元線WLA1、WLB1、WLC1於該例中藉由第3層埋入配線M3而形成。第3層埋入配線M3例如藉由雙金屬鑲嵌方式而形成。
(9)各第2層埋入配線M2與第3層埋入配線M3間係藉由2-3層間通 孔22而相互連接。
如以上所說明般，於埋入型3埠SRAM中，於橫長長方形記憶單元區域之中央部配置N井區域，於兩側配置P井區域，並且使各埠為差動位元線構成，故而可將晶片佔有面積之增大抑制於最小限度，並且可對各埠(傳輸閘極基極)確保高速之寫入及讀出特性。
2-3.本案之上述一實施形態之半導體積體電路裝置中之嵌入式SRAM之單元佈局相關之變化例1(主動區域等幅型3埠)之說明(主要為圖7及圖8)
該部分中，對部分(2-1)及(2-2)中所說明之例之單元佈局相關之變化例進行說明。
以下之例基本上與利用圖1至圖6所說明者相同，以下，原則上僅對不同部分進行說明。該情況於以下之其他變化例中亦相同。
該例可與各種例組合，例如，可與部分(2-5)至(2-12)之一個或複數個組合。
圖7係用以說明與本案之上述一實施形態之半導體積體電路裝置中之嵌入式SRAM之單元佈局相關之變化例1(主動區域等幅型3埠)之對應於圖5之圖1之記憶單元區域MC之放大平面佈局圖(顯示至1-2層間通孔21為止)。圖8係對應於圖7之X-X’剖面之器件剖面圖。基於該等，對本案之上述一實施形態之半導體積體電路裝置中之嵌入式SRAM之單元佈局相關之變化例1(主動區域等幅型3埠)進行說明。
該佈局基本上與利用圖3至圖6所說明者相同，如圖7及圖8所示，P型井區域4p內之主動區域之形狀不同，使用圖8所詳細敍述之LIC(Local Interconnect，局域互連)之方面不同。即，
(1)形成有N型源極汲極區域等之主動區域18n1、18n2、18n3、18n4於該例中分別成縱長之長方形形狀，幾何學上藉由STI區域3(元件分離區域)而相互分離，且縱長地配置於P型井區域4p內。而且，於 該例中，各主動區域18n1、18n2、18n3、18n4(分別為第2主動區域、第4主動區域、第1主動區域及第3主動區域)之寬度相等。藉此，易於進行微影。
(2)主動區域18n1、18n3及主動區域18n2、18n4相互分離之結果，作為將該等相互連接者，使用LIC，即局域互連8a、8b(分別為第1局域互連及第2局域互連)。
其次，將圖7之X-X’剖面示於圖8。如圖8所示，晶片2(圖1)例如形成於P型單晶矽半導體基板1s上，例如，於其上部設置有P型井區域4p，於其正面設置有STI(Shallow Trench Isolation)區域3。無STI區域3之半導體基板1s之正面成為主動區域，於其一部分設置有高濃度N型源極汲極區域5n。
於半導體基板1s之正面1a(與背面1b相反之面)上，例如形成有由氧化矽系絕緣膜等構成之前金屬(Premetal)絕緣膜7，於其中埋入有局域互連8，即鎢插塞9(Tungsten Plug)。於前金屬絕緣膜7及局域互連8上，例如形成有氧化矽系絕緣膜等(例如，非多孔質系Low-k絕緣膜)之第1層層間絕緣膜10，於其中例如埋入有銅系之第1層埋入配線M1。再者，局域互連8(鎢插塞9)與高濃度N型源極汲極區域5n於(與基板或閘極電極之)接觸部6相互電性連接。於第1層層間絕緣膜10及第1層埋入配線M1上，例如形成有氧化矽系絕緣膜等(例如，多孔質系Low-k絕緣膜)之上層多層配線層12。
如以上所說明般，將形成構成各記憶單元之N通道型MISFET(該例中為平面閘極型)之主動區域基本上全部設為縱長之長方形，使其寬度相等，故而具有微細加工變得容易之優點。
又，於複數個主動區域間之相互連接利用局域互連，故而具有將第1層埋入配線等利用谷離予切割之優點。
再者，主動區域之等幅化不僅應用於N通道型MISFET，亦可應 用於構成各記憶單元之P通道型MISFET。即，即，將形成構成各記憶單元之P通道型MISFET(該例中為平面閘極型)之主動區域基本上全部設為縱長之長方形，使其寬度與形成N通道型MISFET之主動區域之寬度相等。如此一來，則具有微細加工變得更容易之優點。
再者，若與圖4等之例進行比較，則圖7等之例中，P型井區域內之主動區域比較簡單地成矩形構造(與寬度或長度無關係)，故而適於微細加工。又，使長度(縱方向)相同，故而該方面亦適於微細加工。
2-4.本案之上述一實施形態之半導體積體電路裝置中之嵌入式SRAM之單元佈局相同之變化例2(A埠系N通道型MISFET主動區域寬幅型3埠)之說明(主要為圖9)
該部分中所說明者屬於與部分(2-1)及(2-2)中所說明之例之單元佈局相關之變化例，亦可直接視為部分(2-3)中所說明之例之變化例。此處所說明之例基本上與部分(2-3)中所說明之例相同，故而，以下原則上僅對不同部分進行說明。
該例可與各種例組合，例如可與部分(2-5)至(2-9)之一個或複數個組合。
圖9係用以說明與本案之上述一實施形態之半導體積體電路裝置中之嵌入式SRAM之單元佈局相關之變化例2(A埠系N通道型MISFET主動區域寬幅型3埠)之對應於圖7之圖1之記憶單元區域MC之放大平面佈局圖(顯示至1-2層間通孔21為止)。基於此，對與本案之上述一實施形態之半導體積體電路裝置中之嵌入式SRAM之單元佈局相關之變化例2(A埠系N通道型MISFET主動區域寬幅型3埠)進行說明。
該例與利用圖7及圖8所說明者基本上相同。然而，該例中如圖9所示，形成N通道型驅動器MISFET(DN11、DN12)及N通道型存取MISFET(AN11、AN12)之主動區域18n3、18n4之寬度較形成N通道型存取MISFET(AN13、AN14、AN15、AN16)之主動區域18n1、18n2之 寬度更寬之方面不同。
如以上所說明般，藉由使構成各記憶單元之A埠系之N通道型MISFET之主動區域之寬度較B及C埠系之N通道型MISFET之主動區域之寬度更寬，而A埠系之驅動器電晶體或存取電晶體之驅動能力提高，故而讀出、及寫入速度提高。又，可期待SNM(Static Noise Margin，靜態雜訊容限)特性之提高。
2-5.與本案之上述一實施形態之半導體積體電路裝置中之嵌入式SRAM之單元佈局相關之變化例3(A埠系高Vth-B & C埠系低Vth型3埠)之說明(主要為圖10)
該部分中所說明之例為部分(2-1)及(2-2)中所說明之例之單元佈局相關之變化例。此處所說明之例基本上與部分(2-1)及(2-2)中所說明之例相同，故而，以下原則上僅對不同部分進行說明。
該例之特徵在於使構成單元之複數個N通道型MISFET之一部分之閾值電壓相對較高之方面。另一方面，其以外之例中，最重要的是構成單元之複數個N通道型MISFET之閾值電壓基本上為同一位準。然而，與該例相同，亦可於閾值電壓以各種模式設置差。再者，該例中對使N通道型驅動器MISFET(DN11、DN12)及N通道型存取MISFET(AN11、AN12)之閾值電壓相對較高之模式具體地進行說明，但當然亦可為以此以外之MISFET之組合使閾值電壓相對較高之模式。
又，該例可與各種例組合，例如可與部分(2-2)至(2-4)及部分(2-6)至(2-12)之一個或複數個組合。
圖10係用以說明與本案之上述一實施形態之半導體積體電路裝置中之嵌入式SRAM之單元佈局相關之變化例3(A埠系高Vth-B & C埠系低Vth型3埠)之對應於圖5之圖1之記憶單元區域MC之放大平面佈局圖(顯示至1-2層間通孔21為止)。基於此，對與本案之上述一實施形態 之半導體積體電路裝置中之嵌入式SRAM之單元佈局相關之變化例3(A埠系高Vth-B & C埠系低Vth型3埠)進行說明。
該例與利用圖3至圖6所說明者基本上相同，但如圖10所示，將P型井區域4p區分為閾值電壓相對較高之高Vth區域HVth1、HVth2與閾值電壓相對較低之低Vth區域LVth1、LVth2之方面不同。即，使N通道型驅動器MISFET(DN11、DN12)及N通道型存取MISFET(AN11、AN12)之閾值電壓相對較高，使N通道型存取MISFET(AN13、AN14、AN15、AN16)之閾值電壓相對較低。
如以上所說明般，使構成各記憶單元之A埠系之N通道型MISFET之閾值電壓較B及C埠系之N通道型MISFET之閾值電壓相對更高地設定，故而可減少A埠系之洩漏電流，並且可使B及C埠系相對地高速讀出及高速寫入。
2-6.與本案之上述一實施形態之半導體積體電路裝置中之嵌入式SRAM之單元佈局相關之變化例4(低高度單元構造3埠)之說明(主要為圖11至圖17)
該部分中所說明者屬於與部分(2-1)及(2-2)中所說明之例之單元佈局相關之變化例，亦可直接視為部分(2-3)中所說明之例之變化例。
此處所說明之例與利用圖7及圖8所說明者基本上相同，故而，以下原則上僅對不同部分進行說明。
又，該例可與各種例組合，例如可與部分(2-2)至(2-5)及部分(2-7)至(2-12)之一個或複數個組合。
圖11係用以說明與本案之上述一實施形態之半導體積體電路裝置中之嵌入式SRAM之單元佈局相關之變化例4(低高度單元構造3埠)之對應於圖3之圖1之記憶單元區域MC(於縱方向、即位元線方向顯示3個單元)之模式性電路圖。圖12係圖11之記憶單元區域MC1及其周邊之放大平面佈局圖(顯示至第3層埋入配線為止)。圖13係對應於圖12 之圖1之記憶單元區域MC之放大平面佈局圖(顯示至1-2層間通孔21為止)。圖14係對應於圖12之圖1之記憶單元區域MC之放大平面佈局圖(主要顯示第2層埋入配線M2及第3層埋入配線M3)。圖15係表示對應於圖11之讀出電路(寫入電路亦一併記載)之一例之模式電路圖。圖16係將圖12之範圍擴張至上方向之鄰接之3個單元為止而表示之放大平面佈局圖(其中，顯示至第2層埋入配線為止)。圖17係對應於圖16之放大平面佈局圖(主要顯示第2層埋入配線M2及第3層埋入配線M3)。基於該等，對與本案之上述一實施形態之半導體積體電路裝置中之嵌入式SRAM之單元佈局相關之變化例4(低高度單元構造3埠)進行說明。
如圖11所示，該例中，將B埠系及C埠系之位元線對相對於每1行單元而配線2組，將B埠系字元線與C埠系字元線(為各第2字元線)相對於2列單元而均配線1條來進行交錯連接。另一方面，A埠系字元線(第1字元線)相對於1列單元而獨立地配線1條，A埠系位元線對相對於各行單元而設為1組。即，藉由使B埠系及C埠系之位元線對成倍地增加而減少1條字元線。此係因為，若考慮橫長之記憶單元，則即便縱向配線之位元線大幅增加亦可減少橫向配線之字元線之情況於佔有面積之方面有利。
圖11係基本上將圖3之電路於上下方向排列有3個而成者，自佈局、配線之拉繞、填充效率之觀點考慮，於一部分存在伴隨上下或左右之反轉操作之情形。
以下，若與圖3之情形同樣地進行說明，則為如下。
如圖11所示，於記憶單元區域MC1之資料記憶部SP，設置有P通道型上推MISFET(P11、P12)，該等之源極汲極端子之一者分別連接於電源配線Vdd，另一者分別連接於正記憶節點SN及反轉記憶節點SNB。於正記憶節點SN，連接有N通道型驅動器MISFET(DN11)之源 極汲極端子之一者，另一者連接於接地配線Vss。另一方面，於反轉記憶節點SNB，連接有N通道型驅動器MISFET(DN12)之源極汲極端子之一者，另一者連接於接地配線Vss。此處，P通道型上推MISFET(P11)及N通道型驅動器MISFET(DN11)之閘極電極連接於反轉記憶節點SNB，P通道型上推MISFET(P12)及N通道型驅動器MISFET(DN12)之閘極電極連接於正記憶節點SN。
於記憶單元區域MC1內之列方向，設置有A埠字元線WLA1(第1字元線)及B埠字元線WLB1(第2字元線)。於A埠字元線WLA1，連接有N通道型存取MISFET(AN11、AN12)之閘極電極。同樣地，於B埠字元線WLB1，連接有N通道型存取MISFET(AN13、AN14)之閘極電極。進而，於設置於下側之記憶單元區域內之C埠字元線WLC1(第3字元線)，連接有N通道型存取MISFET(AN15、AN16)之閘極電極。
另一方面，於記憶單元區域MC1內之行方向，設置有A埠正位元線BLA及與其成互補性之對之A埠反轉位元線BLAB。N通道型存取MISFET(AN11)之源極汲極端子之一者與A埠正位元線BLA連接，另一者與正記憶節點SN連接。另一方面，N通道型存取MISFET(AN12)之源極汲極端子之一者與A埠反轉位元線BLAB連接，另一者與反轉記憶節點SNB連接，藉由該等，而構成互補型之A埠(互補型寫入&讀出埠)。
又，於記憶單元區域MC1內之行方向，設置有B埠正位元線BLB0及與其成互補性之對之B埠反轉位元線BLB0B。N通道型存取MISFET(AN13)之源極汲極端子之一者與B埠正位元線BLB連接，另一者與正記憶節點SN連接。另一方面，N通道型存取MISFET(AN14)之源極汲極端子之一者與B埠反轉位元線BLB0B連接，另一者與反轉記憶節點SNB連接，藉由該等，而關於該單元構成互補型之B埠(互補型寫入&讀出埠)。
進而，於記憶單元區域MC1內之行方向，設置有C埠正位元線BLC0及與其成互補性之對之C埠反轉位元線BLC0B。N通道型存取MISFET(AN15)之源極汲極端子之一者與C埠正位元線BLC0連接，另一者與正記憶節點SN連接。另一方面，N通道型存取MISFET(AN16)之源極汲極端子之一者與C埠反轉位元線BLC0B連接，另一者與反轉記憶節點SNB連接，藉由該等，而關於該單元構成互補型之C埠(互補型寫入&讀出埠)。
同樣地，於記憶單元區域MC2之資料記憶部SP，設置有P通道型上推MISFET(P21、P22)，該等之源極汲極端子之一者分別連接於電源配線Vdd，另一者分別連接於正記憶節點SN及反轉記憶節點SNB。於正記憶節點SN，連接有N通道型驅動器MISFET(DN21)之源極汲極端子之一者，另一者連接於接地配線Vss。另一方面，於反轉記憶節點SNB，連接有N通道型驅動器MISFET(DN22)之源極汲極端子之一者，另一者連接於接地配線Vss。此處，P通道型上推MISFET(P21)及N通道型驅動器MISFET(DN21)之閘極電極連接於反轉記憶節點SNB，P通道型上推MISFET(P22)及N通道型驅動器MISFET(DN22)之閘極電極連接於正記憶節點SN。
於記憶單元區域MC2內之列方向，設置有A埠字元線WLA2及C埠字元線WLC2。於A埠字元線WLA2，連接有N通道型存取MISFET(AN21、AN22)之閘極電極。同樣地，於C埠字元線WLC2，連接有N通道型存取MISFET(AN25、AN26)之閘極電極。進而，於設置於下側之記憶單元區域MC1內之B埠字元線WLB1，連接有N通道型存取MISFET(AN23、AN24)之閘極電極。
另一方面，於記憶單元區域MC2內之行方向，設置有A埠正位元線BLA及與其成互補性之對之A埠反轉位元線BLAB。N通道型存取MISFET(AN21)之源極汲極端子之一者與A埠正位元線BLA連接，另 一者與正記憶節點SN連接。另一方面，N通道型存取MISFET(AN22)之源極汲極端子之一者與A埠反轉位元線BLAB連接，另一者與反轉記憶節點SNB連接，藉由該等，而構成互補型之A埠(互補型寫入&讀出埠)。
又，於記憶單元區域MC2內之行方向，設置有B埠正位元線BLB1及與其成互補性之對之B埠反轉位元線BLB1B。N通道型存取MISFET(AN23)之源極汲極端子之一者與B埠正位元線BLB1連接，另一者與正記憶節點SN連接。另一方面，N通道型存取MISFET(AN24)之源極汲極端子之一者與B埠反轉位元線BLB1B連接，另一者與反轉記憶節點SNB連接，藉由該等，而關於該單元構成互補型之B埠(互補型寫入&讀出埠)。
進而，於記憶單元區域MC2內之行方向，設置有C埠正位元線BLC1及與其成互補性之對之C埠反轉位元線BLC1B。N通道型存取MISFET(AN25)之源極汲極端子之一者與C埠正位元線BLC1連接，另一者與正記憶節點SN連接。另一方面，N通道型存取MISFET(AN26)之源極汲極端子之一者與C埠反轉位元線BLC1B連接，另一者與反轉記憶節點SNB連接，藉由該等，而關於該單元構成互補型之C埠(互補型寫入&讀出埠)。
同樣地，於記憶單元區域MC3之資料記憶部SP，設置有P通道型上推MISFET(P31、P32)，該等之源極汲極端子之一者分別連接於電源配線Vdd，另一者分別連接於正記憶節點SN及反轉記憶節點SNB。於正記憶節點SN，連接有N通道型驅動器MISFET(DN31)之源極汲極端子之一者，另一者連接於接地配線Vss。另一方面，於反轉記憶節點SNB，連接有N通道型驅動器MISFET(DN32)之源極汲極端子之一者，另一者連接於接地配線Vss。此處，P通道型上推MISFET(P31)及N通道型驅動器MISFET(DN31)之閘極電極連接於反轉記憶節點 SNB，P通道型上推MISFET(P32)及N通道型驅動器MISFET(DN32)之閘極電極連接於正記憶節點SN。
於記憶單元區域MC3內之列方向，設置有A埠字元線WLA3及B埠字元線WLB2。於A埠字元線WLA3，連接有N通道型存取MISFET(AN31、AN32)之閘極電極。同樣地，於B埠字元線WLB2，連接有N通道型存取MISFET(AN33、AN34)之閘極電極。進而，於設置於下側之記憶單元區域MC21內之C埠字元線WLC2，連接有N通道型存取MISFET(AN35、AN36)之閘極電極。
另一方面，於記憶單元區域MC3內之行方向，設置有A埠正位元線BLA及與其成互補性之對之A埠反轉位元線BLAB。N通道型存取MISFET(AN31)之源極汲極端子之一者與A埠正位元線BLA連接，另一者與正記憶節點SN連接。另一方面，N通道型存取MISFET(AN32)之源極汲極端子之一者與A埠反轉位元線BLAB連接，另一者與反轉記憶節點SNB連接，藉由該等，而構成互補型之A埠(互補型寫入&讀出埠)。
又，於記憶單元區域MC3內之行方向，設置有B埠正位元線BLB0及與其成互補性之對之B埠反轉位元線BLB0B。N通道型存取MISFET(AN33)之源極汲極端子之一者與B埠正位元線BLB0連接，另一者與正記憶節點SN連接。另一方面，N通道型存取MISFET(AN34)之源極汲極端子之一者與B埠反轉位元線BLB0B連接，另一者與反轉記憶節點SNB連接，藉由該等，而關於該單元構成互補型之B埠(互補型寫入&讀出埠)。
進而，於記憶單元區域MC3內之行方向，設置有C埠正位元線BLC0及與其成互補性之對之C埠反轉位元線BLC0B。N通道型存取MISFET(AN35)之源極汲極端子之一者與C埠正位元線BLC0連接，另一者與正記憶節點SN連接。另一方面，N通道型存取MISFET(AN36) 之源極汲極端子之一者與C埠反轉位元線BLC0B連接，另一者與反轉記憶節點SNB連接，藉由該等，而關於該單元構成互補型之C埠(互補型寫入&讀出埠)。
如以上般，對於B、C埠系而言，於上下鄰接之記憶單元，各位元線對相互不同。換言之，各B、C埠系位元線對關於排列於上下方向之記憶單元，每隔一個成為相同。
與此對應，設置於一個記憶單元之字元線係一者為A埠系字元線，另一者針對於上下方向鄰接之每個記憶單元而交替地替換為B埠系字元線與C埠系字元線。
然而，關於各記憶單元，同一系統之埠之存取MISFET藉由同一系統之埠之字元線而控制之方面與其他例相同。
該佈局基本上與利用圖7所說明者相同，如圖12至圖14所示，若觀察記憶單元區域MC1，則關於字元線與位元線，存在以下不同之處。即，
(1)各位元線BLA、BLB0、BLB1、BLC0、BLC1、BLAB、BLB0B、BLB1B、BLC0B、BLC1B、電源配線Vdd、接地配線Vss等藉由第2層埋入配線M2而形成。進而，例如邏輯電路用之信號配線等中之通過嵌入式SRAM區域EM上者等第2層通過(Through)配線TW21、TW22等之縱方向比較長的配線，藉由第2層埋入配線M2而形成。第2層埋入配線M2例如藉由雙金屬鑲嵌方式而形成。又，於該例中，第2層埋入配線M2亦用作上下之導電層間之中介金屬層。
(2)各字元線WLA1、WLB1於該例中藉由第3層埋入配線M3而形成。第3層埋入配線M3例如藉由雙金屬鑲嵌方式而形成。
其次，為了幫助理解該例之SRAM之單元佈局之意義，而藉由圖15以B埠(C埠與B埠等價，A埠為標準性者)為例，簡單地對讀出及寫入動作進行說明。如圖15所示，於自記憶單元MC1讀出時，首先，B 埠字元線WLB1成為主動狀態，記憶單元MC1之資訊被讀出至B埠正位元線BLB0及B埠反轉位元BLB0B。而且，藉由位址資料AD而控制行解碼器電路CD，被讀出至B埠正位元線BLB0及B埠反轉位元BLB0B之資訊經由行解碼器電路CD，而分別傳輸至正資料線DL及反轉資料線DLB。正資料線DL及反轉資料線DLB上之資訊例如藉由鎖存型感測放大器等感測放大器SAL而放大。已藉由感測放大器SAL放大之資訊藉由資料輸出控制電路RB而形成為例如單端信號，且作為讀出資料信號RS而輸出至SRAM電路EM之外部。
於向記憶單元MC1寫入時，首先，B埠字元線WLB1成為主動狀態，並且單端之寫入資訊WS被自SRAM電路EM之外部輸入，並經由資料輸入控制電路WB而供給至寫入驅動電路WD。寫入驅動電路WD將寫入資訊WS作為全擺動(full swing)之互補寫入對信號，而分別供給至正資料線DL及反轉資料線DLB。該寫入信號經由行解碼器電路CD而分別傳輸至B埠正位元線BLB0及B埠反轉位元BLB0B，並被寫入至記憶單元MC1。
同樣地，於自記憶單元MC2讀出時，首先，B埠字元線WLB1成為主動狀態，記憶單元MC2之資訊被讀出至B埠正位元線BLB1及B埠反轉位元BLB1B。而且，藉由位址資料AD而控制行解碼器電路CD，被讀出至B埠正位元線BLB1及B埠反轉位元BLB1B之資訊經由行解碼器電路CD，而分別傳輸至正資料線DL及反轉資料線DLB。正資料線DL及反轉資料線DLB上之資訊例如藉由鎖存型感測放大器等感測放大器SAL而放大。已藉由感測放大器SAL放大之資訊藉由資料輸出控制電路RB而形成為例如單端信號，且作為讀出資料信號RS而輸出至SRAM電路EM之外部。
於向記憶單元MC2寫入時，首先，B埠字元線WLB1成為主動狀態，並且單端之寫入資訊WS被自SRAM電路EM之外部輸入，經由資 料輸入控制電路WB而供給至寫入驅動電路WD。寫入驅動電路WD將寫入資訊WS作為全擺動之互補寫入對信號，而分別供給至正資料線DL及反轉資料線DLB。該寫入信號經由行解碼器電路CD而分別傳輸至B埠正位元線BLB1及B埠反轉位元BLB1B，並被寫入至記憶單元MC2。
其次，對應於圖11，根據與排列於上下方向之3個記憶單元區域MC1、MC2、MC3相關之平面佈局圖即圖16及圖17，對根據圖12至圖14所說明之佈局進行補充性之說明。如圖16及圖17(參照圖11)所示，佈局之基本性想法為如下所述。即，
(1)控制某記憶單元之字元線中之1條，例如位於鄰接於下方之記憶單元，故而需要與記憶單元之寬度相同程度之長度之縱方向之配線(該例中為第2層埋入配線M2)。因此，例如若以記憶單元區域MC2為例進行說明，則N通道型存取MISFET(AN23、AN24)之閘極電極例如經由第2層埋入配線M2而連接於位於記憶單元區域MC1之B埠字元線WLB1。
如以上所說明般，分別準備2組之B埠系位元線對及C埠系位元線對，將B埠系字元線及C埠系字元線相對於2列記憶單元而均準備1條，並將其等交錯連接。藉由該情況，而於橫方向配線之金屬字元線(第3層埋入配線)於每1列成為2條，故而對單元高度(Cell Height)之降低有效。
2-7.與本案之上述一實施形態之半導體積體電路裝置中之嵌入式SRAM之單元佈局相關之變化例5(局部單端位元線構成4埠)之說明(主要為圖18至圖26)
該部分中所說明者屬於與部分(2-1)及(2-2)中所說明之例之單元佈局相關之變化例，亦可直接視為部分(2-6)中所說明之例之變化例。
該例基本上與部分(2-6)中所說明者相同，故而，以下原則上僅 對不同之部分進行說明。
該例可與各種例組合，例如可與部分(2-3)至(2-5)、(2-8)及(2-10)至(2-12)之各例之一個或複數個組合。
圖18係用以說明與本案之上述一實施形態之半導體積體電路裝置中之嵌入式SRAM之單元佈局相關之變化例5(局部單端位元線構成4埠)之對應於圖11之圖1之記憶單元區域MC(於縱方向、即位元線方向顯示3個單元)之模式性電路圖。圖19係圖18之記憶單元區域MC1及其周邊之放大平面佈局圖(顯示至第3層埋入配線為止)。圖20係對應於圖19之圖1之記憶單元區域MC之放大平面佈局圖(顯示至1-2層間通孔21為止)。圖21係對應於圖19之圖1之記憶單元區域MC之放大平面佈局圖(主要顯示第2層埋入配線M2及第3層埋入配線M3)。圖22係表示對應於圖18之讀出電路之一例之模式電路圖(C埠系單端位元線)。圖23係表示對應於圖18之讀出電路之一例之模式電路圖(D埠系單端位元線)。圖24係將圖19之範圍擴張至上方向之鄰接之3個單元為止而表示之放大平面佈局圖(其中，顯示至第2層埋入配線為止)。圖25係對應於圖24之放大平面佈局圖(顯示至1-2層間通孔21為止)。圖26係對應於圖24之放大平面佈局圖(主要顯示第2層埋入配線M2及第3層埋入配線M3)。基於該等，對與本案之上述一實施形態之半導體積體電路裝置中之嵌入式SRAM之單元佈局相關之變化例5(局部單端位元線構成4埠)進行說明。
該例基本上與利用圖11所說明者相同，但如圖18所示於如下方面不同，即圖11中之C埠正位元線BLC0、BLC1(正邏輯)被單端化，並且C埠反轉位元線BLC0B、BLC1B被單端化，而成為D埠反轉位元線BLD0B、BLD1B(負邏輯)。此處，單端埠(C埠、D埠)成為讀出專用埠。
換言之，該例中，A埠系位元線(第1及第2位元線)及B埠系位元 線(第3及第4位元線)分別為相互成對之位元線對。另一方面，C埠系位元線(第5位元線)及D埠系位元線(第6位元線)分別為相互不成對之位元線。
其次，將該例中之單位記憶單元區域MC之平面佈局示於圖19(對應於圖12)至圖21及圖24至圖26。與其他區同樣地，關於記憶單元，於言及上下方向、上或下時，係指位元線之延伸方向。
如圖19至圖21所示，與圖12至圖14等不同，例如，關於記憶單元區域MC1，橫穿有字元線WLA1、WLC1(分別為第1字元線及第2字元線)，字元線WLB1(第3字元線)係沿交界而延伸於上方之單元交界上附近。此處，字元線WLA1控制記憶單元區域MC1內之A埠系之存取電晶體，字元線WLC1控制該記憶單元及下方之記憶單元之C埠系之存取電晶體。另一方面，字元線WLB1控制該記憶單元及上方之記憶單元之B埠系之存取電晶體。進而，於下方之記憶單元區域內，與該等字元線平行地，以橫穿單元之方式設置有字元線WLD1(第4字元線)。此處，字元線WLD1控制該記憶單元及下方之記憶單元之D埠系之存取電晶體。即，記憶單元區域MC1內之存取電晶體藉由該等4條字元線而控制。
同樣地，例如關於記憶單元區域MC2，橫穿有字元線WLA2、WLD2(分別為第1字元線及第2字元線)，字元線WLB1(第3字元線)係沿交界而延伸於下方之單元交界上附近。此處，字元線WLA2控制記憶單元區域MC2內之A埠系之存取電晶體，字元線WLD2控制該記憶單元及上方之記憶單元之D埠系之存取電晶體。另一方面，字元線WLB1控制該記憶單元及下方之記憶單元之B埠系之存取電晶體。進而，於上方之記憶單元區域MC3內，與該等字元線平行地，以橫穿單元之方式設置有字元線WLC2(第4字元線)。此處，字元線WLC2控制該記憶單元及上方之記憶單元之C埠系之存取電晶體。即，記憶單元 區域MC2內之存取電晶體藉由該等4條字元線而控制。
同樣地，例如關於記憶單元區域MC3，橫穿有字元線WLA3、WLC2(分別為第1字元線及第2字元線)，字元線WLB2(第3字元線)係沿交界而延伸於上方之單元交界上附近。此處，字元線WLA3控制記憶單元區域MC3內之A埠系之存取電晶體，字元線WLC2控制該記憶單元及下方之記憶單元之C埠系之存取電晶體。另一方面，字元線WLB2控制該記憶單元及上方之記憶單元之B埠系之存取電晶體。進而，於下方之記憶單元區域MC2內，與該等字元線平行地，以橫穿單元之方式設置有字元線WLD2(第4字元線)。此處，字元線WLD2控制該記憶單元及下方之記憶單元之D埠系之存取電晶體。即，記憶單元區域MC3內之存取電晶體藉由該等4條字元線而控制。
其次，對讀出動作簡單地進行說明。該等之動作基本上與圖15中所說明者同樣，故而，主要對不同之部分進行說明。即，關於作為差動埠之埠A及埠B，與圖15中所說明者完全相同。不同者如圖22及圖23所示，係作為單端埠之埠C及埠D。
如圖22所示，關於埠C之讀出動作，行控制電路區域CD基於位址信號AD而選擇C埠正位元線BLC0、BLC1之任一者。被讀出至正資料線DL之資訊藉由單端感測放大器SAS而放大，且被輸出至資料輸出控制電路RB，並於此處被鎖存等，且作為讀出信號RS輸出至嵌入式SRAM區域EM(圖1)之外部。
同樣地，如圖23所示，關於埠D之讀出動作，行控制電路區域CD基於位址信號AD而選擇D埠反轉位元線BLD0B、BLD1B之任一者。被讀出至反轉資料線DLB之資訊藉由單端感測放大器SAS而放大，且被輸出至資料輸出控制電路RB，並於此處被鎖存等，於進行反轉之後作為讀出信號RS輸出至嵌入式SRAM區域EM(圖1)之外部。
如以上所說明般，藉由B、C埠系位元線之多工化與B、C埠系字 元線之交錯連接、進而C埠系位元線對之分割，而形成為設為單端位元線構成之C埠系位元線及D埠系位元線，故而字元線之數量於每個單元為2.5條。因此，與部分(2-6)比較，雖然單元面積稍增大，但換來的是可於確保2個高速之差動埠(寫入&讀出埠)之情況下追加2個單端型埠(讀出專用埠)。
2-8.與本案之上述一實施形態之半導體積體電路裝置中之嵌入式SRAM之單元佈局相關之變化例6(第1層電源縱配線構成3埠)之說明(主要為圖27及圖28)
該部分中所說明者屬於與部分(2-1)及(2-2)中所說明之例之單元佈局相關之變化例，亦可直接視為部分(2-4)中所說明之例之變化例。
該例基本上與部分(2-4)中所說明者相同，故而，以下原則上僅對不同之部分進行說明。
又，該例可與各種例組合，例如可與部分(2-3)至(2-7)及部分(2-9)至(2-12)之一個或複數個組合。
圖27係用以說明與本案之上述一實施形態之半導體積體電路裝置中之嵌入式SRAM之單元佈局相關之變化例6(第1層電源縱配線構成3埠)之圖1之記憶單元區域MC之放大平面佈局圖(顯示至1-2層間通孔21為止)。圖28係對應於圖27之圖1之記憶單元區域MC之放大平面佈局圖(主要顯示第2層埋入配線M2及第3層埋入配線M3)。基於該等，對與本案之上述一實施形態之半導體積體電路裝置中之嵌入式SRAM之單元佈局相關之變化例6(第1層電源縱配線構成3埠)進行說明。
該例基本上與利用圖9所說明者相同，但如圖27及圖28所示，藉由使利用第1層埋入配線M1相互連接之部分之一部分由LIC(8a、8b、8c、8d)代替，而由第1層埋入配線M1構成各記憶單元區域MC1之中央部中之電源配線Vdd(電源供給配線)之方面成為特徵。
如以上所說明般，將由第1層埋入配線形成之電源配線縱向通過 N型井區域4n(第1導電型井區域)之中央部，故而具有於其周邊部分可將第2層埋入配線自由地使用於信號配線等之優點。
2-9.與本案之上述一實施形態之半導體積體電路裝置中之嵌入式SRAM之單元佈局相關之變化例7(B & C埠系存取MISFET相互上下反轉3埠)之說明(主要為圖29至圖31)
該部分中所說明者係部分(2-1)及(2-2)中所說明之例之單元佈局相關之變化例。
該例基本上與部分(2-1)及(2-2)中所說明者相同，以下原則上僅對不同之部分進行說明。
又，該例可與各種例組合，例如可與部分(2-2)至(2-8)及部分(2-10)至(2-12)之一個或複數個組合。
圖29係用以說明與本案之上述一實施形態之半導體積體電路裝置中之嵌入式SRAM之單元佈局相關之變化例7(B & C埠系存取MISFET相互上下反轉3埠)之圖1之記憶單元區域MC之放大平面佈局圖(顯示至第3層埋入配線為止)。圖30係對應於圖29之圖1之記憶單元區域MC之放大平面佈局圖(顯示至1-2層間通孔21為止)。圖31係對應於圖29之圖1之記憶單元區域MC之放大平面佈局圖(主要顯示第2層埋入配線M2及第3層埋入配線M3)。基於該等，對與本案之上述一實施形態之半導體積體電路裝置中之嵌入式SRAM之單元佈局相關之變化例7(B & C埠系存取MISFET相互上下反轉3埠)進行說明。
該例基本上與利用圖4至圖6所說明者相同，但如圖29至圖31所示，關於各記憶單元區域MC1，N通道型存取MISFET(AN13、AN15)與N通道型存取MISFET(AN14、AN16)之上下之位置關係相互反轉之方面成為特徵。
如以上所說明般，使B埠系及C埠系之存取電晶體之位置於一P型井區域(第2導電型井區域)上下反轉，故而可使B埠系及C埠系之位元 線對之負載容量平衡良好。
2-10.與本案之上述一實施形態之半導體積體電路裝置中之嵌入式SRAM之單元佈局相關之變化例8(FIN基本型3埠)之說明(主要為圖32及圖33)
該部分中所說明者屬於與部分(2-1)及(2-2)中所說明之例之單元佈局相關之變化例，亦可直接視為部分(2-3)中所說明之例之變化例。
該例基本上與部分(2-3)中所說明者相同，故而，以下原則上僅對不同之部分進行說明。
再者，該例中，作為FIN型MISFET，以主體方式為例具體地進行說明，但當然亦可為SOI方式等。但主體方式具有製程簡單之優點。該情況於以下之部分中亦相同。
又，該例可與各種例組合，例如可與部分(2-2)至(2-9)之一個或複數個組合。
圖32係用以說明與本案之上述一實施形態之半導體積體電路裝置中之嵌入式SRAM之單元佈局相關之變化例8(FIN基本型3埠)之圖1之記憶單元區域MC之放大平面佈局圖(顯示至1-2層間通孔21為止)。圖33係表示圖32之FIN型MIFET之立體形狀之一例之器件立體圖。基於該等，對與本案之上述一實施形態之半導體積體電路裝置中之嵌入式SRAM之單元佈局相關之變化例8(FIN基本型3埠)進行說明。
該例如圖32所示，與圖7同樣地，形成有N型源極汲極區域等之主動區域18n1、18n2、18n3、18n4分別形成縱長之長方形形狀，幾何學上藉由STI區域3(元件分離區域)而相互分離，且縱長地配置於P型井區域4p內。而且，於該例中，各主動區域18n1、18n2、18n3、18n4之平面性之寬度相等。藉此易於進行微影。
進而，如圖33所示，各N通道型MISFET(DN11、DN12、AN11、AN12、AN13、AN14、AN15、AN16)及各P通道型MISFET(P11、P12) 為FIN型MISFET之方面為附加性之特徵。此處，P通道型MISFET(P11、P12)分別為第1及第2上推MISFET。如圖33所示，於典型性之FIN型MISFET(該例中為主體方式)中，於單晶矽基板1s之正面，例如，存在由STI區域3(元件分離區域)劃分之主動區域18，其上部成為散熱片17(Fin)。於與散熱片17正交之方向，閘極電極16隔著閘極絕緣膜15而跨立，該閘極電極16兩側之散熱片17之部分分別成為源極區域17s及汲極區域17d。
如此，FIN型MISFET中，外觀上之主動區域之寬度變窄，但實效上兩側面亦有貢獻，故而可確保比較寬之實效之主動區域之寬度(即閘極寬度)。再者，該例中，僅言及「主動區域之寬度」時係指「外觀上之寬度」，即「主動區域之平面寬度」。
該例中，主動區域之寬度及散熱片之高度於N通道型MISFET及P通道型上推MISFET中均相同。此係因為，此時於FIN型電晶體之構造上容易進行微細加工。
又，此係因為，於在P通道型上推MISFET之源極汲極區域應用SiGe等之情形時，即便使主動區域之寬度及散熱片之高度與N通道型MISFET之該等相同，驅動能力上亦不遜色。又，如以下所說明般，於欲提高P通道型上推MISFET之驅動能力之情形時，亦可並聯化。
再者，當然亦可使主動區域之寬度及散熱片之高度分別於N通道型MISFET與P通道型上推MISFET不同。
如以上所說明般，使構成各記憶單元之N通道型MISFET及P通道型MISFET(不限於上推MISFET)為FIN型MISFET，故而可確保驅動能力，而且可微細化。
2-11.與本案之上述一實施形態之半導體積體電路裝置中之嵌入式SRAM之單元佈局相關之變化例8(資料記憶部N通道型MISFET總並聯FIN型3埠)之說明(主要為圖34及圖35)
該部分中所說明者屬於與部分(2-1)及(2-2)中所說明之例之單元佈局相關之變化例，亦可直接視為部分(2-10)中所說明之例之變化例。
該例基本上與部分(2-10)中所說明者相同，故而，以下原則上僅對不同之部分進行說明。
又，該例可與各種例組合，例如可與部分(2-2)至(2-9)之一個或複數個組合。
進而，該例中，對將A埠系之N通道型MISFET(再者，驅動器於所有埠共用)之全部並聯化之例進行說明，並聯化如以下之部分所示，既可為A埠系之N通道型MISFET之一部分，亦可為屬於其他系統之埠之N通道型MISFET之全部或一部分。又，亦可將P通道型MISFET並聯化。
又，並聯化之行數於此處係以2行之情形為例具體地進行說明，但不限於2行，亦可為3行以上。
圖34係用以說明與本案之上述一實施形態之半導體積體電路裝置中之嵌入式SRAM之單元佈局相關之變化例8(資料記憶部N通道型MISFET總並聯FIN型3埠)之對應於圖3之圖1之記憶單元區域MC之模式性電路圖。圖35係對應於圖34之圖1之記憶單元區域MC之放大平面佈局圖(顯示至1-2層間通孔21為止)。基於該等，對與本案之上述一實施形態之半導體積體電路裝置中之嵌入式SRAM之單元佈局相關之變化例8(資料記憶部N通道型MISFET總並聯FIN型3埠)進行說明。
該例與圖32基本上相同，如圖34及圖35所示，各N通道型MISFET(DN11、DN12、AN11、AN12)為並聯型MISFET之方面為附加性之特徵。
又，於該例中，亦與圖32同樣地，形成有N型源極汲極區域等之主動區域18n1、18n2、18n31、18n32、18n41、18n42分別形成縱長之 長方形形狀，幾何學上藉由STI區域3(元件分離區域)而相互分離，且縱長地配置於P型井區域4p內。而且，於該例中，各主動區域18n1、18n2、18n3、18n4之平面寬度相同。藉此，易於進行微影。
如以上所說明般，使構成各記憶單元之A埠系之N通道型MISFET之全部並聯化(複數並聯，該例中為2條)，故而可確保與FIN製程之匹配性，並且可使A埠系之N通道型MISFET之驅動能力提高。藉此，A埠系之寫入及讀出之更高速化成為可能。又，可使自A埠系之寫入範圍提高。
2-12.與本案之上述一實施形態之半導體積體電路裝置中之嵌入式SRAM之單元佈局相關之變化例9(A埠系存取MISFET並聯FIN型3埠)之說明(主要為圖36及圖37)
該部分中所說明者屬於與部分(2-1)及(2-2)中所說明之例之單元佈局相關之變化例，亦可直接視為部分(2-11)中所說明之例之變化例。
該例基本上與部分(2-11)中所說明者相同，故而，以下原則上僅對不同之部分進行說明。
又，該例可與各種例組合，例如可與部分(2-2)至(2-9)之一個或複數個組合。
圖36係用以說明與本案之上述一實施形態之半導體積體電路裝置中之嵌入式SRAM之單元佈局相關之變化例9(A埠系存取MISFET並聯FIN型3埠)之對應於圖34之圖1之記憶單元區域MC之模式性電路圖。圖37係對應於圖36之圖1之記憶單元區域MC之放大平面佈局圖(顯示至1-2層間通孔21為止)。基於該等，對本案之上述一實施形態之半導體積體電路裝置中之嵌入式SRAM之單元佈局相關之變化例9(A埠系存取MISFET並聯FIN型3埠)進行說明。
該例與圖34及圖35基本上相同，如圖36及圖37所示，各N通道型 MISFET(AN11、AN12)為並聯型MISFET之方面係附加性之特徵。
又，於該例中，亦與圖35同樣地，形成有N型源極汲極區域等之主動區域18n1、18n2、18n31、18n32、18n41、18n42分別形成縱長之長方形形狀，幾何學上藉由STI區域3(元件分離區域)而相互分離，且縱長地配置於P型井區域4p內。而且，於該例中，各主動區域18n1、18n2、18n3、18n4之平面寬度相等。藉此，易於進行微影。
如以上所說明般，僅使構成各記憶單元之A埠系之N通道型存取MISFET並聯化(複數並聯，該例中為2條)，故而可使自A埠系之寫入範圍提高。又，並聯化僅為N通道型存取MISFET，與部分(2-11)之例相比，可抑制等待洩漏電流之增大。
2-13.上述實施形態(包含變化例)相關之補充性說明以及關於全部之考察(主要為圖38)
圖38係用以說明本案之上述一實施形態之半導體積體電路裝置中之嵌入式SRAM之輪廓之嵌入式SRAM區域EM之模式性電路構成圖。基於其，進行與上述實施形態(變化例包含)相關之補充性說明以及對全部之考察。
(1)埋入型多埠SRAM之技術性課題等：如上文所說明般，於處理圖像資訊等之晶片上，進行一併混載數位信號處理電路等邏輯電路及多埠之SRAM。此時，例如若為3埠，則將1個埠設為差動寫入&讀出埠，將其他之2個埠設為單端讀出專用埠。然而，根據本案發明者之研究，該構成中，雖然嵌入式SRAM之佔有面積變小，但寫入&讀出埠限定於一個，此外，於單端讀出中，明顯存在無法期待如差動讀出般之高速讀出特性之問題。
(2)上述一實施形態之半導體積體電路裝置之輪廓之說明(主要參照圖38)：因此，於上述一實施形態之半導體積體電路裝置之多埠嵌入式 SRAM之記憶單元中，形成為如圖38所示之構成。即，於嵌入式SRAM之記憶單元構造中，具有3個差動寫入&讀出埠，於單元中央例如配置N井區域(或第1導電型之井區域)，且於該單元中央之兩側配置P井區域(或第2導電型之井區域)。具體而言，如圖38所示，於嵌入式SRAM區域EM內，於每行設置有3對位元線BLA、BLAB、BLB、BLBB、BLC、BLCB。又，於嵌入式SRAM區域EM內之記憶單元配置區域MA，以其長邊(SL)與該位元線BLA、BLAB、BLB、BLBB、BLC、BLCB之延伸方向正交之方式，矩陣狀地配置有多個記憶單元區域MC。即，3對位元線BLA、BLAB、BLB、BLBB、BLC、BLCB沿記憶單元區域MC之短邊SS延伸。而且，各記憶單元區域MC之中央部例如形成為N型井區域4n(第1導電型井區域)，且該中央部之兩側形成為P型井區域4p(第2導電型井區域)。
藉此，可於不使單元之佔有面積大幅增加之情況下確保複數個高速寫入&讀出埠。
2-14.總結
以上，基於實施形態對藉由本發明者完成之發明具體地進行了說明，但當然本發明並不限定於此，可於不脫離其主旨之範圍內進行各種變更。
例如，於上述實施形態中，為了確保簡潔性，關於器件之縱向構造(主要為除平面佈局以外之構造)，針對平面閘極(除自部分(2-10)至(2-12)以外)，設定閘極最先製程而具體地進行了說明，但當然既可為閘極最後製程，亦可為其等之中間之製程。
又，關於源極汲極構造亦簡單化地表示，但當然亦可為具有高層源極汲極(Elevated Source Drain)區域者。
進而，關於P通道型MISFET，為了確保簡潔性，設定具有Si系之源極汲極區域者進行了說明，但當然既可為具有Si系之源極汲極區域 者，亦可為具有SiGe系之源極汲極區域者。
又，於上述實施形態中，作為半導體基板，以P型單晶矽基板為例具體地進行了說明，但根據需要，當然既可為N型單晶矽基板，亦可為P型、N型或本徵型等單晶矽基板。
進而，半導體基板不限於單晶基板，當然亦可為SOI基板。
再者，於上述實施形態中，主要以3埠(差動3埠)及4埠(差動2埠+單端2埠)為例具體地進行了說明，但當然亦可應用於具有其他埠構成之多埠嵌入式SRAM。但，根據此處所示之構成，尤其具有如下優點：可於不使晶片佔有面積極端增加之情況下，形成具有複數個適於圖像等之處理之高速埠之多埠嵌入式SRAM。
[產業上之可利用性]
上述實施形態中所說明之技術可廣泛應用於半導體積體電路裝置及使用其之電子裝置等。
4n‧‧‧N型井區域(第1導電型井區域)
4p‧‧‧P型井區域(第2導電型井區域)
18n1、18n2‧‧‧形成有N型源極汲極區域等之主動區域
18p1、18p2‧‧‧形成有P型源極汲極區域等之主動區域
AN11、AN12、AN13、AN14、AN15、AN16‧‧‧N通道型存取MISFET
BLA‧‧‧A埠(Port)正(True)位元線
BLAB‧‧‧A埠反轉(Complementary)位元線
BLB‧‧‧B埠正位元線
BLBB‧‧‧B埠反轉位元線
BLC‧‧‧C埠正位元線
BLCB‧‧‧C埠反轉位元線
DN11、DN12‧‧‧N通道型驅動器(Driver)MISFET
MC1‧‧‧記憶單元區域(記憶單元)
MS2‧‧‧第2層配線金屬間隔件
P11、P12‧‧‧P通道型上推(Pull Up)MISFET
TW21、TW22‧‧‧第2層通過(Through)配線
Vdd‧‧‧電源配線、電源或電源電位
Vss‧‧‧接地配線、接地或接地電位
WLA1‧‧‧A埠字元(Port Word)線
WLB1‧‧‧B埠字元線
WLC1‧‧‧C埠字元線

Claims (20)

  1. 一種半導體積體電路裝置，其包含：(a)半導體基板，其具有第1主面；(b)嵌入式SRAM區域，其設置於上述半導體基板之上述第1主面側；(c)記憶單元配置區域，其設置於上述SRAM區域內；及(d)多個記憶單元區域，其等矩陣狀地設置於上述記憶單元配置區域內；此處，各記憶單元區域於俯視觀察時具有含長邊及短邊之長方形形狀，且各記憶單元區域包含以下部分：(d1)第1井區域，其於上述長邊設置於中央部，且具有第1導電型；(d2)第2井區域及第3井區域，其等於上述長邊設置於上述第1井區域之兩側，且具有第2導電型；(d3)第1位元線及第2位元線，其等沿與上述長邊正交之方向延伸，且成相互互補之對；(d4)第3位元線及第4位元線，其等沿與上述長邊正交之方向延伸，且成相互互補之對；及(d5)第5位元線及第6位元線，其等沿與上述長邊正交之方向延伸，且成相互互補之對。
  2. 如請求項1之半導體積體電路裝置，其中各記憶單元區域進而具有：(d6)資料記憶部；(d7)第1記憶節點，其設置於上述資料記憶部；(d8)第2記憶節點，其設置於上述資料記憶部，且與上述第1記 憶節點互補；(d9)第1驅動器MISFET，其設置於上述資料記憶部且上述第2井區域，且其源極汲極端子之一者連接於上述第1記憶節點；(d10)第2驅動器MISFET，其設置於上述資料記憶部且上述第3井區域，且其源極汲極端子之一者連接於上述第2記憶節點；(d11)第1存取MISFET，其設置於上述第2井區域，且其源極汲極端子之一者連接於上述第1記憶節點，另一者連接於上述第1位元線；(d12)第2存取MISFET，其設置於上述第3井區域，且其源極汲極端子之一者連接於上述第2記憶節點，另一者連接於上述第2位元線；(d13)第3存取MISFET，其設置於上述第2井區域，且其源極汲極端子之一者連接於上述第1記憶節點，另一者連接於上述第3位元線；(d14)第4存取MISFET，其設置於上述第3井區域，且其源極汲極端子之一者連接於上述第2記憶節點，另一者連接於上述第4位元線；(d15)第5存取MISFET，其設置於上述第2井區域，且其源極汲極端子之一者連接於上述第1記憶節點，另一者連接於上述第5位元線；及(d16)第6存取MISFET，其設置於上述第3井區域，且其源極汲極端子之一者連接於上述第2記憶節點，另一者連接於上述第6位元線。
  3. 如請求項2之半導體積體電路裝置，其中各記憶單元區域進而具有：(d17)第1主動區域，其形成有上述第1驅動器MISFET及上述第 1存取MISFET，且具有其長度方向於與上述長邊正交之方向上，於上述第2井區域內延伸之長方形形狀；(d18)第2主動區域，其形成有上述第3存取MISFET及上述第5存取MISFET，且具有其長度方向於與上述長邊正交之方向上，於上述第2井區域內延伸之長方形形狀；(d19)第3主動區域，其形成有上述第2驅動器MISFET及上述第2存取MISFET，且具有其長度方向於與上述長邊正交之方向上，於上述第2井區域內延伸之長方形形狀；及(d20)第4主動區域，其形成有上述第4存取MISFET及上述第6存取MISFET，且具有其長度方向於與上述長邊正交之方向上，於上述第2井區域內延伸之長方形形狀。
  4. 如請求項3之半導體積體電路裝置，其中各記憶單元區域進而具有：(d21)第1局域互連，其將上述第1主動區域與上述第2主動區域之雜質區域相互連結；及(d22)第2局域互連，其將上述第3主動區域與上述第4主動區域之雜質區域相互連結。
  5. 如請求項4之半導體積體電路裝置，其中上述第1主動區域之寬度寬於上述第2主動區域之寬度，且上述第3主動區域之寬度寬於上述第4主動區域之寬度。
  6. 如請求項2之半導體積體電路裝置，其中上述第1驅動器MISFET、上述第2驅動器MISFET、上述第1存取MISFET及上述第2存取MISFET之閾值電壓，高於上述第3存取MISFET、上述第4存取MISFET、上述第5存取MISFET及上述第6存取MISFET之閾值電壓。
  7. 如請求項2之半導體積體電路裝置，其中上述第3存取MISFET和 上述第5存取MISFET之沿上述短邊之方向之平面上之位置關係，與上述第4存取MISFET和上述第6存取MISFET之沿上述短邊之方向之平面上之位置關係相互反轉。
  8. 如請求項4之半導體積體電路裝置，其中各記憶單元區域進而具有：(d23)第1上推MISFET，其設置於上述資料記憶部且上述第1井區域，且其源極汲極端子之一者連接於上述第1記憶節點；(d24)第2上推MISFET，其設置於上述資料記憶部且上述第1井區域，且其源極汲極端子之一者連接於上述第2記憶節點；及(d25)電源供給配線，其連接於上述第1上推MISFET及上述第2上推MISFET之另一端子，於與上述長邊正交之方向延伸，且包括第1層埋入配線。
  9. 如請求項2之半導體積體電路裝置，其中各記憶單元區域進而具有：(d23)第1上推MISFET，其設置於上述資料記憶部且上述第1井區域，且其源極汲極端子之一者連接於上述第1記憶節點；及(d24)第2上推MISFET，其設置於上述資料記憶部且上述第1井區域，且其源極汲極端子之一者連接於上述第2記憶節點；此處，構成各記憶單元區域之所有MISFET由Fin型FET構成。
  10. 如請求項9之半導體積體電路裝置，其中上述第1存取MISFET及上述第2存取MISFET由Fin型並聯FET構成。
  11. 如請求項9之半導體積體電路裝置，其中上述第1驅動器MISFET及上述第2驅動器MISFET及上述第1存取MISFET及上述第2存取MISFET由Fin型並聯FET構成。
  12. 如請求項2之半導體積體電路裝置，其中：(x1)各記憶單元區域之上述第3位元線及上述第4位元線、與於 正交於上述長邊之方向上鄰接於該記憶單元區域之記憶單元區域之上述第3位元線及上述第4位元線係不同者；(x2)各記憶單元區域之上述第5位元線及上述第6位元線、與於正交於上述長邊之方向上鄰接於該記憶單元區域之記憶單元區域之上述第5位元線及上述第6位元線係不同者。
  13. 如請求項12之半導體積體電路裝置，其中各記憶單元區域、或於上下鄰接於其之任一記憶單元區域進而具有：(d26)第1字元線，其於該記憶單元區域內沿與上述長邊平行之方向延伸，控制該記憶單元區域之上述第1存取MISFET及上述第2存取MISFET；(d27)第2字元線，其於在上下方向與該記憶單元區域鄰接之記憶單元區域內沿與上述長邊平行之方向延伸，控制該鄰接記憶單元區域及該記憶單元區域之上述第3存取MISFET及上述第4存取MISFET；及(d28)第3字元線，其於該記憶單元區域內沿與上述長邊平行之方向延伸，控制該記憶單元區域及於上下方向與該記憶單元區域鄰接之記憶單元區域之上述第5存取MISFET及上述第6存取MISFET。
  14. 如請求項3之半導體積體電路裝置，其中上述第1主動區域、上述第2主動區域、上述第3主動區域及上述第4主動區域之寬度相等。
  15. 一種半導體積體電路裝置，其包含：(a)半導體基板，其具有第1主面；(b)嵌入式SRAM區域，其設置於上述半導體基板之上述第1主面側；(c)記憶單元配置區域，其設置於上述SRAM區域內；及 (d)多個記憶單元區域，其等矩陣狀地設置於上述記憶單元配置區域內；此處，各記憶單元區域於俯視觀察時具有含長邊及短邊之長方形形狀，且各記憶單元區域包含：(d1)第1井區域，其於上述長邊設置於中央部；(d2)第2井區域及第3井區域，其等於上述長邊設置於上述第1井區域之兩側；(d3)第1位元線及第2位元線，其等沿與上述長邊正交之方向延伸，且成相互互補之對；(d4)第3位元線及第4位元線，其等沿與上述長邊正交之方向延伸，且成相互互補之對；及(d5)第5位元線及第6位元線，其等沿與上述長邊正交之方向延伸，且不成相互互補之對。
  16. 如請求項15之半導體積體電路裝置，其中各記憶單元區域進而具有：(d6)資料記憶部；(d7)第1記憶節點，其設置於上述資料記憶部；(d8)第2記憶節點，其設置於上述資料記憶部，且與上述第1記憶節點互補；(d9)第1驅動器MISFET，其設置於上述資料記憶部且上述第2井區域，且其源極汲極端子之一者連接於上述第1記憶節點；(d10)第2驅動器MISFET，其設置於上述資料記憶部且上述第3井區域，且其源極汲極端子之一者連接於上述第2記憶節點；(d11)第1存取MISFET，其設置於上述第2井區域，且其源極汲極端子之一者連接於上述第1記憶節點，另一者連接於上述第1位元線； (d12)第2存取MISFET，其設置於上述第3井區域，且其源極汲極端子之一者連接於上述第2記憶節點，另一者連接於上述第2位元線；(d13)第3存取MISFET，其設置於上述第2井區域，且其源極汲極端子之一者連接於上述第1記憶節點，另一者連接於上述第3位元線；(d14)第4存取MISFET，其設置於上述第3井區域，且其源極汲極端子之一者連接於上述第2記憶節點，另一者連接於上述第4位元線；(d15)第5存取MISFET，其設置於上述第2井區域，且其源極汲極端子之一者連接於上述第1記憶節點，另一者連接於上述第5位元線；及(d16)第6存取MISFET，其設置於上述第3井區域，且其源極汲極端子之一者連接於上述第2記憶節點，另一者連接於上述第6位元線。
  17. 如請求項16之半導體積體電路裝置，其中各記憶單元區域進而具有：(d17)第1主動區域，其形成有上述第1驅動器MISFET及上述第1存取MISFET，且具有其長度方向於與上述長邊正交之方向上，於上述第2井區域內延伸之長方形形狀；(d18)第2主動區域，其形成有上述第3存取MISFET及上述第5存取MISFET，且具有其長度方向於與上述長邊正交之方向上，於上述第2井區域內延伸之長方形形狀；(d19)第3主動區域，其形成有上述第2驅動器MISFET及上述第2存取MISFET，且具有其長度方向於與上述長邊正交之方向上，於上述第2井區域內延伸之長方形形狀；及 (d20)第4主動區域，其形成有上述第4存取MISFET及上述第6存取MISFET，且具有其長度方向於與上述長邊正交之方向上，於上述第2井區域內延伸之長方形形狀。
  18. 如請求項17之半導體積體電路裝置，其中各記憶單元區域進而具有：(d21)第1局域互連，其將上述第1主動區域與上述第2主動區域之雜質區域相互連結；及(d22)第2局域互連，其將上述第3主動區域與上述第4主動區域之雜質區域相互連結。
  19. 如請求項18之半導體積體電路裝置，其中上述第1主動區域之寬度寬於上述第2主動區域之寬度，且上述第3主動區域之寬度寬於上述第4主動區域之寬度。
  20. 如請求項16之半導體積體電路裝置，其中各記憶單元區域、或於上下鄰接於其之任一記憶單元區域進而具有：(d23)第1字元線，其於該記憶單元區域內沿與上述長邊平行之方向延伸，控制該記憶單元區域之上述第1存取MISFET及上述第2存取MISFET；(d24)第2字元線，其於該記憶單元區域與於上下方向鄰接於該記憶單元區域之記憶單元區域之交界區域或其附近沿與上述長邊平行之方向延伸，控制該等記憶單元區域之上述第3存取MISFET及上述第4存取MISFET；及(d25)第3字元線，其於該記憶單元區域內沿與上述長邊平行之方向延伸，控制該記憶單元區域及於上下方向鄰接於該記憶單元區域之記憶單元區域之上述第5存取MISFET；(d26)第4字元線，其於該記憶單元區域與於上下方向鄰接於該記憶單元區域之記憶單元區域內沿與上述長邊平行之方向延伸，控制該等記憶單元區域之上述第6存取MISFET。
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