WO2019159739A1 - 半導体集積回路装置 - Google Patents

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WO2019159739A1
WO2019159739A1 PCT/JP2019/003869 JP2019003869W WO2019159739A1 WO 2019159739 A1 WO2019159739 A1 WO 2019159739A1 JP 2019003869 W JP2019003869 W JP 2019003869W WO 2019159739 A1 WO2019159739 A1 WO 2019159739A1
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transistors
transistor
memory cell
gate
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PCT/JP2019/003869
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真一 森脇
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株式会社ソシオネクスト
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    • G11C7/02—Arrangements for writing information into, or reading information out from, a digital store with means for avoiding parasitic signals

Definitions

  • the present disclosure relates to a semiconductor integrated circuit device including a vertical nanowire (VNW: Vertical Nanowire) FET (Field Effect Transistor), and more particularly to a SRAM (Static Random Access Memory) memory cell layout structure.
  • VNW Vertical Nanowire
  • SRAM Static Random Access Memory
  • Transistors which are the basic components of LSIs, have achieved improved integration, reduced operating voltage, and increased operating speed by reducing (scaling) the gate length.
  • off current due to excessive scaling and a significant increase in power consumption due to this have become a problem.
  • VNW FETs vertical nanowire FETs
  • Patent Document 1 discloses a layout of an SRAM memory cell using a VNW FET.
  • the size of the drive transistor is larger than the sizes of the other transistors.
  • the SNM Static Noise Margin
  • the drive transistor is disposed on one side with respect to the load transistor. That is, the arrangement of the transistors constituting the SRAM memory cell does not have symmetry. For this reason, asymmetry occurs in the device characteristics. This causes problems such as deterioration of device characteristics, reliability, and yield.
  • This disclosure is intended to provide a layout structure that can improve SNM and have high symmetry in transistor arrangement for SRAM memory cells using VNW FETs.
  • the SRAM memory cell in a semiconductor integrated circuit device including an SRAM (Static Random Access Memory) memory cell, includes a first storage node, a second storage node, a high-voltage power supply line, A first conductivity type first transistor provided between the first storage node and a second conductivity type second transistor provided in parallel between a low-voltage power supply line and the first storage node. And a third transistor, a fourth transistor of the first conductivity type provided between the high voltage side power supply line and the second storage node, and the low voltage side power supply line and the second storage node.
  • SRAM Static Random Access Memory
  • the second conductivity type which is provided between the fifth and sixth transistors of the second conductivity type provided in parallel, and between the bit line and the first storage node, and whose gate is connected to the word line 7th transistor and inversion A gate of the first, second, and third transistors, and an eighth transistor of the second conductivity type that is provided between the gate line and the second storage node and has a gate connected to the word line.
  • the first to eighth transistors are VNW (Vertical Nanowire) FETs, and the second and third transistors are arranged on both sides in the first direction of the first transistor, respectively.
  • the fifth and sixth transistors are arranged on both sides of the fourth transistor in the first direction, respectively, and the seventh transistor
  • the eighth transistor is disposed on the first side of the first transistor in the first direction, while the eighth transistor is a second side opposite to the first side in the first direction of the fourth transistor. Arranged on the side.
  • one drive transistor is constituted by the second and third transistors connected in parallel, and the other drive transistor is the fifth and sixth transistors connected in parallel. It is constituted by.
  • the SNM can be improved.
  • the arrangement of the first to eighth transistors constituting the SRAM memory cell has high symmetry. Therefore, asymmetry in the device characteristics is suppressed, so that the device characteristics can be improved, the reliability of the semiconductor integrated circuit device can be improved, and the yield can be increased.
  • FIG. 3 is a plan view showing an example of the layout structure of the SRAM memory cell according to the first embodiment.
  • (b) is sectional drawing which shows the layout structure of FIG. FIG. 3 is a circuit diagram of each cell in FIG.
  • the top view which shows the example of the layout structure of the tap cell in 1st Embodiment The top view according to the layer which shows the layout structure of FIG. The top view according to the layer which shows the layout structure of FIG. The top view according to the layer which shows the layout structure of FIG. The top view according to the layer which shows the layout structure of FIG. The top view according to the layer which shows the layout structure of FIG. The top view which shows the example of the layout structure of the tap cell in 1st Embodiment 14 is a plan view by layer showing the layout structure of FIG. 14 is a plan view by layer showing the layout structure of FIG. 14 is a plan view by layer showing the layout structure of FIG. 14 is a plan view by layer showing the layout structure of FIG. 14 is a plan view by layer showing the layout structure of FIG.
  • FIG. 7 is a plan view showing an example of a layout structure of an SRAM memory cell according to the second embodiment.
  • the top view according to the layer which shows the layout structure of FIG. The top view according to the layer which shows the layout structure of FIG.
  • the top view which shows the example of the layout structure of the tap cell in 2nd Embodiment The top view which shows the example of the layout structure of the tap cell in 2nd Embodiment
  • a semiconductor integrated circuit device includes an SRAM memory cell, and the SRAM memory cell includes a so-called vertical nanowire FET (VNW FET).
  • VNW FET vertical nanowire FET
  • FIG. 24 is a schematic diagram showing an example of the basic structure of a VNW FET, where (a) is a sectional view and (b) is a plan view.
  • FIG. 24B illustration of metal wiring is omitted, and components that are not visible in an actual plan view are illustrated for ease of understanding.
  • a P-type well 502 and an N-type well 503 are formed on a semiconductor substrate 501.
  • the semiconductor substrate 501 is a P-type substrate, the P-type well need not be formed.
  • a VNW FET 510 that is an N-type transistor is formed on the P-type well 502, and a VNW FET 520 that is a P-type transistor is formed on the N-type well 503.
  • Reference numeral 504 denotes an insulating film
  • 505 denotes an interlayer insulating film.
  • the VNW FET 510 has a bottom electrode 511 serving as a source / drain electrode, a top electrode 512 serving as a source / drain electrode, and a vertical direction (a direction perpendicular to the substrate surface) between the bottom electrode 511 and the top electrode 512. And formed nanowires 513.
  • the bottom electrode 511 and the top electrode 512 are doped to N conductivity type. At least a part of the nanowire 513 becomes a channel region.
  • a gate insulating film 515 is formed around the nanowire 513, and a gate electrode 514 is formed around the gate insulating film 515.
  • the gate electrode 514 may surround the entire periphery of the nanowire 513, or may surround only a part of the periphery of the nanowire 513. In the case where the gate electrode 514 surrounds only a part of the periphery of the nanowire 513, the gate insulating film 515 may be formed only in a portion where the gate electrode 514 surrounds the nanowire 513.
  • the bottom electrode 511 is connected to a bottom region 516 formed so as to spread along the upper surface of the semiconductor substrate 501.
  • the bottom region 516 is also doped with N conductivity type.
  • a silicide region 517 is formed on the surface of the bottom region 516.
  • a sidewall 518 is formed around the top electrode 512.
  • a silicide region 519 is formed on the top electrode 512. However, the sidewall 518 and the silicide region 519 are not necessarily formed.
  • the VNW FET 520 includes a bottom electrode 521 serving as a source / drain electrode, a top electrode 522 serving as a source / drain electrode, and a nanowire 523 formed between the bottom electrode 521 and the top electrode 522 in a vertical direction. Is provided.
  • the bottom electrode 521 and the top electrode 522 are doped to P conductivity type. At least a part of the nanowire 523 becomes a channel region.
  • a gate insulating film 525 is formed around the nanowire 523, and a gate electrode 524 is formed around the gate insulating film 525.
  • the bottom electrode 521 is connected to a bottom region 526 formed so as to spread along the upper surface of the semiconductor substrate 501.
  • the bottom region 526 is also doped to P conductivity type.
  • a silicide region 527 is formed on the surface of the bottom region 526.
  • a sidewall 528 is formed around the top electrode 522.
  • a silicide region 529 is formed on the top electrode 522. However, the sidewall 528 and the silicide region 529 are not necessarily formed.
  • the gate electrode region 514 of the VNW FET 510 and the gate electrode region 524 of the VNW FET 520 are connected by the gate wiring 531. Further, the bottom region 516, the silicide region 519, the gate wiring 531, the silicide region 529, and the bottom region 526 are connected to the wiring 542 formed in the metal wiring layer M1 through the contact 532 and the contact 541, respectively. In addition, a metal wiring layer can be laminated
  • the semiconductor substrate 501 is made of, for example, bulk Si, germanium, a compound or alloy thereof.
  • N-type dopants include As, P, Sb, N, C, or combinations thereof.
  • P-type dopants include B, BF2, In, N, C, or combinations thereof.
  • planar shape of VNW FETs 510 and 520 may be, for example, a circle, a rectangle, an ellipse, or the like.
  • the material of the insulating film 504 is, for example, SiN, SiCN, or the like.
  • Examples of the material of the interlayer insulating film 505 include SiO, TEOS, PSG, BPSG, FSG, SiOC, SOG, Spin-on-Polymers, SiC, or a mixture thereof.
  • the material of the silicide regions 517 and 527 is, for example, NiSi, CoSi, TiSi, WSi or the like.
  • the materials of the gate electrodes 514 and 524 and the gate wiring 531 are, for example, TiN, TaN, TiAl, Ti-containing metal, Ta-containing metal, Al-containing metal, W-containing metal, TiSi, NiSi, PtSi, polysilicon with silicide, and combinations of these.
  • Examples of the material of the gate insulating films 515 and 525 include SiON, Si3N4, Ta2O5, Al2O3, Hf oxide, Ta oxide, and Al oxide.
  • the k value is preferably 7 or more.
  • Examples of the material of the silicide regions 519 and 529 provided on the top electrodes 512 and 522 include NiSi, CoSi, MoSi, WSi, PtSi, TiSi, and combinations thereof.
  • a metal such as W, Cu, or Al, an alloy such as TiN or TaN, a semiconductor into which impurities are implanted, or a combination thereof may be used.
  • Examples of the material of the sidewalls 518 and 528 include SiN, SiON, SiC, SiCN, and SiOCN.
  • Examples of the material of the contact 532 include Ti, TiN, Ta, and TaN. Further, there are Cu, Cu-arroy, W, Ag, Au, Ni, Al and the like. Alternatively, Co or Ru may be used.
  • FIG. 25 is a basic structure example of a VNW FET and shows a structure example using local wiring.
  • a local wiring 534 is formed between the metal wiring layer M1 and the top electrode 512 of the VNW FET 510 and the top electrode 522 of the VNW FET 520.
  • Bottom regions 516 and 526 and gate wiring 531 are connected to wiring 542 formed in metal wiring layer M1 through contact 533, local wiring 534 and contact 541, respectively.
  • the silicide regions 519 and 529 are connected to the wiring 542 formed in the metal wiring layer M1 through the local wiring 534 and the contact 541, respectively.
  • a local wiring 535 is formed between the metal wiring layer M1 and the bottom regions 516 and 526.
  • the local wiring 535 corresponds to a combination of the contact 533 and the local wiring 534 in FIG.
  • the silicide region 536 is used as an etching stopper in the process of forming the local wiring 535.
  • VNW the bottom electrode, top electrode, and gate electrode of the VNW FET are simply referred to as “bottom, top, and gate” as appropriate.
  • VNW the unit configuration
  • VDD indicates a power supply voltage or a high voltage side power supply line
  • VVSS indicates a power supply voltage or a low voltage side power supply line.
  • the horizontal direction of the drawing is the X direction (corresponding to the first direction), and the vertical direction of the drawing is the Y direction (corresponding to the second direction).
  • an expression such as “same wiring width” or the like that means that the width is the same includes a variation range in manufacturing.
  • FIG. 1 is a diagram showing an example of the overall configuration of a circuit block in a semiconductor integrated circuit device.
  • the circuit block in FIG. 1 includes an SRAM memory cell using VNW FETs (hereinafter simply referred to as a memory cell as appropriate).
  • Each of the memory cell arrays 1 and 2 includes a plurality of memory cells 3 arranged in an array in the X direction and the Y direction.
  • the memory cell arrays 1 and 2 are arranged side by side in the Y direction.
  • Dummy memory cells 4 are arranged around the memory cell arrays 1 and 2.
  • the dummy memory cell 4 is disposed in order to suppress manufacturing variations of VNW FETs and the like constituting the memory cell at the end of the memory cell arrays 1 and 2.
  • Tap cells 5 are arranged above and below the memory cell arrays 1 and 2. The tap cell 5 supplies a power supply voltage to the substrate or well.
  • FIG. 2 to 7 are diagrams showing examples of the layout structure of the memory cell according to the first embodiment.
  • FIG. 2 is an overall plan view
  • FIGS. 3 to 6 are layer-wise plan views. Specifically, FIG. 3 shows the VNW FET and the layer below it, FIG. 4 shows the local wiring and the M1 wiring, FIG. 5 shows the M1 and M2 wiring, and FIG. 6 shows the M2 and M3 wiring.
  • 7 (a) and 7 (b) are cross-sectional views in the horizontal direction of FIG. 2, FIG. 7 (a) is a cross section taken along line AA ′, and FIG. 7 (b) is a cross section taken along line BB ′. It is.
  • the dotted line that runs vertically and horizontally in the plan view of FIG. 2 and the like, and the dotted line that runs vertically in the cross-sectional view of FIG. 7 and the like indicate grids used for component placement during design.
  • the grids are arranged at equal intervals in the X direction and are arranged at equal intervals in the Y direction.
  • the grid spacing may be the same or different in the X direction and the Y direction.
  • the grid interval may be different for each layer.
  • the grid of the VNW FET and the grid of the M1 wiring may be arranged at different intervals.
  • each part does not necessarily have to be arranged on a grid. However, from the viewpoint of suppressing manufacturing variations, it is preferable that the components are arranged on a grid.
  • the device structure according to this embodiment is based on the structure shown in FIG. However, the structure shown in FIG. 24 and FIG. 25B or a structure based on another device structure can be used. The same applies to the following embodiments. For the sake of clarity, the illustration of the well, the STI, each insulating film, the silicide layer on the bottom, the silicide layer on the top, and the sidewall on the top is omitted. The same applies to the subsequent figures.
  • FIG. 8A is a circuit diagram of the memory cell shown in FIGS.
  • the memory cell according to the present embodiment realizes a 1-port memory cell shown in FIG. Note that the connection position of the bit line BL and the inverted bit line BLX may be reversed for the sake of layout.
  • FIGS. 8B to 8D are circuit diagrams of dummy memory cells to be described later.
  • the basic configuration of the memory cell according to the present embodiment is the same as that of the 6T type 1-port memory cell.
  • the drive transistor is composed of two transistors connected in parallel. Specifically, one drive transistor is composed of transistors PD1 and PD2 connected in parallel, and the other transistor is composed of transistors PD3 and PD4 connected in parallel. That is, the transistor PU1 and the transistors PD1 and PD2 connected in parallel are connected in series between VDD and VSS. The gates of the transistors PU1, PD1, and PD2 are connected to each other. The transistor PU2 and the transistors PD3 and PD4 connected in parallel are connected in series between VDD and VSS.
  • the memory cell according to the present embodiment includes transistors PG1 and PG2, which are access transistors whose gates are connected to the word line WL.
  • the transistors PU1 and PU2 are of P conductivity type, and the transistors PD1, PD2, PD3, PD4, PG1, and PG2 are of N conductivity type.
  • the connection node of the transistors PU1, PD1, and PD2 is the storage node A, and is connected to the gates of the transistors PU2, PD3, and PD4.
  • connection node of the transistors PU2, PD3, and PD4 is the storage node B, and is connected to the gates of the transistors PU1, PD1, and PD2.
  • the transistor PG1 is connected between the storage node A and the inverted bit line BLX
  • the transistor PG2 is connected between the storage node B and the bit line BL.
  • FIGS. 2 to 6 show four memory cells MC1, MC2, MC3, MC4 arranged adjacent to each other and the layout of the periphery thereof.
  • the memory cell array includes four memory cells MC1, MC2, MC3, and MC4, and dummy memory cells are arranged around the memory cell array.
  • Dummy memory cells DCA1 to DCA4 are arranged above and below the memory cell array (on both sides in the Y direction).
  • Dummy memory cells DCB1 to DCB4 are arranged on the left and right sides (both sides in the X direction) of the memory cell array.
  • Dummy memory cells DCC1 to DCC4 are arranged at the four corners of the memory cell array.
  • the memory cells MC1 to MC4 basically have the same structure.
  • the memory cell MC2 has a structure in which the memory cell MC1 is inverted in the vertical direction (Y direction)
  • the memory cell MC3 has a structure in which the memory cell MC1 is inverted in the horizontal direction (X direction)
  • the memory cell MC4 has the structure in which the memory cell MC3 is inverted.
  • the structure is inverted vertically (the memory cell MC2 is also inverted horizontally).
  • 8B is a circuit diagram of the dummy memory cells DCA1 to DCA4
  • FIG. 8C is a circuit diagram of the dummy memory cells DCB1 to DCB4
  • FIG. 8D is a circuit diagram of the dummy memory cells DCC1 to DCC4. is there.
  • Transistors PU1, PU2, PD1, PD2, PD3, PD4, PG1, and PG2 are VNW FETs, each of which includes one VNW.
  • the transistors PU1, PD1, PD2, and PG1 are arranged side by side in the X direction.
  • the transistors PU2, PD3, PD4, and PG2 are arranged side by side in the X direction.
  • Transistors PD1 and PD2 are arranged on the left and right sides (both sides in the X direction) of the transistor PU1, respectively.
  • Transistors PD3 and PD4 are arranged on the left and right sides (both sides in the X direction) of the transistor PU2, respectively.
  • the transistors PU1 and PU2 are arranged side by side in the Y direction.
  • the transistor PG1 is disposed on the left side (first side in the X direction) of the transistor PU1 and further to the left of the transistor PD1.
  • the transistor PG2 is disposed on the right side (second side in the X direction) of the transistor PU2 and further to the right of the transistor PD4.
  • N wells are formed under the P conductivity type transistors PU1 and PU2 (not shown), and there is a P substrate under the N conductivity type transistors PG1, PG2, PD1, PD2, PD3, and PD4. Alternatively, a P-well is formed.
  • Bottom wirings 11, 12, 13, 14, 15, 16, and 17 are formed.
  • the bottom wirings 11, 12, 13, 14, 15, 16, and 17 extend in the Y direction over the entire memory cell array.
  • the bottom wirings 11, 13, 15, and 17 supply the power supply voltage VSS.
  • the bottom wiring 14 supplies the power supply voltage VDD.
  • the bottom wiring 12 is a bit line BL connected to the memory cells MC1 and MC2, and the bottom wiring 16 is an inverted bit line BLX connected to the memory cells MC1 and MC2.
  • the bottoms of the transistors PU1 and PU2 are connected to a bottom wiring 14 that supplies a power supply voltage VDD.
  • the bottoms of the transistors PD1 and PD3 are connected to a bottom wiring 13 that supplies a power supply voltage VSS.
  • the bottoms of the transistors PD2 and PD4 are connected to a bottom wiring 15 that supplies a power supply voltage VSS.
  • the bottom of the transistor PG1 is connected to the bottom wiring 12 that is the bit line BL.
  • the bottom of the transistor PG2 is connected to the bottom wiring 16 that is the inverted bit line BLX.
  • the gates of the transistors PU1, PD1, and PD2 are connected by a gate wiring 21 that extends in the X direction.
  • the gate wiring 21 is drawn from the gate of the transistor PD2 to the right side in the drawing in the X direction.
  • a gate wiring 22 is drawn from the gate of the transistor PG1 on the left side of the drawing in the X direction.
  • the gates of the transistors PU2, PD3, and PD4 are connected by a gate wiring 23 that extends in the X direction.
  • the gate wiring 23 is drawn from the gate of the transistor PD3 to the left side in the drawing in the X direction.
  • a gate wiring 24 is led out from the gate of the transistor PG2 on the right side in the drawing in the X direction.
  • the tops of the transistors PU1, PD1, PD2, PG1 are connected to a local wiring 31 extending in the X direction.
  • the local wiring 31 is connected to the M1 wiring 41 extending in the Y direction via a via.
  • the M1 wiring 41 extends to a range overlapping with the gate wiring 23 in plan view, and is connected to the gate wiring 23 through a via and a local wiring. That is, the tops of the transistors PU1, PD1, PD2, and PG1 and the gates of the transistors PU2, PD3, and PD4 are connected via the local wiring 31, the M1 wiring 41, and the gate wiring 23.
  • the local wiring 31, the M1 wiring 41, and the gate wiring 23 correspond to the storage node A.
  • the local wiring 31 is an example of a first signal wiring.
  • the M1 wiring 41 is an example of a first connection wiring.
  • the tops of the transistors PU2, PD3, PD4, and PG2 are connected to a local wiring 32 extending in the X direction.
  • the local wiring 32 is connected to an M1 wiring 42 extending in the Y direction via a via.
  • the M1 wiring 42 extends to a range overlapping with the gate wiring 21 in plan view, and is connected to the gate wiring 21 through a via and a local wiring. That is, the tops of the transistors PU2, PD3, PD4, and PG2 and the gates of the transistors PU1, PD1, and PD2 are connected via the local wiring 32, the M1 wiring 42, and the gate wiring 21.
  • the local wiring 32, the M1 wiring 42, and the gate wiring 21 correspond to the storage node B.
  • the local wiring 32 is an example of a second signal wiring.
  • the M1 wiring 42 is an example of a second connection wiring.
  • the M2 wiring 51 which is the word line WL extends in the X direction.
  • the M2 wiring 51 is connected to the gate wiring 22 through the M1 wiring 43 extending in the Y direction, local wiring, and vias.
  • the M2 wiring 51 is connected to the gate wiring 24 through the M1 wiring 44 extending in the Y direction, local wiring, and vias. That is, the gates of the transistors PG1 and PG2 are connected to the M2 wiring 51, that is, the word line WL via the M1 wirings 43 and 44.
  • the M2 wirings 52 and 53 that supply the power supply voltage VSS extend in the X direction so as to overlap with the memory cell MC1 in a plan view. However, the M2 wirings 52 and 53 are not directly connected to the memory cell MC1.
  • M3 wirings 61, 62, 63, 64, 65, 66, 67 are formed.
  • the M3 wirings 61, 62, 63, 64, 65, 66, and 67 extend in the Y direction over the entire memory cell array.
  • the M3 wiring 62 is a bit line BL connected to the memory cells MC1 and MC2, and the M3 wiring 66 is an inverted bit line BLX connected to the memory cells MC1 and MC2.
  • the M3 wirings 62 and 66 are not directly connected to the memory cell MC1. However, as will be described later, in the tap cell, the M3 wiring 62 is connected to the bottom wiring 12 corresponding to the bit line BL, and the M3 wiring 66 is connected to the bottom wiring 16 corresponding to the inverted bit line BLX. .
  • the M3 wirings 61, 63, 65, 67 supply the power supply voltage VSS.
  • the M3 wiring 64 supplies the power supply voltage VDD.
  • the M3 wirings 61, 63, 65, 67 and the M3 wiring 64 are not directly connected to the memory cell MC1.
  • the M3 wirings 61, 63, 65, and 67 are connected to the M2 wirings 52 and 53 through vias.
  • one drive transistor is constituted by two transistors PD1 and PD2 connected in parallel, and the other drive transistor is constituted by two transistors PD3 and PD4 connected in parallel.
  • the size of the drive transistor can be increased, so that the SNM can be improved and the yield can be increased.
  • the read current of the memory cell is increased, the read speed is increased.
  • the arrangement of the transistors PU1, PU2, PD1, PD2, PD3, PD4, PG1, and PG2 constituting the SRAM memory cell has high symmetry. Therefore, asymmetry in the device characteristics is suppressed, so that the device characteristics can be improved, the reliability of the semiconductor integrated circuit device can be improved, and the yield can be increased.
  • each bottom wiring extends in the Y direction, the wiring width is the same, and the wiring pitch is constant.
  • Each gate wiring extends in the X direction, the wiring width is the same, and the wiring pitch is constant.
  • Each local wiring extends in the X direction, the wiring width is the same, and the wiring pitch is constant.
  • Each M1 wiring extends in the Y direction, the wiring width is the same, and the wiring pitch is constant.
  • Each M2 wiring extends in the X direction, the wiring width is the same, and the wiring pitch is constant.
  • Each M3 wiring extends in the Y direction, the wiring width is the same, and the wiring pitch is constant.
  • the tap cell has a configuration in which the bottom wiring and the M3 wiring corresponding to the bit line BL are connected, and the bottom wiring and the M3 wiring corresponding to the inverted bit line BLX are connected.
  • FIGS. 9 to 13 are examples of tap cell layout configurations in the present embodiment.
  • FIG. 9 is an overall plan view
  • FIGS. 10 to 13 are plan views according to layers. Specifically, FIG. 10 shows a VNW FET and the layers below it, FIG. 11 shows local wiring and M1 wiring, FIG. 12 shows M1 and M2 wiring, and FIG. 13 shows M2 and M3 wiring.
  • the layouts shown in FIGS. 9 to 13 are located on the lower side of the above-described memory cell array, and another memory cell array is arranged on the lower side.
  • the tap cell TCA1 is arranged at a position aligned with the memory cells MC1, MC2 in the Y direction
  • the tap cell TCA2 is arranged at a position aligned with the memory cells MC3, MC4 in the Y direction.
  • Bottom regions 111, 112, and 113 are provided at the center in the Y direction of the tap cell TCA1.
  • the bottom region 111 is of N conductivity type and is provided on the N well.
  • the bottom regions 112 and 113 are of P conductivity type and are provided on the P substrate or P well.
  • An M2 wiring 153 that supplies the power supply voltage VDD and an M2 wiring 154 that supplies the power supply voltage VSS extend in the X direction.
  • the M2 wiring 153 is connected to the bottom region 111 via the M1 wiring 145. That is, the M2 wiring 153 supplies the power supply voltage VDD to the N well through the M1 wiring 145 and the bottom region 111.
  • the M2 wiring 154 is connected to the bottom regions 112 and 113 via the M1 wirings 146a and 146b. That is, the M2 wiring 154 supplies the power supply voltage VSS to the P substrate or the P well via the M1 wirings 146a and 146b and the bottom regions 112 and 113.
  • the M2 wirings 153 and 154 are not connected to other wirings that supply the power supply voltage to the memory cells. That is, the power supply voltage to the substrate or well is supplied separately from the power supply voltage of the memory cell.
  • the M2 wiring 153 and the M3 wiring 64 are connected, and the M2 wiring 154 and the M2 wiring 63 and 65 are connected so that the power supply voltage to the substrate or well and the power supply voltage of the memory cell are not separated. It may be supplied.
  • the tap cell TCA1 overlaps the bottom wirings 12 and 16 that are the bit line pair BL and BLX and the M3 wirings 62 and 66 that are the bit line pair BL and BLX in a plan view.
  • the bottom wiring 12 is connected to the M3 wiring 62 through the local wiring, the M1 wiring 141, and the M2 wiring 151.
  • the bottom wiring 16 is connected to the M3 wiring 66 through the local wiring, the M1 wiring 142, and the M2 wiring 152.
  • the tap cell TCA1 includes a bit line connection portion that electrically connects the bottom wiring 12 and the M3 wiring 62 that are the bit lines BL and electrically connects the bottom wiring 16 and the M3 wiring 66 that are the inverted bit lines BLX.
  • the bit line pair BL, BLX is provided in the M3 wiring layer, and is connected to the bit line pair BL, BLX of the bottom wiring by the bit line connection portion in the tap cell, thereby reducing the low resistance of the bit line pair BL, BLX. Can be realized.
  • FIGS. 14 to 18 show other layout configuration examples of the tap cell in this embodiment.
  • FIG. 14 is a plan view
  • FIGS. 15 to 18 are plan views according to layers. Specifically, FIG. 15 shows a VNW FET and the layer below it, FIG. 16 shows local wiring and M1 wiring, FIG. 17 shows M1 and M2 wiring, and FIG. 18 shows M2 and M3 wiring.
  • the layout shown in FIGS. 14 to 18 is located above the memory cell array described above.
  • the tap cell TCB1 is arranged at a position aligned with the memory cells MC1, MC2 in the Y direction
  • the tap cell TCB2 is arranged at a position aligned with the memory cells MC3, MC4 in the Y direction.
  • the details of the layout structure will be described using the tap cell TCB1 as an example.
  • the configurations of the tap cells TCB1 and TCB2 are the same as the configuration of the lower half of the tap cell TCA1 described above, and the description thereof may be omitted here.
  • Bottom regions 114, 115, and 116 are provided in the upper portion of the tap cell TCB1 in the Y direction.
  • the bottom region 114 is of N conductivity type and is provided on the N well.
  • the bottom regions 115 and 116 are of P conductivity type and are provided on a P substrate or a P well.
  • An M2 wiring 157 that supplies the power supply voltage VDD and an M2 wiring 158 that supplies the power supply voltage VSS extend in the X direction.
  • the M2 wiring 157 is connected to the bottom region 114 via the M1 wiring 147. That is, the M2 wiring 157 supplies the power supply voltage VDD to the N well through the M1 wiring 147 and the bottom region 114.
  • the M2 wiring 158 is connected to the bottom regions 115 and 116 via the M1 wirings 148a and 148b. That is, the M2 wiring 158 supplies the power supply voltage VSS to the P substrate or the P well through the M1 wirings 148a and 148b and the bottom regions 115 and 116.
  • the M2 wirings 157 and 158 are not connected to other wirings that supply the power supply voltage to the memory cells. That is, the power supply voltage to the substrate or well is supplied separately from the power supply voltage of the memory cell.
  • the M2 wiring 157 and the M3 wiring 64 are connected, and the M2 wiring 158 and the M2 wiring 63 and 65 are connected so that the power supply voltage to the substrate or well and the power supply voltage of the memory cell are not separated. It may be supplied.
  • the tap cell TCB1 overlaps the bottom wirings 12 and 16 that are the bit line pair BL and BLX and the M3 wirings 62 and 66 that are the bit line pair BL and BLX in a plan view.
  • the bottom wiring 12 is connected to the M3 wiring 62 through the local wiring, the M1 wiring 143, and the M2 wiring 155.
  • the bottom wiring 16 is connected to the M3 wiring 66 through the local wiring, the M1 wiring 144, and the M2 wiring 156.
  • the tap cell TCB1 includes a bit line connection portion that electrically connects the bottom wiring 12 and the M3 wiring 62 that are the bit lines BL, and that electrically connects the bottom wiring 16 and the M3 wiring 66 that are the inverted bit lines BLX. ing.
  • the bit line pair BL, BLX is provided in the M3 wiring layer, and is connected to the bit line pair BL, BLX of the bottom wiring by the bit line connection portion in the tap cell, thereby reducing the low resistance of the bit line pair BL, BLX. Can be realized.
  • FIGS. 20 and 21 are diagrams showing examples of the layout structure of the memory cell according to the second embodiment.
  • FIG. 19 is an overall plan view
  • FIGS. 20 and 21 are plan views according to layers. Specifically, FIG. 20 shows the VNW FET and the layer below it, and FIG. 21 shows the local wiring and the M1 wiring.
  • the memory cell according to the present embodiment realizes the 1-port memory cell shown in FIG.
  • the memory cell array includes four memory cells MC1, MC2, MC3, and MC4, and dummy memory cells are arranged around the memory cell array.
  • Dummy memory cells DCA1 to DCA4 are arranged above and below the memory cell array (on both sides in the Y direction).
  • Dummy memory cells DCB1 to DCB4 are arranged on the left and right sides (both sides in the X direction) of the memory cell array.
  • Dummy memory cells DCC1 to DCC4 are arranged at the four corners of the memory cell array.
  • the memory cells MC1 to MC4 basically have the same structure.
  • Memory cell MC2 has the same layout as memory cell MC1.
  • the memory cell MC3 has a structure in which the memory cell MC1 is inverted left and right (X direction).
  • Memory cell MC4 has the same layout as memory cell MC3.
  • the dummy memory cells arranged around the memory cell array have a layout that matches the arrangement of the memory cells MC1 to MC4.
  • the layout structure is almost the same as that of the first embodiment except that the memory cell MC2 is not inverted with respect to the memory cell MC1 and the memory cell MC4 is not inverted with respect to the memory cell MC3. For this reason, the plan view and sectional view of each layer above the M2 wiring are omitted.
  • Transistors PU1, PU2, PD1, PD2, PD3, PD4, PG1, and PG2 are VNW FETs, each of which includes one VNW.
  • the transistors PU1, PD1, PD2, and PG1 are arranged side by side in the X direction.
  • the transistors PU2, PD3, PD4, and PG2 are arranged side by side in the X direction.
  • Transistors PD1 and PD2 are arranged on the left and right sides (both sides in the X direction) of the transistor PU1, respectively.
  • Transistors PD3 and PD4 are arranged on the left and right sides (both sides in the X direction) of the transistor PU2, respectively.
  • the transistors PU1 and PU2 are arranged side by side in the Y direction.
  • the transistor PG1 is disposed on the right side of the transistor PU1 and further on the right side of the transistor PD2.
  • the transistor PG2 is disposed on the left side of the transistor PU2 and further on the left side of the transistor PD3.
  • N wells are formed under the P conductivity type transistors PU1 and PU2 (not shown), and there is a P substrate under the N conductivity type transistors PG1, PG2, PD1, PD2, PD3, and PD4. Alternatively, a P-well is formed.
  • Bottom wirings 211, 212, 213, 214, 215, 216, and 217 are formed.
  • the bottom wirings 211, 212, 213, 214, 215, 216, and 217 extend in the Y direction over the entire memory cell array.
  • the bottom wirings 211, 213, 215, and 217 supply the power supply voltage VSS.
  • the bottom wiring 214 supplies the power supply voltage VDD.
  • the bottom wiring 212 is a bit line BL connected to the memory cells MC1 and MC2
  • the bottom wiring 216 is an inverted bit line BLX connected to the memory cells MC1 and MC2.
  • the bottoms of the transistors PU1 and PU2 are connected to a bottom wiring 214 that supplies a power supply voltage VDD.
  • the bottoms of the transistors PD1 and PD3 are connected to a bottom wiring 213 that supplies a power supply voltage VSS.
  • the bottoms of the transistors PD2 and PD4 are connected to a bottom wiring 215 that supplies a power supply voltage VSS.
  • the bottom of the transistor PG1 is connected to the bottom wiring 216 that is the inverted bit line BLX.
  • the bottom of the transistor PG2 is connected to the bottom wiring 212 that is the bit line BL.
  • the gates of the transistors PU1, PD1, and PD2 are connected by a gate wiring 221 that extends in the X direction.
  • the gate wiring 221 is drawn from the gate of the transistor PD1 to the left side in the drawing in the X direction.
  • a gate line 222 is drawn from the gate of the transistor PG1 on the right side of the drawing in the X direction.
  • the gates of the transistors PU2, PD3, and PD4 are connected by a gate wiring 223 that extends in the X direction.
  • the gate wiring 223 is drawn from the gate of the transistor PD4 to the right side in the drawing in the X direction.
  • a gate wiring 224 is drawn from the gate of the transistor PG2 on the left side of the drawing in the X direction.
  • the tops of the transistors PU1, PD1, PD2, PG1 are connected to a local wiring 231 extending in the X direction.
  • the local wiring 231 is connected to the gate wiring 223 through the M1 wiring 241. That is, the tops of the transistors PU1, PD1, PD2, and PG1 and the gates of the transistors PU2, PD3, and PD4 are connected to each other through the local wiring 231, the M1 wiring 241, and the gate wiring 223.
  • the local wiring 231, the M1 wiring 241, and the gate wiring 223 correspond to the storage node A.
  • the local wiring 231 is an example of a first signal wiring.
  • the M1 wiring 241 is an example of a first connection wiring.
  • the tops of the transistors PU2, PD3, PD4, and PG2 are connected to a local wiring 232 extending in the X direction.
  • the local wiring 232 is connected to the gate wiring 221 through the M1 wiring 242. That is, the tops of the transistors PU 2, PD 3, PD 4, and PG 2 and the gates of the transistors PU 1, PD 1, and PD 2 are connected via the local wiring 232, the M1 wiring 242, and the gate wiring 221.
  • the local wiring 232, the M1 wiring 242 and the gate wiring 221 correspond to the storage node B.
  • the local wiring 232 is an example of a second signal wiring.
  • the M1 wiring 242 is an example of a second connection wiring.
  • the M2 wiring 251 that is the word line WL extends in the X direction.
  • the M2 wiring 251 is connected to the gate wiring 224 through an M1 wiring 243 extending in the Y direction, a local wiring, and a via. Further, the M2 wiring 251 is connected to the gate wiring 222 through the M1 wiring 244 extending in the Y direction, the local wiring, and the via. That is, the gates of the transistors PG1 and PG2 are connected to the M2 wiring 251 or the word line WL.
  • the M2 wirings 252 and 253 that supply the power supply voltage VSS extend in the X direction so as to overlap with the memory cell MC1 in a plan view. However, the M2 wirings 252 and 253 are not directly connected to the memory cell MC1.
  • M3 wirings 261, 262, 263, 264, 265, 266, 267 are formed.
  • the M3 wirings 261, 262, 263, 264, 265, 266, and 267 extend in the Y direction over the entire memory cell array.
  • the M3 wiring 262 is a bit line BL connected to the memory cells MC1 and MC2, and the M3 wiring 266 is an inverted bit line BLX connected to the memory cells MC1 and MC2.
  • the M3 wirings 262 and 266 are not directly connected to the memory cell MC1.
  • the M3 wiring 262 is connected to the bottom wiring 212 corresponding to the bit line BL, and the M3 wiring 266 is connected to the bottom wiring 216 corresponding to the inverted bit line BLX. .
  • the M3 wirings 261, 263, 265, and 267 supply the power supply voltage VSS.
  • the M3 wiring 264 supplies the power supply voltage VDD.
  • the M3 wirings 261, 263, 265, 267 and the M3 wiring 264 are not directly connected to the memory cell MC1.
  • one drive transistor is constituted by two transistors PD1 and PD2 connected in parallel, and the other drive transistor is constituted by two transistors PD3 and PD4 connected in parallel.
  • the size of the drive transistor can be increased, so that the SNM can be improved and the yield can be increased.
  • the arrangement of the transistors PU1, PU2, PD1, PD2, PD3, PD4, PG1, and PG2 constituting the SRAM memory cell has high symmetry. Therefore, asymmetry in the device characteristics is suppressed, so that the device characteristics can be improved, the reliability of the semiconductor integrated circuit device can be improved, and the yield can be increased.
  • each bottom wiring extends in the Y direction, the wiring width is the same, and the wiring pitch is constant.
  • Each gate wiring extends in the X direction, the wiring width is the same, and the wiring pitch is constant.
  • Each local wiring extends in the X direction, the wiring width is the same, and the wiring pitch is constant.
  • Each M1 wiring extends in the Y direction, the wiring width is the same, and the wiring pitch is constant.
  • Each M2 wiring extends in the X direction, the wiring width is the same, and the wiring pitch is constant.
  • Each M3 wiring extends in the Y direction, the wiring width is the same, and the wiring pitch is constant.
  • FIG. 22 and FIG. 23 are overall plan views showing examples of the layout configuration of tap cells in the present embodiment. Since the layout structure described here is substantially the same as that of the first embodiment, the plan view by layer is omitted.
  • FIG. 22 shows adjacently arranged tap cells TCA1 and TCA2 and their surrounding layout.
  • the tap cell TCA1 is arranged at a position aligned with the memory cells MC1, MC2 in the Y direction
  • the tap cell TCA2 is arranged at a position aligned with the memory cells MC3, MC4 in the Y direction.
  • the M2 wiring 353 that supplies the power supply voltage VDD and the M2 wiring 354 that supplies the power supply voltage VSS extend in the X direction.
  • the M2 wiring 353 supplies the power supply voltage VDD to the N well through the M1 wiring and the bottom region.
  • the M2 wiring 354 supplies the power supply voltage VSS to the P substrate or the P well through the M1 wiring and the bottom region.
  • FIG. 23 shows adjacently arranged tap cells TCB1 and TCB2 and their surrounding layout.
  • the tap cell TCB1 is arranged at a position aligned with the memory cells MC1, MC2 in the Y direction
  • the tap cell TCB2 is arranged at a position aligned with the memory cells MC3, MC4 in the Y direction.
  • the M2 wiring 357 for supplying the power supply voltage VDD and the M2 wiring 358 for supplying the power supply voltage VSS extend in the X direction.
  • the M2 wiring 357 supplies the power supply voltage VDD to the N well through the M1 wiring and the bottom region.
  • the M2 wiring 358 supplies the power supply voltage VSS to the P substrate or the P well through the M1 wiring and the bottom region.
  • the tap cells TCA1 and TCB1 electrically connect the bottom wiring 212 and the M3 wiring 262 that are the bit lines BL, and electrically connect the bottom wiring 216 and the M3 wiring 266 that are the inverted bit lines BLX.
  • the resistance of the bit line pair BL, BLX can be reduced. Can do.
  • the planar shape of the VNW is circular, but the planar shape of the VNW is not limited to a circle. For example, it may be a rectangle or an oval. For example, in the case of an oval, the area of VNW per unit area is increased, so that a larger amount of current can flow through the transistor, and the semiconductor integrated circuit device can be speeded up.
  • planar shape of the VNW is a shape that extends long in one direction such as an oval
  • the extending direction is the same.
  • the positions of the ends are aligned.
  • VNWs having different planar shapes may be mixed.
  • a circular VNW and an oval VNW may be mixed.
  • one transistor is composed of one VNW.
  • one transistor may be composed of a plurality of VNWs.
  • bit line connection portion in the tap cell electrically connects the bottom wiring and the M3 wiring that are the bit lines BL, and electrically connects the bottom wiring and the M3 wiring that are the inverted bit lines BLX. did.
  • bit line connection unit described above may be provided in the circuit block separately from the tap cell.
  • bit line BL and the inverted bit line BLX are formed in the M3 wiring layer.
  • bit line BL and the inverted bit line BLX may be formed in another metal wiring layer. It doesn't matter.
  • the SRAM memory cell using the VNW FET improves SNM and realizes a layout with high symmetry of transistor arrangement, which is useful for improving the performance of a semiconductor chip, for example.

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Abstract

ＶＮＷ（縦型ナノワイヤ）　ＦＥＴを用いたＳＲＡＭメモリセル（ＭＣ１）において、トランジスタ（ＰＵ１）のＸ方向における両側に、ドライブトランジスタを構成するトランジスタ（ＰＤ１，ＰＤ２）がそれぞれ配置され、トランジスタ（ＰＵ２）のＸ方向における両側に、ドライブトランジスタを構成するトランジスタ（ＰＤ３，ＰＤ４）がそれぞれ配置される。アクセストランジスタ（ＰＧ１）は、トランジスタ（ＰＵ１）のＸ方向における一方の側に配置され、アクセストランジスタ（ＰＧ２）は、トランジスタ（ＰＵ２）のＸ方向における他方の側に配置される。

Description

半導体集積回路装置
　本開示は、縦型ナノワイヤ（ＶＮＷ：Vertical Nanowire）ＦＥＴ（Field Effect Transistor）を備えた半導体集積回路装置に関し、特にＳＲＡＭ（Static Random Access Memory）のメモリセルレイアウト構造に関する。
　ＬＳＩの基本構成要素であるトランジスタは、ゲート長の縮小（スケーリング）により、集積度の向上、動作電圧の低減、および動作速度の向上を実現してきた。しかし近年、過度なスケーリングによるオフ電流と、それによる消費電力の著しい増大が問題となっている。この問題を解決するため、トランジスタ構造を従来の平面型から立体型に変更した立体構造トランジスタが盛んに研究されている。その１つとして、縦型ナノワイヤＦＥＴ（以下、適宜、ＶＮＷ　ＦＥＴという）が注目されている。
　特許文献１では、ＶＮＷ　ＦＥＴを用いたＳＲＡＭメモリセルのレイアウトが開示されている。
米国特許第９６４６９７３号明細書（図２５Ａ）
　特許文献１に開示されたレイアウトでは、ドライブトランジスタのサイズが、他のトランジスタのサイズよりも大きくなっている。ドライブトランジスタのサイズを大きくすることによって、ＳＮＭ（Static Noise Margin）が向上し、デバイスの歩留まりが高まる。ところがその一方で、特許文献１に開示されたレイアウトでは、ドライブトランジスタがロードトランジスタに対して一方の側に配置されている。すなわち、ＳＲＡＭメモリセルを構成するトランジスタの配置が、対称性を有していない。このため、デバイス特性に非対称性が生じてしまう。これは、デバイス特性の悪化や信頼性低下、歩留まり低下等の問題が生じる原因となる。
　本開示は、ＶＮＷ　ＦＥＴを用いたＳＲＡＭメモリセルについて、ＳＮＭを向上させることができ、かつ、トランジスタ配置の対称性が高いレイアウト構造を提供することを目的とする。
　本開示の第１態様では、ＳＲＡＭ（Static Random Access Memory）メモリセルを備えた半導体集積回路装置において、前記ＳＲＡＭメモリセルは、第１記憶ノードと、第２記憶ノードと、高電圧側電源線と前記第１記憶ノードとの間に設けられた第１導電型の第１トランジスタと、低電圧側電源線と前記第１記憶ノードとの間に、並列に設けられた第２導電型の第２および第３トランジスタと、前記高電圧側電源線と前記第２記憶ノードとの間に設けられた前記第１導電型の第４トランジスタと、前記低電圧側電源線と前記第２記憶ノードとの間に、並列に設けられた前記第２導電型の第５および第６トランジスタと、ビット線と前記第１記憶ノードとの間に設けられ、ゲートがワード線と接続された前記第２導電型の第７トランジスタと、反転ビット線と前記第２記憶ノードとの間に設けられ、ゲートが前記ワード線と接続された前記第２導電型の第８トランジスタとを備え、前記第１、第２および第３トランジスタのゲートは、互いに接続されており、かつ、前記第２記憶ノードと接続されており、前記第４、第５および第６トランジスタのゲートは、互いに接続されており、かつ、前記第１記憶ノードと接続されており、前記第１～第８トランジスタは、ＶＮＷ（Vertical Nanowire：縦型ナノワイヤ）　ＦＥＴであり、前記第２および第３トランジスタは、前記第１トランジスタの第１方向における両側に、それぞれ配置されており、前記第５および第６トランジスタは、前記第４トランジスタの前記第１方向における両側に、それぞれ配置されており、前記第７トランジスタは、前記第１トランジスタの前記第１方向における第１の側に配置されている一方、前記第８トランジスタは、前記第４トランジスタの前記第１方向における、前記第１の側の反対側である第２の側に配置されている。
　この態様によると、ＳＲＡＭメモリセルにおいて、一方のドライブトランジスタが、並列接続された第２および第３トランジスタによって構成されており、また、他方のドライブトランジスタが、並列接続された第５および第６トランジスタによって構成されている。このため、ドライブトランジスタのサイズを大きくすることができるので、ＳＮＭを向上させることができる。加えて、ＳＲＡＭメモリセルを構成する第１～第８トランジスタの配置が、高い対称性を有している。このため、デバイス特性における非対称性が抑制されるので、デバイス特性を向上させることができるとともに、半導体集積回路装置の信頼性を高め、歩留まりを高めることができる。
　本開示によると、ＶＮＷ　ＦＥＴを用いたＳＲＡＭメモリセルについて、ＳＮＭを向上させることができ、かつ、トランジスタ配置の対称性が高いレイアウト構造を実現することができる。
ＶＮＷ　ＦＥＴを用いたＳＲＡＭメモリセルを備えた回路ブロックの全体構成例を示す図 第１実施形態に係るＳＲＡＭメモリセルのレイアウト構造の例を示す平面図 図２のレイアウト構造を示す層別の平面図 図２のレイアウト構造を示す層別の平面図 図２のレイアウト構造を示す層別の平面図 図２のレイアウト構造を示す層別の平面図 （ａ），（ｂ）は図２のレイアウト構造を示す断面図 図２の各セルの回路図であり、（ａ）はＳＲＡＭメモリセル、（ｂ）～（ｄ）はダミーメモリセル 第１実施形態におけるタップセルのレイアウト構造の例を示す平面図 図９のレイアウト構造を示す層別の平面図 図９のレイアウト構造を示す層別の平面図 図９のレイアウト構造を示す層別の平面図 図９のレイアウト構造を示す層別の平面図 第１実施形態におけるタップセルのレイアウト構造の例を示す平面図 図１４のレイアウト構造を示す層別の平面図 図１４のレイアウト構造を示す層別の平面図 図１４のレイアウト構造を示す層別の平面図 図１４のレイアウト構造を示す層別の平面図 第２実施形態に係るＳＲＡＭメモリセルのレイアウト構造の例を示す平面図 図１９のレイアウト構造を示す層別の平面図 図１９のレイアウト構造を示す層別の平面図 第２実施形態におけるタップセルのレイアウト構造の例を示す平面図 第２実施形態におけるタップセルのレイアウト構造の例を示す平面図 縦型ナノワイヤＦＥＴの基本構造例を示す模式図であり、（ａ）は断面図、（ｂ）は平面図 （ａ），（ｂ）は縦型ナノワイヤＦＥＴの基本構造例であって、ローカル配線を用いた構造例を示す模式平面図
　以下、実施の形態について、図面を参照して説明する。以下の実施の形態では、半導体集積回路装置はＳＲＡＭメモリセルを備えており、このＳＲＡＭメモリセルは、いわゆる縦型ナノワイヤＦＥＴ（ＶＮＷ　ＦＥＴ）を備えるものとする。
　図２４はＶＮＷ　ＦＥＴの基本構造例を示す模式図であり、（ａ）は断面図、（ｂ）は平面図である。なお、図２４（ｂ）では、メタル配線の図示を省いており、また、理解のしやすさのために、実際の平面視では見えない構成要素を図示している。
　図２４に示すように、半導体基板５０１上に、Ｐ型ウェル５０２とＮ型ウェル５０３が形成されている。ただし、半導体基板５０１がＰ型基板であるとき、Ｐ型ウェルを形成しなくてもよい。Ｐ型ウェル５０２上に、Ｎ型トランジスタであるＶＮＷ　ＦＥＴ５１０が形成されており、Ｎ型ウェル５０３上に、Ｐ型トランジスタであるＶＮＷ　ＦＥＴ５２０が形成されている。５０４は絶縁膜、５０５は層間絶縁膜である。
　ＶＮＷ　ＦＥＴ５１０は、ソース／ドレイン電極となるボトム電極５１１と、ソース／ドレイン電極となるトップ電極５１２と、ボトム電極５１１とトップ電極５１２との間に、縦方向（基板面に対して垂直方向）に形成されたナノワイヤ５１３とを備える。ボトム電極５１１およびトップ電極５１２は、Ｎ導電型にドーピングされている。ナノワイヤ５１３の少なくとも一部がチャネル領域となる。ナノワイヤ５１３の周囲にはゲート絶縁膜５１５が形成されており、さらにその周囲にゲート電極５１４が形成されている。なお、ゲート電極５１４はナノワイヤ５１３の周囲全体を囲んでいてもよいし、ナノワイヤ５１３の周囲の一部のみを囲んでいてもよい。ゲート電極５１４がナノワイヤ５１３の周囲の一部のみを囲んでいる場合は、ゲート絶縁膜５１５はゲート電極５１４がナノワイヤ５１３を囲んでいる部分にのみ形成されていてもよい。
　ボトム電極５１１は、半導体基板５０１の上面に沿って広がるように形成されたボトム領域５１６と接続されている。ボトム領域５１６も、Ｎ導電型にドーピングされている。ボトム領域５１６の表面にはシリサイド領域５１７が形成されている。また、トップ電極５１２の周囲に、サイドウォール５１８が形成されている。トップ電極５１２の上に、シリサイド領域５１９が形成されている。ただし、サイドウォール５１８およびシリサイド領域５１９は形成しなくてもよい。
　同様に、ＶＮＷ　ＦＥＴ５２０は、ソース／ドレイン電極となるボトム電極５２１と、ソース／ドレイン電極となるトップ電極５２２と、ボトム電極５２１とトップ電極５２２との間に、縦方向に形成されたナノワイヤ５２３とを備える。ボトム電極５２１およびトップ電極５２２は、Ｐ導電型にドーピングされている。ナノワイヤ５２３の少なくとも一部がチャネル領域となる。ナノワイヤ５２３の周囲にはゲート絶縁膜５２５が形成されており、さらにその周囲にゲート電極５２４が形成されている。
　ボトム電極５２１は、半導体基板５０１の上面に沿って広がるように形成されたボトム領域５２６と接続されている。ボトム領域５２６も、Ｐ導電型にドーピングされている。ボトム領域５２６の表面にはシリサイド領域５２７が形成されている。また、トップ電極５２２の周囲に、サイドウォール５２８が形成されている。トップ電極５２２の上に、シリサイド領域５２９が形成されている。ただし、サイドウォール５２８およびシリサイド領域５２９は形成しなくてもよい。
　図２４の構造では、ＶＮＷ　ＦＥＴ５１０のゲート電極領域５１４とＶＮＷ　ＦＥＴ５２０のゲート電極領域５２４とが、ゲート配線５３１によって接続されている。また、ボトム領域５１６、シリサイド領域５１９、ゲート配線５３１、シリサイド領域５２９およびボトム領域５２６は、それぞれ、コンタクト５３２およびコンタクト５４１を介して、メタル配線層Ｍ１に形成された配線５４２に接続されている。なお、メタル配線層Ｍ１のさらに上層に、メタル配線層を積層することができる。
　半導体基板５０１は、例えば、バルクＳｉ、ゲルマニウム、その化合物や合金等によって構成されている。Ｎ型ドーパントの例としては、Ａｓ、Ｐ、Ｓｂ、Ｎ、Ｃまたはこれらの組み合わせ等がある。Ｐ型ドーパントの例としては、Ｂ、ＢＦ２、Ｉｎ、Ｎ、Ｃまたはこれらの組み合わせ等がある。また、ＶＮＷ　ＦＥＴ５１０，５２０の平面形状（ナノワイヤ５１３，５２３の横断面形状）は、例えば、円形、矩形、楕円形等であってもよい。
　絶縁膜５０４の材質は、例えば、ＳｉＮ、ＳｉＣＮ等である。層間絶縁膜５０５の材料は、例えば、ＳｉＯ、ＴＥＯＳ、ＰＳＧ、ＢＰＳＧ、ＦＳＧ、ＳｉＯＣ、ＳＯＧ、Spin on Polymers、ＳｉＣ、または、これらの混合物等がある。シリサイド領域５１７，５２７の材質は、例えば、ＮｉＳｉ、ＣｏＳｉ、ＴｉＳｉ、ＷＳｉ等である。
　ゲート電極５１４，５２４、および、ゲート配線５３１の材料は、例えば、ＴｉＮ、ＴａＮ、ＴｉＡｌ、Ｔｉ－containing Metal、Ｔａ－containing Metal、Ａｌ－containing Metal、Ｗ－containing Metal、ＴｉＳｉ、ＮｉＳｉ、ＰｔＳｉ、polysilicon with silicide、これらの組み合わせ等がある。ゲート絶縁膜５１５，５２５の材料は、例えば、ＳｉＯＮ、Ｓｉ３Ｎ４、Ｔａ２Ｏ５、Ａｌ２Ｏ３、Ｈｆ　oxide、Ｔａ　oxide、Ａｌ　oxide等がある。また、ｋ値は７以上であることが好ましい。
　トップ電極５１２，５２２上に設けるシリサイド領域５１９，５２９の材料としては、ＮｉＳｉ、ＣｏＳｉ、ＭｏＳｉ、ＷＳｉ、ＰｔＳｉ、ＴｉＳｉまたはこれらの組み合わせ等がある。また、他の構成として、Ｗ、Ｃｕ、Ａｌ等のメタルや、ＴｉＮ、ＴａＮ等の合金等、不純物注入された半導体等、またはこれらの組み合わせとしてもよい。サイドウォール５１８，５２８の材料としては、例えば、ＳｉＮ、ＳｉＯＮ、ＳｉＣ、ＳｉＣＮ、ＳｉＯＣＮ等がある。
　コンタクト５３２の材料としては、例えば、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ等がある。また、Ｃｕ、Ｃｕ－arroy、Ｗ、Ａｇ、Ａｕ、Ｎｉ、Ａｌ等がある。あるいは、Ｃｏ、Ｒｕでもよい。
　図２５はＶＮＷ　ＦＥＴの基本構造例であって、ローカル配線を用いた構造例を示す。図２５（ａ）では、メタル配線層Ｍ１と、ＶＮＷ　ＦＥＴ５１０のトップ電極５１２およびＶＮＷ　ＦＥＴ５２０のトップ電極５２２との間に、ローカル配線５３４が形成されている。ボトム領域５１６，５２６およびゲート配線５３１は、それぞれ、コンタクト５３３、ローカル配線５３４およびコンタクト５４１を介して、メタル配線層Ｍ１に形成された配線５４２に接続されている。また、シリサイド領域５１９，５２９は、それぞれ、ローカル配線５３４およびコンタクト５４１を介して、メタル配線層Ｍ１に形成された配線５４２に接続されている。
　図２５（ｂ）では、メタル配線層Ｍ１とボトム領域５１６，５２６との間に、ローカル配線５３５が形成されている。言い換えると、ローカル配線５３５は、図２５（ａ）におけるコンタクト５３３およびローカル配線５３４が一体となったものに相当する。シリサイド領域５３６は、ローカル配線５３５を形成する工程において、エッチングストッパとして用いられる。
　以下の説明では、ＶＮＷ　ＦＥＴのボトム電極、トップ電極、ゲート電極のことを、適宜、単にボトム、トップ、ゲートという。また、縦型ナノワイヤ、トップ、ボトムおよびゲートからなる単位構成が、１個または複数個によって、１個のＶＮＷ　ＦＥＴを構成する場合、この単位構成のことを単に「ＶＮＷ」といい、ＶＮＷ　ＦＥＴと区別するものとする。また、「ＶＤＤ」は電源電圧または高電圧側電源線を示し、「ＶＳＳ」は電源電圧または低電圧側電源線を示す。
　なお、以下の説明では、図２等の平面図において、図面横方向をＸ方向（第１方向に相当）、図面縦方向をＹ方向（第２方向に相当）としている。また、本明細書において、「同一配線幅」等のように、幅等が同じであることを意味する表現は、製造上のばらつき範囲を含んでいるものとする。
　（第１実施形態）
　図１は半導体集積回路装置における回路ブロックの全体構成例を示す図である。図１の回路ブロックは、ＶＮＷ　ＦＥＴを用いたＳＲＡＭメモリセル（以下、適宜、単にメモリセルという）を含む。メモリセルアレイ１，２は、それぞれ、Ｘ方向およびＹ方向にアレイ状に配置された複数のメモリセル３を含む。メモリセルアレイ１，２はＹ方向に並べて配置されている。メモリセルアレイ１，２の周囲には、ダミーメモリセル４が配置されている。ダミーメモリセル４は、メモリセルアレイ１，２の端部のメモリセルを構成するＶＮＷ　ＦＥＴ等の製造ばらつきを抑制するために配置されている。メモリセルアレイ１，２の上下には、タップセル５が配置されている。タップセル５は基板またはウェルに電源電圧を供給する。
　図２～図７は第１実施形態に係るメモリセルのレイアウト構造の例を示す図である。図２は全体平面図、図３～図６は層別の平面図である。具体的には、図３はＶＮＷ　ＦＥＴおよびその下の層を示し、図４はローカル配線およびＭ１配線を示し、図５はＭ１およびＭ２配線を示し、図６はＭ２およびＭ３配線を示す。図７（ａ），（ｂ）は図２の平面視横方向の断面図であり、図７（ａ）は線Ａ－Ａ’の断面、図７（ｂ）は線Ｂ－Ｂ’の断面である。
　なお、図２等の平面図において縦横に走る点線、および、図７等の断面図において縦に走る点線は、設計時に部品配置を行うために用いるグリッドを示す。グリッドは、Ｘ方向において等間隔に配置されており、またＹ方向において等間隔に配置されている。なお、グリッド間隔は、Ｘ方向とＹ方向とにおいて同じであってもよいし異なっていてもよい。また、グリッド間隔は、層ごとに異なっていてもかまわない。例えば、ＶＮＷ　ＦＥＴのグリッドとＭ１配線のグリッドとが、異なる間隔で配置されていてもよい。さらに、各部品は必ずしもグリッド上に配置される必要はない。ただし、製造ばらつきを抑制する観点から、部品はグリッド上に配置される方が好ましい。
　また、本実施形態に係るデバイス構造は、図２５（ａ）の構造を前提としている。ただし、図２４や図２５（ｂ）の構造や、他のデバイス構造を前提とした構造にもなり得る。以降の実施形態についても同様である。また、図を分かりやすくするために、ウェル、ＳＴＩ、各絶縁膜、ボトム上のシリサイド層、トップ上のシリサイド層、および、トップのサイドウォールについては、図示を省略している。以降の図についても同様である。
　また図８（ａ）は図２～図７に示すメモリセルの回路図である。本実施形態に係るメモリセルは、図８（ａ）に示す１ポートメモリセルを実現している。なお、レイアウトの都合上、ビット線ＢＬと反転ビット線ＢＬＸの接続位置が逆になっている場合がある。また、図８（ｂ）～（ｄ）は、後述するダミーメモリセルの回路図である。
　図８（ａ）に示すように、本実施形態に係るメモリセルは、基本的な構成は６Ｔ型の１ポートメモリセルと同様である。ただし、ドライブトランジスタが、並列接続された２個のトランジスタによって構成されている。具体的には、一方のドライブトランジスタが、並列接続されたトランジスタＰＤ１，ＰＤ２によって構成されており、他方のトランジスタが、並列接続されたトランジスタＰＤ３，ＰＤ４によって構成されている。すなわち、トランジスタＰＵ１と、並列接続されたトランジスタＰＤ１，ＰＤ２とが、ＶＤＤ－ＶＳＳ間に直列に接続されている。トランジスタＰＵ１，ＰＤ１，ＰＤ２はゲート同士が接続されている。トランジスタＰＵ２と、並列接続されたトランジスタＰＤ３，ＰＤ４とが、ＶＤＤ－ＶＳＳ間に直列に接続されている。トランジスタＰＵ２，ＰＤ３，ＰＤ４はゲート同士が接続されている。さらに、本実施形態に係るメモリセルは、ゲートがワード線ＷＬに接続されたアクセストランジスタであるトランジスタＰＧ１，ＰＧ２を有する。トランジスタＰＵ１，ＰＵ２はＰ導電型であり、トランジスタＰＤ１，ＰＤ２，ＰＤ３，ＰＤ４，ＰＧ１，ＰＧ２はＮ導電型である。トランジスタＰＵ１，ＰＤ１，ＰＤ２の接続ノードは記憶ノードＡであり、トランジスタＰＵ２，ＰＤ３，ＰＤ４のゲートと接続されている。トランジスタＰＵ２，ＰＤ３，ＰＤ４の接続ノードは記憶ノードＢであり、トランジスタＰＵ１，ＰＤ１，ＰＤ２のゲートと接続されている。トランジスタＰＧ１は記憶ノードＡと反転ビット線ＢＬＸとの間に接続されており、トランジスタＰＧ２は記憶ノードＢとビット線ＢＬとの間に接続されている。
　図２～図６では、隣接配置された４個のメモリセルＭＣ１，ＭＣ２，ＭＣ３，ＭＣ４と、その周辺のレイアウトを示している。なお、ここでは説明の便宜上、メモリセルアレイは４個のメモリセルＭＣ１，ＭＣ２，ＭＣ３，ＭＣ４からなり、メモリセルアレイの周囲にダミーメモリセルが配置されているものとしている。メモリセルアレイの上下（Ｙ方向における両側）に、ダミーメモリセルＤＣＡ１～ＤＣＡ４が配置されている。メモリセルアレイの左右（Ｘ方向における両側）に、ダミーメモリセルＤＣＢ１～ＤＣＢ４が配置されている。メモリセルアレイの四隅の先に、ダミーメモリセルＤＣＣ１～ＤＣＣ４が配置されている。
　各メモリセルＭＣ１～ＭＣ４は、基本的には、同一構造を有する。ただし、メモリセルＭＣ２はメモリセルＭＣ１を上下（Ｙ方向）に反転した構造であり、メモリセルＭＣ３はメモリセルＭＣ１を左右（Ｘ方向）に反転した構造であり、メモリセルＭＣ４はメモリセルＭＣ３を上下に反転した構造（メモリセルＭＣ２を左右に反転した構造でもある）である。また、図８（ｂ）はダミーメモリセルＤＣＡ１～ＤＣＡ４の回路図、図８（ｃ）はダミーメモリセルＤＣＢ１～ＤＣＢ４の回路図、図８（ｄ）はダミーメモリセルＤＣＣ１～ＤＣＣ４の回路図である。
　以下、メモリセルＭＣ１を例にとって、レイアウト構造の詳細について説明する。
　トランジスタＰＵ１，ＰＵ２，ＰＤ１，ＰＤ２，ＰＤ３，ＰＤ４，ＰＧ１，ＰＧ２は、ＶＮＷ　ＦＥＴであり、それぞれ１個のＶＮＷからなる。トランジスタＰＵ１，ＰＤ１，ＰＤ２，ＰＧ１は、Ｘ方向に並んで配置されている。トランジスタＰＵ２，ＰＤ３，ＰＤ４，ＰＧ２は、Ｘ方向に並んで配置されている。トランジスタＰＵ１の左右（Ｘ方向における両側）に、トランジスタＰＤ１，ＰＤ２がそれぞれ配置されている。トランジスタＰＵ２の左右（Ｘ方向における両側）に、トランジスタＰＤ３，ＰＤ４がそれぞれ配置されている。トランジスタＰＵ１，ＰＵ２はＹ方向に並んで配置されている。トランジスタＰＧ１は、トランジスタＰＵ１の左側（Ｘ方向における第１の側）であって、トランジスタＰＤ１のさらに左に配置されている。トランジスタＰＧ２は、トランジスタＰＵ２の右側（Ｘ方向における第２の側）であって、トランジスタＰＤ４のさらに右に配置されている。Ｐ導電型のトランジスタＰＵ１，ＰＵ２の下にはＮウェルが形成されており（図示は省略）、Ｎ導電型のトランジスタＰＧ１，ＰＧ２，ＰＤ１，ＰＤ２，ＰＤ３，ＰＤ４の下には、Ｐ基板がある、または、Ｐウェルが形成されている。
　ボトム配線１１，１２，１３，１４，１５，１６，１７が形成されている。ボトム配線１１，１２，１３，１４，１５，１６，１７は、メモリセルアレイ全体にわたって、Ｙ方向に延びている。ボトム配線１１，１３，１５，１７は電源電圧ＶＳＳを供給する。ボトム配線１４は電源電圧ＶＤＤを供給する。ボトム配線１２はメモリセルＭＣ１，ＭＣ２に接続されるビット線ＢＬであり、ボトム配線１６はメモリセルＭＣ１，ＭＣ２に接続される反転ビット線ＢＬＸである。
　トランジスタＰＵ１，ＰＵ２のボトムは、電源電圧ＶＤＤを供給するボトム配線１４に接続されている。トランジスタＰＤ１，ＰＤ３のボトムは、電源電圧ＶＳＳを供給するボトム配線１３に接続されている。トランジスタＰＤ２，ＰＤ４のボトムは、電源電圧ＶＳＳを供給するボトム配線１５に接続されている。トランジスタＰＧ１のボトムは、ビット線ＢＬであるボトム配線１２に接続されている。トランジスタＰＧ２のボトムは、反転ビット線ＢＬＸであるボトム配線１６に接続されている。
　トランジスタＰＵ１，ＰＤ１，ＰＤ２のゲート同士は、Ｘ方向に延びるゲート配線２１によって接続されている。ゲート配線２１は、トランジスタＰＤ２のゲートから、Ｘ方向における図面右側に引き出されている。トランジスタＰＧ１のゲートから、Ｘ方向における図面左側にゲート配線２２が引き出されている。トランジスタＰＵ２，ＰＤ３，ＰＤ４のゲート同士は、Ｘ方向に延びるゲート配線２３によって接続されている。ゲート配線２３は、トランジスタＰＤ３のゲートから、Ｘ方向における図面左側に引き出されている。トランジスタＰＧ２のゲートから、Ｘ方向における図面右側にゲート配線２４が引き出されている。
　トランジスタＰＵ１，ＰＤ１，ＰＤ２，ＰＧ１のトップは、Ｘ方向に延びるローカル配線３１に接続されている。ローカル配線３１は、ビアを介して、Ｙ方向に延びるＭ１配線４１と接続されている。Ｍ１配線４１は、平面視でゲート配線２３と重なりを有する範囲まで延びており、ビアおよびローカル配線を介して、ゲート配線２３と接続されている。すなわち、トランジスタＰＵ１，ＰＤ１，ＰＤ２，ＰＧ１のトップと、トランジスタＰＵ２，ＰＤ３，ＰＤ４のゲートとが、ローカル配線３１、Ｍ１配線４１、および、ゲート配線２３を介して接続されている。ローカル配線３１、Ｍ１配線４１、および、ゲート配線２３が、記憶ノードＡに対応する。ローカル配線３１は、第１信号配線の一例である。Ｍ１配線４１は、第１接続配線の一例である。
　トランジスタＰＵ２，ＰＤ３，ＰＤ４，ＰＧ２のトップは、Ｘ方向に延びるローカル配線３２に接続されている。ローカル配線３２は、ビアを介して、Ｙ方向に延びるＭ１配線４２と接続されている。Ｍ１配線４２は、平面視でゲート配線２１と重なりを有する範囲まで延びており、ビアおよびローカル配線を介して、ゲート配線２１と接続されている。すなわち、トランジスタＰＵ２，ＰＤ３，ＰＤ４，ＰＧ２のトップと、トランジスタＰＵ１，ＰＤ１，ＰＤ２のゲートとが、ローカル配線３２、Ｍ１配線４２、および、ゲート配線２１を介して接続されている。ローカル配線３２、Ｍ１配線４２、および、ゲート配線２１が、記憶ノードＢに対応する。ローカル配線３２は、第２信号配線の一例である。Ｍ１配線４２は、第２接続配線の一例である。
　ワード線ＷＬであるＭ２配線５１は、Ｘ方向に延びている。Ｍ２配線５１は、Ｙ方向に延びるＭ１配線４３、ローカル配線、および、ビアを介して、ゲート配線２２と接続されている。また、Ｍ２配線５１は、Ｙ方向に延びるＭ１配線４４、ローカル配線、および、ビアを介して、ゲート配線２４と接続されている。すなわち、トランジスタＰＧ１，ＰＧ２のゲートは、Ｍ１配線４３，４４を介して、Ｍ２配線５１すなわちワード線ＷＬに接続されている。
　また、電源電圧ＶＳＳを供給するＭ２配線５２，５３は、平面視でメモリセルＭＣ１と重なるように、Ｘ方向に延びている。ただし、Ｍ２配線５２，５３は、メモリセルＭＣ１と直接には接続されていない。
　Ｍ３配線６１，６２，６３，６４，６５，６６，６７が形成されている。Ｍ３配線６１，６２，６３，６４，６５，６６，６７は、メモリセルアレイ全体にわたって、Ｙ方向に延びている。Ｍ３配線６２はメモリセルＭＣ１，ＭＣ２に接続されるビット線ＢＬであり、Ｍ３配線６６はメモリセルＭＣ１，ＭＣ２に接続される反転ビット線ＢＬＸである。Ｍ３配線６２，６６は、メモリセルＭＣ１と直接には接続されていない。ただし、後述するように、タップセルにおいて、Ｍ３配線６２は、ビット線ＢＬに対応するボトム配線１２と接続されており、Ｍ３配線６６は、反転ビット線ＢＬＸに対応するボトム配線１６と接続されている。
　また、Ｍ３配線６１，６３，６５，６７は電源電圧ＶＳＳを供給する。Ｍ３配線６４は電源電圧ＶＤＤを供給する。ただし、Ｍ３配線６１，６３，６５，６７およびＭ３配線６４は、メモリセルＭＣ１と直接には接続されていない。Ｍ３配線６１，６３，６５，６７は、Ｍ２配線５２，５３と、ビアを介して接続されている。
　本実施形態に係るＳＲＡＭメモリセルでは、一方のドライブトランジスタが並列接続された２個のトランジスタＰＤ１，ＰＤ２によって構成されており、他方のドライブトランジスタが並列接続された２個のトランジスタＰＤ３，ＰＤ４によって構成されている。これにより、ドライブトランジスタのサイズを大きくすることができるので、ＳＮＭが向上し、歩留まりを高めることができる。また、メモリセルの読み出し電流が増加するため、読み出し速度が速くなる。加えて、ＳＲＡＭメモリセルを構成するトランジスタＰＵ１，ＰＵ２，ＰＤ１，ＰＤ２，ＰＤ３，ＰＤ４，ＰＧ１，ＰＧ２の配置が、高い対称性を有している。このため、デバイス特性における非対称性が抑制されるので、デバイス特性を向上させることができるとともに、半導体集積回路装置の信頼性を高め、歩留まりを高めることができる。
　また、各ボトム配線はＹ方向に延びており、配線幅は同一であり、かつ、配線ピッチは一定である。各ゲート配線はＸ方向に延びており、配線幅は同一であり、かつ、配線ピッチは一定である。各ローカル配線はＸ方向に延びており、配線幅は同一であり、かつ、配線ピッチは一定である。各Ｍ１配線はＹ方向に延びており、配線幅は同一であり、かつ、配線ピッチは一定である。各Ｍ２配線はＸ方向に延びており、配線幅は同一であり、かつ、配線ピッチは一定である。各Ｍ３配線はＹ方向に延びており、配線幅は同一であり、かつ、配線ピッチは一定である。
　したがって、半導体集積回路装置の製造精度が向上し、デバイス特性のばらつきが抑制される。なお、各層における配線は、必ずしも全てが、方向、配線幅、または、配線ピッチが同一でなくてもかまわない。
　（タップセルのレイアウト）
　タップセルの機能は、基板またはウェルに電源電位を供給することである。これに加えて本実施形態では、タップセルは、ビット線ＢＬに対応するボトム配線およびＭ３配線を接続するとともに、反転ビット線ＢＬＸに対応するボトム配線およびＭ３配線を接続する構成を有している。
　図９～図１３は本実施形態におけるタップセルのレイアウト構成例である。図９は全体平面図、図１０～図１３は層別の平面図である。具体的には、図１０はＶＮＷ　ＦＥＴおよびその下の層を示し、図１１はローカル配線およびＭ１配線を示し、図１２はＭ１およびＭ２配線を示し、図１３はＭ２およびＭ３配線を示す。図９～図１３に示すレイアウトは、上述したメモリセルアレイの図面下側に位置しており、さらに下側には、別のメモリセルアレイが配置されている。
　図９～図１３では、隣接配置されたタップセルＴＣＡ１，ＴＣＡ２およびその周辺のレイアウトを示している。タップセルＴＣＡ１は、メモリセルＭＣ１，ＭＣ２とＹ方向に並ぶ位置に配置されており、タップセルＴＣＡ２は、メモリセルＭＣ３，ＭＣ４とＹ方向に並ぶ位置に配置されている。タップセルＴＣＡ１，ＴＣＡ２の図面上側には、上述したダミーメモリセルＤＣＡ３，ＤＣＡ４がある。
　以下、タップセルＴＣＡ１を例にとって、レイアウト構造の詳細について説明する。
　タップセルＴＣＡ１におけるＹ方向中央部に、ボトム領域１１１，１１２，１１３が設けられている。ボトム領域１１１は、Ｎ導電型であり、Ｎウェル上に設けられている。ボトム領域１１２，１１３は、Ｐ導電型であり、Ｐ基板またはＰウェル上に設けられている。電源電圧ＶＤＤを供給するＭ２配線１５３、および、電源電圧ＶＳＳを供給するＭ２配線１５４が、Ｘ方向に延びている。Ｍ２配線１５３は、Ｍ１配線１４５を介してボトム領域１１１と接続されている。すなわち、Ｍ２配線１５３は、Ｍ１配線１４５およびボトム領域１１１を介して、Ｎウェルに電源電圧ＶＤＤを供給する。Ｍ２配線１５４は、Ｍ１配線１４６ａ，１４６ｂを介して、ボトム領域１１２，１１３と接続されている。すなわち、Ｍ２配線１５４は、Ｍ１配線１４６ａ，１４６ｂおよびボトム領域１１２，１１３を介して、Ｐ基板またはＰウェルに電源電圧ＶＳＳを供給する。
　ここでは、Ｍ２配線１５３，１５４は、メモリセルに電源電圧を供給する他の配線とは接続されていない。すなわち、基板またはウェルへの電源電圧は、メモリセルの電源電圧とは分離して供給される。なお、例えばＭ２配線１５３とＭ３配線６４とを接続し、Ｍ２配線１５４とＭ２配線６３，６５とを接続して、基板またはウェルへの電源電圧とメモリセルの電源電圧とを、分離せずに供給してもかまわない。
　また、タップセルＴＣＡ１は、ビット線対ＢＬ，ＢＬＸであるボトム配線１２，１６、および、ビット線対ＢＬ，ＢＬＸであるＭ３配線６２，６６と、平面視で重なりを有している。そしてタップセルＴＣＡ１において、ボトム配線１２は、ローカル配線、Ｍ１配線１４１、Ｍ２配線１５１を介して、Ｍ３配線６２と接続されている。また、ボトム配線１６は、ローカル配線、Ｍ１配線１４２、Ｍ２配線１５２を介して、Ｍ３配線６６と接続されている。
　すなわち、タップセルＴＣＡ１は、ビット線ＢＬであるボトム配線１２およびＭ３配線６２を電気的に接続し、反転ビット線ＢＬＸであるボトム配線１６およびＭ３配線６６を電気的に接続するビット線接続部を備えている。このように、ビット線対ＢＬ，ＢＬＸをＭ３配線層に設けて、タップセルにおけるビット線接続部によって、ボトム配線のビット線対ＢＬ，ＢＬＸと接続することによって、ビット線対ＢＬ，ＢＬＸの低抵抗化を実現することができる。
　図１４～図１８は本実施形態におけるタップセルの他のレイアウト構成例である。図１４は平面図、図１５～図１８は層別の平面図である。具体的には、図１５はＶＮＷ　ＦＥＴおよびその下の層を示し、図１６はローカル配線およびＭ１配線を示し、図１７はＭ１およびＭ２配線を示し、図１８はＭ２およびＭ３配線を示す。図１４～図１８に示すレイアウトは、上述したメモリセルアレイの上側に位置している。
　図１４～図１８では、隣接配置されたタップセルＴＣＢ１，ＴＣＢ２およびその周辺のレイアウトを示している。タップセルＴＣＢ１は、メモリセルＭＣ１，ＭＣ２とＹ方向に並ぶ位置に配置されており、タップセルＴＣＢ２は、メモリセルＭＣ３，ＭＣ４とＹ方向に並ぶ位置に配置されている。タップセルＴＣＢ１，ＴＣＢ２の図面下側には、上述したダミーメモリセルＤＣＡ１，ＤＣＡ２がある。
　以下、タップセルＴＣＢ１を例にとって、レイアウト構造の詳細について説明する。なお、タップセルＴＣＢ１，ＴＣＢ２の構成は、上述したタップセルＴＣＡ１の図面下側半分の構成と同様であり、ここでは説明を省略する場合がある。
　タップセルＴＣＢ１におけるＹ方向上側部分に、ボトム領域１１４，１１５，１１６が設けられている。ボトム領域１１４は、Ｎ導電型であり、Ｎウェル上に設けられている。ボトム領域１１５，１１６は、Ｐ導電型であり、Ｐ基板またはＰウェル上に設けられている。電源電圧ＶＤＤを供給するＭ２配線１５７、および、電源電圧ＶＳＳを供給するＭ２配線１５８が、Ｘ方向に延びている。Ｍ２配線１５７は、Ｍ１配線１４７を介してボトム領域１１４と接続されている。すなわち、Ｍ２配線１５７は、Ｍ１配線１４７およびボトム領域１１４を介して、Ｎウェルに電源電圧ＶＤＤを供給する。Ｍ２配線１５８は、Ｍ１配線１４８ａ，１４８ｂを介して、ボトム領域１１５，１１６と接続されている。すなわち、Ｍ２配線１５８は、Ｍ１配線１４８ａ，１４８ｂおよびボトム領域１１５，１１６を介して、Ｐ基板またはＰウェルに電源電圧ＶＳＳを供給する。
　ここでは、Ｍ２配線１５７，１５８は、メモリセルに電源電圧を供給する他の配線とは接続されていない。すなわち、基板またはウェルへの電源電圧は、メモリセルの電源電圧とは分離して供給される。なお、例えばＭ２配線１５７とＭ３配線６４とを接続し、Ｍ２配線１５８とＭ２配線６３，６５とを接続して、基板またはウェルへの電源電圧とメモリセルの電源電圧とを、分離せずに供給してもかまわない。
　また、タップセルＴＣＢ１は、ビット線対ＢＬ，ＢＬＸであるボトム配線１２，１６、および、ビット線対ＢＬ，ＢＬＸであるＭ３配線６２，６６と、平面視で重なりを有している。そしてタップセルＴＣＢ１において、ボトム配線１２は、ローカル配線、Ｍ１配線１４３、Ｍ２配線１５５を介して、Ｍ３配線６２と接続されている。また、ボトム配線１６は、ローカル配線、Ｍ１配線１４４、Ｍ２配線１５６を介して、Ｍ３配線６６と接続されている。
　すなわち、タップセルＴＣＢ１は、ビット線ＢＬであるボトム配線１２およびＭ３配線６２を電気的に接続し、反転ビット線ＢＬＸであるボトム配線１６およびＭ３配線６６を電気的に接続するビット線接続部を備えている。このように、ビット線対ＢＬ，ＢＬＸをＭ３配線層に設けて、タップセルにおけるビット線接続部によって、ボトム配線のビット線対ＢＬ，ＢＬＸと接続することによって、ビット線対ＢＬ，ＢＬＸの低抵抗化を実現することができる。
　（第２実施形態）
　図１９～図２１は第２実施形態に係るメモリセルのレイアウト構造の例を示す図である。図１９は全体平面図、図２０および図２１は層別の平面図である。具体的には、図２０はＶＮＷ　ＦＥＴおよびその下の層を示し、図２１はローカル配線およびＭ１配線を示す。
　図１９～図２１では、隣接配置された４個のメモリセルＭＣ１，ＭＣ２，ＭＣ３，ＭＣ４と、その周辺のレイアウトを示している。本実施形態に係るメモリセルは、第１実施形態と同様に、図８（ａ）に示す１ポートメモリセルを実現している。なお、ここでは説明の便宜上、メモリセルアレイは４個のメモリセルＭＣ１，ＭＣ２，ＭＣ３，ＭＣ４からなり、メモリセルアレイの周囲にダミーメモリセルが配置されているものとしている。メモリセルアレイの上下（Ｙ方向における両側）に、ダミーメモリセルＤＣＡ１～ＤＣＡ４が配置されている。メモリセルアレイの左右（Ｘ方向における両側）に、ダミーメモリセルＤＣＢ１～ＤＣＢ４が配置されている。メモリセルアレイの四隅の先に、ダミーメモリセルＤＣＣ１～ＤＣＣ４が配置されている。
　各メモリセルＭＣ１～ＭＣ４は、基本的には、同一構造を有する。メモリセルＭＣ２はメモリセルＭＣ１と同一レイアウトを有する。メモリセルＭＣ３はメモリセルＭＣ１を左右（Ｘ方向）に反転した構造である。メモリセルＭＣ４はメモリセルＭＣ３と同一レイアウトを有する。また、メモリセルアレイの周囲に配置されたダミーメモリセルは、メモリセルＭＣ１～ＭＣ４の配置に合わせたレイアウトを有している。ただし、メモリセルＭＣ２がメモリセルＭＣ１に対して反転されておらず、メモリセルＭＣ４がメモリセルＭＣ３に対して反転されていないことを除けば、レイアウト構造は第１実施形態とほぼ同様である。このため、Ｍ２配線より上の層別の平面図や、断面図は省略している。
　以下、メモリセルＭＣ１を例にとって、レイアウト構造の詳細について説明する。ただし、第１実施形態と同様の構成については、その説明を省略する場合がある。
　トランジスタＰＵ１，ＰＵ２，ＰＤ１，ＰＤ２，ＰＤ３，ＰＤ４，ＰＧ１，ＰＧ２は、ＶＮＷ　ＦＥＴであり、それぞれ１個のＶＮＷからなる。トランジスタＰＵ１，ＰＤ１，ＰＤ２，ＰＧ１は、Ｘ方向に並んで配置されている。トランジスタＰＵ２，ＰＤ３，ＰＤ４，ＰＧ２は、Ｘ方向に並んで配置されている。トランジスタＰＵ１の左右（Ｘ方向における両側）に、トランジスタＰＤ１，ＰＤ２がそれぞれ配置されている。トランジスタＰＵ２の左右（Ｘ方向における両側）に、トランジスタＰＤ３，ＰＤ４がそれぞれ配置されている。トランジスタＰＵ１，ＰＵ２はＹ方向に並んで配置されている。トランジスタＰＧ１は、トランジスタＰＵ１の右側であって、トランジスタＰＤ２のさらに右に配置されている。トランジスタＰＧ２は、トランジスタＰＵ２の左側であって、トランジスタＰＤ３のさらに左に配置されている。Ｐ導電型のトランジスタＰＵ１，ＰＵ２の下にはＮウェルが形成されており（図示は省略）、Ｎ導電型のトランジスタＰＧ１，ＰＧ２，ＰＤ１，ＰＤ２，ＰＤ３，ＰＤ４の下には、Ｐ基板がある、または、Ｐウェルが形成されている。
　ボトム配線２１１，２１２，２１３，２１４，２１５，２１６，２１７が形成されている。ボトム配線２１１，２１２，２１３，２１４，２１５，２１６，２１７は、メモリセルアレイ全体にわたって、Ｙ方向に延びている。ボトム配線２１１，２１３，２１５，２１７は電源電圧ＶＳＳを供給する。ボトム配線２１４は電源電圧ＶＤＤを供給する。ボトム配線２１２はメモリセルＭＣ１，ＭＣ２に接続されるビット線ＢＬであり、ボトム配線２１６はメモリセルＭＣ１，ＭＣ２に接続される反転ビット線ＢＬＸである。
　トランジスタＰＵ１，ＰＵ２のボトムは、電源電圧ＶＤＤを供給するボトム配線２１４に接続されている。トランジスタＰＤ１，ＰＤ３のボトムは、電源電圧ＶＳＳを供給するボトム配線２１３に接続されている。トランジスタＰＤ２，ＰＤ４のボトムは、電源電圧ＶＳＳを供給するボトム配線２１５に接続されている。トランジスタＰＧ１のボトムは、反転ビット線ＢＬＸであるボトム配線２１６に接続されている。トランジスタＰＧ２のボトムは、ビット線ＢＬであるボトム配線２１２に接続されている。
　トランジスタＰＵ１，ＰＤ１，ＰＤ２のゲート同士は、Ｘ方向に延びるゲート配線２２１によって接続されている。ゲート配線２２１は、トランジスタＰＤ１のゲートから、Ｘ方向における図面左側に引き出されている。トランジスタＰＧ１のゲートから、Ｘ方向における図面右側にゲート配線２２２が引き出されている。トランジスタＰＵ２，ＰＤ３，ＰＤ４のゲート同士は、Ｘ方向に延びるゲート配線２２３によって接続されている。ゲート配線２２３は、トランジスタＰＤ４のゲートから、Ｘ方向における図面右側に引き出されている。トランジスタＰＧ２のゲートから、Ｘ方向における図面左側にゲート配線２２４が引き出されている。
　トランジスタＰＵ１，ＰＤ１，ＰＤ２，ＰＧ１のトップは、Ｘ方向に延びるローカル配線２３１に接続されている。ローカル配線２３１は、Ｍ１配線２４１を介して、ゲート配線２２３と接続されている。すなわち、トランジスタＰＵ１，ＰＤ１，ＰＤ２，ＰＧ１のトップと、トランジスタＰＵ２，ＰＤ３，ＰＤ４のゲートとが、ローカル配線２３１、Ｍ１配線２４１、および、ゲート配線２２３を介して接続されている。ローカル配線２３１、Ｍ１配線２４１、および、ゲート配線２２３が、記憶ノードＡに対応する。ローカル配線２３１は、第１信号配線の一例である。Ｍ１配線２４１は、第１接続配線の一例である。
　トランジスタＰＵ２，ＰＤ３，ＰＤ４，ＰＧ２のトップは、Ｘ方向に延びるローカル配線２３２に接続されている。ローカル配線２３２は、Ｍ１配線２４２を介して、ゲート配線２２１と接続されている。すなわち、トランジスタＰＵ２，ＰＤ３，ＰＤ４，ＰＧ２のトップと、トランジスタＰＵ１，ＰＤ１，ＰＤ２のゲートとが、ローカル配線２３２、Ｍ１配線２４２、および、ゲート配線２２１を介して接続されている。ローカル配線２３２、Ｍ１配線２４２、および、ゲート配線２２１が、記憶ノードＢに対応する。ローカル配線２３２は、第２信号配線の一例である。Ｍ１配線２４２は、第２接続配線の一例である。
　ワード線ＷＬであるＭ２配線２５１は、Ｘ方向に延びている。Ｍ２配線２５１は、Ｙ方向に延びるＭ１配線２４３、ローカル配線、および、ビアを介して、ゲート配線２２４と接続されている。また、Ｍ２配線２５１は、Ｙ方向に延びるＭ１配線２４４、ローカル配線、および、ビアを介して、ゲート配線２２２と接続されている。すなわち、トランジスタＰＧ１，ＰＧ２のゲートは、Ｍ２配線２５１すなわちワード線ＷＬに接続されている。
　また、電源電圧ＶＳＳを供給するＭ２配線２５２，２５３は、平面視でメモリセルＭＣ１と重なるように、Ｘ方向に延びている。ただし、Ｍ２配線２５２，２５３は、メモリセルＭＣ１と直接には接続されていない。
　Ｍ３配線２６１，２６２，２６３，２６４，２６５，２６６，２６７が形成されている。Ｍ３配線２６１，２６２，２６３，２６４，２６５，２６６，２６７は、メモリセルアレイ全体にわたって、Ｙ方向に延びている。Ｍ３配線２６２はメモリセルＭＣ１，ＭＣ２に接続されるビット線ＢＬであり、Ｍ３配線２６６はメモリセルＭＣ１，ＭＣ２に接続される反転ビット線ＢＬＸである。Ｍ３配線２６２，２６６は、メモリセルＭＣ１と直接には接続されていない。ただし、後述するように、タップセルにおいて、Ｍ３配線２６２は、ビット線ＢＬに対応するボトム配線２１２と接続されており、Ｍ３配線２６６は、反転ビット線ＢＬＸに対応するボトム配線２１６と接続されている。
　また、Ｍ３配線２６１，２６３，２６５，２６７は電源電圧ＶＳＳを供給する。Ｍ３配線２６４は電源電圧ＶＤＤを供給する。ただし、Ｍ３配線２６１，２６３，２６５，２６７およびＭ３配線２６４は、メモリセルＭＣ１と直接には接続されていない。
　本実施形態に係るＳＲＡＭメモリセルでは、一方のドライブトランジスタが並列接続された２個のトランジスタＰＤ１，ＰＤ２によって構成されており、他方のドライブトランジスタが並列接続された２個のトランジスタＰＤ３，ＰＤ４によって構成されている。これにより、ドライブトランジスタのサイズを大きくすることができるので、ＳＮＭが向上し、歩留まりを高めることができる。加えて、ＳＲＡＭメモリセルを構成するトランジスタＰＵ１，ＰＵ２，ＰＤ１，ＰＤ２，ＰＤ３，ＰＤ４，ＰＧ１，ＰＧ２の配置が、高い対称性を有している。このため、デバイス特性における非対称性が抑制されるので、デバイス特性を向上させることができるとともに、半導体集積回路装置の信頼性を高め、歩留まりを高めることができる。
　また、各ボトム配線はＹ方向に延びており、配線幅は同一であり、かつ、配線ピッチは一定である。各ゲート配線はＸ方向に延びており、配線幅は同一であり、かつ、配線ピッチは一定である。各ローカル配線はＸ方向に延びており、配線幅は同一であり、かつ、配線ピッチは一定である。各Ｍ１配線はＹ方向に延びており、配線幅は同一であり、かつ、配線ピッチは一定である。各Ｍ２配線はＸ方向に延びており、配線幅は同一であり、かつ、配線ピッチは一定である。各Ｍ３配線はＹ方向に延びており、配線幅は同一であり、かつ、配線ピッチは一定である。
　したがって、半導体集積回路装置の製造精度が向上し、デバイス特性のばらつきが抑制される。なお、各層における配線は、必ずしも全てが、方向、配線幅、または、配線ピッチが同一でなくてもかまわない。
　（タップセルのレイアウト）
　図２２および図２３は、本実施形態におけるタップセルのレイアウト構成例を示す全体平面図である。なお、ここで説明するレイアウト構造は、第１実施形態とほぼ同様であるため、層別の平面図は省略している。
　図２２では、隣接配置されたタップセルＴＣＡ１，ＴＣＡ２およびその周辺のレイアウトを示している。タップセルＴＣＡ１は、メモリセルＭＣ１，ＭＣ２とＹ方向に並ぶ位置に配置されており、タップセルＴＣＡ２は、メモリセルＭＣ３，ＭＣ４とＹ方向に並ぶ位置に配置されている。タップセルＴＣＡ１，ＴＣＡ２の図面上側には、上述したダミーメモリセルＤＣＡ３，ＤＣＡ４がある。
　電源電圧ＶＤＤを供給するＭ２配線３５３、および、電源電圧ＶＳＳを供給するＭ２配線３５４が、Ｘ方向に延びている。Ｍ２配線３５３は、Ｍ１配線およびボトム領域を介して、Ｎウェルに電源電圧ＶＤＤを供給する。Ｍ２配線３５４は、Ｍ１配線およびボトム領域を介して、Ｐ基板またはＰウェルに電源電圧ＶＳＳを供給する。
　図２３では、隣接配置されたタップセルＴＣＢ１，ＴＣＢ２およびその周辺のレイアウトを示している。タップセルＴＣＢ１は、メモリセルＭＣ１，ＭＣ２とＹ方向に並ぶ位置に配置されており、タップセルＴＣＢ２は、メモリセルＭＣ３，ＭＣ４とＹ方向に並ぶ位置に配置されている。タップセルＴＣＢ１，ＴＣＢ２の図面下側には、上述したダミーメモリセルＤＣＡ１，ＤＣＡ２がある。
　電源電圧ＶＤＤを供給するＭ２配線３５７、および、電源電圧ＶＳＳを供給するＭ２配線３５８が、Ｘ方向に延びている。Ｍ２配線３５７は、Ｍ１配線およびボトム領域を介して、Ｎウェルに電源電圧ＶＤＤを供給する。Ｍ２配線３５８は、Ｍ１配線およびボトム領域を介して、Ｐ基板またはＰウェルに電源電圧ＶＳＳを供給する。
　その他の構成については、第１実施形態と同様であり、ここではその詳細な説明を省略する。本実施形態に係るタップセルによって、第１実施形態と同様の作用効果が得られる。
　すなわち、タップセルＴＣＡ１，ＴＣＢ１は、ビット線ＢＬであるボトム配線２１２およびＭ３配線２６２を電気的に接続し、反転ビット線ＢＬＸであるボトム配線２１６およびＭ３配線２６６を電気的に接続している。このように、ビット線対ＢＬ，ＢＬＸをＭ３配線層に設けて、タップセルにおいて、ボトム配線のビット線対ＢＬ，ＢＬＸと接続することによって、ビット線対ＢＬ，ＢＬＸの低抵抗化を実現することができる。
　（他の実施形態）
　（その１）
　上述したレイアウト構造の例では、ＶＮＷの平面形状は円形であるものとしたが、ＶＮＷの平面形状は円形に限られるものではない。例えば、矩形、長円形などであってもかまわない。例えば長円形の場合、単位面積当たりのＶＮＷの面積が大きくなるので、トランジスタに電流をより多く流すことができ、半導体集積回路装置の高速化が実現できる。
　また、ＶＮＷの平面形状が、長円形のように一方向に長く延びる形状である場合には、延びる方向は同一であるのが好ましい。また、端の位置はそろっていることが好ましい。
　また、ＳＲＡＭメモリセルにおいて、全てのＶＮＷを同一形状にする必要はなく、異なる平面形状を有するＶＮＷが混在していてもかまわない。例えば、円形のＶＮＷと長円形のＶＮＷとが混在していてもかまわない。
　また、上述の実施形態では、１個のトランジスタは１個のＶＮＷからなるものとしたが、１個のトランジスタを複数のＶＮＷによって構成してもかまわない。
　（その２）
　上述の実施形態では、タップセルにおけるビット線接続部が、ビット線ＢＬであるボトム配線およびＭ３配線を電気的に接続し、反転ビット線ＢＬＸであるボトム配線およびＭ３配線を電気的に接続するものとした。ただし、上述したビット線接続部は、タップセルとは別個に、回路ブロックに設けてもかまわない。
　また、上述の実施形態では、ビット線ＢＬおよび反転ビット線ＢＬＸをＭ３配線層に形成した例について説明したが、ビット線ＢＬおよび反転ビット線ＢＬＸを他の層のメタル配線層に形成してもかまわない。
　本開示では、ＶＮＷ　ＦＥＴを用いたＳＲＡＭメモリセルについて、ＳＮＭを向上させ、かつ、トランジスタ配置の対称性が高いレイアウトが実現されるので、例えば半導体チップの性能向上に有用である。
ＭＣ１～ＭＣ４　ＳＲＡＭメモリセル
Ａ　第１記憶ノード
Ｂ　第２記憶ノード
ＰＵ１　第１トランジスタ
ＰＤ１　第２トランジスタ
ＰＤ２　第３トランジスタ
ＰＵ２　第４トランジスタ
ＰＤ３　第５トランジスタ
ＰＤ４　第６トランジスタ
ＰＧ１　第７トランジスタ
ＰＧ２　第８トランジスタ
ＢＬ　ビット線
ＢＬＸ　反転ビット線
１，２　メモリセルアレイ
３　ＳＲＡＭメモリセル
１４　ボトム配線
２１　ゲート配線
２３　ゲート配線
３１　ローカル配線（第１信号配線）
３２　ローカル配線（第２信号配線）
４１　Ｍ１配線（第１接続配線）
４２　Ｍ１配線（第２接続配線）
２１４　ボトム配線
２２１　ゲート配線
２２３　ゲート配線
２３１　ローカル配線（第１信号配線）
２３２　ローカル配線（第２信号配線）
２４１　Ｍ１配線（第１接続配線）
２４２　Ｍ１配線（第２接続配線）

Claims (5)

  1. 　ＳＲＡＭ（Static Random Access Memory）メモリセルを備えた半導体集積回路装置であって、
    　前記ＳＲＡＭメモリセルは、
    　第１記憶ノードと、
    　第２記憶ノードと、
    　高電圧側電源線と前記第１記憶ノードとの間に設けられた第１導電型の第１トランジスタと、
    　低電圧側電源線と前記第１記憶ノードとの間に、並列に設けられた第２導電型の第２および第３トランジスタと、
    　前記高電圧側電源線と前記第２記憶ノードとの間に設けられた前記第１導電型の第４トランジスタと、
    　前記低電圧側電源線と前記第２記憶ノードとの間に、並列に設けられた前記第２導電型の第５および第６トランジスタと、
    　ビット線と前記第１記憶ノードとの間に設けられ、ゲートがワード線と接続された前記第２導電型の第７トランジスタと、
    　反転ビット線と前記第２記憶ノードとの間に設けられ、ゲートが前記ワード線と接続された前記第２導電型の第８トランジスタとを備え、
    　前記第１、第２および第３トランジスタのゲートは、互いに接続されており、かつ、前記第２記憶ノードと接続されており、
    　前記第４、第５および第６トランジスタのゲートは、互いに接続されており、かつ、前記第１記憶ノードと接続されており、
    　前記第１～第８トランジスタは、ＶＮＷ（Vertical Nanowire：縦型ナノワイヤ）　ＦＥＴであり、
    　前記第２および第３トランジスタは、前記第１トランジスタの第１方向における両側に、それぞれ配置されており、
    　前記第５および第６トランジスタは、前記第４トランジスタの前記第１方向における両側に、それぞれ配置されており、
    　前記第７トランジスタは、前記第１トランジスタの前記第１方向における第１の側に配置されている一方、前記第８トランジスタは、前記第４トランジスタの前記第１方向における、前記第１の側の反対側である第２の側に配置されている
    ことを特徴とする半導体集積回路装置。
  2. 　請求項１記載の半導体集積回路装置において、
    　前記ＳＲＡＭメモリセルは、
    　前記第１方向に延びており、前記第１、第２、第３および第７トランジスタのトップ電極と接続された第１信号配線と、
    　前記第１方向に延びており、前記第４、第５、第６および第８トランジスタのトップ電極と接続された第２信号配線とを備える
    ことを特徴とする半導体集積回路装置。
  3. 　請求項２記載の半導体集積回路装置において、
    　前記ＳＲＡＭメモリセルは、
    　前記第１方向に延びており、前記第１、第２および第３トランジスタのゲートと接続され、前記第３トランジスタから前記第２の側に引き出された第１ゲート配線と、
    　前記第１方向に延びており、前記第４、第５および第６トランジスタのゲートと接続され、前記第５トランジスタから前記第１の側に引き出された第２ゲート配線とを備え、
    　前記第１信号配線は、前記第２ゲート配線と、前記第１方向と垂直をなす第２方向に延びる第１接続配線を介して、電気的に接続されており、
    　前記第２信号配線は、前記第１ゲート配線と、前記第２方向に延びる第２接続配線を介して、電気的に接続されている
    ことを特徴とする半導体集積回路装置。
  4. 　請求項１記載の半導体集積回路装置において、
    　前記第１および第４トランジスタは、前記第１方向と垂直をなす第２方向において、並べて配置されている
    ことを特徴とする半導体集積回路装置。
  5. 　請求項４記載の半導体集積回路装置において、
    　前記ＳＲＡＭメモリセルは、
    　前記第２方向に延びており、平面視で前記第１および第４トランジスタと重なりを有しており、前記第１および第４トランジスタのボトム電極と接続された第１ボトム配線を備える
    ことを特徴とする半導体集積回路装置。
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