JP7060814B2 - 半導体集積回路装置 - Google Patents

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Description

本開示は、縦型ナノワイヤ（ＶＮＷ：Vertical Nanowire）ＦＥＴ（Field Effect Transistor）を備えた半導体集積回路装置に関する。
半導体基板上に半導体集積回路を形成する方法として、スタンダードセル方式が知られている。スタンダードセル方式とは、特定の論理機能を有する基本的単位（例えば、インバータ，ラッチ，フリップフロップ，全加算器など）をスタンダードセルとして予め用意しておき、半導体基板上に複数のスタンダードセルを配置して、それらのスタンダードセルを配線で接続することによって、ＬＳＩチップを設計する方式のことである。
また、ＬＳＩの基本構成要素であるトランジスタは、ゲート長の縮小（スケーリング）により、集積度の向上、動作電圧の低減、および動作速度の向上を実現してきた。しかし近年、過度なスケーリングによるオフ電流と、それによる消費電力の著しい増大が問題となっている。この問題を解決するため、トランジスタ構造を従来の平面型から立体型に変更した立体構造トランジスタが盛んに研究されている。その１つとして、縦型ナノワイヤＦＥＴ（以下、適宜、ＶＮＷ ＦＥＴという）が注目されている。
特許文献１では、ＶＮＷ ＦＥＴを用いた２入力ＮＡＮＤのレイアウトが開示されている。特許文献２では、ＶＮＷ ＦＥＴを用いたインバータのレイアウトが開示されている。
米国特許出願公開第２０１６／００６３１６３号明細書 米国特許出願公開第２０１６／００１２１６９号明細書
半導体集積回路装置は、トランジスタが構成されるウェルまたは基板に電位を供給するための、タップセルと呼ばれるスタンダードセルを備える場合がある。しかしながら、ＶＮＷ ＦＥＴを備えた半導体集積回路装置におけるタップセルについて、開示された先行技術文献はない。
本開示は、ＶＮＷ ＦＥＴを備えた半導体集積回路装置における、タップセルのレイアウト構造を提供することを目的とする。
本開示の第１態様では、ＶＮＷ（Vertical Nanowire：縦型ナノワイヤ） ＦＥＴを備えた半導体集積回路装置は、第１スタンダードセルを備え、前記第１スタンダードセルは、第１方向に延び、第１電源電圧を供給する第１電源配線と、第１導電型のウェルまたは基板の上部に形成された、前記第１導電型の第１ボトム領域とを備え、前記第１ボトム領域は、平面視で前記第１電源配線と重なりを有しており、かつ、前記第１電源配線と接続されている。
この態様によると、第１スタンダードセルにおいて、第１電源配線から、第１導電型のウェルまたは基板に、第１導電型の第１ボトム領域を介して、第１電源電圧が供給される。したがって、第１スタンダードセルは、タップセルとして機能する。
本開示の第２態様では、ＶＮＷ（Vertical Nanowire：縦型ナノワイヤ） ＦＥＴを備えた半導体集積回路装置は、第１スタンダードセルを備え、前記第１スタンダードセルは、第１方向に延び、第１電源電圧を供給する第１電源配線と、第１導電型のウェルまたは基板の上部に形成されており、平面視で前記第１電源配線から離間した、前記第１導電型の第１ボトム領域と、前記第１方向と垂直をなす第２方向に延びており、前記第１電源配線と前記第１ボトム領域とを接続する第１接続配線とを備える。
この態様によると、第１スタンダードセルにおいて、第１電源配線から、第１導電型のウェルまたは基板に、第１導電型の第１ボトム領域、および、第１接続配線を介して、第１電源電圧が供給される。したがって、第１スタンダードセルは、タップセルとして機能する。
本開示によると、ＶＮＷ ＦＥＴを備えた半導体集積回路装置において、タップセルを実現することができる。
第１実施形態に係るタップセルのレイアウト構造の例を示す平面図 （ａ），（ｂ）は第１実施形態に係るタップセルのレイアウト構造の例を示す層別の平面図 （ａ）～（ｃ）は第１実施形態に係るタップセルのレイアウト構造の例を示す断面図 第１実施形態に係るタップセルを用いた回路ブロックのレイアウトの一例を示す平面図 第２実施形態に係るタップセルのレイアウト構造の例を示す平面図 （ａ），（ｂ）は第２実施形態に係るタップセルのレイアウト構造の例を示す層別の平面図 （ａ）～（ｄ）は第２実施形態に係るタップセルのレイアウト構造の例を示す断面図 第２実施形態に係るタップセルを用いた回路ブロックのレイアウトの一例を示す平面図 図８の一部拡大図 第３実施形態に係るタップセルのレイアウト構造の例を示す平面図 第３実施形態の変形例に係るタップセルのレイアウト構造の例を示す平面図 縦型ナノワイヤＦＥＴの基本構造例を示す模式図であり、（ａ）は断面図、（ｂ）は平面図 （ａ），（ｂ）は縦型ナノワイヤＦＥＴの基本構造例であって、ローカル配線を用いた構造例を示す模式平面図
以下、実施の形態について、図面を参照して説明する。以下の実施の形態では、半導体集積回路装置は複数のスタンダードセルを備えており、この複数のスタンダードセルのうち少なくとも一部は、いわゆる縦型ナノワイヤＦＥＴ（ＶＮＷ ＦＥＴ）を備えるものとする。そして、複数のスタンダードセルは、タップセルを含むものとする。
図１２はＶＮＷ ＦＥＴの基本構造例を示す模式図であり、（ａ）は断面図、（ｂ）は平面図である。なお、図１２（ｂ）では、メタル配線の図示を省いており、また、理解のしやすさのために、実際の平面視では見えない構成要素を図示している。
図１２に示すように、半導体基板５０１上に、Ｐ型ウェル５０２とＮ型ウェル５０３が形成されている。ただし、半導体基板５０１がＰ型基板であるとき、Ｐ型ウェルを形成しなくてもよい。Ｐ型ウェル５０２上に、Ｎ型トランジスタであるＶＮＷ ＦＥＴ５１０が形成されており、Ｎ型ウェル５０３上に、Ｐ型トランジスタであるＶＮＷ ＦＥＴ５２０が形成されている。５０４は絶縁膜、５０５は層間絶縁膜である。
ＶＮＷ ＦＥＴ５１０は、ソース／ドレイン電極となるボトム電極５１１と、ソース／ドレイン電極となるトップ電極５１２と、ボトム電極５１１とトップ電極５１２との間に、縦方向（基板面に対して垂直方向）に形成されたナノワイヤ５１３とを備える。ボトム電極５１１およびトップ電極５１２は、Ｎ導電型にドーピングされている。ナノワイヤ５１３の少なくとも一部がチャネル領域となる。ナノワイヤ５１３の周囲にはゲート絶縁膜５１５が形成されており、さらにその周囲にゲート電極５１４が形成されている。
ボトム電極５１１は、半導体基板５０１の上面に沿って広がるように形成されたボトム領域５１６と接続されている。ボトム領域５１６も、Ｎ導電型にドーピングされている。ボトム領域５１６の表面にはシリサイド領域５１７が形成されている。また、トップ電極５１２の周囲に、サイドウォール５１８が形成されている。トップ電極５１２の上に、シリサイド領域５１９が形成されている。ただし、サイドウォール５１８およびシリサイド領域５１９は形成しなくてもよい。
同様に、ＶＮＷ ＦＥＴ５２０は、ソース／ドレイン電極となるボトム電極５２１と、ソース／ドレイン電極となるトップ電極５２２と、ボトム電極５２１とトップ電極５２２との間に、縦方向に形成されたナノワイヤ５２３とを備える。ボトム電極５２１およびトップ電極５２２は、Ｐ導電型にドーピングされている。ナノワイヤ５２３の少なくとも一部がチャネル領域となる。ナノワイヤ５２３の周囲にはゲート絶縁膜５２５が形成されており、さらにその周囲にゲート電極５２４が形成されている。
ボトム電極５２１は、半導体基板５０１の上面に沿って広がるように形成されたボトム領域５２６と接続されている。ボトム領域５２６も、Ｐ導電型にドーピングされている。ボトム領域５２６の表面にはシリサイド領域５２７が形成されている。また、トップ電極５２２の周囲に、サイドウォール５２８が形成されている。トップ電極５２２の上に、シリサイド領域５２９が形成されている。ただし、サイドウォール５２８およびシリサイド領域５２９は形成しなくてもよい。
図１２の構造では、ＶＮＷ ＦＥＴ５１０のゲート電極領域５１４とＶＮＷ ＦＥＴ５２０のゲート電極領域５２４とが、ゲート配線５３１によって接続されている。また、ボトム領域５１６、シリサイド領域５１９、ゲート配線５３１、シリサイド領域５２９およびボトム領域５２６は、それぞれ、コンタクト５３２およびコンタクト５４１を介して、メタル配線層Ｍ１に形成された配線５４２に接続されている。なお、メタル配線層Ｍ１のさらに上層に、メタル配線層を積層することができる。
半導体基板５０１は、例えば、バルクＳｉ、ゲルマニウム、その化合物や合金等によって構成されている。Ｎ型ドーパントの例としては、Ａｓ、Ｐ、Ｓｂ、Ｎ、Ｃまたはこれらの組み合わせ等がある。Ｐ型ドーパントの例としては、Ｂ、ＢＦ２、Ｉｎ、Ｎ、Ｃまたはこれらの組み合わせ等がある。また、ＶＮＷ ＦＥＴ５１０，５２０の平面形状（ナノワイヤ５１３，５２３の横断面形状）は、例えば、円形、矩形、楕円形等であってもよい。
絶縁膜５０４の材質は、例えば、ＳｉＮ、ＳｉＣＮ等である。層間絶縁膜５０５の材料は、例えば、ＳｉＯ、ＴＥＯＳ、ＰＳＧ、ＢＰＳＧ、ＦＳＧ、ＳｉＯＣ、ＳＯＧ、Spin on Polymers、ＳｉＣ、または、これらの混合物等がある。シリサイド領域５１７，５２７の材質は、例えば、ＮｉＳｉ、ＣｏＳｉ、ＴｉＳｉ、ＷＳｉ等である。
ゲート電極５１４，５２４、および、ゲート配線５３１の材料は、例えば、ＴｉＮ、ＴａＮ、ＴｉＡｌ、Ｔｉ－containing Metal、Ｔａ－containing Metal、Ａｌ－containing Metal、Ｗ－containing Metal、ＴｉＳｉ、ＮｉＳｉ、ＰｔＳｉ、polysilicon with silicide、これらの組み合わせ等がある。ゲート絶縁膜５１５，５２５の材料は、例えば、ＳｉＯＮ、Ｓｉ３Ｎ４、Ｔａ２Ｏ５、Ａｌ２Ｏ３、Ｈｆ oxide、Ｔａ oxide、Ａｌ oxide等がある。また、ｋ値は７以上であることが好ましい。
トップ電極５１２，５２２上に設けるシリサイド領域５１９，５２９の材料としては、ＮｉＳｉ、ＣｏＳｉ、ＭｏＳｉ、ＷＳｉ、ＰｔＳｉ、ＴｉＳｉまたはこれらの組み合わせ等がある。また、他の構成として、Ｗ、Ｃｕ、Ａｌ等のメタルや、ＴｉＮ、ＴａＮ等の合金等、不純物注入された半導体等、またはこれらの組み合わせとしてもよい。サイドウォール５１８，５２８の材料としては、例えば、ＳｉＮ、ＳｉＯＮ、ＳｉＣ、ＳｉＣＮ、ＳｉＯＣＮ等がある。
コンタクト５３２の材料としては、例えば、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ等がある。また、Ｃｕ、Ｃｕ－arroy、Ｗ、Ａｇ、Ａｕ、Ｎｉ、Ａｌ等がある。あるいは、Ｃｏ、Ｒｕでもよい。
図１３はＶＮＷ ＦＥＴの基本構造例であって、ローカル配線を用いた構造例を示す。図１３（ａ）では、メタル配線層Ｍ１と、ＶＮＷ ＦＥＴ５１０のトップ電極５１２およびＶＮＷ ＦＥＴ５２０のトップ電極５２２との間に、ローカル配線５３４が形成されている。ボトム領域５１６，５２６およびゲート配線５３１は、それぞれ、コンタクト５３３、ローカル配線５３４およびコンタクト５４１を介して、メタル配線層Ｍ１に形成された配線５４２に接続されている。また、シリサイド領域５１９，５２９は、それぞれ、ローカル配線５３４およびコンタクト５４１を介して、メタル配線層Ｍ１に形成された配線５４２に接続されている。
図１３（ｂ）では、メタル配線層Ｍ１とボトム領域５１６，５２６との間に、ローカル配線５３５が形成されている。言い換えると、ローカル配線５３５は、図１３（ａ）におけるコンタクト５３３およびローカル配線５３４が一体となったものに相当する。シリサイド領域５３６は、ローカル配線５３５を形成する工程において、エッチングストッパとして用いられる。
本明細書では、スタンダードセルの論理機能に寄与するＶＮＷ ＦＥＴのことを「アクティブＶＮＷ ＦＥＴ」といい、スタンダードセルの論理機能に寄与しないＶＮＷ ＦＥＴのことを「ダミーＶＮＷ ＦＥＴ」という。また、以下の説明では、ＶＮＷ ＦＥＴのボトム電極、トップ電極、ゲート電極のことを、適宜、単にボトム、トップ、ゲートという。また、縦型ナノワイヤ、トップ、ボトムおよびゲートからなる単位構成が、１個または複数個によって、１個のＶＮＷ ＦＥＴを構成する場合、この単位構成のことを単に「ＶＮＷ」といい、ＶＮＷ ＦＥＴと区別するものとする。また、スタンダードセルのことを、適宜、単にセルという。
また、本開示に係るタップセルのように、ＶＮＷが、ボトムの極性の違い等からトランジスタを構成しない場合もある。本明細書では、ＶＮＷ ＦＥＴと同様の構造であるが、トランジスタを構成しない構造のことを、「擬似ＶＮＷ ＦＥＴ」または「擬似トランジスタ」という。
また、本明細書において、「同一配線幅」等のように、幅等が同じであることを意味する表現は、製造上のばらつき範囲を含んでいるものとする。
（第１実施形態）
図１～図３は第１実施形態に係るタップセルのレイアウト構造の例を示す図であり、図１は平面図、図２（ａ），（ｂ）は層別の平面図、図３（ａ）～（ｃ）は断面図である。具体的には、図２（ａ）はＶＮＷおよびその下の層を示し、図２（ｂ）はＶＮＷよりも上の層を示す。図３（ａ）は図１の平面視縦方向の断面図、図３（ｂ）～（ｃ）は図１の平面視横方向の断面図であり、図３（ａ）は線Ｘ１－Ｘ１’の断面、図３（ｂ）は線Ｙ１－Ｙ１’の断面、図３（ｃ）は線Ｙ２－Ｙ２’の断面である。
なお、以下の説明では、図１等の平面図において、図面横方向をＸ方向（第１方向に相当）、図面縦方向をＹ方向（第２方向に相当）としている。また、図１等の平面図において縦横に走る点線、および、図３等の断面図において縦に走る点線は、設計時に部品配置を行うために用いるグリッドを示す。グリッドは、Ｘ方向において等間隔に配置されており、またＹ方向において等間隔に配置されている。なお、グリッド間隔は、Ｘ方向とＹ方向とにおいて同じであってもよいし異なっていてもよい。また、グリッド間隔は、層ごとに異なっていてもかまわない。例えば、ＶＮＷ ＦＥＴまたは擬似ＶＮＷ ＦＥＴのグリッドとＭ１配線のグリッドとが、異なる間隔で配置されていてもよい。さらに、各部品は必ずしもグリッド上に配置される必要はない。ただし、製造ばらつきを抑制する観点から、部品はグリッド上に配置される方が好ましい。
また、本実施形態に係るデバイス構造は、図１３（ａ）の構造を前提としている。ただし、図１２や図１３（ｂ）の構造や、他のデバイス構造を前提とした構造にもなり得る。以降の実施形態についても同様である。また、図を分かりやすくするために、ＳＴＩ、各絶縁膜、ボトム上のシリサイド層、トップ上のシリサイド層、および、トップのサイドウォールについては、図示を省略している。以降の図についても同様である。
図１～図３に示すように、セルの上下（Ｙ方向における両端）において、Ｘ方向に延びる電源配線ＶＤＤ，ＶＳＳがそれぞれ設けられている。なお、ＶＤＤ，ＶＳＳは、電源配線と、電源配線が供給する電源電圧との両方を意味する符号として用いる。電源配線ＶＤＤ，ＶＳＳはＭ１配線層に形成されている。電源配線ＶＤＤ，ＶＳＳは、その上下に隣接するセル同士で共有することができる。ただし、電源配線を、その上下に隣接するセルによって共有しないレイアウトにしてもかまわない。
電源配線ＶＤＤと電源配線ＶＳＳとの間に、Ｐ型トランジスタ領域（Ｐｃｈと図示、以降の平面図でも同様）と、Ｎ型トランジスタ領域（Ｎｃｈと図示、以降の平面図でも同様）とが形成されている。Ｐ型トランジスタ領域は電源配線ＶＤＤの側に設けられており、Ｎ型トランジスタ領域は電源配線ＶＳＳの側に設けられている。ただし、本開示に係るタップセルでは、Ｐ型トランジスタ領域およびＮ型トランジスタ領域には、擬似トランジスタ（擬似ＶＮＷ ＦＥＴ）が形成されている。
Ｐ型トランジスタ領域は、Ｎウェル上にある。そしてＮウェルの上部に、Ｎ導電型にドーピングされたボトム領域１１が形成されている。ボトム領域１１は、平面視で電源配線ＶＤＤと重なる範囲まで広がっている。ボトム領域１１は、ローカル配線およびビアを介して電源配線ＶＤＤと接続されており、電源電圧ＶＤＤが供給される。すなわち、ボトム領域１１を介して、Ｎウェルに電源電圧ＶＤＤが供給される。
Ｎ型トランジスタ領域は、Ｐ基板またはＰウェル上にある。そしてＰ基板またはＰウェルの上部に、Ｐ導電型にドーピングされたボトム領域１２が形成されている。ボトム領域１２は、平面視で電源配線ＶＳＳと重なる範囲まで広がっている。ボトム領域１２は、ローカル配線およびビアを介して電源配線ＶＳＳと接続されており、電源電圧ＶＳＳが供給される。すなわち、ボトム領域１２を介して、Ｐ基板またはＰウェルに電源電圧ＶＳＳが供給される。なお、ここでは、ボトム領域１１とボトム領域１２とは、Ｘ方向における位置とサイズが同一である。
Ｐ型トランジスタ領域には、擬似トランジスタＰ１，Ｐ２，Ｐ３，Ｐ４が、Ｘ方向に並べて配置されている。擬似トランジスタＰ１，Ｐ２，Ｐ３，Ｐ４はそれぞれ、Ｙ方向に並ぶ２個のＶＮＷを有している。また、Ｎ型トランジスタ領域には、擬似トランジスタＮ１，Ｎ２，Ｎ３，Ｎ４が、Ｘ方向に並べて配置されている。擬似トランジスタＮ１，Ｎ２，Ｎ３，Ｎ４はそれぞれ、Ｙ方向に並ぶ２個のＶＮＷを有している。
擬似トランジスタＰ１，Ｐ２，Ｐ３，Ｐ４は、ボトムがボトム領域１１に接続されている。また、擬似トランジスタＰ１，Ｐ２，Ｐ３，Ｐ４は、ゲートが、Ｙ方向に並列に延びるゲート配線２１，２２，２３，２４にそれぞれ接続されており、トップが、Ｙ方向に並列に延びるローカル配線３１，３２，３３，３４にそれぞれ接続されている。
擬似トランジスタＮ１，Ｎ２，Ｎ３，Ｎ４は、ボトムがボトム領域１２に接続されている。また、擬似トランジスタＮ１，Ｎ２，Ｎ３，Ｎ４は、ゲートが、Ｙ方向に並列に延びるゲート配線２５，２６，２７，２８にそれぞれ接続されており、トップが、Ｙ方向に並列に延びるローカル配線３５，３６，３７，３８にそれぞれ接続されている。
擬似トランジスタＰ１，Ｐ２，Ｐ３，Ｐ４および擬似トランジスタＮ１，Ｎ２，Ｎ３，Ｎ４のトップは、Ｎ導電型がドーピングされていてもいいし、Ｐ導電型がドーピングされていてもいい。また、ゲート配線２１，２２，２３，２４，２５，２６，２７，２８、および、ローカル配線３１，３２，３３，３４，３５，３６，３７，３８はフローティングである。すなわち、擬似トランジスタＰ１，Ｐ２，Ｐ３，Ｐ４および擬似トランジスタＮ１，Ｎ２，Ｎ３，Ｎ４のゲートとトップはフローティングである。
以上のようなレイアウト構造によって、次のような作用効果が得られる。
Ｐ型トランジスタ領域において、電源配線ＶＤＤから、ボトム領域１１を介して、Ｎウェルに電源電圧ＶＤＤが供給される。また、Ｎ型トランジスタ領域において、電源配線ＶＳＳから、ボトム領域１２を介して、Ｐ基板またはＰウェルに電源電圧ＶＳＳが供給される。したがって、本実施形態に係るセルは、タップセルとして機能する。
また、本実施形態に係るタップセルでは、擬似トランジスタＰ１～Ｐ４，Ｎ１～Ｎ４が配置されており、これによって、半導体集積回路装置においてＶＮＷの分布が均一となり、製造精度が上がるとともに、トランジスタ特性のばらつきが抑制される。さらには、タップセルの両側に配置されたセルについて、トランジスタ特性の予測可能性が向上する。
また、ゲート配線２１，２２，２３，２４，２５，２６，２７，２８は、全てＹ方向に延びており、かつ、同一配線幅である。これにより、製造が容易になり、製造精度が上がる。ローカル配線３１，３２，３３，３４，３５，３６，３７，３８は、全てＹ方向に延びており、かつ、同一配線幅である。これにより、製造が容易になり、製造精度が上がる。
なお、擬似トランジスタＰ１，Ｐ２，Ｐ３，Ｐ４および擬似トランジスタＮ１，Ｎ２，Ｎ３，Ｎ４のゲートとトップは、少なくとも一部は、フローティングでなくてもよい。例えば、擬似トランジスタＰ１，Ｐ２，Ｐ３，Ｐ４のゲートとトップに、電源電圧ＶＤＤを与えてもよい。
また、Ｙ方向に並ぶ擬似トランジスタについて、ゲート同士を接続してもよい。例えば、擬似トランジスタＰ１のゲートと、擬似トランジスタＮ１のゲートを、単一のゲート配線で接続してもよい。
また、ＶＮＷの一部または全部を省いてもかまわない。例えば、擬似トランジスタＰ２，Ｐ３、Ｎ２，Ｎ３について、２個のＶＮＷのうちタップセル中央に近い方のＶＮＷを省いてもよい。この場合、周囲のセルに対する影響は少ない。ゲート配線２１，２２，２３，２４，２５，２６，２７，２８、および、ローカル配線３１，３２，３３，３４，３５，３６，３７，３８の一部または全部を省いてもかまわない。
また、上述のレイアウト構造では、ボトム領域１１は擬似トランジスタＰ１～Ｐ４の領域全体にわたって一体に形成されており、ボトム領域１２は擬似トランジスタＮ１～Ｎ４の領域全体にわたって一体に形成されていた。これに代えて、ボトム領域１１，１２は、分離して形成してもかまわない。例えば、ボトム領域１１を、擬似トランジスタＰ１～Ｐ４毎に分離して、それぞれをＹ方向に長い領域として形成してもよい。
また、上述のレイアウト構造の例では、Ｘ方向に４個の擬似トランジスタを並べた、セル幅（Ｘ方向のサイズ）が４グリッドのタップセルを例にとって説明した。ただし、タップセルのセル幅はこれに限られるものではない。また、レイアウト設計において、セル幅が異なる複数のタップセルを用意してもよい。これにより、レイアウト設計の自由度が向上する。
＜ブロックレイアウト例＞
図４は第１実施形態に係るタップセルを用いた回路ブロックのレイアウトの一例を示す平面図である。図４に示す回路ブロックでは、複数のセルＣがＸ方向に並ぶ複数のセル列ＣＲ１，ＣＲ２，ＣＲ３が、Ｙ方向に並べて配置されている。複数のセルＣの中で、ＴＡＰ１１，ＴＡＰ１２はタップセルであり、上述のレイアウト構造を有する。他のセルＣ（図４では、３入力ＮＡＮＤセルＮＤ３としている）は、ＶＮＷ ＦＥＴを含むレイアウト構造を有している。セル列ＣＲ１のＹ方向における両側に、Ｘ方向に延びる電源配線ＶＤＤ１，ＶＳＳ１が配置されている。セル列ＣＲ２のＹ方向における両側に、Ｘ方向に延びる電源配線ＶＳＳ２，ＶＤＤ２が配置されている。セル列ＣＲ３のＹ方向における両側に、Ｘ方向に延びる電源配線ＶＤＤ３，ＶＳＳ３が配置されている。電源配線ＶＳＳ１，ＶＳＳ２，ＶＳＳ３は電源電圧ＶＳＳを供給し、電源配線ＶＤＤ１，ＶＤＤ２，ＶＤＤ３は電源電圧ＶＤＤを供給する。
図４に示す回路ブロックでは、複数のセル列ＣＲ１，ＣＲ２，ＣＲ３は交互に上下フリップされている。このため、セル列ＣＲ１，ＣＲ２はＰ基板またはＰウェルを共有しており、セル列ＣＲ２，ＣＲ３はＮウェルを共有している。そして、タップセルはセル列の１列おきに配置されている。図４では、セル列ＣＲ１にタップセルＴＡＰ１１が配置されており、セル列ＣＲ３にタップセルＴＡＰ１２が配置されている。セル列ＣＲ２にはタップセルは配置されていない。
セル列ＣＲ１，ＣＲ２が共有するＰ基板またはＰウェルは、各セルＣにおいて、Ｎ型ＶＮＷ ＦＥＴが形成されており、また、タップセルＴＡＰ１１におけるＰ型のボトム領域１２を介して電源電圧ＶＳＳが供給される。また、セル列ＣＲ２，ＣＲ３が共有するＮウェルは、各セルＣにおいて、Ｐ型ＶＮＷ ＦＥＴが形成されており、また、タップセルＴＡＰ１２におけるＮ型のボトム領域１１を介して電源電圧ＶＤＤが供給される。
図４から分かるように、タップセルＴＡＰ１１，ＴＡＰ１２にＶＮＷが配置されることによって、ブロックレイアウトにおいてＶＮＷの配置が規則的になる。これにより、製造ばらつきが抑制され、歩留まりが向上する。また、他のセルＣに配置されたＶＮＷ ＦＥＴ、特に、タップセルの上下や左右に配置されたＶＮＷ ＦＥＴについて、その特性が予測可能となる。
なお、図４のブロックレイアウトでは、上下に隣接するセル列について、その間の電源配線を共有しないものとしている。これは、電源配線の下方に配置されるボトム領域の導電型極性が、タップセルと他のセルとで異なるためである。これに対して、上下に隣接するセル列について、その間の電源配線を共有するようにしてもよい。この場合には、電源配線の下方において、タップセルと他のセルとでボトム領域が重なる部分は、他のセルのボトム領域の導電型極性にすればよい。これにより、ブロック面積をより小さくすることができる。
（第２実施形態）
図５～図７は第２実施形態に係るタップセルのレイアウト構造の例を示す図であり、図５は平面図、図６（ａ），（ｂ）は層別の平面図、図７（ａ）～（ｄ）は断面図である。具体的には、図６（ａ）はＶＮＷおよびその下の層を示し、図６（ｂ）はＶＮＷよりも上の層を示す。図７（ａ）～（ｂ）は図５の平面視縦方向の断面図、図７（ｃ）～（ｄ）は図５の平面視横方向の断面図であり、図７（ａ）は線Ｘ１－Ｘ１’の断面、図７（ｂ）は線Ｘ２－Ｘ２’の断面、図７（ｃ）は線Ｙ１－Ｙ１’の断面、図７（ｄ）は線Ｙ２－Ｙ２’の断面である。
第１実施形態で示した図４のブロックレイアウトでは、Ｐ型ボトム領域とＮ型ボトム領域との間の間隔が狭い部分があり、パタン形成が困難になる場合がある。例えば、図４における部分Ａ１では、タップセルＴＡＰ１２のＮ型ボトム領域１１と、その図面上側にあるセルＣのＰ型ボトム領域１６との間が非常に狭い。また、部分Ｂ１では、タップセルＴＡＰ１２のＮ型ボトム領域１１と、その図面右側にあるセルＣのＰ型ボトム領域１７との間が非常に狭い。本実施形態に係るタップセルでは、このような問題を解決することができる。
図５～図７に示すように、Ｐ型トランジスタ領域は、Ｎウェル上にある。そしてＮウェルの上部に、Ｎ導電型にドーピングされたボトム領域１１１が形成されている。ボトム領域１１１は、平面視で電源配線ＶＤＤから離間している。そしてボトム領域１１１は、Ｙ方向に並列に延びる接続配線の一例としてのローカル配線１３１，１３２によって電源配線ＶＤＤと接続されており、電源電圧ＶＤＤが供給される。すなわち、ボトム領域１１１を介して、Ｎウェルに電源電圧ＶＤＤが供給される。
Ｎ型トランジスタ領域は、Ｐ基板またはＰウェル上にある。そしてＰ基板またはＰウェルの上部に、Ｐ導電型にドーピングされたボトム領域１１２が形成されている。ボトム領域１１２は、平面視で電源配線ＶＳＳから離間している。そしてボトム領域１１２は、Ｙ方向に並列に延びる接続配線の一例としてのローカル配線１３３，１３４によって電源配線ＶＳＳと接続されており、電源電圧ＶＳＳが供給される。すなわち、ボトム領域１１２を介して、Ｐ基板またはＰウェルに電源電圧ＶＳＳが供給される。
Ｐ型トランジスタ領域には、トランジスタＰ１，Ｐ２が、ボトム領域１１１のＸ方向における両側に配置されている。トランジスタＰ１，Ｐ２はそれぞれ、Ｙ方向に並ぶ２個のＶＮＷを有している。また、Ｎ型トランジスタ領域には、トランジスタＮ１，Ｎ２が、ボトム領域１１２のＸ方向における両側に配置されている。トランジスタＮ１，Ｎ２はそれぞれ、Ｙ方向に並ぶ２個のＶＮＷを有している。
トランジスタＰ１，Ｐ２は、ボトムが、Ｐ導電型のボトム領域１１３，１１４にそれぞれ接続されており、ゲートが、Ｙ方向に延びるゲート配線１２１，１２４にそれぞれ接続されており、トップが、Ｙ方向に延びるローカル配線１３５，１３６にそれぞれ接続されている。トランジスタＮ１，Ｎ２は、ボトムが、Ｎ導電型のボトム領域１１５，１１６にそれぞれ接続されており、ゲートが、Ｙ方向に延びるゲート配線１２５，１２８にそれぞれ接続されており、トップが、Ｙ方向に延びるローカル配線１３７，１３８にそれぞれ接続されている。トランジスタＰ１，Ｐ２のトップはＰ導電型がドーピングされており、トランジスタＮ１，Ｎ２のトップは、Ｎ導電型がドーピングされている。トランジスタＰ１，Ｐ２，Ｎ１，Ｎ２はダミーＶＮＷ ＦＥＴである。
また、ボトム領域１１１とトランジスタＰ１との間、および、ボトム領域１１１とトランジスタＰ２との間に、Ｙ方向に延びるゲート配線１２２，１２３が、それぞれ形成されている。また、ボトム領域１１２とトランジスタＮ１との間、および、ボトム領域１１２とトランジスタＮ２との間に、Ｙ方向に延びるゲート配線１２６，１２７が、それぞれ形成されている。
ボトム領域１１３，１１４，１１５，１１６、ゲート配線１２１，１２４，１２５，１２８、および、ローカル配線１３５，１３６，１３７，１３８はフローティングである。すなわち、トランジスタＰ１，Ｐ２およびトランジスタＮ１，Ｎ２のボトム、ゲートおよびトップはフローティングである。また、ゲート配線１２２，１２３，１２６，１２７もフローティングである。
以上のようなレイアウト構造によって、次のような作用効果が得られる。
Ｐ型トランジスタ領域において、電源配線ＶＤＤから、ローカル配線１３１，１３２およびボトム領域１１１を介して、Ｎウェルに電源電圧ＶＤＤが供給される。また、Ｎ型トランジスタ領域において、電源配線ＶＳＳから、ローカル配線１３３，１３４およびボトム領域１１２を介して、Ｐ基板またはＰウェルに電源電圧ＶＳＳが供給される。したがって、本実施形態に係るセルは、タップセルとして機能する。
また、ボトム領域１１１は平面視で電源配線ＶＤＤと離間しており、ボトム領域１１２は電源配線ＶＳＳと離間している。このため、タップセルの上下（Ｙ方向における両側）に他のセルを隣接配置した場合において、電源配線ＶＤＤの下方にＰ型ボトム領域を配置することができ、電源配線ＶＳＳの下方にＮ型ボトム領域を配置することができる。したがって、本実施形態に係るタップセルでは、上下に隣接した他のセルとの間で電源配線ＶＤＤ，ＶＳＳを共有することができるので、回路ブロックの面積をより小さくすることができる。
また、Ｎ型ボトム領域１１１は、トランジスタＰ１，Ｐ２のボトムが接続されたＰ型ボトム領域１１３，１１４に対して、Ｘ方向において十分な間隔が保たれており、かつ、隣接配置される他のセルの、電源配線ＶＤＤの下方に配置されるＰ型ボトム領域に対して、Ｙ方向において十分な間隔が保たれる。同様に、Ｐ型ボトム領域１１２は、トランジスタＮ１，Ｎ２のボトムが接続されたＮ型ボトム領域１１５，１１６に対して、Ｘ方向において十分な間隔が保たれており、かつ、隣接配置される他のセルの、電源配線ＶＳＳの下方に配置されるＮ型ボトム領域に対して、Ｙ方向において十分な間隔が保たれる。したがって、パタン形成が容易になる。
また、本実施形態に係るタップセルは、トランジスタＰ１，Ｐ２，Ｎ１，Ｎ２が配置されている。これにより、半導体集積回路装置においてＶＮＷの分布が均一となり、製造精度が上がるとともに、トランジスタ特性のばらつきが抑制される。さらには、タップセルの両側に隣接配置されるセルについて、トランジスタ特性の予測可能性が向上する。
ゲート配線１２１，１２２，１２３，１２４，１２５，１２６，１２７，１２８は、全てＹ方向に延びており、かつ、同一配線幅である。これにより、製造が容易になり、製造精度が上がる。ローカル配線１３１，１３２，１３３，１３４，１３５，１３６，１３７，１３８は、全てＹ方向に延びており、かつ、同一配線幅である。これにより、製造が容易になり、製造精度が上がる。
なお、トランジスタＰ１，Ｐ２およびトランジスタＮ１，Ｎ２のボトム、ゲートおよびトップは、少なくとも一部は、フローティングでなくてもよい。例えば、トランジスタＰ１，Ｐ２のボトム、ゲートおよびトップに、電源電圧ＶＤＤを与えてもよい。
また、Ｙ方向に並ぶトランジスタについて、ゲート同士を接続してもよい。例えば、トランジスタＰ１のゲートと、トランジスタＮ１のゲートを、単一のゲート配線で接続してもよい。また、Ｙ方向に並ぶトランジスタについて、トップ同士を接続してもよい。例えば、トランジスタＰ１のトップと、トランジスタＮ１のトップを、単一のローカル配線で接続してもよい。また、ＶＮＷが形成されていない箇所の、Ｙ方向に並ぶゲート配線同士を接続してもよい。例えば、ゲート配線１２２，１２６を接続して、Ｙ方向に延びる単一のゲート配線としてもよい。
また、トランジスタＰ１，Ｐ２，Ｎ１，Ｎ２について、ＶＮＷの一部または全部を省いてもかまわない。
＜ブロックレイアウト例＞
図８は第２実施形態に係るタップセルを用いた回路ブロックのレイアウトの一例を示す平面図である。図８に示す回路ブロックでは、複数のセルＣがＸ方向に並ぶ複数のセル列ＣＲ１，ＣＲ２，ＣＲ３が、Ｙ方向に並べて配置されている。複数のセルＣの中で、ＴＡＰ２１，ＴＡＰ２２はタップセルであり、上述のレイアウト構造を有している。他のセルＣ（図８では、２入力ＮＡＮＤセルＮＤ２としている）は、ＶＮＷ ＦＥＴを含むレイアウト構造を有している。複数のセル列ＣＲ１，ＣＲ２，ＣＲ３のＹ方向における両側に、Ｘ方向に延びる電源配線ＶＤＤ１，ＶＳＳ１，ＶＤＤ２，ＶＳＳ２が配置されている。電源配線ＶＳＳ１，ＶＳＳ２は電源電圧ＶＳＳを供給し、電源配線ＶＤＤ１，ＶＤＤ２は電源電圧ＶＤＤを供給する。
図８に示す回路ブロックでは、複数のセル列ＣＲ１，ＣＲ２，ＣＲ３は交互に上下フリップされており、隣り合うセル列はその間にある電源配線を共有している。例えば、セル列ＣＲ１，ＣＲ２は電源配線ＶＳＳ１を共有し、セル列ＣＲ２，ＣＲ３は電源配線ＶＤＤ２を共有する。また、セル列ＣＲ１，ＣＲ２はＰ基板またはＰウェルを共有しており、セル列ＣＲ２，ＣＲ３はＮウェルを共有している。そして、タップセルはセル列の１列おきに配置されている。図８では、セル列ＣＲ１にタップセルＴＡＰ２１が配置されており、セル列ＣＲ３にタップセルＴＡＰ２２が配置されている。セル列ＣＲ２にはタップセルは配置されていない。
セル列ＣＲ１，ＣＲ２が共有するＰ基板またはＰウェルは、各セルＣにおいて、Ｎ型ＶＮＷ ＦＥＴが形成されており、また、タップセルＴＡＰ２１におけるＰ型のボトム領域１１２を介して電源電圧ＶＳＳが供給される。また、セル列ＣＲ２，ＣＲ３が共有するＮウェルは、各セルＣにおいて、Ｐ型ＶＮＷ ＦＥＴが形成されており、また、タップセルＴＡＰ２２におけるＮ型のボトム領域１１１を介して電源電圧ＶＤＤが供給される。
図８から分かるように、本実施形態によると、上下に隣接するセル列で電源配線を共有することができるので、回路ブロックの面積がより小さくなる。また、タップセルＴＡＰ２１，ＴＡＰ２２においてＸ方向における両端近傍にＶＮＷが配置されるので、他のセルＣに配置されたＶＮＷ ＦＥＴ、特に、タップセルの左右に配置されたセルのＶＮＷ ＦＥＴの特性が予測可能となる。
また、タップセルのボトム領域は、Ｘ方向およびＹ方向において、異なる導電型のボトム領域に対して十分な間隔が保たれている。例えば図８では、タップセルＴＡＰ２２におけるＮ型のボトム領域１１１について、Ｐ型のボトム領域との間隔を矢印で示している。したがって、パタン形成が容易になる。
（第３実施形態）
図９は図８の下部を拡大した図である。図９において、Ｐ型形成部は、Ｐ型ボトム領域をパタン形成する範囲であり、Ｎ型形成部は、Ｎ型ボトム領域をパタン形成する範囲である。図９から分かるように、タップセルＴＡＰ２２におけるＮ型ボトム領域１１１を形成するためのＮ型形成部は、広いＰ型形成部の中に、飛び地のように位置している。また、タップセルＴＡＰ２２におけるＰ型ボトム領域１１２を形成するためのＰ型形成部は、広いＮ型形成部の中に、飛び地のように位置している。このような配置では、Ｐ型形成部およびＮ型形成部に狭小部が生じ（図９に矢印で示した部分）、パタン形成が困難になる。また、Ｎ型ボトム領域１１１を形成するためのＮ型形成部、および、Ｐ型ボトム領域１１２を形成するためのＰ型形成部自体も小さいので、この点においてもパタン形成が困難になる。本実施形態では、このような課題を解決し、パタン形成が容易になるタップセルのレイアウト構造を提供する。
図１０は第３実施形態に係るタップセルのレイアウト構造の例を示す平面図である。図１０のレイアウト構造は、図５のレイアウト構造について、ボトム領域１１１に対するボトム領域１１２の位置を、Ｘ方向において４グリッド分ずらした構成になっている。
図１０に示すように、Ｐ型トランジスタ領域は、Ｎウェル上にある。そしてＮウェルの上部に、Ｎ導電型にドーピングされたボトム領域２１１が形成されている。ボトム領域２１１は、平面視で電源配線ＶＤＤから離間している。そしてボトム領域２１１は、Ｙ方向に並列に延びる接続配線の一例としてのローカル配線２３１，２３２によって電源配線ＶＤＤと接続されており、電源電圧ＶＤＤが供給される。すなわち、ボトム領域２１１を介して、Ｎウェルに電源電圧ＶＤＤが供給される。
Ｎ型トランジスタ領域は、Ｐ基板またはＰウェル上にある。そしてＰ基板またはＰウェルの上部に、Ｐ導電型にドーピングされたボトム領域２１２が形成されている。ボトム領域２１２は、平面視で電源配線ＶＳＳから離間している。そしてボトム領域２１２は、Ｙ方向に並列に延びる接続配線の一例としてのローカル配線２３３，２３４によって電源配線ＶＳＳと接続されており、電源電圧ＶＳＳが供給される。すなわち、ボトム領域２１２を介して、Ｐ基板またはＰウェルに電源電圧ＶＳＳが供給される。
そして、ボトム領域２１１とボトム領域２１２とは、Ｘ方向において４グリッド分ずらして配置されており、Ｘ方向において重なりを有しない位置に配置されている。
Ｐ型トランジスタ領域には、トランジスタＰ１，Ｐ２が、ボトム領域２１１のＸ方向における両側に配置されている。また、トランジスタＰ２の図面右側に、トランジスタＰ３，Ｐ４，Ｐ５，Ｐ６が配置されている。トランジスタＰ１～Ｐ６はそれぞれ、Ｙ方向に並ぶ２個のＶＮＷを有している。また、Ｎ型トランジスタ領域には、トランジスタＮ１，Ｎ２が、ボトム領域２１２のＸ方向における両側に配置されている。また、トランジスタＮ１の図面左側に、トランジスタＮ３，Ｎ４，Ｎ５，Ｎ６が配置されている。トランジスタＮ１～Ｎ６はそれぞれ、Ｙ方向に並ぶ２個のＶＮＷを有している。
図１０のレイアウト構造によると、Ｎ型ボトム領域２１１を形成するためのＮ型形成部が、Ｎ型トランジスタ領域におけるＮ型形成部と連結している。また、Ｐ型ボトム領域２１２を形成するためのＰ型形成部が、Ｐ型トランジスタ領域におけるＰ型形成部と連結している。このため、広いＮ型形成部の中に飛び地のように位置する小さなＰ型形成部は存在せず、また、広いＰ型形成部の中に飛び地のように位置する小さなＮ型形成部は存在しない。そして、Ｐ型形成部およびＮ型形成部に狭小部が生じていない。したがって、パタン形成が容易になる。
なお、図１０のレイアウト構造では、ボトム領域２１１とボトム領域２１２の位置を、Ｘ方向において４グリッド分ずらしている。ただし、ずらす長さはこれに限られるものではなく、Ｐ型形成部およびＮ型形成部に狭小部が生じないように、ボトム領域の位置をずらせばよい。
図１１は本実施形態の変形例に係るタップセルのレイアウト構造の例を示す平面図である。図１１のレイアウト構造は、ボトム領域２１１とボトム領域２１２の位置を、Ｘ方向において２グリッド分ずらした構成になっている。ボトム領域２１１とボトム領域２１２とは、Ｘ方向において重なりを有しない位置に配置されている。図１１のレイアウト構造でも、Ｎ型形成部の中に飛び地のように位置する小さなＰ型形成部は存在せず、また、Ｐ型形成部の中に飛び地のように位置する小さなＮ型形成部は存在しない。そして、Ｐ型形成部およびＮ型形成部に狭小部が生じていない。したがって、パタン形成が容易になる。加えて、図１０のレイアウト構造よりも、タップセルのセル幅（Ｘ方向のサイズ）が小さくなる。
（他の実施形態）
（その１）
上述したレイアウト構造の例では、ＶＮＷの平面形状は円形であるものとしたが、ＶＮＷの平面形状は円形に限られるものではない。例えば、矩形、長円形などであってもかまわない。なお、ＶＮＷの平面形状を長円形のように一方向に長く延びる形状である場合には、延びる方向は同一であるのが好ましい。また、端の位置はそろっていることが好ましい。
また、タップセルにおいて、全てのＶＮＷを同一形状にする必要はなく、異なる平面形状を有するＶＮＷが混在していてもかまわない。
（その２）
上述したレイアウト構造の例では、ＶＮＷ ＦＥＴおよび擬似ＶＮＷ ＦＥＴについては、２個のＶＮＷによって構成するものとしたが、ＶＮＷ ＦＥＴおよび擬似ＶＮＷ ＦＥＴを構成するＶＮＷの個数はこれに限られるものではない。
本開示では、ＶＮＷ ＦＥＴを備えた半導体集積回路装置において、タップセルを実現できるので、例えば半導体チップの性能向上に有用である。
１１ ボトム領域
１２ ボトム領域
１１１ ボトム領域
１１２ ボトム領域
１３１，１３２ ローカル配線（接続配線）
１３３，１３４ ローカル配線（接続配線）
２１１ ボトム領域
２１２ ボトム領域
２３１，２３２ ローカル配線（接続配線）
２３３，２３４ ローカル配線（接続配線）
Ｐ１～Ｐ４ トランジスタ、擬似トランジスタ
Ｎ１～Ｎ４ トランジスタ、擬似トランジスタ
ＶＤＤ 電源配線、電源電圧
ＶＳＳ 電源配線、電源電圧

Claims (5)

  1. ＶＮＷ（Vertical Nanowire：縦型ナノワイヤ） ＦＥＴを備えた半導体集積回路装置であって、
    第１スタンダードセルを備え、
    前記第１スタンダードセルは、
    第１方向に延び、第１電源電圧を供給する第１電源配線と、
    第１導電型のウェルまたは基板の上部に形成された、前記第１導電型の第１ボトム領域とを備え、
    前記第１ボトム領域は、平面視で前記第１電源配線と重なりを有しており、かつ、前記第１電源配線と接続されている
    ことを特徴とする半導体集積回路装置。
  2. 請求項１記載の半導体集積回路装置において、
    前記第１スタンダードセルは、
    ボトムが前記第１ボトム領域と接続された、少なくとも１つの第１擬似ＶＮＷ ＦＥＴを備える
    ことを特徴とする半導体集積回路装置。
  3. 請求項１記載の半導体集積回路装置において、
    前記第１スタンダードセルは、
    前記第１方向に延び、第２電源電圧を供給する第２電源配線と、
    第２導電型のウェルまたは基板の上部に形成された、前記第２導電型の第２ボトム領域とを備え、
    前記第２ボトム領域は、平面視で前記第２電源配線と重なりを有しており、かつ、前記第２電源配線と接続されている
    ことを特徴とする半導体集積回路装置。
  4. 請求項３記載の半導体集積回路装置において、
    前記第１スタンダードセルは、
    ボトムが前記第２ボトム領域と接続された、少なくとも１つの第２擬似ＶＮＷ ＦＥＴを備える
    ことを特徴とする半導体集積回路装置。
  5. 請求項３記載の半導体集積回路装置において、
    前記第１ボトム領域と前記第２ボトム領域とは、前記第１方向における位置とサイズが同一である
    ことを特徴とする半導体集積回路装置。
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