TWI677986B - 半導體裝置 - Google Patents

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魯立忠
Lee Chung Lu
郭大鵬
Ta Pen Guo
田麗鈞
Lichun Tien
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台灣積體電路製造股份有限公司
Taiwan Semiconductor Manufacturing Co., Ltd.
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Abstract

半導體裝置包含複數個標準元件。複數個標準元件包含第一組標準元件及第二組標準元件，此第一組標準元件佈置在沿列方向延伸之第一列中，此第二組標準元件佈置在沿列方向延伸之第二列中。第一組標準元件及第二組標準元件沿行方向佈置。第一組標準元件在行方向的元件高度不同於第二組標準元件在行方向的元件高度。

Description

半導體裝置
本申請案係關於包含複數個標準元件的半導體裝置及標準元件佈局技術。
現今，積體電路係藉由置放具有不同功能之各種標準元件而設計。例如，標準元件可為邏輯閘極(logic gate)(諸如AND閘極、OR閘極、XOR閘極、NOT閘極、NAND閘極、NOR閘極及XNOR閘極)以及組合邏輯電路(combinational logic circuit)(諸如多工器(multiplexer)、正反器(flip-flop)、加法器(adder)及計數器(counter))。可實施標準元件以實現複雜的積體電路功能。為了方便設計積體電路，建立包含具有與其對應佈局之常用標準元件庫(library)。因此，當設計積體電路時，設計者可從庫中選擇所需的標準元件並且將所選定的標準元件置放於自動布局(automatic placement)及繞線區塊(routing block)中，以建立積體電路的佈局。例如，當設計具有特定功能之積體電路時，從預設計標準元件庫中選擇標準元件。接著，設計者或電子設計自動化(Electronic Desgin Automation，EDA)或電子電腦輔助設計 (Electronic Computer-Aided Design，ECAD)工具繪製出包含已選定的標準元件和/或非標準定制元件(non-standard custom cell)之積體電路的設計佈局。將設計佈局轉換成光罩(photomask)。隨後，當藉由使用光罩之微影(photography)製程定義的各層的圖案轉移至基板時，可製造半導體積體電路。
根據本揭露之一態樣，一種半導體裝置包含複數個標準元件。這些標準元件包含第一組標準元件及第二組標準元件，第一組標準元件佈置在沿列方向延伸的第一列中，第二組標準元件佈置在沿列方向延伸的第二列中。第一組標準元件及第二組標準元件沿行方向佈置。第一組標準元件在行方向上之元件高度不同於第二組標準元件在行方向上之元件高度。
根據本揭露之另一態樣，一種半導體裝置包含複數個標準元件。這些標準元件包含第一組標準元件及第二組標準元件，第一組標準元件佈置在沿列方向延伸之第一列中，第二組標準元件佈置在沿列方向延伸之第二列中。第一組標準元件及第二組標準元件沿行方向佈置。第一組標準元件在行方向上之元件高度不同於第二組標準元件之元件高度。依據在複數個標準元件之每一個內沿行方向佈置的多個鰭式結構決定第一組標準元件之元件高度及第二組標準元件之元件高度。
根據本揭露之又一態樣，一種半導體裝置包含複數個標準元件。這些標準元件包含第一組標準元件及第二組標準元件，第一組標準元件佈置在沿列方向延伸之第一列中，第二組標準元件佈置在沿列方向延伸之第二列中。第一組標準元件及第二組標準元件沿行方向佈置。複數個標準元件的每一個包含用於供應第一電位的第一電源接線及用於供應不同於第一電位之第二電位的第二電源接線。第一組標準元件在行方向之元件高度不同於第二組標準元件在行方向之元件高度。依據在複數個標準元件之每一個內沿行方向佈置的多個金屬接線決定第一組標準元件之元件高度及第二組標準元件之元件高度，金屬接線位於比第一電源接線及第二電源接線所在之一位準更靠近基板的一位準處。
10‧‧‧半導體裝置
12‧‧‧P型區
14‧‧‧N型區
1000‧‧‧基板
1100‧‧‧隔離區
1200‧‧‧鰭式結構
1300‧‧‧通道區
1350‧‧‧閘極絕緣層
1380‧‧‧閘電極
1400‧‧‧源極區
1500‧‧‧汲極區
310‧‧‧基板層
320‧‧‧閘極層
330‧‧‧第一通孔層
340‧‧‧第二通孔層
AF‧‧‧主動鰭結構
BP‧‧‧邊界
CH‧‧‧高度
DF‧‧‧虛設鰭式結構
FN‧‧‧主動鰭結構
GT‧‧‧閘電極
GT‧‧‧閘電極
V1‧‧‧第一電源接線
V2‧‧‧第二電源接線
CL1‧‧‧中心線
CL2‧‧‧中心線
VL1‧‧‧虛擬線
VL2‧‧‧虛擬線
VL3‧‧‧虛擬線
VL4‧‧‧虛擬線
LC3‧‧‧局部互連接線
LW‧‧‧局部互連接線
M0‧‧‧局部互連層
M1‧‧‧金屬層
M2‧‧‧金屬層
NW‧‧‧n井
PW‧‧‧p井
SC1‧‧‧標準元件
SC2‧‧‧標準元件
SC11‧‧‧標準元件
SC12‧‧‧標準元件
SC31‧‧‧組合標準元件
SC32‧‧‧組合標準元件
SC33‧‧‧組合標準元件
SC34‧‧‧組合標準元件
SC35‧‧‧組合標準元件
SC36‧‧‧組合標準元件
SC41‧‧‧組合標準元件
SC42‧‧‧組合標準元件
V1‧‧‧第一電源接線
V2‧‧‧第二電源接線
W1‧‧‧寬度
W2‧‧‧寬度
當結合隨附圖式進行閱讀時，本揭露實施例之詳細描述將能被充分地理解。應注意，根據業界標準實務，各特徵並非按比例繪製且僅用於所示目的。事實上，出於論述清晰之目的，可任意增加或減小各特徵之尺寸。在說明書及圖式中以相同的標號表示相似的特徵。
第1圖顯示關於本揭示案之實施例的標準元件結構。
第2圖為示例性鰭式場效電晶體(fin field-effect transistor，FinFET)之透視圖。
第3圖顯示出關於本揭示案實施例之半導體裝置之垂直層的剖面示意圖。
第4圖顯示根據本揭示案實施例之其中標準元件沿列方向及行方向佈置的布局示意圖。
第5A圖及第5B圖顯示根據本揭示案實施例的標準元件結構。
第6A圖及第6B圖顯示根據本揭示案實施例的標準元件結構。
第7A圖及第7B圖顯示根據本揭示案實施例的標準元件結構。
第8圖顯示說明各種標準元件之組合的表格。
第9A圖及第9B圖顯示根據本揭示案實施例的標準元件結構。
第10圖及第11圖顯示根據本揭示案其他實施例之其中標準元件沿列方向及行方向佈置的布局示意圖。
第12圖顯示根據本揭示案其他實施例之其中標準元件沿列方向及行方向佈置的布局示意圖。
應理解，以下揭示內容提供許多不同實施例或實例，以便實施本揭露實施例之不同特徵。下文描述組件及排列之特定實施例或實例以簡化本揭露。當然，此等實例僅為示例性且並不欲為限制性。舉例而言，以下描述中在第二特徵上方或第二特徵上形成第一特徵可包含以直接接觸形成第一特徵及第二特徵的實施例，且亦可包含可在第一特徵與第二特徵之間插入形成額外特徵以使得第一特徵及第二 特徵可不處於直接接觸的實施例包含包含。另外，本揭示案在各實例中可重複元件符號及/或字母。此重複為出於簡單清楚之目的，且本身不指示所論述各實施例及/或配置之間的關係。
另外，為了便於描述，本文可使用空間相對性術語(諸如「之下」、「下方」、「下部」、「上方」、「上部」及類似者)來描述諸圖中所所示之一元件或特徵與另一元件(或多個元件)或特徵(或多個特徵)之關係。除了諸圖所描繪之定向外，空間相對性術語意欲包含使用或操作中裝置之不同定向。設備可經其他方式定向(旋轉90度或處於其他定向上)且因此可同樣解讀本文所使用之空間相對性描述詞。在本揭示案中，用語「A、B及C中之一者」意謂「A、B及/或C」(A、B、C、A及B、A及C、B及C，或者A、B及C)，並且除非另外描述，否則不代表來自A中的一個元件、來自B中的一個元件及來自C中的一個元件。在本揭示案中，沿一方向延伸之層、圖案或結構意味著在一方向中延伸之層、圖案或結構的尺寸大於在實質上垂直於上述延伸之方向的另一方向中之層、圖案或結構的另一尺寸。
應當理解，在本揭示案中，實質上垂直另一圖案/層/結構/表面/方向的一圖案/層/結構/表面/方向代表此兩圖案/層/結構/表面/方向彼此垂直，或者此兩圖案/層/結構/表面/方向意欲經配置以彼此垂直，但歸因於由不完整的製造及量測條件導致之設計、製造、量測誤差/邊緣而可能 不會彼此完全地垂直。此種描述對於一般技術者而言應為可識別的。
應當理解，在本揭示案中，實質上垂直另一圖案/層/結構/表面/方向的一圖案/層/結構/表面/方向代表此兩圖案/層/結構/表面/方向彼此垂直，或者此兩圖案/層/結構/表面/方向意欲經配置以彼此垂直，但歸因於由不完整的製造及量測條件導致之設計、製造、量測誤差/邊緣而可能不會彼此完全地垂直。此種描述對於一般技術者而言應為可識別的。
在本揭示案中，由實質上相同材料所形成的層/圖案/結構代表層/圖案/結構係由相同材料所形成，或者層/圖案/結構初始由相同的材料形成，但可具有為了實施半導體裝置而隨之摻雜具有相同或不同類型且具有相同濃度或不同濃度的雜質。此種描述對於一般技術者而言應為可識別的。
在本揭示案中，形成在相同位準(level)上之兩層/圖案/結構代表此兩層/圖案/結構具有離基準面(例如，基板的表面)相同的距離，依據此基準面而形成半導體裝置。或者此兩層/圖案/結構意欲經配置以具有離基準面(例如，基板的表面)相同的距離，依據此基準面而形成半導體裝置，但歸因於由不完美製造及量測條件所導致設計、製造、量測誤差/邊緣而可能不會具有離基準面完全相同的距離。此種描述對於一般技術者而言應為可識別的。
在本揭示案中，形成於不同位準上之兩層/圖案/結構代表考慮到由例如表面粗糙度導致之變化/誤差，使得此兩層/圖案/結構具有離基準面(例如，基板的表面)不同之距離，依據此基準面而形成半導體裝置。
在本揭示案中，用以描述參數值的「約」或「近似」代表此參數等於所描述值，或者當考慮到設計誤差/邊緣、製造誤差/邊緣、量測誤差等等時，參數在落在所描述值的某個範圍內。此種描述對於一般技術者而言應為可識別的。
在本揭示案中，經描述成彼此具有關係之元件、元件佈局或積體電路佈局中的兩層/圖案/結構，代表著在依據元件、元件佈局或積體電路佈局之兩層/圖案/結構的佈局製造半導體積體電路中之對應的兩層/圖案/結構彼此具有此種關係。在此，兩層/圖案/結構的關係包含但不限於此兩層/圖案/結構彼此電連接，此兩層/圖案/結構彼此電隔離，此兩層/圖案/結構具有所述的相對位置，此兩層/圖案/結構具有所述的相對尺寸，以及此兩層/圖案/結構具有所述的材料成分。
在本揭示案中，並非元件或佈局之所有層會在圖式中繪製出來。本領域的普通技術人員應理解，元件或佈局可包含用以實施元件之功能的更多層，並且為描述方便起見忽略此等層。
第1圖顯示關於本揭示案實施例的標準元件結構。
參見第1圖，半導體裝置10包含複數個標準元件，例如標準元件SC1及標準元件SC2。如第1圖所示，標準元件SC1及標準元件SC2佈置在列方向中的一列。儘管第1圖在一列中僅繪示兩個標準元件，但在一列中佈置之標準元件的數目可多於兩個。另外，儘管在第1圖中，標準元件SC1及標準元件SC2佈置為在兩者之間有間隙(space)，但在其他實施例中，標準元件SC1及標準元件SC2係佈置為彼此接觸。如稍後說明的，多列的標準元件沿行方向(在電路設計佈局中係垂直於列方向)佈置。
如第1圖所示，每個標準元件SC1及每個標準元件SC2包含用於供應第一電位的第一電源接線V1以及用於供應不同於第一電位之第二電位的第二電源接線V2。在一些實施例中，第一電源接線V1為工作電壓(VDD)(正電位(positive potential))及第二電源接線V2為接地點(VSS)(例如，接地(ground))。在一些實施例中，第一電源接線V1及第二電源接線V2由設置在第一金屬層M1中之金屬層形成，如第3圖所示。
如第1圖所示，在一些實施例中，標準元件SC1及標準元件SC2之元件高度CH係依據在行方向上的中心線CL1與中心線CL2之間的距離來決定，其中中心線CL1沿第一電源接線V1的列方向延伸，中心線CL2沿第二電源接線V2的列方向延伸。在其他實施例中，元件高度CH為第一電源接線V1與第二電源接線V2的間距(pitch)。本領域的普通技術人員應理解，佈置在一列中的一或多個標準元件與佈置 在此列上方或下方之相鄰列中的一或多個標準元件共用第一電源接線(第二電源接線)。
另外，如第1圖所示，每個標準元件包含互補式金屬氧化物半導體(complementary metal oxide semiconductor，CMOS)邏輯電路，並且因此包含具有n井(n-well)NW的p型區域12以及具有p井(p-well)PW之n型區域14。
如第1圖所示，每個標準元件SC1及標準元件SC2包含沿列方向延伸的主動鰭結構(active fin structure)FN。主動鰭結構FN為形成一或多個鰭式場效電晶體(FinFET)之鰭式結構。主動鰭結構FN沿列方向延伸並且沿行方向平行佈置。至少一個主動鰭結構FN佈置在每個p型區12及n型區14中。在第1圖中，兩個主動鰭結構FN佈置在每個p型區12及n型區14中。另外，沿行方向延伸的一或多個閘電極GT設置在一或多個鰭式結構上方。儘管未繪示在第1圖中，諸如源極/汲極區、金屬接線層、隔離區及通孔的其他特徵被包含在標準元件中以實現標準元件之預定功能。
在標準元件SC1中，兩個鰭結構FN設置在每個p型區12及n型區14中，且在跨越p型區12與n型區14之間的邊界區的四個鰭結構FN的上方設置一閘電極GT。在標準元件SC2中，閘電極GT在p型區與n型區之間的邊界區處物理分離(physically separated)並且斷開。在一些實施例中，閘電極GT在行方向上並不連續地延伸進相鄰標準元件中。
在給定的列中，可以預先確定在行方向中的位置，此位置可設置一或多個主動鰭結構。例如，佈置在p型區12中之主動鰭結構FN與分別沿列方向延伸之虛擬線VL1或虛擬線VL2之任一者對齊，且佈置在n型區14中之主動鰭結構FN與分別沿列方向延伸之虛擬線VL3或虛擬線VL4之任一者對齊。不允許主動鰭結構不與虛擬線VL1或者虛擬線VL2對齊。換言之，在給定之列中的標準元件的主動鰭結構分別與僅沿列方向延伸之N=4條虛擬線VL1至虛擬線VL4中的任一者對齊。N之最小數目為二。在一些實施例中，p型區12之主動鰭結構的數目等於n型區14之主動鰭結構的數目。當N的數目為奇數時，p型區12之主動鰭結構的數目不同於n型區14之主動鰭結構的數目。在一些實施例中，一或多個鰭式結構不與虛擬線VL1、虛擬線VL2、虛擬線VL3及/或虛擬線VL4對齊。
第2圖為可用以實施如上所述之標準元件之各電晶體的鰭式場效電晶體(FinFET)之透視圖。參見第2圖，FinFET包含例如從基板1000(例如，矽基板)突出之由矽形成的半導體鰭式結構1200。半導體鰭式結構1200可為溝槽蝕刻基板(trench-etched substrate)或者藉由外延(epitaxy)而生長。半導體鰭式結構1200之下部嵌入在形成於基板1000上方的隔離區1100中。隔離區1100亦稱作淺溝槽隔離(shallow trench isolation，STI)。
FinFET更包含源極區1400及汲極區1500，以及位於上述兩者之間的通道區1300。FinFET之源極區 1400、汲極區1500及通道區1300係由在隔離區1100上方之半導體鰭式結構1200的上部所組成。源極區1400及汲極區1500為重摻雜，且可包含濃度範圍為約5×1019至1×1020cm-3的雜質，而通道區1300為不摻雜或者輕微摻雜。在一些實施例中，鰭式結構1200之源極及汲極區凹陷至隔離區1100頂面或凹陷至隔離區1100頂面下方，且一或多個半導體層可外延形成在上述凹陷鰭式結構上。
閘電極1380係由金屬材料(諸如W或者Co)的一或多層所組成，並且可更包含其他功函數調整金屬(work function adjusting metal)。閘電極1380形成於通道區1300上方並且延伸覆蓋通道區1300之側壁並覆蓋隔離區1100的多個部分。FinFET亦具有由例如高介電常數介電材料(high-k dielectric material)形成之閘極絕緣層1350，此高介電常數介電材料諸如為金屬氧化物，此金屬氧化物包含鋰(Li)、鈹(Be)、鎂(Mg)、鈣(Ca)、鍶(Sr)、鈧(Sc)、釔(Y)、鋯(Zr)、鉿(Hf)、鋁(Al)、鑭(La)、鈰(Ce)、鐠(Pr)、釹(Nd)、釤(Sm)、銪(Eu)、釓(Gd)、鋱(Tb)、鏑(Dy)、鈥(Ho)、鉺(Er)、銩(Tm)、鐿(Yb)、鎦(Lu)及/或上述各者混合物的氧化物。閘極絕緣層1350位在閘電極1380與通道區1300之間，以彼此電性隔離。
應理解，金屬接觸可形成於源極區1400及汲極區1500上方，及/或閘極層接觸可形成於閘電極1380上方，以將源極區1400及汲極區1500、和/或閘電極1380電連接至各金屬層。
第3圖顯示出關於本揭示案實施例之半導體裝置的垂直層佈置的剖面示意圖。第3圖不一定繪示出關於第1圖描述之半導體裝置10的特定剖面。
在基板層310中，設置鰭式結構及源極/汲極結構。在閘極層230中，設置包含閘電極及閘極介電層之閘極結構。局部互連接線層M0位於閘極層和/或源極/汲極結構之上。在位於閘極接觸層上方之第一通孔層330中，設置第一通孔。在第一金屬層M1中，設置第一金屬接線。在第二通孔層340中，設置第二通孔。在第二金屬層M2中，設置第二金屬接線。如上文所述，第一電源接線V1及第二電源接線V2係藉由設置在如第3圖所示之第一金屬層M1中的金屬層所形成。金屬層之數目(Mx的x)可大於2，以及在一些實施例中，可高達15至20。在一些實施例中，金屬層M1及其以上由金屬組成，諸如銅(Cu)、鋁(Al)或其與一或多個薄導電層(例如，鉭(Ta)、鈦(Ti)、氮化鈦(TiN)及/或氮化鉭(TaN))之合金。且局部互連接線M0由不同於金屬層M1及其以上的材料組成並且包含鎳(Ni)、鈷(Co)、鎢(W)、鉬(Mo)、其與一或多個薄導電層(例如，Ta、Ti、TiN及/或TaN)之合金。
隨著半導體裝置的最小尺寸在奈米數量級中越來越小，標準元件的元件高度亦應減小。如上文所述，標準元件的元件高度是至少部分地由主動鰭結構的數目而決定。然而，對於p型區及n型區而言，需要至少一個鰭式結構，主動鰭結構的最小數量為二，其對應至主動鰭結構沿其 對齊之虛擬線的數目。另一方面，一些標準元件在p型區及n型區需要兩個或更多的主動鰭結構，其增加了元件高度。舉例來說，為了增加驅動電流，可要求每個FinFET有兩個或更多個主動鰭結構。在本揭示案中，與標準元件結合使用之術語「高度」(例如，「元件高度」或「標準元件之高度」)泛指在平面圖中沿行方向的尺寸(長度或者距離)。
在本揭示案之實施例中，半導體裝置包含佈置有混合元件高度的標準元件。更具體而言，複數個標準元件包含第一組標準元件，此第一組標準元件佈置在沿列方向延伸之的一列中；以及第二組標準元件，此第二組標準元件佈置在沿列方向延伸的第二列中，此等標準元件皆沿行方向佈置。在行方向之第一組標準元件的元件高度不同於在行方向之第二組標準元件的元件高度。
第4圖顯示根據本揭示案實施例之其中標準元件沿列方向及行方向佈置的示意圖。在以下實施例中可採用與如第1圖至第3圖所描述之相同或相似的材料、配置、佈局、尺寸、製程及/或操作，並且可忽略其詳細說明。
如第4圖所示之標準元件佈局包含沿行方向佈置的八列R0至R7。每列包含複數個標準元件。如第4圖所示，在列R0、列R1、列R3及列R5中的標準元件具有第一元件高度CH1，以及在列R2、列R4、列R6及列R7中的標準元件具有不同於第一元件高度CH1的第二元件高度CH2。舉例來說，第一列R1中的標準元件SC11具有第一元件高度CH1，且在第二列R2中的標準元件SC12具有第二元 件高度CH2。在相同的列中，標準元件的元件高度是相同的。如第4圖所示，在一些實施例中，第一元件高度CH1小於第二元件高度CH2。在其他實施例中，第一元件高度CH1大於第二元件高度CH2。
如第4圖中所示，在一些實施例中，具有第一元件高度CH1的列及具有第二元件高度CH2的列係交替佈置在行方向中(例如，列R1至列R6)。在其他實施例中，具有相同元件高度之兩個或更多個列係彼此相鄰佈置在行方向中(例如，列R0及列R1或者列R6及列R7)。如第4圖中所示，在一列中之標準元件的寬度可能會有所不同。
另外，如第4圖所示，佈置標準元件，使得標準元件的p型區(p)在給定的列(例如，列R2)中且在行方向之相鄰列(例如，列R3)中之標準元件的p型區位於在給定列(R2)中之標準元件的n型區(n)與在相鄰列(R3)中之標準元件的n型區之間。類似地，在給定列(例如，列R1)中之標準元件的n型區(n)及在行方向之相鄰列(例如，列R2)中之標準元件之n型區位於在給定列(R1)中之標準元件的p型區(p)與在相鄰列(R2)中之標準元件的p型區之間。
如上文所述，第一電源接線V1佈置在鄰近p型區12(例如，列R2與列R3之間)之間的邊界BP處，且第二電源接線V2佈置在鄰近n型區14(例如，列R1及列R2之間)之間的邊界BP處。因此，第一電源接線V1及第二電源接線V2係交替佈置在行方向中。
在一些實施例中，在相同列中的相鄰標準元件係藉由M0、M1、M2……及Mx之一或多層而電連接。在一些實施例中，在相鄰列中之相鄰的標準元件係藉由M2……及Mx之一或多層而電連接。換言之，在一些實施例中，與電源接線相同或低於電源接線的金屬層不用以電連接在相鄰列中跨越電源接線的相鄰標準元件。
假設標準元件的元件高度為均勻的，則元件高度應被設定為更大的元件高度。在第4圖之情況中，全部列中的元件高度將為第二元件高度CH2。相反地，藉由使用混合的元件高度佈局，可減小沿著標準元件佈局之行方向的總高度。
第5A圖至第7B圖顯示元件高度與數個鰭式結構之間的關係。在以下實施例中可採用與如參照第1圖至第4圖所描述之相同或相似的材料、配置、佈局、尺寸、製程及/或操作，並且可忽略其詳細說明。
由於最小的圖案化解析度(patterning resolution)，沿行方向之鰭式結構的間距係被設計規則而限制。另外，在一些情況下，提供一或多個不用於FinFET之一部分或任何其他主動電裝置的虛設鰭式結構，以提高形成鰭式結構的圖案化能力。
第5A圖顯示當使用用於標準元件之FinFET時的最小元件高度的情況。如上文所述，因為使用CMOS邏輯，所以對於每個p型區12及n型區14需要至少一個主動鰭結構。如第5A圖所示，在標準元件中提供具有間距FP1的 兩個主動鰭結構AF。如上文所述，鰭式結構之數目對應於主動鰭結構沿虛擬線對齊的虛擬線的數目。在一些實施例中，主動鰭結構AF之鰭間距FP1符合鰭式結構之最小設計規則。另外，如上文所述，提供兩個虛設鰭式結構DF，使得主動鰭結構AF在行方向中位於兩個虛設鰭式結構DF之間。在一些實施例中，位於主動鰭結構AF與相鄰虛設鰭式結構DF之間的間距FP2等於主動鰭間距FP1。在其他實施例中，虛設鰭間距FP2大於主動鰭間距FP1。在一些實施例中，虛設鰭式結構之尺寸，例如在列方向上的長度、在行方向上的寬度及/或距離基板的高度(見第2圖)，係不同於主動鰭結構的尺寸。在一些實施例中，如第5A圖所示，虛設鰭式結構DF分別設置在第一電源接線V1及第二電源接線V2之下。在其他實施例中，虛設鰭式結構DF與電源接線部分地重疊或不重疊。如第5A圖所示，元件高度CH1為FP1+2FP2，並且假設FP1=FP2，則元件高度CH1為3FP1。因此，標準元件之元件高度係由主動鰭結構及虛設鰭式結構之數目及其間距來決定。
第5B圖顯示當使用用於標準元件之FinFET時的另一實施例。在以下實施例中可採用與如第5A圖所描述之相同或相似的配置、佈局及/或尺寸，並且可忽略其詳細說明。在第5B圖之實施例中，提供第三虛設鰭式結構DF設置在兩個主動鰭結構AF之間。位於第三虛設鰭式結構與主動鰭結構之間的間距為FP3，在一些實施例中，間距FP3與間距FP1相同。另外，在一些實施例中，位於主動鰭結構AF 與除了第三虛設鰭式結構之外的虛設鰭式結構DF之間的間距FP4等於鰭間距FP3。如第5B圖所示，元件高度CH2為2FP3+2FP4，並且假設FP3=FP4，則元件高度CH2為4FP3。因此，標準元件之元件高度係由主動鰭結構及虛設鰭式結構之數目及其間距來決定。當FP1=FP3時，則元件高度CH2為4FP1，且當如第5A圖所示之標準元件及如第5B圖之標準元件被包含在半導體裝置中(如第4圖所示之在行方向上堆疊)時，則CH1：CH2=3：4。
第6A圖顯示當使用用於標準元件之FinFET時的另一實施例。在以下實施例中可採用與如第5A圖及第5B圖所說明實施例相同或相似的配置、佈局及/或尺寸，並且可忽略其詳細說明。在第6A圖的實施例中，提供兩個主動鰭結構設置在每個p型區12及n型區14中。在一些實施例中，位於主動鰭結構之間的間距為FP1。另外，在一些實施例中，位於主動鰭結構與相鄰虛設鰭式結構之間的間距FP2等於鰭間距FP1。如第6B圖所示，元件高度CH3為3FP1+2FP2，並且假設FP1=FP2，則元件高度CH3為5FP1。因此，標準元件的元件高度係由主動鰭結構及虛設鰭式結構之數目及其間距來決定。當如第5A圖所示之標準元件及如第6A圖所示之標準元件被包含在半導體裝置中時，則CH1：CH3=3：5。
第6B圖顯示當使用用於標準元件之FinFET時的另一實施例。在以下實施例中可採用與如第5A圖至第6A圖所說明之實施例相同或相似的配置、佈局及/或尺寸，並 且可忽略其詳細說明。在第6B圖的實施例中，提供第三虛設鰭式結構設置在兩個中心主動鰭結構之間。兩個主動鰭結構佈置成具有間距FP1，以及位於第三虛設鰭式結構與相鄰主動鰭結構之間的間距為FP3，在一些實施例中，間距FP3與間距FP1相同。另外，在一些實施例中，位於主動鰭結構與除了第三虛設鰭式結構之外的虛設鰭式結構之間的間距FP4等於鰭間距FP3。如第6B圖所示，元件高度CH4為2FP1+2FP3+2FP4，並且假設FP1=FP3=FP4，則元件高度CH4為6FP1。因此，標準元件的元件高度係由主動鰭結構及虛設鰭式結構之數目及其間距來決定。當如第5A圖所示之標準元件及如第6B圖所示之標準元件被包含在半導體裝置中(如第4圖所示之在行方向上堆疊)時，則CH1：CH4=3：6=1：2。
第7A圖及第7B圖顯示當使用用於標準元件之FinFET時的其他實施例。在以下實施例中可採用與如第5A圖至第6B圖所說明之實施例相同或相似的配置、佈局及/或尺寸，並且可忽略其詳細說明。在第7A圖及第7B圖的實施例中，在p型區12中主動鰭結構的數目與在n型區14中主動鰭結構的數目是彼此不同的。如第7A圖所示，提供兩個主動鰭結構設置在p型區12中，而提供一個主動鰭結構設置在n型區14中。在一些實施例中，位於主動鰭結構之間的間距為FP1，且位於主動鰭結構與相鄰虛設鰭式結構之間的間距FP2等於鰭間距FP1。如第7A圖所示，元件高度CH5為2FP1+2FP2，並且假設FP1=FP2，則元件高度CH3為 4FP1。因此，標準元件的元件高度係由主動鰭結構及虛設鰭式結構之數目及其間距來決定。當如第5A圖所示之標準元件及如第7A圖所示之標準元件被包含在半導體裝置中時，則CH1：CH5=3：4。在一些實施例中，類似於第5B圖及第6B圖，可提供第三虛設鰭式結構設置在p型區12中之主動鰭結構與n型區14中之主動鰭結構之間。
在第7B圖中，提供三個主動鰭結構設置在p型區12中，而提供二個主動鰭結構設置在n型區14中。在一些實施例中，位於主動鰭結構之間的間距為FP1，且位於主動鰭結構與相鄰虛設鰭式結構之間的間距FP2等於鰭間距FP1。如第7B圖所示，元件高度CH6為4FP1+2FP2，並且假設FP1=FP2，則元件高度CH6為6FP1。因此，標準元件之元件高度係由主動鰭結構及虛設鰭式結構之數目及其間距來決定。當如第5A圖所示之標準元件及如第7B圖所示之標準元件被包含在半導體裝置中時，則CH1：CH5=3：6=1：2。在一些實施例中，類似於第5B圖及第6B圖，可提供第三虛設鰭式結構設置在p型區12中之主動鰭結構與n型區14中之主動鰭結構之間。
沿行方向之鰭式結構的數目不限於上述實施例。根據標準元件實現之功能的複雜性及/或製造製程的要求，調整主動鰭結構及/或虛設鰭式結構之數目。
在本實施例中，第5A圖至第7B圖中所示之兩個或更多個的標準元件結構係用以執行半導體裝置的功能。在一個列中的一組標準元件的元件高度與在另一列中之 另一組標準元件的元件高度的比(ratio)為N：M，其中N及M為不同的自然數。
第8圖顯示具有不同數目之主動鰭結構的各種標準元件組合的表格。示例1至示例9說明其中一個列之元件高度與相鄰列之元件高度不同的實施例，以及示例10及示例11說明其中一個列之元件高度與相鄰列之元件高度相同的實施例。鰭式結構的其他組合及/或其他數目是可能的。
第9A圖及第9B圖顯示根據本揭示案之其他實施例的標準元件結構。
標準元件的元件高度不一定是由主動鰭結構及虛設鰭式結構之數目和間距及其之間的間距來決定或限制。替代或除了鰭式結構的數目之外，標準元件的元件高度係藉由在行方向上的局部互連接線(M0)之數目及間距或M1金屬接線之數目及間距來決定或限制。類似於在行方向上之標準元件的鰭式結構的數目，在行方向上之標準元件中的金屬接線的數目為金屬接線沿其對齊之虛擬線的數目。
如第9A圖所示，三條局部互連接線LW被包含在行方向中的一個標準元件中。如上文所述，在行方向上之局部互連接線的數目為金屬接線可沿虛擬線分別對齊之虛擬線(例如，VL11、VL12及VL13)的數目。因此，在第9A圖中，雖然標準元件中包含四個接線圖案，但在行方向上之局部互連接線的數目為三包含。
在一些實施例中，局部互連接線LW是藉由局部互連層M0而形成，以及在其他實施例中，局部互連接線LW 是藉由金屬層M1而形成，而電源接線V1及電源接線V2是藉由金屬層M1而形成。
如第9A圖中所示，在行方向上之局部互連接線LW的間距(其為虛擬線之間距)為MP1，其係根據最小圖案化解析度設定的設計規則而確定的。在一些實施例中，位於局部互連接線與相鄰電源接線V1或者V2之間的間距MP2與間距MP1相同，在其他實施例中，是大於間距MP1。在一些實施例中，在行方向上之局部互連接線的寬度W1小於電源接線之寬度W2。如第9A圖所示，元件高度CH11為2MP1+2MP2，並且假設MP1=MP2，則元件高度CH11為4MP1。因此，標準元件的元件高度係由局部互連接線之數目及其間距來決定。
在第9B圖中，提供四條局部互連接線(四條虛擬線)於標準元件中。如第9B圖所示，元件高度CH12為3MP1+2MP2，並且假設MP1=MP2，則元件高度CH11為5MP1。因此，標準元件的元件高度係由局部互連接線之數目及其間距來決定。
在行方向上之局部互連接線的數目不限於第9A圖及第9B圖的實施例。數目可為二個或者多於三個。當如第9A圖所示之標準元件及如第9B圖之標準元件被包含在半導體裝置中時，則CH11：CH12=4：5。類似於如第5A圖至第7B圖之實施例，在一個列中之一組標準元件的元件高度與在另一列中之另一組標準元件的元件高度的比為N：M，其中N及M為不同自然數。
在一些實施例中，元件高度係藉由鰭式結構之數目來限制或決定，並且在其他實施例中，元件高度係藉由局部互連接線之數目來限制或決定。換言之，元件高度係藉由鰭式結構之數目及間距或者藉由局部互連接線之數目及間距決定的較小元件高度。
第10圖至第12圖顯示根據本揭示案其他實施例之其中標準元件沿列方向及行方向佈置的示意佈局。在以下實施例中可採用與如第1圖至第9圖所描述之相同或相似的材料、配置、佈局、尺寸、製程及/或操作，並且可忽略其詳細說明。
在第10圖中，類似於第4圖，具有不同元件高度CH11及CH12之兩組標準元件組佈置在半導體裝置之標準元件結構的各列中。然而，在第10圖中，設置具有大於CH11及CH12之元件高度的一或多個標準元件。更具體而言，提供具有元件高度CH11+CH12、2CH11及/或2CH12之一或多個組合的標準元件於兩相鄰列的上方。
舉例來說，組合標準元件SC31設置在具有元件高度CH11之列及具有元件高度CH12之相鄰列的上方，且因此具有元件高度CH11+CH12。類似地，組合標準元件SC32設置在具有元件高度CH11之列及具有元件高度CH12之相鄰列的上方，且因此具有元件高度CH11+CH12。另外，組合標準元件SC33設置在具有元件高度CH11之相鄰列的上方，且因此具有元件高度2CH11， 以及組合標準元件SC34設置在具有元件高度CH12之相鄰列的上方，且因此具有元件高度2CH12。
此組合標準元件具有其自身的預期電路功能。在一些實施例中，如第11圖所示之組合標準元件SC35包含三條電源接線，其中的兩條設置在組合標準元件SC35之頂部及底部上且與相鄰列共用，並且一條電源接線通過組合標準元件SC35之中間，從而將組合標準元件SC35分成上部及下部。另外，在一些實施例中，組合標準元件SC35之上部區域(例如，p型區(p))中的一或多個電路元件及下部區域(例如，p型區(p))中的一或多個電路元件係藉由一或多條局部互連接線LC3電連接，此一或多條局部互連接線LC3係由位於中間電源接線之下的M0層而形成。另外或替代地，組合標準元件SC35之上部區域(例如，p型區(p))中的一或多個電路元件及下部區域(例如，p型區(p))中的一或多個電路元件係藉由一或多條金屬接線電連接，此一或多條金屬接線係由M1、M2……及/或Mx層而形成。
在某些實施例中，如第11圖所示之組合標準元件SC36包含兩條電源接線，其設置在組合標準元件SC35之頂部及底部上並且與相鄰列共用，且沒有中間電源接線通過組合標準元件SC36的中間。
藉由允許一或多個組合標準元件的元件高度大於標準元件結構中之列的元件高度，有可能利用具有更複雜電路功能的標準元件從而增加電路設計的彈性(flexibility)及減少電路設計的複雜性。另外，藉由使用組 合標準元件，具有設置在一個列中之長寬度的標準元件可被重組為設置在兩列上方但具有較短寬度的組合標準元件，其可減小標準元件結構之總面積。換言之，藉由設置在一個列中的標準元件和設置在兩個或更多個列上方的組合標準元件來實現電路功能可以增大電路設計的彈性並且可以減小標準元件結構之總面積。
第12圖顯示根據本揭示案其他實施例之其中標準元件沿列方向及行方向佈置的示意圖。類似於第4圖、第9圖及第10圖，如第12圖所示之標準元件結構包含具有不同(三種)元件高度之兩個或更多個(三個)標準元件組。另外，組合標準元件SC41設置在包含分別具有元件高度CH21及元件高度CH22之標準元件的三個列的上方，以及另一組合標準元件SC42設置在包含具有元件高度CH21、CH22及CH23之標準元件的三個列的上方。
在上述實施例中，相對簡單的邏輯閘極，諸如AND閘極、OR閘極、XOR閘極、NOT閘極(反向器)、NAND閘極、NOR閘極、及/或XNOR閘極，係藉由最小高度標準元件來實現；以及組合邏輯電路，諸如多工器、與-或-反向(AND-OR-Invert，AOI)邏輯和/或或-與-反向(OR-AND-Invert，OAI)邏輯件，係藉由元件高度高於簡單邏輯閘元件高度的標準元件來實現。
根據本揭示案之實施例，可藉由下列方式來設計具有包含複數個標準元件之標準元件結構的半導體裝置。舉例來說，準備標準元件庫。標準元件庫包含分別具有 各種電路功能性的標準元件。標準元件具有如上文所述之不同的元件高度。在一些實施例中，相同的電路功能係藉由具有不同元件高度的不同標準元件來實現。根據所需的總電路功能，所需的標準元件係從標準元件庫中選出。隨後，已選定的標準元件根據其元件高度分組，並且將標準元件佈置在具有對應元件高度之高度的列中。隨後，提供連接標準元件的金屬接線。假設相鄰標準元件之間沿列方向具有間隙，則提供一或多個虛設結構(例如，虛設閘電極)。可使用電子設計自動化(Electronic Desgin Automation，EDA)或電子電腦輔助設計(Electronic Computer-Aided Design，ECAD)工具進行設計。
應理解，並非所有的優點都必須在本文中論述，所有的實施例或實例都不需要特別的優點，並且其他實施例或實例可以提供不同的優點。
根據本揭示案之一態樣，半導體裝置包含複數個標準元件。複數個標準元件包含第一組標準元件及第二組標準元件，第一組標準元件佈置在沿列方向延伸的第一列中，第二組標準元件佈置在沿列方向延伸的第二列中。第一組標準元件及第二組標準元件佈置在一行方向。在行方向中之第一組標準元件的元件高度不同於在行方向中之第二組標準元件的元件高度。在上述及下列之一或多個實施例中，每個標準元件包含用於供應第一電位的第一電源接線及用於供應不同於第一電位之第二電位的第二電源接線，以及每個標準元件的元件高度是在第一電源接線之沿列方向上延 伸的中心線與第二電源接線之沿列方向上延伸的中心線之間在行方向上的距離。在上述及下列之一或多個實施例中，第一組標準元件的元件高度與第二組標準元件的元件高度的比為N：M，其中N及M為不同的自然數。在上述及下列之一或多個實施例中，第一組標準元件之第一電源接線及第二電源接線中的一者係與第二組標準元件共用。在上述及下列之一或多個實施例中，每個標準元件包含在列方向上延伸的主動鰭結構，形成一或多個鰭式場效電晶體(FinFET)之。在上述及下列之一或多個實施例中，在第一組標準元件中，主動鰭結構分別與在列方向上延伸之僅I條虛擬線中的任一條對齊，其中I為二或更多的自然數。在上述及下列之一或多個實施例中，在第二組標準元件中，主動鰭結構分別與在沿列方向上延伸之僅J條虛擬線中的任一條對齊，其中J為二或更多且不同於I的自然數。在上述及下列之一或多個實施例中，I或J中的任一者為二。在上述及下列之一或多個實施例中，每個標準元件更包含在列方向上延伸的一或多個虛設鰭式結構，不起FinFET的功用。在上述及下列之一或多個實施例中，此一或多個虛設鰭式結構中的一者係位於兩主動鰭結構之間，以及此一或多個虛設鰭式結構中的一個和此兩主動鰭結構在行方向上以一恆定間距佈置。在上述及下列之一或多個實施例中，每個標準元件更包含在列方向上延伸而不充當FinFET的虛設鰭式結構，以及虛設鰭式結構中的一者位於第一電源接線的下方，且虛設鰭式結構中的一者位於第二電源接線的下方。在上述及下列之一或多個實施例中， 虛設鰭式結構的高度及寬度中的至少一者不同於主動鰭結構的高度及寬度。在上述及下列之一或多個實施例中，每個標準元件具有p型元件區及n型元件區，且第一組標準元件及第二組標準元件佈置在行方向上，使得第一組標準元件之p型區及第二組標準元件之p型區位於第一組標準元件之n型區與第二組標準元件之n型區之間。在上述及下列之一或多個實施例中，每個標準元件包含在列方向上延伸的主動鰭結構，形成一或多個鰭式場效電晶體(FinFET)的，且在第一組標準元件中，包含在p型區中的主動鰭結構的數目不同於包含在n型區中主動鰭結構的數目。在上述及下列之一或多個實施例中，在第二組標準元件中，包含在p型區中主動鰭結構的數目等於包含在n型區中主動鰭結構的數目。在上述及下列之一或多個實施例中，每個標準元件包含在列方向上延伸的金屬接線，並且位於比第一電源接線及第二電源接線所在的位準(level)更靠近基板的位準(level)處。在上述及下列之一或多個實施例中，在第一組標準元件中，金屬接線分別與在列方向上延伸之僅K條虛擬線中的任一條對齊，其中K為二或更多的自然數。在上述及下列之一或多個實施例中，在第二組標準元件中，金屬接線分別與在列方向上延伸之僅L條虛擬線中的任一條對齊，其中L為二或更多並且不同於K的自然數。
根據本揭示案之另一態樣，半導體裝置包含複數個標準元件。複數個標準元件包含第一組標準元件及第二組標準元件，第一組標準元件佈置在沿列方向延伸的第一列 中，第二組標準元件佈置在沿列方向延伸的第二列中。第一組標準元件和第二組標準元件沿行方向佈置。第一組標準元件在行方向上的元件高度不同於第二組標準元件之元件高度，以及第一組標準元件的元件高度及第二組標準元件的元件高度係基於複數個標準元件中的每一個內之沿行方向佈置的多個鰭式結構來決定。
根據本揭示案之另一態樣，半導體裝置包含複數個標準元件。複數個標準元件包含第一組標準元件及第二組標準元件，第一組標準元件佈置在沿列方向延伸的第一列中，第二組標準元件佈置在沿列方向延伸的第二列中。第一組標準元件及第二組標準元件沿行方向佈置。每個標準元件包含用於供應第一電位的第一電源接線及用於供應不同於第一電位之第二電位的第二電源接線。第一組標準元件在行方向上的元件高度不同於第二組標準元件在行方向上的元件高度，以及第一組標準元件的元件高度及第二組標準元件的元件高度係基於在複數個標準元件中的每一個內之沿行方向佈置的多個金屬接線來決定，金屬接線位於比第一電源接線及第二電源接線所在位準更靠近基板的位準處。
根據本揭示案之另一態樣，半導體裝置包含複數個標準元件。複數個標準元件包含佈置在沿列方向延伸之第一列中的第一組標準元件、佈置在沿列方向延伸之第二列中的第二組標準元件以及第三標準元件。第一組標準元件及第二組標準元件沿行方向佈置。第一組標準元件在行方向上的元件高度不同於第二組標準元件的元件高度，且第三標準 元件設置在第一列及第二列的上方。在上述及下列之一或多個實施例中，每個標準元件包含用於供應第一電位的第一電源接線及用於供應不同於第一電位之第二電位的第二電源接線，以及每個標準元件的元件高度是在第一電源接線在列方向上延伸的中心線與第二電源接線在列方向上延伸的中心線之間在行方向上的距離。在上述及下列之一或多個實施例中，第一組標準元件的元件高度與第二組標準元件的元件高度的比為N：M，其中N及M為不同自然數。在上述及下列之一或多個實施例中，第一組標準元件的第一電源接線及第二電源接線中的一者係與第二組標準元件共用。在上述及下列之一或多個實施例中，每個標準元件包含沿列方向延伸的主動鰭結構，且形成一或多個鰭式場效電晶體(FinFET)。在上述及下列之一或多個實施例中，在第一組標準元件中，主動鰭結構分別與在列方向上延伸之僅I條虛擬線中的任一條對齊，其中I為二或更多的自然數。在上述及下列之一或多個實施例中，在第二組標準元件中，主動鰭結構分別與在列方向上延伸之僅J條虛擬線中的任一條對齊，其中J為二或更多並且不同於I的自然數。在上述及下列之一或多個實施例中，I或J中的任一個為二。在上述及下列之一或多個實施例中，每個標準元件更包含沿列方向延伸的一或多個虛設鰭式結構，不起FinFET的功用。在上述及下列之一或多個實施例中，此一或多個虛設鰭式結構中的一者位於兩主動鰭結構之間，以及此一或多個虛設鰭式結構中的一者和此兩主動鰭結構在行方向上以一恆定間距佈置。在上述及下列之一或 多個實施例中，每個標準元件更包含沿列方向延伸的虛設鰭式結構，且不起FinFET的功用，以及虛設鰭式結構中的一者位於第一電源接線的下方，以及虛設鰭式結構中的一者位於第二電源接線的下方。在上述及下列之一或多個實施例中，虛設鰭式結構的高度及寬度中的至少一者不同於主動鰭結構的高度及寬度。在上述及下列之一或多個實施例中，每個標準元件具有p型元件區及n型元件區，以及第一組標準元件及第二組標準元件沿行方向佈置，使得第一組標準元件的p型區及第二組標準元件的p型區位於第一組標準元件的n型區與第二組標準元件的n型區之間。在上述及下列之一或多個實施例中，每個標準元件包含沿列方向延伸的主動鰭結構，且形成一或多個鰭式場效電晶體(FinFET)，且在第一組標準元件中，包含在p型區中主動鰭結構的數目不同於包含在n型區中主動鰭結構的數目。在上述及下列之一或多個實施例中，在第二組標準元件中，包含在p型區中主動鰭結構的數目等於包含在n型區中主動鰭結構的數目。在上述及下列之一或多個實施例中，每個標準元件之包含沿列方向延伸的金屬接線，且位於比第一電源接線及第二電源接線所在位準更靠近基板的位準處。在上述及下列之一或多個實施例中，在第一組標準元件中，金屬接線分別與在列方向上延伸之僅K條虛擬線中的任一條對齊，其中K為二或更多的自然數。在上述及下列之一或多個實施例中，在第二組標準元件中，金屬接線分別與在列方向上延伸之僅L條虛擬線中的任一條對齊，其中L為二或更多且不同於K的自然數。在上 述及下列之一或多個實施例中，第三標準元件包含設置在第一列中的第一p型區和第一n型區以及設置在第二列中的第二p型區和第二n型區。在上述及下列之一或多個實施例中，第一p型區或第一n型區中的第一電路元件係藉由設置在第一電源接線及第二電源接線中的一者下方的局部互連接線而連接至在第二p型區或第二n型區中之第二電路元件。
根據本揭示案之另一態樣，半導體裝置包含複數個標準元件。複數個標準元件包含佈置在沿列方向延伸之第一列中的第一組標準元件、佈置在沿列方向延伸之第二列中的第二組標準元件，以及佈置在沿列方向延伸之第三列中的第三組標準元件。第一組標準元件、第二組標準元件及第三組標準元件沿行方向佈置，以及第一組標準元件在行方向上的元件高度、第二組標準元件在行方向上的元件高度及第三組標準元件在行方向上的元件高度彼此不同。在上述及下列之一或多個實施例中，每個標準元件包含用於供應第一電位的第一電源接線及用於供應不同於第一電位之第二電位的第二電源接線，以及每個標準元件的元件高度是在第一電源接線之在列方向上延伸的中心線與第二電源接線之在列方向上延伸的中心線之間之在行方向上的距離。在上述及下列之一或多個實施例中，複數個標準元件包含第四標準元件，且第四標準元件設置在彼此相鄰的至少兩列上方。在上述及下列之一或多個實施例中，第一組標準元件的元件高度、第二組標準元件的元件高度與第三組標準元件的元件高 度的比為N：M：L，其中N、M及L為不同的自然數。在上述及下列之一或多個實施例中，每個標準元件包含沿列方向延伸的主動鰭結構，且形成一或多個鰭式場效電晶體(FinFET)。在上述及下列之一或多個實施例中，在第一組標準元件中，主動鰭結構分別與在沿列方向上延伸之僅I條虛擬線中的任一條對齊，其中I為二或更多的自然數。在上述及下列之一或多個實施例中，在第二組標準元件中，主動鰭結構分別與在列方向上延伸之僅J條虛擬線中的任一條對齊，其中J為二或更多並且不同於I的自然數。在上述及下列之一或多個實施例中，在第三組標準元件中，主動鰭結構分別與在列方向上延伸之僅K條虛擬線中的任一條對齊，其中K為二或更多並且不同於I及J的自然數。在上述及下列之一或多個實施例中，每個標準元件更包含沿列方向延伸的一或多個虛設鰭式結構，且不起FinFET的功用。在上述及下列之一或多個實施例中，此一或多個虛設鰭式結構中的一者位於兩主動鰭結構之間，以及此一或多個虛設鰭式結構中的一者和此兩主動鰭結構在行方向上以一恆定間距佈置。在上述及下列之一或多個實施例中，每個標準元件更包含沿列方向延伸的虛設鰭式結構，不起FinFET的功用，以及虛設鰭式結構中的一者位於第一電源接線的下方，以及虛設鰭式結構中的一者位於第二電源接線的下方。在上述及下列之一或多個實施例中，虛設鰭式結構的高度及寬度中的至少一者不同於主動鰭結構的高度及寬度。在上述及下列之一或多個實施例中，每個標準元件具有p型元件區及n型元件區，第一組 標準元件及第二組標準元件沿行方向佈置，使得第一組標準元件的p型區及第二組標準元件的p型區位於第一組標準元件的n型區與第二組標準元件的n型區之間；以及第二組標準元件及第三組標準元件沿行方向佈置，使得第二組標準元件的n型區及第三組標準元件的n型區位於第二組標準元件的p型區與第三組標準元件的p型區之間。在上述及下列之一或多個實施例中，每個標準元件包含沿列方向延伸的主動鰭結構，且形成一或多個鰭式場效電晶體(FinFET)，以及在第一組標準元件、第二組標準元件及第三組標準元件的至少一者中，包含在p型區中主動鰭結構的數目不同於包含在n型區中主動鰭結構的數目。在上述及下列之一或多個實施例中，每個標準元件包含沿列方向延伸的金屬接線，且位於比第一電源接線及第二電源接線所在位準更靠近基板的位準處。在上述及下列之一或多個實施例中，在第一組標準元件中，金屬接線分別與在列方向上延伸之僅I條虛擬線中的任一條對齊，其中I為二或更多的自然數。在上述及下列之一或多個實施例中，在第二組標準元件中，金屬接線分別與在列方向上延伸之僅J條虛擬線中的任一者對齊，其中J為二或更多且不同於I的自然數。在上述及下列之一或多個實施例中，在第三組標準元件中，金屬接線分別與在列方向上延伸之僅K條虛擬線中的任一條對齊，其中K為二或更多並且不同於I及J的自然數。
上文概述若干實施例之特徵，使得熟習此項技術者可更好地理解本揭示案之態樣。熟習此項技術者應瞭 解，可輕易使用本揭示案作為設計或修改其他製程及結構的基礎，以便實施本文所介紹之實施例的相同目的及/或實現本文所介紹之實施例的相同優勢。熟習此項技術者亦應認識到，此類等效結構並未脫離本揭示案之精神及範疇，且可在不脫離本揭示案之精神及範疇的情況下進行本文的各種變化、替代及更改。

Claims (9)

  1. 一種半導體裝置，包含：複數個標準元件，其中：該複數個標準元件包含一第一組標準元件及一第二組標準元件，該第一組標準元件佈置在沿一列方向延伸的一第一列中，該第二組標準元件佈置在沿該列方向延伸的一第二列中，該第一組標準元件及該第二組標準元件沿一行方向佈置，以及該第一組標準元件在該行方向上之一元件高度不同於該第二組標準元件在該行方向上之一元件高度，該複數個標準元件的每一個具有一p型區及一n型區，該第一組標準元件及該第二組標準元件沿該行方向佈置，使得該第一組標準元件的該p型區及該第二組標準元件之該p型區位於該第一組標準元件之該n型區與該第二組標準元件之該n型區之間。
  2. 如請求項1所述之半導體裝置，其中：該複數個標準元件的每一個包含用於供應一第一電位的一第一電源接線及用於供應不同於該第一電位之一第二電位的一第二電源接線，以及該複數個標準元件之每一個的一元件高度是在該第一電源接線之沿該列方向延伸之一中心線與該第二電源接線之沿該列方向延伸之一中心線之間之在該行方向上的一距離。
  3. 如請求項2所述之半導體裝置，其中該第一組標準元件之該元件高度與該第二組標準元件之該元件高度的一比為N：M，其中N及M為不同的多個自然數。
  4. 如請求項2所述之半導體裝置，其中該第一組標準元件之該第一電源接線及該第二電源接線中的一者係與該第二組標準元件共用。
  5. 如請求項4所述之半導體裝置，其中該複數個標準元件的每一個包含沿該列方向延伸的多個金屬接線，且位於比該第一電源接線及該第二電源接線所在位準更靠近一基板的一位準處。
  6. 如請求項5所述之半導體裝置，其中在該第一組標準元件中，該些金屬接線分別與在該列方向上延伸之僅K條虛擬線中的任一者對齊，其中K為二或更多之一自然數。
  7. 如請求項6所述之半導體裝置，其中在該第二組標準元件中，該些金屬接線分別與在該列方向上延伸之僅L條虛擬線中的任一者對齊，其中L為二或更多且不同於K之一自然數。
  8. 一種半導體裝置，包含：複數個標準元件，其中：該複數個標準元件包含一第一組標準元件及一第二組標準元件，該第一組標準元件佈置在沿一列方向延伸之一第一列中，該第二組標準元件佈置在沿該列方向延伸之一第二列中，該第一組標準元件及該第二組標準元件沿一行方向佈置，該第一組標準元件在該行方向上之一元件高度不同於該第二組標準元件之一元件高度，以及依據在該複數個標準元件之每一個內沿該行方向佈置的多個鰭式結構決定該第一組標準元件之該元件高度及該第二組標準元件之該元件高度，各該複數個標準元件中沿該行方向延伸的一閘電極設置在一些該些鰭式結構上方。
  9. 一種半導體裝置，包含：複數個標準元件，其中：該複數個標準元件包含一第一組標準元件及一第二組標準元件，該第一組標準元件佈置在沿一列方向延伸之一第一列中，該第二組標準元件佈置在沿該列方向延伸之一第二列中，該第一組標準元件及該第二組標準元件沿一行方向佈置，該複數個標準元件的每一個包含用於供應一第一電位的一第一電源接線及用於供應不同於該第一電位之一第二電位的一第二電源接線，該第一組標準元件在該行方向之一元件高度不同於該第二組標準元件在該行方向之一元件高度，以及依據在該複數個標準元件之每一個內沿該行方向佈置的多個金屬接線決定該第一組標準元件之該元件高度及該第二組標準元件之該元件高度，該金屬接線位於比該第一電源接線及該第二電源接線所在之一位準更靠近一基板的一位準處。
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