KR20220003360A - 상이한 높이들의 셀들을 포함하는 집적 회로 및 이를 설계하는 방법 - Google Patents

상이한 높이들의 셀들을 포함하는 집적 회로 및 이를 설계하는 방법 Download PDF

Info

Publication number
KR20220003360A
KR20220003360A KR1020200081066A KR20200081066A KR20220003360A KR 20220003360 A KR20220003360 A KR 20220003360A KR 1020200081066 A KR1020200081066 A KR 1020200081066A KR 20200081066 A KR20200081066 A KR 20200081066A KR 20220003360 A KR20220003360 A KR 20220003360A
Authority
KR
South Korea
Prior art keywords
height
cells
series
cell
rows
Prior art date
Application number
KR1020200081066A
Other languages
English (en)
Inventor
이봉현
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020200081066A priority Critical patent/KR20220003360A/ko
Priority to US17/136,754 priority patent/US11495592B2/en
Priority to CN202110725035.1A priority patent/CN113889465A/zh
Publication of KR20220003360A publication Critical patent/KR20220003360A/ko
Priority to US17/951,381 priority patent/US11776950B2/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H01L27/11578—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/392—Floor-planning or layout, e.g. partitioning or placement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5286—Arrangements of power or ground buses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L27/11551—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2115/00—Details relating to the type of the circuit
    • G06F2115/06—Structured ASICs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11803—Masterslice integrated circuits using field effect technology
    • H01L27/11807—CMOS gate arrays
    • H01L2027/11868—Macro-architecture
    • H01L2027/11874—Layout specification, i.e. inner core region
    • H01L2027/11875—Wiring region, routing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823878—Complementary field-effect transistors, e.g. CMOS isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Geometry (AREA)
  • Architecture (AREA)
  • Evolutionary Computation (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

집적 회로는, 본 개시의 예시적 실시예에 따라, 제1 수평 방향으로 연장되고 제1 높이를 각각 가지는 일련의 제1 행들에 배치된, 복수의 제1 셀들, 및 제1 수평 방향으로 연장되고 제1 높이와 상이한 제2 높이를 각각 가지는 일련의 제2 행들에 배치된, 복수의 제2 셀들을 포함할 수 있고, 일련의 제1 행들의 합산 높이는, 복수의 제1 셀들 중 최대 높이를 가지는 제1 다중 높이 셀의 높이의 배수에 대응할 수 있고, 일련의 제2 행들의 합산 높이는, 복수의 제2 셀들 중 최대 높이를 가지는 제2 다중 높이 셀의 높이의 배수에 대응할 수 있다.

Description

상이한 높이들의 셀들을 포함하는 집적 회로 및 이를 설계하는 방법{INTEGRATED CIRCUIT INCLUDING CELLS WITH DIFFERENT HEIGHTS AND METHOD FOR DESIGNING THE SAME}
본 개시의 기술적 사상은 집적 회로에 관한 것으로서, 자세하게는 상이한 높이들의 셀들을 포함하는 집적 회로 및 집적 회로를 설계하는 방법에 관한 것이다.
집적 회로는 반도체 공정의 발전에 기인하여 높은 집적도를 가질 수 있는 한편, 높은 성능을 가질 것이 요구될 수 있다. 예를 들면, 작은 크기의 소자들, 예컨대 트랜지스터들은 집적 회로의 면적을 감소시킬 수 있고, 큰 크기의 소자들은 집적 회로의 동작 속도를 향상시키는데 유리할 수 있다. 따라서, 집적 회로에 요구되는 기능들 및 동작 속도를 달성하기 위하여, 집적도 및 성능을 모두 고려하여 집적 회로를 설계하는 것이 중요할 수 있다.
본 개시의 기술적 사상은, 집적도 및 성능을 모두 고려하기 위하여 상이한 높이들의 셀들을 포함하는 집적 회로 및 집적 회로를 설계하는 방법을 제공한다.
본 개시의 기술적 사상의 일측면에 따른 집적 회로는, 제1 수평 방향으로 연장되고 제1 높이를 각각 가지는 일련의 제1 행들에 배치된, 복수의 제1 셀들, 및 제1 수평 방향으로 연장되고 제1 높이와 상이한 제2 높이를 각각 가지는 일련의 제2 행들에 배치된, 복수의 제2 셀들을 포함할 수 있고, 일련의 제1 행들의 합산 높이는, 복수의 제1 셀들 중 최대 높이를 가지는 제1 다중 높이 셀의 높이의 배수에 대응할 수 있고, 일련의 제2 행들의 합산 높이는, 복수의 제2 셀들 중 최대 높이를 가지는 제2 다중 높이 셀의 높이의 배수에 대응할 수 있다.
본 개시의 기술적 사상의 일측면에 따른 집적 회로는, 제1 피치로 상호 평행하게 제1 수평 방향으로 연장되는 일련의 제1 파워 레일들, 일련의 제1 파워 레일들로부터 제1 공급 전압 또는 제2 공급 전압을 수신하도록 각각 구성된 복수의 제1 셀들, 제1 피치와 상이한 제2 피치로 상호 평행하게 제1 수평 방향으로 연장되는 일련의 제2 파워 레일들, 및 일련의 제2 파워 레일들로부터 제1 공급 전압 또는 제2 공급 전압을 수신하도록 각각 구성된 복수의 제2 셀들을 포함할 수 있고, 일련의 제1 파워 레일들 중 최외곽(outer) 제1 파워 레일들 사이 피치는, 복수의 제1 셀들 중 최대 높이를 가지는 제1 다중 높이 셀의 높이의 배수에 대응할 수 있고, 일련의 제2 파워 레일들 중 최외곽 제2 파워 레일들 사이 피치는, 복수의 제2 셀들 중 최대 높이를 가지는 제2 다중 높이 셀의 높이의 배수에 대응할 수 있다.
본 개시의 기술적 사상의 일측면에 따라 일련의 명령어들을 실행하도록 구성된 적어도 하나의 프로세서에 의해서 수행되는, 집적 회로를 설계하는 방법은, 상이한 높이들의 셀들을 정의하는 입력 데이터를 획득하는 단계, 입력 데이터로부터, 제1 높이의 배수에 대응하는 높이를 가지는 복수의 제1 셀들을 추출하는 단계, 복수의 제1 셀들 중 최대 높이를 가지는 제1 다중 높이 셀을 검출하는 단계, 제1 다중 높이 셀에 기초하여, 제1 높이를 각각 가지는 일련의 제1 행들의 수를 판정하는 단계, 일련의 제1 행들에 복수의 제1 셀들 중 적어도 일부를 배치하는 단계, 및 배치된 상이한 높이의 셀들을 정의하는 출력 데이터를 생성하는 단계를 포함할 수 있다.
본 개시의 예시적 실시예에 따른 집적 회로 및 방법에 의하면, 최적의 면적 및 성능을 제공하는 집적 회로가 달성될 수 있고, 이에 따라 성능 요건을 만족하면서도 높은 집적도를 가지는 집적 회로가 제공될 수 있다.
또한, 본 개시의 예시적 실시예에 따른 집적 회로 및 방법에 의하면, 요건들을 충족시키는 집적 회로가 용이하게 설계될 수 있고, 이에 따라 집적 회로의 시장 출시 기간(time-to-market)을 현저하게 단축시킬 수 있다.
본 개시의 예시적 실시예들에서 얻을 수 있는 효과는 이상에서 언급한 효과들로 제한되지 아니하며, 언급되지 아니한 다른 효과들은 이하의 기재로부터 본 개시의 예시적 실시예들이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 도출되고 이해될 수 있다. 즉, 본 개시의 예시적 실시예들을 실시함에 따른 의도하지 아니한 효과들 역시 본 개시의 예시적 실시예들로부터 당해 기술분야의 통상의 지식을 가진 자에 의해 도출될 수 있다.
도 1은 본 개시의 예시적 실시예에 따른 셀의 예시들을 나타내는 도면이다.
도 2는 본 개시의 예시적 실시예에 따라 집적 회로의 성능 및 면적의 관계를 나타내는 그래프이다.
도 3a 내지 도 3d는 본 개시의 예시적 실시예에 따른 셀의 구조의 예시들을 나타내는 단면도들이다.
도 4는 본 개시의 예시적 실시예에 따른 집적 회로의 레이아웃을 나타내는 평면도이다.
도 5a 및 도 5b는 본 개시의 예시적 실시예들에 따른 집적 회로의 레이아웃의 예시들을 나타내는 평면도들이다.
도 6은 본 개시의 예시적 실시예에 따라 집적 회로를 제조하기 위한 방법을 나타내는 순서도이다.
도 7은 본 개시의 예시적 실시예에 따라 집적 회로를 설계하는 방법을 나타내는 순서도이다.
도 8은 본 개시의 예시적 실시예에 따라 집적 회로를 설계하기 위한 방법을 나타내는 순서도이다.
도 9는 본 개시의 예시적 실시예에 따라 다중 높이 셀이 2이상의 셀들로 분해되는 예시를 나타내는 도면이다.
도 10a 및 도 10b는 본 개시의 예시적 실시예들에 따라 집적 회로를 설계하기 위한 방법의 예시들을 나타내는 순서도들이다.
도 11은 본 개시의 예시적 실시예에 따라 집적 회로를 설계하기 위한 방법을 나타내는 순서도이다.
도 12a 및 도 12b는 본 개시의 예시적 실시예들에 따른 집적 회로의 레이아웃의 예시들을 나타내는 평면도들이다.
도 13은 본 개시의 예시적 실시예에 따른 집적 회로의 레이아웃을 나타내는 평면도이다.
도 14는 본 개시의 예시적 실시예에 따른 시스템-온-칩(system on chip; SoC)을 나타내는 블록도이다.
도 15는 본 개시의 예시적 실시예에 따른 프로그램을 저장하는 메모리를 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.
도 1은 본 개시의 예시적 실시예에 따른 셀의 예시들을 나타내는 도면이고, 도 2는 본 개시의 예시적 실시예에 따라 집적 회로의 성능 및 면적의 관계를 나타내는 그래프이다. 구체적으로, 도 1의 상부는 2-입력 NAND 게이트(NADN2)의 회로도를 나타내고, 도 1의 하부는 2-입력 NAND 게이트(NAND2)에 대응하는 제1 및 제2 셀(C11, C12)의 레이아웃들을 X축 및 Y축으로 이루어진 평면에서 개략적으로 나타낸다. 본 명세서에서, X축 방향 및 Y축 방향은 제1 수평 방향 및 제2 수평 방향으로 각각 지칭될 수 있고, Z축 방향은 수직 방향으로 지칭될 수 있다. X축 및 Y축으로 이루어진 평면은 수평면으로 지칭될 수 있고, 다른 구성요소보다 상대적으로 +Z방향으로 배치된 구성요소는 다른 구성요소 위에 있는 것으로 지칭될 수 있으며, 다른 구성요소보다 상대적으로 -Z방향으로 배치된 구성요소는 다른 구성요소 아래에 있는 것으로 지칭될 수 있다. 또한, 구성요소의 면적은 수평면과 평행한 면에서 구성요소가 차지하는 크기를 지칭할 수 있고, 구성요소의 높이는 구성요소의 Y축 방향의 길이를 지칭할 수 있다. 본 명세서의 도면들에서, 도해의 편의상 일부 층들만이 도시될 수 있으며, 배선층의 패턴과 하위 패턴 사이 연결을 나타내기 위하여 비아(via)는 배선층의 패턴 아래에 위치함에도 불구하고 표시될 수 있다.
집적 회로는 복수의 셀들을 포함할 수 있다. 셀(cell)은 집적 회로에 포함되는 레이아웃의 단위로서, 미리 정의된 기능을 수행하도록 설계될 수 있고, 표준 셀(standard cell)로서 지칭될 수도 있다. 집적 회로는 다수의 다양한 셀들을 포함할 수 있고, 셀들은 복수의 행들에 따라 정렬되어 배치될 수 있다. 예를 들면, 도 1을 참조하면, 제1 및 제2 셀(C11, C12) 각각은, X축 방향으로 연장되는 행들에 각각 배치될 수 있다. 행의 경계에서 양의 공급 전압(VDD) 및 음의 공급 전압(VSS)(또는 접지 전위)이 각각 인가되는 패턴들(본 명세서에서 파워 라인들로서 지칭될 수 있다)이 X축 방향으로 연장될 수 있고, P-형 트랜지스터가 형성되는 활성 영역 및 N-형 트랜지스터가 형성되는 활성 영역이 X축 방향으로 연장될 수 있다. 도 1의 제1 및 제2 셀(C11, C12)과 같이, 하나의 행에 배치되는 셀은 단일 높이 셀(single height cell)로서 지칭될 수 있고, 도 4의 일부 셀들(C14, C15, C17 등)과 같이 2이상의 상호 인접한 행들에 연속적으로 배치되는 셀은 다중 높이 셀(multiple height cell)로서 지칭될 수 있다.
도 1에 도시된 바와 같이, 활성 영역에서 적어도 하나의 활성 패턴이 X축 방향으로 연장될 수 있고, 활성 패턴은 Y축 방향으로 연장되는 게이트 전극과 교차되어 트랜지스터를 형성할 수 있다. 핀(fin) 형태의 활성 패턴이 X축 방향으로 연장되는 경우, 활성 패턴 및 게이트 전극이 형성하는 트랜지스터는 핀펫(fin field effect transistor; FinFET)으로 지칭될 수 있다. 도 3a 내지 도 3d를 참조하여 후술되는 바와 같이, 본 개시의 예시적 실시예들은 핀펫(FinFET)을 포함하는 셀들을 주로 참조하여 설명될 것이나, 핀펫과 상이한 구조의 트랜지스터를 포함하는 셀들에도 적용될 수 있는 점은 이해될 것이다. 예를 들면, 활성 패턴은, Z축 방향으로 상호 이격되어 X축 방향으로 연장되는 복수의 나노시트들(nanosheets)을 포함할 수 있고, 셀은 복수의 나노시트들이 게이트 전극과 형성하는 MBCFET(multi-bridge channel FET)을 포함할 수 있다. 또한, P형 트랜지스터를 위한 나노시트들 및 N형 트랜지스터를 위한 나노시트들이 유전체 벽(dielectric wall)으로 분리됨으로써 N형 트랜지스터 및 P형 트랜지스터가 보다 근접한 구조를 가지는 ForkFET을 포함할 수도 있다. 또한, 셀은 소스/드레인 영역들이 채널 영역을 사이에 두고 Z축 방향으로 상호 이격되고, 게이트 전극이 채널 영역을 둘러싸는 구조를 가지는 VFET(vertical FET)을 포함할 수 도 있다. 또한, 셀은 CFET(complementary FET), NCFET(negative FET), CNT(carbon nanotube) FET 등과 같은 FET(field effect transistor)를 포함할 수도 있고, 양극성 접합(bipolar junction) 트랜지스터, 기타 3차원 트랜지스터를 포함할 수도 있다.
도 1을 참조하면, 2-입력 NAND 게이트(NAND2)는 제1 및 제2 입력(A, B) 및 출력(Y)을 가질 수 있고, 2개의 NFET(n-type FET)들 및 2개의 PFET(p-type FET)들을 포함할 수 있다. 제1 및 제2 셀(C11, C12)은 동일한 기능을 제공하는 한편, 상이한 성능을 가질 수 있다. 예를 들면, 제1 및 제2 셀(C11, C12)은 제1 및 제2 입력(A, B)을 NAND 논리 연산함으로써 출력(Y)을 생성할 수 있는 한편, 상이한 구동 능력(driving strength) 및 동작 속도를 가질 수 있다. 예를 들면, 제2 셀(C12)은 제1 셀(C11)보다 넓은 면적을 가질 수 있는 한편, 제1 셀(C11)보다 높은 구동 능력 및 동작 속도를 제공할 수 있다. 본 명세서에서, 제1 셀(C11)과 같이 상대적으로 작은 면적을 가지는 셀은, HD(high density) 셀로서 지칭될 수 있고, HD 셀들이 배치되는 영역 및 HD 셀들을 포함하는 블록은 HD 영역 및 HD 블록으로서 각각 지칭될 수 있다. 또한, 제2 셀(C12)과 같이 상대적으로 높은 성능을 제공하는 셀은, HP(high performance) 셀로서 지칭될 수 있고, HP 셀들이 배치되는 영역 및 HP 셀들을 포함하는 블록은 HP 영역 및 HP 블록으로서 각각 지칭될 수 있다. 도 1에 도시된 바와 같이, HD 셀로서 제1 셀(C11)은 Y축 방향의 길이로서 제1 높이(H1)를 가질 수 있는 한편, HP 셀로서 제2 셀(C12)은 Y축 방향의 길이로서 제1 높이(H1)보다 긴 제2 높이(H2)를 가질 수 있다(H2 > H1). 이에 따라, 제1 셀(C11)은 제1 높이(H1)를 가지는 행들에 배치될 수 있고, 제2 셀(C12)은 제2 높이(H2)를 가지는 행들에 배치될 수 있다.
도 2를 참조하면, HD 셀들만을 포함하는 HD 블록은 가장 작은 면적을 가질 수 있고 가장 낮은 성능을 제공할 수 있는 한편, HP 셀들만을 포함하는 HP 블록은 가장 높은 성능을 제공할 수 있고 가장 넓은 면적을 제공할 수 있다. HD 블록은 상대적으로 짧은 높이, 예컨대 제1 높이(H1)를 가지는 행들에 배치된 HD 셀들을 포함할 수 있고, HP 블록은 상대적으로 긴 높이, 예컨대 제2 높이(H2)를 가지는 행들에 배치된 HP 셀들을 포함할 수 있다. 집적 회로는, HD 블록이 제공하는 성능보다 높은 성능 및 HP 블록의 면적보다 작은 면적을 포함하는 요건들을 가질 수 있고, 이에 따라 도 2에 도시된 바와 같이, 혼성행(mixed-row) 블록들이 채용될 수 있다. 즉, 혼성행 블록은 제1 높이(H1)를 가지는 행들에 배치된 HD 셀들(예컨대, 도 1의 C11) 및 제2 높이(H2)를 가지는 행들에 배치된 HP 셀들(예컨대, 도 1의 C12)을 포함할 수 있고, 이에 따라 집적 회로의 요건들에 대응하는 성능 및 면적을 제공할 수 있다.
혼성행 블록에서 HD 셀들이 배치되는 행들(HD 행들로서 지칭될 수 있다) 및 HP 셀들이 배치되는 행들(HP 행들로서 지칭될 수 있다)을 적절하게 구성하는 것이 요구될 수 있다. 예를 들면, 집적 회로의 플로어플랜(floorplan) 과정에서 연속적으로 배치되는 HD 행들, 즉 일련의 HD 행들의 수 및 연속적으로 배치되는 HP 행들, 즉 일련의 HP 행들의 수가 판정될 수 있고, 그 다음에 HD 행들에 HD 셀들이 배치될 수 있고 HP 행들에 HP 셀들이 배치될 수 있다. 이하에서 도면들을 참조하여 설명되는 바와 같이, 최적의 면적 및 성능을 제공하는 혼성행 블록이 달성될 수 있고, 이에 따라 성능 요건을 만족하면서도 높은 집적도를 가지는 집적 회로가 제공될 수 있다. 또한, 요건들을 충족시키는 집적 회로가 용이하게 설계될 수 있고, 이에 따라 집적 회로의 시장 출시 기간(time-to-market)을 현저하게 단축시킬 수 있다.
다시 도 1을 참조하면, HD 셀로서 제1 셀(C11)에서 N-형 트랜지스터가 형성되는 활성 영역(또는 P-형 트랜지스터가 형성되는 활성 영역)은 Y축 방향의 길이로서 제1 폭(W1)을 가질 수 있는 한편, 제2 셀(C12)에서 N-형 트랜지스터가 형성되는 활성 영역(또는 P-형 트랜지스터가 형성되는 활성 영역)은 Y축 방향의 길이로서 제2 폭(W2)을 가질 수 있다(W2 > W1). 또한, 제1 셀(C11)은 X축 방향으로 상호 평행하게 연장되는 6개의 활성 패턴들을 포함할 수 있는 한편, 제2 셀(C12)은 X축 방향으로 상호 평행하게 연장되는 8개의 활성 패턴들을 포함할 수 있다. 또한, 제1 및 제2 셀(C11, C12)은 제1 배선층(M1)에서 X축 방향으로 상호 평행하게 연장되는 트랙들에 정렬되어 배치된 패턴들을 포함할 수 있고, 제1 셀(C11)은 5개의 트랙들(T1 내지 T5)을 활용할 수 있는 한편, 제2 셀(C12)은 7개의 트랙들(T1 내지 T7)을 활용할 수 있다. 그러나, 도 1에 도시된 바와 같이, 제1 셀(C11)에 포함된 게이트 전극들의 피치(CPP) 및 제2 셀(C12)에 포함된 게이트 전극들의 피치(CPP)는 일치할 수 있고, 이에 따라 혼성행 블록에서 제1 셀(C11) 및 제2 셀(C12)은, 비록 상이한 높이들을 가지는 행들에 각각 배치될 수 있는 한편, 제1 셀(C11)의 게이트 전극들 및 제2 셀(C12)의 게이트 전극들은 Y축 방향으로 정렬되어 배치될 수 있다.
도 3a 내지 도 3d는 본 개시의 예시적 실시예에 따른 셀의 구조의 예시들을 나타내는 단면도들이다. 구체적으로, 도 3a의 단면도는 도 1의 X1-X1'을 따라 제1 셀(C11)을 자른 단면을 나타내고, 도 3b의 단면도는 도 1의 X2-X2'을 따라 제1 셀(C11)을 자른 단면을 나타내고, 도 3c의 단면도는 도 1의 Y1-Y1'을 따라 제1 셀(C11)을 자른 단면을 나타내고, 도 3d의 단면도는 도 1의 Y2-Y2'을 따라 제1 셀(C11)을 자른 단면을 나타낸다. 비록 도 3a 내지 도 3d에 도시되지 아니하였으나, 게이트 전극의 측면에 게이트 스페이서가 형성될 수 있고, 게이트 전극 및 게이트 스페이서 사이 그리고 게이트 전극의 하면 상에 게이트 유전막이 형성될 수 있다. 또한, 컨택 및/또는 비아의 표면에 베리어 막이 형성될 수 있다. 이하에서 도 3a 내지 도 3d는 도 1을 참조하여 설명될 것이며, 도 3a 내지 도 3d에 대한 설명 중 상호 중복되는 내용은 생략될 것이다.
도 3a를 참조하면, 기판(10)은 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있고, 비제한적인 예시로서 SiGe, SGOI(silicon germanium on insulator), InSb, PbTe 화합물, InAs, 인화물, GaAs 또는 GaSb 등을 포함할 수도 있다. 기판(10) 상에서 제2 핀(F2)이 X축 방향으로 연장될 수 있고, 제2 핀(F2)에서 제1 내지 제3 소스/드레인 영역(SD21 내지 SD23)이 형성될 수 있다. 제2 핀(F2) 상에서 제1 내지 제4 층간 절연막(31 내지 34)이 형성될 수 있다. 제1 및 제2 소스/드레인 영역(SD21, SD22)은 제1 게이트 전극(G1)과 트랜지스터, 즉 PFET를 형성할 수 있고, 제2 및 제3 소스 드레인 영역(SD22, SD23)은 제2 게이트 전극(G2)과 PFET를 형성할 수 있다.
제1 내지 제3 소스/드레인 컨택(CA1 내지 CA3)은 제2 층간 절연막(32)을 관통하여 제1 내지 제3 소스/드레인 영역(SD21 내지 SD23)과 연결될 수 있다. 일부 실시예들에서, 제1 내지 제3 소스/드레인 컨택(CA1 내지 CA3) 중 적어도 하나는, 제1 층간 절연막(31)을 관통하는 하부 소스/드레인 컨택 및 제2 층간 절연막(32)을 관통하는 상부 소스/드레인 컨택으로 형성될 수도 있다. 제1 및 제2 소스/드레인 비아(VA1, VA2)는 제3 층간 절연막(33)을 관통하여 제1 및 제3 소스/드레인 컨택(CA1, CA3)에 각각 연결될 수 있고, 제1 배선층(M1)에 형성된 출력핀(P21)에 공통적으로 연결될 수 있다. 이에 따라, 출력핀(P21)은, 제1 소스/드레인 비아(VA1) 및 제1 소스/드레인 컨택(CA1)을 통해서 제1 소스/드레인 영역(SD21)과 전기적으로 연결될 수 있고, 제2 소스/드레인 비아(VA2) 및 제3 소스/드레인 컨택(CA3)을 통해서 제3 소스/드레인 영역(SD23)과 전기적으로 연결될 수 있다. 제1 및 제2 소스/드레인 비아(VA1, VA2)가 형성된 층은 제1 비아층으로 지칭될 수 있고, 출력핀(P21) 및 제4 층간 절연막(34)이 형성된 층은 제1 배선층(M1)으로 지칭될 수 있다.
도 3b를 참조하면, 기판(10) 상에 소자 분리막(ISO)이 형성될 수 있다. 소자 분리막(ISO)은, 도 3c 및 도 3d를 참조하여 후술되는 바와 같이, 활성 영역들을 분리할 수 있다. 소자 분리막(ISO) 상에 제1 내지 제4 층간 절연막(31 내지 34)이 형성될 수 있고, 제3 소스/드레인 컨택(CA3)은 제2 층간 절연막(32)을 관통할 수 있다. 제1 게이트 컨택(CB1)은 제2 층간 절연막(32)을 관통하여 제2 게이트 전극(G2)에 연결될 수 있고, 제1 게이트 비아(VB1)는 제3 층간 절연막(33)을 관통하여 제1 게이트 컨택(CB1) 및 제1 입력핀(P22)과 연결될 수 있다. 이에 따라, 제1 입력핀(P22)은 제1 게이트 비아(VB1) 및 제1 게이트 컨택(CB1)을 통해서 제2 게이트 전극(G2)과 전기적으로 연결될 수 있다. 일부 실시예들에서, 도 3b에 도시된 바와 상이하게, 제1 게이트 컨택(CB1)이 생략될 수 있고, 출력핀(P21)은 제2 및 제3 층간 절연막(32, 33)을 관통하는 게이트 비아를 통해서 제2 게이트 전극(G2)과 전기적으로 연결될 수 있다.
도 3c를 참조하면, 기판(10) 상에 필드 절연막(20)이 형성될 수 있다. 필드 절연막(20)은, 비제한적인 예시로서 SiO2, SiN, SiON, SiOCN 또는 이들 중 2이상의 조합을 포함할 수 있다. 일부 실시예들에서, 필드 절연막(20)은 도 3c에 도시된 바와 같이, 활성 패턴, 즉 핀의 측면들 중 일부를 둘러쌀 수 있다. 필드 절연막(20) 상에 제1 내지 제4 층간 절연막(31 내지 34)이 형성될 수 있다. 제1 내지 제6 핀(F1 내지 F6)이 필드 절연막(20)에서 X축 방향으로 연장될 수 있고, 제1 내지 제6 핀(F1 내지 F6) 상에서 6개의 소스/드레인 영역들(SD11 내지 SD61)이 형성될 수 있다. 제1 내지 제3 핀(F1 내지 F3) 및 제4 내지 제6 핀(F4 내지 F6) 사이에서 소자 분리막(ISO)이 X축 방향으로 연장될 수 있고, 소자 분리막(ISO)에 의해서 제1 및 제2 활성 영역(RX1, RX2)이 분리될 수 있다.
제1 소스/드레인 컨택(CA1)은 제2 층간 절연막(32)을 관통하여 3개의 소스/드레인 영역들(SD11, SD21, SD31)에 연결될 수 있고, 이에 따라 3개의 소스/드레인 영역들(SD11, SD21, SD31)은 전기적으로 상호 연결될 수 있다. 또한, 제4 소스/드레인 컨택(CA4)은 제2 층간 절연막(32)을 관통하여 3개의 소스/드레인 영역들(SD41, SD51, SD61)에 연결될 수 있고, 이에 따라 3개의 소스/드레인 영역들(SD41, SD51, SD61)은 전기적으로 상호 연결될 수 있다. 제2 소스/드레인 비아(VA2)는 제3 층간 절연막(33)을 관통하여 제1 소스/드레인 컨택(CA1)에 연결될 수 있고, 출력핀(P21)과 연결될 수 있다. 또한, 제3 소스/드레인 비아(VA3)는 제3 층간 절연막(33)을 관통하여 제4 소스/드레인 컨택(CA4)에 연결될 수 있고, 제1 배선층(M1)에 형성되고 음의 공급 전압(또는 접지 전위)(VSS)이 인가되는 패턴(P25)과 연결될 수 있다. 제1 배선층(M1)에서, 양의 공급 전압(VDD)이 인가되는 패턴(P24) 및 음의 공급 전압(VSS)이 인가되는 패턴(P25)이 X축 방향으로 상호 평행하게 연장될 수 있고, 출력핀(P21), 제1 및 제2 입력핀(P22, P23)이 형성될 수 있다.
도 3d를 참조하면, 기판(10) 상에 필드 절연막(20)이 형성될 수 있고, 필드 절연막(20)을 관통하는 제1 내지 제6 핀(F1 내지 F6)과 Y축 방향으로 연장되는 제2 게이트 전극(G2)이 교차할 수 있다. 제2 게이트 전극(G2)은, 비제한적인 예시로서 Ti, Ta, W, Al, Co 또는 이들 중 2이상의 조합을 포함할 수도 있고, 금속이 아닌 Si 또는 SiGe 등을 포함할 수도 있다. 또한, 제2 게이트 전극(G2)은 2이상의 전도성 물질들이 적층되어 형성될 수도 있고, 예컨대 TiN, TaN, TiC, TaC, TiAlC 또는 이들 중 2이상의 조합을 포함하는 일함수 조절막, 및 W 또는 Al 등을 포함하는 필링 도전막을 포함할 수 있다.
도 4는 본 개시의 예시적 실시예에 따른 집적 회로(40)의 레이아웃을 나타내는 평면도이다. 구체적으로, 도 4의 평면도는 집적 회로(40)에 포함된 셀들 중 일부를 개략적으로 나타낸다.
HD 영역들 및 HP 영역들은 교번적으로 배치될 수 있다. 예를 들면, 도 4에 도시된 바와 같이, 제1 HD 영역(HD1)은 제1 및 제2 HP 영역(HP1, HP2) 사이에 배치될 수 있고, 제2 HP 영역(HP2)은 제1 및 제2 HD 영역(HD1, HD2) 사이에 배치될 수 있다. HD 행은 제1 높이(H1)를 가질 수 있고, 일련의 HD 행들(R11 내지 R1m)에 대응하는 제1 HD 영역(HD1)의 높이(H_HD)는 m개의 HD 행들(R11 내지 R1m)의 합산 높이에 대응할 수 있다(H_HD = m*H1, m은 1보다 큰 정수). 또한, HP 행은 제1 높이(H1)보다 긴 제2 높이(H2)를 가질 수 있고(H2 > H1), 일련의 행들(R21 내지 Rn)에 대응하는 제2 HP 영역(HP2)의 높이(H_HP)는 n개의 HP 행들(R21 내지 R2n)의 합산 높이에 대응할 수 있다(H_HP = n*H2, n은 1보다 큰 정수). 이하에서, HD 영역들은 HD 영역 높이로서 지칭되는 일정한 높이(H_HD)를 가지고 HP 영역들은 HP 영역 높이로서 지칭되는 일정한 높이(H_HP)를 가지는 것으로 가정되나, 일부 실시예들에서, 2이상의 HD 영역들은 상이한 높이들을 각각 가질 수 있고, 2이상의 HP 영역들 역시 상이한 높이들을 각각 가질 수 있다. 또한, HD 셀은 제1 높이(H1)를 가지는 것으로 가정되고, HP 셀은 제1 높이(H1)보다 긴 제2 높이(H2)를 가지는 것으로 가정된다.
집적 회로(40)는 제1 HD 영역(HD1)에 배치된 복수의 HD 셀들(C11 내지 C18)을 포함할 수 있고, 복수의 HD 셀들(C11 내지 C18)은 단일 높이 HD 셀들(C11, C12, C13, C16, C18) 및 다중 높이 HD 셀들(C14, C15, C17)을 포함할 수 있다. 일부 실시예들에서, 제1 HD 영역(HD1)의 높이(H_HD)(즉, m*H1)는 제1 HD 영역(HD1)에 배치되는 HD 셀들(C11 내지 C18)에 기초하여 결정될 수 있다. 예를 들면, 제1 HD 영역(HD1)의 높이(H_HD)는 제1 HD 영역(HD1)에 배치되는 HD 셀들(C11 내지 C18) 중 최대 높이를 가지는 다중 높이 HD 셀(제1 다중 높이 셀로서 지칭될 수 있다), 예컨대 셀(C14)에 기초하여 결정될 수 있다. 또한, 집적 회로(40)는 제2 HP 영역(HP2) 에 배치된 복수의 HP 셀들(C21 내지 C29)을 포함할 수 있고, 복수의 HP 셀들(C21 내지 C29)은 단일 높이 HP 셀들(C21, C22, C25, C27, C28, C29) 및 다중 높이 HP 셀들(C23, C24, C26)을 포함할 수 있다. 일부 실시예들에서, 제2 HP 영역(HP2)의 높이(H_HP)(즉, n*H2)는 제2 HP 영역(HP2)에 배치되는 HP 셀들(C21 내지 C29)에 기초하여 결정될 수 있다. 예를 들면, 제2 HP 영역(HP2)의 높이(H_HP)는 제2 HP 영역(HP2)에 배치되는 HP 셀들(C21 내지 C29) 중 최대 높이를 가지는 다중 높이 HP 셀(제2 다중 높이 셀로서 지칭될 수 있다), 예컨대 셀(C24)에 기초하여 결정될 수 있다.
도 5a 및 도 5b는 본 개시의 예시적 실시예들에 따른 집적 회로의 레이아웃의 예시들을 나타내는 평면도들이다. 구체적으로, 도 5a의 평면도는 2개의 상이한 높이들을 각각 가지는 행들에 배치된 셀들을 포함하는 집적 회로(50a)의 레이아웃을 나타내고, 도 5b의 평면도는 3개의 상이한 높이들을 각각 가지는 행들에 배치된 셀들을 포함하는 집적 회로(50b)의 레이아웃을 나타낸다. 이하에서, 도 5a 및 도 5b에 대한 설명 중 상호 중복되는 내용은 생략될 것이다.
도 5a를 참조하면, 집적 회로(50a)는 상호 교번적으로 배치된, HD 영역들 및 HP 영역들을 포함할 수 있다. 예를 들면, 도 5a에 도시된 바와 같이, 집적 회로(50a)는 HD 영역 높이(H_HD)를 각각 가지는 제1 내지 제3 HD 영역(HD1 내지 HD3)을 포함할 수 있고, HP 영역 높이(H_HP)를 각각 가지는 제1 내지 제3 HP 영역(HP1 내지 HP3)을 포함할 수 있으며, 제1 내지 제3 HD 영역(HD1 내지 HD3) 및 제1 내지 제3 HP 영역(HP1 내지 HP3)은 교번적으로 배치될 수 있다. 도 4 등을 참조하여 전술된 바와 같이, 제1 내지 제3 HD 영역(HD1 내지 HD3)에서 제1 높이(H1)를 가지는 HD 셀들이 배치될 수 있고, 제1 내지 제3 HP 영역(HP1 내지 HP3)에서 제1 높이(H1)보다 큰 제2 높이(H2)를 가지는 HP 셀들이 배치될 수 있다.
도 5b를 참조하면, 집적 회로(50b)는 상호 교번적으로 배치된, HD 영역들 및 HP 영역들뿐만 아니라, MD(middle density) 영역들을 포함할 수 있고, HD 영역들, MD 영역들 및 HP 영역들은 상호 교번적으로 배치될 수 있다. 예를 들면, 도 5b에 도시된 바와 같이, 집적 회로(50b)는 HD 영역 높이(H_HD)를 각각 가지는 제1 및 제2 HD 영역(HD1, HD2)을 포함할 수 있고, 높이(H_MD)를 각각 가지는 제1 및 제2 MD 영역(MD1, MD2)을 포함할 수 있으며, HP 영역 높이(H_HP)를 각각 가지는 제1 및 제2 HP 영역(HP1, HP2)을 포함할 수 있다. 집적 회로(50b)는 제1 및 제2 MD 영역(MD1, MD2)에 배치되는 MD 셀들을 포함할 수 있다. MD 셀은, HD 셀보다 큰 면적 및 높은 성능을 가질 수 있고, HP 셀보다 작은 면적 및 낮은 성능을 가질 수 있다. 이를 위하여, 제1 및 제2 MD 영역(MD1, MD2)은, 제1 높이(H1)보다 길고 제2 높이(H2)보다 짧은 높이를 각각 가지는 MD 행들에 대응할 수 있다.
일부 실시예들에서, 도 5a 및 도 5b의 집적 회로(50a, 50b)와 상이하게, 집적 회로는 4개 이상의 상이한 높이들을 각각 가지는 행들에 배치된 셀들을 포함할 수도 있다. 이하에서, 본 개시의 예시적 실시예들은, 도 5a의 집적 회로(50a)와 같이 HD 영역들 및 HP 영역들이 교번적으로 배치된 집적 회로를 주로 참조하여 설명될 것이나, 본 개시의 예시적 실시예들이 이에 제한되지 아니하는 점이 유의된다.
도 6은 본 개시의 예시적 실시예에 따라 집적 회로(IC)를 제조하기 위한 방법을 나타내는 순서도이다. 구체적으로, 도 6의 순서도는 혼성행 블록을 포함하는 집적 호로(IC)를 제조하기 위한 방법의 예시를 나타낸다. 도 6에 도시된 바와 같이, 집적 회로(IC)를 제조하기 위한 방법은 복수의 단계들(S20, S40, S60, S80)을 포함할 수 있다.
셀 라이브러리(또는 표준 셀 라이브러리)(D12)는 셀들에 관한 정보, 예컨대 기능 정보, 특성 정보, 레이아웃 정보 등을 포함할 수 있다. 도 6에 도시된 바와 같이, 셀 라이브러리(D12)는 HD 셀들을 정의하는 제1 데이터(D_HD) 및 HP 셀들을 정의하는 제2 데이터(D_HP)를 포함할 수 있다. 예를 들면, 제1 데이터(D_HD)는 제1 높이(H1)의 배수에 대응하는 높이를 가지는 HD 셀들을 정의할 수 있고, 제2 데이터(D_HP)는 제2 높이(H2)의 배수에 대응하는 높이를 가지는 HP 셀들을 정의할 수 있다.
단계 S20에서, RTL 데이터(D11)로부터 네트리스트(D13)를 생성하는 논리 합성 동작이 수행될 수 있다. 예를 들면, 반도체 설계 툴(예컨대, 논리 합성 툴)은 VHDL(VHSIC Hardware Description Language) 및 Verilog와 같은 HDL(Hardware Description Language)로서 작성된 RTL 데이터(D11)로부터 셀 라이브러리(D12)를 참조하여 논리 합성을 수행함으로써, 비트스트림(bitstream) 또는 네트리스트를 포함하는 네트리스트(D13)를 생성할 수 있다. 반도체 설계 툴은 집적 회로(IC)의 요건들에 기초하여, 셀 라이브러리(D12)로부터 HD 셀 또는 HP 셀을 선택할 수 있다. 예를 들면, 반도체 설계 툴은, 신호 경로의 타이밍 마진에 여유가 있는 경우, 동일한 기능을 제공하는 HP 셀 및 HD 셀 중 HD 셀을 선택할 수 있다.
단계 S40에서, 네트리스트(D13)로부터 레이아웃 데이터(D14)를 생성하는 배치 및 라우팅(place and route: P&R)이 수행될 수 있다. 예를 들면, 반도체 설계 툴(예컨대, P&R 툴)은 집적 회로(IC)의 플로어플랜을 위하여, HD 셀들이 배치될 HD 영역들의 수, HD 영역에 대응하는 HD 행들의 수, HP 셀들이 배치될 HP 영역들의 수, HP 영역에 대응하는 HP 행들의 수 등을 판정할 수 있다. 그 다음에, 반도체 설계 툴은 네트리스트(D13)로부터 셀 라이브러리(D12)를 참조하여, HD 영역들에 HD 셀들을 배치할 수 있고, HP 영역들에 HP 셀들을 배치할 수 있다. 반도체 설계 툴은 배치된 셀들의 출력핀들 및 입력핀들을 전기적으로 연결하는 상호연결(interconnection)들을 생성할 수 있고, 배치된 셀들 및 생성된 상호연결들을 정의하는 레이아웃 데이터(D14)를 생성할 수 있다. 레이아웃 데이터(D14)는, 예컨대 GDSII와 같은 포맷을 가질 수 있고, 셀들 및 상호연결들의 기하학적 정보를 포함할 수 있다. 단계 S40 단독으로, 또는 단계 S20 및 단계 S40이 총괄적으로, 집적 회로를 설계하는 방법으로서 지칭될 수 있고, 단계 S40의 예시가 도 7을 참조하여 후술될 것이다.
단계 S60에서, 마스크를 제작(manufacturing)하는 동작이 수행될 수 있다. 예를 들면, 포토리소그래피(photolithography)에서 빛의 특성에 기인하는 굴절 등의 왜곡 현상을 보정하기 위한 OPC(optical proximity correction)가 레이아웃 데이터(D14)에 이 적용될 수 있다. OPC가 적용된 데이터에 기초하여 복수의 층들에 배치되는 패턴들을 형성하기 위하여 마스크상의 패턴들이 정의될 수 있고, 복수의 층들 각각의 패턴들을 형성하기 위한 적어도 하나의 마스크(또는, 포토마스크)가 제작될 수 있다. 일부 실시예들에서, 집적 회로(IC)의 레이아웃은 단계 S60에서 제한적으로 변형될 수 있고, 단계 S60에서 집적 회로(IC)의 제한적으로 변형하는 것은 집적 회로(IC)의 구조를 최적화하기 위한 후처리로서, 디자인 폴리싱(design polishing)으로 지칭될 수 있다.
단계 S80에서, 집적 회로(IC)를 제조(fabricating)하는 동작이 수행될 수 있다. 예를 들면, 단계 S60에서 제작된 적어도 하나의 마스크를 사용하여 복수의 층들이 패터닝됨으로써 집적 회로(IC)가 제조될 수 있다. FEOL(front-end-of-line) 은, 예컨대 웨이퍼를 평탄화(planarization)하고 세정(cleaning)하는 단계, 트랜치(trench)를 형성하는 단계, 웰(well)을 형성하는 단계, 게이트(gate) 전극을 형성하는 단계, 소스 및 드레인을 형성하는 단계를 포함할 수 있고, FEOL에 의해서, 개별 소자들, 예컨대 트랜지스터, 캐패시터, 저항 등이 기판에 형성될 수 있다. 또한, BEOL(back-end-of-line)은, 예컨대 게이트, 소스 및 드레인 영역을 실리사이드화(silicidation)하는 단계, 유전체를 부가하는 단계, 평탄화 단계, 홀을 형성하는 단계, 금속층을 부가하는 단계, 비아를 형성하는 단계, 패시베이션(passivation)층을 형성하는 단계 등을 포함할 수 있고, BEOL에 의해서, 개별 소자들, 예컨대 트랜지스터, 캐패시터, 저항 등이 상호연결될 수 있다. 일부 실시예들에서, FEOL 및 BEOL 사이에 MOL(middle-of line)이 수행될 수 있고, 개별 소자들 상에 컨택들이 형성될 수 있다. 그 다음에, 집적 회로(IC)는 반도체 패키지에 패키징될 수 있고, 다양한 어플리케이션들의 부품으로서 사용될 수 있다.
도 7은 본 개시의 예시적 실시예에 따라 집적 회로를 설계하는 방법을 나타내는 순서도이다. 구체적으로, 도 7의 순서도는 도 6의 단계 S40의 예시를 나타낸다. 도 6을 참조하여 전술된 바와 같이, 도 7의 단계 S40'에서 배치 및 라우팅(P&R)이 수행될 수 있다. 도 7에 도시된 바와 같이, 단계 S40'은 복수의 단계들(S41, S42, S44, S46, S48, S49)을 포함할 수 있고, 이하에서 도 7은 도 6을 참조하여 설명될 것이다.
도 7을 참조하면, 단계 S41에서 입력 데이터를 획득하는 동작이 수행될 수 있다. 입력 데이터는 HD 셀들 및 HP 셀들에 대한 정보를 포함할 수 있다. 일부 실시예들에서, 입력 데이터는 도 6의 셀 라이브러리(D12)일 수 있다. 셀 라이브러리(D12)는 집적 회로(IC)를 제조하는 반도체 공정에 의해서 형성 가능한 HD 셀들 및 HP 셀들을 정의할 수 있고, 이에 따라 HD 영역들 및 HP 영역들은 반도체 공정에 의존할 수 있다. 일부 실시예들에서, 입력 데이터는 도 6의 네트리스트(D13)일 수 있다. 네트리스트(D13)는, 셀 라이브러리(D12)에 의해서 정의되는 HD 셀들 및 HP 셀들 중, 집적 회로(IC)에 실제 포함되는 HD 셀들 및 HP 셀들을 정의할 수 있고, 이에 따라 HD 영역들 및 HP 영역들은 집적 회로(IC)에 의존할 수 있다.
단계 S42에서, 복수의 HD 셀들 및 복수의 HP 셀들을 추출하는 동작이 수행될 수 있다. 예를 들면, 단계 S41에서 획득된 입력 데이터로부터, HD 영역에 배치될 복수의 HD 셀들이 추출될 수 있고, HP 영역에 배치될 복수의 HP 셀들이 추출될 수 있다.
단계 S44에서, 다중 높이 HD 셀 및 다중 높이 HP 셀을 검출하는 동작이 수행될 수 있다. 예를 들면, 단계 S42에서 추출된 복수의 HD 셀들 중 다중 높이 HD 셀이 검출될 수 있고, 복수의 HP 셀들 중 다중 높이 HP 셀이 검출될 수 있다. 도 4를 참조하여 전술된 바와 같이, 다중 높이 HD 셀은 제1 높이(H1)의 배수로서 제1 높이(H1)보다 긴 높이를 가질 수 있고, 다중 높이 HP 셀은 제2 높이(H2)의 배수로서 제2 높이(H2)보다 긴 높이를 가질 수 있다. 단계 S44의 예시가 도 8을 참조하여 후술될 것이다.
단계 S46에서, 일련의 HD 행들의 수 및 일련의 HP 행들의 수를 판정하는 동작이 수행될 수 있다. 일련의 HD 행들은 연속적으로 배치된 HD 행들을 지칭할 수 있고, 일련의 HP 행들은 연속적으로 배치된 HP 행들을 지칭할 수 있다. 일련의 HD 행들의 수는 단계 S44에서 검출된 다중 높이 HD 셀에 기초하여 판정될 수 있고, 일련의 HP 행들의 수는 단계 S44에서 검출된 다중 높이 HP 셀들에 기초하여 판정될 수 있다. 이에 따라, 일련의 HD 행들의 수 및 일련의 HP 행들의 수는, 입력 데이터에 최적으로 판정될 수 있다. 단계 S46의 예시가 도 10a 및 도 10b를 참조하여 후술될 것이다.
단계 S48에서, 복수의 HD 셀들 및 복수의 HP 셀들을 배치하는 동작이 수행될 수 있다. 예를 들면, 복수의 HD 셀들은 HD 영역들에 배치될 수 있고, HD 영역들 각각은 단계 S46에서 판정된 수의 HD 행들에 대응할 수 있다. 또한, 복수의 HP 셀들은 HP 영역들에 배치될 수 있고, HP 영역들 각각은 단계 S46에서 판정된 수의 HP 행들에 대응할 수 있다.
단계 S49에서, 출력 데이터를 생성하는 동작이 수행될 수 있다. 출력 데이터는 단계 S48에서 배치된 복수의 HD 셀들 및 복수의 HP 셀들을 정의할 수 있다. 일부 실시예들에서, 단계 S48 및 단계 S49 사이에서, 배치된 복수의 HD 셀들 및 복수의 HP 셀들을 라우팅하는 동작이 수행될 수 있고, 출력 데이터는 도 6의 레이아웃 데이터(D14)에 대응할 수도 있다.
도 8은 본 개시의 예시적 실시예에 따라 집적 회로를 설계하기 위한 방법을 나타내는 순서도이다. 구체적으로, 도 8의 순서도는 도 7의 단계 S44의 예시를 나타낸다. 도 7을 참조하여 전술된 바와 같이, 도 8의 단계 S44'에서 다중 높이 HD 셀 및 다중 높이 HP 셀을 검출하는 동작이 수행될 수 있다. 도 8에 도시된 바와 같이, 단계 S44'은 복수의 단계들(S44_1 내지 S44_6)을 포함할 수 있고, 단계 S44_1, 단계 S44_2 및 단계 S44_3에서 다중 높이 HD 셀이 검출될 수 있고, 단계 S44_4, 단계 S44_5 및 단계 S44_6에서 다중 높이 HP 셀이 검출될 수 있다. 이하에서 도 8은 도 7을 참조하여 설명될 것이다.
도 8을 참조하면, 단계 S44_1에서 분해가능한(decomposable) 다중 높이 HD 셀들을 추출하는 동작이 수행될 수 있다. 분해가능한 셀은, 실질적으로 동일한 기능 및 성능을 제공하는 2이상의 셀들로, 분해가 가능한 셀을 지칭할 수 있다. 예를 들면, 분해가능한 셀은, 도 9를 참조하여 후술되는 바와 같이, 멀티-비트 신호를 처리하는 회로에 대응하는 멀티-비트 셀을 포함할 수 있다. 입력 데이터로부터 추출된 복수의 HD 셀들 중 분해가 가능하면서도 다중 높이 셀인, 분해가능한 다중 높이 HD 셀들이 추출될 수 있다.
단계 S44_2에서, 추출된 다중 높이 HD 셀들을 2이상의 셀들로 분해하는 동작이 수행될 수 있다. 다중 높이 HD 셀들로부터 분해된 2이상의 셀들 각각은 다중 높이 HD 셀일 수도 있고, 단일-높이 HD 셀일 수도 있다. 일부 실시예들에서, 단계 S44_1에서 추출된 다중 높이 HD 셀은, 단계 S44_2에서 더 이상 분해가 불가능한 2이상의 셀들로 분해될 수 있다. 예를 들면, 16-비트 신호를 처리하는 멀티-비트 셀은, 2개의 8-비트 신호를 처리하는 멀티-비트 셀들로 분해되는 대신, 더 이상 분해가 불가능한 8개의 2-비트 신호를 처리하는 멀티-비트 셀들로 분해될 수 있다.
단계 S44_3에서, 최대 높이를 가지는 다중 높이 HD 셀을 검출하는 동작이 수행될 수 있다. 도 7의 단계 S42에서 추출된 복수의 HD 셀들은, 단계 S44_1 및 단계 S44_2에 의해서, 단일 높이 HD 셀들 및 더 이상 분해가 불가능한 다중 높이 HD 셀들로 변형될 수 있다. 즉, 단계 S44_1 및 단계 S44_2에 의해서 HD 셀들의 최대 높이가 감소할 수 있고, 감소된 HD 셀들의 최대 높이를 가지는 다중 높이 HD 셀이 도 7의 단계 S44의 다중 높이 HD 셀로서 검출될 수 있다.
일부 실시예들에서, 단계 S44_1 및 단계 S442_는, 분해가능한 모든 다중 높이 HD 셀들을 추출하여 분해하는 대신, 최대 높이를 가지고 더 이상 분해가 불가능한 HD 셀만을 획득하기 위하여 수행될 수 있다. 예를 들면, 단계 S44_1에서 분해가능한 다중 높이 HD 셀들 중 최대 높이를 가지는 다중 높이 HD 셀이 추출될 수 있고, 단계 S44_2에서 추출된 다중 높이 HD 셀이 2이상의 셀들로 분해된 후, 다시 단계 S44_1이 수행될 수 있다. 단계 S44_1에서 추출된 다중 높이 HD 셀이 이전에 수행된 단계 S44_2에서 분해된 2이상의 셀들 중 하나와 일치하는 경우, 단계 S44_1 및 단계 S44_2의 반복은 종료할 수 있고, 단계 S44_3에서 해당 다중 높이 HD 셀이 최대 높이를 가지는 다중 높이 HD 셀로서 검출될 수 있다.
단계 S44_1, 단계 S44_2 및 단계 S44_3과 유사하게, 단계 S44_4에서, 단계 S44_5 및 단계 S44_6에서, 도 7의 단계 S44의 다중 높이 HP 셀이 검출될 수 있다. 예를 들면, 단계 S44_4에서 분해가능한 다중 높이 HP 셀들이 추출될 수 있고, 단계 S44_5에서 추출된 다중 높이 HP 셀들이 2이상의 셀들로 분해될 수 있으며, 단계 S44_6에서 최대 높이를 가지는 다중 높이 HP 셀이 검출될 수 있다.
도 9는 본 개시의 예시적 실시예에 따라 다중 높이 셀이 2이상의 셀들로 분해되는 예시를 나타내는 도면이다. 구체적으로, 도 9는 다중 높이 HD 셀(C90)이 2이상의 셀들로 분해되는 예시를 나타낸다.
도 9의 좌측을 참조하면, 다중 높이 HD 셀(C90)은 N-비트 입력(IN[N:1])을 처리함으로써 N-비트 출력(OUT[N:1])을 생성하는 N-비트 처리 회로(90)에 대응할 수 있다. 다중 높이 HD 셀(C90)은 4개의 연속적인 HD 행들에 배치될 수 있고, 도 9에 도시된 바와 같이 4*H1에 대응하는 높이를 가질 수 있다.
도 9의 우측을 참조하면, 케이스 A에서 다중 높이 HD 셀(C90)은 2개의 다중 높이 HD 셀들(C91, C92)로 분해될 수 있다. 2개의 다중 높이 HD 셀들(C91, C92)은 2개의 N/2-비트 처리 회로들(90a), 즉 N/2-비트 입력(IN[N:N/2+1])을 처리함으로써 N/2-비트 출력(OUT[N:N/2+1])을 생성하는 N/2-비트 처리 회로 및 N/2-비트 입력(IN[N/2:1])을 처리함으로써 N/2-비트 출력(OUT[N/2:1])을 생성하는 N/2-비트 처리 회로에 대응할 수 있다. 도 9에 도시된 바와 같이, 2개의 다중 높이 HD 셀들(C91, C92)은 3개의 연속적인 HD 행들에 배치될 수 있고, 3*H1에 대응하는 높이를 가질 수 있다.
도 9의 우측을 참조하면, 케이스 B에서 다중 높이 HD 셀(C90)은 N개의 다중 높이 HD 셀들(C90-1, C90-2,..., C90-N)로 분해될 수 있다. N개의 다중 높이 HD 셀들(C90-1, C90-2,..., C90-N)은, N-비트 입력(IN[N:1])의 한 비트를 각각 처리함으로써 N-비트 출력(OUT[N:1])의 한 비트를 각각 생성하는, N개의 싱글-비트 처리 회로들(90)에 대응할 수 있다. 도 9에 도시된 바와 같이, N개의 다중 높이 HD 셀들(C90-1, C90-2,..., C90-N)은 2개의 연속적인 HD 행들에 배치될 수 있고, 2*H1에 대응하는 높이를 가질 수 있다.
도 10a 및 도 10b는 본 개시의 예시적 실시예들에 따라 집적 회로를 설계하기 위한 방법의 예시들을 나타내는 순서도들이다. 구체적으로, 도 10a 및 도 10b의 순서도들은 도 7의 단계 S46의 예시들을 나타낸다. 도 7을 참조하여 전술된 바와 같이, 도 10a의 단계 S46a 및 도 10b의 단계 S46b에서, 일련의 HD 행들의 수 및 일련의 HP 행들의 수가 판정될 수 있다. 이하에서, 도 10a 및 도 10b는 도 7을 참조하여 설명될 것이다.
도 10a를 참조하면, 단계 S46a는 단계 S46_2 및 단계 S46_4를 포함할 수 있다. 단계 S46_2에서, 일련의 HD 행들의 수는, 도 7의 단계 S44에서 검출된 다중 높이 HD 셀의 높이 이상이 되도록 판정될 수 있다. 즉, 일련의 HD 행들의 수(m)는, 일련의 HD 행들의 합산 높이(H1*m)가 다중 높이 HD 셀의 높이 이상이 되도록 판정될 수 있다. 일련의 HD 행들의 수가 다중 높이 HD 셀의 높이 미만인 경우, 해당 다중 높이 HD 셀의 배치는 일련의 HD 행들을 제외한 영역, 즉 제한된 영역에 배치될 수 있고, 결과적으로 집적 회로의 성능(예컨대, 신호 지연)이 변동할 수 있다. 유사하게, 단계 S46_4에서, 일련의 HP 행들의 수는, 도 7의 단계 S44에서 검출된 다중 높이 HP 셀의 높이 이상이 되도록 판정될 수 있다. 즉, 일련의 HP 행들의 수(n)는, 일련의 HP 행들의 합산 높이(H2*n)가 다중 높이 HP 셀의 높이 이상이 되도록 판정될 수 있다.
도 10b를 참조하면, 단계 S46b는 단계 S46_6 및 단계 S46_8을 포함할 수 있다. 단계 S46_6에서, 일련의 HD 행들의 수는, 도 7의 단계 S44에서 검출된 다중 높이 HD 셀의 높이의 배수에 대응하도록 판정될 수 있다. 즉, 일련의 HD 행들의 수는, 다중 높이 HD 셀이 차지하는 행들의 수, 즉 다중 높이 HD 셀의 높이를 제1 높이(H1)로 나눈 값의 배수에 대응할 수 있다(도 10b에서 N1은 0보다 큰 정수). 이에 따라, 해당 다중 높이 HD 셀은, 일련의 HD 행들 중 최외곽(outer) HD 행(예컨대, 도 4의 R11)을 포함하는 HD 행들에 배치될 수 있고, 다중 높이 HD 셀의 높은 배치 자유도가 달성될 수 있다. 유사하게, 단계 S46_8에서, 일련의 HP 행들의 수는, 도 7의 단계 S55에서 검출된 다중 높이 HP 셀의 높이의 배수에 대응하도록 판정될 수 있다. 즉, 일련의 HP 행들의 수는, 다중 높이 HP 셀이 차지하는 행들의 수, 즉 다중 높이 HP 셀의 높이를 제2 높이(H2)로 나눈 값의 배수에 대응할 수 있다(도 10b에서 N2는 0보다 큰 정수).
도 11은 본 개시의 예시적 실시예에 따라 집적 회로를 설계하기 위한 방법을 나타내는 순서도이고, 도 12a 및 도 12b는 본 개시의 예시적 실시예들에 따른 집적 회로의 레이아웃의 예시들을 나타내는 평면도들이다. 구체적으로, 도 11의 순서도는 HD 셀들에 전력을 공급하기 위한 파워 레일들(HD 파워 레일들로서 지칭될 수 있다)을 배치하는 단계 S47를 나타내고, 도 12a 및 도 12b의 평면도들은 도 11의 단계 S47에 따라 배치된 파워 레일들을 포함하는 집적 회로들(120a, 120b)을 각각 나타낸다. 도 11의 단계 S47과 유사하게, HP 셀들에 전력을 공급하기 위한 파워 레일들(HP 파워 레일들로서 지칭될 수 있다)이 배치될 수 있는 점은 이해될 것이다. 일부 실시예들에서, 도 11의 단계 S47은 도 7의 단계 S46 및 단계 S48 사이에서 수행될 수 있고, 이하에서 도 11, 도 12a 및 도 12b는 도 7을 참조하여 설명될 것이며, 도 12a 및 도 12b에 대한 설명 중 상호 중복되는 내용은 생략될 것이다.
도 11을 참조하면, 단계 S47은 단계 S47_2 및 단계 S47_4를 포함할 수 있다. 단계 S47_2에서, 다중 높이 HD 셀이 사이에 배치되는 파워 레일 쌍을 식별하는 동작이 수행될 수 있다. 집적 회로에 포함되는 셀들은, 행들의 경계들 상에서 X축과 평행하게 연장되는 파워 레일들로부터 양의 공급 전압(VDD) 및 음의 공급 전압(VSS)을 수신할 수 있다. 예를 들면, 도 12a에 도시된 바와 같이, 집적 회로(120a)는 제1 배선층(M1)의 상위 제3 배선층(M3)에서 X축 방향으로 상호 평행하게 연장되는 패턴들(P0 내지 P_m+2)을 포함할 수 있고, 패턴들(P0 내지 P_m+2)은 파워 레일들의 일부를 형성할 수 있다. 패턴들(P0 내지 P_m+2) 각각에 양의 공급 전압(VDD) 또는 음의 공급 전압(VSS)이 인가될 수 있고, 도 12a에 도시된 바와 같이 양의 공급 전압(VDD) 및 음의 공급 전압(VSS)은 패턴들(P0 내지 P_m+2)에 교번적으로 인가될 수 있다.
도 12a를 참조하면, 패턴들(P0 내지 P_m+2) 각각은 자신에 인접한 셀들에 전력을 공급할 수 있고, HD 영역의 경계 상에서 X축 방향으로 연장되는 패턴들(P_1, P_m+1)은 HD 셀들 및 HP 셀들 양자 모두에 전력을 공급할 수 있다. HD 영역에 배치된 패턴들(예컨대, P_2, P_3)은 제1 높이(H1)에 대응하는 제1 피치(pitch)로 X축 방향으로 연장되는 한편, HP 영역에 배치된 패턴들(예컨대, P_m+1, P_m+2)은 제2 높이(H2)에 대응하는 제2 피치로 X축 방향으로 연장될 수 있다. 유사하게, 도 12b를 참조하면, 패턴들(P0 내지 P_m+2) 각각은 자신에 인접한 셀들에 전력을 공급할 수 있고, HD 영역의 경계 상에서 X축 방향으로 연장되는 패턴들(P_1, P_m+1)은 HD 셀들 및 HP 셀들 양자 모두에 전력을 공급할 수 있다. HD 영역에 배치된 패턴들(예컨대, P_2, P_3)은 제1 높이(H1)에 대응하는 제1 피치로 X축 방향으로 연장되는 한편, HP 영역에 배치된 패턴들(예컨대, P_m+1, P_m+2)은 제2 높이(H2)에 대응하는 제2 피치로 X축 방향으로 연장될 수 있다.
집적 회로에 포함되는 셀들은, Y축 방향으로 대향하는 경계들과 접하고 양의 공급 전압(VDD) 또는 음의 공급 전압(VSS)이 각각 인가되는 패턴들을 포함할 수 있고, 해당 패턴들을 파워 레일들의 일부를 형성할 수 있다. 예를 들면, 도 12a에 도시된 바와 같이, 다중 높이 HD 셀(C120a)은, 제1 배선층(M1)에서 Y축 방향으로 대향하는 경계들과 접하고 양의 공급 전압(VDD)이 인가되는 제1 및 제2 패턴(P1a, P2a)을 포함할 수 있고, 제1 및 제2 패턴(P1a, P2a)은 파워 레일들의 일부를 형성할 수 있다. 또한, 도 12a에 도시된 바와 같이, 다중 높이 HD 셀(C120a)은, 제1 배선층(M1)에서 X축 방향으로 연장되고 음의 공급 전압(VSS)이 인가되는 패턴을 더 포함할 수 있다. 다중 높이 HD 셀(C120a)의 제1 및 제2 패턴(P1a, P2a)은 양의 공급 전압(VDD)이 인가되는 제3 배선층(M3)의 패턴들 아래에 배치될 수 있다. 도 11의 단계 S47_2에서, 도 12a의 다중 높이 HD 셀(C120a)이 사이에 배치되는 파워 레일 쌍은 양의 공급 전압(VDD)이 인가되는 2개의 파워 레일들로서 식별될 수 있는 한편, 도 12b의 다중 높이 HD 셀(C120b)이 사이에 배치되는 파워 레일 쌍은 양의 공급 전압(VDD) 및 음의 공급 전압(VSS)이 각각 인가되는 2개의 파워 레일들로서 식별될 수 있다.
다시 도 11을 참조하면, 단계 S47_4에서 파워 레일 쌍에 인가되는 공급 전압들에 기초하여 일련의 HD 파워 레일들을 배치하는 동작이 수행될 수 있다. 예를 들면, 도 12a에 도시된 바와 같이, 제3 배선층(M3)에서 HD 영역의 경계를 따라서 연장되는 패턴들(P_1, P_m+1)은, 다중 높이 HD 셀(C120a)의 파워 레일 쌍들에 인가되는 공급 전압들, 즉 양의 공급 전압(VDD)이 각각 인가될 수 있다. 이에 따라, 다중 높이 HD 셀(C120a)은 HD 영역에서 패턴(P_1)과 중첩되어 배치될 수도 있고, 패턴(P_m+1)과 중첩되어 배치될 수도 있으며, 결과적으로 집적 회로(120a)에서 다중 높이 HD 셀(C120a)의 높은 배치 자유도가 달성될 수 있다. 또한, 도 12b에 도시된 바와 같이, 제3 배선층(M3)에서 HD 영역의 경계를 따라서 연장되는 패턴들(P_1, P_m+1)은, 다중 높이 HD 셀(C120b)의 파워 레일 쌍들에 인가되는 공급 전압들, 즉 양의 공급 전압(VDD) 및 음의 공급 전압(VSS)이 각각 인가될 수 있다. 이에 따라, 다중 높이 HD 셀(C120b)은 HD 영역에서 패턴(P_1)과 중첩되어 배치될 수도 있고, 패턴(P_m+1)과 중첩되어 배치될 수도 있으며, 결과적으로 집적 회로(120b)에서 다중 높이 HD 셀(C120b)의 높은 배치 자유도가 달성될 수 있다.
도 13은 본 개시의 예시적 실시예에 따른 집적 회로의 레이아웃을 나타내는 평면도이다. 구체적으로, 도 13의 평면도는 복수의 블록들을 포함하는 집적 회로(130)의 레이아웃을 개략적으로 나타낸다.
도 13을 참조하면, 집적 회로(130)는 제1 내지 제3 블록(B1 내지 B3)을 포함할 수 있다. 블록은 독립적으로 설계되어 형성된 레이아웃의 단위를 지칭할 수 있다. 예를 들면, 집적 회로(130)는 다양한 기능들을 수행할 수 있고, 제1 내지 제3 블록(B1 내지 B3)은 다양한 기능들 중 적어도 하나를 각각 수행하도록 설계될 수 있다. 일부 실시예들에서, 제1 내지 제3 블록(B1 내지 B3) 각각은, 독립적인 네트리스트로부터 형성될 수도 있고, 독립적으로 DVFS(dynamic voltage frequency scaling)가 적용될 수도 있다.
제1 내지 제3 블록(B1 내지 B3)은, 도 13에 도시된 바와 같이, 상이한 행 구성들을 가질 수 있다. 예를 들면, 제1 내지 제3 블록(B1 내지 B3)은 복수의 HD 셀들 및 복수의 HP 셀들을 정의하는 공통의 셀 라이브러리를 참조하여 설계될 수 있는 한편, HD 셀들이 배치되는 HD 영역 및 HP 셀들이 배치되는 HP 영역은 제1 내지 제3 블록(B1 내지 B3) 각각에서 상이하게 정의될 수 있다. 도 13에 도시된 바와 같이, 제1 및 제2 블록(B1 및 B2)은 혼성행 블록들일 수 있는 한편, 제3 블록(B3)은 HD 블록일 수 있다. 제1 블록(B1)은 HP 영역보다 넓은 HD 영역을 포함할 수 있고, 제2 블록(B2)은 HD 영역보다 넓은 HP 영역을 포함할 수 있다. 이에 따라, 제1 블록(B1)에서 일련의 HD 행들의 수(또는 일련의 HP 행들의 수)는 제2 블록(B2)에서 일련의 HD 행들의 수(또는 일련의 HP 행들의 수)와 상이할 수 있다. 제1 내지 제3 블록(B1 내지 B3) 각각은, 도면들을 참조하여 전술된 바와 같이 정의되는 HD 영역 및 HP 영역에 각각 배치되는 HD 셀들 및 HP 셀들을 포함할 수 있고, 이에 따라 집적 회로(130)는 최적화된 면적 및 성능을 제공할 수 있다.
도 14는 본 개시의 예시적 실시예에 따른 시스템-온-칩(system on chip; SoC)(140)을 나타내는 블록도이다. 시스템-온-칩(140)은 반도체 장치로서, 본 개시의 예시적 실시예에 따른 집적 회로를 포함할 수 있다. 시스템-온-칩(140)은 다양한 기능을 수행하는 IP(intellectual property)와 같은 복잡한 기능 블록들을 하나의 칩에 구현한 것으로서, 본 개시의 예시적 실시예들에 따른 집적 회로를 설계하는 방법에 의해서 시스템-온-칩(140)이 설계될 수 있고, 이에 따라 최적의 면적 및 성능을 제공하는 시스템-온-칩(140)이 달성될 수 있다. 도 14를 참조하면, 시스템-온-칩(140)은 모뎀(142), 디스플레이 컨트롤러(143), 메모리(144), 외부 메모리 컨트롤러(145), CPU(central processing unit)(146), 트랜잭션 유닛(147), PMIC(148) 및 GPU(graphic processing unit)(149)을 포함할 수 있고, 시스템-온-칩(140)의 각 기능 블록들은 시스템 버스(141)를 통해서 서로 통신할 수 있다.
시스템-온-칩(140)의 동작을 최상위 계층에서 제어할 수 있는 CPU(146)는 다른 기능 블록들(142 내지 149)의 동작을 제어할 수 있다. 모뎀(142)은 시스템-온-칩(140) 외부로부터 수신되는 신호를 복조(demodulation)하거나, 시스템-온-칩(140) 내부에서 생성된 신호를 변조(modulation)하여 외부로 송신할 수 있다. 외부 메모리 컨트롤러(145)는 시스템-온-칩(140)에 연결된 외부 메모리 장치로부터 데이터를 송수신하는 동작을 제어할 수 있다. 예를 들면, 외부 메모리 장치에 저장된 프로그램 및/또는 데이터는 외부 메모리 컨트롤러(145)의 제어 하에서 CPU(146) 또는 GPU(149)에 제공될 수 있다. GPU(149)는 그래픽 처리와 관련된 프로그램 명령(instruction)들을 실행할 수 있다. GPU(149)는 외부 메모리 컨트롤러(145)를 통해서 그래픽 데이터를 수신할 수도 있고, GPU(149)에 의해서 처리된 그래픽 데이터를 외부 메모리 컨트롤러(145)를 통해서 시스템-온-칩(140) 외부로 전송할 수도 있다. 트랜잭션 유닛(147)은 각 기능 블록들의 데이터 트랜잭션을 모니터링할 수 있고, PMIC(148)는 트랜잭션 유닛(147)의 제어에 따라 각 기능 블록으로 공급되는 전력을 제어할 수 있다. 디스플레이 컨트롤러(143)는 시스템-온-칩(140) 외부의 디스플레이(또는 디스플레이 장치)를 제어함으로써 시스템-온-칩(140) 내부에서 생성된 데이터를 디스플레이에 전송할 수 있다. 메모리(144)는, EEPROM(Electrically Erasable Programmable Read-Only Memory), 플래시 메모리(flash memory) 등과 같은 비휘발성 메모리를 포함할 수도 있고, DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory) 등과 같은 휘발성 메모리를 포함할 수도 있다.
도 15는 본 개시의 예시적 실시예에 따른 프로그램을 저장하는 메모리를 포함하는 컴퓨팅 시스템(150)을 나타내는 블록도이다. 본 개시의 예시적 실시예들에 따른, 집적 회로를 설계하는 방법, 예컨대 도 6의 방법 및/또는 도 7의 방법에 포함된 단계들 중 적어도 일부는 컴퓨팅 시스템(또는 컴퓨터)(150)에서 수행될 수 있다.
컴퓨팅 시스템(150)은 데스크탑 컴퓨터, 워크스테이션, 서버 등과 같이 고정형 컴퓨팅 시스템일 수도 있고, 랩탑 컴퓨터 등과 같이 휴대형 컴퓨팅 시스템일 수도 있다. 도 15에 도시된 바와 같이, 컴퓨팅 시스템(150)은 프로세서(151), 입출력 장치들(152), 네트워크 인터페이스(153), RAM(random access memory)(154), ROM(read only memory)(155) 및 저장 장치(156)를 포함할 수 있다. 프로세서(151), 입출력 장치들(152), 네트워크 인터페이스(153), RAM(154), ROM(155) 및 저장 장치(156)는 버스(157)에 연결될 수 있고, 버스(157)를 통해서 서로 통신할 수 있다.
프로세서(151)는 프로세싱 유닛으로 지칭될 수 있고, 예컨대 마이크로프로세서(micro-processor), AP(application processor), DSP(digital signal processor), GPU(graphic processing unit)과 같이 임의의 명령어 세트(예컨대, IA-32(Intel Architecture-32), 64 비트 확장 IA-32, x86-64, PowerPC, Sparc, MIPS, ARM, IA-64 등)를 실행할 수 있는 적어도 하나의 코어를 포함할 수 있다. 예를 들면, 프로세서(151)는 버스(157)를 통해서 메모리, 즉 RAM(154) 또는 ROM(155)에 액세스할 수 있고, RAM(154) 또는 ROM(155)에 저장된 명령어들을 실행할 수 있다.
RAM(154)은 본 개시의 예시적 실시예에 따른 집적 회로를 설계하는 방법을 위한 프로그램(154_1) 또는 그것의 적어도 일부를 저장할 수 있고, 프로그램(154_1)은 프로세서(151)로 하여금, 집적 회로를 설계하는 방법, 예컨대 도 6의 방법 및/또는 도 7의 방법에 포함되는 단계들 중 적어도 일부를 수행하도록 할 수 있다. 즉, 프로그램(154_1)은 프로세서(151)에 의해서 실행 가능한 복수의 명령어들을 포함할 수 있고, 프로그램(154_1)에 포함된 복수의 명령어들은 프로세서(151)로 하여금, 예컨대 도 7의 순서도에 포함된 단계들 중 적어도 일부를 수행하도록 할 수 있다.
저장 장치(156)는 컴퓨팅 시스템(150)에 공급되는 전력이 차단되더라도 저장된 데이터를 소실하지 아니할 수 있다. 예를 들면, 저장 장치(156)는 비휘발성 메모리 장치를 포함할 수도 있고, 자기 테이프, 광학 디스크, 자기 디스크와 같은 저장 매체를 포함할 수도 있다. 또한, 저장 장치(156)는 컴퓨팅 시스템(150)으로부터 탈착 가능할 수도 있다. 저장 장치(156)는 본 개시의 예시적 실시예에 따른 프로그램(154_1)을 저장할 수도 있으며, 프로그램(154_1)이 프로세서(151)에 의해서 실행되기 이전에 저장 장치(156)로부터 프로그램(154_1) 또는 그것의 적어도 일부가 RAM(154)으로 로딩될 수 있다. 다르게는, 저장 장치(156)는 프로그램 언어로 작성된 파일을 저장할 수 있고, 파일로부터 컴파일러 등에 의해서 생성된 프로그램(154_1) 또는 그것의 적어도 일부가 RAM(154)으로 로딩될 수 있다. 또한, 도 15에 도시된 바와 같이, 저장 장치(156)는 데이터베이스(156_1)를 저장할 수 있고, 데이터베이스(156_1)는 집적 회로를 설계하는데 필요한 정보, 예컨대 도 6의 셀 라이브러리(D10)를 포함할 수 있다.
저장 장치(156)는 프로세서(151)에 의해서 처리될 데이터 또는 프로세서(151)에 의해서 처리된 데이터를 저장할 수도 있다. 즉, 프로세서(151)는 프로그램(154_1)에 따라, 저장 장치(156)에 저장된 데이터를 처리함으로써 데이터를 생성할 수 있고, 생성된 데이터를 저장 장치(156)에 저장할 수도 있다. 예를 들면, 저장 장치(156)는, 도 6의 RTL 데이터(D11), 네트리스트(D13) 및/또는 레이아웃 데이터(D14)를 저장할 수도 있고, 도 7의 입력 데이터 및/또는 출력 데이터를 저장할 수도 있다.
입출력 장치들(152)은 키보드, 포인팅 장치 등과 같은 입력 장치를 포함할 수 있고, 디스플레이 장치, 프린터 등과 같은 출력 장치를 포함할 수 있다. 예를 들면, 사용자는 입출력 장치들(152)을 통해서, 프로세서(151)에 의해 프로그램(154_1)의 실행을 트리거할 수도 있고, 도 6의 RTL 데이터(D11) 및/또는 네트리스트(D13), 도 7의 입력 데이터를 입력할 수도 있으며, 도 7의 레이아웃 데이터(D15), 도 7의 출력 데이터를 확인할 수도 있다.
네트워크 인터페이스(153)는 컴퓨팅 시스템(150) 외부의 네트워크에 대한 액세스를 제공할 수 있다. 예를 들면, 네트워크는 다수의 컴퓨팅 시스템들 및 통신 링크들을 포함할 수 있고, 통신 링크들은 유선 링크들, 광학 링크들, 무선 링크들 또는 임의의 다른 형태의 링크들을 포함할 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다.

Claims (20)

  1. 제1 수평 방향으로 연장되고 제1 높이를 각각 가지는 일련의 제1 행들에 배치된, 복수의 제1 셀들; 및
    상기 제1 수평 방향으로 연장되고 상기 제1 높이와 상이한 제2 높이를 각각 가지는 일련의 제2 행들에 배치된, 복수의 제2 셀들을 포함하고,
    상기 일련의 제1 행들의 합산 높이는, 상기 복수의 제1 셀들 중 최대 높이를 가지는 제1 다중 높이 셀의 높이의 배수에 대응하고,
    상기 일련의 제2 행들의 합산 높이는, 상기 복수의 제2 셀들 중 최대 높이를 가지는 제2 다중 높이 셀의 높이의 배수에 대응하는 것을 특징으로 하는 집적 회로.
  2. 청구항 1에 있어서,
    상기 제1 수평 방향으로 연장되고 상기 제1 높이를 각각 가지는 일련의 제3 행들에 배치된, 복수의 제3 셀들; 및
    상기 제1 수평 방향으로 연장되고 상기 제2 높이를 각각 가지는 일련의 제4 행들에 배치된, 복수의 제4 셀들을 더 포함하고,
    상기 일련의 제3 행들의 합산 높이는, 상기 복수의 제3 셀들 중 최대 높이를 가지는 제3 다중 높이 셀의 높이의 배수에 대응하고,
    상기 일련의 제4 행들의 합산 높이는, 상기 복수의 제4 셀들 중 최대 높이를 가지는 제4 다중 높이 셀의 높이의 배수에 대응하는 것을 특징으로 하는 집적 회로.
  3. 청구항 2에 있어서,
    상기 일련의 제1 행들의 합산 높이 및 상기 일련의 제3 행들의 합산 높이는, 상기 제1 다중 높이 셀 및 상기 제3 다중 높이 셀 중 최대 높이를 가지는 셀의 높이의 배수로서 동일하고,
    상기 일련의 제2 행들의 합산 높이 및 상기 일련의 제4 행들의 합산 높이는, 상기 제2 다중 높이 셀 및 상기 제4 다중 높이 셀 중 최대 높이를 가지는 셀의 높이의 배수로서 동일한 것을 특징으로 하는 집적 회로.
  4. 청구항 2에 있어서,
    상기 일련의 제1 행들, 상기 일련의 제2 행들, 상기 일련의 제3 행들 및 상기 일련의 제4 행들은, 상기 제1 수평 방향과 교차하는 제2 수평 방향으로 상호 인접하게 순차적으로 배치된 것을 특징으로 하는 집적 회로.
  5. 청구항 2에 있어서,
    상기 복수의 제1 셀들 및 상기 복수의 제2 셀들을 포함하는 제1 블록; 및
    상기 복수의 제3 셀들 및 상기 복수의 제4 셀들을 포함하는 제2 블록을 포함하고,
    상기 일련의 제1 행들의 수 및 상기 일련의 제3 행들의 수는, 상이한 것을 특징으로 하는 집적 회로.
  6. 청구항 1에 있어서,
    상기 제1 다중 높이 셀은, 2이상의 비트들을 처리하도록 구성된 멀티-비트 셀인 것을 특징으로 하는 집적 회로.
  7. 청구항 1에 있어서,
    상기 제1 수평 방향으로 연장되고 상기 제1 높이 및 상기 제2 높이와 상이한 제3 높이를 각각 가지는 일련의 제5 행들에 배치된, 복수의 제5 셀들을 포함하고,
    상기 일련의 제5 행들의 합산 높이는, 상기 복수의 제5 셀들 중 최대 높이를 가지는 제5 다중 높이 셀의 높이의 배수에 대응하는 것을 특징으로 하는 집적 회로.
  8. 청구항 1에 있어서,
    상기 일련의 제1 행들의 경계들 상에서 상기 제1 수평 방향으로 연장되고, 상기 복수의 제1 셀들에 제1 공급 전압 또는 제2 공급 전압을 각각 제공하도록 구성된, 일련의 파워 레일들을 더 포함하고,
    상기 제1 다중 높이 셀은, 상기 일련의 파워 레일들 중 상기 제1 공급 전압을 제공하도록 구성된 파워 레일들 사이에 배치되고,
    상기 일련의 제1 행들은, 상기 일련의 파워 레일들 중 상기 제1 공급 전압을 제공하도록 구성된 파워 레일들 사이에 배치되는 것을 특징으로 하는 집적 회로.
  9. 청구항 1에 있어서,
    상기 복수의 제1 셀들 각각은, 상기 제1 수평 방향과 교차하는 제2 수평 방향으로 연장되는 적어도 하나의 제1 게이트 전극을 포함하고,
    상기 복수의 제2 셀들 각각은, 상기 제2 수평 방향으로 연장되는 적어도 하나의 제2 게이트 전극을 포함하고,
    상기 적어도 하나의 제1 게이트 전극 및 상기 적어도 하나의 제2 게이트 전극은, 상기 제2 수평 방향으로 정렬된 것을 특징으로 하는 집적 회로.
  10. 청구항 9에 있어서,
    상기 복수의 제1 셀들 각각은, 상기 제1 수평 방향으로 연장되고 상기 적어도 하나의 제1 게이트 전극과 트랜지스터를 형성하는 복수의 제1 활성 패턴들을 포함하고,
    상기 복수의 제2 셀들 각각은, 상기 제1 수평 방향으로 연장되고 상기 적어도 하나의 제2 게이트 전극과 트랜지스터를 형성하는 복수의 제2 활성 패턴들을 포함하고,
    상기 복수의 제1 활성 패턴들의 수는, 상기 복수의 제2 활성 패턴들의 수와 상이한 것을 특징으로 하는 집적 회로.
  11. 청구항 1에 있어서,
    상기 복수의 제1 셀들 각각은, 제1 배선층에서 상기 제1 수평 방향으로 연장되는 복수의 제1 트랙들에 정렬된 적어도 하나의 제1 전도성 패턴을 포함하고,
    상기 복수의 제2 셀들 각각은, 상기 제1 배선층에서 상기 제1 수평 방향으로 연장되는 복수의 제2 트랙들에 정렬된 적어도 하나의 제2 전도성 패턴을 포함하고,
    상기 복수의 제1 트랙들의 수는 상기 복수의 제2 트랙들의 수와 상이한 것을 특징으로 하는 집적 회로.
  12. 제1 피치로 상호 평행하게 제1 수평 방향으로 연장되는 일련의 제1 파워 레일들;
    상기 일련의 제1 파워 레일들로부터 제1 공급 전압 또는 제2 공급 전압을 수신하도록 각각 구성된 복수의 제1 셀들;
    상기 제1 피치와 상이한 제2 피치로 상호 평행하게 상기 제1 수평 방향으로 연장되는 일련의 제2 파워 레일들; 및
    상기 일련의 제2 파워 레일들로부터 상기 제1 공급 전압 또는 상기 제2 공급 전압을 수신하도록 각각 구성된 복수의 제2 셀들을 포함하고,
    상기 일련의 제1 파워 레일들 중 최외곽(outer) 제1 파워 레일들 사이 피치는, 상기 복수의 제1 셀들 중 최대 높이를 가지는 제1 다중 높이 셀의 높이의 배수에 대응하고,
    상기 일련의 제2 파워 레일들 중 최외곽 제2 파워 레일들 사이 피치는, 상기 복수의 제2 셀들 중 최대 높이를 가지는 제2 다중 높이 셀의 높이의 배수에 대응하는 것을 특징으로 하는 집적 회로.
  13. 청구항 12에 있어서,
    상기 제1 피치로 상기 제1 수평 방향으로 상호 평행하게 연장되는 일련의 제3 파워 레일들;
    상기 일련의 제3 파워 레일들로부터 상기 제1 공급 전압 또는 상기 제2 공급 전압을 수신하도록 각각 구성된 복수의 제3 셀들;
    상기 제2 피치로 상기 제1 수평 방향으로 상호 평행하게 연장되는 일련의 제4 파워 레일들; 및
    상기 일련의 제4 파워 레일들로부터 상기 제1 공급 전압 또는 상기 제2 공급 전압을 수신하도록 각각 구성된 복수의 제4 셀들을 더 포함하고,
    상기 일련의 제3 파워 레일들 중 최외곽 제3 파워 레일들 사이 피치는, 상기 복수의 제3 셀들 중 최대 높이를 가지는 제3 다중 높이 셀의 높이의 배수에 대응하고,
    상기 일련의 제4 파워 레일들 중 최외곽 제4 파워 레일들 사이 피치는, 상기 복수의 제4 셀들 중 최대 높이를 가지는 제4 다중 높이 셀의 높이의 배수에 대응하는 것을 특징으로 하는 집적 회로.
  14. 청구항 13에 있어서,
    상기 일련의 제1 행들 중 최외곽 제1 파워 레일들 사이 피치 및 상기 일련의 제3 행들 중 최외곽 제3 파워 레일들 사이 피치는, 상기 제1 다중 높이 셀 및 상기 제3 다중 높이 셀 중 최대 높이를 가지는 셀의 높이의 배수로서 동일하고,
    상기 일련의 제2 행들 중 최외곽 제2 파워 레일들 사이 피치 및 상기 일련의 제4 행들 중 최외곽 제4 파워 레일들 사이 피치는, 상기 제2 다중 높이 셀 및 상기 제4 다중 높이 셀 중 최대 높이를 가지는 셀의 높이의 배수로서 동일한 것을 특징으로 하는 집적 회로.
  15. 청구항 12에 있어서,
    상기 제1 피치 및 상기 제2 피치와 상이한 제3 피치로 상호 평행하게 상기 제1 수평 방향으로 연장되는 일련의 제5 파워 레일들; 및
    상기 일련의 제5 파워 레일들로부터 상기 제1 공급 전압 또는 상기 제2 공급 전압을 수신하도록 각각 구성된 복수의 제5 셀들을 더 포함하고,
    상기 일련의 제5 파워 레일들 중 최외곽 제5 파워 레일들 사이 피치는, 상기 복수의 제5 셀들 중 최대 높이를 가지는 제5 다중 높이 셀의 높이의 배수에 대응하는 것을 특징으로 하는 집적 회로.
  16. 일련의 명령어들을 실행하도록 구성된 적어도 하나의 프로세서에 의해서 수행되는, 집적 회로를 설계하는 방법으로서,
    상이한 높이들의 셀들을 정의하는 입력 데이터를 획득하는 단계;
    상기 입력 데이터로부터, 제1 높이의 배수에 대응하는 높이를 가지는 복수의 제1 셀들을 추출하는 단계;
    상기 복수의 제1 셀들 중 최대 높이를 가지는 제1 다중 높이 셀을 검출하는 단계;
    상기 제1 다중 높이 셀에 기초하여, 상기 제1 높이를 각각 가지는 일련의 제1 행들의 수를 판정하는 단계;
    상기 일련의 제1 행들에 상기 복수의 제1 셀들 중 적어도 일부를 배치하는 단계; 및
    배치된 상기 상이한 높이의 셀들을 정의하는 출력 데이터를 생성하는 단계를 포함하는 집적 회로를 설계하는 방법.
  17. 청구항 16에 있어서,
    상기 제1 다중 높이 셀을 검출하는 단계는,
    상기 복수의 제1 셀들 중 분해가능한 제1 셀들을 추출하는 단계;
    상기 분해가능한 제1 셀들 각각을 2이상의 셀들로 분해하는 단계; 및
    상기 복수의 제1 셀들 중 분해가 불가능한 제1 셀들 및 분해된 복수의 셀들 중 최대 높이를 가지는 상기 제1 다중 높이 셀을 검출하는 단계를 포함하는 것을 특징으로 하는 집적 회로를 설계하는 방법.
  18. 청구항 17에 있어서,
    상기 분해가능한 제1 셀들을 상기 복수의 셀들로 분해하는 단계는, 단일-비트 셀들 및 멀티-비트 셀들 중 적어도 2개로 상기 제1 다중 높이 셀을 분해하는 단계를 포함하는 것을 특징으로 하는 집적 회로를 설계하는 방법.
  19. 청구항 16에 있어서,
    상기 입력 데이터는, 상기 집적 회로에 포함된 상기 상이한 높이의 셀들을 정의하는 네트리스트인 것을 특징으로 하는 집적 회로를 설계하는 방법.
  20. 청구항 16의 출력 데이터에 기초하여 적어도 하나의 마스크를 제조하는 단계; 및
    제조된 적어도 하나의 마스크들을 사용하여 집적 회로를 제조하는 단계를 포함하는 집적 회로를 제조하는 방법.
KR1020200081066A 2020-07-01 2020-07-01 상이한 높이들의 셀들을 포함하는 집적 회로 및 이를 설계하는 방법 KR20220003360A (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020200081066A KR20220003360A (ko) 2020-07-01 2020-07-01 상이한 높이들의 셀들을 포함하는 집적 회로 및 이를 설계하는 방법
US17/136,754 US11495592B2 (en) 2020-07-01 2020-12-29 Integrated circuit including cells with different heights and method of designing the same
CN202110725035.1A CN113889465A (zh) 2020-07-01 2021-06-29 包括具有不同高度的单元的集成电路及设计其的方法
US17/951,381 US11776950B2 (en) 2020-07-01 2022-09-23 Integrated circuit including cells with different heights and method of designing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020200081066A KR20220003360A (ko) 2020-07-01 2020-07-01 상이한 높이들의 셀들을 포함하는 집적 회로 및 이를 설계하는 방법

Publications (1)

Publication Number Publication Date
KR20220003360A true KR20220003360A (ko) 2022-01-10

Family

ID=79010621

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200081066A KR20220003360A (ko) 2020-07-01 2020-07-01 상이한 높이들의 셀들을 포함하는 집적 회로 및 이를 설계하는 방법

Country Status (3)

Country Link
US (2) US11495592B2 (ko)
KR (1) KR20220003360A (ko)
CN (1) CN113889465A (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11646305B2 (en) * 2019-10-02 2023-05-09 Samsung Electronics Co., Ltd. Semiconductor devices and methods of manufacturing the same
US20230420369A1 (en) * 2022-06-28 2023-12-28 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit device and manufacturing method

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4533645B2 (ja) 2004-03-02 2010-09-01 株式会社東芝 スタンダードセルのレイアウト設計方法、及びレイアウト設計用ソフトウェアを格納したコンピュータが読取り可能な記録媒体
US7800409B2 (en) 2007-07-30 2010-09-21 Texas Instruments Incorporated Logic block, a multi-track standard cell library, a method of designing a logic block and an asic employing the logic block
US8631377B2 (en) 2009-05-14 2014-01-14 Taiwan Semiconductor Manufacturing Company, Ltd. System and method for designing cell rows with differing cell heights
JP5552775B2 (ja) * 2009-08-28 2014-07-16 ソニー株式会社 半導体集積回路
US8698205B2 (en) 2012-05-25 2014-04-15 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit layout having mixed track standard cell
US8878303B2 (en) 2012-12-28 2014-11-04 Broadcom Corporation Geometric regularity in fin-based multi-gate transistors of a standard cell library
US9501600B2 (en) * 2013-05-02 2016-11-22 Taiwan Semiconductor Manufacturing Company, Ltd. Standard cells for predetermined function having different types of layout
US9449136B2 (en) 2015-01-20 2016-09-20 Yu-Hsiang Pan Integrated circuit layout structure and method having different cell row heights with different row ratios for area optimization
CN106611075A (zh) * 2015-10-23 2017-05-03 飞思卡尔半导体公司 使用来自两个或多个库的标准单元的集成电路
KR102514044B1 (ko) * 2016-03-22 2023-03-24 삼성전자주식회사 집적 회로 및 집적 회로의 설계 방법
US9996657B2 (en) 2016-07-28 2018-06-12 Taiwan Semiconductor Manufacturing Company Limited Systems and methods for generating a multiple patterning lithography compliant integrated circuit layout
US10672709B2 (en) 2016-12-12 2020-06-02 Taiwan Semiconductor Manufacturing Co., Ltd Power grid, IC and method for placing power grid
US11011545B2 (en) 2017-11-14 2021-05-18 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device including standard cells
US11282829B2 (en) * 2017-11-28 2022-03-22 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit with mixed row heights
US11152348B2 (en) 2017-11-28 2021-10-19 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit with mixed row heights
US10997354B2 (en) 2018-03-16 2021-05-04 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit with asymmetric mirrored layout analog cells
US10878158B2 (en) 2018-07-16 2020-12-29 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device including cell region having more similar cell densities in different height rows, and method and system for generating layout diagram of same
US10970451B2 (en) 2018-09-28 2021-04-06 Taiwan Semiconductor Manufacturing Company Ltd. Integrated circuit layout method, device, and system
US10977418B2 (en) 2018-09-28 2021-04-13 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device with cell region, method of generating layout diagram and system for same
US10868538B1 (en) * 2019-07-29 2020-12-15 Taiwan Semiconductor Manufacturing Company Ltd. Logic cell structure and integrated circuit with the logic cell structure
US11263378B2 (en) * 2020-01-16 2022-03-01 Taiwan Semiconductor Manufacturing Company Limited Multi-row standard cell design method in hybrid row height system

Also Published As

Publication number Publication date
US11495592B2 (en) 2022-11-08
US20220005800A1 (en) 2022-01-06
CN113889465A (zh) 2022-01-04
US20230019421A1 (en) 2023-01-19
US11776950B2 (en) 2023-10-03

Similar Documents

Publication Publication Date Title
US11727184B2 (en) Integrated circuit including cells of different heights and method of designing the integrated circuit
US11755809B2 (en) Integrated circuit including asymmetric power line and method of designing the same
US11776950B2 (en) Integrated circuit including cells with different heights and method of designing the same
US11557584B2 (en) Integrated circuit including simple cell interconnection and method of designing the same
US20220300693A1 (en) Integrated circuit providing increased pin access points and method of designing the same
US20220262785A1 (en) Integrated circuit including signal line and power line and method of designing the same
US20220189945A1 (en) Integrated circuit including connection line
CN115132722A (zh) 包括标准单元和填充单元的集成电路
KR20220130547A (ko) 증가된 핀 액세스 포인트들을 제공하는 집적 회로 및 이를 설계하는 방법
US20240243117A1 (en) Integrated circuit including standard cells and method of designing the same
US20240105710A1 (en) Integrated circuit including standard cells and method of designing the same
US20240153889A1 (en) Integrated circuit including guard-ring and method of designing the same
US20240250028A1 (en) Integrated circuit including backside wiring and method of designing the same
US20240128164A1 (en) Integrated circuit including through-silicon via and method of designing the integrated circuit
TW202422400A (zh) 積體電路及其設計方法
KR20220082708A (ko) 연결 배선을 포함하는 집적 회로
CN118366990A (zh) 包括背面配线的集成电路及其设计方法
KR20240114241A (ko) 표준 셀들을 포함하는 집적 회로 및 이를 설계하는 방법
CN118555840A (zh) 包括背面配线的集成电路和制造该集成电路的方法
KR20240021037A (ko) 다중 문턱 소자들을 포함하는 집적 회로 및 이를 설계하는 방법
CN118352338A (zh) 包括背侧布线的集成电路

Legal Events

Date Code Title Description
E902 Notification of reason for refusal