KR20220022499A - 반도체 장치 - Google Patents

반도체 장치 Download PDF

Info

Publication number
KR20220022499A
KR20220022499A KR1020200103161A KR20200103161A KR20220022499A KR 20220022499 A KR20220022499 A KR 20220022499A KR 1020200103161 A KR1020200103161 A KR 1020200103161A KR 20200103161 A KR20200103161 A KR 20200103161A KR 20220022499 A KR20220022499 A KR 20220022499A
Authority
KR
South Korea
Prior art keywords
active
fin
standard cells
fins
boundary
Prior art date
Application number
KR1020200103161A
Other languages
English (en)
Inventor
양기용
김인겸
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020200103161A priority Critical patent/KR20220022499A/ko
Priority to US17/361,854 priority patent/US11741285B2/en
Priority to CN202110869048.6A priority patent/CN114078842A/zh
Publication of KR20220022499A publication Critical patent/KR20220022499A/ko
Priority to US18/224,337 priority patent/US20230359797A1/en

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/392—Floor-planning or layout, e.g. partitioning or placement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/396—Clock trees
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5286—Arrangements of power or ground buses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/6681—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET using dummy structures having essentially the same shape as the semiconductor body, e.g. to provide stability
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Geometry (AREA)
  • Evolutionary Computation (AREA)
  • Manufacturing & Machinery (AREA)
  • Architecture (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

본 개시의 일 실시예는, 활성 영역을 갖는 기판; 상기 기판의 상기 활성 영역 상에서 제1 행에 배열되며, 열 방향으로 정의된 제1 높이를 갖는 제1 그룹의 표준 셀들; 상기 기판의 활성 영역 상에서 제2 행에 배열되며, 상기 열 방향으로 정의되며 상기 제1 높이와 다른 제2 높이를 갖는 제2 그룹의 표준 셀들; 행 방향으로 연장되며 상기 제1 그룹의 표준 셀들과 상기 제2 그룹의 표준 셀들의 경계들을 따라 각각 연장된 복수의 전원 라인들; 및 상기 제1 및 제2 그룹의 표준 셀들은 각각 상기 행 방향으로 연장되며 상기 열 방향으로 배열된 복수의 배선 라인들을 더 포함하고, 상기 제1 그룹의 표준 셀들과 상기 제2 그룹의 표준 셀들 중 적어도 하나의 표준 셀에 위치한 배선 라인들의 적어도 일부는 서로 다른 간격 및/또는 서로 피치로 배열되는 반도체 장치를 제공한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 개시는 반도체 장치에 관한 것이다.
반도체 장치에 대한 고성능, 고속화 및/또는 다기능화 등에 대한 요구가 증가되면서, 반도체 장치의 집적도가 증가되고 있다. 반도체 장치의 고집적화 경향에 따라 레이아웃의 설계의 자유도를 높이기 위한 연구가 활발히 진행되고 있다.
본 개시에서 해결하고자 하는 과제 중 하나는, 집적도 및 신뢰성이 향상된 반도체 장치를 제공하는데 있다.
본 개시의 일 실시예는, 활성 영역을 갖는 기판; 상기 활성 영역에서 제1 방향으로 연장된 제1 행에 배열되는 제1 그룹의 표준 셀들; 상기 활성 영역에서 상기 제1 행의 일측을 따라 연장된 제2 행에 배열되며, 상기 제1 그룹의 표준 셀들과 제1 경계를 갖는 제2 그룹의 표준 셀들; 상기 활성 영역에서 상기 제1 행과 타측을 따라 연장된 제3 행에 배열되며, 상기 제1 그룹의 표준 셀들과 제2 경계를 갖는 제3 그룹의 표준 셀들; 및 상기 제1 내지 제3 그룹의 표준 셀들의 경계들 중 상기 제1 방향으로의 경계들을 따라 각각 배치되는 복수의 전원 라인들;을 포함하고, 상기 제1 내지 제3 그룹의 표준 셀들은 각각 상기 활성 영역으로부터 돌출되며 상기 제1 방향으로 연장된 복수의 핀 패턴들을 포함하며, 상기 복수의 핀 패턴들은 상기 제1 및 제2 경계들 중 적어도 하나의 경계 상에는 배치되지 않도록 상기 제1 방향과 교차하는 제2 방향으로 배열되는 반도체 장치를 제공한다.
본 개시의 일 실시예는, 활성 영역을 갖는 기판; 상기 기판 상에서 제1 방향에 따라 연장된 복수의 행에 각각 배열되며, 각각 상기 활성 영역으로부터 돌출되며 상기 제1 방향을 따라 연장된 복수의 활성 핀들을 갖는 복수의 표준 셀들 - 여기서, 상기 복수의 표준 셀들은 각각 상기 제1 방향에 따라 연장된 제1 경계와 제2 경계를 가짐 -; 각 행에 배열된 표준 셀들의 제1 및 제2 경계들을 따라 배치되며, 상기 복수의 표준 셀들에 전원을 공급하는 복수의 전원 라인들; 및 상기 복수의 표준 셀들 상에 배치되며, 상기 복수의 표준 셀들에 전기적으로 연결된 복수의 배선 라인들;을 포함하고, 상기 활성 영역은 상기 복수의 표준 셀 각각에 상기 제1 방향과 교차하는 제2 방향을 따라 배열된 제1 도전형 활성 영역과 제2 도전형 활성 영역을 포함하며, 상기 복수의 활성 핀들은 상기 제1 도전형 활성 영역에 배치된 제1 활성 핀과 상기 제2 도전형 활성 영역에 배치된 제2 활성 핀을 포함하고, 상기 복수의 표준 셀 중 적어도 하나의 표준 셀에서, 상기 제1 경계와 상기 제1 활성 핀의 제1 거리는 상기 제2 경계와 상기 제2 활성 핀의 제2 거리와 다른 반도체 장치를 제공한다.
본 개시의 일 실시예는, 활성 영역을 갖는 기판; 상기 기판 상에서 제1 방향을 따라 연장된 복수의 행으로 배열되며, 각각 상기 활성 영역으로부터 돌출되며 상기 제1 방향으로 연장된 복수의 활성 핀들과, 상기 복수의 활성 핀들과 교차하여 상기 제1 방향과 수직인 제2 방향으로 연장된 게이트 구조체와, 상기 게이트 구조체의 양측에서 상기 복수의 활성 핀들에 배치된 소스/드레인 영역들과, 상기 소스/드레인 영역들에 각각 연결된 콘택 구조체를 갖는 복수의 표준 셀들; 및 상기 복수의 표준 셀들의 경계들 중 상기 제1 방향으로의 경계들을 따라 각각 연장되며, 상기 복수의 행들 중 인접한 행들의 경계들에는 각각 하나씩 배치되어 상기 인접한 행들의 표준 셀들에 의해 공유되는 복수의 전원 라인들;을 포함하고, 상기 복수의 전원 라인 중 적어도 하나의 전원 라인에 인접한 표준 셀들은 각각 상기 복수의 활성 핀들보다 상기 적어도 하나의 전원 라인에 더 인접하게 배치된 더미 핀을 포함하고, 상기 더미 핀은 상기 적어도 하나의 전원 라인과 상기 기판의 상면과 수직인 방향으로 중첩되지 않도록 배치되는 반도체 장치를 제공한다.
활성 핀 또는 더미 핀과 같은 핀 패턴들(fin patterns)의 피치가 표준 셀의 경계 중 적어도 하나의 경계로부터 오프셋되도록 표준 셀을 구성할 수 있다. 표준 셀 내에서 핀 패턴들은 다양한 배열로 설계될 수 있다. 셀 높이(cell height)가 다른 그룹의 표준 셀들의 다양한 조합으로 집적도 및 신뢰성이 향상된 반도체 장치를 구현할 수 있다.
일부 표준 셀에서, 제1 및 제2 경계와 인접한 활성 핀들(또는 활성 패턴)의 간격들이 서로 다를 수 있다. 일부 표준 셀은 더미 핀 또는 더미 핀이 제거된 비평탄 영역들을 포함하지 않을 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 개시의 일 실시예에 따른 반도체 장치의 설계 및 제조방법을 설명하기 위한 흐름도이다.
도 2는 본 개시의 일 실시예에 따른 반도체 장치의 레이아웃도이다.
도 3은 본 개시의 일 실시예에 따른 표준 셀의 핀 패턴 레이아웃도이다.
도 4a 및 도 4b은 각각 본 개시의 일 실시예에 따른 표준 셀의 중간 단계(게이트 라인 및 콘택 구조물)의 레이아웃도 및 최종 단계(배선 라인)의 레이아웃도이다.
도 5a 내지 도 5c는 각각 도 4의 표준 셀을 Ⅰ1-Ⅰ1', Ⅰ2-Ⅰ2' 및 Ⅱ-Ⅱ'로 절개하여 본 단면도들이다.
도 6은 본 개시의 일 실시예에 따른 표준 셀의 핀 패턴들의 레이아웃도이다.
도 7a 및 도 7b는 각각 본 개시의 일 실시예에 따른 표준 셀의 핀 패턴들 및 최종 표준 셀의 레이아웃도들이다.
도 8은 도 7b의 표준 셀을 Ⅰ1-Ⅰ1'로 절개하여 본 단면도이다.
도 9a 내지 도 9c는 더미 핀에 관련된 다양한 예를 설명하기 위한 확대 단면도들이다.
도 10a 및 도 10b는 각각 본 개시의 일 실시예에 따른 표준 셀의 핀 패턴들 및 최종 표준 셀의 레이아웃도들이다.
도 11a 및 도 11b는 각각 도 10b의 표준 셀을 Ⅰ1-Ⅰ1' 및 Ⅱ-Ⅱ'로 절개하여 본 단면도들이며, 도 11c은 각각 도 10b의 표준 셀을 나타내는 저면도들이다.
도 12는 본 개시의 일 실시예에 따른 반도체 장치(표준 셀들)의 핀 패턴들의 레이아웃도이다.
도 13은 도 12의 반도체 장치를 Ⅲ1-Ⅲ1'로 절개하여 본 단면도로서, 핀 패턴들의 배열을 나타낸다.
도 14a 및 도 14b는 본 개시의 다양한 실시예들에 따른 반도체 장치의 핀 패턴들의 레이아웃도들이다.
도 15는 본 개시의 일 실시예에 따른 반도체 장치(표준 셀들)의 핀 패턴들의 레이아웃도이다.
도 16은 도 15의 반도체 장치를 Ⅲ2-Ⅲ2'로 절개하여 본 단면도로서, 핀 패턴들의 배열을 나타낸다.
도 17a 및 도 17b는 본 개시의 다양한 실시예들에 따른 반도체 장치의 핀 패턴들의 레이아웃도들이다.
도 18은 본 개시의 일 실시예에 따른 표준 셀의 활성 핀들의 레이아웃도이다.
도 19a 및 도 19b는 각각 본 개시의 일 실시예에 따른 표준 셀의 등가 회로도 및 레이아웃도이다.
도 20a 및 도 20b는 각각 도 19b의 표준 셀을 Ⅰ1-Ⅰ1' 및 Ⅱ-Ⅱ'로 절개하여 본 단면도들이다.
이하, 첨부한 도면을 참조하여 본 개시의 실시예에 대해 상세히 설명한다.
도 1는 본 개시의 일 실시예에 따른 반도체 장치의 설계 및 제조 방법을 설명하기 위한 흐름도들이다.
도 1을 참조하면, 본 실시예에 따른 반도체 장치의 설계 및 제조 방법은, 반도체 장치의 설계 단계(DSG) 및 반도체 장치의 제조 단계(FAB)를 포함할 수 있다.
상기 반도체 장치의 설계 단계(DSG)는 회로에 대한 레이아웃을 디자인하는 단계로서, 회로를 설계하기 위한 툴을 이용하여 수행될 수 있다. 상기 툴은 프로세서에 의해 수행되는 복수의 명령어들을 포함하는 프로그램일 수 있다. 이에 따라, 반도체 장치의 설계 단계(DSG)는 회로의 설계를 위한 컴퓨터 구현(computer implemented) 단계일 수 있다. 반도체 장치의 제조 공정 단계(FAB)는 디자인된 레이아웃을 기초로 이에 따른 반도체 장치를 제조하는 단계로서, 반도체 공정 모듈에서 수행될 수 있다.
우선, 반도체 장치의 설계 단계(DSG)는, 평면 배치(floorplan) 단계(S10), 전원 배치(powerplan) 단계(S20), 플래이스(placement) 단계(S30), CTS(Clock Tree Synthesis) 단계(S40), 라우팅(routing) 단계(S50), 및 가상 분석(what-if-analysis) 단계(S60)를 포함할 수 있다.
평면 배치 단계(S10)는 논리적으로 설계된 스키매틱 회로를 자르고 옮겨서 물리적으로 설계하는 단계일 수 있다. 평면 배치 단계(S10)에서는 메모리 또는 기능 블록을 배치할 수 있다. 본 단계에서는, 예를 들어, 인접하게 배치되어야 하는 기능 블록들을 식별하고, 사용 가능한 공간 및 필요한 성능 등을 고려하여 상기 기능 블록들을 위한 공간을 할당할 수 있다. 예를 들어, 평면 배치 단계(S10)는 사이트-로우(site-row)를 생성하는 단계 및 생성된 사이트-로우에 금속 배선 트랙(metal routing track)을 형성하는 단계를 포함할 수 있다. 상기 사이트-로우는 규정된 디자인 룰에 따라, 셀 라이브러리(cell library)에 저장된 표준 셀들(standard cells)을 배치하기 위한 틀이다. 각 행들(rows)에는 각각 동일한 높이를 갖는 표준 셀들이 배치될 수 있다. 일부 행의 표준 셀들은 다른 행의 표준 셀들의 높이와 다른 높이를 갖도록 표준 셀을 배치하기 위한 사이트를 제공될 수 있다.
전원 배치 단계(S20)는 배치된 상기 기능 블록들에 국지적인 전원, 예를 들어, 구동 전압 또는 접지를 연결하는 배선들의 패턴들을 배치하는 단계일 수 있다. 예를 들어, 네트 형태로 칩의 전체에 전원이 골고루 공급될 수 있도록, 전원 또는 접지를 연결하는 배선들의 패턴들이 생성될 수 있다. 본 명세서에서 패턴들은 파워 레일(power rail) 또는 전원 라인(power line)이라고도 할 수 있다. 본 단계에서는 상기 배선들을 다양한 규칙을 통해서 네트 형태로 생성할 수 있다.
플래이스 단계(S30)는 상기 기능 블록을 구성하는 소자들의 패턴들을 배치하는 단계로, 표준 셀들을 배치하는 단계를 포함할 수 있다. 특히, 예시적인 실시예들에서, 표준 셀들 각각은 반도체 소자들 및 이와 연결되는 제1 배선 라인들을 포함할 수 있다. 상기 제1 배선 라인들은, 전원 또는 접지를 연결하는 전원 전송 라인 및 제어 신호, 입력 신호, 또는 출력 신호를 전송하는 배선 라인을 포함할 수 있다. 본 단계에서 배치되는 표준 셀들의 사이에는 빈 영역들이 발생할 수 있으며, 상기 빈 영역들은 필러 셀들에 의해 채워질 수 있다. 동작 가능한 반도체 소자 및 반도체 소자들로 구현되는 단위 회로 등을 포함하는 표준 셀들과 달리, 필러 셀들은 더미 영역일 수 있다. 본 단계에 의해, 실제로 반도체 기판 상에 형성될 트랜지스터 및 배선들을 구성하기 위한 패턴의 형태나 사이즈가 정의될 수 있다. 예를 들면, 인버터 회로를 실제 반도체 기판 상에 형성하기 위하여, PMOS, NMOS, N-WELL, 게이트 전극, 및 이들 상에 배치될 배선들과 같은 레이아웃 패턴들을 적절히 배치할 수 있다.
CTS 단계(S40)는 반도체 장치의 성능을 결정하는 응답시간과 관련된 중심 클럭의 신호선들의 패턴들을 생성하는 단계일 수 있다. 이어, 라우팅 단계(S50)는 배치된 표준 셀들을 연결하는 제2 배선 라인들을 포함하는 상부 배선 구조물 또는 라우팅 구조물을 생성하는 단계일 수 있다. 특히, 본 단계에서 전력분배 네트워크(power distribution network, PDN)가 구현될 수 있다. 상기 제2 배선 라인들은 표준 셀들 내의 상기 제1 배선 라인들에 전기적으로 연결되며, 표준 셀들을 상호 전기적으로 연결하거나, 전원 또는 접지와 연결될 수 있다. 상기 제2 배선 라인들은 물리적으로 상기 제1 배선 라인들의 상부에 형성되도록 구성될 수 있다.
가상 분석 단계(S60)는 생성된 레이아웃을 검증하고 수정하는 단계일 수 있다. 검증하는 항목으로는, 레이아웃이 디자인 룰에 맞게 제대로 되었는지 검증하는 DRC(Design Rule Check), 내부에서 전기적으로 끊어짐 없이 제대로 되었는지 검증하는 ERC(Electronical Rule Check), 및 레이아웃이 게이트 수준 네트 리스트와 일치하는지 확인하는 LVS(Layout vs Schematic) 등이 포함될 수 있다.
이어, 반도체 장치의 제조 공정 단계(FAB)는, 마스크 생성 단계(S70) 및 반도체 장치의 제조 단계(S80)를 포함할 수 있다.
마스크 생성 단계(S70)는 반도체 장치의 설계 단계(DSG)에서 생성된 레이아웃 데이터에 대하여 광학 근접 보정(Optical Proximity Correction, OPC) 등을 수행하여 복수의 층들에 다양한 패턴들을 형성하기 위한 마스크 데이터를 생성하는 단계 및 상기 마스크 데이터를 이용하여 마스크를 제조하는 단계를 포함할 수 있다. 상기 광학 근접 보정은 포토리소그래피 공정에서 발생할 수 있는 왜곡 현상을 보정하기 위한 것일 수 있다. 상기 마스크는 유리 또는 석영 기판 위에 도포된 크롬 박막을 이용하여 레이아웃 패턴들을 묘사하는 방식으로 제작될 수 있다.
반도체 장치의 제조 단계(S80)에서는 다양한 방식의 노광 및 식각 공정들이 반복하여 수행될 수 있다. 이러한 공정들을 통해서 실리콘과 같은 반도체 기판 상에 레이아웃 설계 시에 구성된 패턴들의 형태가 순차적으로 형성될 수 있다. 구체적으로, 복수의 마스크들을 이용하여 웨이퍼 등과 같은 반도체 기판 상에 다양한 반도체 공정을 진행하여 집적 회로가 구현된 반도체 장치를 형성한다. 본 실시예에서 채용되는 반도체 공정은 극자외선(EUV)과 같은 광을 이용한 리소그래피 공정에 의해 수행될 수 있으며, 리소그래피 공정에 이용하여 마스크를 제조하므로, 패턴들을 형성할 수 있다. 또한, 상기 반도체 공정은 증착 공정, 식각 공정, 이온 공정, 세정 공정 등을 포함할 수 있다. 또한, 상기 반도체 공정은 반도체 장치를 PCB 상에 실장하고 밀봉재로 밀봉하는 패키징 공정을 포함할 수도 있고, 반도체 장치 또는 그 패키지에 대한 테스트 공정을 포함할 수도 있다.
도 2는 본 개시의 일 실시예에 따른 반도체 장치(300)의 개략적인 평면도이다.
도 2를 참조하면, 본 실시예에 따른 반도체 장치(300)는 표준 셀들(SC)과 더미 영역으로 제공되는 필러 셀들(FC)을 포함할 수 있다. 상기 표준 셀들(SC)은 각각 제1 방향(D1)으로 연장되며 상기 제1 방향(D1)과 수직인 제2 방향(D2)으로 배열된 4개의 행들에 각각 배열될 수 있다.
도 2에 도시된 표준 셀 레이아웃은 도 1을 참조하여 설명된 방법에 따라 설계된 레이아웃이지만, 그 레이아웃에 근거하여 제조된 실제 반도체 장치의 평면으로 이해할 수도 있다.
상기 제1 내지 제4 행(R1,R2,R3,R4)에 배열된 표준 셀들(SC2,SC1,SC1',SC2')은 각각 상기 제2 방향(D2)으로 정의되는 셀 높이(CH1,CH2)를 가질 수 있다. 동일한 행에 위치한 표준 셀들(SC1,SC2,SC1',SC2')은 동일한 셀 높이(CH1,CH2)를 가질 수 있으며, 일부 행(R2,R3)에 위치한 표준 셀들(SC1,SC1')의 셀 높이(CH1)는 다른 행(R1,R4)에 위치한 표준 셀들(SC2,SC2')의 셀 높이(CH2)와 다를 수 있다.
본 실시예에서, 제2 및 제3 행(R2,R3)에 각각 배열된 표준 셀들(SC1,SC1')은 동일한 제1 셀 높이(CH1)를 가지며, 상기 제1 및 제4 행(R1,R4)에 각각 배열된 표준 셀들(SC2,SC2')은 상기 제1 셀 높이(CH1)보다 작은 동일한 제2 셀 높이(CH2)를 가질 수 있다. 한편, 복수의 표준 셀들(SC1,SC1',SC2,SC2')은 동일한 행에 위치하더라도 서로 다른 폭(상기 제1 방향(D1)으로 정의됨)을 가질 수 있다.
대부분의 표준 셀들(SC1,SC1',SC2,SC2')은 각각 하나의 행에 각각 배치되지만, 표준 셀들 중 적어도 하나는 인접한 2 이상의 행들(R1,R2)에 걸쳐 배열된 연장형 표준 셀(eSC)일 수 있다. 이러한 연장형 표준 셀들(eSC)의 셀 높이는 인접한 행들의 높이들의 합을 갖는다. 연장형 표준 셀들(eSC)은 서로 다른 셀 높이를 갖는 제1 및 제2 행(R1,R2)에 걸쳐 배치되며, 제1 셀 높이(CH1) 및 제2 셀 높이(CH2)의 합에 해당되는 셀 높이(CH1+CH2)를 가질 수 있다.
본 실시예에서, 제1 셀 높이(CH1)를 갖는 제2 및 제3 행(R2,R3)의 일 경계들이 열 방향, 즉 제2 방향(D2)으로 서로 인접하게 배열되며, 제2 셀 높이(CH2)를 갖는 제1 및 제4 행(R1,R4)이 상기 제2 및 제3 행(R2,R3)의 외측 경계에 각각 인접하도록 배열될 수 있다. 본 실시예에서, 셀 높이가 두 가지인 경우를 예시하였으나, 서로 다른 3개 이상의 셀 높이를 갖는 행들로 구성될 수 있으며, 그 배열도 다양하게 변형될 수 있다. 예를 들어, 제1 셀 높이(CH1)를 갖는 제2 및 제3행(R2,R3)과 제2 셀 높이(CH2)를 갖는 제1 및 제4 행(R1,R4)은 상기 제2 방향(D2)로 교대로 배열될 수 있다.
상기 복수의 표준 셀들(SC1,SC1',SC2,SC2')은 각각 상기 열 방향, 즉 제2 방향(D2)에 따라 배열된 제1 도전형(예, p형) 활성 영역과 제2 도전형(예, n형) 활성 영역을 가질 수 있다. 제1 내지 제4 행(R1,R2,R3,R4) 중 인접한 두 행들에 위치한 표준 셀들(SC1,SC1',SC2,SC2')은, 동일한 도전형 활성 영역이 서로 인접하도록 배열될 수 있다. 예를 들어, 상기 제2 행 및 제3 행(R2,R3)의 표준 셀들(SC1,SC1')은 p형 활성 영역이 서로 인접하도록 배열되며, 상기 제1 및 제2 행(R1,R2)의 표준 셀들(SC2,SC1) 및 상기 제3 및 제4 행(R3,R4)의 표준 셀들(SC1',SC2')은 각각 n형 활성 영역이 서로 인접하도록 배열될 수 있다.
복수의 표준 셀들(SC1,SC2,SC1',SC2')에 전원을 공급하는 복수의 제1 및 제2 전원 라인들(PM1,PM2)은 상기 복수의 표준 셀들(SC1,SC2)의 경계들(CB)을 따라 상기 제1 방향(D1)으로 각각 연장될 수 있다. 상기 복수의 제1 및 제2 전원 라인들(PM1,PM2) 각각은 그 사이에 위치한 표준 셀들(SC1,SC2,SC1',SC2')에 각각 서로 다른 전위를 공급할 수 있다. 상기 복수의 제1 및 제2 전원 라인들(PM1,PM2) 중 인접한 두 행의 표준 셀들 사이의 경계에 배치된 전원 라인은 인접한 표준 셀들에 의해 공유되는 공유 전원 라인일 수 있다.
도 2에 도시된 바와 같이, 복수의 제1 전원 라인(PM1)은 p형 활성 영역에 인접한 외곽 경계(예, 제1 행(R1)의 하부 경계, 제4 행(R3)의 상부 경계)와 인접한 p형 활성 영역들 사이(예, 제2 행(R2)와 제3 행(R3) 사이)의 경계에 배치되고, 복수의 제2 전원 배선(PM2)은 n형 활성 영역에 인접한 외곽 경계와, 인접한 n형 디바이스 영역들 사이(예, 제1 행(R1)와 제2 행(R2) 사이, 제3 행(R3)와 제4 행(R4) 사이)의 경계들에서 배열될 수 있다. 제1 전원 라인들(PM1)과 제2 전원 라인들(PM2)은 열 방향, 즉 제2 방향(D2)으로 교대로 배열될 수 있다.
도 3은 본 개시의 일 실시예에 따른 반도체 장치(100)의 핀 패턴들의 레이아웃도이며, 도 4a 및 도 4b은 각각 본 개시의 일 실시예에 따른 반도체 장치의 중간 단계 및 최종 단계의 레이아웃도들이다.
본 실시예에 따른 반도체 장치(100)는 도 2의 레이아웃에서 "A"로 표시된 하나의 "표준 셀(SC1)"로 이해될 수 있으며, 도 4b에 도시된 바와 같이, 상기 반도체 장치(100)는 제1 전위를 공급하는 제1 전원 라인(PM1)과 상기 제1 전위와 다른 제2 전위를 공급하는 제2 전원 라인(PM2) 사이에 4개의 p형 트랜지스터와 4개의 n형 트랜지스터를 갖는 인버터 소자일 수 있다.
우선, 도 3을 참조하면, 본 실시예에 따르 반도체 장치(100)는 서로 다른 도전형인 제1 및 제2 활성 영역(ACT1,ACT2)과, 상기 제1 및 제2 활성 영역들(ACT1,ACT2)으로부터 제3 방향(D3)으로 돌출되며, 상기 행 방향, 즉 제1 방향(D1)으로 연장된 복수의 활성 핀들(AF)을 포함할 수 있다.
예를 들어, 상기 제1 활성 영역(ACT1)은 p형 반도체 기판 또는 p형 웰로 제공되는 p형 활성 영역(PR)일 수 있으며, n형 트랜지스터를 위한 영역으로 제공될 수 있다. 상기 제2 활성 영역(ACT2)은 n형 웰로 제공되는 n형 활성 영역(NR)일 수 있으며, p형 트랜지스터를 위한 영역으로 제공될 수 있다.
도 3에 도시된 바와 같이, 복수의 활성 핀들(AF)은 4개의 활성 핀들을 포함하며, 제1 및 제2 활성 영역들(ACT1,ACT2)에 각각 2개씩 배치될 수 있다. 상기 4개의 활성 핀들(AF)은 상기 제2 방향(D2)으로 서로 이격되어 배치될 수 있다.
표준 셀(SC1)의 셀 경계들(CB) 중 제1 방향(D1)으로 연장되며 제2 방향(D2)으로 마주하는 두 경계들에 다른 행(도 2의 R3 또는 R1)의 표준 셀들(SC1',SC2)이 이웃하여 배치될 수 있다. 구체적으로, 본 실시예에 따른 표준 셀(SC1)은 제3 행(R3)의 표준 셀(SC1')과 제1 행(R1)의 표준 셀(SC2)과 각각 제1 및 제2 경계들(CB1,CB2)을 가질 수 있다.
상기 4개의 활성 핀들(AF)은 제1 및 제2 경계들(CB1,CB2) 상에 배치되지 않도록 상기 제2 방향(D2)으로 서로 이격되어 배열될 수 있다. 도 3에 도시된 바와 같이, 제1 및 제2 활성 영역(ACT1,ACT2)에 각각 배치된 2개의 활성 핀들(AF)은 제1 피치(AF1)로 배열되며, 분리 영역(ISO)에 인접한 활성 핀들(AF)은 제1 피치(FP1)와 다른 피치(FP1')로 배열될 수 있다.
상기 제1 및 제2 경계들(CB1,CB2)에 인접한 활성 핀들(AF)은 이웃한 다른 표준 셀(SC2,SC1')의 인접한 활성 핀들(AF)과 제2 피치(FP2)로 배열될 수 있다. 표준 셀(SC1) 내에서 상기 제1 및 제2 경계들(CB1,CB2)에 인접한 활성 핀들(AF)은 각각 상기 제1 및 제2 경계들(CB1,CB2)로부터 이격될 수 있다. 본 실시예에서, 이웃하는 다른 표준 셀들(SC2,SC1')의 활성 핀들(AF) 중 제1 경계(CB1)에 인접한 한 쌍의 활성 핀들(AF)은 제1 경계(CB1)와 동일한 피치(1/2FP2)(또는 거리)로 배열될 수 있으며, 이와 유사하게 상기 제2 경계(CB2)에 인접한 한 쌍의 활성 핀들(AF)도 제2 경계(CB2)와 동일한 피치(1/2FP2)(또는 거리)로 배열될 수 있다. 본 실시예에 채용된 표준 셀(SC1)의 셀 높이(CH1)는 FP1'+2FP1+ FP2로 정의될 수 있다.
본 실시예에서, 표준 셀(SC1)에 채용된 핀 패턴들은 트랜지스터를 구성하는 활성 핀들(AF)만으로 포함하며, 더미 핀(dummy fin)을 포함하지 않을 수 있다. 더미 핀을 생략함으로써 동일한 기능을 위한 단위 회로를 상대적으로 작은 셀 높이의 표준 셀에서 구현할 수 있으며, 셀 라이브러리를 더욱 다양화시킬 수 있다. 여기서, "더미 핀"은 활성 핀과 유사하게 활성 영역으로부터 돌출된 핀 구조물로부터 파생된 구조물로서, 최종 반도체 장치에서 트랜지스터로 구성하지 않는 더미 요소를 말한다. 이러한 더미 핀은 다양한 형상과 구조를 가질 수 있다(도 10a 및 도 10b 참조).
본 실시예에서, 복수의 활성 핀들(AF)은 4개의 활성 핀들을 포함하며, 제1 및 제2 활성 영역들(ACT1,ACT2)에 각각 동일한 수(예, 2개)로 배치된 형태로 예시되어 있으나, 제1 및 제2 활성 영역들(ACT1,ACT2)에는 서로 다른 수(1개 또는 3개 이상)의 활성 핀이 배치될 수 있으며, 이에 따라 제1 및 제2 활성 영역들(ACT1,ACT2)도 서로 다른 면적(즉, 제2 방향(D2)으로 정의되는 높이)을 가질 수 있다. 일부 실시예에서, 활성 핀들(AF)의 피치도 후술될 실시예들에 예시된 바와 같이 다른 조건들로 구현될 수 있다.
도 4a 및 도 4b은 각각 도 3에 도시된 핀 패턴의 레이아웃을 기반하여 구현되는 반도체 장치(100), 즉 표준 셀(SC1)의 중간 단계 및 최종 단계의 레이아웃을 나타낸다.
도 4a를 참조하면, 표준 셀(SC1)은 4개의 활성 핀들(AF)과 교차하도록 열 방향, 즉 제2 방향(D2)으로 연장된 6개의 게이트 라인들(GL,DL)을 포함할 수 있다. 게이트 라인들(GL,DL)은 일정한 피치로 제1 방향(D1)을 따라 배열될 수 있다.
본 실시예에서, 표준 셀(SC1)의 제1 방향(D1)으로 마주하는 제1 및 제2 경계들(CB1,CB2)을 지나는 2개의 게이트 라인들은 더미 게이트 구조체(DL)로 제공될 수 있으며, 더미 게이트 구조체들(DL) 사이에 위치한 4개의 게이트 라인들은 트랜지스터를 구성하는 게이트 구조체들(GL)로 제공될 수 있다.
4개의 게이트 구조체들(GL)의 양측에 위치한 활성 핀들(AF) 상에 제1 콘택 구조체들(CT_A)이 배치될 수 있다. 본 실시예에서, 제1 콘택 구조체들(CT_A)은 상기 제1 및 제2 활성 영역들(ACT1,ACT2)에 각각 배치된 2개의 활성 핀들(AF)에 걸쳐 연장될 수 있다. 제1 콘택 구조체들(CT_A)은 소스/드레인 콘택으로 제공될 수 있다. 제1 콘택 구조체들(CT_A)의 일부는 제1 및 제2 전원 라인들(PM1,PM2)과 연결하기 위해서 제2 방향(D2)으로 마주하는 제1 및 제2 경계들(CB1,CB2)에 인접하도록 연장될 수 있다(도 5a 참조).
도 4b를 참조하면, 본 실시예에 따른 반도체 장치(100)는 도 4a에 도시된 레이아웃을 기반하여, 게이트 콘택을 위한 제2 콘택 구조체들(CT_B)과, 제1 및 제2 배선 라인들(M1,M2) 및 제1 및 제2 전원 라인들(PM1,PM2)이 추가된 표준 셀(SC1)일 수 있다.
제1 및 제2 전원 라인들(PM1,PM2)은 표준 셀(SC1)의 제2 방향(D2)으로 마주하는 경계들(CB1,CB2) 상에 배치된다. 제1 및 제2 전원 라인(PM1,PM2) 사이에 제1 방향(D1)으로 연장된 3개의 제1 배선 라인들(M1)이 배열될 수 있다. 제1 및 제2 전원 라인(PM1,PM2)과 3개의 제1 배선 라인들(M1)은 제2 방향(D2)에 따라 일정한 피치로 배열될 수 있으나, 실제로는 일부 배선 라인들가 생략될 수 있으며, 이 경우에 생략된 영역에 인접한 두 배선 라인은 2배의 피치를 가질 수 있다. 본 실시예에서, 아래에서 첫번째 및 두번째 제1 배선 라인들(M1) 사이에서 하나의 배선 라인이 생략된 것으로 이해될 수 있다.
제1 및 제2 전원 라인들(PM1,PM2)은 제1 비아들(V0)에 의해 제1 콘택 구조체들(CT_A)의 일부에 각각 연결되며(도 5a 참조), 제1 및 제2 전원 라인들(PM1,PM2) 각각에 인접한 2개의 제1 배선 라인들(M1)은 제1 비아들(V0)에 의해 제1 콘택 구조체들(CT_A)의 다른 일부에 각각 연결될 수 있다. 상기 인접한 2개의 제1 배선 라인들(M1) 사이에 위치한 제1 배선 라인(M1)은 각각 게이트 콘택으로 제공되는 제2 콘택 구조체들(CT_B)에 의해 4개의 게이트 구조체(GL)에 각각 연결될 수 있다(도 5b 참조).
제1 배선 라인들(M1) 상에는 제2 배선 라인(M2)이 배치될 수 있다. 본 실시예에서, 제2 배선 라인(M2)은 제2 방향(D2)으로 연장될 수 있다. 제2 배선 라인(M2)은 제2 비아들(V1)에 의해 제1 및 제2 전원 라인들(PM1,PM2) 각각에 인접한 2개의 제1 배선 라인들(M1)에 연결될 수 있다.
이와 같이, 본 실시예에 따른 반도체 장치(100)는 제1 및 제2 전원 라인들(PM1,PM2) 사이에 배치된 4개의 p형 트랜지스터와 4개의 n형 트랜지스터를 구성된 인버터 소자로 제공될 수 있다.
도 5a 내지 도 5c는 도 4b의 반도체 장치를 Ⅰ1-Ⅰ1', Ⅰ2-Ⅰ2' 및 Ⅱ-Ⅱ'로 절개하여 본 단면도들이다.
도 5a 내지 도 5c를 참조하면, 본 실시예에 따른 반도체 장치(100)는 기판(101), 활성 핀들(105 또는 AF)을 갖는 활성 영역들(102), 소자 분리층(110), 소스/드레인 영역들(120), 게이트 전극(145)을 갖는 게이트 구조체들(140), 하부 층간 절연층(130), 콘택 구조체(180, 즉 CT_A 또는 CT_B), 상부 층간 절연층(170) 및 제1 및 제2 배선 라인들(M1,M2)을 포함할 수 있다. 반도체 장치(100)는 핀(fin) 구조의 활성 핀들(105)을 포함하는 트랜지스터인 FinFET 소자들을 포함할 수 있다.
앞서 설명한 바와 같이, 본 실시예에서는, 도 5a 및 도 5b에 도시된 바와 같이, 제1 및 제2 전원 라인들(PM1,PM2)이 위치한 제1 및 제2 경계들(CB1,CB2) 상에는 활성 핀(AF)을 포함한 핀 패턴들이 배치되지 않으며, 표준 셀(SC1)에 채용된 핀 패턴들은 활성 핀들(AF)로만 구성되며, 트랜지스터를 구성하지 않는 더미 핀들이 존재하지 않을 수 있다.
기판(101)은 제1 방향(D1) 및 제2 방향(D2)으로 연장된 상면을 가질 수 있다. 기판(101)은 반도체 물질, 예를 들어, Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 화합물 반도체를 포함할 수 있다. 예를 들어, Ⅳ족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 기판(101)은 제1 활성 영역(ACT1)을 가지며, N 웰(N-WELL)과 같은 도핑 영역에 의해 제2 활성 영역(ACT2)이 제공될 수 있다.
소자 분리층(110)은 기판(101)에서 활성 영역들(102)을 정의할 수 있다. 소자분리층(110)은 예를 들어, 얕은 트랜치 소자 분리(shallow trench isolation, STI) 공정에 의하여 형성될 수 있다. 도 5a에 도시된 바와 같이, 소자 분리층(110)은 제1 및 제2 활성 영역들(ACT1,ACT2)의 사이에서 기판(101)의 하부로 더 깊게 연장된 영역을 포함할 수 있으나, 이에 한정되지는 않는다. 일부 실시예에서, 소자분리층(110)은 활성 핀들(105)에 인접할수록 높은 레벨을 갖는 굴곡진 상면을 가질 수도 있다. 소자 분리층(110)은 절연 물질로 이루어질 수 있으며, 예를 들어, 산화물, 질화물 또는 그들의 조합을 포함할 수 있다.
활성 영역들(102)은 기판(101) 내에서 소자 분리층(110)에 의해 정의되며, 제1 방향(D1)으로 연장될 수 있다. 활성 핀들(105)은 기판(101)으로부터 제3 방향(D3)으로 돌출된 구조를 가질 수 있다. 활성 핀들(105)의 상단은 소자 분리층(110)의 상면으로부터 소정 높이로 돌출되도록 배치될 수 있다. 활성 핀들(105)은 기판(101)의 일부로 이루어질 수도 있고, 기판(101)으로부터 성장된 에피택셜층을 포함할 수도 있다. 게이트 구조체들(GL)의 양측에서는 활성 핀들(105)이 일부 리세스되며, 리세스된 활성 핀들(105) 상에 소스/드레인 영역들(120)이 배치될 수 있다. 일부 실시예에서, 활성 영역들(ACT)은 불순물들을 포함하는 도핑 영역들을 가질 수 있다. 예를 들어, 활성 핀들(105)은 소스/드레인 영역들(120)과 접촉하는 영역에서 소스/드레인 영역들(120)로부터 확산된 불순물들을 포함할 수 있다.
소스/드레인 영역들(120)은 게이트 구조체들(GS)의 양측에서, 활성 핀들(105)이 리세스된 영역들 상에 배치될 수 있다. 본 실시예에서, 상기 소스/드레인 영역들(120)은 상기 활성 핀(105)의 일부 영역에 리세스를 형성하고, 상기 리세스에 선택적 에피택셜 성장(selective epitaxial growth; SEG)하여 활성 핀(105)의 상면보다 더 높은 레벨의 상면을 가질 수 있다. 소스/드레인 영역들(120)은 트랜지스터들의 소스 영역 또는 드레인 영역으로 제공될 수 있다. 소스/드레인 영역들(120)의 상면은, 도 5c에 도시된 단면에서, 게이트 구조체(GL)의 하면과 동일하거나 유사한 높이 레벨에 위치할 수 있다. 다른 실시예에서, 소스/드레인 영역들(120)과 게이트 구조체(GL)의 상대적인 높이는 다양하게 변경될 수 있다.
소스/드레인 영역들(120)은, 도 5a에 도시된 바와 같이, 제2 방향(D2)을 따라 인접하는 활성 핀들(105)의 사이에서 서로 연결된 머지드(merged) 형태를 가질 수 있으나, 이에 한정되지는 않는다. 소스/드레인 영역들(120)은 도 5a에 따른 단면에서 측면들이 각진 형상을 가질 수 있다. 다만, 실시예들에서, 소스/드레인 영역들(120)은 다양한 형상을 가질 수 있으며, 예를 들어, 다각형, 원형, 타원형, 및 직사각형 중 어느 하나의 형상을 가질 수 있다.
소스/드레인 영역들(120)은 에피택셜층으로 이루어질 수 있으며, 예를 들어, 실리콘(Si), 실리콘 게르마늄(SiGe), 또는 실리콘 카바이드(SiC)를 포함할 수 있다. 또한, 소스/드레인 영역들(120)은 비소(As) 및/또는 인(P)과 같은 불순물들을 더 포함할 수 있다. 일부 실시예들에서, 소스/드레인 영역들(120)은 서로 다른 농도의 원소 및/또는 도핑 원소를 포함하는 복수의 영역들을 포함할 수 있다.
게이트 구조체(GL)는 활성 핀들(105)과 교차하여 제2 방향(D2)으로 연장될 수 있다. 게이트 구조체(GS)와 교차되는 활성 핀들(105)에는 트랜지스터들의 채널 영역들이 형성될 수 있다. 게이트 구조체(GL)는 게이트 스페이서들(141), 게이트 절연층(142), 게이트 전극(145), 및 게이트 캡핑층(147)을 포함할 수 있다.
게이트 절연층(142)은 활성 핀(105)과 게이트 전극(145)의 사이에 배치될 수 있다. 일부 실시예들에서, 게이트 절연층(142)은 복수의 층으로 구성되거나, 게이트 전극(145)의 측면 상으로 연장되도록 배치될 수도 있다. 게이트 절연층(142)은 산화물, 질화물 또는 고유전율(high-k) 물질을 포함할 수 있다. 상기 고유전율 물질은, 실리콘 산화막(SiO2)보다 높은 유전 상수(dielectric constant)를 가지는 유전 물질일 수 있다.
게이트 전극(145)은 도전성 물질을 포함할 수 있으며, 예를 들어, 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 또는 텅스텐 질화막(WN)과 같은 금속 질화물, 및/또는 알루미늄(Al), 텅스텐(W), 또는 몰리브덴(Mo) 등의 금속 물질 또는 도핑된 폴리실리콘과 같은 반도체 물질을 포함할 수 있다. 게이트 전극(145)은 2개 이상의 다중 층으로 구성될 수도 있다. 게이트 전극(145)은 반도체 장치(100)의 회로 구성에 따라, 적어도 일부의 인접하는 트랜지스터들 사이에서 제2 방향(D2)을 따라 서로 분리되도록 배치될 수도 있다. 예를 들어, 게이트 전극(145)에 별도의 게이트 컷(gate-cut)을 형성하여 게이트 전극(145)을 복수개로 분리될 수 있다.
게이트 스페이서들(141)은 게이트 전극(145)의 양 측면에 배치될 수 있다. 게이트 스페이서들(141)은 소스/드레인 영역들(120)과 게이트 전극(145)을 절연시킬 수 있다. 일부 실시예에서, 게이트 스페이서층들(146)은 다층 구조로 이루어질 수도 있다. 게이트 스페이서들(141)은 산화물, 질화물 및 산질화물을 포함할 수 있며, 특히 저유전체를 포함할 수 있다. 예를 들어, 게이트 스페이서들(141)은 SiO2, SiN, SiCN, SiOC, SiON, 및 SiOCN 중 적어도 하나를 포함할 수 있다.
게이트 캡핑층(147)은 게이트 전극(145)의 상부에 배치될 수 있으며, 게이트 전극(145)과 게이트 스페이서들(141)에 의해 각각 하면 및 측면들이 둘러싸일 수 있다. 예를 들어, 게이트 캡핑층(147)은 산화물, 질화물 및 산질화물을 포함할 수 있다.
하부 층간 절연층(130)은 소스/드레인 영역들(120) 및 게이트 구조체(GL)를 덮도록 배치될 수 있다. 하부 층간 절연층(130)은, 예를 들어, 산화물, 질화물 및 산질화물 중 적어도 하나를 포함할 수 있으며, 저유전체를 포함할 수 있다.
콘택 구조체(180)는 하부 층간 절연층(130)을 관통하여 소스/드레인 영역들(120)과 연결된 제1 콘택 구조체(CT_A)와, 하부 층간 절연층(130) 및 게이트 캡핑층(147)을 관통하여 게이트 전극(145)과 연결된 제2 콘택 구조체(CT_B)를 포함할 수 있다. 제1 콘택 구조체(CT_A)는 소스/드레인 영역들(120)을 소정의 깊이로 리세스하도록 배치될 수 있으나, 이에 한정되지는 않는다.
콘택 구조체(180)는 도전성 배리어(182)와 콘택 플러그(185)를 포함할 수 있다. 예를 들어, 콘택 플러그(185)는 텅스텐(W), 알루미늄(Al), 구리(Cu) 등의 금속 물질 또는 도핑된(doped) 폴리실리콘과 같은 반도체 물질을 포함할 수 있다. 또한, 일부 실시예에서, 콘택 구조체(180)는 소스/드레인 영역들(120) 및 게이트 전극(145)과 접하는 계면에 배치되는 실리사이드층과 같은 금속-반도체층을 더 포함할 수 있다.
상부 층간 절연층(170)은 콘택 구조체들(180)을 덮으며, 제1 내지 제3 저유전체층들(171,172,172)을 포함할 수 있다. 상기 제1 내지 제3 유전체층들(171,172,172)의 층간에는 제1 및 제2 배선 라인들(M1,M2))이 배치될 수 있다. 제1 비아(V0)는 상기 제1 유전체층(171)을 관통하여 콘택 구조체(180)와 제1 배선 라인들(M1)을 연결할 수 있으며, 제2 비아(V1)는 상기 제2 유전체층(172)을 관통하여 제1 배선 라인들(M1)과 제2 배선 라인(M2)를 연결할 수 있다. 예를 들어, 제1 내지 제3 저유전체층들(171,172,172)은 SiO, SiN, SiCN, SiOC, SiON, 및 SiOCN 중 적어도 하나를 포함할 수 있다. 제1 및 제2 배선 라인들(M1,M2))과 제1 및 제2 비아들(V0,V1)은 각각 알루미늄(Al), 구리(Cu), 및 텅스텐(W) 중 적어도 하나를 포함할 수 있다.
식각 정지층들(151,152,153)은 제1 내지 제3 저유전체층(171,172,173) 각각의 하면에 배치될 수 있다. 식각 정지층들(151,152,153)은 제1 비아(V0), 제1 배선 라인들(M1), 제2 비아(V1), 및 제2 배선 라인(M2)의 형성을 위한 식각 공정에서 식각 정지 요소로 사용될 수 있다. 식각 정지층들(151,152,153)은 고유전율 물질을 포함할 수 있으며, 예를 들어, 실리콘 질화물 또는 알루미늄 산화물을 포함할 수 있다.
이러한 활성 핀들 및/또는 더미 핀들을 포함한 핀 패턴들은 포토리소그래피 공정, DPT(Double Pattenring Technology) 공정, QPT(Quadruple Patterning Technology) 공정, EUV(extreme ultraviolet) 공정 등을 통하여 형성할 수 있다.
본 실시예에 채용가능한 핀 패턴들은 다양한 형태로 변형될 수 있다. 예를 들어, 본 실시예에 따른 표준 셀은 적어도 하나의 더미 핀을 포함할 수 있다. 일부 실시예(예, 도 6 및 도 7a)에서, 적어도 하나의 더미 핀은 제1 및 제2 경계들 중 어느 하나에 배치될 수 있다. 일부 실시예(예, 도 7a 및 도 8a)에서 적어도 하나의 더미 핀은 제1 및 제2 경계들 중 적어도 하나를 사이에 두고 인접하게 배열된 한 쌍의 더미 핀을 포함할 수 있다.
한편, 일부 실시예(예, 도 6 및 도 7a)에서, 표준 셀들의 제1 활성 영역 및 제2 활성 영역에 배치된 핀 패턴들은 서로 비대칭으로 배열될 수 있다. 예를 들어, 하나의 표준 셀 내에서도, 활성 핀 및/또는 더미 핀의 개수, 핀 패턴들의 피치, 경계와 그 경계에 인접한 핀 패턴의 거리가 서로 상이할 수 있다.
도 6은 본 개시의 일 실시예에 따른 표준 셀의 핀 패턴들의 레이아웃도이다.
도 6을 참조하면, 본 실시예에 따른 반도체 장치(100A)는, 표준 셀(SC1)의 일 경계 상에는 더미 핀(DF)이 배치되는 점을 제외하고 도 2 내지 도 5c에 도시된 반도체 장치(100)와 유사한 것으로 이해할 수 있다. 또한, 본 실시예의 구성요소는 특별히 반대되는 설명이 없는 한, 도 2 내지 도 5c에 도시된 반도체 장치(100)의 동일하거나 유사한 구성 요소에 대한 설명을 참조하여 이해될 수 있다.
본 실시예에 따른 표준 셀(SC1)은 다른 인접한 행들(도 2의 R3, R1)의 표준 셀들(SC1',SC2)과 각각 인접한 제1 및 제2 경계들(CB1,CB2)을 갖는다. 상기 표준 셀(SC1)의 핀 패턴들(AF,DF)은 제1 경계(CB1) 상에는 배치되지만, 제2 경계(CB2) 상에는 배치되지 않도록 배열될 수 있다. 제2 경계(CB2) 상에는 앞선 실시예(도 3 참조)와 유사하게 어떠한 활성 핀(AF) 및 어떠한 더미 핀(DF)도 배치되지 않는다.
도 6에 도시된 바와 같이, 제1 및 제2 활성 영역(PR,NR)에 각각 배치된 2개의 활성 핀들(AF)은 제1 피치(FP1)로 배열되며, 분리 영역(ISO)에 인접한 활성 핀들(AF)은 제1 피치(FP1)와 다른 피치(FP1')로 배열될 수 있다.
표준 셀(SC1) 내에서 상기 제1 및 제2 경계들(CB1,CB2)에 인접한 활성 핀들(AF)은 각각 상기 제1 및 제2 경계들(CB1,CB2)로부터 비대칭으로 이격될 수 있다. 본 실시예에서, 제1 경계(CB1)에 인접한 활성 핀(AF)은 상기 제1 경계(CB1) 상에 배치된 더미 핀(DF)과 제3 피치(FP3)로 배열될 수 있다. 또한, 앞선 실시예와 유사하게, 제2 경계(CB2)에 인접한 활성 핀(AF)과 이웃하는 다른 표준 셀(SC2)의 활성 핀(AF)은 상기 제2 경계(CB2)와 동일한 피치(1/2FP2)로 배열될 수 있다.
이와 같이, 본 실시예에 채용된 표준 셀(SC1)의 셀 높이는 FP1'+2FP1+1/2FP2+F3으로 정의될 수 있으며, 본 실시예에 따른 표준 셀들의 제1 활성 영역(PR) 및 제2 활성 영역(NR)에 배치된 핀 패턴들(AF,DF)은 서로 비대칭으로 배열될 수 있다. 특히, 표준 셀(SC1) 내에서 상기 제1 및 제2 경계들(CB1,CB2)에 인접한 활성 핀들(AF)은 각각 상기 제1 및 제2 경계들(CB1,CB2)로부터 서로 다른 피치(FP3,1/2FP2)(또는 거리)로 이격될 수 있다.
도 7a 및 도 7b는 각각 본 개시의 일 실시예에 따른 표준 셀의 핀 패턴들 및 최종 표준 셀의 레이아웃도들이다.
도 7a 및 도 7b를 참조하면, 본 실시예에 따른 반도체 장치(100B)는, 일측 경계 상에는 더미 핀(DF)이 배치되고 타측 경계에 인접한 한 쌍의 핀 패턴들이 더미 핀들(DF')인 점을 제외하고 도 2 내지 도 5c에 도시된 반도체 장치(100)와 유사한 것으로 이해할 수 있다. 또한, 본 실시예의 구성요소는 특별히 반대되는 설명이 없는 한, 도 2 내지 도 5c에 도시된 반도체 장치(100)의 동일하거나 유사한 구성 요소에 대한 설명을 참조하여 이해될 수 있다.
도 7a에 도시된 바와 같이, 본 실시예에 따른 표준 셀(SC1)은 도 6에 도시된 실시예(100A)와 유사하게 제1 경계(CB1) 상에는 배치되지만, 제2 경계(CB2) 상에는 배치되지 않도록 배열된 핀 패턴들을 포함한다. 다만, 제2 경계(CB)에 인접한 핀 패턴들은 앞선 실시예와 달리 한 쌍의 더미 핀들(DF')이다. 한 쌍의 더미 핀(DF')은 인접한 활성 핀(AF)으로부터 일정한 피치(FP3)로 배열되며, 상기 제2 경계(CB2)를 사이에 두고 일정한 피치(예, 1/2FP3')로 배열될 수 있다.
앞선 실시예와 유사하게, 제1 및 제2 활성 영역(PR,NR)에 각각 배치된 2개의 활성 핀들(AF)은 제1 피치(FP1)로 배열되며, 분리 영역(ISO)에 인접한 활성 핀들(AF)은 제1 피치(FP1)와 다른 피치(FP1')로 배열될 수 있다.
표준 셀(SC1) 내에서 상기 제1 및 제2 경계들(CB1,CB2)에 인접한 활성 핀들(AF)은 앞선 실시예(100A)와 유사하게 각각 상기 제1 및 제2 경계들(CB1,CB2)로부터 비대칭으로 이격될 수 있다. 제1 경계(CB1)에 인접한 활성 핀(AF)은 상기 제1 경계(CB1) 상에 배치된 더미 핀(DF)과 제3 피치(FP3)로 배열될 수 있다. 반면에, 제2 경계(CB2)에 인접한 활성 핀(AF)은 이웃한 다른 표준 셀(SC2)의 인접한 활성 핀(미도시)과 제2 피치(FP2')로 배열되며, 제2 경계(CB2)와는 그 제2 피치의 절반(1/2FP2')으로 배열될 수 있다.
이와 같이, 표준 셀(SC1)의 셀 높이(CH1)는 FP1'+2FP1+1/2FP2'+F3으로 정의될 수 있으며, 표준 셀(SC1) 내에서 상기 제1 및 제2 경계들(CB1,CB2)에 인접한 활성 핀들(AF)은 각각 상기 제1 및 제2 경계들(CB1,CB2)로부터 서로 다른 피치(FP3,1/2FP2')(또는 거리)로 이격될 수 있다.
도 7b에 도시된 레이아웃은 도 7a에 도시된 핀 패턴 레이아웃을 기반하여, 게이트 라인(GL,DL), 제1 및 제2 콘택 구조체들(CT_A. CT_B)과, 제1 및 제2 배선 라인들(M1,M2) 및 제1 및 제2 전원 라인들(PM1,PM2)이 추가된 반도체 장치(100B)를 나타낸다. 도 7b의 반도체 장치(100B)에 구현된 단위 회로는 도 4b에 도시된 표준 셀의 레이아웃과 동일한 기능을 수행하도록 제1 및 제2 전원 라인들(PM1,PM2) 사이에 배치된 4개의 p형 트랜지스터와 4개의 n형 트랜지스터를 구성된 인버터 소자이며, 본 실시예의 각 구성 요소 및 그 연결 관계는 도 4a 및 도 4b에서 설명된 사항을 참조하여 이해될 수 있다.
도 8는 도 7b의 표준 셀을 Ⅰ1-Ⅰ1'로 절개하여 본 단면도이다.
도 8을 참조하면, 본 실시예에 따른 반도체 장치(100B)는 도 3a 내지 도 3c에 도시된 반도체 장치(100)와 유사하게, 기판(101), 활성 핀들(105 또는 AF)을 갖는 활성 영역들(102), 소자 분리층(110), 소스/드레인 영역들(120), 게이트 전극(145)을 갖는 게이트 구조체들(140), 하부 층간 절연층(130), 콘택 구조체(180, 즉 CT_A 또는 CT_B), 상부 층간 절연층(170) 및 제1 및 제2 배선 라인들(M1,M2)을 포함할 수 있다.
본 실시예에 따른 반도체 장치(100B)는 제1 및 제2 활성 영역(ACT1,ACT2)에 각각 배치된 2개의 더미 핀들(DF,DF')을 포함할 수 있다. 제1 활성 영역(ACT1)의 더미 핀(DF)은 제1 경계(CB1) 상에 배치되며, 제2 활성 영역(ACT2)의 더미 핀(DF)은 제2 경계(CB2)에 인접하게 배치될 수 있다. 상기 반도체 장치(100B)의 핀 패턴(AF,DF,DF')은 도 3a에 도시된 실시예(100)와 달리 제1 및 제2 활성 영역(ACT1,ACT2)에서 비대칭으로 배열될 수 있다.
도 8에 도시된 바와 같이, 제2 경계(CB2)와 그와 인접한 활성 핀(AF)의 거리는 제1 경계(CB1)와 그와 인접한 활성 핀(AF)의 거리보다 클 수 있다. 이에 따라, 상기 제2 전원 라인(PM2)에 연결된 제1 콘택 구조체(180')의 연장부(180B')는 제1 전원 라인(PM1)에 연결된 제1 콘택 구조체(180)의 연장부(180B)보다 제2 방향(D2)으로 더 길게 연장될 수 있다.
일부 실시예에서, 활성 핀과 같은 핀 패턴 형성시에, 더미 핀은 활성 핀과 동일한 공정으로 형성되는 동일하거나 유사한 구조를 갖지만, 반도체 장치의 일부로서 기능하지 않도록 핀컷(fin-cut)과 같은 추가적인 공정(예, 선택적 에칭)으로 통해서 적어도 일 부분이 제거된 요소일 수 있다. 이러한 더미 핀은 활성 핀과 같이 행 방향(예, 제1 방향(D1))으로 표준 셀들에 여러 형태로 잔류할 수 있다. 도 9a 내지 도 9c는 더미 핀에 관련된 다양한 예를 설명하기 위한 확대 단면도들이다.
도 9a에 도시된 더미 핀(DFa)은 에칭과 같은 핀컷 공정에 의해 거의 제거된 형태일 수 있다. 핀컷 공정은 도 8에 도시된 더미 핀(DF,DF')와 같이, 소자 분리층(도 8의 110)의 상면으로부터 노출되지 않을 정도의 작은 높이를 갖도록 핀 패턴을 부분적으로 제거하는 방식으로 수행될 수 있다. 이와 달리, 일부 실시예에서는 충분히 제거되어 활성 영역의 상면으로부터 뾰족하게 돌출된 형태의 더미 핀(DFa)으로 존재할 수도 있다. 추가적으로 에칭될 경우에, 도 9b에 도시된 바와 같이, 더미 핀 영역(DFb)이 오목한 구조를 가질 수 있다. 이와 같이 제1 방향(D1)으로 연장된 오목한 구조(DFb)도 역시 고의적으로 에칭을 적용하여 핀 패턴을 제거한 영역으로 이해될 수 있다. 다른 일부 실시예에서는, 핀 패턴 형성시에 피치를 적절히 조정하여 더미 핀 없이 활성 핀만을 형성할 수도 있다. 이 경우에는 도 9c에 도시된 바와 같이, 활성 핀을 형성할 때(예, STI 공정)에 얻어진 비교적 평탄한 바닥면(P)이 제공될 수 있다. 예를 들어, 도 3에 도시된 표준 셀은 적절히 피치를 조정함으로써 더미 핀을 형성하지 않는 방식으로 제조될 수도 있다.
이와 같이, 더미 핀은 활성 핀과 유사한 핀 구조뿐만 아니라, 다양한 구조를 가질 수 있으며, 이러한 더미 핀의 유무는 핀컷 공정에 따라 활성 영역의 상면으로부터 돌출된 작은 부분이나 오목한 구조가 제1 방향(D1)으로 연장된 형태로부터 판단될 수 있다.
도 10a 및 도 10b는 각각 본 개시의 일 실시예들에 따른 표준 셀의 핀 패턴들 및 최종 표준 셀의 레이아웃도들이다.
도 10a 및 도 10b를 참조하면, 본 실시예에 따른 반도체 장치(100C)는, 전원 라인으로 제1 및 제2 매립형 전원 라인들(BP1,BP2)을 채용하고, 경계들에 인접한 핀 패턴들(DF')이 제1 및 제2 매립형 전원 라인들(BP1,BP2)과 제3 방향으로 중첩되지 않는 점을 제외하고 도 2 내지 도 5c에 도시된 반도체 장치(100)와 유사한 것으로 이해할 수 있다. 또한, 본 실시예의 구성요소는 특별히 반대되는 설명이 없는 한, 도 2 내지 도 5c에 도시된 반도체 장치(100)의 동일하거나 유사한 구성 요소에 대한 설명을 참조하여 이해될 수 있다.
본 실시예에 따른 표준 셀(SC1)의 핀 패턴들은 복수의 활성 핀들(AF)과 복수의 더미 핀들(DF,DF')을 포함하며, 제1 및 제2 경계(CB1,CB2) 상에는 배치되지 않도록 배열된다. 일부 더미 핀(DF)은 제1 및 제2 활성 영역(PR,NR)에 각각 배치된 2개의 활성 핀들 사이에 배치되며, 다른 더미 핀들(DF')은 제1 및 제2 경계(CB1,CB2)와 인접하여 이웃하는 다른 표준 셀(SC1',SC2)의 더미 핀들(DF')과 쌍을 이룰 수 있다. 각 쌍의 더미 핀들(DF')은 제1 및 제2 경계(CB1,CB2)로부터 일정한 간격으로 이격되어 배치될 수 있다.
도 10에 도시된 바와 같이, 제1 및 제2 활성 영역(PR,NR)에 각각 배치된 2개의 활성 핀들(AF)은 제1 피치(FP1)로 배열되며, 활성 핀들(AF) 사이에 위치한 더미 핀은 인접한 활성 핀들(AF)과 다른 피치(FP4)로 배열될 수 있다. 또한, 제1 및 제2 경계(CB1,CB2)에 인접한 활성 핀(AF)은 상기 제2 경계(CB2)와 동일한 피치(1/2FP2)로 배열될 수 있다.
이와 같이, 본 실시예에 채용된 표준 셀(SC1)의 셀 높이는 2FP4+2FP1+FP2으로 정의될 수 있으며, 본 실시예에 따른 표준 셀들의 제1 활성 영역(PR) 및 제2 활성 영역(NR)에 배치된 핀 패턴들(AF,DF,DF')은 대칭으로 배열될 수 있다.
본 실시예에 채용된 전원 라인은 상기 인접한 표준 셀들(SC1/SC1', SC1/SC2) 사이의 제1 및 제2 경계(CB1,CB2)에 각각 매립된 제1 및 제2 매립형 전원 라인들(BP1,BP2)을 포함할 수 있다. 제1 및 제2 매립형 전원 라인들(BP1,BP2)은 각각 제1 및 제2 경계(CB1,CB2)에 위치한 소자 분리층(도 11a의 110) 및/또는 활성 영역(도 11a의 102)에 매립되도록 구성될 수 있다. 본 실시예에서, 제1 및 제2 전원 라인들을 모두 매립형 전원 라인으로 제공한 형태로 예시되어 있으나, 일부 실시예에서는 제1 및 제2 전원 라인들중 일부만 매립형 전원 라인으로 구성할 수도 있다.
상기 더미 핀들(DF,DF') 중 상기 복수의 활성 핀들(AF)보다 제1 및 제2 매립형 전원 라인들(BP1,BP2)에 더 인접하게 배치된 더미 핀들(DF')은 제1 및 제2 매립형 전원 라인들(BP1,BP2)과 수직인 방향으로 중첩되지 않도록 배치될 수 있다.
도 10b에 도시된 레이아웃은 도 10a에 도시된 핀 패턴 레이아웃을 기반하여, 게이트 라인(GL,DL), 제1 및 제2 콘택 구조체들(CT_A. CT_B)과, 제1 및 제2 배선 라인들(M1,M2) 및 제1 및 제2 전원 라인들(PM1,PM2)이 추가된 반도체 장치(100B)를 나타낸다. 도 10b의 반도체 장치(100B)에 구현된 단위 회로는 도 10b에 도시된 표준 셀의 레이아웃과 동일한 기능을 수행하도록 제1 및 제2 전원 라인들(PM1,PM2) 사이에 배치된 4개의 p형 트랜지스터와 4개의 n형 트랜지스터를 구성된 인버터 소자이며, 본 실시예의 각 구성 요소 및 그 연결 관계는 도 4a 및 도 4b에서 설명된 사항을 참조하여 이해될 수 있다.
도 11a 및 도 11b는 각각 도 10b의 표준 셀을 Ⅰ1-Ⅰ1' 및 Ⅱ-Ⅱ'으로 절개하여 본 단면도들이며, 도 11c은 각각 도 10b의 표준 셀을 나타내는 저면도들이다.
도 11a 및 도 11b를 참조하면, 본 실시예에 따른 반도체 장치(100C)는, 활성 영역(102)을 갖는 기판(101)을 포함할 수 있다. 상기 활성 영역(102)는 복수의 활성 핀들(105)이 배치될 수 있다.
앞선 실시예와 유사하게, 상기 복수의 활성 핀들(105)은 각각 상기 활성 영역(102)의 상면으로부터 제3 방향(D3)로 돌출된 구조를 갖는다. 상기 복수의 활성 핀들(105)은 상기 활성 영역(102)의 상면에서 나란히 배열되어 상기 제1 방향(D1)으로 연장될 수 있다. 상기 활성 핀(105)은 각각의 트랜지스터의 활성 영역으로 제공될 수 있다. 본 실시예에서, 활성 핀(105)은 소스/드레인 영역(120)으로 2개씩 제공된 형태로 예시되어 있으나, 이에 한정되지 않으며, 다른 실시예에서는, 단수 또는 3개 이상으로 구비될 수 있다.
소스/드레인 영역(120)은 게이트 구조체(GL)의 양측에 위치한 활성 핀(105)의 일부 영역에 각각 형성될 수 있다. 본 실시예에서, 상기 소스/드레인 영역(120)은 상기 활성 핀(105)의 일부 영역에 리세스를 형성하고, 상기 리세스에 선택적 에피택셜 성장하여 활성 핀(105)의 상면보다 더 높은 레벨의 상면을 가질 수 있다.
본 실시예에 따른 반도체 장치(100D)는 게이트 구조체(GL)를 포함할 수 있다. 도 8a 및 도 10을 참조하면, 상기 게이트 구조체(GL)는 상기 제2 방향(D2)으로 연장되는 라인 구조를 가질 수 있다. 상기 게이트 구조체(GL)는 상기 활성 핀들(105)의 일 영역과 중첩될 수 있다.
본 실시예에 채용된 게이트 구조체(GL)는 게이트 스페이서들(141)과, 상기 게이트 스페이서들(141) 사이에 순차적으로 배치된 게이트 유전체막(142) 및 게이트 전극(145)과, 상기 게이트 전극(145) 상에 배치된 게이트 캡핑층(147)을 포함할 수 있다.
상기 반도체 장치(100C)는 소자 분리층(110)을 포함할 수 있다. 상기 소자 분리층(162)은 활성 영역(102)을 정의하는 제1 분리 영역(110a) 및 상기 제1 분리 영역(110a)에 인접하여 복수의 활성 핀들(105)을 정의하는 제2 분리 영역(110b)을 포함할 수 있다.
본 실시예에 따른 반도체 장치(100C)는 상기 제2 분리 영역(110b)으로부터 상기 활성 영역(102)에 걸쳐 매립된 제1 및 제2 매립형 전원 라인(BP1,BP2)을 포함할 수 있다. 예를 들어, 제1 및 제2 매립형 전원 라인(BP1,BP2)은 상기 제2 분리 영역(110b)에 매립된 부분과 상기 활성 영역(110)에 매립된 부분으로 구분될 수 있다. 제1 및 제2 매립형 전원 라인(BP1,BP2)은 표준 셀의 경계(CB1,CB2)를 따라 제1 방향(D1)으로 연장될 수 있다.
도전성 관통 구조물(250)은 상기 기판(101)의 하면으로부터 상면을 향해 연장된 충전된 관통 비아(255)와, 상기 관통 비아(255)와 상기 기판(101) 사이에 배치된 절연성 라이너(251)를 포함할 수 있다. 예를 들어, 도전성 관통 구조물(250)은 TSV(through silicon via)일 수 있다. 상기 도전성 관통 구조물(250)은 상기 기판(101)의 배면으로부터 형성되어 제1 및 제2 매립형 전원 라인(BP1,BP2)과 연결될 수 있다.
하부 층간 절연층(130)은 상기 소자 분리층(110) 상에 배치되어 소스/드레인 영역(110)과 제1 및 제2 매립형 전원 라인(BP1,BP2)을 덮도록 제공될 수 있다. 상기 소자 분리층(110), 특히 제2 분리 영역(110b)은 제1 및 제2 매립형 전원 라인(BP1,BP2)을 덮는 부분을 포함할 수 있다.
제1 및 제2 매립형 전원 라인(BP1,BP2)은 상기 활성 핀(105)의 상단보다는 낮은 상면을 가질 수 있다. 예를 들어, 제1 및 제2 매립형 전원 라인(BP1,BP2)은 소스/드레인(120)을 형성하기 위한 과정에서 외부로 노출되지 않을 수 있다. 제1 및 제2 매립형 전원 라인(BP1,BP2)의 상면은 제1 및 제2 활성 영역(ACT1,ACT2)의 상면보다 높을 수 있다.
제1 및 제2 매립형 전원 라인(BP1,BP2)은 제1 콘택 구조체(180 또는 CT_A)와 전기적으로 연결될 수 있다. 일부 실시예에서, 제1 콘택 구조체(180)는 도전성 배리어(182)와 콘택 플러그(185)를 포함할 수 있다.
본 실시예에 채용된 제1 콘택 구조체(180)는 소스/드레인 영역(110)과 제1 및 제2 매립형 전원 라인(BP1,BP2) 각각에 연결될 수 있다. 제1 콘택 구조체(180)는 소스/드레인 영역(120)에 접속된 제1 콘택 부분(180A)과, 상기 제1 콘택 부분(180A)와 연결되어 제1 및 제2 매립형 전원 라인(BP1,BP2)에 접속된 제2 콘택 부분(180B)을 포함할 수 있다. 상기 제2 콘택 부분(180B)은 상기 제1 콘택 부분(180A)보다 깊게 연장되어 제1 및 제2 매립형 전원 라인(BP1,BP2) 각각에 전기적으로 연결될 수 있다.
제1 콘택 구조체(180)는 BEOL(back end of lines)를 구성하는 제1 배선부(ML1)에 연결될 수 있다. 제1 배선부(ML1)는 상기 기판(101)의 상면, 특히 활성 영역(102)에 구현된 다수의 소자(예, 트랜지스터)를 상호 연결하도록 구성될 수 있다. 상기 제1 배선부(ML1)는 앞선 실시예와 유사하게 복수의 저유전체층(171,172,173)과 제1 내지 제2 배선 라인(M1,M2) 및 비아들(V0,V1)를 포함할 수 있다. 저유전체층(171,172,173)의 아래에는 식각 정지층(171)을 더 포함할 수 있다. .
본 실시예에서는, 기판(101) 상에 형성된 다수의 소자(예, 소스/드레인 영역(120) 등)에 연결된 콘택 구조체(180)를 제1 및 제2 매립형 전원 라인(BP1,BP2) 및 도전성 관통 구조물(250)을 통해서 상기 기판(101)의 배면에 위치한 제2 배선부(ML2)에 연결할 수 있다. 상기 제2 배선부(ML2)는 기판(101)의 배면에 구현된 전원 공급 라인 및 신호 공급 라인들로서, 필요한 BEOL의 일부를 대체하는 배선 구조로 이해될 수 있다. 상기 제2 배선부(ML2)는 매립형 전원 라인(BP) 및 상기 도전성 관통 구조물(250)을 통해서 기판(101) 상면에 구현된 다수의 소자(예, 트랜지스터)를 위한 신호 라인 및 전원 라인을 제공할 수 있다.
기판(101)의 배면에는 절연층(210)이 형성된 후에 상기 도전성 관통 구조물(250)이 형성될 수 있다. 상기 절연층(210) 상에 상기 제2 배선부(ML2)가 제공될 수 있다. 상기 제2 배선부(ML2)는, 복수의 저유전체층(272,275)과, 배선 라인들(M3,M4)과 비아(V2)를 포함할 수 있다.
도 11c을 참조하면, 기판(101)의 하면에서 바라본 도전성 관통 구조물(250) 및 제1 및 제2 매립형 전원 라인(BP1,BP2)의 레이아웃이 도시되어 있다. 제1 방향(D1)으로 연장된 제1 및 제2 매립형 전원 라인(BP1,BP2)에 복수의 도전성 관통 구조물(250)을 연결되도록 배열될 수 있다. 도전성 관통 구조물(250)의 단면은 거의 직사각형상으로서 제1 방향(D1)의 길이가 그와 수직인 제2 방향(D2)의 길이보다 큰 형상을 예시하였으나, 다른 실시예에서, 상기 도전성 관통 구조물(250)은 다양한 다른 형상(예, 원형 또는 타원형)을 가질 수 있다. 한편, 본 실시예에서, 상기 도전성 관통 구조물(250)은 상기 제2 방향(D2)으로 동일한 선상에 배열된 형태를 예시하였으나, 다른 실시예에서, 상기 도전성 관통 구조물(250)은 다른 배열을 가질 수 있다. 예를 들어, 도전성 관통 구조물(250)은 제2 방향(D2)으로 인접한 다른 도전성 관통 구조물(250)과 엇갈리도록 배열될 수도 있다.
한편, 본 실시예에 따른 반도체 장치는 복수의 행에 각각 배열되며 서로 다른 셀 높이를 갖는 복수의 그룹의 표준 셀들을 포함할 수 있다. 도 12 내지 도 18에는 서로 다른 높이를 갖는 제1 및 제2 표준 셀이 제2 방향(D2)으로 배열된 형태만 도시되어 있으나, 상기 제1 및 제2 표준 셀은 도 2에 도시된 레이아웃에서 "B"에 해당되는 부분으로서 각각 동일한 높이를 갖는 복수의 표준 셀들이 행 방향을 따라 배열된 형태인 것으로 이해할 수 있다.
도 12는 본 개시의 일 실시예에 따른 반도체 장치(표준 셀들)의 핀 패턴들의 레이아웃도이며, 도 13은 도 12의 반도체 장치를 Ⅲ1-Ⅲ1'로 절개하여 본 단면도로서, 핀 패턴들의 배열을 나타낸다.
도 12 및 도 13을 참조하면, 본 실시예에 따른 반도체 장치(200)는 제2 방향(D2)으로 배열된 제1 표준 셀(SC1)과 제2 표준 셀(SC2)을 포함한다. 상기 제1 및 제2 표준 셀들(SC1,SC2)은 각각 제2 방향(D2)으로 정의되는 서로 다른 제1 및 제2 높이(CH1,CH2)를 갖는다. 예를 들어, 상기 제2 높이(CH2)는 상기 제1 높이(CH1)보다 클 수 있다. 도시되지 않았으나, 앞서 설명한 바와 같이, 상기 제1 및 제2 표준 셀들(SC1,SC2)의 각각 행방향(즉, 제1 방향(D1))을 따라 동일한 높이(제1 방향으로 정의되는 폭은 상이할 수 있음)를 갖는 복수의 제1 및 제2 표준 셀들(SC1,SC2)이 배열되어 반도체 장치(100)과 유사한 반도체 장치를 구성할 수 있다(도 2 참조).
상기 제1 및 제2 표준 셀들(SC1,SC2)은 각각 제2 방향(D2)을 따라 배열된 제1 활성 영역(PR)과 제2 활성 영역(NR)을 포함하며, 제1 및 제2 표준 셀(SC1,SC2)이 접하는 경계에는 동일한 도전형의 활성 영역, 즉 제2 활성 영역(NR)이 마주하도록 배열될 수 있다. 본 실시예에 따른 반도체 장치(200A)는 도 14에 도시된 바와 같이, 제1 및 제2 표준 셀들(SC1,SC2)의 경계들에 위치한 소자 분리를 위한 트렌치(깊은 소자 분리영역(도5a의 110a) 해당됨)를 포함할 수 있다.
제1 표준 셀(SC1)은 도 3에 도시된 핀 패턴의 레이 아웃과 유사하게, 더미 핀 없이 활성 핀들(AF1)만으로 구성될 수 있다. 활성 핀들(AF1)은 제1 및 제2 활성 영역(PR,NR)에 제1 피치(P1)로 각각 2개씩 배열될 수 있다. 다른 표준 셀들(예, SC2)과 접하는 경계들에는 활성 핀들(AF1)을 포함한 어떠한 핀 패턴도 배치되지 않는다.
제1 표준 셀(SC1)에 접하는 제2 표준 셀(SC2)은 복수의 활성 핀들(AF2)과 하나의 더미 핀(DF)을 포함할 수 있다. 복수의 활성 핀들(AF2)은 제1 및 제2 활성 영역(PR,NR)에 각각 2개씩 배열될 수 있다. 활성 핀(AF1)과 더미 핀(DF)의 피치(FP3)는 활성 핀들(AF2)의 피치(FP1)과 상이할 수 있다. 다른 표준 셀들(예, SC1)과 접하는 경계들에는 활성 핀(AF2)은 물론 더미 핀(DF)도 배치되지 않는다.
제1 표준 셀(SC1)과 제2 표준 셀(SC2)의 경계에 인접한 한 쌍의 활성 핀들(AF1,AF2)은 제2 피치(FP2)로 배열될 수 있으며, 한 쌍의 활성 핀들(AF1,AF2)은 상기 경계와 동일한 간격(1/2FP2)을 갖도록 배열될 수 있다.
도 14a 및 도 14b는 본 개시의 다양한 실시예들에 따른 반도체 장치의 핀 패턴들의 레이아웃도들이다.
도 14a에 도시된 반도체 장치(200A)는 제1 높이(CH1_A)를 갖는 제1 표준 셀(SC1_A)과 상기 제1 높이(CH1_A)와 다른 제2 높이(CH2_A)를 갖는 제2 표준 셀(SC2_A)을 포함한다.
제1 표준 셀(SC1_A)은 제1 피치(FP1)로 배열된 2개의 횔성 핀들(AF1)을 포함할 수 있다. 상기 활성핀들(AF1)은 제1 및 제2 활성 영역(PR,NR)에 각각 1개씩 배열될 수 있다. 제2 표준 셀(SC2_A)은 복수의 활성 핀들(AF2)과 하나의 더미 핀(DF)을 포함할 수 있다. 복수의 활성 핀들(AF2)은 제1 및 제2 활성 영역(PR,NR)에 각각 2개씩 배열되며, 활성 핀(AF1)과 더미 핀(DF)의 피치(FP4)는 활성 핀들(AF2)의 피치(FP1)과 상이할 수 있다.
상기 제1 및 제2 표준 셀(SC1_A,SC1_B)이 접하는 경계 상에는 더미 핀(DF)이 배치되지만, 다른 측의 경계만 더미 핀(DF)을 포함한 어떠한 핀 패턴도 배치되지 않는다. 또한, 경계 상에 위치한 더미 핀(DF)은 그 더미 핀(DF)과 인접한 활성 핀들(AF2)과의 피치들(FP3,FP5)은 서로 상이할 수 있다.
이와 같이, 제1 및 제2 표준 셀들(SC1_A,SC2_A) 모두 단일 셀 기준에서 일측 경계에만 핀 패턴이 배치되지 않으므로, 제1 및 제2 활성 영역(PR,NR)에서 비대칭적인 핀 패턴 배열을 가질 수 있다. 구체적으로, 제1 표준 셀(SC1_A)에서, 각각의 활성 핀(AF1)은 인접한 경계와 서로 다른 피치(1/2FP2,F3)를 가질 수 있으며, 제2 표준 셀(SC2_A)에서도, 각 경계와 인접한 활성 핀(AF2)은 그 인접한 경계와 서로 다른 피치(F5,1/2FP2)를 가질 수 있다. 제2 표준 셀(SC2_A)과 같이, 각 활성 영역(PR,NR)에 배치된 활성 핀이 복수인 경우에, 비교 대상인 피치 또는 거리는 상기 복수의 활성 핀들 중 그 경계에 가장 인접한 활성 핀에 의해 정의될 수 있다.
도 14a에 도시된 반도체 장치(200A)는 제1 높이(CH1_A)를 갖는 제1 표준 셀(SC1_A)과 상기 제1 높이(CH1_A)와 다른 제2 높이(CH2_A)를 갖는 제2 표준 셀(SC2_A)을 포함한다.
제1 표준 셀(SC1_A)은 제1 피치로 배열된 2개의 횔성 핀들(AF1)을 포함할 수 있다. 상기 활성핀들(AF1)은 제1 및 제2 활성 영역(PR,NR)에 각각 1개씩 배열될 수 있다. 제2 표준 셀(SC2_A)은 복수의 활성 핀들(AF2)과 하나의 더미 핀(DF)을 포함할 수 있다. 복수의 활성 핀들(AF2)은 제1 및 제2 활성 영역(PR,NR)에 각각 2개씩 배열되며, 활성 핀(AF1)과 더미 핀(DF)의 피치(FP4)는 활성 핀들(AF2)의 피치(FP1)과 상이할 수 있다.
상기 제1 및 제2 표준 셀(SC1_A,SC1_A)이 접하는 경계 상에는 더미 핀(DF)이 배치되지만, 다른 측의 경계만 더미 핀(DF)을 포함한 어떠한 핀 패턴도 배치되지 않는다. 또한, 경계 상에 위치한 더미 핀(DF)은 그 더미 핀(DF)과 인접한 활성 핀들(AF2)과의 피치들(FP3,FP5)은 서로 상이할 수 있다.
이와 같이, 제1 및 제2 표준 셀들(SC1_A,SC2_A) 모두 단일 셀 기준에서 일측 경계에만 핀 패턴이 배치되므로, 제1 및 제2 활성 영역(PR,NR)에서 비대칭적인 핀 패턴 배열을 가질 수 있다. 구체적으로, 제1 표준 셀(SC1_A)에서, 각각의 활성 핀(AF1)은 인접한 경계와 서로 다른 피치(1/2FP2,F3)를 가질 수 있으며, 제2 표준 셀(SC2_A)에서도, 각 경계와 인접한 활성 핀(AF2)은 그 인접한 경계와 서로 다른 피치(F5,1/2FP2)를 가질 수 있다. 제2 표준 셀(SC2_A)과 같이, 각 활성 영역(PR,NR)에 배치된 활성 핀이 복수인 경우에, 비교 대상인 피치 또는 거리는 상기 복수의 활성 핀들 중 그 경계에 가장 인접한 활성 핀에 의해 정의될 수 있다.
도 14b에 도시된 반도체 장치(200B)는, 제1 및 제2 표준 셀들(SC1_B,SC2_B)이 접하는 경계 상에는 더미 핀(DF)이 배치되지 않고, 다른 측의 경계 상에 더미 핀(DF)이 배치되는 점을 제외하고 도 15a에 도시된 반도체 장치(200A)와 유사한 것으로 이해할 수 있다. 또한, 본 실시예의 구성요소는 특별히 반대되는 설명이 없는 한, 도 14a에 도시된 반도체 장치(100)의 동일하거나 유사한 구성 요소에 대한 설명을 참조하여 이해될 수 있다.
제1 및 제2 표준 셀들(SC1_B,SC2_B)도 서로 다른 높이(CH1_B,CH2_B)를 가지며, 제2 방향(D2)으로 배열될 수 있다. 제1 및 제2 표준 셀들(SC1_B,SC2_B)이 접하는 경계 상에는 더미 핀(DF)을 포함한 어떠한 핀 패턴들도 배치되지 않고, 제1 및 제2 표준 셀들(SC1_B,SC2_B)의 다른 측의 경계 상에는 더미 핀들(DF)이 배치될 수 있다.
이와 같이, 본 실시예에서도, 제1 및 제2 표준 셀들(SC1_B,SC2_B) 모두가 단일 셀 기준에서 일측 경계에만 핀 패턴이 배치되므로, 제1 및 제2 활성 영역(PR,NR)에서 비대칭적인 핀 패턴 배열을 가질 수 있다.
도 15는 본 개시의 일 실시예에 따른 반도체 장치(표준 셀들)의 핀 패턴들의 레이아웃도이며, 도 16은 도 15의 반도체 장치를 Ⅲ2-Ⅲ2'로 절개하여 본 단면도로서, 핀 패턴들의 배열을 나타낸다.
도 15 및 도 16을 참조하면, 본 실시예에 따른 반도체 장치(200C)는, 일측 경계 상에는 더미 핀(DF)이 배치되고 타측 경계에는 한 쌍의 인접한 더미 핀들(DF')이 배치되는 점을 제외하고 도 12 및 도 13에 도시된 반도체 장치(200)와 유사한 것으로 이해할 수 있다. 또한, 본 실시예의 구성요소는 특별히 반대되는 설명이 없는 한, 도 12 및 도 13에 도시된 반도체 장치(200)의 동일하거나 유사한 구성 요소에 대한 설명을 참조하여 이해될 수 있다.
제1 표준 셀(SC1_C)은 도 7a에 도시된 핀 패턴의 레이아웃과 유사하게, 복수의 활성 핀들(AF1)과 복수의 더미 핀들(DF,DF')을 포함할 수 있다. 활성 핀들(AF1)은 제1 및 제2 활성 영역(PR,NR)에 제1 피치(P1)로 각각 2개씩 배열될 수 있다. 제1 표준 셀(SC1_C)에 접하는 제2 표준 셀(SC2_C)도 복수의 활성 핀들(AF2)과 복수의 더미 핀(DF,DF')을 포함할 수 있다. 복수의 활성 핀들(AF2)은 제1 및 제2 활성 영역(PR,NR)에 각각 2개씩 배열될 수 있다. 활성 핀(AF1)과 더미 핀(DF)의 피치(FP4)는 활성 핀들(AF2)의 피치(FP1)과 상이할 수 있다.
제1 표준 셀(SC1_C)과 제2 표준 셀(SC2_C)이 접하는 경계에는 어떠한 핀 패턴도 배치되지 않으며, 다만, 한 쌍의 인접한 더미 핀들(DF')이 그 경계로부터 동일한 거리를 갖도록 배치될 수 있다. 상기 경계에 인접한 제1 및 제2 표준 셀들(SC1_C,SC2_C)의 활성 핀(AF1,AF2)은 그 경계 사이에 두고 그 경계와 일정한 피치(1/2FP3)로 배열될 수 있다. 제1 표준 셀(SC1_C)과 제2 표준 셀(SC2_C) 각각의 타측 경계 상에는 더미 핀(DF)이 각각 배치될 수 있다.
이와 같이, 제1 및 제2 표준 셀들(SC1_C,SC2_C) 각각에서 제1 및 제2 활성 영역(PR,NR)의 핀 패턴들이 서로 비대칭으로 배열될 수 있다. 구체적으로, 제1 표준 셀(SC1_C)에서, 각각의 활성 핀(AF1)은 인접한 경계와 서로 다른 피치(FP2,1/2F3)를 가질 수 있으며, 제2 표준 셀(SC2_C)에서도, 각 경계와 인접한 활성 핀(AF2)은 그 인접한 경계와 서로 다른 피치(1/2FP3,FP5)를 가질 수 있다.
도 17a에 도시된 반도체 장치(200D)는, 제1 및 제2 표준 셀들(SC1_D,SC2_D)이 접하는 경계는 물론 타측의 경계에도 더미 핀(DF)이 배치되지 않는 점을 제외하고 도 15에 도시된 반도체 장치(200C)와 유사한 것으로 이해할 수 있다. 또한, 본 실시예의 구성요소는 특별히 반대되는 설명이 없는 한, 도 15에 도시된 반도체 장치(100)의 동일하거나 유사한 구성 요소에 대한 설명을 참조하여 이해될 수 있다.
제1 및 제2 표준 셀들(SC1_D,SC2_D)은 서로 다른 높이(CH1_D,CH2_D)를 가지며, 제2 방향(D2)으로 배열될 수 있다. 제1 및 제2 표준 셀들(SC1_D,SC2_D)이 접하는 경계은 물론 타측의 경계 상에도 더미 핀(DF)을 포함한 어떠한 핀 패턴들도 배치되지 않는다. 제1 및 제2 표준 셀들(SC1_D,SC2_D)의 타측의 경계에도 한 쌍의 더미 핀들이 그 경계를 사이에 두고 동일한 간격으로 배열될 수 있다. 이와 같이, 본 실시예에 채용된 제1 및 제2 표준 셀들(SC1_B,SC2_B)의 핀 패턴들은 각각 서로 대칭 구조로 배열될 수 있다.
도 17b에 도시된 반도체 장치(200E)는 서로 다른 높이(CH1_E,CH2_E)를 갖는 제1 및 제2 표준 셀들(SC1_E,SC2_E)을 포함한다.
제1 표준 셀(SC1_E)은 제1 피치(FP1)로 배열된 3개의 횔성 핀들(AF1)과 1개의 더미 핀(DF')을 포함할 수 있다. 제1 활성 영역(PR)에 1개의 활성 핀(AF1)이 배치되며 제2 활성 영역(NR)에 2개의 활성 핀(AF1)이 배열될 수 있다. 이와 같이, 일부 실시예에서는 각 활성 영역(PR,NR)에는 다른 수의 활성 핀이 배치될 수도 있다.
제2 표준 셀(SC2_E)은 5개의 활성 핀들(AF2)과 2개의 더미 핀들(DF,DF')을 포함할 수 있다. 제1 활성 영역(PR)에는 2개의 활성 핀(AF2)이 배치되며, 제2 활성 영역(NR)에는 3개의 활성 핀(AF2)이 배치될 수 있다. 각 활성 영역(PR,NR)에서 활성 핀들은 동일한 피치(FP1)로 배열될 수 있다. 활성 핀(AF1)과 더미 핀(DF)의 피치(FP4)는 활성 핀들(AF2)의 피치(FP1)과 상이할 수 있다.
상기 제1 및 제2 표준 셀(SC1_E,SC1_E)이 접하는 경계 상에는 더미 핀(DF,DF')을 포함한 어떠한 핀 패턴도 배치되지 않으며, 다른 측의 경계에는 인접한 한쌍의 더미 핀들(DF')이 그 경계를 사이에 두고 동일한 간격으로 배열될 수 있다.
도 18은 본 개시의 일 실시예에 따른 표준 셀의 활성 핀들의 레이아웃도이ㄷ다.
도 18을 참조하면, 본 실시예에 따른 표준 셀(SC)은 2개의 활성 핀(AF)(또는 활성 패턴)을 포함하며, 2개의 활성 핀(AF)은 각각 소자 분리 영역(ISO)에 의해 구분된 제1 및 제2 활성 영역들(PR,NR)에 하나씩 배치될 수 있다. 본 실시예에 채용된 각 활성 핀(AF)은 각각 인접한 제1 및 제2 경계들(CB1,CB2)에 서로 다른 간격(S1<S2)으로 배치될 수 있다. 이러한 표준 셀(SC)의 핀 패턴 레이아웃은 나노 시트를 구비한 트랜지스터(즉, MBCFET®)를 포함한 단위 회로를 구현하는데 사용될 수 있으며, 도 20a 및 도 20b에 도시된 반도체 장치(300)로 예시되어 있다.
도 19a 및 도 19b는 각각 본 개시의 일 실시예에 따른 표준 셀의 등가 회로도 및 레이아웃도이다. 도 19b에 도시된 표준 셀(SC)의 레이아웃은 도 18에 도시된 핀 패턴 레이아웃을 기반하여, 게이트 라인(GL,DL), 제1 및 제2 콘택 구조체들(CT_A,CT_B)과, 제1 및 제2 배선 라인들(M1,M2) 및 제1 및 제2 전원 라인들(PM1,PM2)이 추가된 반도체 장치(300)를 나타낸다. 도 19b에 도시된 레이아웃은 도 19a의 인버터 회로를 구성할 수 있다.
우선, 도 19a를 참조하면, 표준 셀(SC)의 단위 인버터 회로는 제1 전원(VDD)을 입력받는 풀-업 소자(TR1)와 제2 전원(VSS)을 입력받는 풀-다운 소자(TR2)를 포함할 수 있으며, 풀-업 소자(TR1)와 풀-다운 소자(TR2)의 게이트들은 서로 연결되어 입력단(IN)을 제공할 수 있다. 한편, 풀-업 소자(TR1)의 소스/드레인 영역들 중 하나와, 풀-다운 소자(TR2)의 소스/드레인 영역들 중 하나는 서로 연결되어 출력단(OUT)을 제공할 수 있다. 다만, 이와 같은 인버터 회로는 표준 셀이 제공할 수 있는 단위 회로들 중 하나의 예시일 뿐이며, 표준 셀들은 인버터 회로 외에도, 낸드 표준 셀들 및 노어 표준 셀들 등과 같은 다양한 회로들을 제공할 수 있을 것이다.
도 19b를 참조하면, 표준 셀(SC)은, 제1 방향(D1)으로 연장되는 한 쌍의 활성 핀(AF), 제2 방향(D2)으로 연장되는 게이트 구조체(GL) 및 더미 게이트 라인(DL), 상기 활성 핀(AF)에 연결된 제1 콘택 구조체들(CT_A) 및 게이트 구조체(GL)과 연결되는 제2 콘택 구조체(CT_B), 제1 및 제2 콘택 구조체(CT_A,CT_B)과 연결된 콘택 비아들(V0), 및 콘택 비아들(V0)과 연결되는 제1 배선 라인들(M1)을 포함할 수 있다.
도 19a의 인버터 회로를 구현하기 위해, 한 쌍의 활성 핀(AF) 중 하나에 연결되는 제1 콘택 구조체(CT_A)는 콘택 비아(V0)를 통해 제1 배선 라인들(M1) 중 제1 전원 라인(PM1)에 연결되고, 다른 하나에 연결된 제1 콘택 구조체(CT_A)는 콘택 비아(V0)를 통해 제1 배선 라인들(M1) 중 제2 전원 라인(PM2)에 연결될 수 있다.
게이트 구조체(GL)는 활성 핀들(AF)과 교차할 수 있다. 게이트 구조체(GL)는 활성 핀(AF)과 함께 인버터 회로의 풀-업 소자(TR1) 및 풀-다운 소자(TR2)를 제공할 수 있다. 도 19a의 인버터 회로에서는 풀-업 소자(TR1)와 풀-다운 소자(TR2)의 게이트들이 서로 연결되므로, 게이트 구조체(GL)는 한 쌍의 활성 핀들(AF) 사이에서 공유될 수 있다. 게이트 구조체(GL)는 게이트 콘택인 제2 콘택 구조체(CT_B)를 통해 제1 배선 라인들(M1) 중 중심에 위치한 배선 라인에 연결될 수 있다.
제1 배선 라인들(M1)은 활성 핀들(AF)과 게이트 구조체들(GL)의 상부에 배치되는 배선들로서, 제1 방향(D1)을 따라 연장될 수 있다. 제1 및 제2 전원 라인들(PM1,PM2)은 제1 배선 라인들(M1)과 동일한 레벨에 배치되며, 동일한 공정으로 형성될 수 있다. 일부 실시예에서, 제1 및 제2 전원 라인들(PM1,PM2)은 매립형 전원라인으로 구현되거나 더 높은 레벨(예, 제2 배선 라인(M2))에 구현될 수도 있다. 제1 및 제2 전원 라인들(PM1,PM2)은 반도체 장치에 서로 다른 전원 전압(VDD, VSS)을 각각 공급하는 전원 전송 라인들일 수 있으며, 활성 핀들(AF) 상의 소스/드레인 영역들과 전기적으로 연결될 수 있다. 제1 배선 라인들은 반도체 장치에 신호을 공급하는 신호 전송 라인일 수 있으며, 게이트 구조체(GL)과 전기적으로 연결될 수 있다. 제1 및 제2 전원 라인들(PM1,PM2)은 표준 셀(SC)의 제1 및 제2 경계(CB1,CB2)를 따라 배치되며, 절반의 영역만이 표준 셀(100S) 내에 위치하는 것으로 나타낼 수 있다.
도 20a 및 도 20b는 각각 도 19b의 표준 셀을 Ⅰ1-Ⅰ1' 및 Ⅱ-Ⅱ'로 절개하여 본 단면도들이다.
도 20a 및 도 20b를 참조하면, 본 실시예에 따른 반도체 장치(300)는, 기판(101), 활성 핀들(105 또는 AF)을 갖는 활성 영역들(102), 소자 분리층(110), 소스/드레인 영역들(120), 게이트 전극(145)을 갖는 게이트 구조체들(140 또는 GL), 하부 층간 절연층(130), 콘택 구조체(180, 즉 CT_A 또는 CT_B), 상부 층간 절연층(170) 및 제1 및 제2 배선 라인들(M1,M2)을 포함할 수 있다. 앞서 설명한 바와 같이, 본 실시예에 따른 활성 핀들(AF)은 표준 셀의 인접한 경계들(도 18의 CB1,CB2)에서 일정한 거리(S1,S2)로 이격되며, 각각 이격된 거리(S1,S2)는 서로 상이할 수 있다.
본 실시예에 따른 반도체 장치(300)는 나노 시트를 구비한 트랜지스터(즉, MBCFET®)에 의해 구현될 수 있다. 다만, 본 실시예에 따른 특징에 반하지 않거나 반대되는 설명이 없는 이상, 본 실시예에 따른 반도체 장치의 구성 요소들은 도 5a 내지 도 5c에 도시된 반도체 장치(100)의 구성요소들에 대한 설명을 참조하여 설명될 수 있다.
도 20a 및 도 20b를 참조하면, 반도체 장치(300)는 반도체 장치(300)는, 활성 핀들(AF 또는 110) 상에 서로 수직하게 이격되어 배치되는 복수의 채널층들(115) 및 복수의 채널층들(115)의 사이에서 게이트 전극층(145)과 나란하게 배치되는 내부 스페이서층들(IS)을 더 포함할 수 있다. 반도체 장치(300)는 게이트 전극(145)이 활성 핀(110)과 채널층들(115)의 사이 및 나노 시트 형상의 복수의 채널층들(115)의 사이에 배치되는 게이트-올-어라운드(Gate-All-Around)형 구조의 트랜지스터들을 포함할 수 있다. 예를 들어, 반도체 장치(300)는 채널층들(115), 소스/드레인 영역들(120), 및 게이트 전극(145)에 의한 트랜지스터들을 포함할 수 있다.
복수의 채널층들(115)은 활성 핀(110) 상에서 활성 핀(110)의 상면에 수직한 방향, 예를 들어, 제3 방향(D3)으로 서로 이격되어 배치되는 2개 이상의 복수개로 배치될 수 있다. 채널층들(115)은 소스/드레인 영역들(120)과 연결되면서, 활성 핀(110)의 상면들과는 이격될 수 있다. 채널층들(115)은 제2 방향(D2)에서 활성 핀(110)과 동일하거나 유사한 폭을 가질 수 있으며, 제1 방향(D1)에서 게이트 구조체(140)과 동일하거나 유사한 폭을 가질 수 있다. 다만, 본 실시예와 같이, 내부 스페이서(IS)를 채용한 경우에 채널층들(115)은 게이트 구조체(140)의 하부에 측면들 폭보다 감소된 폭을 가질 수도 있다.
복수의 채널층들(115)은 반도체 물질로 이루어질 수 있으며, 예를 들어, 실리콘(Si), 실리콘 게르마늄(SiGe), 및 게르마늄(Ge) 중 적어도 하나를 포함할 수 있다. 채널층들(115)은 예를 들어, 기판(101)과 동일한 물질로 이루어질 수 있다. 하나의 채널 구조물을 이루는 채널층들(115)의 개수 및 형상은 실시예들에서 다양하게 변경될 수 있다. 예를 들어, 실시예들에 따라 활성 핀들(110)이 게이트 전극층(145)과 접하는 영역에 채널층이 더 위치할 수도 있다.
게이트 구조체(140)는 활성 핀들(110) 및 복수의 채널층들(115)의 상부에서 활성 핀들(110) 및 복수의 채널층들(115)과 교차하여 연장되도록 배치될 수 있다. 게이트 구조체(140)와 교차되는 활성 핀들(110) 및 복수의 채널층들(115)에는 트랜지스터들의 채널 영역이 형성될 수 있다. 본 실시예에서, 게이트 절연막(142)은 활성 핀(110)과 게이트 전극(145)의 사이뿐 아니라, 복수의 채널층들(115)과 게이트 전극(145)의 사이에도 배치될 수 있다. 게이트 전극(145)은 활성 핀들(110)의 상부에서 복수의 채널층들(115)의 사이를 채우며 복수의 채널층들(115)의 상부로 연장되어 배치될 수 있다. 게이트 전극(145)은 게이트 절연막(142)에 의해 복수의 채널층들(115)로부터 이격될 수 있다.
내부 스페이서들(IS)은 복수의 채널층들(115)의 사이에서 게이트 전극층(145)과 나란하게 배치될 수 있다. 게이트 전극(145)은 내부 스페이서들(IS)에 의해 소스/드레인 영역들(120)과 이격되어, 전기적으로 분리될 수 있다. 내부 스페이서들(IS)은 게이트 전극(145)과 마주하는 측면이 평탄하거나, 게이트 전극층(145)을 향하여 내측으로 볼록하게 라운드진 형태를 가질 수 있다. 내부 스페이서들(IS)은 산화물, 질화물 및 산질화물로 이루어질 수 있으며, 특히 저유전율막으로 이루어질 수 있다.
이와 같이, 본 실시예에 따른 반도체 장치는 다양한 구조의 트랜지스터에 적용될 수 있으며, 상술된 실시예들 외에도 기판의 상면에 수직하게 연장되는 활성 영역 및 이를 둘러싸는 게이트 구조물을 갖는 수직형 FET(vertical FET, VFET)를 포함하는 반도체 장치, 또는 강유전체 특성을 갖는 게이트 절연막을 이용한 네거티브 커패시턴스 FET(negative capacitance FET, NCFET)를 포함하는 반도체 장치로 구현될 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.

Claims (20)

  1. 활성 영역을 갖는 기판;
    상기 활성 영역에서 제1 방향으로 연장된 제1 행에 배열되는 제1 그룹의 표준 셀들;
    상기 활성 영역에서 상기 제1 행의 일측을 따라 연장된 제2 행에 배열되며, 상기 제1 그룹의 표준 셀들과 제1 경계를 갖는 제2 그룹의 표준 셀들;
    상기 활성 영역에서 상기 제1 행과 타측을 따라 연장된 제3 행에 배열되며, 상기 제1 그룹의 표준 셀들과 제2 경계를 갖는 제3 그룹의 표준 셀들; 및
    상기 제1 내지 제3 그룹의 표준 셀들의 경계들 중 상기 제1 방향으로의 경계들을 따라 각각 배치되는 복수의 전원 라인들;을 포함하고,
    상기 제1 내지 제3 그룹의 표준 셀들은 각각 상기 활성 영역으로부터 돌출되며 상기 제1 방향으로 연장된 복수의 핀 패턴들을 포함하고, 상기 복수의 핀 패턴들은 상기 제1 및 제2 경계들 중 적어도 하나의 경계 상에는 배치되지 않도록 상기 제1 방향과 교차하는 제2 방향으로 배열되는 반도체 장치.
  2. 제1항에 있어서,
    상기 복수의 핀 패턴들 중 상기 적어도 하나의 경계에 인접한 핀 패턴들은 상기 적어도 하나의 경계로부터 동일한 간격으로 배열되는 반도체 장치.
  3. 제1항에 있어서,
    상기 복수의 핀 패턴들은 상기 제1 경계 상에 배치되고, 상기 제2 경계 상에는 배치되지 않으며,
    상기 복수의 핀 패턴들은 복수의 활성 핀들과 적어도 하나의 더미 핀을 포함하고, 상기 적어도 하나의 더미 핀은 상기 제1 경계 상에 배치된 더미 핀을 포함하는 반도체 장치.
  4. 제3항에 있어서,
    상기 복수의 활성 핀들은 상기 제2 경계를 사이에 두고 상기 제2 경계에 인접한 한 쌍의 활성 핀들을 포함하는 반도체 장치.
  5. 제3항에 있어서,
    상기 적어도 하나의 더미 핀은 복수의 더미 핀들을 포함하며,
    상기 복수의 더미 핀들은 상기 제1 경계에 인접한 한 쌍의 더미 핀들을 포함하는 반도체 장치.
  6. 제1항에 있어서,
    상기 복수의 핀 패턴들은 상기 제1 및 제2 경계들 상에는 배치되지 않는 반도체 장치.
  7. 제6항에 있어서,
    상기 복수의 핀 패턴들은 복수의 활성 핀들을 포함하고,
    상기 복수의 활성 핀들은 상기 제1 및 제2 경계들 각각에 인접한 제1 및 제2 쌍의 활성 핀들을 포함하는 반도체 장치.
  8. 제7항에 있어서,
    상기 복수의 핀 패턴들은 상기 제1 그룹의 표준 셀들에 위치한 제1 핀 패턴들을 포함하고, 상기 제1 핀 패턴들은 더미 핀 없이 활성 핀들로만 구성되는 반도체 장치.
  9. 제7항에 있어서,
    상기 복수의 핀 패턴들은 상기 제1 그룹의 표준 셀들에 위치한 제1 핀 패턴들을 포함하며, 상기 제1 핀 패턴들은 활성 핀들과 상기 활성 핀들 사이에 배치된 더미 핀을 포함하는 반도체 장치.
  10. 제6항에 있어서,
    상기 복수의 핀 패턴들은 복수의 활성 핀들과 복수의 더미 핀들을 포함하고,
    상기 복수의 더미 핀들은 상기 제1 및 제2 경계들에 각각 인접한 제1 및 제2 쌍의 더미 핀들을 포함하는 반도체 장치.
  11. 제6항에 있어서,
    상기 복수의 핀 패턴들은 복수의 활성 핀들과 복수의 더미 핀들을 포함하고,
    상기 복수의 활성 핀들은 상기 제1 및 제2 경계들 중 하나에 인접한 한 쌍의 활성 핀들을 포함하고, 상기 복수의 더미 핀들은 상기 제1 및 제2 경계들 중 다른 하나에 인접한 한 쌍의 활성 핀들을 포함하는 반도체 장치.
  12. 제6항에 있어서,
    상기 제2 경계에 인접한 한 쌍의 핀 패턴들의 피치는 상기 제1 경계에 인접한 한 쌍의 핀 패턴들의 피치와 다른 반도체 장치.
  13. 제1항에 있어서,
    상기 활성 영역은 상기 제1 내지 제3 그룹의 표준 셀들 각각에 상기 제2 방향을 따라 배열된 제1 도전형 활성 영역과 제2 도전형 활성 영역을 포함하고, 상기 제1 내지 제3 그룹의 표준 셀들은 상기 제1 및 제2 경계들에서 동일한 도전형 활성 영역들이 서로 인접하도록 배열되고,
    상기 복수의 핀 패턴들은 상기 제1 그룹의 표준 셀들에 위치한 제1 핀 패턴들을 포함하며, 상기 제1 핀 패턴들은 상기 제1 도전형 활성 영역에 배치된 적어도 하나의 제1 활성 핀과 상기 제2 도전형 활성 영역에 배치된 적어도 하나의 제2 활성 핀을 포함하는 반도체 장치.
  14. 제13항에 있어서,
    상기 제1 그룹의 표준 셀들에서, 상기 제1 경계와 상기 적어도 하나의 제1 활성 핀의 거리는 상기 제2 경계와 상기 적어도 하나의 제2 활성 핀의 거리와 다른 반도체 장치.
  15. 제1항에 있어서,
    상기 제1 내지 제3 그룹의 표준 셀들은 각각 상기 제2 방향으로 정의되는 제1 내지 제3 높이를 가지며, 상기 제1 높이는 상기 제2 및 제3 높이 중 적어도 하나의 높이와 다른 반도체 장치.
  16. 활성 영역을 갖는 기판;
    상기 기판 상에서 제1 방향에 따라 연장된 복수의 행에 각각 배열되며, 각각 상기 활성 영역으로부터 돌출되며 상기 제1 방향을 따라 연장된 복수의 활성 핀들을 갖는 복수의 표준 셀들 - 여기서, 상기 복수의 표준 셀들은 각각 상기 제1 방향에 따라 연장된 제1 경계와 제2 경계를 가짐 -;
    각 행에 배열된 표준 셀들의 제1 및 제2 경계들을 따라 배치되며, 상기 복수의 표준 셀들에 전원을 공급하는 복수의 전원 라인들; 및
    상기 복수의 표준 셀들 상에 배치되며, 상기 복수의 표준 셀들에 전기적으로 연결된 복수의 배선 라인들;을 포함하고,
    상기 활성 영역은 상기 복수의 표준 셀 각각에 상기 제1 방향과 교차하는 제2 방향을 따라 배열된 제1 도전형 활성 영역과 제2 도전형 활성 영역을 포함하고, 상기 복수의 활성 핀들은 상기 제1 도전형 활성 영역에 배치된 제1 활성 핀과 상기 제2 도전형 활성 영역에 배치된 제2 활성 핀을 포함하며,
    상기 복수의 표준 셀 중 적어도 하나의 표준 셀에서, 상기 제1 경계와 상기 제1 활성 핀의 제1 거리는 상기 제2 경계와 상기 제2 활성 핀의 제2 거리와 다른 반도체 장치.
  17. 제16항에 있어서,
    상기 제1 활성 핀은 상기 제2 방향을 따라 배열된 복수의 제1 활성 핀들을 포함하며, 상기 제1 거리는 상기 복수의 제1 활성 핀들 중 상기 제1 경계에 인접한 활성 핀과의 거리로 정의되고,
    상기 제2 활성 핀은 상기 제2 방향을 따라 배열된 복수의 제2 활성 핀들을 포함하며, 상기 제2 거리는 상기 복수의 제2 활성 핀들 중 상기 제2 경계에 인접한 활성 핀과의 거리로 정의되는 반도체 장치.
  18. 제16항에 있어서,
    상기 복수의 표준 셀들은 각각 상기 복수의 활성 핀들과 교차하여 상기 제1 방향과 교차하는 제2 방향으로 연장된 게이트 구조체와, 상기 게이트 구조체의 양측에서 상기 제1 및 제2 활성 핀들에 각각 배치된 제1 및 제2 소스/드레인 영역들과, 상기 제1 활성 핀 상에 상기 기판의 상면과 수직인 방향으로 서로 이격되도록 배치되며 상기 제1 소스/드레인 영역에 각각 연결된 복수의 제1 나노 시트들과, 상기 제2 활성 핀 상에 상기 수직인 방향으로 서로 이격되도록 배치되며 상기 제2 소스/드레인 영역에 각각 연결된 복수의 제2 나노 시트들을 더 포함하며,
    상기 게이트 구조체는 상기 복수의 제1 및 제2 나노 시트들을 둘러싸며 상기 제2 방향으로 연장된 게이트 전극을 포함하는 반도체 장치.
  19. 제16항에 있어서,
    상기 각 행에 배열된 표준 셀들은 상기 제2 방향으로 동일한 높이를 갖는 표준 셀들을 포함하며,
    상기 복수의 행 중 적어도 하나의 행에 배열된 표준 셀들은 다른 행에 배열된 표준 셀들의 높이와 다른 높이를 갖는 반도체 장치.
  20. 활성 영역을 갖는 기판;
    상기 기판 상에서 제1 방향을 따라 연장된 복수의 행으로 배열되며, 각각 상기 활성 영역으로부터 돌출되며 상기 제1 방향으로 연장된 복수의 활성 핀들과, 상기 복수의 활성 핀들과 교차하여 상기 제1 방향과 수직인 제2 방향으로 연장된 게이트 구조체와, 상기 게이트 구조체의 양측에서 상기 복수의 활성 핀들에 배치된 소스/드레인 영역들과, 상기 소스/드레인 영역들에 각각 연결된 콘택 구조체를 갖는 복수의 표준 셀들; 및
    상기 복수의 표준 셀들의 경계들 중 상기 제1 방향으로의 경계들을 따라 각각 연장되며, 상기 복수의 행들 중 인접한 행들의 경계들에는 각각 하나씩 배치되어 상기 인접한 행들의 표준 셀들에 의해 공유되는 복수의 전원 라인들;을 포함하고,
    상기 복수의 전원 라인 중 적어도 하나의 전원 라인에 인접한 표준 셀들은 각각 상기 복수의 활성 핀들보다 상기 적어도 하나의 전원 라인에 더 인접하게 배치된 더미 핀을 포함하고, 상기 더미 핀은 상기 적어도 하나의 전원 라인과 상기 기판의 상면과 수직인 방향으로 중첩되지 않도록 배치되는 반도체 장치.
KR1020200103161A 2020-08-18 2020-08-18 반도체 장치 KR20220022499A (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020200103161A KR20220022499A (ko) 2020-08-18 2020-08-18 반도체 장치
US17/361,854 US11741285B2 (en) 2020-08-18 2021-06-29 Semiconductor device and method of manufacturing the same
CN202110869048.6A CN114078842A (zh) 2020-08-18 2021-07-30 半导体装置
US18/224,337 US20230359797A1 (en) 2020-08-18 2023-07-20 Semiconductor device and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020200103161A KR20220022499A (ko) 2020-08-18 2020-08-18 반도체 장치

Publications (1)

Publication Number Publication Date
KR20220022499A true KR20220022499A (ko) 2022-02-28

Family

ID=80269624

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200103161A KR20220022499A (ko) 2020-08-18 2020-08-18 반도체 장치

Country Status (3)

Country Link
US (2) US11741285B2 (ko)
KR (1) KR20220022499A (ko)
CN (1) CN114078842A (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10997354B2 (en) * 2018-03-16 2021-05-04 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit with asymmetric mirrored layout analog cells
KR20220022499A (ko) * 2020-08-18 2022-02-28 삼성전자주식회사 반도체 장치
CN116110882B (zh) * 2023-04-13 2023-09-15 长鑫存储技术有限公司 半导体结构

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8728892B2 (en) * 2011-05-05 2014-05-20 Taiwan Semiconductor Manufacturing Company, Ltd. Adaptive fin design for FinFETs
US8698205B2 (en) * 2012-05-25 2014-04-15 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit layout having mixed track standard cell
US9576978B2 (en) * 2012-10-09 2017-02-21 Samsung Electronics Co., Ltd. Cells including at least one fin field effect transistor and semiconductor integrated circuits including the same
US9460259B2 (en) * 2014-08-22 2016-10-04 Samsung Electronics Co., Ltd. Methods of generating integrated circuit layout using standard cell library
US11011545B2 (en) * 2017-11-14 2021-05-18 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device including standard cells
US10971586B2 (en) 2018-06-28 2021-04-06 Taiwan Semiconductor Manufacturing Company, Ltd. Double height cell regions, semiconductor device having the same, and method of generating a layout diagram corresponding to the same
US11177256B2 (en) 2018-06-28 2021-11-16 Taiwan Semiconductor Manufacturing Company, Ltd. Odd-fin height cell regions, semiconductor device having the same, and method of generating a layout diagram corresponding to the same
US10497693B1 (en) * 2018-07-18 2019-12-03 Arm Limited Fractional-height transitional cell for semiconductor device layout
KR20220022499A (ko) * 2020-08-18 2022-02-28 삼성전자주식회사 반도체 장치
US20230004857A1 (en) * 2021-06-30 2023-01-05 Armis Security Ltd. Techniques for validating machine learning models

Also Published As

Publication number Publication date
CN114078842A (zh) 2022-02-22
US20220058327A1 (en) 2022-02-24
US20230359797A1 (en) 2023-11-09
US11741285B2 (en) 2023-08-29

Similar Documents

Publication Publication Date Title
US11741285B2 (en) Semiconductor device and method of manufacturing the same
US11127730B2 (en) Semiconductor devices
US11790146B2 (en) Semiconductor device
TWI791904B (zh) 半導體裝置和積體電路佈局設計修改方法
US11270992B2 (en) Semiconductor devices
US20230068716A1 (en) Semiconductor device
US20210104463A1 (en) Semiconductor device and manufacturing method of the same
US20240088039A1 (en) Semiconductor device
US11798933B2 (en) Semiconductor devices having standard cells therein with improved integration and reliability
US20230335559A1 (en) Semiconductor device having active fin pattern at cell boundary
US20230361037A1 (en) Semiconductor device
KR20210054962A (ko) 반도체 장치
US20230378027A1 (en) Semiconductor devices
US11923354B2 (en) Semiconductor devices
US20230290767A1 (en) Semiconductor devices
US20230378155A1 (en) Semiconductor device
KR20220152422A (ko) 반도체 장치 및 그 제조 방법
TW202414268A (zh) 半導體裝置