CN114078842A - 半导体装置 - Google Patents

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Abstract

提供了一种半导体装置。所述半导体装置包括：基底，具有有源区域；第一标准单元，布置在有源区域上的第一行中；第二标准单元，布置在有源区域上的第二行中，并且与第一标准单元具有第一边界；第三标准单元，布置在有源区域上的第三行中，并且与第一标准单元具有第二边界；以及多条电源线，分别沿着边界布置。第一标准单元至第三标准单元中的每个包括在所述第一方向上延伸的多个鳍图案，并且所述多个鳍图案在第二方向上布置，而不设置在第一边界和所述第二边界之中的至少一个边界上。

Description

半导体装置
本申请要求于2020年8月18日在韩国知识产权局提交的第10-2020-0103161号韩国专利申请的优先权的权益，该韩国专利申请的公开内容通过引用全部包含于此。
技术领域
本发明构思涉及一种半导体装置。
背景技术
随着对半导体装置的高性能、高速度和/或多功能性的需求已增加，半导体装置的集成度增加。针对半导体装置的高集成度趋势，已经进行了各种研究以增加设计自由度。
发明内容
示例实施例提供了一种具有改善的集成度和可靠性的半导体装置。示例实施例还提供了用于制造半导体装置的方法。
根据本发明构思的实施例，半导体装置包括：基底，具有有源区域；第一组标准单元，布置在有源区域的第一行区域中，有源区域的第一行区域在第一方向上纵向延伸；第二组标准单元，布置在有源区域的第二行区域中，第二行区域沿着第一行区域的第一侧在第一方向上纵向延伸，并且第一边界在第一方向上延伸且形成在第一行区域与第二行区域之间；第三组标准单元，布置在有源区域的第三行区域中，第三行区域沿着第一行区域的第二侧在第一方向上纵向延伸，第二边界在第一方向上延伸且形成在第一行区域与第三行区域之间，并且第一行区域的第一侧和第一行区域的第二侧在与第一方向不同的第二方向上彼此相对；第一电源线，沿着第一行区域与第二行区域之间的第一边界在第一方向上纵向延伸，并且与第一行区域和第二行区域中的每个行区域部分地叠置；以及第二电源线，沿着第一行区域与第三行区域之间的第二边界在第一方向上纵向延伸，并且与第一行区域和第三行区域中的每个行区域部分地叠置。第一组标准单元至第三组标准单元中的每组标准单元包括多个晶体管，所述多个晶体管包括针对有源区域设置的多个有源鳍。所述多个有源鳍从有源区域的主表面突出，并且在第一方向上纵向延伸。所述多个有源鳍在第二方向上彼此间隔开而不与第一边界和第二边界叠置。
根据本发明构思的实施例，半导体装置包括：基底，具有有源区域；多个标准单元，布置在有源区域的多个行区域中，所述多个行区域中的每个行区域在第一方向上纵向延伸，并且所述多个行区域在与第一方向不同的第二方向上布置，所述多个标准单元中的每个标准单元包括多个晶体管，所述多个晶体管包括针对有源区域设置的多个有源鳍，所述多个有源鳍从有源区域的主表面突出，并且在第一方向上纵向延伸，所述多个行区域中的每个行区域包括其上部行区域的第一边界和其下部行区域的第二边界，并且第一边界和第二边界中的每个边界在第一方向上纵向延伸；多条电源线，沿着所述多个行区域的第一边界和第二边界在第一方向上纵向延伸，并且在第二方向上彼此间隔开，所述多条电源线中的每条电源线与所述多个行区域之中的对应的两个相邻的行区域中的每个行区域部分地叠置；以及多条互连线，设置在所述多个标准单元上方，并且电连接到所述多个标准单元。有源区域的所述多个行区域中的每个行区域包括第一有源区域和第二有源区域，第一有源区域掺杂有第一导电类型的杂质，第二有源区域掺杂有与第一导电类型不同的第二导电类型的杂质。有源区域的所述多个行区域中的每个行区域的第一有源区域和第二有源区域在第二方向上布置。设置在所述多个行区域中的每个行区域中的多个有源鳍包括第一有源鳍和第二有源鳍，第一有源鳍设置在所述多个行区域中的每个行区域的第一有源区域中，第二有源鳍设置在所述多个行区域中的每个行区域的第二有源区域中。所述多个行区域之中的第一行区域的第一边界与设置在第一行区域中的多个有源鳍之中的第一有源鳍之间的第一距离不同于第一行区域的第二边界与设置在第一行区域中的多个有源鳍之中的第二有源鳍之间的第二距离。
根据本发明构思的实施例，半导体装置包括：基底，具有有源区域；多个标准单元，布置在多个行区域中，所述多个行区域中的每个行区域在第一方向上纵向延伸，并且所述多个行区域在与第一方向不同的第二方向上布置，所述多个标准单元中的每个标准单元包括多个晶体管，所述多个晶体管包括针对有源区域设置的多个有源鳍、多个栅极结构、多个第一源/漏区、多个第二源/漏区和多个接触结构，所述多个有源鳍从有源区域的主表面突出，并且在第一方向上纵向延伸，所述多个栅极结构在第二方向上纵向延伸，并且与所述多个有源鳍叠置，所述多个第一源/漏区和所述多个第二源/漏区分别设置在所述多个有源鳍的多个第一区域和所述多个有源鳍的多个第二区域中，所述多个第一区域和所述多个第二区域设置在所述多个栅极结构中的每个栅极结构的相对侧上，并且所述多个接触结构包括多个第一接触结构和多个第二接触结构，所述多个第一接触结构连接到所述多个第一源/漏区，所述多个第二接触结构连接到所述多个第二源/漏区；以及多条电源线，沿着所述多个行区域的边界在第一方向上纵向延伸，并且在第二方向上一个接一个地设置。所述多条电源线中的每条电源线由设置在所述多个行区域之中的对应的两个相邻的行区域中的每个行区域中的多个标准单元共用。虚设鳍设置在所述多个行区域之中的第一行区域中，并且在第一方向上纵向延伸。虚设鳍与第一行区域的边界之间的最短距离比第一行区域的所述边界与第一行区域中的多个有源鳍之中最靠近所述边界的第一有源鳍之间的最短距离小。虚设鳍在第二方向上与所述多条电源线之中的第一电源线间隔开，而不与第一电源线叠置。第一电源线与第一行区域的所述边界叠置。
附图说明
根据以下结合附图的详细描述，将更清楚地理解本公开的上述和其他方面、特征及优点。
图1是示出根据示例实施例的制造半导体装置的方法的流程图。
图2是根据示例实施例的半导体装置的布局图。
图3是根据示例实施例的标准单元的鳍图案的布局图。
图4A和图4B分别是根据示例实施例的标准单元的中间阶段(栅极线和接触结构)和最终阶段(互连线)的布局图。
图5A至图5C分别是沿着图4B的线I1-I1'、线I2-I2'和线II-II'截取的图4B的标准单元的剖视图。
图6是根据示例实施例的标准单元的鳍图案的布局图。
图7A和图7B分别是根据示例实施例的标准单元的鳍图案的布局图和最终标准单元的布局图。
图8是沿着图7B的线I1-I1'截取的图7B的标准单元的剖视图。
图9A至图9C是示出与虚设鳍相关的各种示例的放大剖视图。
图10A和图10B分别是根据示例实施例的标准单元的鳍图案的布局图和最终标准单元的布局图。
图11A和图11B分别是沿着图10B的线I1-I1'和线II-II'截取的图10B的标准单元的剖视图，并且图11C是图10B的标准单元的仰视图。
图12是根据示例实施例的半导体装置(标准单元)的鳍图案的布局图。
图13是沿着图12的线III1-III1'截取的图12的半导体装置的剖视图，并且示出了鳍图案的布置。
图14A和图14B是根据各种实施例的半导体装置的鳍图案的布局图。
图15是根据示例实施例的半导体装置(标准单元)的鳍图案的布局图。
图16是沿着图15的线III2-III2'截取的图15的半导体装置的剖视图，并且示出了鳍图案的布置。
图17A和图17B是根据各种实施例的半导体装置的鳍图案的布局图。
图18是根据示例实施例的标准单元的有源鳍的布局图。
图19A和图19B分别是根据示例实施例的标准单元的等效电路图和布局图。
图20A和图20B分别是沿着图19B的线I1-I1'和线II-II'截取的图19B的标准单元的剖视图。
具体实施方式
在下文中，将参照附图描述示例实施例。
图1是示出根据示例实施例的制造半导体装置的方法的流程图。
参照图1，根据给出的实施例的制造半导体装置的方法可以包括半导体装置的设计步骤DSG和半导体装置的制造工艺步骤FAB。
设计步骤DSG可以是设计电路的布局的步骤，并且可以利用用于电路设计的工具来执行。工具可以是包括由处理器执行的多个指令的程序。因此，设计步骤DSG可以是用于电路设计的计算机实施步骤。制造工艺步骤FAB可以是基于所设计的布局来制造半导体装置的步骤，并且可以通过半导体工艺模块来执行。
设计步骤DSG可以包括布图规划(floorplan)步骤S10、电力规划(powerplan)步骤S20、布局(placement)步骤S30、时钟树综合(clock tree synthesis)(CTS)步骤S40、布线(routing)步骤S50和假设分析(what-if-analysis)步骤S60。
布图规划步骤S10可以是对逻辑设计的示意性电路进行切割和转移以进行物理设计的步骤。在布图规划步骤S10中，可以设置存储器或功能块。在该步骤中，例如，可以识别出将要彼此相邻放置的功能块，并且可以考虑可用空间和所需性能来分配功能块。例如，布图规划步骤S10可以包括生成位点行的步骤和在所生成的位点行上形成金属布线轨道的步骤。位点行可以是基于指定的设计规则用于放置存储在单元库中的标准单元的框架。每个具有相同高度的标准单元可以放置在每个位点行中。一些位点行可以提供用于放置具有与其他位点行的标准单元的高度不同的高度的标准单元的位点。在稍后将描述的制造工艺步骤FAB中，位点行将被转移到基底的行区域上。例如，在每个行区域中，将利用例如晶体管来形成对应位点行的标准单元。
电力规划步骤S20可以是在所设置的功能块中放置与局部电源(例如，驱动电压源)或地连接的互连的图案的步骤。例如，与电源或地连接的互连的图案可以网(即，网格)的形式形成，使得电力均匀地供应到整个芯片。在说明书中，该图案也可以被称为电力轨或电力线。在本步骤中，可以通过互连图案的各种布局规则以网的形式形成互连。
布局步骤S30可以是放置构成功能块的元件的图案的步骤，并且可以包括放置标准单元的步骤。在一些实施例中，每个标准单元可以包括半导体元件(例如，晶体管)和连接到半导体元件的第一互连线。第一互连线可以包括连接到电源或接地的电力传输线以及传输控制信号、输入信号或输出信号的互连线。每个行位点中的空区域可以存在于在布局步骤S30中放置的标准单元之间，并且可以填充有填充单元。与包括可操作半导体元件和由半导体元件实现的单元电路的标准单元不同，填充单元可以是虚设区域。在完成布局步骤S30之后，可以对将要在半导体基底上形成的晶体管和互连的图案的形状或尺寸进行限定。例如，诸如PMOS、NMOS、N阱、栅电极和将要设置在其上的互连的布局图案可以被恰当地放置，以例如在实际的半导体基底上形成反相器(inverter或称为“非门”)电路。
CTS步骤S40可以是形成与确定半导体装置的性能的响应时间相关的中心时钟的信号线的图案的步骤。布线步骤S50可以是形成上部互连结构或布线结构的步骤，上部互连结构或布线结构包括将所放置的标准单元连接的第二互连线。例如，在该步骤中，可以实现配电网络(PDN)。第二互连线可以在标准单元中电连接到第一互连线，并且标准单元可以彼此电连接或者可以连接到电源或接地。第二互连线可以物理地形成在第一互连线上方。
假设分析步骤S60可以是验证和校正所生成的布局的步骤。要验证的项目可以包括验证所生成的布局是否满足设计规则的设计规则检查(DRC)、验证利用所生成的布局实现的电路是否在没有电断开的情况下彼此适当地连接的电规则检查(ERC)以及检查布局是否与门级网表相匹配的布局与示意图(LVS)。
制造工艺步骤FAB可以包括掩模生成步骤S70和半导体装置制造步骤S80。
掩模生成步骤S70可以包括对在设计步骤DSG中生成的布局数据执行光学接近连接(OPC)等以生成用于在多个层上形成各种图案的掩模数据的步骤以及基于掩模数据生成掩模的步骤。OPC可以修改使用布局形成的掩模图案，以增加对半导体基底的可印刷性。可以使用施用在玻璃基底或石英基底上的铬薄膜以绘制布局图案的方式生成掩模。
在半导体装置制造步骤S80中，可以重复执行各种类型的曝光工艺和蚀刻工艺。可以重复执行这样的工艺，以在诸如硅的半导体基底上根据在布局设计期间生成的布局顺序地形成图案的形状。例如，可以使用多个掩模对半导体基底(诸如晶圆)执行各种半导体工艺，以形成其中实现有集成电路的半导体装置。在给出的实施例中采用的半导体工艺可以通过使用诸如极紫外(EUV)的光的光刻工艺来执行。掩模可以具有使用光刻工艺生成的图案。半导体工艺可以包括沉积工艺、蚀刻工艺、离子注入工艺、清洁工艺等。半导体工艺还可以包括封装工艺和测试工艺，在封装工艺中半导体装置被安装在印刷电路板(PCB)上，然后通过密封剂密封，测试工艺用于从制造工艺步骤FAB中制造的半导体装置或其封装件中筛选故障装置。
图2是根据示例实施例的半导体装置300的示意性平面图。
参照图2，半导体装置300可以包括标准单元SC和填充单元FC。填充单元FC可以填充标准单元SC的空区域，并且可以设置为虚设区域。每个标准单元SC可以设置在四个行区域R1至R4中的对应的行区域中。每个行区域可以在第一方向D1上纵向延伸，并且行区域R1至R4可以在与第一方向D1垂直的第二方向D2上布置。在实施例中，每个行区域可以包括多个标准单元SC。为了简化附图，可以使用具有粗线的矩形来表示每个标准单元SC，而不示出在其中应用的晶体管。例如，第一行区域R1具有包括标准单元SC2的四个标准单元。第一行区域R1的四个标准单元中的至少一个标准单元可以是与第一行区域R1的四个标准单元中的其他标准单元不同的标准单元。第二行区域R2具有包括标准单元SC1的五个标准单元。第二行区域R2的五个标准单元中的至少一个标准单元可以是与第二行区域R2的五个标准单元中的其他标准单元不同的标准单元。第三行区域R3具有包括标准单元SC1'的三个标准单元，并且三个标准单元中的至少一个标准单元可以是与其他标准单元不同的标准单元。第四行区域R4具有包括标准单元SC2'的四个标准单元，并且四个标准单元中的至少一个标准单元可以是与其他标准单元不同的标准单元。如参照图1所描述的，每个行区域可以由在设计步骤DSG的布局步骤S30中形成的对应的行位点进行限定。在下文中，除非另外描述，否则行可以指如上所述的行区域。可以简单地使用诸如“第一”、“第二”、“第三”等的序数作为某些元件、步骤等的标号，以将这些元件、步骤等彼此区分开。在说明书中未使用“第一”、“第二”等描述的术语在权利要求中仍然可以被称为“第一”或“第二”。另外，(例如，在特定权利要求中)用特定序数(例如，“第一”)表示的术语可以在其他地方(例如，在说明书或另一权利要求中)用不同的序数(例如，“第二”)描述。
图2中示出的标准单元布局是通过参照图1描述的方法设计的布局，但也可以被理解为基于该布局制造的实际半导体装置的平面。
标准单元SC2、SC1、SC1'和SC2'可以分别布置在第一行R1、第二行R2、第三行R3和第四行R4中。分别位于第二行R2和第三行R3中的标准单元SC1和SC1'可以在第二方向D2上具有单元高度CH1，单元高度CH1与第二行R2和第三行R3中的每个的短边对应。分别位于第一行R1和第四行R4中的标准单元SC2和SC2'可以在第二方向D2上具有单元高度CH2，单元高度CH2与第一行R1和第四行R4中的每个的短边对应。设置在一些行R2和R3中的标准单元SC1和SC1'的单元高度CH1可以与设置在其他行R1和R4中的标准单元SC2和SC2'的单元高度CH2不同。
在本实施例中，分别布置在第二行R2和第三行R3中的标准单元SC1和SC1'可以具有相同的第一单元高度CH1，并且分别布置在第一行R1和第四行R4中的标准单元SC2和SC2'可以具有相同的比第一单元高度CH1大的第二单元高度CH2。设置在每行中的多个标准单元中的至少一个标准单元可以在第一方向D1上具有与其他标准单元不同的宽度。例如，第四行R4具有其中包括标准单元SC2'的四个标准单元。标准单元SC2'具有与第四行R4中的其他标准单元的单元高度相同的单元高度CH2以及与第四行R4中的其他标准单元的宽度不同的宽度。
标准单元SC1、SC1'、SC2和SC2'中的大多数均布置在单个行中，但是标准单元中的至少一个标准单元可以是跨两个或更多个相邻行R1和R2布置的延伸型标准单元eSC。这种延伸型标准单元eSC的单元高度可以等于相邻行的高度的和。例如，延伸型标准单元eSC可以设置在第一行R1和第二行R2中，并且可以具有与第一单元高度CH1和第二单元高度CH2的和(CH1+CH2)对应的单元高度。
在本实施例中，具有第一单元高度CH1的第二行R2的边界和具有第一单元高度CH1的第三行R3的边界可以在第一方向D1上纵向延伸，并且可以在列方向(例如，第二方向D2)上彼此间隔开。具有第二单元高度CH2的第一行R1的边界和具有第二单元高度CH2的第四行R4的边界可以在第一方向D1上纵向延伸，并且可以在第二方向D2上彼此间隔开。在本实施例中，行已被描述为具有两种单元高度，但是可以设置具有三个或更多个不同单元高度的行，并且行的布置可以变化。例如，具有第一单元高度CH1的第二行R2和第三行R3以及具有第二单元高度CH2的第一行R1和第四行R4可以在第二方向D2上交替布置。
标准单元SC1、SC1'、SC2和SC2'中的每个可以具有在列方向(例如，第二方向D2)上布置的具有第一导电类型的有源区域(例如，p型有源区域)和具有第二导电类型的有源区域(例如，n型有源区域)。为了简化附图，p型有源区域用字符“P”表示，并且n型有源区域用字符“N”表示。设置在第一行R1、第二行R2、第三行R3和第四行R4之中的两个相邻行中的标准单元SC1、SC1'、SC2和SC2'可以布置为使得具有相同导电类型的有源区域在第二方向D2上彼此相邻。例如，第二行R2的标准单元SC1和第三行R3的标准单元SC1'可以布置为使得p型有源区域在第二方向D2上彼此相邻，并且第一行R1的标准单元SC2和第二行R2的标准单元SC1以及第三行R3的标准单元SC1'和第四行R4的标准单元SC2'可以布置为使得n型有源区域在第二方向D2上彼此相邻。
向多个标准单元SC1、SC2、SC1'和SC2'供应电力的多条第一电源线PM1和多条第二电源线PM2可以各自沿着多个标准单元SC1、SC2、SC1'和SC2'的边界在第一方向上纵向延伸。多条第一电源线PM1和多条第二电源线PM2中的每条可以向设置在它们之间的标准单元SC1、SC2、SC1'和SC2'供应不同的电压。在多条第一电源线PM1和多条第二电源线PM2之中，设置在两个相邻行的标准单元之间的边界上的电源线可以是相邻的标准单元共用的电源线。例如，两条第二电源线PM2中的一条可以沿着两个相邻行(例如，第三行R3与第四行R4)之间的边界在第一方向D1上延伸，并且可以与两个相邻行中的每个部分地叠置，两条第二电源线PM2中的另一条可以沿着两个相邻行(例如，第一行R1与第二行R2)之间的边界在第一方向D1上延伸，并且可以与两个相邻行中的每个部分地叠置。
如图2中所示，多条第一电源线PM1可以设置在p型有源区域之间(例如，第二行R2与第三行R3之间)的边界上以及与p型有源区域相邻的外部边界(例如，第一行R1的下边界和第四行R4的上边界)上，并且多条第二电源线PM2可以布置在与n型有源区域相邻的边界以及相邻的n型有源区域之间的边界(例如，第一行R1与第二行R2之间以及第三行R3与第四行R4之间的边界)上。第一电源线PM1和第二电源线PM2可以在列方向(例如，第二方向D2)上交替布置。
图3是根据示例实施例的标准单元100的鳍图案的布局图。图4A和图4B分别是根据示例实施例的标准单元100的中间阶段和最终阶段的布局图。
根据本实施例的标准单元100可以是由图2的布局中的“A”表示的单位标准单元，其也可以被称为标准单元100。如图4B中所示，标准单元100可以是反相器元件，反相器元件包括位于第一电源线PM1与第二电源线PM2之间的四个p型晶体管和四个n型晶体管，第一电源线PM1供应第一电压，第二电源线PM2供应与第一电压不同的第二电压。
参照图3，根据本实施例的标准单元100可以包括具有不同导电类型的第一有源区域ACT1和第二有源区域ACT2以及在第三方向D3上从第一有源区域ACT1和第二有源区域ACT2突出并且在行方向(例如，第一方向D1)上延伸的多个有源鳍AF。
例如，第一有源区域ACT1可以是设置为p型半导体基底或p型阱的p型有源区域PR，并且可以设置为n型晶体管的区域。第二有源区域ACT2可以是设置为n型半导体基底或n型阱的n型有源区域NR，并且可以设置为p型晶体管的区域。
如图3中所示，多个有源鳍AF可以包括四个有源鳍，可以在第一有源区域ACT1和第二有源区域ACT2中的每个中设置两个有源鳍AF。四个有源鳍AF可以设置为在第二方向D2上彼此间隔开。
不同的行(图2的R3和R1)的标准单元SC1'和SC2可以设置为在标准单元100的两个边界CB1和CB2上彼此间隔开。两个边界CB1和CB2可以在第一方向D1上纵向延伸，并且可以在第二方向D2上彼此间隔开。例如，根据本实施例的标准单元100可以具有关于第三行R3的标准单元SC1'的第一边界CB1以及关于第一行R1的标准单元SC2的第二边界CB2。
四个有源鳍AF可以布置为在第二方向D2上彼此间隔开，而不设置在第一边界CB1和第二边界CB2上。四个有源鳍AF可以设置在第一边界CB1与第二边界CB2之间，而不与第一边界CB1和第二边界CB2叠置。如图3中所示，设置在第一有源区域ACT1中的两个有源鳍AF和设置在第二有源区域ACT2中的两个有源鳍AF可以以第一节距(pitch)FP1布置，并且与隔离区域ISO相邻的有源鳍AF可以以与第一节距FP1不同的节距FP1'布置。
与第一边界CB1相邻的有源鳍AF和与第二边界CB2相邻的有源鳍AF可以与其他相邻标准单元SC2和SC1'的相邻的有源鳍AF以第二节距FP2布置。在标准单元100中，与第一边界CB1相邻的有源鳍AF和与第二边界CB2相邻的有源鳍AF可以分别与第一边界CB1和第二边界CB2间隔开。在本实施例中，在标准单元100的有源鳍AF和其他相邻标准单元SC2和SC1'的有源鳍AF之中，与第一边界CB1相邻的一对有源鳍AF可以以距第一边界CB1相同的节距(或距离)1/2FP2布置。类似地，与第二边界CB2相邻的一对有源鳍AF也可以以距第二边界CB2相同的节距(或距离)1/2FP2布置。在本实施例中采用的标准单元100的单元高度CH1可以被限定为FP1'+2FP1+FP2。
在本实施例中，标准单元100可以包括晶体管的仅有源鳍AF，而不包括虚设鳍。可以省略虚设鳍，以在具有相对小的单元高度的标准单元中实现用于相同功能的单元电路并且进一步使单元库多样化。术语“虚设鳍”指源自从有源区域突出的鳍结构的、与有源鳍类似、但不是最终的半导体装置中的晶体管的一部分的结构。最终的半导体装置可以不包括由于使用虚设鳍形成的任何晶体管(例如，可以不包括具有由虚设鳍的一部分形成的沟道区的任何晶体管)。这样的虚设鳍可以具有各种形状和结构(见图9A至图9C)。
在本实施例中，多个有源鳍AF可以包括四个有源鳍，并且可以在第一有源区域ACT1和第二有源区域ACT2中的每个中设置相同数量的有源鳍AF(例如，两个有源鳍AF)。然而，可以在第一有源区域ACT1和第二有源区域ACT2中设置不同数量的有源鳍AF(一个或三个或更多个有源鳍AF)。因此，第一有源区域ACT1和第二有源区域ACT2也可以具有不同的面积(例如，在第二方向D2上限定的高度)。在一些实施例中，有源鳍AF的节距也可以在其他条件(如在稍后将描述的实施例中所阐述的条件)下实现。
图4A和图4B分别示出了标准单元100(例如，基于图3中所示的鳍图案的布局实现的标准单元100)的中间阶段和最终阶段的布局。
参照图4A，标准单元100可以包括在列方向(例如，第二方向D2)上延伸以与四个有源鳍AF交叉的六条栅极线GL和DG。栅极线GL和DG可以在第一方向D1上以恒定节距布置。
在本实施例中，穿过标准单元100的在第一方向D1上彼此面对的两个边界的两条栅极线可以设置为虚设栅极结构DG(或虚设栅极线DG)。设置在虚设栅极结构DG之间的四条栅极线GL可以设置为构成晶体管的栅极结构GL。
第一接触结构CT_A可以设置在有源鳍AF上，并且可以设置在四个栅极结构GL中的每个的相对侧上。在本实施例中，第一接触结构CT_A可以在第二方向D2上纵向延伸，并且可以与设置在第一有源区域ACT1和第二有源区域ACT2中的至少两个有源鳍AF叠置。第一接触结构CT_A可以设置为源极/漏极接触件。第一接触结构CT_A中的一些可以延伸到在第二方向D2上彼此面对的第一边界CB1和第二边界CB2。第一接触结构CT_A中的一些可以连接到第一电源线PM1，并且第一接触结构CT_A中的一些可以连接到第二电源线PM2(见图5A)。
参照图4B，标准单元100可以包括在图4A中所示的布局上添加的用于栅极接触的第二接触结构CT_B、第一互连线M1和第二互连线M2以及第一电源线PM1和第二电源线PM2。
第一电源线PM1和第二电源线PM2可以设置在标准单元100的在第二方向D2上彼此面对的边界CB1和CB2上。在实施例中，第一边界CB1可以设置在标准单元100与标准单元SC1'之间，并且第一电源线PM1可以与标准单元100和标准单元SC1'中的每个部分地叠置。在实施例中，第二边界CB2可以设置在标准单元100与标准单元SC2之间，并且第二电源线PM2可以与标准单元100和标准单元SC2中的每个部分地叠置。在第一方向D1上延伸的第一互连线M1可以布置在第一电源线PM1与第二电源线PM2之间。第一电源线PM1和第二电源线PM2以及第一互连线M1可以在第二方向D2上以恒定节距布置。然而，可以省略一些第一互连线。在这种情况下，与省略区域相邻的两条第一互连线可以以所述恒定节距的两倍的节距布置。在本实施例中，将理解的是，在第一互连线M1之中，省略了最下面的第一互连线与紧靠最下面的第一互连线之间的单条第一互连线。
第一电源线PM1和第二电源线PM2中的每条可以通过第一过孔V0连接到第一接触结构CT_A的一部分(见图5A)，并且分别与第一电源线PM1和第二电源线PM2相邻的两条第一互连线M1中的每条可以通过第一过孔V0连接到第一接触结构CT_A的另一部分。设置在所述相邻的两条第一互连线M1之间的第一互连线M1可以通过分别设置为栅极接触的第二接触结构CT_B连接到四个栅极结构GL(见图5B)。
第二互连线M2可以设置在第一互连线M1上。在本实施例中，第二互连线M2可以在第二方向D2上延伸。第二互连线M2可以通过第二过孔V1连接到分别与第一电源线PM1和第二电源线PM2相邻的两条第一互连线M1。
如上所述，根据本实施例的标准单元100可以设置为反相器元件，反相器元件包括设置在第一电源线PM1与第二电源线PM2之间的四个p型晶体管和四个n型晶体管。
图5A至图5C分别是沿着图4B的线I1-I1'、线I2-I2'和线II-II'截取的图4B的标准单元的剖视图。
参照图5A至图5C，根据本实施例的标准单元100可以包括基底101、具有有源鳍105或AF的有源区域、隔离层110、源/漏区120、各自具有栅电极145的栅极结构140、下层间绝缘层130、接触结构180(例如CT_A或CT_B)、上层间绝缘层170以及第一互连线M1和第二互连线M2。标准单元100可以包括鳍型场效应晶体管(FinFET)器件，在鳍型场效应晶体管器件中沟道形成在有源鳍中。本发明不限于此。在实施例中，标准单元100可以包括纳米片(例如，
Figure BDA0003188396880000121
)作为沟道。
如上所述，在本实施例中，如图5A和图5B中所示，有源鳍AF不设置在其上设置有第一电源线PM1和第二电源线PM2的第一边界CB1和第二边界CB2上，并且不存在不构成晶体管的虚设鳍。
基底101可以具有在第一方向D1和第二方向D2上延伸的上表面。基底101可以包括半导体材料，例如，IV族半导体、III-V族化合物半导体或II-VI族化合物半导体。例如，IV族半导体可以包括硅、锗或硅锗。基底101具有第一有源区域ACT1，并且可以通过诸如N阱NWELL的掺杂区提供第二有源区域ACT2。
隔离层110可以在基底101中限定有源区域。隔离层110可以通过例如浅沟槽隔离(STI)工艺形成。如图5A中所示，隔离层110可以包括在第一有源区域ACT1与第二有源区域ACT2之间朝向基底101向下较深地延伸的区域110a以及围绕有源鳍105的下部的区域110b。在实施例中，隔离层110的区域110a可以限定第一有源区域ACT1和第二有源区域ACT2。本发明构思不限于此。在一些实施例中，隔离层110可以具有弯曲的上表面，该弯曲的上表面具有在朝向有源鳍105的方向上增大的水平。隔离层110可以由诸如氧化物、氮化物或它们的组合的绝缘材料形成。
有源区域可以在基底101中由隔离层110限定，并且可以在第一方向D1上延伸。有源鳍105可以具有在第三方向D3上从基底101突出的结构。有源鳍105的上端可以设置为从隔离层110的上表面突出至预定高度。有源鳍105可以形成为基底101的一部分。本发明构思不限于此。在实施例中，有源鳍105可以是从基底101生长的外延层。有源鳍105的一部分可以在栅极结构GL的相对侧上凹陷，并且源/漏区120可以设置在凹陷的有源鳍105上。在一些实施例中，有源区域ACT可以具有包括杂质的掺杂区。例如，有源鳍105可以包括在与源/漏区120接触的区域中从源/漏区120扩散的杂质。将理解的是，当元件被称为“连接”或“结合”到另一元件或者“在”另一元件“上”时，该元件可以直接连接或结合到所述另一元件或者直接在所述另一元件上，或者可以存在中间元件。相反，当元件被称为“直接连接”或“直接结合”到另一元件，或者被称为“接触”另一元件或“与”另一元件“接触”时，在接触点处不存在中间元件。
源/漏区120可以设置在其中在栅极结构GL的相对侧上有源鳍105凹陷的区域上。在本实施例中，源/漏区120可以具有处于比有源鳍105的上表面的水平高的水平上的上表面。为了形成源/漏区120，可以在有源鳍105的特定区域中形成凹部，然后可以对凹部执行选择性外延生长(SEG)，从而形成源/漏区120。源/漏区120可以设置为晶体管的源区或漏区。当从图5C中所示的剖面观看时，源/漏区120的上表面可以设置在与栅极结构GL的下表面的高度水平相同或相似的高度水平上。在另一实施例中，源/漏区120和栅极结构GL的相对高度可以变化。
如图5A中所示，源/漏区120可以具有其中它们在第二方向D2上在相邻的有源鳍105之间彼此连接的合并形状，但是本公开不限于此。当从图5A中所示的剖面观看时，源/漏区120可以具有成角度的侧表面。然而，在示例实施例中，源/漏区120可以具有各种形状，并且可以具有例如多边形形状、圆形形状、椭圆形形状和矩形形状中的一种。
源/漏区120可以由外延层形成，并且可以包括例如硅(Si)、硅锗(SiGe)或碳化硅(SiC)。源/漏区120还可以包括诸如砷(As)和/或磷(P)的杂质。在一些实施例中，源/漏区120可以包括多个区，所述多个区包括具有不同浓度的主要元素和/或掺杂元素。
栅极结构GL可以与有源鳍105交叉以在第二方向D2上延伸。晶体管的沟道区可以形成在与栅极结构GL交叉的有源鳍105中。栅极结构GL可以包括栅极间隔件141、栅极绝缘层142、栅电极145和栅极覆盖层147。
栅极绝缘层142可以设置在有源鳍105与栅电极145之间。在一些实施例中，栅极绝缘层142可以包括多个层，或者可以设置为沿着栅电极145的侧表面向上延伸。栅极绝缘层142可以包括氧化物、氮化物或高k介电材料。高k介电材料可以是具有比氧化硅(SiO2)的介电常数高的介电常数的介电材料。
栅电极145可以包括：导电材料，例如，金属氮化物(诸如氮化钛(TiN)、氮化钽(TaN)或氮化钨(WN))和/或金属材料(诸如铝(Al)、钨(W)、钼(Mo))；或者半导体材料(诸如掺杂多晶硅)。栅电极145可以具有包括两个或更多个层的多层结构。根据标准单元100的电路布局，栅电极145可以设置为在第二方向D2上在至少一些相邻的晶体管之间彼此分离。例如，可以在栅电极145中额外地形成栅极切口，以将栅电极145划分成多个栅电极。
栅极间隔件141可以设置在栅电极145的相对的侧表面上。栅极间隔件141可以使源/漏区120与栅电极145绝缘。在一些实施例中，栅极间隔件141可以具有多层结构。栅极间隔件141可以包括氧化物或诸如氮化物和氮氧化物的低介电材料。例如，栅极间隔件141可以包括SiO2、SiN、SiCN、SiOC、SiON和SiOCN中的至少一种。
栅极覆盖层147可以设置在栅电极145上，并且栅极覆盖层147的下表面和侧表面可以分别被栅电极145和栅极间隔件141围绕。例如，栅极覆盖层147可以包括氧化物、氮化物和氮氧化物。
下层间绝缘层130可以设置为覆盖源/漏区120和栅极结构GL。下层间绝缘层130可以包括例如氧化物、氮化物和氮氧化物中的至少一种，并且可以包括低介电材料。
接触结构180可以包括穿过下层间绝缘层130连接到源/漏区120的第一接触结构CT_A和穿过栅极覆盖层147和下层间绝缘层130连接到栅电极145的第二接触结构CT_B。如图5C中所示，第一接触结构CT_A可以具有在源/漏区120中掩埋至预定深度的下端，但是本发明构思不限于此。
接触结构180可以包括导电阻挡件182和接触插塞185(见图11A)。例如，接触插塞185可以包括金属材料(诸如钨(W)、铝(Al)、铜(Cu))或半导体材料(诸如掺杂多晶硅)。在一些实施例中，接触结构180还可以包括设置在接触结构180与源/漏区120之间的界面上的诸如硅化物层的金属半导体层。
上层间绝缘层170可以覆盖接触结构180，并且可以包括第一介电层171、第二介电层172和第三介电层173。第一互连线M1和第二互连线M2可以设置在第一介电层171、第二介电层172和第三介电层173之间。第一过孔V0可以穿透通过第一介电层171以将接触结构180和第一互连线M1彼此连接，并且第二过孔V1可以穿透通过第三介电层173以将第一互连线M1和第二互连线M2彼此连接。例如，第一介电层171、第二介电层172和第三介电层173可以包括SiO、SiN、SiCN、SiOC、SiON和SiOCN中的至少一种。第一互连线M1和第二互连线M2以及第一过孔V0和第二过孔V1可以均包括铝(Al)、铜(Cu)和钨(W)中的至少一种。
蚀刻停止层151、152和153可以分别设置在第一介电层171、第二介电层172和第三介电层173的下表面上。蚀刻停止层151、152和153可以用作用于形成第一过孔V0、第一互连线M1、第二过孔V1和第二互连线M2的蚀刻工艺中的蚀刻停止元件。蚀刻停止层151、152和153可以包括例如氮化硅或氧化铝的高k介电材料。
这种包括有源鳍和/或虚设鳍的鳍图案可以通过光刻工艺、双重图案化技术(DPT)工艺、四重图案化技术(QPT)工艺、极紫外(EUV)工艺等来形成。
可以以各种形式修改可以在给出的实施例中采用的鳍图案。例如，根据给出的实施例的标准单元可以包括至少一个虚设鳍。在一些实施例(例如，图6和图7A)中，至少一个虚设鳍可以设置在第一边界和第二边界中的一个上。在一些实施例(例如，图7A和图10A)中，至少一个虚设鳍可以包括彼此相邻布置且使第一边界和第二边界中的至少一个介于其间的一对虚设鳍。
在一些实施例(例如，图6和图7A)中，设置在标准单元的第一有源区域和第二有源区域中的鳍图案可以不对称地布置。例如，即使在单个标准单元中，有源鳍和/或虚设鳍的数目、鳍图案的节距以及边界与相邻于边界的鳍图案之间的距离也可以彼此不同。
图6是根据示例实施例的标准单元的鳍图案的布局图。
参照图6，除了虚设鳍DF设置在标准单元100A的一个边界上之外，根据本实施例的标准单元100A可以被理解为与图3至图5C中所示的标准单元100类似。除非另外说明，否则本实施例的组件可以参照图3至图5C中所示的标准单元100的相同或相似的组件的描述来理解。
根据本实施例的标准单元100A可以包括分别与其他相邻行(图2中的R3和R1)的标准单元SC1'和SC2相邻的第一边界CB1和第二边界CB2。标准单元100A的虚设鳍DF可以布置为设置在第一边界CB1上，但没有虚设鳍设置在第二边界CB2上。第一边界CB1可以设置于设置在第二行R2(见图2)中的标准单元100A与设置在同第二行R2相邻的第三行R3中的标准单元SC1'之间，并且虚设鳍DF可以与标准单元100A(或第二行R2)和标准单元SC1'(或第三行R3)中的每个部分地叠置。第二边界CB2可以设置于设置在第二行R2中的标准单元100A与设置在第一行R1中的标准单元SC2之间。与先前的实施例(见图3)类似，在第二边界CB2上可以不设置有源鳍AF和虚设鳍DF。
如图6中所示，设置在第一有源区域PR中的两个有源鳍AF可以以第一节距FP1布置，设置在第二有源区域NR中的两个有源鳍AF可以以第一节距FP1布置，并且与隔离区域ISO相邻的有源鳍AF可以以与第一节距FP1不同的节距FP1'布置。
标准单元100A内与第一边界CB1和第二边界CB2相邻的有源鳍AF可以分别与第一边界CB1和第二边界CB2不对称地间隔开。在本实施例中，与第一边界CB1相邻的有源鳍AF可以与设置在第一边界CB1上的虚设鳍DF以第三节距FP3布置。与先前的实施例类似，另一标准单元SC2的与第二边界CB2相邻的有源鳍AF和标准单元100A的与第二边界CB2相邻的有源鳍AF可以以距第二边界CB2相同的节距1/2FP2布置。
如上所述，本实施例中采用的标准单元100A的单元高度可以被限定为FP1'+2FP1+1/2FP2+FP3，并且设置在根据本实施例的标准单元的第一有源区域PR和第二有源区域NR中的鳍图案AF和DF可以设置为相对于彼此不对称地布置。例如，标准单元100A内与第一边界CB1和第二边界CB2相邻的有源鳍AF可以以不同的节距(或不同的距离)FP3和1/2FP2与第一边界CB1和第二边界CB2间隔开。
图7A和图7B分别是根据示例实施例的标准单元的鳍图案的布局图和最终标准单元的布局图。
参照图7A和图7B，除了虚设鳍DF设置在一个侧边界上并且与另一个侧边界相邻的一对鳍图案是虚设鳍DF'之外，根据本实施例的标准单元100B将被理解为与参照图3至图5C描述的标准单元100类似。除非另外说明，否则本实施例的组件可以参照图3至图5C中所示的标准单元100的相同或相似组件的描述来理解。
如图7A中所示，与图6中所示的标准单元100A类似，根据本实施例的标准单元100B可以包括与第一边界CB1叠置而不与第二边界CB2叠置的鳍图案。然而，与先前的实施例不同，与第二边界CB2相邻的鳍图案可以是一对虚设鳍DF'。该对虚设鳍DF'可以以恒定节距FP3'布置，并且可以以距介于它们之间的第二边界CB2相同的距离(例如，1/2FP3')布置。例如，第二边界CB2设置在该对虚设鳍DF'之间。该对虚设鳍DF'中的第一虚设鳍设置在标准单元100B中，并且另一虚设鳍设置在与标准单元100B相邻的标准单元SC2中。第一虚设鳍在第二方向D2上以节距1/2FP3'与第二边界CB2间隔开。第一虚设鳍在第二方向D2上以节距FP3'与设置在标准单元100B中的四个有源鳍AF之中最靠近第二边界CB2的有源鳍AF间隔开。
与先前的实施例类似，设置在第一有源区域PR中的两个有源鳍AF和设置在第二有源区域NR中的两个有源鳍AF可以以第一节距FP1布置，并且与隔离区域ISO相邻的有源鳍AF可以以与第一节距FP1不同的节距FP1'布置。
与标准单元100A类似，标准单元100B内与第一边界CB1和第二边界CB2相邻的有源鳍AF可以分别与第一边界CB1和第二边界CB2不对称地间隔开。例如，四个有源鳍AF之中最靠近第二边界CB2的有源鳍AF在第二方向D2上以节距1/2FP2'与第二边界CB2间隔开，并且四个有源鳍AF之中最靠近第一边界CB1的有源鳍AF在第二方向D2上以节距FP3与第一边界CB1间隔开，节距FP3与节距1/2FP2'不同。
如上所述，标准单元100B的单元高度CH1可以被限定为FP1'+2FP1+1/2FP2'+FP3，并且标准单元100B内与第一边界CB1和第二边界CB2相邻的有源鳍AF可以分别以不同的节距FP3和1/2FP2'与第一边界CB1和第二边界CB2间隔开。
在图7B中所示的布局中，标准单元100B可以包括在图7A中所示的图案布局上添加的栅极线GL和DG、第一接触结构CT_A和第二接触结构CT_B、第一互连线M1和第二互连线M2以及第一电源线PM1和第二电源线PM2。在图7B的标准单元100B中实现的单元电路可以是反相器元件，反相器元件包括设置在第一电源线PM1与第二电源线PM2之间的四个p型晶体管和四个n型晶体管，以执行与图4B中所示的标准单元的布局的功能相同的功能。将参照图4A和图4B中所描述的内容来理解本实施例的每个组件及其连接关系。
图8是沿着图7B的线I1-I1'截取的图7B的标准单元的剖视图。
参照图8，与图3至图5C中所示的标准单元100类似，根据本实施例的标准单元100B可以包括基底101、具有有源鳍105或AF的有源区域、隔离层110、源/漏区120、各自具有栅电极145的栅极结构140、下层间绝缘层130、接触结构180(例如CT_A或CT_B)、上层间绝缘层170以及第一互连线M1和第二互连线M2。
根据本实施例的标准单元100B可以包括分别设置在第一有源区域ACT1和第二有源区域ACT2中的两个虚设鳍DF和DF'。第一有源区域ACT1中的虚设鳍DF可以设置在第一边界CB1上，并且第二有源区域ACT2中的虚设鳍DF'可以设置为与第二边界CB2相邻。与图3中所示的标准单元100不同，标准单元100B的鳍图案AF、DF和DF'可以非对称地布置在第一有源区域ACT1和第二有源区域ACT2中。
如图8中所示，第二边界CB2和与第二边界CB2相邻的有源鳍AF之间的距离可以比第一边界CB1和与第一边界CB1相邻的有源鳍AF之间的距离大。因此，第一接触结构180'的连接到第二电源线PM2的延伸部分180B'可以比第一接触结构180的延伸部分180B在第二方向D2上延伸得长。延伸部分180B'可以是从接触第一源/漏区120(即，两个源/漏区120中的右边的源/漏区)的接触部分180A'在第二方向D2上延伸的部分。延伸部分180B可以是从接触第二源/漏区120(即，两个源/漏区120中的左边的源/漏区)的接触部分180A在第二方向D2上延伸的部分。
在一些实施例中，当形成诸如有源鳍的鳍图案时，虚设鳍具有与有源鳍通过同一工艺形成的相同或相似的结构，但是可以是具有通过诸如鳍切割工艺(例如，选择性蚀刻工艺)的附加工艺去除至少一部分而无法用作半导体装置的一部分的元件。与有源鳍类似，这种虚设鳍可以以各种形式在行方向(例如，第一方向D1)上保留在标准单元中。
图9A至图9C是示出与虚设鳍相关的各种示例的放大剖视图。
图9A中所示的虚设鳍DF'可以通过诸如蚀刻工艺的鳍切割工艺被大部分去除。可以以这样的方式来执行鳍切割工艺：与图8中所示的虚设鳍DF和DF'类似，鳍图案的一部分被去除以具有使得鳍图案不从隔离层(图8中的110)的上表面暴露的小的高度。在一些实施例中，虚设鳍DF'可以被充分去除以保持从有源区域的上表面尖锐地突出的形式。如图9B中所示，当虚设鳍DF'被另外地蚀刻时，虚设鳍区域DF”可以具有凹形结构。例如，虚设鳍区域DF”是第二有源区域ACT2的鳍图案曾存在随后由于另外的蚀刻而消失的凹陷区域。如上面所描述的在第一方向D1上延伸的虚设鳍区域DF”也可以被理解为是其中鳍图案通过有意地施用蚀刻而被去除的区域。在其他实施例中，在形成鳍图案时，通过适当地调整节距可以仅形成有源鳍而不形成虚设鳍。在这种情况下，如图9C中所示，可以提供在有源鳍的形成(例如，STI工艺)期间获得的相对平坦的底表面P。例如，图3中所示的标准单元可以以这种方式来制造：通过适当地调整节距来不形成虚设鳍。
如上所述，虚设鳍可以具有除了与有源鳍的结构类似的鳍结构之外的各种结构。例如，根据鳍切割工艺，在第一方向D1上延伸的虚设鳍可以是有源区域的从有源区域的上表面突出的小部分或者有源区域的凹形区域。
图10A和图10B分别是根据示例实施例的标准单元的鳍图案的布局图和最终标准单元的布局图。
参照图10A和图10B，除了采用第一掩埋电源线BP1和第二掩埋电源线BP2作为电源线并且与边界相邻的鳍图案在第三方向D3上不与第一掩埋电源线BP1和第二掩埋电源线BP2叠置之外，根据本实施例的标准单元100C可以被理解为与图3至图5C中所示的标准单元100类似。除非另外说明，否则本实施例的组件可以参照图3至图5C中所示的标准单元100的相同或相似组件的描述来理解。
根据本实施例的标准单元100C的鳍图案可以包括设置在第一边界CB1与第二边界CB2之间的多个有源鳍AF和多个虚设鳍DF1和DF1'。第一掩埋电源线BP1可以设置在标准单元100C的第一虚设图案(即，第一虚设鳍)DF1和与标准单元100C相邻的另一标准单元SC1'的第二虚设图案(即，第二虚设鳍)DF2之间。第一虚设图案DF1可以位于第一有源区域PR中并且与第一边界CB1相邻而不与第一掩埋电源线BP1叠置。设置在另一标准单元SC1'中的第二虚设图案DF2可以与第一边界CB1相邻，而不与第一掩埋电源线BP1叠置。第一虚设图案DF1和第二虚设图案DF2中的每个可以以相同的距离(例如，1/2FP3')与第一边界CB1间隔开。FP3'表示第一虚设图案DF1与第二虚设图案DF2之间的节距。第二掩埋电源线BP2可以设置在标准单元100C的第一虚设图案DF1'和与标准单元100C相邻的另一标准单元SC2的第二虚设图案DF2'之间。第一虚设图案DF1'可以位于第二有源区域NR中并且与第二边界CB2相邻，而不与第二掩埋电源线BP2叠置。设置在另一标准单元SC2中的第二虚设图案DF2'可以与第二边界CB2相邻，而不与第二掩埋电源线BP2叠置。第一虚设图案DF1'和第二虚设图案DF2'中的每个可以以相同的距离(例如，1/2FP3')与第二边界CB2间隔开。第一虚设图案DF1'和第二虚设图案DF2'之间的节距可以与第一虚设图案DF1和第二虚设图案DF2之间的节距相同。当在平面图中观看标准单元100C时，第三虚设鳍DF3可以设置在第一有源区域PR与第二有源区域NR之间的被示出为虚线的边界上。
如图10A和图10B中所示，设置在第一有源区域PR中的两个有源鳍AF和设置在第二有源区域NR中的两个有源鳍AF可以以第一节距FP1布置，并且第三虚设鳍DF3可以以节距FP4与最靠近第三虚设鳍DF3的有源鳍AF间隔开。节距FP4可以与设置在第一有源区域PR和第二有源区域NR中的每个中的两个有源鳍AF之间的节距(例如，FP1)不同。设置在第一有源区域PR中的两个有源鳍AF中的一个可以以节距1/2FP2与第一边界CB1间隔开。设置在第二有源区域NR中的两个有源鳍AF中的一个可以以节距1/2FP2与第二边界CB2间隔开。
如上所述，本实施例中采用的标准单元100C的单元高度可以是2FP4+2FP1+FP2，并且设置在第一有源区域PR和第二有源区域NR中的鳍图案AF、DF1、DF1'可以相对于第三虚设图案(即，第三虚设鳍)DF3对称地布置。
在本实施例中采用的电源线可以包括第一掩埋电源线BP1和第二掩埋电源线BP2，第一掩埋电源线BP1和第二掩埋电源线BP2分别掩埋在相邻的标准单元SC1与SC1'之间的第一边界CB1以及相邻的标准单元SC1与SC2之间的第二边界CB2中。第一掩埋电源线BP1和第二掩埋电源线BP2中的每条可以掩埋在设置于第一边界CB1和第二边界CB2上的隔离层(图11A的110)和/或有源区域(图11A的ACT1和ACT2)中。在本实施例中，第一电源线和第二电源线都被示出为设置为掩埋电源线。然而，在一些实施例中，第一电源线和第二电源线中的仅一些可以设置为掩埋电源线。
在虚设鳍DF1、DF1'和DF3之中，虚设鳍DF1和DF1'可以分别设置为比第三虚设鳍DF3靠近第一掩埋电源线BP1和第二掩埋电源线BP2，且在竖直方向上不与第一掩埋电源线BP1和第二掩埋电源线BP2叠置。
如图10B中所示，标准单元100C可以包括在图10A中所示的鳍图案布局上添加的栅极线GL和DG、第一接触结构CT_A和第二接触结构CT_B、第一互连线M1和第二互连线M2以及第一掩埋电源线BP1和第二掩埋电源线BP2。在图10B的标准单元100C中实现的单元电路可以是反相器元件，反相器元件包括设置在第一掩埋电源线BP1与第二掩埋电源线BP2之间的四个p型晶体管和四个n型晶体管，以执行与图4B中所示的标准单元的布局的功能相同的功能。将参照图4A和图4B中所描述的内容来理解本实施例的每个组件及其连接关系。
图11A和图11B分别是沿着图10B的线I1-I1'和线II-II'截取的图10B的标准单元的剖视图，并且图11C是图10B的标准单元的仰视图。
参照图11A和图11B，根据本实施例的标准单元100C可以包括具有有源区域的基底101。多个有源鳍105可以设置在有源区域上。
与先前的实施例类似，多个有源鳍105中的每个可以具有在第三方向D3上从有源区域的上表面突出的结构。多个有源鳍105可以布置为在有源区域的上表面上彼此平行，以在第一方向D1上延伸。有源鳍105可以设置为每个晶体管的有源区域。在本实施例中，两个有源鳍105连接到源/漏区120，但是连接到源/漏区120的有源鳍的数量不限于此。在其他实施例中，可以设置一个或三个或更多个有源鳍105。随着连接到源/漏区的有源鳍105的数量增加，晶体管的沟道区的宽度增加。
源/漏区120可以形成在有源鳍105的设置在与栅极结构GL相邻的相对侧上的一些区域中。在本实施例中，通过在有源鳍105的特定区域中形成凹槽并且对凹槽执行选择性外延生长，源/漏区120可以具有比有源鳍105的上表面的水平高的水平的上表面。
根据本实施例的标准单元100C可以包括栅极结构GL。参照图10B和图11B，栅极结构GL可以具有在第二方向D2上延伸的线结构。栅极结构GL可以与有源鳍105的一个区域叠置。
在本实施例中采用的栅极结构GL可以包括栅极间隔件141、依次设置在栅极间隔件141之间的栅极绝缘层142和栅电极145以及设置在栅电极145上的栅极覆盖层147。
标准单元100C可以包括隔离层110。隔离层110可以包括限定有源区域的第一隔离区域110a以及与第一隔离区域110a相邻并且限定多个有源鳍105的第二隔离区域110b(见图5A)。
根据本实施例的标准单元100C可以包括掩埋在有源区域的第二隔离区域110b中的第一掩埋电源线BP1和第二掩埋电源线BP2。例如，第一掩埋电源线BP1和第二掩埋电源线BP2可以被划分成掩埋在第二隔离区域110b中的部分和掩埋在有源区域部分。第一掩埋电源线BP1和第二掩埋电源线BP2可以沿着标准单元的边界CB1和CB2在第一方向D1上延伸。
导电贯穿结构250可以包括从基底101的下表面朝向基底101的上表面延伸的填充的贯穿过孔255以及设置在贯穿过孔255与基底101之间的绝缘衬里251。例如，导电贯穿结构250可以是贯穿硅过孔(TSV，或称为硅通孔)。导电贯穿结构250可以从基底101的后(下)表面形成，以连接到第一掩埋电源线BP1和第二掩埋电源线BP2。
下层间绝缘层130可以设置在隔离层110上以覆盖源/漏区120以及第一掩埋电源线BP1和第二掩埋电源线BP2。隔离层110的第二隔离区域110b可以包括覆盖第一掩埋电源线BP1和第二掩埋电源线BP2的部分。
第一掩埋电源线BP1和第二掩埋电源线BP2中的每条可以具有比有源鳍105的上表面低的上表面。例如，在形成源/漏区120的工艺期间，第一掩埋电源线BP1和第二掩埋电源线BP2可以不暴露到外部。第一掩埋电源线BP1和第二掩埋电源线BP2的上表面可以比第一有源区域ACT1和第二有源区域ACT2的上表面高。
第一掩埋电源线BP1和第二掩埋电源线BP2可以电连接到接触结构180(或CT_A)。在一些实施例中，接触结构180可以包括导电阻挡件182和接触插塞185。
在本实施例中采用的接触结构180可以连接到源/漏区120以及第一掩埋电源线BP1和第二掩埋电源线BP2中的每条。接触结构180可以包括连接到源/漏区120的接触部分180A以及连接到接触部分180A且连接到第一掩埋电源线BP1和第二掩埋电源线BP2的延伸部分180B。延伸部分180B可以比接触部分180A延伸得深，以电连接到第一掩埋电源线BP1和第二掩埋电源线BP2中的每条。
接触结构180可以连接到构成后端线(BEOL)的第一互连部分ML1。第一互连部分ML1可以将在基底101的有源区域上实现的多个器件(例如，晶体管)彼此连接。与先前的实施例类似，第一互连部分ML1可以包括多个介电层171、172和173、第一互连线M1和第二互连线M2以及过孔V0和V1。介电层171、172和173下方还可以包括蚀刻停止层。
在本实施例中，形成在基底101上的多个元件(例如，源/漏区120等)可以通过第一掩埋电源线BP1和第二掩埋电源线BP2以及导电贯穿结构250连接到设置在基底101的后表面上的第二互连部分ML2。第二互连部分ML2可以是在基底101的后表面上实现的电源线和信号供应线，并且将被理解为替代所需BEOL的一部分的互连结构。第二互连部分ML2可以通过掩埋电源线BP和导电贯穿结构250为在基底101的上表面上实现的多个元件(例如，晶体管)提供信号线和电源线。
绝缘层210可以形成在基底101的后表面上，然后可以在绝缘层210上形成导电贯穿结构250。第二互连部分ML2可以设置在绝缘层210上。第二互连部分ML2可以包括多个低k介电层272和275、互连线M3和M4以及过孔V2。
图11C示出了当从基底101的下表面观看时导电贯穿结构250以及第一掩埋电源线BP1和第二掩埋电源线BP2的布局。多个导电贯穿结构250可以布置为连接到在第一方向D1上延伸的第一掩埋电源线BP1和第二掩埋电源线BP2。在图11C中，导电贯穿结构250的剖面被示出为具有大致矩形形状，在矩形形状中第一方向D1上的长度比与第一方向D1垂直的第二方向D2上的长度大。然而，在其他实施例中，导电贯穿结构250可以具有各种其他形状之中的另一形状(例如，圆形形状或椭圆形形状)。在本实施例中，导电贯穿结构250被示出为布置在第二方向D2上的同一条线上。然而，在其他实施例中，导电贯穿结构250可以具有其他布置。例如，导电贯穿结构250可以在第二方向D2或第一方向D1上以Z字形(zig-zag)方式布置。
根据给出的实施例的半导体装置可以包括分别布置为多个行并且具有不同单元高度的多组标准单元。图12至图18仅示出了具有不同高度的第一标准单元和第二标准单元在第二方向D2上布置的形式，但是第一标准单元和第二标准单元与图2中所示的布局的部分“B”对应，并且将被理解为具有相同高度的多个标准单元在行方向上布置的形状。
图12是根据示例实施例的半导体装置(标准单元)的鳍图案的布局图，图13是沿着图12的线III1-III1'截取的图12的半导体装置的剖视图，并且示出了鳍图案的布置。
参照图12和图13，根据本实施例的半导体装置200可以包括在第二方向D2上布置的第一标准单元SC1和第二标准单元SC2。第一标准单元SC1和第二标准单元SC2可以分别具有在第二方向D2上限定的彼此不同的第一高度CH1和第二高度CH2。例如，第二高度CH2可以大于第一高度CH1。如上所述，第一标准单元SC1和第二标准单元SC2中的每个可以包括在列方向(例如，第二方向D2)上具有相同高度的多个标准单元(尽管为了简化附图而未示出)，以构成与半导体装置(见图2)类似的半导体装置。第一标准单元SC1和第二标准单元SC2中的每个中的标准单元中的至少一个可以与同一标准单元中的其他标准单元在限定在第一方向D1上的宽度上不同。
第一标准单元SC1和第二标准单元SC2中的每个可以包括在第二方向D2上布置的第一有源区域PR和第二有源区域NR，并且具有相同导电类型的有源区域(例如，第二有源区域NR)可以布置为在彼此接触的第一标准单元SC1和第二标准单元SC2之间的边界上彼此面对。如图13中所示，根据本实施例的半导体装置200可以具有用于将设置在第一标准单元SC1和第二标准单元SC2的边界上的元件隔离的沟槽ST(与图5A的深隔离区域110a对应)。
与图3中所示的鳍图案的布局类似，第一标准单元SC1可以仅包括有源鳍AF1而没有虚设鳍。可以在第一有源区域PR和第二有源区域NR中的每个中设置两个有源鳍AF1，两个有源鳍AF1可以在第二方向D2上以第一节距FP1彼此间隔开。有源鳍AF1不设置在设置于两个标准单元SC1和SC1'之间的第一边界CB1以及两个标准单元SC1和SC2之间的边界上。
与第一标准单元SC1接触的第二标准单元SC2可以包括多个有源鳍AF2和单个虚设鳍DF。可以在第一有源区域PR和第二有源区域NR中的每个中布置两个有源鳍AF2。有源鳍AF2与虚设鳍DF之间的节距FP3可以与有源鳍AF2之间的节距FP1不同。有源鳍AF2和虚设鳍DF不设置在作为标准单元SC2与SC2'之间的边界的第二边界CB2上。
与第一标准单元SC1和第二标准单元SC2之间的边界相邻的一对有源鳍AF1和AF2可以以第二节距FP2布置，并且该对有源鳍AF1和AF2中的每个可以在第二方向D2上以相同的节距1/2FP2与第一标准单元SC1和第二标准单元SC2之间的边界间隔开。
图14A和图14B是根据各种实施例的半导体装置的鳍图案的布局图。
图14A中所示的半导体装置200A可以包括具有第一高度CH1_A的第一标准单元SC1_A以及具有与第一高度CH1_A不同的第二高度CH2_A的第二标准单元SC2_A。
第一标准单元SC1_A可以包括以第一节距FP1布置的两个鳍AF1。可以在第一标准单元SC1_A中的相应的第一有源区域PR和第二有源区域NR中布置单个有源鳍AF1。第二标准单元SC2_A可以包括第一虚设鳍DF1和多个有源鳍AF2。可以在第二标准单元SC2_A的第一有源区域PR和第二有源区域NR中的每个中以第一节距FP1布置两个有源鳍AF2。第一虚设鳍DF1可以在第二方向D2上以节距FP4与同第一虚设鳍DF1相邻的有源鳍AF2间隔开。节距FP4可以与节距FP1不同。
第二虚设鳍DF2可以设置在彼此接触的第一标准单元SC1_A和第二标准单元SC2_A之间的边界上。第二虚设鳍DF2可以在第二方向D2上以节距FP3与第一标准单元SC1_A中的同第二虚设鳍DF2相邻的有源鳍AF1间隔开，并且可以在第二方向D2上以节距FP5与第二标准单元SC2_A中的同第二虚设鳍DF2相邻的有源鳍AF2间隔开。节距FP3可以与节距FP5不同。第二虚设鳍DF2可以在第一方向D1上纵向延伸，并且可以与第一标准单元SC1_A和第二标准单元SC2_A中的每个部分地叠置。
如上所述，由于在第二标准单元SC2_A中存在第一虚设图案DF1，因此第一标准单元SC1_A和第二标准单元SC2_A可以相对于第一标准单元SC1_A与第二标准单元SC2_A之间的边界上的第二虚设图案DF2在第一有源区域PR和第二有源区域NR中具有不对称的鳍图案布置。例如，在第一标准单元SC1_A中，两个有源鳍AF1中的一个有源鳍可以与同第一标准单元SC1_A相邻的标准单元SC1'中的另一个有源鳍AF1'具有节距FP2，并且两个有源鳍AF1中的另一个有源鳍可以与第二虚设鳍DF2具有与节距1/2FP2不同的节距FP3。在第二标准单元SC2_A中，第二有源区域NR中的两个有源鳍AF2中的一个有源鳍可以与第二虚设鳍DF2具有节距FP5，并且两个有源鳍AF2中的另一个有源鳍可以与第一虚设鳍DF1具有与节距FP5不同的节距FP4。在第二标准单元SC2_A中，第一有源区域PR中的两个有源鳍AF2中的一个有源鳍可以与第一虚设鳍DF1具有节距FP4，并且两个有源鳍AF2中的另一个有源鳍可以与同标准单元SC2_A相邻的标准单元SC2'中的另一个有源鳍AF2'具有与节距FP4不同的节距FP2。如在第二标准单元SC2_A中所示，当有源区域PR和NR中的每个包括多个有源鳍时，有源区域的节距或距离(制造工艺步骤FAB的半导体装置制造步骤S80中的比较目标)可以由边界与多个有源鳍之中的最靠近该边界的有源鳍之间的最小节距来限定或表示。例如，第二标准单元SC2_A的第一有源区域PR的节距可以由第一虚设DF1与有源鳍AF2之间的节距FP4表示，节距FP4小于1/2FP2。
除了没有虚设鳍设置在彼此接触的第一标准单元SC1_B和第二标准单元SC2_B之间的边界上，并且虚设鳍DF2和DF3分别设置在第一标准单元SC1_B与同第一标准单元SC1_B相邻的标准单元SC1'之间的第一边界CB1上以及第二标准单元SC2_B与标准单元SC2'之间的第二边界CB2上之外，图14B中所示的半导体装置200B将被理解为与图14A中所示的半导体装置200A类似。除非另外说明，否则本实施例的组件可以参照图14A中所示的半导体装置200A的相同或相似的组件的描述来理解。
第一标准单元SC1_B和第二标准单元SC2_B也可以具有不同的高度CH1_B和CH2_B，并且可以在第二方向D2上布置。可以不在彼此接触的第一标准单元SC1_B和第二标准单元SC2_B之间的边界上布置虚设鳍，并且如上所述，虚设鳍DF2和DF3可以分别设置在第一边界CB1和第二边界CB2上。在实施例中，虚设鳍DF2可以沿着第一边界CB1在第二方向D2上纵向延伸，与标准单元SC1_B和SC1'中的每个部分地叠置，并且虚设鳍DF3可以沿着第二边界CB2在第二方向D2上纵向延伸，与标准单元SC1_B和SC2'中的每个部分地叠置。
如上所述，在本实施例中，由于鳍图案仅设置在基于单个单元的一侧边界上，因此第一标准单元SC1_B和第二标准单元SC2_B两者可以在第一有源区域PR和第二有源区域NR中具有不对称的图案布置。由于第一标准单元SC1_B和第二标准单元SC2_B仅在一侧边界上具有虚设鳍DF2和DF3(例如，分别在第一边界CB1和第二边界CB2上具有虚设鳍DF2和DF3)，并且第二标准单元SCB2_B在第一有源区域PR与第二有源区域NR之间的边界上具有虚设鳍DF1，因此第一标准单元SC1_B和第二标准单元SC2_B可以具有不对称地布置在一标准单元SC1_B和第二标准单元SC2_B中的第一有源区域PR和第二有源区域NR中的有源鳍。
图15是根据示例实施例的半导体装置(标准单元)的鳍图案的布局图，图16是沿着图15的线III2-III2'截取的图15的半导体装置的剖视图，并且示出了鳍图案的布置。
参照图15和图16，除了虚设鳍DF设置在一侧边界上并且一对相邻的虚设鳍DF'设置在另一侧边界上之外，根据本实施例的半导体装置200C将被理解为与图12和图13中所示的半导体装置200类似。除非另外说明，否则本实施例的组件可以参照图12和图13中所示的半导体装置200的相同或相似的组件的描述来理解。
与图7A中所示的鳍图案的布局类似，第一标准单元SC1_C可以包括多个有源鳍AF1以及两个虚设鳍DF1和DF1'。可以在第一标准单元SC1_C的相应的第一有源区域PR和第二有源区域NR中以第一节距FP1布置两个有源鳍AF1。与第一标准单元SC1_C接触的第二标准单元SC2_C也可以包括多个有源鳍AF2以及多个虚设鳍DF2、DF2'和DF3。可以在第二标准单元SC2_C的第一有源区域PR和第二有源区域NR中的每个中布置两个有源鳍AF2。有源鳍AF2与虚设鳍DF3的节距FP4可以与有源鳍AF2的节距FP1不同。
第一标准单元SC1_C和第二标准单元SC2_C也可以具有不同的高度CH1_C和CH2_C，并且可以在第二方向D2上布置。可以在彼此接触的第一标准单元SC1_C和第二标准单元SC2_C之间的边界上不布置鳍图案，但是两个相邻的虚设鳍DF1和DF2中的一个虚设鳍可以设置在第一标准单元SC1_C与第二标准单元SC2_C之间的边界的一侧(即，在第一标准单元SC1_C中的一侧)中，而另一个虚设鳍可以设置在边界的另一侧(即，在第二标准单元SC2_C中的一侧)中。两个相邻的虚设鳍DF1和DF2可以布置为距边界具有相同的距离。第一标准单元SC1_C和第二标准单元SC2_C的与边界相邻的有源鳍AF1和AF2可以与介于有源鳍AF1和AF2之间的边界以相同的节距1/2FP3布置。虚设鳍DF1'和DF2'中的每个可以设置在第一标准单元SC1_C和第二标准单元SC2_C中的对应的标准单元的另一侧边界上。例如，虚设鳍DF1'和DF2'可以分别设置在边界CB1和CB2上。边界CB2可以设置在第二标准单元SC2_C和与第二标准单元SC2_C相邻的标准单元SC2'之间。边界CB1可以设置在第一标准单元SC1_C和与第一标准单元SC1_C相邻的标准单元SC1'之间。
如上所述，第一有源区域PR和第二有源区域NR的鳍图案可以不对称地布置在第一标准单元SC1_C和第二标准单元SC2_C中的每个中。例如，在第一标准单元SC1_C中，有源鳍AF1可以以节距FP2与边界CB1间隔开，并且另一个有源鳍AF1可以以节距1/2FP3与第一标准单元SC1_C和第二标准单元SC2_C之间的边界间隔开。节距FP2和节距1/2FP3可以彼此不同。在第二标准单元SC2_C中，有源鳍AF2可以以节距FP5与边界CB2间隔开，并且另一个有源鳍AF2可以以节距1/2FP3与第一标准单元SC1_C和第二标准单元SC2_C之间的边界间隔开。节距FP5和节距1/2FP3可以彼此不同。
除了没有虚设鳍设置在第一标准单元SC1_D和与第一标准单元SC1_D相邻的标准单元SC1'之间的第一边界CB1上以及第二标准单元SC2_D和与第二标准单元SC2_D相邻的标准单元SC2之间的第二边界CB2上之外，图17A中所示的半导体装置200D将被理解为与图15中所示的半导体装置200C类似。除非另外说明，否则本实施例的组件可以参照图15中所示的半导体装置200C的相同或相似的组件的描述来理解。
第一标准单元SC1_D和第二标准单元SC2_D可以具有不同的高度CH1_D和CH2_D，并且可以在第二方向D2上布置。在彼此接触的第一标准单元SC1_D和第二标准单元SC2_D之间的边界上以及第一边界CB1和第二边界CB2上可以不设置虚设鳍。与第一标准单元SC1_D和第二标准单元SC2_D之间的边界相邻的虚设鳍DF1和DF2可以彼此间隔开。虚设鳍DF1'和DF2'可以分别与第一边界CB1和第二边界CB2相邻。本实施例中采用的第一标准单元SC1_D和第二标准单元SC2_D中的每个的鳍图案可以分别以对称结构布置。
图17B中所示的半导体装置200E可以包括具有不同高度CH1_E和CH2_E的第一标准单元SC1_E和第二标准单元SC2_E。
第一标准单元SC1_E可以包括以第一节距FP1布置的三个有源鳍AF1以及与第一标准单元SC1_E和同第一标准单元SC1_E相邻的标准单元SC1'之间的第一边界CB1相邻的单个虚设鳍DF'。例如，一个有源鳍AF1可以设置在第一标准单元SC1_E的第一有源区域PR中，并且两个有源鳍AF1可以设置在第一标准单元SC1_E的第二有源区域NR中。在一些实施例中，可以在第一标准单元SC1_E中的有源区域PR和NR中的每个中设置不同数量的有源鳍。
第二标准单元SC2_E可以包括五个有源鳍AF2以及两个虚设鳍DF和DF'。两个有源鳍AF2可以设置在第二标准单元SC2_E的第一有源区域PR中，并且三个有源鳍AF2可以设置在第二标准单元SC2_E的第二有源区域NR中。在有源区域PR和NR中的每个中，有源鳍可以以相同的节距FP1布置。有源鳍AF2与虚设鳍DF的节距FP4可以与有源鳍AF2的节距FP1不同。
在彼此接触的第一标准单元SC1_E和第二标准单元SC2_E之间的边界上可以不设置虚设鳍，并且第一标准单元SC1_E和第二标准单元SC2_E的与它们之间的边界相邻的有源鳍AF1和AF2可以以节距FP3布置。两个虚设鳍DF'可以分别以相同的节距1/2FP2与第一边界CB1和第二边界CB2相邻。
图18是根据示例实施例的标准单元的有源鳍的布局图。
参照图18，根据本实施例的标准单元SC可以包括两个有源鳍AF(或有源图案)。两个有源鳍AF中的一个有源鳍可以设置在第一有源区域PR中，并且另一个有源鳍AF可以设置在第二有源区域NR中。第一有源区域PR和第二有源区域NR由隔离区域ISO划分。在本实施例中采用的每个有源鳍AF可以以距相邻的第一边界CB1和第二边界CB2不同的间隔(S1<S2)布置。这种标准单元SC的鳍图案布局可以用于实现包括设置有纳米片(例如，
Figure BDA0003188396880000301
)的晶体管的单元电路，并且被示出为图20A和图20B中的半导体装置300。
图19A和图19B分别是根据示例实施例的标准单元的等效电路图和布局图。图19A和图19B中所示的标准单元SC的布局可以包括在图18中所示的鳍图案布局上添加的栅极线GL和DG、第一接触结构CT_A和第二接触结构CT_B、第一互连线M1以及第一电源线PM1和第二电源线PM2。图19B中所示的布局可以构成图19A的反相器电路。
参照图19A，标准单元SC的单元反相器电路可以包括接收第一电力VDD的上拉元件TR1和接收第二电力VSS的下拉元件TR2，并且上拉元件TR1和下拉元件TR2的栅极可以彼此连接以提供输入端子IN。上拉元件TR1的源/漏区中的一个和下拉元件TR2的源/漏区中的一个可以彼此连接以提供输出端子OUT。然而，这种反相器电路仅是可以由标准单元提供的单元电路的一个示例，并且标准单元可以提供除了反相器电路之外的诸如NAND标准单元和NOR标准单元的各种电路。
参照图19B，标准单元SC可以包括在第一方向D1上延伸的一对有源鳍AF、在第二方向D2上延伸的栅极结构GL和虚设栅极线DG、连接到有源鳍AF的第一接触结构CT_A、连接到栅极结构GL的第二接触结构CT_B、连接到第一接触结构CT_A和第二接触结构CT_B的过孔V0以及连接到过孔V0的第一互连线M1。
为了实现图19A的反相器电路，连接到一对有源鳍AF中的一个有源鳍的第一接触结构CT_A可以通过过孔V0连接到第一电源线PM1，并且连接到另一个有源鳍AF的第一接触结构CT_A可以通过过孔V0连接到第二电源线PM2。
栅极结构GL可以与有源鳍AF交叉。栅极结构GL可以与有源鳍AF一起提供反相器电路的上拉元件TR1和下拉元件TR2。在图19A的反相器电路中，上拉元件TR1和下拉元件TR2的栅极彼此连接，因此，栅极结构GL可以在一对有源鳍AF之间共用。栅极结构GL可以通过第二接触结构CT_B(即，栅极接触)连接到第一互连线M1之中的居中设置的第一互连线。
第一互连线M1可以是设置在有源鳍AF和栅极结构GL上方的互连，并且可以在第一方向D1上延伸。第一电源线PM1和第二电源线PM2可以与第一互连线M1设置在同一水平上，并且可以通过同一工艺形成。在一些实施例中，第一电源线PM1和第二电源线PM2可以被实现为掩埋电源线，或者可以在较高水平(例如，第二互连线M2)上实现。第一电源线PM1和第二电源线PM2可以是分别向半导体装置供应不同电源电压VDD和VSS的电力传输线，并且可以电连接到有源鳍AF上的源/漏区。第一互连线M1可以是信号通过其提供给半导体装置的信号传输线，并且可以电连接到栅极结构GL。第一电源线PM1和第二电源线PM2可以针对单元反相器沿着标准单元SC的第一边界CB1和第二边界CB2设置，并且第一电源线PM1和第二电源线PM2中的每条的仅一半区域可以被示出为设置在标准单元SC中。
图20A和图20B分别是沿着图19B的线I1-I1'和线II-II'截取的图19B的标准单元的剖视图。
参照图20A和图20B，根据本实施例的半导体装置300可以包括基底101、具有有源鳍105或AF的有源区域、隔离层110、源/漏区120、各自具有栅电极145的栅极结构140或GL、下层间绝缘层130、接触结构CT_A或CT_B、上层间绝缘层170以及第一互连线M1。如上所述，根据本实施例的有源鳍AF可以与标准单元SC的相邻边界CB1和CB2间隔开预定距离S1和S2。在这种情况下，距离S1和S2可以彼此不同。
根据本实施例的半导体装置300可以通过设置有纳米片(例如，
Figure BDA0003188396880000311
)的晶体管来实现。然而，除非另外说明或者除非在说明书中有相反的陈述，否则可以参照图5A至图5C中所示的标准单元100的组件的描述来理解本实施例的组件。
参照图20A和图20B，半导体装置300还可以包括设置为在有源鳍AF上彼此竖直间隔开的多个沟道层115以及设置为与多个沟道层115之间的栅电极145平行的内部间隔层。半导体装置300可以包括具有设置在有源鳍AF与沟道层115之间以及具有纳米片形状的多个沟道层115之间的环绕栅极结构的晶体管。例如，半导体装置300可以包括包含沟道层115、源/漏区120和栅电极145的晶体管。
多个沟道层115可以包括有源鳍AF上的设置为在与有源鳍AF的上表面垂直的方向(例如，第三方向D3)上彼此间隔开的两个或更多个沟道层。沟道层115可以连接到源/漏区120，并且可以与有源鳍AF的上表面间隔开。沟道层115可以在第二方向D2上具有与有源鳍AF相同(或类似)的宽度，并且可以在第一方向D1上具有与栅极结构140相同(或类似)的宽度。然而，当在本实施例中采用内部间隔件IS时，沟道层115可以在第一方向D1具有比栅极结构140在第一方向上的最大宽度小的宽度。
多个沟道层115可以由半导体材料形成，并且可以包括例如硅(Si)、硅锗(SiGe)和锗(Ge)中的至少一种。沟道层115可以由例如与基底101的材料相同的材料形成。可以在不同实施例中修改构成单个沟道结构的沟道层115的数量和形状。例如，根据示例实施例，还可以在有源鳍AF与栅电极145接触的区域中设置沟道层。
栅极结构GL可以设置为与有源鳍AF和多个沟道层115交叉，以在有源鳍AF和多个沟道层115上方延伸。晶体管的沟道区可以形成在栅极结构GL下方的有源鳍AF和多个沟道层115中。在本实施例中，栅极绝缘层142可以设置在有源鳍AF与栅电极145之间以及多个沟道层115与栅电极145之间。栅电极145可以设置在有源鳍AF上方并且填充多个沟道层115之间的空间。栅电极145可以通过栅极绝缘层142与多个沟道层115间隔开。
内部间隔件IS可以设置为与多个沟道层115之间的栅电极145平行。多个沟道层115之间的栅电极145可以通过内部间隔件与源/漏区120间隔开，以与源/漏区120电绝缘。内部间隔件IS可以具有面对多个沟道层115之间的栅电极145的平坦侧表面，或者可以具有向内朝向栅电极145的凸圆形状。内部间隔件可以由氧化物或诸如氮化物和氮氧化物的低k介电材料形成。
如上所述，根据给出的实施例的半导体装置可以应用于具有各种结构的晶体管，并且除了上述实施例之外，还可以实现为具有在与基底的上表面垂直的方向上延伸的有源区域和围绕有源区域的栅极结构的垂直FET(VFET)，或者包括使用具有铁电特性的栅极绝缘层的负电容FET(NCFET)的半导体装置。
如上所述，根据示例实施例，标准单元可以包括有源鳍或从标准单元的边界之中的至少一个边界偏移的虚设鳍。在标准单元中，鳍图案可以被设计成各种布置。可以通过具有不同单元高度的标准单元组的组合来实现具有改善的集成度和可靠性的半导体装置。
在一些标准单元中，与第一边界和第二边界相邻的有源鳍(或有源图案)之间的间隔可以彼此不同。一些标准单元可以不包括虚设鳍或者其中去除了虚设鳍的非平坦区域。
虽然已经在上面示出且描述了示例实施例，但是对于本领域技术人员将明显的是，在不脱离如由所附权利要求限定的本发明构思的范围的情况下，可以进行修改和变化。

Claims (20)

1.一种半导体装置，所述半导体装置包括：
基底，具有有源区域；
第一组标准单元，布置在有源区域的第一行区域中，其中，有源区域的第一行区域在第一方向上纵向延伸；
第二组标准单元，布置在有源区域的第二行区域中，其中，第二行区域沿着第一行区域的第一侧在第一方向上纵向延伸，并且其中，第一边界在第一方向上延伸且形成在第一行区域与第二行区域之间；
第三组标准单元，布置在有源区域的第三行区域中，其中，第三行区域沿着第一行区域的第二侧在第一方向上纵向延伸，其中，第二边界在第一方向上延伸且形成在第一行区域与第三行区域之间，并且其中，第一行区域的第一侧和第一行区域的第二侧在与第一方向不同的第二方向上彼此相对；
第一电源线，沿着第一行区域与第二行区域之间的第一边界在第一方向上纵向延伸，并且与第一行区域和第二行区域中的每个行区域部分地叠置；以及
第二电源线，沿着第一行区域与第三行区域之间的第二边界在第一方向上纵向延伸，并且与第一行区域和第三行区域中的每个行区域部分地叠置，
其中，第一组标准单元至第三组标准单元中的每组标准单元包括多个晶体管，所述多个晶体管包括针对有源区域设置的多个有源鳍，
其中，所述多个有源鳍从有源区域的主表面突出，并且在第一方向上纵向延伸，并且
其中，所述多个有源鳍在第二方向上彼此间隔开而不与第一边界和第二边界叠置。
2.根据权利要求1所述的半导体装置，
其中，第一边界介于两个相邻的有源鳍之间，
其中，所述两个相邻的有源鳍中的一个有源鳍是第一行区域中的多个有源鳍中的一个有源鳍，并且以第一距离与第一边界间隔开，并且
其中，所述两个相邻的有源鳍中的另一个有源鳍是第二行区域中的多个有源鳍中的一个有源鳍，并且以第一距离与第一边界间隔开。
3.根据权利要求1所述的半导体装置，所述半导体装置还包括：
第一虚设鳍，沿着第一行区域与第二行区域之间的第一边界在第一方向上纵向延伸，并且与第一行区域和第二行区域中的每个部分地叠置。
4.根据权利要求3所述的半导体装置，
其中，第二边界介于两个相邻的有源鳍之间，
其中，所述两个相邻的有源鳍中的一个有源鳍是第一行区域中的多个有源鳍中的一个有源鳍，并且以第一距离与第二边界间隔开，并且
其中，所述两个相邻的有源鳍中的另一个有源鳍是第三行区域中的多个有源鳍中的一个有源鳍，并且以第一距离与第二边界间隔开。
5.根据权利要求3所述的半导体装置，所述半导体装置还包括：
第二虚设鳍，设置在第一行区域中，并且沿着第一行区域与第三行区域之间的第二边界在第一方向上纵向延伸；
第三虚设鳍，设置在第三行区域中，并且沿着第一行区域与第三行区域之间的第二边界在第一方向上纵向延伸，
其中，第二虚设鳍和第三虚设鳍中的每个以第一距离与第二边界间隔开。
6.根据权利要求1所述的半导体装置，
其中，第一行区域的多个有源鳍设置在第一边界与第二边界之间，并且
其中，第一行区域的多个有源鳍在第二方向上以第一节距彼此间隔开。
7.根据权利要求6所述的半导体装置，
其中，第一行区域中的多个有源鳍中的第一有源鳍和第二行区域中的多个有源鳍中的第二有源鳍在第二方向上以第二节距彼此间隔开，第二节距与第一节距不同，并且
其中，第一有源鳍是第一行区域中的多个有源鳍之中最靠近第一边界的有源鳍，
其中，第二有源鳍是第二行区域中的多个有源鳍之中最靠近第一边界的有源鳍，
其中，第一行区域中的多个有源鳍中的第三有源鳍和第三行区域中的多个有源鳍中的第四有源鳍在第二方向上以第二节距彼此间隔开，并且
其中，第三有源鳍是第一行区域中的多个有源鳍之中最靠近第二边界的有源鳍，并且
其中，第四有源鳍是第三行区域中的多个有源鳍之中最靠近第二边界的有源鳍。
8.根据权利要求7所述的半导体装置，
其中，在第一行区域中不存在虚设鳍。
9.根据权利要求7所述的半导体装置，所述半导体装置还包括：
虚设鳍，设置在第一行区域中的多个有源鳍之中的两个相邻的有源鳍之间，
其中，第一行区域包括第一有源区域和第二有源区域，第二有源区域掺杂有与第一有源区域的导电类型杂质不同的导电类型杂质，
其中，第一有源区域和第二有源区域在第二方向上布置，并且
其中，虚设鳍沿着第一有源区域与第二有源区域之间的边界在第一方向上纵向延伸，并且与第一有源区域和第二有源区域中的每个部分地叠置。
10.根据权利要求7所述的半导体装置，所述半导体装置还包括：
第一虚设鳍，设置在第一行区域中，并且在第二方向上以第一距离与第一边界间隔开；
第二虚设鳍，设置在第二行区域中，并且在第二方向上以第一距离与第一边界间隔开，其中，第一边界设置在第一虚设鳍与第二虚设鳍之间；
第三虚设鳍，设置在第一行区域中，并且在第二方向上以第一距离与第二边界间隔开；以及
第四虚设鳍，设置在第三行区域中，并且在第二方向上以第一距离与第二边界间隔开，其中，第二边界设置在第三虚设鳍与第四虚设鳍之间。
11.根据权利要求10所述的半导体装置，
其中，第一行区域中的多个有源鳍设置在第一行区域的第一虚设鳍与第一行区域的第三虚设鳍之间。
12.根据权利要求7所述的半导体装置，
其中，第二节距大于第一节距。
13.根据权利要求1所述的半导体装置，
其中，有源区域的第一行区域至第三行区域中的每个包括第一有源区域和第二有源区域，第一有源区域掺杂有第一导电类型的杂质，第二有源区域掺杂有与第一导电类型不同的第二导电类型的杂质，
其中，有源区域的第一行区域至第三行区域中的每个的第一有源区域和第二有源区域在第二方向上布置，
其中，第一边界设置在第一行区域的第一有源区域与第二行区域的第一有源区域之间，
其中，第二边界设置在第一行区域的第二有源区域与第三行区域的第二有源区域之间，并且
其中，第一行区域中的多个有源鳍中的至少一个第一有源鳍设置在第一行区域中的第一有源区域上，并且第一行区域中的多个有源鳍中的至少一个第二有源鳍设置在第一行区域中的第二有源区域上。
14.根据权利要求13所述的半导体装置，
其中，第一行区域中的多个有源鳍中的至少一个第一有源鳍包括最靠近第一边界的第一有源鳍，
其中，第一行区域中的多个有源鳍中的至少一个第二有源鳍包括最靠近第二边界的第二有源鳍，并且
其中，最靠近第一边界的第一有源鳍与第一边界之间的距离同最靠近第二边界的第二有源鳍与第二边界之间的距离不同。
15.根据权利要求1所述的半导体装置，
其中，第一行区域至第三行区域中的第一组标准单元至第三组标准单元分别具有在第二方向上限定的第一单元高度至第三单元高度，并且
其中，第一单元高度与第二单元高度和第三单元高度中的至少一个不同。
16.一种半导体装置，所述半导体装置包括：
基底，具有有源区域；
多个标准单元，布置在有源区域的多个行区域中，其中，所述多个行区域中的每个行区域在第一方向上纵向延伸，并且所述多个行区域在与第一方向不同的第二方向上布置，其中，所述多个标准单元中的每个标准单元包括多个晶体管，所述多个晶体管包括针对有源区域设置的多个有源鳍，其中，所述多个有源鳍从有源区域的主表面突出，并且在第一方向上纵向延伸，其中，所述多个行区域中的每个行区域包括其上部行区域的第一边界和其下部行区域的第二边界，并且其中，第一边界和第二边界中的每个边界在第一方向上纵向延伸；
多条电源线，沿着所述多个行区域的第一边界和第二边界在第一方向上纵向延伸，并且在第二方向上彼此间隔开，其中，所述多条电源线中的每条电源线与所述多个行区域之中的对应的两个相邻的行区域中的每个行区域部分地叠置；以及
多条互连线，设置在所述多个标准单元上方，并且电连接到所述多个标准单元，
其中，有源区域的所述多个行区域中的每个行区域包括第一有源区域和第二有源区域，第一有源区域掺杂有第一导电类型的杂质，第二有源区域掺杂有与第一导电类型不同的第二导电类型的杂质，
其中，有源区域的所述多个行区域中的每个行区域的第一有源区域和第二有源区域在第二方向上布置，
其中，设置在所述多个行区域中的每个行区域中的多个有源鳍包括第一有源鳍和第二有源鳍，第一有源鳍设置在所述多个行区域中的每个行区域的第一有源区域中，第二有源鳍设置在所述多个行区域中的每个行区域的第二有源区域中，并且
其中，所述多个行区域之中的第一行区域的第一边界与设置在第一行区域中的多个有源鳍之中的第一有源鳍之间的第一距离不同于第一行区域的第二边界与设置在第一行区域中的多个有源鳍之中的第二有源鳍之间的第二距离。
17.根据权利要求16所述的半导体装置，
其中，第一距离是第一边界与设置在第一行区域中的多个有源鳍中的每个有源鳍之间的距离之中的最短距离，并且
其中，第二距离是第二边界与设置在第一行区域中的多个有源鳍中的每个有源鳍之间的距离之中的最短距离。
18.根据权利要求16所述的半导体装置，
其中，所述多个标准单元的所述多个晶体管还包括多个栅极结构，所述多个栅极结构在第二方向上纵向延伸并且与多个有源鳍叠置，
其中，多个第一源/漏区和多个第二源/漏区分别设置在多个有源鳍的多个第一区域和多个有源鳍的多个第二区域中，并且
其中，所述多个第一区域和所述多个第二区域设置在所述多个栅极结构中的每个栅极结构的相对侧上。
19.根据权利要求16所述的半导体装置，
其中，布置在所述多个行区域中的每个行区域中的多个标准单元具有彼此相同的单元高度，并且
其中，布置在所述多个行区域中的至少一个行区域中的多个标准单元具有与布置在另一行区域中的多个标准单元的单元高度不同的单元高度。
20.一种半导体装置，所述半导体装置包括：
基底，具有有源区域；
多个标准单元，布置在多个行区域中，其中，所述多个行区域中的每个行区域在第一方向上纵向延伸，并且所述多个行区域在与第一方向不同的第二方向上布置，其中，所述多个标准单元中的每个标准单元包括多个晶体管，所述多个晶体管包括针对有源区域设置的多个有源鳍、多个栅极结构、多个第一源/漏区、多个第二源/漏区和多个接触结构，其中，所述多个有源鳍从有源区域的主表面突出，并且在第一方向上纵向延伸，其中，所述多个栅极结构在第二方向上纵向延伸，并且与所述多个有源鳍叠置，其中，所述多个第一源/漏区和所述多个第二源/漏区分别设置在所述多个有源鳍的多个第一区域和所述多个有源鳍的多个第二区域中，其中，所述多个第一区域和所述多个第二区域设置在所述多个栅极结构中的每个栅极结构的相对侧上，其中，所述多个接触结构包括多个第一接触结构和多个第二接触结构，所述多个第一接触结构连接到所述多个第一源/漏区，所述多个第二接触结构连接到所述多个第二源/漏区；以及
多条电源线，沿着所述多个行区域的边界在第一方向上纵向延伸，并且在第二方向上一个接一个地设置，
其中，所述多条电源线中的每条电源线由设置在所述多个行区域之中的对应的两个相邻的行区域中的每个行区域中的多个标准单元共用，
其中，虚设鳍设置在所述多个行区域之中的第一行区域中，并且在第一方向上纵向延伸，
其中，虚设鳍与第一行区域的边界之间的最短距离比第一行区域的所述边界与第一行区域中的多个有源鳍之中最靠近所述边界的第一有源鳍之间的最短距离小，
其中，虚设鳍在第二方向上与所述多条电源线之中的第一电源线间隔开，而不与第一电源线叠置，并且
其中，第一电源线与第一行区域的所述边界叠置，
所述半导体装置还包括：隔离层，覆盖所述多个行区域中的每个行区域中的所述多个有源鳍的下部，
其中，所述多条电源线中的至少一条电源线是掩埋在隔离层中的掩埋电源线，并且
其中，掩埋电源线的上表面比隔离层的上表面低。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116110882A (zh) * 2023-04-13 2023-05-12 长鑫存储技术有限公司 半导体结构

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10997354B2 (en) * 2018-03-16 2021-05-04 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit with asymmetric mirrored layout analog cells
KR20220022499A (ko) * 2020-08-18 2022-02-28 삼성전자주식회사 반도체 장치
KR20220023897A (ko) * 2020-08-21 2022-03-03 삼성전자주식회사 반도체 장치

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8728892B2 (en) * 2011-05-05 2014-05-20 Taiwan Semiconductor Manufacturing Company, Ltd. Adaptive fin design for FinFETs
US8698205B2 (en) * 2012-05-25 2014-04-15 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit layout having mixed track standard cell
US9576978B2 (en) * 2012-10-09 2017-02-21 Samsung Electronics Co., Ltd. Cells including at least one fin field effect transistor and semiconductor integrated circuits including the same
US9460259B2 (en) * 2014-08-22 2016-10-04 Samsung Electronics Co., Ltd. Methods of generating integrated circuit layout using standard cell library
KR102401577B1 (ko) * 2016-06-02 2022-05-24 삼성전자주식회사 집적 회로 및 표준 셀 라이브러리
US11011545B2 (en) * 2017-11-14 2021-05-18 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device including standard cells
US10971586B2 (en) 2018-06-28 2021-04-06 Taiwan Semiconductor Manufacturing Company, Ltd. Double height cell regions, semiconductor device having the same, and method of generating a layout diagram corresponding to the same
US11177256B2 (en) 2018-06-28 2021-11-16 Taiwan Semiconductor Manufacturing Company, Ltd. Odd-fin height cell regions, semiconductor device having the same, and method of generating a layout diagram corresponding to the same
US10497693B1 (en) * 2018-07-18 2019-12-03 Arm Limited Fractional-height transitional cell for semiconductor device layout
KR20210049252A (ko) * 2019-10-24 2021-05-06 삼성전자주식회사 반도체 소자
KR20220022499A (ko) * 2020-08-18 2022-02-28 삼성전자주식회사 반도체 장치
KR20220158886A (ko) * 2021-05-24 2022-12-02 삼성전자주식회사 반도체 소자 및 그의 제조 방법
US20230004857A1 (en) * 2021-06-30 2023-01-05 Armis Security Ltd. Techniques for validating machine learning models

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116110882A (zh) * 2023-04-13 2023-05-12 长鑫存储技术有限公司 半导体结构
CN116110882B (zh) * 2023-04-13 2023-09-15 长鑫存储技术有限公司 半导体结构

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