JPWO2018150913A1 - 半導体集積回路装置 - Google Patents

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Abstract

３次元トランジスタデバイスを用いた半導体集積回路装置において、単位面積当たりの遅延値が大きい遅延セルを実現する。セル（１）は論理セルであり、３次元トランジスタデバイス（Ｐ１１，Ｐ１２，Ｎ１１，Ｎ１２）を備える。セル（２）は遅延セルであり、３次元トランジスタデバイス（Ｐ２１−Ｐ２４，Ｎ２１−Ｎ２４）を備える。セル（２）において、ローカル配線（３１）が、電源配線（ＶＤＤ）から離れる向きにおいて立体拡散層部（２１ａ，２１ｂ）から突出する長さ（Ｄ２）は、セル（１）において、ローカル配線（１６）が、電源配線（ＶＤＤ）から離れる向きにおいて立体拡散層部（１１）から突出する長さ（Ｄ１）よりも、大きい。

Description

本開示は、フィンＦＥＴ（Field Effect Transistor）やナノワイヤＦＥＴ等の３次元トランジスタデバイスを用いた半導体集積回路装置に関する。
半導体基板上に半導体集積回路を形成する方法として、スタンダードセル方式が知られている。スタンダードセル方式とは、特定の論理機能を有する基本的単位（例えば、インバータ，ラッチ，フリップフロップ，全加算器など）をスタンダードセルとして予め用意しておき、半導体基板上に複数のスタンダードセルを配置して、それらのスタンダードセルを配線で接続することによって、ＬＳＩチップを設計する方式のことである。
また近年、半導体デバイスの分野において、フィン構造のＦＥＴ（以下、フィンＦＥＴと称する）の利用が提案されている。図９はフィンＦＥＴの概略を示す模式図である。二次元構造のＦＥＴと異なり、ソースおよびドレインはフィンと呼ばれる隆起した立体構造を持つ。そしてこのフィンを囲むように、ゲートが配置されている。このフィン構造により、チャネル領域がフィンの３つの面で形成されるので、チャネルの制御性が従来よりも大幅に改善する。このため、リーク電力削減、オン電流の向上、さらには動作電圧の低減などの効果が得られ、半導体集積回路の性能が向上する。なお、フィンＦＥＴは、立体拡散層部を有するいわゆる３次元トランジスタデバイスの一種である。３次元トランジスタデバイスには、その他に例えば、ナノワイヤＦＥＴと呼ばれる構造がある。
一方、遅延セルは、回路動作のタイミング調整等に用いられるものであり、例えばバッファ等を用いて実現される。特許文献１は、このような遅延調整セルの例を示している。
特開２００３−６０４８７号公報
３次元トランジスタデバイスを実装する場合、通常、ローカル配線（ローカルインターコネクト）が用いられる。ローカル配線とは、トランジスタの拡散層やゲートに、コンタクトを介することなく、直接接触するように設けられた配線のことをいう。
このようなローカル配線を利用する半導体集積回路装置において、単位面積当たりの遅延値が大きい遅延セルをいかに実現するか、ということが課題となる。
本開示は、フィンＦＥＴやナノワイヤＦＥＴ等の３次元トランジスタデバイスを用いた半導体集積回路装置において、単位面積当たりの遅延値が大きい遅延セルを実現する。
本開示の第１態様では、半導体集積回路装置は、３次元トランジスタデバイスを有し、論理セルである第１スタンダードセルと、３次元トランジスタデバイスを有し、遅延セルである第２スタンダードセルとを備える。前記第１スタンダードセルは、第１方向に延びる、１つ、または、前記第１方向と垂直をなす第２方向において並ぶ複数の、第１立体拡散層部と、前記第２方向に延びており、前記第１立体拡散層部と、前記第１方向に延びる、所定の第１電源電圧を供給する電源配線とを接続する第１ローカル配線とを備え、前記第２スタンダードセルは、前記第１方向に延びる、１つ、または、前記第２方向において並ぶ複数の、第２立体拡散層部と、前記第２方向に延びており、前記第２立体拡散層部と前記電源配線とを接続する第２ローカル配線と、前記第２立体拡散層部と平面視で交差するように前記第２方向に延びており、前記第２立体拡散層部を囲むように形成されており、所定の第２電源電圧が与えられているゲート配線とを備える。前記第２スタンダードセルにおいて、前記第２ローカル配線が、前記電源配線から離れる向きにおいて前記第２立体拡散層部から突出する長さは、前記第１スタンダードセルにおいて、前記第１ローカル配線が、前記電源配線から離れる向きにおいて前記第１立体拡散層部から突出する長さよりも、大きい。
この態様によると、遅延セルである第２スタンダードセルにおいて、ローカル配線が、電源配線から離れる向きにおいて立体拡散層部から突出する長さは、論理セルである第１スタンダードセルにおいて、ローカル配線が、電源配線から離れる向きにおいて立体拡散層部から突出する長さよりも、大きい。すなわち、遅延セルにおいて、３次元トランジスタデバイスの立体拡散層部に接続されたローカル配線は、立体拡散層部から長く延びている。これにより、ローカル配線とゲート配線との間の寄生容量がより大きくなるので、単位面積当たりの遅延値が大きい遅延セルを実現することができる。
本開示によると、３次元トランジスタデバイスを用いた半導体集積回路装置において、単位面積当たりの遅延値が大きい遅延セルを実現することができる。したがって、半導体集積回路装置の性能を向上させることができる。
第１実施形態に係る半導体集積回路装置が備えたスタンダードセルのレイアウト構成例を示す平面図 （ａ），（ｂ）は図１の構成における断面図 （ａ），（ｂ）は図１のスタンダードセルの回路図 （ａ），（ｂ）は遅延セルの他の回路例 図１のスタンダードセル２について、メタル配線の形状を示す平面図 図５の比較例を示す平面図 図１のスタンダードセル２の変形例を示す平面図 図１のスタンダードセル２の変形例を示す平面図 フィンＦＥＴの概略構造を示す模式図 ナノワイヤＦＥＴの概略構造を示す模式図 ナノワイヤＦＥＴの概略構造を示す模式図
以下、実施の形態について、図面を参照して説明する。以下の実施の形態では、半導体集積回路装置は複数のスタンダードセルを備えており、この複数のスタンダードセルのうち少なくとも一部は、フィンＦＥＴ（Field Effect Transistor）を用いているものとする。なお、フィンＦＥＴは、３次元トランジスタデバイスの一例であり、フィンＦＥＴを構成するフィンは立体拡散層部の一例である。
（第１実施形態）
図１は第１実施形態に係る半導体集積回路装置が備えたスタンダードセルのレイアウト構成例を示す平面図である。図１では、図面横方向をＸ方向（第１方向に相当）とし、図面縦方向をＹ方向（第２方向に相当）としている。以降のレイアウト平面図についても同様である。図１では、スタンダードセル１，２は、Ｘ方向に延びる同じセル列に配置されている。ＣＦはセル枠である。また、図２（ａ）は図１の線Ａ１−Ａ１における断面図であり、図２（ｂ）は図１の線Ａ２−Ａ２における断面図である。
図３（ａ），（ｂ）はスタンダードセル１，２の回路構成をそれぞれ示す回路図である。図３（ａ）に示すように、スタンダードセル１は２入力ＮＡＮＤ回路を構成する。スタンダードセル１は回路の論理機能に寄与する論理セルの一例である。図３（ｂ）に示すように、スタンダードセル２は、遅延セルを構成する。この遅延セルは、直列接続された４個のインバータを有している。
図１において、Ｘ方向に延びる電源配線ＶＤＤ，ＶＳＳが、メタル配線層Ｍ１に形成されている。スタンダードセル１，２は、電源配線ＶＤＤと電源配線ＶＳＳとの間に、Ｐ型トランジスタ領域ＰＡとＮ型トランジスタ領域ＮＡとがＹ方向に並べて配置されている。スタンダードセル１は、Ｐ型トランジスタ領域ＰＡに、Ｘ方向に延びる２本のフィン１１を備え、Ｎ型トランジスタ領域ＮＡに、Ｘ方向に延びる２本のフィン１２を備える。スタンダードセル２は、Ｐ型トランジスタ領域ＰＡに、Ｘ方向に延びる２本のフィン２１ａと、Ｘ方向に延びる２本のフィン２１ｂとを備え、Ｎ型トランジスタ領域ＮＡに、Ｘ方向に延びる２本のフィン２２ａと、Ｘ方向に延びる２本のフィン２２ｂとを備える。フィン２１ａとフィン２１ｂとは同一直線上に配置されており、フィン２２ａとフィン２２ｂとは同一直線上に配置されている。図１および他の平面図では、フィンとその上に形成されたゲート配線とによって、フィンＦＥＴが構成されている。ゲート配線は、フィンを、３方向から囲むように形成されている。なお、図１および他の平面図では、図の見やすさのために、フィンに灰色を付している。
また、フィン層に直接接触する配線層ＬＩに、ローカル配線が設けられている。ローカル配線は、平面視でフィンまたはゲート配線と重なる部分において、フィンまたはゲート配線の上層に接して形成されており、フィンまたはゲート配線と、電気的に接続されている。メタル配線はローカル配線の上層に位置しており、コンタクトを介してローカル配線と接続されている。
スタンダードセル１は、Ｐ型トランジスタ領域ＰＡおよびＮ型トランジスタ領域ＮＡにわたってＹ方向に延びるゲート配線１３，１４を備えている。フィン１１と、ゲート配線１３，１４とによって、フィンＦＥＴ Ｐ１１，Ｐ１２がそれぞれ構成されている。フィン１２と、ゲート配線１３，１４とによって、フィンＦＥＴ Ｎ１１，Ｎ１２がそれぞれ構成されている。また、１５ａ，１５ｂはダミーゲート配線である。フィン１１，１２の両端、および、ゲート配線１３，１４の間にそれぞれ、Ｙ方向に延びるローカル配線１６が設けられている。フィン１１の両端は、ローカル配線１６およびコンタクト１７を介して電源配線ＶＤＤに接続されている。フィン１２の一端（図面左側の端）は、ローカル配線１６およびコンタクト１７を介して、電源配線ＶＳＳに接続されている。ゲート配線１３は、ローカル配線１６およびコンタクト１７を介して、入力Ａが与えられるメタル配線１８ａと接続されており、ゲート配線１４は、ローカル配線１６およびコンタクト１７を介して、入力Ｂが与えられるメタル配線１８ｂと接続されている。出力Ｙを出力するメタル配線１８ｃは、ゲート配線１３，１４の間のフィン１１と、フィン１２の他端（図面右側の端）とに、ローカル配線１６およびコンタクト１７を介して接続されている。
スタンダードセル２は、Ｐ型トランジスタ領域ＰＡおよびＮ型トランジスタ領域ＮＡにわたって、Ｙ方向に延びるゲート配線２３，２４，２５，２６を備えている。Ｐ型トランジスタ領域ＰＡにおいて、フィン２１ａとゲート配線２３とによって、フィンＦＥＴ Ｐ２１が構成されており、フィン２１ａとゲート配線２４とによって、フィンＦＥＴ Ｐ２２が構成されている。フィンＦＥＴ Ｐ２１，Ｐ２２のソースは共有されており、Ｙ方向に延びるローカル配線３１およびコンタクト２８を介して、電源配線ＶＤＤに接続されている。また、フィン２１ｂとゲート配線２５とによって、フィンＦＥＴ Ｐ２３が構成されており、フィン２１ｂとゲート配線２６とによって、フィンＦＥＴ Ｐ２４が構成されている。フィンＦＥＴ Ｐ２３，Ｐ２４のソースは共有されており、Ｙ方向に延びるローカル配線３１およびコンタクト２８を介して、電源配線ＶＤＤに接続されている。
Ｎ型トランジスタ領域ＮＡにおいて、フィン２２ａとゲート配線２３とによって、フィンＦＥＴ Ｎ２１が構成されており、フィン２２ａとゲート配線２４とによって、フィンＦＥＴ Ｎ２２が構成されている。フィンＦＥＴ Ｎ２１，Ｎ２２のソースは共有されており、Ｙ方向に延びるローカル配線３１およびコンタクト２８を介して、電源配線ＶＳＳに接続されている。また、フィン２２ｂとゲート配線２５とによって、フィンＦＥＴ Ｎ２３が構成されており、フィン２２ｂとゲート配線２６とによって、フィンＦＥＴ Ｎ２４が構成されている。フィンＦＥＴ Ｎ２３，Ｎ２４のソースは共有されており、Ｙ方向に延びるローカル配線３１およびコンタクト２８を介して、電源配線ＶＳＳに接続されている。
また、２７ａ，２７ｂ，２７ｃはダミーゲート配線である。ダミーゲート配線２７ｃは、Ｙ方向に延びており、フィン２１ａとフィン２１ｂとの間、および、フィン２２ａ，２２ｂとの間を通っている。ダミーゲート配線２７ｃは、フィン２１ａ，２１ｂ，２２ａ，２２ｂと離間して設けられている。
また、スタンダードセル２には、メタル配線２９ａ〜２９ｅが設けられている。メタル配線２９ａはゲート配線２３に接続されている。すなわち、メタル配線２９ａは、フィンＦＥＴ Ｐ２１，Ｎ２１のゲートに接続されており、スタンダードセル２の入力Ｃに対応している。メタル配線２９ｂは、フィン２１ａ，２２ａの一端（図面左側の端）をゲート配線２４に接続している。すなわち、メタル配線２９ｂは、フィンＦＥＴ Ｐ２１，Ｎ２１のドレインとフィンＦＥＴ Ｐ２２，Ｎ２２のゲートとを接続している。メタル配線２９ｃは、フィン２１ａ，２２ａの他端（図面右側の端）をゲート配線２５に接続している。すなわち、メタル配線２９ｃは、フィンＦＥＴ Ｐ２２，Ｎ２２のドレインとフィンＦＥＴ Ｐ２３，Ｎ２３のゲートとを接続している。メタル配線２９ｄは、フィン２１ｂ，２２ｂの一端（図面左側の端）をゲート配線２６に接続している。すなわち、メタル配線２９ｄは、フィンＦＥＴ Ｐ２３，Ｎ２３のドレインとフィンＦＥＴ Ｐ２４，Ｎ２４のゲートとを接続している。メタル配線２９ｅは、フィン２１ｂの他端（図面右側の端）とフィン２２ｂの他端（図面右側の端）とを接続している。すなわち、メタル配線２９ｅは、フィンＦＥＴ Ｐ２４，Ｎ２４のドレイン同士を接続しており、スタンダードセル２の出力Ｚに対応している。
ここで、フィンと電源配線とを接続するローカル配線に着目する。
スタンダードセル２のＰ型トランジスタ領域ＰＡにおいて、フィン２１ａ，２１ｂに接続され、Ｙ方向に延びるローカル配線３１は、フィン２１ａ，２１ｂを超えて、セル内側に向かってさらに長く延びている。すなわち、ローカル配線３１がフィン２１ａ，２１ｂから、電源配線ＶＤＤから離れる向きに突出した長さ（突出長）Ｄ２は、スタンダードセル１のＰ型トランジスタ領域ＰＡにおいて、ローカル配線１６がフィン１１から、電源配線ＶＤＤから離れる向きに突出した長さ（突出長）Ｄ１よりも、大きい。同様に、スタンダードセル２のＮ型トランジスタ領域ＮＡにおいて、フィン２２ａ，２２ｂに接続され、Ｙ方向に延びるローカル配線３１は、フィン２２ａ，２２ｂを超えて、セル内側に向かってさらに長く延びている。
通常のスタンダードセルでは、寄生容量の増加を抑えるために、ローカル配線の長さは最小限に設定されている。例えば、スタンダードセル１におけるローカル配線１６の突出長Ｄ１は、製造プロセスで許容される最小値とするのが好ましい。これに対して本実施形態では、遅延セルであるスタンダードセル２において、配線容量を増やして遅延をより大きくするために、ローカル配線３１を、フィン２１ａ，２１ｂ，２２ａ，２２ｂを超えて、セル内側に向かってさらに長く延ばしている。ローカル配線３１を長く延ばすことによって、ローカル配線３１とゲート配線２３，２４，２５，２６との間の寄生容量がより大きくなるため、遅延値を大きくすることができる。したがって、単位面積当たりの遅延値が大きい遅延セルすなわちスタンダードセル２を実現することができる。
なお、図１の構成では、スタンダードセル１，２において、フィン１１とフィン２１ａ，２１ｂの本数、および、Ｙ方向における位置は同一であるものとした。ただし、本開示はこれに限られるものではなく、フィン１１とフィン２１ａ，２１ｂの本数は異なっていてもよいし、また、Ｙ方向における位置が同一でなくてもよい。いずれの場合においても、ローカル配線がフィンのセル内側の端から突出した長さを、突出長として、比較すればよい。
また、図１の構成では、スタンダードセル１，２は、Ｘ方向に延びる同じセル列に配置されているものとしたが、本開示はこれに限られるものではなく、異なるセル列に配置されていてもよい。
また、遅延セルの回路構成は、図３（ｂ）に示したものに限られない。例えば、直列接続するインバータの個数を４個以外、例えば２個や６個としてもよい。あるいは図４に示すような回路構成としてもよい。図４（ａ）では、インバータと、一組のＰ型トランジスタとＮ型トランジスタからなるスイッチ回路とを、直列に接続した構成としている。なお、図４（ａ）では、スイッチ回路とインバータからなる部分回路Ｆ１を２個接続しているが、部分回路Ｆ１をＮ個（Ｎは偶数）接続するようにしてもよい。また、スイッチ回路を直列に２個以上接続する構成でもかまわない。図４（ｂ）では、Ｐ型トランジスタとＮ型トランジスタが２個ずつ縦積みされてなるインバータによって、部分回路Ｆ２が構成されている。なお、図４（ｂ）では、部分回路Ｆ２を２個接続しているが、部分回路Ｆ２をＮ個（Ｎは偶数）接続するようにしてもよい。また、部分回路Ｆ２を構成するインバータを、Ｐ型トランジスタとＮ型トランジスタを３個以上縦積みすることによって構成してもかまわない。すなわち、遅延セルは、入力信号を遅延させて出力する回路構成であれば、どのようなものであってもよい。
（メタル配線の形状）
図５は図１のスタンダードセル２について、メタル配線の形状を示す平面図である。なお、図５では、図の簡略化のために、フィンとゲート配線の図示を省略している。上述したとおり、スタンダードセル２にはメタル配線２９ａ〜２９ｅが設けられており、これらメタル配線２９ａ〜２９ｅによって、スタンダードセル２の論理を構成するための接続が行われている。
本実施形態では、スタンダードセル２の論理を構成するための接続を行うメタル配線に、単に論理を構成するためには不要である冗長部（図５において模様を付した部分）を追加している。この冗長部により、信号配線の配線容量を増やして、遅延をより大きくすることができる。
具体的には、メタル配線２９ｃは、主部４０ａと、冗長部４１，４２とを有している。主部４０ａ（メタル配線２９ｃのうち模様が付されていない部分）は、スタンダードセル２の論理を構成するための接続を行うものであり、具体的には、フィンＦＥＴ Ｐ２２，Ｎ２２のドレインとフィンＦＥＴ Ｐ２３，Ｎ２３のゲートとを接続している。一方、冗長部４１，４２は、主部４０ａから、主部４０ａが延びる方向（ここではＹ方向）と異なる方向（ここではＸ方向）に分岐し、主部４０ａのみと電気的に接続されている。
同様に、メタル配線２９ｄは、主部４０ｂと、冗長部４３，４４とを有している。主部４０ｂ（メタル配線２９ｄのうち模様が付されていない部分）は、スタンダードセル２の論理を構成するための接続を行うものであり、具体的には、フィンＦＥＴ Ｐ２３，Ｎ２３のドレインとフィンＦＥＴ Ｐ２４，Ｎ２４のゲートとを接続している。一方、冗長部４３，４４は、主部４０ｂから、主部４０ｂが延びる方向（ここではＹ方向）と異なる方向（ここではＸ方向）に分岐し、主部４０ｂのみと電気的に接続されている。また、メタル配線２９ｅは、主部４０ｃと、冗長部４５，４６とを有している。主部４０ｃ（メタル配線２９ｅのうち模様が付されていない部分）は、スタンダードセル２の論理を構成するための接続を行うものであり、具体的には、フィンＦＥＴ Ｐ２４，Ｎ２４のドレイン同士を接続している。一方、冗長部４５，４６は、主部４０ｃから、主部４０ｃが延びる方向（ここではＹ方向）と異なる方向（ここではＸ方向）に分岐し、主部４０ｃのみと電気的に接続されている。
図６は比較例として、メタル配線から冗長部を省いた場合におけるスタンダードセル２のレイアウト構成を示す図である。図６から分かるように、図５のレイアウトから冗長部４１〜４６を省いても、スタンダードセル２の論理を構成するのに問題は生じない。
このように、スタンダードセル２の論理を構成するための接続を行うメタル配線２９ｃ，２９ｄ，２９ｅに、単に論理を構成するためには不要である冗長部４１〜４６を設けることによって、信号配線の配線容量を増やして、遅延をより大きくすることができる。
また、図５の構成において、第１配線に対応するメタル配線２９ｄが有する冗長部４３と、第２配線に対応するメタル配線２９ｅが有する冗長部４５とは、同一方向（ここではＸ方向）に延びており、かつ、当該同一方向と垂直をなす方向（ここではＹ方向）において、他のメタル配線を間に介さずに隣り合っている。同様に、メタル配線２９ｄが有する冗長部４４と、メタル配線２９ｅが有する冗長部４６とは、同一方向（ここではＸ方向）に延びており、かつ、当該同一方向と垂直をなす方向（ここではＹ方向）において、他のメタル配線を間に介さずに隣り合っている。このような構成により、信号配線の配線容量をさらに増やすことができ、遅延をより大きくすることができる。
さらに、フィンＦＥＴ Ｐ２４，Ｎ２４からなるインバータに関して、メタル配線２９ｄはこのインバータの入力に接続されており、メタル配線２９ｅはこのインバータの出力に接続されている。このように、同じインバータの入力と出力の信号線となるメタル配線２９ｄ，２９ｅについて、冗長部４３，４５を隣り合うように配置し、冗長部４４，４６を隣り合うように配置することによって、信号配線の遅延をより大きくすることができる。なお、インバータ以外の論理ゲートについて、その入力と出力の信号線となるメタル配線について、冗長部を隣り合うように配置してもよい。
（変形例）
図７は図１のスタンダードセル２のレイアウト構成の変形例を示す図である。なお、図７では、図の簡略化のために、フィンの図示を省略している。図７の構成では、ダミーゲート配線２７ｃが、ローカル配線５１（模様を付している）を介して、ゲート配線２５およびメタル配線２９ｃに接続されている。すなわち、ダミーゲート配線２７ｃが、フィンＦＥＴ Ｐ２２，Ｎ２２からなるインバータとフィンＦＥＴ Ｐ２３，Ｎ２３からなるインバータとを接続する信号配線に、容量を構成するように、接続されている。これにより、信号配線の配線容量を増やして、遅延をより大きくすることができる。
図８は図１のスタンダードセル２のレイアウト構成の変形例を示す図である。なお、図８では、図の簡略化のために、フィンの図示を省略している。図８の構成では、ダミーゲート配線２７ｃが、ローカル配線６１（模様を付している）を介してメタル配線２９ｃに接続されており、かつ、ローカル配線６２（模様を付している）を介してゲート配線２５に接続されている。すなわち、ダミーゲート配線２７ｃが、フィンＦＥＴ Ｐ２２，Ｎ２２からなるインバータとフィンＦＥＴ Ｐ２３，Ｎ２３からなるインバータとを接続する信号配線の一部を構成するように、接続されている。これにより、ダミーゲート配線２７ｃが、信号配線の遅延と配線容量の両方に寄与することになり、信号配線の遅延をより大きくすることができる。
（３次元トランジスタデバイスの他の例）
また、上の各実施形態では、フィンＦＥＴを例にとって説明したが、フィンＦＥＴ以外の３次元トランジスタデバイス、例えばナノワイヤＦＥＴを用いた構成としてもよい。
図１０はナノワイヤＦＥＴの基本構造例を示す模式図である（全周ゲート（ＧＡＡ：Gate All Around）構造ともいう）。ナノワイヤＦＥＴとは、電流が流れる細いワイヤ（ナノワイヤ）を用いたＦＥＴである。ナノワイヤは例えばシリコンによって形成される。図１０に示すように、ナノワイヤは、基板上において、水平方向すなわち基板と並行して延びるように形成されており、その両端が、ナノワイヤＦＥＴのソース領域およびドレイン領域となる構造物に接続されている。本願明細書では、ナノワイヤＦＥＴにおいて、ナノワイヤの両端に接続されており、ナノワイヤＦＥＴのソース領域およびドレイン領域となる構造物のことを、パッドと呼ぶ。図１０では、シリコン基板の上にＳＴＩ(Shallow Trench Isolation)が形成されているが、ナノワイヤの下方（ハッチを付した部分）では、シリコン基板が露出している。なお実際には、ハッチを付した部分は熱酸化膜等で覆われている場合があるが、図１０では簡略化のため、図示を省略している。
ナノワイヤは、その周囲が、シリコン酸化膜等の絶縁膜を介して、例えばポリシリコンからなるゲート電極によってぐるりと囲まれている。パッドおよびゲート電極は、基板表面上に形成されている。この構造により、ナノワイヤのチャネル領域は、上部、両側部、および、下部が全てゲート電極に囲まれているため、チャネル領域に均一に電界がかかり、これにより、ＦＥＴのスイッチング特性が良好になる。
なお、パッドは、少なくともナノワイヤが接続されている部分はソース／ドレイン領域となるが、ナノワイヤが接続されている部分よりも下の部分は、必ずしもソース／ドレイン領域とはならない場合もある。また、ナノワイヤの一部（ゲート電極に囲まれていない部分）が、ソース／ドレイン領域となる場合もある。
また、図１０では、ナノワイヤは、縦方向すなわち基板と垂直をなす方向において、２本配置されている。ただし、縦方向に配置するナノワイヤの本数は、２本に限られるものではなく、１本でもよいし、３本以上を縦方向に並べて配置してもよい。また、図１０では、最も上のナノワイヤの上端とパッドの上端とは高さがそろっている。ただし、これらの高さをそろえる必要はなく、パッドの上端が最も上のナノワイヤの上端よりも高くてもかまわない。
また、図１１に示すように、基板の上面にＢＯＸ(Buried Oxide)が形成されており、このＢＯＸの上にナノワイヤＦＥＴが形成される場合もある。
なお、上述の実施形態において、フィンＦＥＴに代えてナノワイヤＦＥＴを用いて半導体集積回路装置を構成する場合は、ナノワイヤＦＥＴにおける、１本または基板と垂直をなす方向に配置された複数本のナノワイヤ、および、そのナノワイヤの両端に接続されたパッドが、フィンＦＥＴのフィンに対応することになる。例えば、図１のスタンダードセル２における２本のフィン２１ａは、それぞれ、Ｘ方向に延びる１本または基板と垂直をなす方向に配置された複数本のナノワイヤと、パッドとが、交互に接続された構造に置き換えられる。すなわち、ナノワイヤＦＥＴを用いた構成では、ナノワイヤおよびその両端に接続されたパッドが、立体拡散層部に相当する。そして、ローカル配線は、立体拡散層部に相当する構造におけるパッドに接続される。
なお、発明の趣旨を逸脱しない範囲で、複数の実施形態における各構成要素を任意に組み合わせてもよい。
本開示では、３次元トランジスタデバイスを用いた半導体集積回路装置において、単位面積当たりの遅延値が大きい遅延セルを実現することができる。したがって、半導体集積回路装置の性能向上に有用である。
１ 第１スタンダードセル
２ 第２スタンダードセル
１１，１２，２１ａ，２１ｂ，２２ａ，２２ｂ フィン（立体拡散層部）
１３，１４，２３，２４，２５，２６ ゲート配線
１６，３１， ローカル配線
Ｐ１１，Ｐ１２，Ｎ１１，Ｎ１２，Ｐ２１，Ｐ２２，Ｐ２３，Ｐ２４，Ｎ２１，Ｎ２２，Ｎ２３，Ｎ２４ フィンＦＥＴ（３次元トランジスタデバイス）
２７ｃ ダミーゲート配線
２９ａ〜２９ｅ メタル配線
４０ａ，４０ｂ，４０ｃ 主部
４１〜４６ 冗長部
ＶＤＤ 電源配線
ＶＳＳ 電源配線

Claims (9)

  1. ３次元トランジスタデバイスを有し、論理セルである第１スタンダードセルと、
    ３次元トランジスタデバイスを有し、遅延セルである第２スタンダードセルとを備え、
    前記第１スタンダードセルは、
    第１方向に延びる、１つ、または、前記第１方向と垂直をなす第２方向において並ぶ複数の、第１立体拡散層部と、
    前記第２方向に延びており、前記第１立体拡散層部と、前記第１方向に延びる、所定の第１電源電圧を供給する電源配線とを接続する第１ローカル配線とを備え、
    前記第２スタンダードセルは、
    前記第１方向に延びる、１つ、または、前記第２方向において並ぶ複数の、第２立体拡散層部と、
    前記第２方向に延びており、前記第２立体拡散層部と前記電源配線とを接続する第２ローカル配線と、
    前記第２立体拡散層部と平面視で交差するように前記第２方向に延びており、前記第２立体拡散層部を囲むように形成されており、所定の第２電源電圧が与えられているゲート配線とを備え、
    前記第２スタンダードセルにおいて、前記第２ローカル配線が、前記電源配線から離れる向きにおいて前記第２立体拡散層部から突出する長さは、前記第１スタンダードセルにおいて、前記第１ローカル配線が、前記電源配線から離れる向きにおいて前記第１立体拡散層部から突出する長さよりも、大きい
    ことを特徴とする半導体集積回路装置。
  2. 請求項１記載の半導体集積回路装置において、
    前記第１立体拡散層部と前記第２立体拡散層部とは、個数、および、前記第２方向における位置が同一である
    ことを特徴とする半導体集積回路装置。
  3. 請求項１記載の半導体集積回路装置において、
    前記第２スタンダードセルは、
    前記第２ローカル配線の上層に形成されたメタル配線を備え、
    前記メタル配線に含まれる第１配線は、
    当該第２スタンダードセルの論理を構成するための接続を行う主部と、
    前記主部から、前記主部が延びる方向と異なる方向に分岐し、前記主部のみと電気的に接続された冗長部とを有する
    ことを特徴とする半導体集積回路装置。
  4. 請求項３記載の半導体集積回路装置において、
    前記メタル配線は、前記主部と前記冗長部とを有する第２配線を含み、
    前記第１配線が有する前記冗長部と、前記第２配線が有する前記冗長部とは、同一方向に延びており、かつ、当該同一方向と垂直をなす方向において、他のメタル配線を間に介さずに隣り合っている
    ことを特徴とする半導体集積回路装置。
  5. 請求項４記載の半導体集積回路装置において、
    前記第２スタンダードセルは、
    ３次元トランジスタデバイスによって構成された論理ゲートを備え、
    前記第１配線は、前記論理ゲートの入力に接続されており、
    前記第２配線は、前記論理ゲートの出力に接続されている
    ことを特徴とする半導体集積回路装置。
  6. 請求項５記載の半導体集積回路装置において、
    前記論理ゲートは、インバータである
    ことを特徴とする半導体集積回路装置。
  7. 請求項１記載の半導体集積回路装置において、
    前記第２スタンダードセルは、
    前記第２方向に延びており、前記第２立体拡散層部と離間して設けられたダミーゲート配線を備え、
    前記ダミーゲート配線は、当該第２スタンダードセルの論理を構成するための接続を行う配線に、接続されている
    ことを特徴とする半導体集積回路装置。
  8. 請求項７記載の半導体集積回路装置において、
    前記ダミーゲート配線は、当該第２スタンダードセルの論理を構成するための接続を行う配線の一部を構成している
    ことを特徴とする半導体集積回路装置。
  9. 請求項１〜８のうちいずれか１項記載の半導体集積回路装置において、
    前記３次元トランジスタデバイスは、フィンＦＥＴ（Field Effect Transistor）、または、ナノワイヤＦＥＴである
    ことを特徴とする半導体集積回路装置。
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