JP2012080523A - 制御電圧生成回路、定電流源回路及びそれらを有する遅延回路、論理回路 - Google Patents

制御電圧生成回路、定電流源回路及びそれらを有する遅延回路、論理回路 Download PDF

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Abstract

【課題】回路規模を増大させることなくトランジスタの閾値電圧に応じた制御電圧を精度良く生成することが可能な制御電圧生成回路を提供すること。
【解決手段】本発明にかかる制御電圧生成回路は、高電位側電源と低電位側電源との間に直列に接続された同一導電型の複数のＭＯＳトランジスタを有し、何れかのＭＯＳトランジスタのドレイン電圧を参照電圧Ｖｐ１として生成する参照電圧生成部１１と、高電位側電源と低電位側電源との間に直列に接続され参照電圧生成部１１と同一導電型の複数のＭＯＳトランジスタを有し、何れかのＭＯＳトランジスタのゲートに参照電圧が供給され、何れかのＭＯＳトランジスタのドレイン電圧を制御電圧（バイアス電圧）として出力する電圧変換部１２と、を備える。
【選択図】図２Ａ

Description

本発明は、制御電圧生成回路、定電流源回路及びそれらを有する遅延回路、論理回路に関する。
低電圧設計における遅延ばらつきの増大、大規模設計におけるクロックのタイミング設計の困難化、により各論理セルに対して大きな遅延量を持たせることによるホールド補償を要求するＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）が増加している。大きな遅延量によってホールド補償を行うためには、ホールドを補償すべき信号に遅延を付加する遅延回路を用いる必要があるが、それを用いる手法として、（１）要求遅延に応じた数の遅延回路を直列に挿入する手法、（２）定電流源によって駆動電流が制御される遅延回路を用いた手法、が知られている。
特許文献１〜６に、定電流源によって駆動電流が制御される遅延回路を用いた手法が開示されている。
特許文献１には、電流制御型ＣＭＯＳインバータを含む複数のＣＭＯＳインバータと、電流制御型ＣＭＯＳインバータに対して定電流を供給するカレントミラー回路と、を備えたディレイ回路が開示されている。
特許文献２には、定電流源と、定電流源による定電流に依存して入力に対する出力の動作遅延時間が決まる遅延段と、遅延段のプロセスばらつき等による遅延特性の変動を逆方向に補償する補償回路と、有する遅延回路が開示されている。
特許文献３には、電源電圧の変動を吸収し、当該電源電圧よりも低い一定の内部電源電圧を生成する定電圧生成手段と、内部電源電圧によって駆動され縦続接続された複数のインバータを有する遅延手段と、を備えた遅延回路が開示されている。なお、定電圧生成手段では、ＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタが混在している。特許文献４にも、縦続接続された複数のインバータに対して定電圧を供給する電圧発生部を備えた遅延回路が開示されている。
特許文献５には、温度依存性を有する能動素子（ＭＯＳトランジスタ）及び温度依存性のない受動素子（抵抗）からなる温度検出回路と、当該温度検出回路の検出結果に応じて駆動電流が制御されるインバータと、を備えた温度補償回路が開示されている。特許文献６にも、ＭＯＳトランジスタ及び抵抗からなる制御電圧発生部と、当該制御電圧発生部の出力結果に応じて駆動電流が制御されるインバータと、を備えた遅延回路が開示されている。
特開平５−２６８００９号公報 特開２００５−１１７４４２号公報 特開平１１−１６８３６２号公報 特開２０００−５９１８４号公報 特開平９−２７０６９２号公報 特開２００１−２８５０３６号公報
まず、（１）の手法では、ホールド補償値が大きいほど遅延回路数が増加するため、回路規模や消費電力が増大するという問題があった。さらに、従来技術の遅延回路を用いた場合、要求遅延に比例してプロセスばらつき等による遅延ばらつきが大きくなるという問題があった。
一方、（２）の手法では、定電流源の電流値を調整することにより遅延回路の遅延量を容易に制御可能である。しかし、定電流源はプロセスばらつきの影響に比較的弱く、遅延ばらつきが大きくなるという問題があった。また、遅延ばらつきの影響を抑制するための補正回路をさらに備えた場合、回路規模が増大するという問題があった。
具体的には、特許文献１及び特許文献２に示された回路は定電流源を備えるが、当該定電流源はダイオード等を有するのが一般的であるため、その影響により回路規模が増大してしまう。さらに、特許文献１は、外部からバイアス信号が供給される回路構成であるが、ランダムに配置される遅延回路の全てにバイアス信号を供給するには大きな配線リソースが必要になってしまう。
また、特許文献３及び特許文献４に示された回路は、ＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタが混在する定電圧生成手段を備えるが、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとでは、プロセスばらつきが異なる可能性がある。それにより、遅延ばらつきが大きくなる可能性がある。
また、特許文献５及び特許文献６に示された回路は、ＭＯＳトランジスタ及び抵抗からなる電圧生成部（温度センサ、制御電圧発生部）を備えるが、抵抗の占める面積が大きいため、その影響により回路規模が増大してしまう。
以上のように、従来技術の遅延回路（半導体集積回路）では、回路規模の増大を抑制しつつ、外部入力信号に対して精度の高い遅延を付加することができないという問題があった。
本発明にかかる制御電圧生成回路は、第１電源と第２電源との間に直列に接続された同一導電型の複数の第１トランジスタを有し、前記複数の第１トランジスタの何れかのドレイン電圧を参照電圧として生成する参照電圧生成部と、前記第１電源と前記第２電源との間に直列に接続され前記参照電圧生成部と同一導電型の複数の第２トランジスタを有し、前記複数の第２トランジスタの何れかのゲートに前記参照電圧が供給され、前記複数の第２トランジスタの何れかのドレイン電圧を制御電圧として出力する電圧変換部と、を備える。
上述のような回路構成により、回路規模を増大させることなくトランジスタの閾値電圧に応じた制御電圧を精度良く生成することができる。例えば、この制御電圧が遅延回路に供給されることにより、当該遅延回路は回路規模を増大させることなく外部入力信号に対して精度の高い遅延を付加することができる。
本発明により、回路規模を増大させることなくトランジスタの閾値電圧に応じた制御電圧を精度良く生成することが可能な制御電圧生成回路、及び、それを備えることにより安定した定電流を生成することが可能な定電流源回路を提供することができる。さらに、この制御電圧生成回路を備えることにより回路規模を増大させることなく外部入力信号に対して精度の高い遅延を付加することが可能な遅延回路等の論理回路を提供することができる。
本発明の実施の形態１にかかる遅延回路を示すブロック図である。 本発明の実施の形態１にかかるバイアス生成部を示す回路図である。 本発明の実施の形態１にかかるバイアス生成部を示す回路図である。 本発明の実施の形態１にかかる遅延回路のレイアウトパターンを示す図である。 本発明の実施の形態１にかかる遅延回路の動作波形を示す図である。 本発明の実施の形態１にかかる遅延回路の動作波形を示す図である。 本発明の実施の形態１にかかる遅延回路の動作波形を示す図である。 本発明の実施の形態１にかかるバイアス生成部を示す回路図である。 本発明の実施の形態１にかかるバイアス生成部を示す回路図である。 本発明の実施の形態１にかかるバイアス生成部を示す回路図である。 本発明の実施の形態１にかかるバイアス生成部を示す回路図である。 本発明の実施の形態１にかかるバイアス生成部を示す回路図である。 本発明の実施の形態１にかかるバイアス生成部を示す回路図である。 本発明の実施の形態２にかかる遅延回路を示すブロック図である。 本発明の実施の形態２にかかるバイアス生成部を示す回路図である。 本発明の実施の形態２にかかるバイアス生成部を示す回路図である。 本発明の実施の形態２にかかる遅延回路の動作波形を示す図である。 本発明の実施の形態２にかかるバイアス生成部を示す回路図である。 本発明の実施の形態２にかかるバイアス生成部を示す回路図である。 本発明の実施の形態３にかかる遅延回路の動作波形を示す図である。 本発明を適用したチップ設計手順を示す図である。 ホールド補償値と論理回路部分の面積との関係を示す図である。 本発明の定電流源回路を、一般的な論理回路に対して適用したブロック図である。 本発明の定電流源回路を、一般的な論理回路に対して適用したブロック図である。 本発明の定電流源回路を、一般的な論理回路に対して適用したブロック図である。 本発明の定電流源回路を、一般的な論理回路に対して適用したブロック図である。 本発明の定電流源回路を、一般的な論理回路に対して適用したブロック図である。 一般的なスタンダードセルのレイアウトパターンを示す図である。 本発明にかかるスタンダードセルのレイアウトパターンを示す図である。 本発明にかかるスタンダードセルのレイアウトパターンを示す図である。 本発明にかかるスタンダードセルのレイアウトパターンを示す図である。 本発明にかかるスタンダードセルのレイアウトパターンを示す図である。 本発明の定電流源回路を、一般的な論理回路に対して適用したブロック図である。 本発明にかかるスタンダードセルのレイアウトパターンを示す図である。 本発明の定電流源回路を、一般的な論理回路に対して適用したブロック図である。 本発明にかかるスタンダードセルのレイアウトパターンを示す図である。 本発明の定電流源回路を、一般的な論理回路に対して適用したブロック図である。 本発明にかかるスタンダードセルのレイアウトパターンを示す図である。 本発明にかかるスタンダードセルのレイアウトパターンを示す図である。 本発明にかかるスタンダードセルのレイアウトパターンを示す図である。 本発明にかかるスタンダードセルのレイアウトパターンを示す図である。 本発明にかかるスタンダードセルのレイアウトパターンを示す図である。 本発明にかかるスタンダードセルのレイアウトパターンを示す図である。 本発明にかかるスタンダードセルのレイアウトパターンを示す図である。 本発明にかかるスタンダードセルのレイアウトパターンを示す図である。
以下、図面を参照しつつ、本発明の実施の形態について説明する。なお、図面は簡略的なものであるから、この図面の記載を根拠として本発明の技術的範囲を狭く解釈してはならない。また、同一の要素には、同一の符号を付し、重複する説明は省略する。
実施の形態１
図１に本発明の実施の形態１にかかる遅延回路（半導体集積回路）１を示す。図１に示す遅延回路１は、バイアス生成部１０と、バイアス生成部２０と、遅延生成部３０と、を備える。ここで、図１に示す遅延回路１は、バイアス生成部１０，２０がそれぞれ同一導電型の複数のＭＯＳトランジスタにより構成され、外部からの入力信号に対して精度の高い遅延を付加することを特徴とする。以下、詳細に説明する。
（遅延生成部３０）
遅延生成部３０は、入力信号Ａに遅延を付加して出力信号Ｙとして出力する部である。遅延生成部３０は、トランジスタＭＤ１〜ＭＤ６を有する。なお、本実施の形態では、トランジスタＭＤ１、ＭＤ４、及びＭＤ６がＮチャネルＭＯＳトランジスタ、トランジスタＭＤ２、ＭＤ３、及びＭＤ５がＰチャネルＭＯＳトランジスタである場合を例に説明する。また、本実施の形態では、ＰチャネルＭＯＳトランジスタのバックゲートが高電位側電源端子（第１電源端子）に接続され、ＮチャネルＭＯＳトランジスタのバックゲートが低電位側電源端子（第２電源端子）に接続される場合を例に説明する。
トランジスタＭＤ１〜ＭＤ４は、電源電圧ＶＤＤが供給される高電位側電源端子と、接地電圧ＧＮＤが供給される低電位側電源端子と、の間に直列に接続される。より具体的には、トランジスタＭＤ１では、ゲートにバイアス生成部２０からのバイアス電圧Ｖｎ２が供給され、ソースに低電位側電源端子が接続され、ドレインにトランジスタＭＤ４のソースが接続される。トランジスタＭＤ４では、ゲートに入力信号Ａ（ノードＡの電圧）が供給され、ドレインにノードＵが接続される。トランジスタＭＤ２では、ゲートにバイアス生成部１０からのバイアス電圧Ｖｐ２が供給され、ソースに高電位側電源端子が接続され、ドレインにトランジスタＭＤ３のソースが接続される。トランジスタＭＤ３では、ゲートに入力信号Ａが供給され、ドレインにノードＵが接続される。
つまり、トランジスタＭＤ１〜ＭＤ４では、トランジスタＭＤ３，ＭＤ４によりインバータが構成されるとともに、定電流用トランジスタであるトランジスタＭＤ２によってトランジスタＭＤ３に高電位側電源端子から供給される電流が制御され、定電流用トランジスタであるトランジスタＭＤ１によってトランジスタＭＤ４から低電位側電源端子に流れる電流が制御される。
トランジスタＭＤ５では、ソースに高電位側電源端子が接続され、ゲートにノードＵが接続され、ドレインにノードＹが接続される。トランジスタＭＤ６では、ソースに低電位側電源端子が接続され、ゲートにノードＵが接続され、ドレインにノードＹが接続される。つまり、トランジスタＭＤ５，ＭＤ６によりインバータが構成される。したがって、遅延生成部３０では、電流供給が制御されるインバータと、一般的なインバータと、が直列に接続されている。さらに本実施例ではＰチャネルＭＯＳトランジスタＭＤ２，ＭＤ３，ＭＤ５のバックゲートはそれぞれ高電位側電源端子に接続され、ＮチャンネンルＭＯＳトランジスタＭＤ１，ＭＤ４，ＭＤ６のバックゲートはそれぞれ低電位側電源端子に接続されている。
（バイアス生成部１０）
バイアス生成部１０は、バイアス電圧Ｖｐ２を生成して遅延生成部３０に対して出力する部である。具体的には、バイアス生成部１０は、バイアス電圧Ｖｐ２を生成し、遅延生成部３０に設けられたトランジスタＭＤ２のゲートに対して出力する。それにより、トランジスタＭＤ２のソース−ドレイン間に流れる電流が制御される。
図２Ａは、バイアス生成部１０を示す回路図である。バイアス生成部１０は、参照電圧生成部（第１参照電圧部）１１と、電圧変換部（第１電圧変換部）１２と、を有する。参照電圧生成部１１は、トランジスタ（第１参照用トランジスタ）ＭＰ１１，ＭＰ１２を有する。電圧変換部１２は、トランジスタ（第１変換用トランジスタ）ＭＰ２１，ＭＰ２２を有する。なお、本実施の形態では、トランジスタＭＰ１１、ＭＰ１２、ＭＰ２１、及びＭＰ２２がＰチャネルＭＯＳトランジスタである場合を例に説明する。つまり、トランジスタＭＰ１１、ＭＰ１２、ＭＰ２１、及びＭＰ２２は、同一導電型のＭＯＳトランジスタである。
参照電圧生成部１１において、トランジスタＭＰ１１，ＭＰ１２は、高電位側電源端子と低電位側電源端子との間に直列に接続される。具体的には、トランジスタＭＰ１１では、ゲートに接地電圧ＧＮＤが供給され、ドレインに低電位側電源端子が接続され、ソースにトランジスタＭＰ１２のドレインが接続される。トランジスタＭＰ１２では、ゲートに接地電圧ＧＮＤが供給され、ソースに高電位側電源端子が接続される。そして、参照電圧生成部１１は、トランジスタＭＰ１１のソースとトランジスタＭＰ１２のドレインとを接続する信号線上のノードの電位を参照電圧Ｖｐ１として出力する。なお、本実施の形態では、参照電圧生成部１１を構成するトランジスタＭＰ１１，ＭＰ１２のゲートには、何れも接地電圧ＧＮＤが供給される場合を例に説明しているが、これに限らず一定の電圧を与えても良い。参照電圧生成部１１がデバイスのしきい値ばらつきに対して逆方向の特性を持つ参照電圧Ｖｐ１を生成する回路構成であれば適宜変更可能である。この条件を満たすのであれば、例えば、トランジスタＭＰ１１，ＭＰ１２がダイオード接続される回路構成にも適宜変更可能である。このように、トランジスタＭＰ１１，ＭＰ１２のゲートには、接地電圧ＧＮＤ及び内部ノードの何れかが接続され、好ましくは、外部からの信号は供給されない。
電圧変換部１２において、トランジスタＭＰ２１，ＭＰ２２は、高電位側電源端子と低電位側電源端子との間に直列に接続される。具体的には、トランジスタＭＰ２１では、ゲートに接地電圧ＧＮＤが供給され、ドレインに低電位側電源端子が接続され、ソースにトランジスタＭＰ２２のドレインが接続される。トランジスタＭＰ２２では、ゲートに参照電圧生成部１１からの参照電圧Ｖｐ１が供給され、ソースに高電位側電源端子が接続される。そして、電圧変換部１２は、トランジスタＭＰ２１のソースとトランジスタＭＰ２２のドレインとを接続する信号線上のノードの電位をバイアス電圧Ｖｐ２として出力する。なお、本実施の形態では、電圧変換部１２を構成するトランジスタＭＰ２１，ＭＰ２２のゲートには、何れも接地電圧ＧＮＤ又は参照電圧Ｖｐ１が供給される場合を例に説明しているが、これに限らず一定電圧を与えても良い。電圧変換部１２がデバイスのしきい値ばらつきに対して正方向特性のバイアス電圧Ｖｐ２を生成する回路構成であれば適宜変更可能である。この条件を満たすのであれば、例えば、トランジスタＭＰ２１，ＭＰ２２がダイオード接続される回路構成にも適宜変更可能である。このように、トランジスタＭＰ２１，ＭＰ２２のゲートには、接地電圧ＧＮＤ、参照電圧Ｖｐ１、及び内部ノードの何れかが接続され、好ましくは、外部からの信号は供給されない。
（バイアス生成部２０）
バイアス生成部２０は、バイアス電圧Ｖｎ２を生成して遅延生成部３０に対して出力する部である。具体的には、バイアス生成部２０は、バイアス電圧Ｖｎ２を生成し、遅延生成部３０に設けられたトランジスタＭＤ１のゲートに対して出力する。それにより、トランジスタＭＤ１のソース−ドレイン間に流れる電流が制御される。
図２Ｂは、バイアス生成部２０を示す回路図である。バイアス生成部２０は、参照電圧生成部（第２参照電圧部）２１と、電圧変換部（第２電圧変換部）２２と、を有する。参照電圧生成部２１は、トランジスタ（第２参照用トランジスタ）ＭＮ１１，ＭＮ１２を有する。電圧変換部２２は、トランジスタ（第２変換用トランジスタ）ＭＮ２１，ＭＮ２２を有する。なお、本実施の形態では、トランジスタＭＮ１１、ＭＮ１２、ＭＮ２１、及びＭＮ２２がＮチャネルＭＯＳトランジスタである場合を例に説明する。つまり、トランジスタＭＮ１１、ＭＮ１２、ＭＮ２１、及びＭＮ２２は、同一導電型のＭＯＳトランジスタである。
参照電圧生成部２１において、トランジスタＭＮ１１，ＭＮ１２は、高電位側電源端子と低電位側電源端子との間に直列に接続される。具体的には、トランジスタＭＮ１１では、ゲートに電源電圧ＶＤＤが供給され、ソースに低電位側電源端子が接続され、ドレインにトランジスタＭＮ１２のソースが接続される。トランジスタＭＮ１２では、ゲートに電源電圧ＶＤＤが供給され、ドレインに高電位側電源端子が接続される。そして、参照電圧生成部２１は、トランジスタＭＮ１１のドレインとトランジスタＭＮ１２のソースとを接続する信号線上のノードの電位を参照電圧Ｖｎ１として出力する。なお、本実施の形態では、参照電圧生成部２１を構成するトランジスタＭＮ１１，ＭＮ１２のゲートには、何れも電源電圧ＶＤＤが供給される場合を例に説明しているが、これに限らず一定電圧を与えても良い。参照電圧生成部２１がデバイスのしきい値ばらつきに対して逆方向特性の参照電圧Ｖｎ１を生成する回路構成であれば適宜変更可能である。この条件を満たすのであれば、例えば、トランジスタＭＮ１１，ＭＮ１２がダイオード接続される回路構成にも適宜変更可能である。このように、トランジスタＭＮ１１，ＭＮ１２のゲートには、電源電圧ＶＤＤ及び内部ノードの何れかが接続され、好ましくは、外部からの信号は供給されない。
電圧変換部２２において、トランジスタＭＮ２１，ＭＮ２２は、高電位側電源端子と低電位側電源端子との間に直列に接続される。具体的には、トランジスタＭＮ２１では、ゲートに参照電圧生成部２１からの参照電圧Ｖｎ１が供給され、ソースに低電位側電源端子が接続され、ドレインにトランジスタＭＮ２２のソースが接続される。トランジスタＭＮ２２では、ゲートに電源電圧ＶＤＤが供給され、ドレインに高電位側電源端子が接続される。そして、電圧変換部２２は、トランジスタＭＮ２１のドレインとトランジスタＭＮ２２のソースとを接続する信号線上のノードの電位をバイアス電圧Ｖｎ２として出力する。なお、本実施の形態では、電圧変換部２２を構成するトランジスタＭＮ２１，ＭＮ２２のゲートには、何れも電源電圧ＶＤＤ又は参照電圧Ｖｎ１が供給される場合を例に説明しているが、これに限らず一定電圧を与えても良い。電圧変換部２２がデバイスのしきい値ばらつきに対して正方向特性のバイアス電圧Ｖｎ２を生成する回路構成であれば適宜変更可能である。この条件を満たすのであれば、例えば、トランジスタＭＮ２１，ＭＮ２２がダイオード接続される回路構成にも適宜変更可能である。このように、トランジスタＭＮ２１，ＭＮ２２のゲートには、電源電圧ＶＤＤ、参照電圧Ｖｎ１、及び内部ノードの何れかが接続され、好ましくは、外部からの信号は供給されない。
図３は、遅延回路１のレイアウトパターンの一例を示す図である。バイアス生成部１０は、図３の紙面の左側上部において、Ｐ＋領域を含むＮウェル上に形成される。バイアス生成部２０は、図３の紙面の左側下部において、Ｎ＋領域を含むＰウェル上に形成される。遅延生成部３０は、図３の紙面の右側において、Ｐ＋領域を含むＮウェル上及びＮ＋領域を含むＰウェル上に形成される。
バイアス生成部１０では、ＰチャネルＭＯＳトランジスタであるトランジスタＭＰ１２、ＭＰ１１、ＭＰ２１、及びＭＰ２２が、紙面の左側上部において左から右に向けて順に形成される。バイアス生成部２０では、ＮチャネルＭＯＳトランジスタであるトランジスタＭＮ１１、ＭＮ１２、ＭＮ２２、及びＭＮ２１が、紙面の左側下部において左から右に向けて順に形成される。遅延生成部３０では、ＰチャネルＭＯＳトランジスタであるトランジスタＭＤ２、ＭＤ３、及びＭＤ５が、紙面の右側上部において左から右に向けて順に形成され、ＮチャネルＭＯＳトランジスタであるトランジスタＭＤ１、ＭＤ４、及びＭＤ６が、紙面の右側下部において左から右に向けて順に形成される。このように、遅延回路１では、バイアス生成部１０が複数の同一導電型（Ｐチャネル型）のＭＯＳトランジスタによって構成され、バイアス生成部２０が複数の同一導電型（Ｎチャネル型）のＭＯＳトランジスタによって構成される。なお、バイアス生成部１０とバイアス生成部２０との間には、電源配線以外に外部から接続される信号配線が存在しない。したがって、入出力信号線と電源配線以外の配線領域を必要とせず、レイアウト設計が容易になる。
次に、図１に示す遅延回路１の動作について、図４Ａ、図４Ｂ及び図４Ｃを用いて説明する。図４Ａは参照電圧生成部２１、図４Ｂは電圧変換部２２、図４Ｃは遅延生成部３０の動作波形を示す図である。ここでは、バイアス生成部２０と、関連する遅延生成部３０と、の動作のみについて説明するが、バイアス生成部１０と、関連する遅延生成部３０と、の動作についても同様である。
参照電圧生成部２１は、プロセスばらつき等の影響によりトランジスタの閾値電圧が高い場合（Ｓｌｏｗ条件の場合）、閾値電圧がばらつきの中心値近くにある場合と比較して、電圧レベルの低い参照電圧Ｖｎ１を出力する（図４ＡのＳｌｏｗ）。他方、参照電圧生成部２１は、トランジスタの閾値電圧が低い場合（Ｆａｓｔ条件の場合）、閾値電圧がばらつきの中心値近くにある場合と比較して、電圧レベルの高い参照電圧Ｖｎ１を出力する（図４ＡのＦａｓｔ）。つまり、参照電圧生成部２１は、ＮチャネルＭＯＳトランジスタの閾値電圧の変動に応じて逆方向特性の参照電圧Ｖｎ１を出力する。
これに対し、電圧変換部２２は、Ｓｌｏｗ条件の場合、閾値電圧がばらつきの中心値近くにある場合と比較して電圧レベルの高いバイアス電圧Ｖｎ２を出力し（図４ＢのＳｌｏｗ）、Ｆａｓｔ条件の場合、閾値電圧がばらつきの中心値近くにある場合と比較して電圧レベルの低いバイアス電圧Ｖｎ２を出力する（図４ＢのＦａｓｔ）。つまり、電圧変換部２２は、ＮチャネルＭＯＳトランジスタの閾値電圧の変動に応じて正方向特性のバイアス電圧Ｖｎ２を出力する。
以下、計算式を用いて具体的に説明する。なお、各トランジスタの閾値電圧をＶｔｈ、トランジスタＭＮ１１，ＭＮ１２に流れる電流をＩ１、トランジスタＭＮ２１，ＭＮ２２に流れる電流をＩ２、トランジスタＭＤ１に流れる電流をＩｄとする。ここで、トランジスタＭＮ１１のソース−ドレイン間電圧Ｖｄｓは電源電圧ＶＤＤ−Ｖｔｈよりも低い電圧レベルであることに対して、トランジスタＭＮ１１のゲート−ソース間電圧Ｖｇｓは電源電圧ＶＤＤと同じ電圧レベルである。つまり、Ｖｄｓ＜Ｖｇｓ−Ｖｔｈが成り立つ。したがって、トランジスタＭＮ１１は線形領域にて動作する。その他のトランジスタは、ゲート−ソース間電圧から閾値電圧を引いた値よりもソース−ドレイン間電圧が大きいため、それぞれ飽和領域にて動作する。
ここで、線形領域であるトランジスタＭＮ１１において、以下の式が成り立つ。
Figure 2012080523
 なお、μＮは電荷の移動度、Ｃｏｘは単位ゲートあたりの容量、ＷＭＮ１１及びＬＭＮ１１はそれぞれトランジスタＭＮ１１のゲート幅及びゲート長を示す。
また、飽和領域であるトランジスタＭＮ１２において、以下の式が成り立つ。
Figure 2012080523
 なお、ＷＭＮ１２及びＬＭＮ１２はそれぞれトランジスタＭＮ１２のゲート幅及びゲート長を示す。
式（１）及び式（２）を用いて参照電圧Ｖｎ１について解くと、以下の近似式が成り立つ。
Ｖｎ１≒α（ＶＤＤ−Ｖｔｈ）・・・（３）
なお、αはＷＭＮ１１及びＷＭＮ１２の関数である。また、ＬＭＮ１１＝ＬＭＮ１２であるものとする。
プロセスが変動（プロセスばらつき等による閾値電圧が変動）した場合の参照電圧Ｖｎ１の変動は、式（３）より以下のように表される。
∂Ｖｎ１／∂Ｖｔｈ＝−α・・・（４）
式（４）を見てもわかるように、参照電圧生成部２１は、トランジスタの閾値電圧が高い場合（Ｓｌｏｗ条件の場合）、閾値電圧がばらつきの中心値近くにある場合と比較して電圧レベルの低い参照電圧Ｖｎ１を出力し、トランジスタの閾値電圧が低い場合（Ｆａｓｔ条件の場合）、閾値電圧がばらつきの中心値近くにある場合と比較して電圧レベルの高い参照電圧Ｖｎ１を出力する。つまり、参照電圧生成部２１は、トランジスタＭＮ１１，ＭＮ１２の閾値電圧の変動に応じて逆方向特性の参照電圧Ｖｎ１を出力する。
次に、飽和領域であるトランジスタＭＮ２１において、以下の式が成り立つ。
Figure 2012080523
 なお、ＷＭＮ２１及びＬＭＮ２１はそれぞれトランジスタＭＮ２１のゲート幅及びゲート長を示す。
また、飽和領域であるトランジスタＭＮ２２において、以下の式が成り立つ。
Figure 2012080523
 なお、ＷＭＮ２２及びＬＭＮ２２はそれぞれトランジスタＭＮ２２のゲート幅及びゲート長を示す。
式（５）、式（６）、及び式（３）を用いてバイアス電圧Ｖｎ２について解くと、以下の近似式が成り立つ。
Ｖｎ２≒（α−β）ＶＤＤ＋αβＶｔｈ・・・（７）
なお、βはＷＭＮ２１及びＷＭＮ２２の関数である。また、ＬＭＮ２１＝ＬＭＮ２２であるものとする。
プロセスばらつき等によりトランジスタの閾値電圧が変動した場合のバイアス電圧Ｖｎ２の変動は、式（７）より以下のように表される。
∂Ｖｎ２／∂Ｖｔｈ＝αβ・・・（８）
式（８）を見てもわかるように、電圧変換部２２は、トランジスタの閾値電圧が高い場合（Ｓｌｏｗ条件の場合）、閾値電圧がばらつきの中心値近くにある場合と比較して電圧レベルの高いバイアス電圧Ｖｎ２を出力し、トランジスタの閾値電圧が低い場合（Ｆａｓｔ条件の場合）、閾値電圧がばらつきの中心値近くにある場合と比較して電圧レベルの低いバイアス電圧Ｖｎ２を出力する。つまり、電圧変換部２２は、トランジスタＭＮ２１，ＭＮ２２の閾値電圧の変動に応じて正方向特性のバイアス電圧Ｖｎ２を出力する。
このとき、遅延生成部３０に設けられたトランジスタＭＤ１のソース−ドレイン間に流れる電流Ｉｄは、当該トランジスタＭＤ１のオーバードライブ電圧Ｖｏｄに比例しており、以下の式で表される。
Figure 2012080523
 なお、トランジスタＭＤ１のオーバードライブ電圧Ｖｏｄは、トランジスタＭＤ１のゲート−ソース間電圧から閾値電圧を引いた値であるため、Ｖｏｄ＝Ｖｎ２−Ｖｔｈと表される。また、ＷＭＤ１及びＬＭＤ１はそれぞれトランジスタＭＤ１のゲート幅及びゲート長を示す。
プロセスばらつき等によりトランジスタの閾値電圧が変動した場合のオーバードライブ電圧Ｖｏｄの変動は、式（１０）及び式（７）より以下のように表される。
∂Ｖｏｄ／∂Ｖｔｈ≒（１−αβ）・・・（１０）
式（１０）より、トランジスタの閾値電圧が変動した場合にオーバードライブ電圧Ｖｏｄの変動（Ｉｄの変動）を小さくするにはαβ＝１を満たすように、ＷＭＮ１１、ＷＭＮ１２、ＷＭＮ２１、及びＷＭＮ２２を調整すればよいことがわかる。言い換えると、αβ＝１を満たすような設計がなされることにより、トランジスタＭＤ１の閾値電圧の変動に伴って連動してバイアス電圧Ｖｎ２が変動するため、トランジスタＭＤ１の閾値電圧が変動しても当該トランジスタＭＤ１のオーバードライブ電圧は一定に保たれる（図４Ｃ）。そのため、トランジスタＭＤ１のドレイン電流は、当該トランジスタＭＤ１の閾値電圧が変動しても一定に保たれる。
なお、本実施の形態では、トランジスタＭＮ１１が線形領域にて動作する場合を例に説明したが、これに限られない。トランジスタＭＮ１１が飽和領域にて動作する場合でも、ＷＭＮ１１、ＷＭＮ１２、ＷＭＮ２１、及びＷＭＮ２２を調整することにより、所望のバイアス電圧Ｖｎ２を出力することが可能である。
同様に、バイアス生成部１０においても、トランジスタＭＰ１１、ＭＰ１２、ＭＰ２１、及びＭＰ２２のゲート幅を調整することにより、トランジスタＭＤ２の閾値電圧の変動に伴って連動してバイアス電圧Ｖｐ２が変動するため、トランジスタＭＤ２の閾値電圧が変動しても当該トランジスタＭＤ２のオーバードライブ電圧は一定に保たれる。そのため、トランジスタＭＤ２のドレイン電流は、当該トランジスタＭＤ２の閾値電圧が変動しても一定に保たれる。それにより、インバータ機能を有するトランジスタＭＤ３，ＭＤ４には、常に安定した駆動電流が供給される。なお、バイアス生成部１０を構成するトランジスタＭＰ１１、ＭＰ１２、ＭＰ２１、及びＭＰ２２がいずれも飽和領域にて動作する場合でも、これらのトランジスタのゲート幅を調整することにより、所望のバイアス電圧Ｖｐ２を出力することが可能である。
このように、図１に示す遅延回路１は、プロセスばらつき等によりトランジスタの閾値電圧が変動した場合でも、遅延生成部３０に対して安定した駆動電流を供給することができる。これは、バイアス生成部１０、２０が、参照電圧生成部１１、２１を用いてばらつきを強調する方向（逆方向特性）の参照電圧Ｖｐ１、Ｖｎ１を生成した後、電圧変換部１２、２２を用いて参照電圧Ｖｐ１、Ｖｎ１を正方向特性に変換してバイアス電圧Ｖｐ２、Ｖｎ２を生成しているためである。それにより、図１に示す遅延回路１は、外部からの入力信号Ａに対して精度の高い遅延を付加することができる。
図１３に、図１に示す遅延回路１を用いたチップ作成手順を示す。図１３に示すように、チップ作成は、動作記述、論理合成、フロアプラン、ＩＯセルやＳＲＡＭセルの配置、電源配線、配置、クロック合成、配線、遅延検証、及び遅延検証、の順に行われるのが一般的である。ここで、遅延回路１を用いたチップ作成手順では、従来技術のチップ作成手順と比較して、各工程で使用されるライブラリのセルラインナップに遅延回路１がさらに追加されるのみである。したがって、遅延回路１を用いたチップ作成手順は、従来技術のチップ作成手順にほとんど変更を加えずに実現可能である。
また、図１４に、遅延回路１を用いてチップ設計した場合と、遅延回路１を用いずにチップ設計した場合と、におけるホールド補償値と論理回路部分の面積との関係を示す。言い換えると、図１４は、ホールド補償値が大きくなった場合に論理回路部分の面積がどれくらい増加するかを示した図である。ここで、遅延回路１では、トランジスタＭＤ１，ＭＤ２のサイズを変更することにより遅延生成部３０に供給される駆動電流が調節される。例えば、トランジスタＭＤ１，ＭＤ２のゲート幅が半分になると、遅延生成部３０に供給される駆動電流が半分になるため、入力信号に付加される遅延は２倍になる。このようにして、遅延量の異なる複数の遅延回路１がライブラリのセルラインナップに追加される。それにより、遅延回路１を用いたチップ設計では、ホールド補償値が大きい場合でも回路規模の増大を抑制することができる。例えば、ホールド補償値が標準値の２倍となった場合、遅延回路１を用いたチップ設計では、遅延回路１を用いないチップ設計と比較して、論理回路部分の面積を約３０％削減することが可能である。
なお、バイアス生成部１０において、参照電圧生成部１１及び電圧変換部１２をそれぞれ構成するＰチャネルＭＯＳトランジスタの数は２個に限られない。２個以上のＰチャネルＭＯＳトランジスタが直列に接続される回路構成に適宜変更可能である。また、参照電圧生成部１１を構成する複数のトランジスタのうち何れのドレイン電圧を参照電圧Ｖｐ１としてもよい。また、参照電圧Ｖｐ１は、電圧変換部１２を構成する複数のトランジスタのうち何れのゲートに供給されても良い。また、電圧変換部１２を構成する複数のトランジスタのうち何れのドレイン電圧をバイアス電圧Ｖｐ２としてもよい。以下、バイアス生成部１０の変形例について、図５Ａを用いて説明する。
図５Ａは、バイアス生成部１０の変形例をバイアス生成部１０ａとして示した図である。バイアス生成部１０ａは、参照電圧生成部１１ａと、電圧変換部１２ａと、を有する。なお、参照電圧生成部１１ａは参照電圧生成部１１に対応し、電圧変換部１２ａは電圧変換部１２に対応する。図５Ａに示すように、参照電圧生成部１１ａは、直列接続された３つのＰチャネルＭＯＳトランジスタＭＰ１１〜ＭＰ１３を有する。トランジスタＭＰ１１〜ＭＰ１３のゲートには、何れも接地電圧ＧＮＤが供給されている。そして、参照電圧生成部１１ａは、トランジスタＭＰ１２のドレイン電圧を参照電圧Ｖｐ１として出力している。また、電圧変換部１２ａは、直列接続された３つのＰチャネルＭＯＳトランジスタＭＰ２１〜ＭＰ２３を有する。トランジスタＭＰ２１、ＭＰ２３のゲートには接地電圧ＧＮＤが供給され、トランジスタＭＰ２２のゲートには、参照電圧生成部１１ａからの参照電圧Ｖｐ１が供給されている。そして、電圧変換部１２ａは、トランジスタＭＰ２２のドレイン電圧をバイアス電圧Ｖｐ２として出力している。このように、参照電圧生成部１１及び電圧変換部１２は、それぞれ２個以上のＰチャネルＭＯＳトランジスタが直列に接続される回路構成に適宜変更可能である。
同様に、バイアス生成部２０において、参照電圧生成部２１及び電圧変換部２２をそれぞれ構成するＮチャネルＭＯＳトランジスタの数は２個に限られない。２個以上のＮチャネルＭＯＳトランジスタが直列に接続される回路構成に適宜変更可能である。また、参照電圧生成部２１を構成する複数のトランジスタのうち何れのドレイン電圧を参照電圧Ｖｎ１としてもよい。また、参照電圧Ｖｎ１は、電圧変換部２２を構成する複数のトランジスタのうち何れのゲートに供給されても良い。また、電圧変換部２２を構成する複数のトランジスタのうち何れのドレイン電圧をバイアス電圧Ｖｎ２としてもよい。以下、バイアス生成部２０の変形例について、図５Ｂを用いて説明する。
図５Ｂは、バイアス生成部２０の変形例をバイアス生成部２０ａとして示した図である。バイアス生成部２０ａは、参照電圧生成部２１ａと、電圧変換部２２ａと、を有する。なお、参照電圧生成部２１ａは参照電圧生成部２１に対応し、電圧変換部２２ａは電圧変換部２２に対応する。図５Ｂに示すように、参照電圧生成部２１ａは、直列接続された３つのＮチャネルＭＯＳトランジスタＭＮ１１〜ＭＮ１３を有する。トランジスタＭＮ１１〜ＭＮ１３のゲートには、何れも電源電圧ＶＤＤが供給されている。そして、参照電圧生成部２１ａは、トランジスタＭＮ１２のドレイン電圧を参照電圧Ｖｎ１として出力している。また、電圧変換部２２ａは、直列接続された３つのＮチャネルＭＯＳトランジスタＭＮ２１〜ＭＮ２３を有する。トランジスタＭＮ２１、ＭＮ２３のゲートには電源電圧ＶＤＤが供給され、トランジスタＭＮ２２のゲートには、参照電圧生成部２１ａからの参照電圧Ｖｎ１が供給されている。そして、電圧変換部２２ａは、トランジスタＭＮ２２のドレイン電圧をバイアス電圧Ｖｎ２として出力している。このように、参照電圧生成部２１及び電圧変換部２２は、それぞれ２個以上のＮチャネルＭＯＳトランジスタが直列に接続される回路構成に適宜変更可能である。
さらに、図１に示す遅延回路１では、バイアス生成部１０、バイアス生成部２０、及び遅延生成部３０を構成する複数のＰチャネルＭＯＳトランジスタのバックゲートが高電位側電源端子に接続され、複数のＮチャネルＭＯＳトランジスタのバックゲートが低電位側電源端子に接続される場合を例に説明したが、これに限られない。各トランジスタのバックゲートが自己のソースに接続される回路構成にも適宜変更可能である。以下、遅延回路１の変形例について、図６Ａ及び図６Ｂを用いて説明する。
図６Ａは、バイアス生成部１０の変形例をバイアス生成部１０ｂとして示した図である。バイアス生成部１０ｂは、参照電圧生成部１１ｂと、電圧変換部１２ｂと、を有する。なお、参照電圧生成部１１ａは参照電圧生成部１１に対応し、電圧変換部１２ａは電圧変換部１２に対応する。バイアス生成部１０ｂは、バイアス生成部１０と比較して、トランジスタＭＰ１１、ＭＰ１２、ＭＰ２１、及びＭＰ２２のバックゲートが自己のソースに接続されている点において異なる。バイアス生成部１０ｂのそれ以外の回路構成は、バイアス生成部１０と同様であるため説明を省略する。
図６Ｂは、バイアス生成部２０の変形例をバイアス生成部２０ｂとして示した図である。バイアス生成部２０ｂは、参照電圧生成部２１ｂと、電圧変換部２２ｂと、を有する。なお、参照電圧生成部２１ａは参照電圧生成部２１に対応し、電圧変換部２２ａは電圧変換部２２に対応する。バイアス生成部２０ｂは、バイアス生成部２０と比較して、トランジスタＭＮ１１、ＭＮ１２、ＭＮ２１、及びＭＮ２２のバックゲートが自己のソースに接続されている点において異なる。バイアス生成部２０ｂのそれ以外の回路構成は、バイアス生成部２０と同様であるため説明を省略する。同様に、遅延生成部３０を構成するトランジスタＭＤ１〜ＭＤ６においても、バックゲートが自己のソースに接続される（不図示）。
このような回路構成により、基板電位効果による影響を低減できるため、各トランジスタのゲート幅を小さくすることができる。それにより、回路面積の増大を抑制することができる。
さらに、バイアス生成部１０、バイアス生成部２０、及び遅延生成部３０を構成する各トランジスタのバックゲートが、高電位側電源端子及び低電位側電源端子とは異なるバックゲート用の電源端子に接続される回路構成にも適宜変更可能である。以下、遅延回路１の変形例について、図７Ａ及び図７Ｂを用いて説明する。
図７Ａは、バイアス生成部１０の変形例をバイアス生成部１０ｃとして示した図である。バイアス生成部１０ｃは、参照電圧生成部１１ｃと、電圧変換部１２ｃと、を有する。なお、参照電圧生成部１１ｃは参照電圧生成部１１に対応し、電圧変換部１２ｃは電圧変換部１２に対応する。バイアス生成部１０ｃは、バイアス生成部１０と比較して、トランジスタＭＰ１１、ＭＰ１２、ＭＰ２１、及びＭＰ２２のバックゲートが、高電位側電源端子及び低電位側電源端子とは異なるバックゲート用の電源端子Ｖｂｇに接続されている点において異なる。バイアス生成部１０ｃのそれ以外の回路構成は、バイアス生成部１０と同様であるため説明を省略する。
図７Ｂは、バイアス生成部２０の変形例をバイアス生成部２０ｃとして示した図である。バイアス生成部２０ｃは、参照電圧生成部２１ｃと、電圧変換部２２ｃと、を有する。なお、参照電圧生成部２１ｃは参照電圧生成部２１に対応し、電圧変換部２２ｃは電圧変換部２２に対応する。バイアス生成部２０ｃは、バイアス生成部２０と比較して、トランジスタＭＮ１１、ＭＮ１２、ＭＮ２１、及びＭＮ２２のバックゲートが、高電位側電源端子及び低電位側電源端子とは異なるバックゲート用の電源端子Ｖｂｇに接続されている点において異なる。バイアス生成部２０ｃのそれ以外の回路構成は、バイアス生成部２０と同様であるため説明を省略する。同様に、遅延生成部３０を構成するトランジスタＭＤ１〜ＭＤ６においても、バックゲートが、高電位側電源端子及び低電位側電源端子とは異なるバックゲート用の電源端子Ｖｂｇに接続される（不図示）。
このような回路構成により、電源端子Ｖｂｇの電圧に応じてトランジスタの閾値電圧のばらつきが制御可能となる。トランジスタの閾値電圧のばらつきが補正されると、バイアス生成部１０、２０による遅延制御の精度が向上する。そのため、各トランジスタのゲート幅を小さくして、回路面積の増大を抑制することも可能となる。
このように、本実施の形態にかかる遅延回路は、プロセスばらつき等によりトランジスタの閾値電圧が変動した場合でも、遅延生成部に対して安定した駆動電流を供給することができる。それにより、本実施の形態にかかる遅延回路は、外部からの入力信号Ａに対して精度の高い遅延を付加することができる。
さらに、本実施の形態にかかる遅延回路は、従来技術と異なり高抵抗素子やダイオードを備えないため、回路規模の増大を抑制することができる。また、各バイアス生成部では、異なる導電型のＭＯＳトランジスタが混在していないため、従来技術と異なり、導電型ごとのプロセスばらつきの違いによる遅延精度の低下は生じない。
実施の形態２
実施の形態１にかかる遅延回路では、各バイアス生成部を構成する複数のトランジスタに定常電流が流れていた。一方、本実施の形態にかかる遅延回路は、外部からの入力信号が変化してから所定期間のみ各バイアス生成部を動作させることを特徴とする。それにより、本実施の形態にかかる遅延回路は、外部から与えられる入力信号に対して精度の高い遅延を付加するとともに、消費電力の増大を抑制することができる。以下、詳細に説明する。
図８に、本発明の実施の形態２にかかる遅延回路１ｄを示す。図８に示す遅延回路１ｄは、図１に示す遅延回路１と比較して、バイアス生成部１０に代えてバイアス生成部１０ｄを備え、バイアス生成部２０に代えてバイアス生成部２０ｄを備える。
（バイアス生成部１０ｄ）
バイアス生成部１０ｄは、バイアス生成部１０と同様に、バイアス電圧Ｖｐ２を生成して遅延生成部３０に対して出力する部である。図９Ａは、バイアス生成部１０ｄを示す回路図である。バイアス生成部１０ｄは、参照電圧生成部１１ｄと、電圧変換部１２ｄと、を有する。参照電圧生成部１１ｄは、トランジスタＭＰ１１，ＭＰ１２を有する。電圧変換部１２ｄは、トランジスタＭＰ２１〜ＭＰ２３を有する。なお、いずれのトランジスタも同一導電型（Ｐチャネル型）のＭＯＳトランジスタである。
参照電圧生成部１１ｄにおいて、トランジスタＭＰ１１のゲートにはノードＵの電位が供給される。トランジスタＭＰ１２のゲートには入力信号Ａが供給される。参照電圧生成部１１ｄのその他の回路構成は、参照電圧生成部１１と同様であるため、説明を省略する。
電圧変換部１２ｄにおいて、トランジスタＭＰ２１〜ＭＰ２３は、高電位側電源端子と低電位側電源端子との間に直列に接続される。具体的には、トランジスタＭＰ２１では、ゲートに入力信号Ａが供給され、ドレインに低電位側電源端子が接続され、ソースにトランジスタＭＰ２２のドレインが接続される。トランジスタＭＰ２２では、ゲートに参照電圧生成部１１ｄからの参照電圧Ｖｐ１が供給され、ソースにトランジスタＭＰ２３のドレインが接続される。トランジスタＭＰ２３では、ゲートにノードＵの電位が供給され、ソースに高電位側電源端子が接続される。そして、電圧変換部１２ｄは、トランジスタＭＰ２１のソースとトランジスタＭＰ２２のドレインとを接続する信号線上のノードの電位をバイアス電圧Ｖｐ２として出力する。電圧変換部１２ｄのその他の回路構成は、電圧変換部１２の場合と同様であるため、説明を省略する。
（バイアス生成部２０ｄ）
バイアス生成部２０ｄは、バイアス生成部２０と同様に、バイアス電圧Ｖｎ２を生成して遅延生成部３０に対して出力する部である。図９Ｂは、バイアス生成部２０ｄを示す回路図である。バイアス生成部２０ｄは、参照電圧生成部２１ｄと、電圧変換部２２ｄと、を有する。参照電圧生成部２１ｄは、トランジスタＭＮ１１，ＭＮ１２を有する。電圧変換部２２ｄは、トランジスタＭＮ２１〜ＭＮ２３を有する。なお、いずれのトランジスタも同一導電型（Ｎチャネル型）のＭＯＳトランジスタである。
参照電圧生成部２１ｄにおいて、トランジスタＭＮ１１のゲートには入力信号Ａが供給される。トランジスタＭＰ１２のゲートにはノードＵの電位が供給される。参照電圧生成部２１ｄのその他の回路構成は、参照電圧生成部２１と同様であるため、説明を省略する。
電圧変換部２２ｄにおいて、トランジスタＭＮ２１〜ＭＮ２３は、高電位側電源端子と低電位側電源端子との間に直列に接続される。具体的には、トランジスタＭＮ２１では、ゲートにノードＵの電位が供給され、ソースに低電位側電源端子が接続され、ドレインにトランジスタＭＮ２２のソースが接続される。トランジスタＭＮ２２では、ゲートに参照電圧生成部２１ｄからの参照電圧Ｖｎ１が供給され、ドレインにトランジスタＭＮ２３のソースが接続される。トランジスタＭＮ２３では、ゲートに入力信号Ａが供給され、ドレインに高電位側電源端子が接続される。そして、電圧変換部２２ｄは、トランジスタＭＮ２２のドレインとトランジスタＭＮ２３のソースとを接続する信号線上のノードの電位をバイアス電圧Ｖｎ２として出力する。電圧変換部２２ｄのその他の回路構成は、電圧変換部２２の場合と同様であるため、説明を省略する。
図８に示す遅延回路１ｄにおいて、入力信号Ａと内部信号Ｕ（ノードＵの電位）とは、基本的には逆相の関係にある。しかし実際には、図１０に示すように、入力信号Ａが変化してから所定の遅延時間経過後に、内部信号Ｕは変化する。そのため、所定の遅延時間経過中は、入力信号Ａ及び内部信号Ｕは何れも同じ論理値を示す。例えば、入力信号Ａ及び内部信号Ｕが何れも論理値０を示す期間では、バイアス生成部１０ｄを構成する各トランジスタが導通状態となるため、当該バイアス生成部１０ｄがバイアス電圧Ｖｐ２を出力する。入力信号Ａ及び内部信号Ｕが何れも論理値１を示す期間では、バイアス生成部２０ｄを構成する各トランジスタが導通状態となるため、当該バイアス生成部２０ｄがバイアス電圧Ｖｎ２を出力する。なお、入力信号Ａ及び内部信号Ｕが互いに異なる論理値を示す期間では、直列接続された複数のトランジスタのうち何れかが非導通状態となるため、バイアス生成部１０ｄ，２０ｄには電流が流れない。つまり、遅延回路１ｄは、入力信号Ａが変化してから所定期間のみバイアス生成部１０ｄ，２０ｄを動作させるため、消費電力の増大を抑制することができる。遅延回路１ｄのその他の動作については遅延回路１の場合と同様であるため、説明を省略する。
次に、図１１Ａ及び図１１Ｂに、バイアス生成部１０ｄ，２０ｄの変形例をバイアス生成部１０ｅ，２０ｅとして示す。
図１１Ａに示すように、参照電圧生成部１１ｅは、直列接続された２つのＰチャネルＭＯＳトランジスタＭＰ１１，ＭＰ１２を有する。トランジスタＭＰ１１のゲートにはノードＵの電位が供給され、トランジスタＭＰ１２のゲートには入力信号Ａが供給される。そして、参照電圧生成部１１ｅは、トランジスタＭＰ１２のドレイン電圧を参照電圧Ｖｐ１として出力している。また、電圧変換部１２ｅは、直列接続された２つのＰチャネルＭＯＳトランジスタＭＰ２１，ＭＰ２２を有する。トランジスタＭＰ２１のゲートには入力信号Ａが供給され、トランジスタＭＰ２２のゲートには参照電圧生成部１１ｅからの参照電圧Ｖｐ１が供給されている。そして、電圧変換部１２ｅは、トランジスタＭＰ２２のドレイン電圧をバイアス電圧Ｖｐ２として出力している。
図１１Ｂに示すように、参照電圧生成部２１ｅは、直列接続された２つのＮチャネルＭＯＳトランジスタＭＮ１１，ＭＮ１２を有する。トランジスタＭＮ１１のゲートには入力信号Ａが供給され、トランジスタＭＮ１２のゲートにはノードＵの電位が供給される。そして、参照電圧生成部２１ｅは、トランジスタＭＮ１１のドレイン電圧を参照電圧Ｖｎ１として出力している。また、電圧変換部２２ｅは、直列接続された２つのＮチャネルＭＯＳトランジスタＭＮ２１，ＭＮ２２を有する。トランジスタＭＮ２１のゲートには参照電圧生成部２１ｅからの参照電圧Ｖｎ１が供給され、トランジスタＭＮ２２のゲートには入力信号Ａが供給されている。そして、電圧変換部２２ｅは、トランジスタＭＮ２１のドレイン電圧をバイアス電圧Ｖｎ２として出力している。このような回路構成でも、バイアス生成部１０ｅ，２０ｅは、バイアス生成部１０ｄ，２０ｄと同様の効果を奏することができる。
実施の形態３
本発明の実施の形態３にかかる遅延回路は、実施の形態１及び２の場合と同様の回路構成であるが、バイアス生成部の設計方法が異なる。実施の形態１及び２にかかる遅延回路では、通常、参照電圧生成部の一部のトランジスタを除く全てのトランジスタが飽和状態にて動作するように設計されていた。一方、本実施の形態にかかる遅延回路では、電源電圧ＶＤＤが低下した場合に、電圧変換部の一部のトランジスタが線形領域の動作状態になり易いように設計される。具体的には、Ｐチャネル側の電圧変換部において、バイアス電圧Ｖｐ２を出力するノードと高電位側電源端子との間の何れかのトランジスタが線形領域の動作状態になり易いように設計される。また、Ｎチャネル側の電圧変換部において、バイアス電圧Ｖｎ２を出力するノードと低電位側電源端子との間の何れかのトランジスタが線形領域の動作状態になり易いように設計される。
図２Ｂに示すバイアス生成部２０の場合を例に説明する。ここで、図１２に示すように、電源電圧ＶＤＤが低下した場合、参照電圧Ｖｎ１、バイアス電圧Ｖｎ２、及びトランジスタＭＤ１のオーバードライブ電圧が低下するため、入力信号に対して付加される遅延は増加する傾向にある。このとき、バイアス生成部２０は完全にばらつき成分を補正できるわけではない。具体的には、電源電圧ＶＤＤが低下するとバイアス電圧Ｖｎ２の変動の割合が相対的に大きくなる。それにより、トランジスタＭＤ１のドレイン電流の変動も相対的に大きくなるため、遅延ばらつきは大きくなる。このような課題を解決するため、本実施の形態では、電源電圧ＶＤＤが低下した場合に、トランジスタＭＮ２１が線形領域の動作状態になり易いように設計される。それにより、電源電圧ＶＤＤが低い場合かつＳｌｏｗ条件の場合に、トランジスタＭＮ２１が線形領域の動作状態になり易くなる。トランジスタＭＮ２１が線形領域の動作状態になると、バイアス電圧Ｖｎ２が上昇し、トランジスタＭＤ１のオーバードライブ電圧が増加するため、入力信号に対して付加される遅延が小さくなる。つまり、Ｓｌｏｗ条件の場合に大きくなり過ぎていた遅延を短くすることができる。
なお、本発明は上記実施の形態１〜３に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、上記実施の形態１〜３では、遅延回路が２つのバイアス生成部を備えた場合を例に説明したが、これに限られない。例えば、遅延回路が１つのバイアス生成部を備えた回路構成にも適宜変更可能である。その場合、遅延生成部は、当該バイアス生成部からのバイアス電圧によって変動の少ない駆動電流が供給される回路構成である必要がある。あるいは、遅延回路が１つのバイアス生成部とカレントミラー回路とを備えた回路構成にも適宜変更可能である。その場合、当該バイアス生成部は、一方のバイアス電圧（例えばＶｐ２）を生成するとともに、カレントミラー回路を用いて他方のバイアス電圧（例えばＶｎ２）を生成する。
上記実施の形態１〜３にかかる遅延回路に適用されたバイアス生成部（制御電圧生成回路）２０は、上記したように、ＮチャネルＭＯＳトランジスタの閾値電圧の変動に応じた電圧レベルの制御電圧Ｖｎ２を精度良く生成することができる。そのため、バイアス生成部２０とトランジスタＭＤ１とからなる定電流源回路は、ＮチャネルＭＯＳトランジスタの閾値電圧が変動した場合でも、安定した定電流を生成することができる。それにより、遅延回路は、安定した定電流によって駆動されるため、外部からの入力信号に対して精度の高い遅延を付加することができる。
同様に、上記実施の形態１〜３にかかる遅延回路に適用されたバイアス生成部（制御電圧生成回路）１０は、上記したように、ＰチャネルＭＯＳトランジスタの閾値電圧の変動に応じた電圧レベルの制御電圧Ｖｐ２を精度良く生成することができる。そのため、制御電圧生成回路１０とトランジスタＭＤ２とからなる定電流源回路は、ＰチャネルＭＯＳトランジスタの閾値電圧が変動した場合でも、安定した定電流を生成することができる。それにより、遅延回路は、安定した定電流によって駆動されるため、外部からの入力信号に対して精度の高い遅延を付加することができる。
なお、実施の形態１では、参照電圧生成部１１を構成するトランジスタＭＰ１１，ＭＰ１２のゲートに、何れも接地電圧ＧＮＤが供給される場合を例に説明しているが、これに限られない。参照電圧生成部１１は、プロセスばらつきによるＰチャネルＭＯＳトランジスタの閾値電圧の増加に応じて後段のＰチャネルＭＯＳトランジスタのゲート−ソース間電圧を小さくするような参照電圧Ｖｐ１を生成する回路構成に適宜変更可能である。上記の説明では、このような特性を有する参照電圧Ｖｐ１を、ＰチャネルＭＯＳトランジスタの閾値電圧の変動に対して逆方向特性（逆特性）を有する参照電圧Ｖｐ１、と称している。この条件を満たすのであれば、例えば、トランジスタＭＰ１１，ＭＰ１２がダイオード接続される回路構成にも適宜変更可能である。このように、トランジスタＭＰ１１，ＭＰ１２のゲートには、接地電圧ＧＮＤ及び内部ノード電位の何れかが供給される。これは他の実施形態においても同様である。
また、実施の形態１では、電圧変換部１２を構成するトランジスタＭＰ２１，ＭＰ２２のゲートに、接地電圧ＧＮＤ又は参照電圧Ｖｐ１が供給される場合を例に説明しているが、これに限られない。電圧変換部１２は、ＰチャネルＭＯＳトランジスタの閾値電圧の増加に応じて後段のＰチャネルＭＯＳトランジスタ（ＭＤ２）のゲート−ソース間電圧を大きくするような制御電圧Ｖｐ２を、参照電圧Ｖｐ１に基づいて生成する回路構成に適宜変更可能である。上記の説明では、このような特性を有する制御電圧Ｖｐ２を、ＰチャネルＭＯＳトランジスタの閾値電圧の変動に対して正方向特性（正特性）を有する制御電圧Ｖｐ２、と称している。この条件を満たすのであれば、例えば、トランジスタＭＰ２１，ＭＰ２２の何れかがダイオード接続される回路構成にも適宜変更可能である。このように、トランジスタＭＰ２１，ＭＰ２２の一方のゲートには、参照電圧Ｖｐ１が供給され、他方のゲートには、接地電圧ＧＮＤ及び内部ノード電位の何れかが供給される。これは他の実施形態においても同様である。
また、実施の形態１では、参照電圧生成部２１を構成するトランジスタＭＮ１１，ＭＮ１２のゲートには、何れも電源電圧ＶＤＤが供給される場合を例に説明しているが、これに限られない。参照電圧生成部２１は、プロセスばらつきによるＮチャネルＭＯＳトランジスタの閾値電圧の増加に応じて後段のＮチャネルＭＯＳトランジスタのゲート−ソース間電圧を小さくするような参照電圧Ｖｎ１を生成する回路構成に適宜変更可能である。上記の説明では、このような特性を有する参照電圧Ｖｎ１を、ＮチャネルＭＯＳトランジスタの閾値電圧の変動に対して逆方向特性（逆特性）を有する参照電圧Ｖｎ１、と称している。この条件を満たすのであれば、例えば、トランジスタＭＮ１１，ＭＮ１２がダイオード接続される回路構成にも適宜変更可能である。このように、トランジスタＭＮ１１，ＭＮ１２のゲートには、電源電圧ＶＤＤ及び内部ノード電位の何れかが供給される。これは他の実施形態においても同様である。
また、実施の形態１では、電圧変換部２２を構成するトランジスタＭＮ２１，ＭＮ２２のゲートには、何れも電源電圧ＶＤＤ又は参照電圧Ｖｎ１が供給される場合を例に説明しているが、これに限られない。電圧変換部２２は、ＮチャネルＭＯＳトランジスタの閾値電圧の増加に応じて後段のＮチャネルＭＯＳトランジスタ（ＭＤ１）のゲート−ソース間電圧を大きくするような制御電圧Ｖｎ２を、参照電圧Ｖｎ１に基づいて生成する回路構成に適宜変更可能である。上記の説明では、このような特性を有する制御電圧Ｖｎ２を、ＮチャネルＭＯＳトランジスタの閾値電圧の変動に対して正方向特性（正特性）を有する制御電圧Ｖｎ２、と称している。この条件を満たすのであれば、例えば、トランジスタＭＮ２１，ＭＮ２２の何れかがダイオード接続される回路構成にも適宜変更可能である。このように、トランジスタＭＮ２１，ＭＮ２２の一方のゲートには、参照電圧Ｖｎ１が供給され、他方のゲートには、電源電圧ＶＤＤ及び内部ノード電位の何れかが供給される。これは他の実施形態においても同様である。
なお、参照電圧生成部は参照電圧生成回路とも称する。電圧変換部は電圧変換回路とも称する。また、バイアス生成部は制御電圧生成回路とも称する。バイアス生成部によって生成されるバイアス電圧（例えば、バイアス電圧Ｖｐ２，Ｖｎ２）は、制御電圧（例えば制御電圧Ｖｐ２，Ｖｎ２）とも称する。
また、参照電圧生成部に設けられた複数のトランジスタ（例えば、トランジスタＭＰ１１，ＭＰ１２，ＭＰ１３、ＭＮ１１，ＭＮ１２，ＭＮ１３）は、それぞれ第１トランジスタとも称する。電圧変換部に設けられた複数のトランジスタ（例えば、トランジスタＭＰ２１，ＭＰ２２，ＭＰ２３、ＭＮ２１，ＭＮ２２，ＭＮ２３）は、それぞれ第２トランジスタとも称する。ここで、参照電圧生成部に設けられた複数の第１トランジスタのうち少なくとも２つ以上の第１トランジスタのゲートがいずれも電源電圧ＶＤＤ又は接地電圧ＧＮＤに固定的に接続された場合、少なくとも１つの第１トランジスタを線形動作させることが可能になる。第１トランジスタの線形動作については、上記した通りである。
また、定電流用トランジスタ（例えば、トランジスタＭＤ１，ＭＤ２）は、第３トランジスタとも称する。なお、制御電圧生成回路とともに定電流源回路を構成する定電流用トランジスタは、一つに限られず複数設けられていても良い。
また、高電位側電源端子には第１電源からの電源電圧（例えば電源電圧ＶＤＤ）が供給される。低電位側電源端子には第２電源からの電源電圧（例えば接地電圧ＧＮＤ）が供給される。バックゲート用の電源端子には第３電源からの電源電圧（例えば電源電圧Ｖｂｇ）が供給される。
また、図８における入力信号Ａは、第１の信号とも称する。図８における内部信号Ｕは、第２の信号とも称する。
次に、本願発明と関連する技術との違いについて説明する。特許文献１及び特許文献２に開示された定電流源は、ダイオード等により生成された制御電圧を定電流に変換しているものと考えられる。このダイオードは回路規模が大きいため、定電流源全体として回路規模が増大してしまう。一方、本発明にかかる制御電圧生成回路は、ダイオード等を備えず、複数のＭＯＳトランジスタのみによって構成されるため、回路規模の増大を抑制することができる。
さらに、特許文献１に開示された定電流源は、複数の電流制御型ＣＭＯＳインバータに対して制御電圧を供給している。そのため、複数の電流制御型ＣＭＯＳインバータがランダムに配置されている場合、大きな配線リソースが必要になってしまう。一方、本発明にかかる制御電圧生成回路は、そのような問題は生じない。
また、特許文献３及び特許文献４に示された回路は、ＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタが混在する電圧生成部（制御電圧生成回路）を備えるが、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとでは、プロセスばらつきが異なる可能性がある。そのため、これら電圧生成部は、意図した電圧（制御電圧）を精度良く生成することができない可能性がある。一方、本発明にかかる制御電圧生成回路は、同一導電型の複数のＭＯＳトランジスタにより構成されているため、そのような問題は生じない。
また、特許文献５及び特許文献６に示された回路は、ＭＯＳトランジスタ及び抵抗からなる電圧生成部（制御電圧生成回路）を備えるが、抵抗の占める面積が大きいため、その影響により回路規模が増大してしまう。一方、本発明にかかる制御電圧生成回路は、抵抗素子を備えず、複数のＭＯＳトランジスタのみによって構成されるため、回路規模の増大を抑制することができる。
このように、本発明にかかる制御電圧生成回路は、従来技術と比較して、回路規模の増大を抑制しつつ、トランジスタの閾値電圧に応じた制御電圧を精度良く生成することができる。
実施の形態４
本発明にかかる制御電圧生成回路及びそれを備えた定電流源回路は、上記した遅延回路に限られず、ＯＲ回路、ＮＡＮＤ回路又は複合ゲート回路等の他の論理回路に対しても適用可能である。
図１５Ａは、上記した制御電圧生成回路１０とトランジスタＭＰ１とからなる定電流源回路を、一般的な論理回路４０に対して適用したブロック図である。制御電圧生成回路１０は、上記したように複数のＰチャネルＭＯＳトランジスタによって構成され、ＰチャネルＭＯＳトランジスタの閾値電圧に対して正特性を有する制御電圧Ｖｐ２を生成する。Ｐチャネル型のトランジスタＭＰ１は、高電位側電源端子ＶＤＤと論理回路４０の高電位側端子との間に設けられ、制御電圧Ｖｐ２に基づき高電位側電源端子ＶＤＤから論理回路４０に安定した定電流を流す。そのため、論理回路４０は、プロセスばらつきによりトランジスタの閾値電圧が変動した場合でも、例えば内部信号の立ち上がり遷移を一定にさせることができる。その結果、論理回路４０は、プロセスばらつきによりトランジスタの閾値電圧が変動した場合でも、所望の動作を実現することができる。
図１５Ｂは、上記した制御電圧生成回路２０とトランジスタＭＮ１とからなる定電流源回路を、一般的な論理回路４０に対して適用したブロック図である。制御電圧生成回路２０は、上記したように複数のＮチャネルＭＯＳトランジスタによって構成され、ＮチャネルＭＯＳトランジスタの閾値電圧に対して正特性を有する制御電圧Ｖｎ２を生成する。Ｎチャネル型のトランジスタＭＮ１は、低電位側電源端子ＧＮＤと論理回路４０の低電位側端子との間に設けられ、制御電圧Ｖｎ２に基づき論理回路４０から低電位側電源端子ＧＮＤに安定した定電流を流す。そのため、論理回路４０は、プロセスばらつきによりトランジスタの閾値電圧が変動した場合でも、例えば内部信号の立ち下り遷移を一定にさせることができる。その結果、論理回路４０は、プロセスばらつきによりトランジスタの閾値電圧が変動した場合でも、所望の動作を実現することができる。
図１６Ａは、上記した制御電圧生成回路１０とトランジスタＭＰ１とかなる定電流源回路と、制御電圧生成回路２０とトランジスタＭＮ１とからなる定電流源回路とを、一般的な論理回路４０に対して適用したブロック図である。具体的な回路構成は、図１５Ａ及び図１５Ｂの場合と同様であるため、説明を省略する。論理回路４０は、プロセスばらつきによりトランジスタの閾値電圧が変動した場合でも、例えば内部信号の立ち上がり遷移及び立ち下がり遷移を一定にさせることができる。その結果、論理回路４０は、プロセスばらつきによりトランジスタの閾値電圧が変動した場合でも、所望の動作を実現することができる。
図１６Ｂは、上記した制御電圧生成回路１０とカレントミラー回路とを組み合わせ、一般的な論理回路４０に対して適用したブロック図である。図１６Ｂに示すように、Ｐチャネル型のトランジスタＭＰ２とＮチャネル型のトランジスタＭＮ２とが、高電位側電源端子ＶＤＤと低電位側電源端子ＧＮＤとの間に直列に接続される。トランジスタＭＰ２は、トランジスタＭＰ１と同様に制御電圧Ｖｐ２に基づいてソース−ドレイン間に安定した定電流を流す。したがって、トランジスタＭＮ２のソース−ドレイン間にも安定した定電流が流れる。また、トランジスタＭＮ１，ＭＮ２の各ゲートにはトランジスタＭＰ２のドレインが接続されている。そのため、トランジスタＭＮ１のソース−ドレイン間には、トランジスタＭＮ２のソース−ドレイン間に流れる電流に応じて安定した定電流が流れる。
それにより、論理回路４０は、プロセスばらつきによりトランジスタの閾値電圧が変動した場合でも、例えば内部信号の立ち上がり遷移及び立ち下がり遷移を一定にさせることができる。その結果、論理回路４０は、プロセスばらつきによりトランジスタの閾値電圧が変動した場合でも、所望の動作を実現することができる。
なお、本実施の形態では、制御電圧生成回路とトランジスタとからなる定電流源回路が一般的な論理回路に対して適用された場合を例に説明したが、これに限られず、アナログ回路に対しても適用可能である。
また、制御電圧生成回路によって生成される制御電圧は、図１７に示すように、複数の論理回路４０に共用されてもよい。
実施の形態５
本実施の形態では、本発明にかかる制御電圧生成回路及びその回路構成を含む複数の論理回路がそれぞれ機能ブロックとして設計され、各機能ブロックの配置配線情報が設計容易化のために予めライブラリに登録された場合について説明する。これら機能ブロックは、一般的にスタンダードセル（基本セル）と呼ばれている。なお、これら機能ブロックのスタンダードセルは、セル高さが同じである。また、これら機能ブロックのスタンダードセルは、ＮウェルとＰウェルの境界位置が高さ方向においてそれぞれ同じ距離に位置する。また、レイアウト時に幅方向に一列に配置されるスタンダードセルでは、互いに共通の電源配線（高電位側電源ＶＤＤ及び低電位側電源ＧＮＤの各電源配線）が使用される。
図１８は、本発明との比較のため、一般的なインバータのスタンダードセルのレイアウトパターンを示す図である。図１９〜図２２は、それぞれ制御電圧生成回路１０、制御電圧生成回路２０、制御電圧生成回路１０，２０の組み合わせ、及び、制御電圧生成回路１０とカレントミラー回路の組み合わせ（図１６Ｂ参照）のスタンダードセルのレイアウトパターンを示す図である。図１９〜図２２に示すスタンダードセルは、図１８に示すインバータのスタンダードセルと同じセル高さである。また、図１９〜図２２に示すスタンダードセルの電源配線は、図１８に示すスタンダードセルと同様に、レイアウト時に幅方向に隣接して配置されるスタンダードセルの電源配線に接続されるように形成されている。
図２３Ａは、制御電圧生成回路１０とトランジスタＭＰ１とからなる定電流源回路を、一般的な論理回路であるＮＯＲ回路４０に対して適用したブロック図である（図１５Ａの説明参照）。また、図２３Ｂは、図２３Ａに示す回路のレイアウトパターンを示す図である。なお、電流源セル５０はトランジスタＭＰ１により形成されたスタンダードセルである。図２３Ｂに示すように、制御電圧生成回路１０、電流源セル５０、及び、ＮＯＲ回路４０の各スタンダードセルが、紙面の左から右に向けて順に隣接して配置されている。
図２４Ａは、制御電圧生成回路２０とトランジスタＭＮ１とからなる定電流源回路を、一般的な論理回路であるＮＡＮＤ回路４０に対して適用したブロック図である（図１５Ｂの説明参照）。また、図２４Ｂは、図２４Ａに示す回路のレイアウトパターンを示す図である。なお、電流源セル５１はトランジスタＭＮ１により形成されたスタンダードセルである。図２４Ｂに示すように、制御電圧生成回路２０、電流源セル５１、及び、ＮＡＮＤ回路４０の各スタンダードセルが、紙面の左から右に向けて順に隣接して配置されている。
図２３Ｂ及び図２４Ｂに示すように、本発明の制御電圧生成回路や電流源セルの各スタンダードセルは、一般的な論理回路のスタンダードセルとともに幅方向に一列に配置されることが可能である。つまり、本発明の制御電圧生成回路や電流源セルの各スタンダードセルは、従来から在るスタンダードセルと混在して用いられることが可能である。それにより、図１３でも説明したように、本発明は従来のチップ作成手順を大きく変えることなく適用可能である。
図２５Ａは、制御電圧生成回路によって生成される制御電圧が複数の論理回路４０に共用された回路構成を示すブロック図である（図１７の具体例）。より具体的には、制御電圧生成回路１０とトランジスタＭＰ１ａとからなる定電流源回路と、制御電圧生成回路２０とトランジスタＭＮ１ａとからなる定電流源回路とが、一般的な論理回路であるＮＡＮＤ回路４０に対して適用されている。さらに、制御電圧生成回路１０とトランジスタＭＰ１ｂとからなる定電流源回路と、制御電圧生成回路２０とトランジスタＭＮ１ｂとからなる定電流源回路とが、一般的な論理回路であるＮＯＲ回路４０に対して適用されている。
また、図２５Ｂは、図２５Ａに示す回路のレイアウトパターンを示す図である。なお、電流源セル５２ａはトランジスタＭＰ１ａ，ＭＮ１ａにより形成されたスタンダードセルであり、電流源セル５２ｂはトランジスタＭＰ１ｂ，ＭＮ１ｂにより形成されたスタンダードセルである。図２５Ｂに示すように、制御電圧生成回路１０、電流源セル５２ａ、ＮＡＮＤ回路４０、電流源セル５２ｂ、及び、ＮＯＲ回路４０の各スタンダードセルが、紙面の左から右に向けて順に隣接して配置されている。このように、制御電圧生成回路によって生成される制御電圧が複数の論理回路（ここではＮＡＮＤ回路及びＮＯＲ回路）４０に共用されることにより、小面積化を実現することが可能である。
図２６は、制御電圧生成回路１０とトランジスタＭＰ１とを組み合わせて構成されたスタンダードセルのレイアウトパターンを示す図である。図２７は、制御電圧生成回路２０とトランジスタＭＮ１とを組み合わせて構成されたスタンダードセルのレイアウトパターンを示す図である。図２８は、制御電圧生成回路１０，２０とトランジスタＭＰ１，ＭＮ２とを組み合わせて構成されたスタンダードセルのレイアウトパターンを示す図である。図２６〜図２８に示すように、制御電圧生成回路と電流変換用トランジスタ（ここではトランジスタＭＰ１，ＭＮ１）とを組み合わせて一つのスタンダードセルを構成することにより、それぞれ別にスタンダードセルを構成する場合よりも、小面積化を実現することが可能である。
図２９は、制御電圧生成回路１０、トランジスタＭＰ１及びＮＯＲ回路４０を組み合わせて構成されたスタンダードセルのレイアウトパターンを示す図である（図１５Ａの説明参照）。図２９に示すように、制御電圧生成回路１０、トランジスタＭＰ１及びＮＯＲ回路４０を組み合わせて一つのスタンダードセルを構成することにより、それぞれ別にスタンダードセルを構成する場合よりも、小面積化を実現することが可能である。
図３０は、制御電圧生成回路２０、トランジスタＭＮ１及びＮＡＮＤ回路４０を組み合わせて構成されたスタンダードセルのレイアウトパターンを示す図である（図１５Ｂの説明参照）。図３０に示すように、制御電圧生成回路２０、トランジスタＭＮ１及びＮＡＮＤ回路４０を組み合わせて一つのスタンダードセルを構成することにより、それぞれ別にスタンダードセルを構成する場合よりも、小面積化を実現することが可能である。
図３１は、制御電圧生成回路１０，２０と、トランジスタＭＰ１，ＭＮ１と、ＮＡＮＤ回路４０と、を組み合わせて構成されたスタンダードセルのレイアウトパターンを示す図である（図１６Ａの説明参照）。図３１に示すように、制御電圧生成回路１０，２０と、トランジスタＭＰ１，ＭＮ１と、ＮＡＮＤ回路４０と、を組み合わせて一つのスタンダードセルを構成することにより、それぞれ別にスタンダードセルを構成する場合よりも、小面積化を実現することが可能である。
図３２は、制御電圧生成回路１０，２０と、トランジスタＭＰ１，ＭＮ１と、ＮＯＲ回路４０と、を組み合わせて構成されたスタンダードセルのレイアウトパターンを示す図である（図１６Ａの説明参照）。図３１に示すように、制御電圧生成回路１０，２０と、トランジスタＭＰ１，ＭＮ１と、ＮＯＲ回路４０と、を組み合わせて一つのスタンダードセルを構成することにより、それぞれ別にスタンダードセルを構成する場合よりも、小面積化を実現することが可能である。
以上説明したように、制御電圧生成回路１０，２０、定電流源回路用のトランジスタ（たとえばＭＰ１，ＭＮ１）を個々にセルとして構成してもよい。制御電圧生成回路１０と制御電圧生成回路２０とを１つのセルとして構成してもよい。制御電圧生成回路と定電流源回路用のトランジスタ（たとえばＭＰ１，ＭＮ１）を１つのセルとして構成してもよい。さらには、制御電圧生成回路及び定電流源回路用のトランジスタと、ＮＡＮＤやＮＯＲといった論理回路と、を組み合わせて１つのセルとしてもよい。このように、本願発明の制御電圧生成回路１０，２０、電流源回路用のトランジスタ、を個々にセル化、さらにはこれらと論理回路とを組み合わせてセル化することにより、通常のスタンダードセル方式の設計が可能となる。したがって、本願発明の制御電圧生成回路１０，２０、電流源回路用のトランジスタ、の個々のセル、さらにはこれらと論理回路とを組み合わせたセルによって構成された半導体装置の提供が容易になる。
（付記１）
第１電源端子と第２電源端子との間に直列に接続された同一導電型の複数の第１参照用トランジスタを有し、いずれかの前記第１参照用トランジスタのドレイン電圧を第１参照電圧として生成する第１参照電圧部と、
前記第１電源端子と前記第２電源端子との間に直列に接続され前記第１参照電圧部と同一導電型の複数の第１変換用トランジスタを有し、前記第１参照電圧に基づいていずれかの前記第１変換用トランジスタのドレイン電流が制御されるとともに、いずれかの前記第１変換用トランジスタのドレイン電圧を第１制御電圧として生成する第１電圧変換部と、
前記第１制御電圧に基づいてドレイン電流が制御される第１定電流用トランジスタを有し、当該ドレイン電流に応じた遅延を外部入力信号に対して付加する遅延生成部と、を備えた半導体集積回路。
（付記２）
前記複数の第１参照用トランジスタのうち互いに異なる何れかのトランジスタのゲートに、それぞれ前記外部入力信号及び前記遅延生成部の中間信号が供給され、
前記複数の第１変換用トランジスタのうち互いに異なる何れかのトランジスタのゲートに、それぞれ前記外部入力信号及び前記遅延生成部の中間信号が供給され、
前記中間信号は、前記外部入力信号の反転信号であって、前記外部入力信号が変化してから所定の遅延時間経過後に変化することを特徴とする付記１に記載の半導体集積回路。
（付記３）
前記複数の第１参照用トランジスタのうち互いに異なる何れかのトランジスタのゲートに、それぞれ前記外部入力信号及び前記遅延生成部の中間信号が供給され、
前記複数の第１変換用トランジスタのうち何れかのトランジスタのゲートに前記外部入力信号が供給され、
前記中間信号は、前記外部入力信号の反転信号であって、前記外部入力信号が変化してから所定の遅延時間経過後に変化することを特徴とする付記１に記載の半導体集積回路。
（付記４）
前記複数の第１参照用トランジスタのうち所定のトランジスタが線形領域にて動作することを特徴とする付記１〜３のいずれか一項に記載の半導体集積回路。
（付記５）
前記第１参照電圧部と異なる導電型の複数の第２参照用トランジスタを有し、何れかの第２参照用トランジスタのドレイン電圧を第２参照電圧として生成する第２参照電圧部と、
前記第１電圧変換部と異なる導電型の複数の第２変換用トランジスタを有し、何れかの第２変換用トランジスタのドレイン電圧を第２制御電圧として生成する第２電圧変換部と、をさらに備え、
前記遅延生成部は、
前記第２制御電圧に基づいてドレイン電流が制御される第２定電流用トランジスタをさらに有し、前記第１及び第２定電流用トランジスタのドレイン電流に応じた遅延を前記外部入力信号に対して付加することを特徴とする付記１に記載の半導体集積回路。
（付記６）
前記複数の第１参照用トランジスタのうち互いに異なる何れかのトランジスタのゲートに、それぞれ前記外部入力信号及び前記遅延生成部の中間信号が供給され、
前記複数の第１変換用トランジスタのうち互いに異なる何れかのトランジスタのゲートに、それぞれ前記外部入力信号及び前記遅延生成部の中間信号が供給され、
前記複数の第２参照用トランジスタのうち互いに異なる何れかのトランジスタのゲートに、それぞれ前記外部入力信号及び前記遅延生成部の中間信号が供給され、
前記複数の第２変換用トランジスタのうち互いに異なる何れかのトランジスタのゲートに、それぞれ前記外部入力信号及び前記遅延生成部の中間信号が供給され、
前記中間信号は、前記外部入力信号の反転信号であって、前記外部入力信号が変化してから所定の遅延時間経過後に変化することを特徴とする付記５に記載の半導体集積回路。
（付記７）
前記複数の第１参照用トランジスタのうち互いに異なる何れかのトランジスタのゲートに、それぞれ前記外部入力信号及び前記遅延生成部の中間信号が供給され、
前記複数の第１変換用トランジスタのうち何れかのトランジスタのゲートに前記外部入力信号が供給され、
前記複数の第２参照用トランジスタのうち互いに異なる何れかのトランジスタのゲートに、それぞれ前記外部入力信号及び前記遅延生成部の中間信号が供給され、
前記複数の第２変換用トランジスタのうち何れかのトランジスタのゲートに前記外部入力信号が供給され、
前記中間信号は、前記外部入力信号の反転信号であって、前記外部入力信号が変化してから所定の遅延時間経過後に変化することを特徴とする付記５に記載の半導体集積回路。
（付記８）
前記複数の第１参照用トランジスタのうち所定のトランジスタが線形領域にて動作し、前記複数の第２参照用トランジスタのうち所定のトランジスタが線形領域にて動作することを特徴とする付記５〜７のいずれか一項に記載の半導体集積回路。
（付記９）
前記複数のトランジスタのうち、ＰチャネルＭＯＳトランジスタのバックゲートは第１電源端子に接続され、ＮチャネルＭＯＳトランジスタのバックゲートは第２電源端子に接続されることを特徴とする付記１〜８のいずれか一項に記載の半導体集積回路。
（付記１０）
前記複数のトランジスタのバックゲートは、自己のソースに接続されることを特徴とする付記１〜８のいずれか一項に記載の半導体集積回路。
（付記１１）
前記複数のトランジスタのバックゲートは、前記第１及び第２電源端子とは異なるバックゲート専用の電源端子に接続されることを特徴とする付記１〜８のいずれか一項に記載の半導体集積回路。
１，１ａ，１ｄ 遅延回路
３０ 遅延生成部
１０，１０ａ，１０ｂ，１０ｃ，１０ｄ，１０ｅ バイアス生成部
２０，２０ａ，２０ｂ，２０ｃ，２０ｄ，２０ｅ バイアス生成部
１１，１１ａ，１１ｂ，１１ｃ，１１ｄ，１１ｅ 参照電圧生成部
１２，１２ａ，１２ｂ，１２ｃ，１２ｄ，１２ｅ 電圧変換部
２１，２１ａ，２１ｂ，２１ｃ，２１ｄ，２１ｅ 参照電圧生成部
２２，２２ａ，２２ｂ，２２ｃ，２２ｄ，２２ｅ 電圧変換部
４０ 論理回路
５０，５１，５２ａ，５２ｂ 電流源セル
ＭＤ１〜ＭＤ６ トランジスタ
ＭＮ１１，ＭＮ１２，ＭＮ１３ トランジスタ
ＭＮ２１，ＭＮ２２，ＭＮ２３ トランジスタ
ＭＰ１１，ＭＰ１２，ＭＰ１３ トランジスタ
ＭＰ２１，ＭＰ２２，ＭＰ２３ トランジスタ
ＭＰ１，ＭＰ２，ＭＮ１，ＭＮ２ トランジスタ
ＭＰ１ａ，ＭＮ１ａ，ＭＰ１ｂ，ＭＮ１ｂ トランジスタ

Claims (19)

  1. 第１電源と第２電源との間に直列に接続された同一導電型の複数の第１トランジスタを有し、前記複数の第１トランジスタの何れかのドレイン電圧を参照電圧として生成する参照電圧生成部と、
    前記第１電源と前記第２電源との間に直列に接続され前記参照電圧生成部と同一導電型の複数の第２トランジスタを有し、前記複数の第２トランジスタの何れかのゲートに前記参照電圧が供給され、前記複数の第２トランジスタの何れかのドレイン電圧を制御電圧として出力する電圧変換部と、を備えた制御電圧生成回路。
  2. 前記複数の第１トランジスタ及び前記複数の第２トランジスタのいずれもＰチャネルＭＯＳトランジスタである場合、
    前記複数の第１トランジスタ及び前記複数の第２トランジスタの各バックゲートは、高電位側電源である前記第１電源に接続され、
    前記複数の第１トランジスタ及び前記複数の第２トランジスタのいずれもＮチャネルＭＯＳトランジスタである場合、
    前記複数の第１トランジスタ及び前記複数の第２トランジスタの各バックゲートは、低電位側電源である前記第２電源に接続されることを特徴とする請求項１に記載の制御電圧生成回路。
  3. 前記複数の第１トランジスタ及び前記複数の第２トランジスタの各バックゲートは、自己のソースに接続されることを特徴とする請求項１に記載の制御電圧生成回路。
  4. 前記複数の第１トランジスタ及び前記複数の第２トランジスタの各バックゲートは、前記第１及び第２電源とは異なる第３電源に接続されることを特徴とする請求項１に記載の制御電圧生成回路。
  5. 前記複数の第１トランジスタのうち少なくとも２つ以上の第１トランジスタのゲートは、前記第１電源又は前記第２電源に接続されたことを特徴とする請求項１〜４のいずれか一項に記載の制御電圧生成回路。
  6. 前記複数の第１トランジスタのうちの１つのトランジスタの第１ゲートに第１の信号が供給され、前記複数の第１トランジスタのうちの別の１つのトランジスタの第２ゲートに第２の信号が供給される請求項１〜４のいずれか一項に記載の制御電圧生成回路。
  7. 請求項１〜６のいずれか一項に記載の制御電圧生成回路と、
    前記制御電圧により制御される少なくとも１つ以上の第３トランジスタと、を備えた定電流源回路。
  8. 前記第３トランジスタは、前記複数の第１トランジスタ及び前記複数の第２トランジスタと同一導電型のトランジスタであることを特徴とする請求項７に記載の定電流源回路。
  9. 請求項１〜６のいずれか一項に記載の制御電圧生成回路と、
    遅延生成部と、を備え、
    前記遅延生成部は
    前記制御電圧により制御される少なくとも１つ以上の第３トランジスタと
    前記第３トランジスタを介して前記第１電源及び前記第２電源の少なくとも何れかと接続されたインバータ回路と、を有する遅延回路。
  10. 請求項７又は８に記載の定電流源回路を有し、
    前記第３トランジスタから出力される定電流によって駆動される論理回路。
  11. 請求項７又は８に記載の定電流源回路を有し、
    前記第３トランジスタを介して前記第１電源及び第２電源の少なくとも何れかと接続されたことを特徴とする論理回路。
  12. 請求項１〜６のいずれか一項に記載の制御電圧生成回路を備えた半導体装置であって、
    前記半導体装置は、
    少なくとも１つ以上の基本セルをさらに備え、
    前記制御電圧生成回路は、
    セル高さが前記基本セルのセル高さと略同一である、半導体装置。
  13. 請求項１２に記載の半導体装置であって、
    前記制御電圧生成回路は、
    前記基本セルと幅方向に隣接して配置された場合に、当該基本セルの電源配線と前記制御電圧生成回路の電源配線とが互いに接することを特徴とする、半導体装置。
  14. 請求項１３に記載の半導体装置であって、
    前記制御電圧生成回路は、
    Ｎウェル及びＰウェルの境界位置が前記基本セルのＮウェル及びＰウェルの境界位置と高さ方向において略同一の距離に位置する、半導体装置。
  15. 前記基本セルに対して前記制御電圧生成回路が前記制御電圧を供給することを特徴とする請求項１２に記載の半導体装置。
  16. 請求項９に記載の遅延回路を備えた半導体装置であって、
    前記半導体装置は、
    少なくとも１つ以上の基本セルをさらに備え、
    前記遅延回路は、
    セル高さが前記基本セルのセル高さと略同一である、半導体装置。
  17. 請求項１０に記載の論理回路を備えた半導体装置であって、
    前記半導体装置は、
    少なくとも１つ以上の基本セルをさらに備え、
    前記論理回路は、
    セル高さが前記基本セルのセル高さと略同一である、半導体装置。
  18. 前記複数の第１トランジスタのうち何れか２つのトランジスタのゲートに、それぞれ前記外部入力信号及び前記遅延生成部の中間信号が供給され、
    前記複数の第２トランジスタのうち何れかの２つのトランジスタのゲートに、それぞれ前記外部入力信号及び前記遅延生成部の中間信号が供給され、
    前記中間信号は、前記外部入力信号の反転信号であって、前記外部入力信号が変化してから所定の遅延時間経過後に変化することを特徴とする請求項９に記載の遅延回路。
  19. 前記複数の第１トランジスタのうち何れか２つのトランジスタのゲートに、それぞれ前記外部入力信号及び前記遅延生成部の中間信号が供給され、
    前記複数の第２トランジスタのうち何れかのトランジスタのゲートに前記外部入力信号が供給され、
    前記中間信号は、前記外部入力信号の反転信号であって、前記外部入力信号が変化してから所定の遅延時間経過後に変化することを特徴とする請求項９に記載の遅延回路。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180134229A (ko) * 2017-06-08 2018-12-18 삼성전자주식회사 반도체 소자 및 그의 제조 방법
JPWO2018150913A1 (ja) * 2017-02-16 2019-12-12 株式会社ソシオネクスト 半導体集積回路装置

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5988062B2 (ja) * 2012-09-06 2016-09-07 パナソニックＩｐマネジメント株式会社 半導体集積回路
US10120967B2 (en) * 2014-07-25 2018-11-06 Plsense Ltd. Methods and apparatuses for SW programmable adaptive bias control for speed and yield improvement in the near/sub-threshold domain
US20180034452A1 (en) * 2016-07-26 2018-02-01 Qualcomm Incorporated Circuit technique to track cmos device threshold variation
TWI828875B (zh) * 2020-03-11 2024-01-11 聯華電子股份有限公司 延遲單元

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05268009A (ja) 1992-03-17 1993-10-15 Fujitsu Ltd ディレイ回路
JPH09270692A (ja) 1996-03-29 1997-10-14 Toshiba Corp 温度補償回路およびこれを含む半導体集積回路
JPH11168362A (ja) 1997-12-02 1999-06-22 Oki Micro Design Miyazaki Co Ltd 遅延回路
JP2000059184A (ja) 1998-08-13 2000-02-25 Nkk Corp 遅延回路
JP2001285036A (ja) 2000-03-30 2001-10-12 Sony Corp 遅延回路及びそれを用いた発振回路
US6518817B2 (en) * 2001-06-28 2003-02-11 Intel Corporation Voltage buffer
JP2005117442A (ja) 2003-10-09 2005-04-28 Renesas Technology Corp 半導体集積回路
US7495483B2 (en) * 2005-06-30 2009-02-24 Stmicroelectronics Pvt. Ltd. Input buffer for CMOS integrated circuits
JP5008032B2 (ja) * 2007-08-30 2012-08-22 ソニーモバイルディスプレイ株式会社 遅延回路、半導体制御回路、表示装置、および電子機器

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2018150913A1 (ja) * 2017-02-16 2019-12-12 株式会社ソシオネクスト 半導体集積回路装置
KR20180134229A (ko) * 2017-06-08 2018-12-18 삼성전자주식회사 반도체 소자 및 그의 제조 방법
KR102358481B1 (ko) 2017-06-08 2022-02-04 삼성전자주식회사 반도체 소자 및 그의 제조 방법

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