JP2001285036A - 遅延回路及びそれを用いた発振回路 - Google Patents

Abstract

(57)【要約】 【課題】 電源電圧の依存性を抑制でき、遅延時間及び
発振周波数の安定化を実現でき、高速な発振信号を生成
可能な発振回路を提供する。 【解決手段】 インバータ３０にトランジスタＰ５３と
Ｎ５３からなる電流源によって電源電圧依存性のない定
電流Ｉ３１とＩ３２を供給し、インバータ３０の出力端
子に容量素子Ｃ５１，Ｃ５２及びスイッチング用トラン
ジスタＰ５５とＮ５５からなる負荷容量部６０を接続
し、制御電圧発振部１０において電源電圧Ｖ_DDまたは共
通電位Ｖ_SSにそれぞれ一定の電圧差に保たれる制御電圧
Ｖ_BP，Ｖ_BNが生成され、これらの制御電圧に応じて負荷
容量部６０の容量素子の充放電時に、電圧の変動幅を一
定に保つことができ、遅延回路の遅延時間を電源電圧に
依存せず一定に保持できるので、このような遅延回路に
よって構成された発振回路は、電源電圧に依存せず安定
した発振周波数を実現できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えば、ＰＬＬ回
路の電圧制御発振回路（ＶＣＯ）などを構成する遅延回
路、特に、遅延時間の電源電圧依存性を低減できる遅延
回路及び当該遅延回路を用いた発振回路に関するもので
ある。

【０００２】

【従来の技術】奇数段の遅延回路をリング状に接続する
ことによって発振回路を構成することができる。一般的
に、ＰＬＬ回路の電圧制御発振回路（ＶＣＯ）は、制御
電圧に応じて遅延時間が可変な遅延回路によって構成さ
れている。図９は、一般的に用いられている遅延回路の
一例示している。図示のように、この遅延回路は、ｐＭ
ＯＳトランジスタＰ１１とｎＭＯＳトランジスタＮ１１
からなるＣＭＯＳインバータ及びその出力端子に接続さ
れている容量負荷Ｃ１１によって構成されている。図示
のインバータＩＮＶ１において、トランジスタＰ１１と
Ｎ１１の導通時抵抗を大きく設計することにより、通常
のインバータよりも大きな遅延時間を生成することが可
能である。

【０００３】図９に示す遅延回路において、その遅延時
間ｔ_d は、トランジスタＰ１１及びＮ１１の流す電流
量、出力端子に接続されている負荷容量Ｃ１１の容量
値、並びに出力端子に接続されているトランジスタの入
力容量によってほぼ決定される。トランジスタの流す電
流Ｉ_dsは、線形領域において次式によって与えられる。

【０００４】

【数１】

【０００５】一方、飽和領域では、トランジスタの電流
Ｉ_dsは次式によって与えられる。

【０００６】

【数２】

【０００７】なお、式（１）及び式（２）において、Ｗ
とＬはそれぞれトランジスタのチャネル幅及びチャネル
長で、Ｋは伝達コンダクタンスパラメータ、λはチャネ
ル長変調係数である。さらに、式（１）及び式（２）に
おいて、トランジスタのゲート−ソース間電圧Ｖ_gs及び
ソース−ドレイン間電圧Ｖ_dsは電源電圧に大きく依存し
た量であり、電源電圧の変動に伴って遅延回路の遅延時
間ｔ_d も大きく変化することが式（１）及び式（２）か
ら分かる。このような遅延回路を奇数段接続し、リング
状に形成された発振回路の発振周波数もやはり電源電圧
に大きく依存する。

【０００８】これまでに、このような遅延回路を含む発
振回路の電源電圧依存性を抑制し、発振周波数の安定化
をはかるために、種々の遅延回路が提案されていた。図
１０は、公開特許公報“特開平６−２６０８３７”によ
って開示された遅延回路を用いた発振回路の一例を示し
ている。この発振回路例では、遅延回路を構成するイン
バータへの供給電流を電源電圧に依存せず一定に保つこ
とで、遅延時間の電源電圧依存性を抑制し、発振周波数
の安定化をはかる。

【０００９】図１０に示すように、この遅延回路は制御
電圧発生部１０ａ、電流供給部２０ａ及びインバータ３
０によって構成されている。制御電圧発生部１０ａは、
電源電圧Ｖ_DDと共通電位Ｖ_SSとの間に直列接続されてい
るｐＭＯＳトランジスタＰ２１と抵抗素子Ｒ２１、及び
電源電圧Ｖ_DDと共通電位Ｖ_SSとの間に直列接続されてい
る抵抗素子Ｒ２２とｎＭＯＳトランジスタＮ２１によっ
て構成されている。トランジスタＰ２１と抵抗素子Ｒ２
１との接続点であるノードＮＤ２１から、制御電圧Ｖ_BP
が出力され、抵抗素子Ｒ２２とトランジスタＮ２１との
接続点であるノードＮＤ２２から制御電圧Ｖ_BNが出力さ
れる。

【００１０】電流供給部２０ａは、ｐＭＯＳトランジス
タＰ２２とｎＭＯＳトランジスタＮ２２によって構成さ
れ、インバータ３０に電流を供給する。図示のように、
トランジスタＰ２２は電源電圧Ｖ_DDとインバータ３０を
構成するトランジスタＰ２３のソースとの間に接続さ
れ、そのゲートに制御電圧Ｖ_BPが印加され、トランジス
タＮ２２は、インバータ３０を構成するｎＭＯＳトラン
ジスタＮ２３のソースと共通電位Ｖ_SSとの間に接続さ
れ、そのゲートに制御電圧Ｖ_BNが印加される。インバー
タ３０の出力端子と入力端子が互いに接続されている。
即ち、インバータ３０の出力信号が入力側にフィードバ
ックされ、インバータ３０の遅延時間に応じた発振周波
数で発振する発振回路が構成される。

【００１１】上述した構成において、トランジスタＰ２
１とＰ２２、さらにトランジスタＮ２１とＮ２２はそれ
ぞれカレントミラー回路が構成され、トランジスタＰ２
２及びトランジスタＮ２２は定電流源として動作する。
このため、トランジスタＰ２３，Ｎ２３のスイッチング
動作に応じてインバータ３０に流れる電流はトランジス
タＰ２２とＮ２２の供給電流によって決定される。電源
電圧Ｖ_DDが変化した場合、それに応じてトランジスタＰ
２２とＮ２２のゲートに供給される制御電圧Ｖ_BP及びＶ
_BNも変化するので、電源電圧Ｖ_DDに依存せずほぼ一定の
電流がインバータ３０に供給される。このため、インバ
ータ３０の遅延時間が電源電圧Ｖ_DDへの依存性を低減で
き、発振回路の発振周波数を安定化できる。

【００１２】しかし、この発振回路において、インバー
タ３０の出力に付けられた負荷容量や、次段のトランジ
スタの入力容量に蓄えられる電荷量は一定ではなく、通
常電源電圧Ｖ_DDが高くなるほど充電量及び放電量が増加
していく。容量に蓄えられる電荷量Ｑは、通常、その容
量値Ｃ及び端子電圧Ｖに基づき、（Ｑ＝Ｃ・Ｖ）によっ
て表される。電源電圧Ｖ_DDが高くなると、電圧Ｖの変化
量ΔＶがそれに応じて大きくなり、容量値Ｃが一定であ
るとしても、充放電に伴って移動する電荷量ΔＱが大き
くなる。一方、図１０に示す発振回路では、インバータ
３０の出力に接続されている負荷容量の充放電は、イン
バータ３０を流れる電流によって行われる。インバータ
３０の電流がカレントミラー回路によってほぼ一定に保
たれているため、電源電圧Ｖ_DDが高くなるほど充放電に
要する時間が長くなる。即ち、インバータ３０の遅延時
間が電源電圧Ｖ_DDが高くなるに連れて大きくなるという
特性を持つ。このような遅延回路を奇数段リング状に接
続して構成された発振回路の発振周波数は、電源電圧Ｖ
_DDの上昇に伴い低下する傾向がある。

【００１３】図１１は、発振周波数の安定化をはかる他
の回路例を示している。この回路は、公開特許公報“特
開平６−２６０８３７”によって開示され、リング状に
接続されている発振ループのなかにしきい値電圧にヒス
テリシス性を持つシュミット回路を挿入することによっ
て、発振周波数の電源電圧依存性を低減する。

【００１４】図１１に示すように、この発振回路におい
て、制御電圧発生部１０ｂ及び電流供給部２０ｂは、図
１０に示す発振回路のそれぞれの部分回路とほぼ同じ構
成を有する。図１１に示す発振回路では、インバータ３
０の出力端子に容量素子Ｃ３１が接続され、さらに、シ
ュミット回路４０が接続されている。シュミット回路４
０の出力端子に出力回路５０が接続されている。

【００１５】シュミット回路４０では、出力信号がｐＭ
ＯＳトランジスタＰ３６及びｎＭＯＳトランジスタＮ３
６のゲートに印加されるので、出力信号に応じて、トラ
ンジスタＰ３６とＮ３６が交互にオン／オフする。例え
ば、シュミット回路４０の出力信号がハイレベルのと
き、トランジスタＰ３６がオフし、トランジスタＮ３６
がオンする。逆に、シュミット回路４０の出力信号がロ
ーレベルのとき、トランジスタＰ３６がオンし、トラン
ジスタＮ３６がオフする。トランジスタＰ３６とＮ３６
のオン／オフにより、シュミット回路４０のしきい値電
圧にヒステリシス性が持たせられる。

【００１６】インバータ３０の出力信号電圧、即ち、ノ
ードＮａの電圧がしきい値電圧Ｖ_thH を越えたとき、シ
ュミット回路４０の状態が反転し、出力端子Ｎｂの電圧
がローレベルになる。ノードＮａの電圧がしきい値電圧
Ｖ_thL より低くなったとき、シュミット回路４０の状態
が反転し、出力端子Ｎｂの電圧がハイレベルになる。シ
ュミット回路４０の出力信号がインバータ３０の入力端
子に供給され、これに応じてインバータ３０が状態反転
が起きる。

【００１７】シュミット回路４０の出力端子がインバー
タ３０の入力端子に接続されている。このように、シュ
ミット回路４０の出力信号をインバータ３０の入力端子
にフィードバックすることによって発振回路が構成され
ている。また、シュミット回路４０の出力信号がインバ
ータからなる出力部５０を介して出力される。

【００１８】図１０に示す発振回路と同じように、イン
バータ３０にカレントミラー回路によって定電流が供給
される。この定電流によって容量素子Ｃ３１が充電また
は放電される。容量素子Ｃ３１は、ノードＮａの電圧が
シュミット回路４０のしきい値電圧Ｖ_thH とＶ_thL の間
往復するに伴って充放電を繰り返す。容量素子Ｃ３１の
充放電に伴う電荷の変化量ΔＱは、シュミット回路４０
のしきい値電圧の差ΔＶ_th（＝Ｖ_thH −Ｖ_thL ）によっ
て決まり、ΔＱ＝Ｃ・ΔＶ_thとなる。

【００１９】図１１に示す発振回路において、容量素子
Ｃ３１の充電電流、放電電流、シュミット回路４０のし
きい値電圧の幅（Ｖ_thH −Ｖ_thL ）が、互いに補償しあ
い、電源電圧Ｖ_DDに依存しない安定した遅延時間が得ら
れ、さらに発振回路として動作する場合、安定した発振
周波数を実現できる。

【００２０】

【発明が解決しようとする課題】ところで、上述した従
来の発振回路では、回路の構成を工夫することによっ
て、遅延時間の電源電圧依存性を抑制し、発振回路とし
て動作する場合の発振周波数の安定化をはかったもの
の、その改善はまだ十分ではない。例えば、図１０に示
す回路例では、インバータ３０が出力端子に接続されて
いる負荷容量の変化に応じて遅延時間が変化するので、
発振周波数の安定性が次段の入力負荷容量によって影響
される。また、図１１に示す回路例では、シュミット回
路４０の次段の動作速度は電源電圧に依存するものであ
り、その分の変化が無視できる程度に抑制するために、
遅延時間を決定する容量素子Ｃ３１の容量値を大きくす
る必要がある。このため、容量素子Ｃ３１の充放電時間
が長くなり、発振周波数を高くできない。例えば、容量
素子Ｃ３１の容量値は最低でも数ｐＦが必要であり、高
速な発振信号を生成できないという不利益が生じる。

【００２１】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、電源電圧の依存性を抑制でき、
遅延時間及び発振周波数の安定化を実現でき、高速な発
振信号を生成可能な発振回路を提供することにある。

【００２２】

【課題を解決するための手段】上記目的を達成するた
め、本発明の遅延回路は、入力信号を遅延させて出力す
る遅延回路であって、入力端子に上記入力信号が入力さ
れるインバータと、上記インバータに電源電圧に応じた
動作電流を供給する電流源回路と、上記インバータの出
力端子に接続され、制御信号に応じて充電または放電す
る容量回路と、上記容量回路において上記充電または放
電に伴う電荷の変化量が一定となるように、上記制御信
号を生成する制御電圧発生回路とを有する。

【００２３】また、本発明の発振回路は、奇数段の遅延
回路をリング状に接続して構成された発振回路であっ
て、上記各遅延回路は、入力端子に上記入力信号が供給
されるインバータと、上記インバータに電源電圧に応じ
た動作電流を供給する電流源回路と、上記インバータの
出力端子に接続され、制御信号に応じて充電または放電
する容量回路と、上記容量回路において上記充電または
放電に伴う電荷の変化量が一定となるように、上記制御
信号を生成する制御電圧発生回路とを有する。

【００２４】また、本発明では、好適には、上記容量回
路は、一方の電極が第１の電源電圧に、他方の電極が第
１の接続ノードに接続されている第１の容量素子と、上
記第１の接続ノードと上記インバータの出力端子との間
に設けられている第１のスイッチング素子と、一方の電
極が第２の電源電圧に、他方の電極が第２の接続ノード
に接続されている第２の容量素子と、上記第２の接続ノ
ードと上記インバータの出力端子との間に設けられてい
る第２のスイッチング素子とを含み、上記第１のスイッ
チング素子は、上記制御電圧発生回路によって発生され
た第１の制御信号に応じて、上記第１の容量素子が充放
電時の電圧変動幅が一定になるようにオン／オフし、上
記第２のスイッチング素子は、上記制御電圧発生回路に
よって発生された第２の制御信号に応じて、上記第２の
容量素子が充放電時の電圧変動幅が一定になるようにオ
ン／オフする。

【００２５】また、本発明では、好適には、上記第１の
スイッチング素子は、上記第１の接続ノードと上記イン
バータの出力端子との間に接続され、制御端子に上記第
１の制御信号が印加される第１のスイッチング用トラン
ジスタを含み、上記第２のスイッチング素子は、上記第
２の接続ノードと上記インバータの出力端子との間に接
続され、制御端子に上記第２の制御信号が印加される第
２のスイッチング用トランジスタを含む。

【００２６】また、本発明では、好適には、上記電流源
回路は、第１の電源電圧と上記インバータとの間に接続
され、第１の電流制御信号に応じて上記インバータに第
１の動作電流を供給する第１の電流源と、第２の電源電
圧と上記インバータとの間に接続され、第２の電流制御
信号に応じて上記インバータに第２の動作電流を供給す
る第２の電流源とを有する。

【００２７】また、本発明では、好適には、上記第１の
電流源は、上記第１の電源電圧と上記インバータとの間
に接続され、制御端子に上記第１の電流制御信号が印加
される第１の電流供給用トランジスタと、上記第２の電
流源は、上記第２の電源電圧と上記インバータとの間に
接続され、制御端子に上記第２の電流制御信号が印加さ
れる第２の電流供給用トランジスタとを有する。

【００２８】さらに、本発明では、好適には、上記制御
電圧発生回路は、上記第１の電源電圧より所定の電圧だ
け低い第１の制御信号を発生する第１の電圧発生回路
と、上記第２の電源電圧より所定の電圧だけ高い第２の
制御信号を発生する第２の電圧発生回路とを有する。

【００２９】

【発明の実施の形態】図１は本発明に係る遅延回路の一
実施形態を示す回路図である。図示のように、本実施形
態の遅延回路は、制御電圧発生部１０、電圧制御型電流
源部２０、インバータ３０及び負荷容量部６０によって
構成されている。

【００３０】制御電圧発生部１０は、電源電圧Ｖ_DDに応
じて、制御電圧Ｖ４１，Ｖ４２，Ｖ４３及びＶ４４を発
生する。このうち、制御電圧Ｖ４１とＶ４４は、電圧制
御型電流源部２０に供給され、制御電圧Ｖ４２とＶ４３
は、負荷容量部６０に供給される。

【００３１】電圧制御型電流源部２０は、制御電圧Ｖ４
１とＶ４４に応じて、インバータ３０に定電流Ｉ２１と
Ｉ２２を供給する。負荷容量部６０は、制御電圧Ｖ４２
とＶ４３に応じて、変化する負荷容量をインバータ３０
の出力端子に提供する。

【００３２】次に本発明の原理について説明する。通常
のインバータ回路の遅延時間を決定する要因は、従来技
術の説明で述べたように、トランジスタの流す電流値、
出力の負荷容量、及び次段のトランジスタの入力容量で
ある。このうち、トランジスタの流す電流値は、本発明
において、インバータ３０に接続されている電圧制御型
電流源部２０と当該電圧制御型電流源部２０に供給され
た制御電圧Ｖ_BP，Ｖ_BNによって、電源電圧Ｖ_DDによら
ず、ほぼ一定に保たれる。ただし、これだけでは、出力
負荷容量及び次段の入力容量が充放電する電荷量が電源
電圧の変動に対して一定でないため、回路の遅延時間も
一定とはならない。そこで、本発明では、インバータ３
０の出力に電圧制御された充放電電荷量を持つ負荷容量
を接続し、制御電圧Ｖ_BP，Ｖ_BNに応じてその充放電電荷
量が電源電圧によらず一定となるように制御し、かつ、
その充放電電荷量が、次段の回路の入力容量より十分大
きくなるような設計することによって、充放電を行う電
流値と、その充放電電荷量がともに電源電圧によらず一
定となる。これによって、遅延回路の遅延時間の電源電
圧依存性を抑制でき、このような遅延回路を用いて構成
された発振回路の発振周波数を電源電圧に依存せず、安
定に保つことができる。

【００３３】図２は、本実施形態の遅延回路の具体的な
構成例を示す回路図である。図示のように、制御電圧発
生部１０において、電源電圧Ｖ_DDと共通電位Ｖ_SSとの間
に、ｐＭＯＳトランジスタＰ５１，Ｐ５２と抵抗素子Ｒ
５２が直列接続されている。トランジスタＰ５１とＰ５
２は、ゲートがそれぞれのドレインに接続されている、
いわゆるダイオード接続されている。トランジスタＰ５
２と抵抗素子Ｒ５２との接続点から制御電圧Ｖ_BPが出力
されている。同じように、電源電圧Ｖ_DDと共通電位Ｖ_SS
との間に、抵抗素子Ｒ５１とｎＭＯＳトランジスタＮ５
１，Ｎ５２が直列接続されている。トランジスタＮ５１
とＮ５２は、ゲートがそれぞれのドレインに接続されて
いる、いわゆるダイオード接続されている。トランジス
タＮ５２と抵抗素子Ｒ５１との接続点から制御電圧Ｖ_BN
が出力されている。

【００３４】電圧制御型電流源部２０は、ｐＭＯＳトラ
ンジスタＰ５３とｎＭＯＳトランジスタＮ５３によって
構成されている。トランジスタＰ５３はゲートに制御電
圧Ｖ_BPが印加され、ソースが電源電圧Ｖ_DDに接続され、
ドレインがインバータ３０を構成するｐＭＯＳトランジ
スタＰ５４のソースに接続されている。トランジスタＮ
５３はゲートに制御電圧Ｖ_BNが印加され、ソースが共通
電位Ｖ_SSに接続され、ドレインがインバータ３０を構成
するｎＭＯＳトランジスタＮ５４のソースに接続されて
いる。

【００３５】負荷容量部６０は、容量素子Ｃ５１，Ｃ５
２、ｐＭＯＳトランジスタＰ５５及びｎＭＯＳトランジ
スタＮ５５によって構成されている。容量素子Ｃ５２
は、電源電圧Ｖ_DDとトランジスタＰ５５のソースとの間
に接続されている。トランジスタＰ５５は、ゲートに制
御電圧Ｖ_BPが印加され、ドレインがインバータ３０の出
力端子ＮＤ３２に接続されている。容量素子Ｃ５１は、
共通電位Ｖ_SSとトランジスタＮ５５のソースとの間に接
続されている。トランジスタＮ５５は、ゲートに制御電
圧Ｖ_BNが印加され、ドレインがインバータ３０の出力端
子ＮＤ３２に接続されている。

【００３６】容量素子Ｃ５１とＣ５２は、インバータ３
０の負荷容量を構成する。即ち、インバータ３０の負荷
容量は、ｐＭＯＳトランジスタＰ５５を介して接続され
ている容量素子Ｃ５２及びｎＭＯＳトランジスタＮ５５
を介して接続されている容量素子Ｃ５１によって構成さ
れている。そして、負荷容量を制御するのは、制御電圧
発生回路１０によって生成された制御電圧Ｖ_BP及び制御
電圧Ｖ_BNである。

【００３７】上述した構成を有する本実施形態の遅延回
路において、制御電圧発生部１０によって発生された制
御電圧Ｖ_BPとＶ_BNに応じて、電圧制御型電流源部２０に
よってインバータ３０に供給される電流Ｉ３１とＩ３２
が制御され、さらに、負荷容量部６０によってインバー
タ３０の出力端子に接続される負荷容量が制御される。
これによって、電源電圧Ｖ_DDに依存せず、安定した遅延
時間を持つ遅延回路が実現される。

【００３８】以下、本実施形態の遅延回路の各部分の動
作について説明する。図３は、遅延回路において、制御
電圧Ｖ_BP，Ｖ_BN、容量素子Ｃ５１とＣ５２の端子電位及
びインバータ３０の出力信号の波形をそれぞれ示す波形
図である。ここで、図２の回路図及び図３の波形図を参
照しつつ、本実施形態の遅延回路の動作を説明する。

【００３９】制御電圧発生部１０において、トランジス
タＰ５１，Ｐ５２のしきい値電圧をともにＶ_thp とし、
トランジスタＮ５１，Ｎ５２のしきい値電圧をともにＶ
_thnとする。ここで、図２に示すように、トランジスタ
Ｎ５１のゲート電圧をＶ１とし、抵抗素子Ｒ５１を流れ
る電流をＩとし、その抵抗値をＲとすると、トランジス
タＮ５１及びＮ５２は、それぞれゲートとドレインが接
続されており、常に飽和領域で動作するから、トランジ
スタＮ５１，Ｎ５２及び抵抗素子Ｒ５１について、次の
３つの連立方程式が成り立つ。

【００４０】

【数３】

【００４１】

【数４】

【００４２】

【数５】

【００４３】ただし、ここで、ＷとＬはそれぞれトラン
ジスタのチャネル幅とチャネル長、Ｋは伝達コンダクタ
ンスパラメータ、チャネル長変調係数は簡単のため無視
されている。

【００４４】式（５）をそれぞれ式（３）及び式（４）
に代入することによって、式（３）と式（４）は、それ
ぞれ次のように変形することができる。

【００４５】

【数６】

【００４６】

【数７】

【００４７】ここで、Ｌ／（ＲＷ）＜＜１という近似を
用いると、式（６）と式（７）の右辺がなくなって、次
の式が得られる。

【００４８】

【数８】

【００４９】

【数９】

【００５０】式（８）及び式（９）に基づいて、制御電
圧Ｖ_BNについて解くと、次の結果が得られる。

【００５１】

【数１０】

【００５２】ここで、共通電位Ｖ_SSについて、Ｖ_SS＝０
とすれば、Ｖ_BN＝２Ｖ_thn となる。もし、共通電位Ｖ_SS
が揺れて、ΔＶ_SSが発生すれば、Ｖ_BN＝Δ２Ｖ_SS＋Ｖ
_thn となり、共通電位Ｖ_SSの揺れがそのまま制御電圧Ｖ
_BNに伝わっていく。逆に電源電圧Ｖ_DDが揺れて、ΔＶ_DD
が発生しても、制御電圧Ｖ_BNに伝わらない。即ち、制御
電圧Ｖ_BNは共通電位Ｖ_SSの変動にのみ追従して変化す
る。

【００５３】また、上記と同様な計算がｐＭＯＳトラン
ジスタＰ５１，Ｐ５２及び抵抗素子Ｒ５２に適用するこ
とによって、制御電圧Ｖ_BPが次のように求められる。

【００５４】

【数１１】

【００５５】ただし、式（１０）において、ｐＭＯＳト
ランジスタのしきい値電圧Ｖ_thp は、正の値で表現して
いる。式（１０）から分かるように制御電圧Ｖ_BPは電源
電圧Ｖ_DDの変動ΔＶ_DDにのみ追従し、共通電位Ｖ_SSの変
動には追従しない。

【００５６】以上説明したように、制御電圧発生部１０
において、電源電圧Ｖ_DDの変動と共通電位Ｖ_SSの変動と
を分けて考えることができる。ただし、以上の解析に用
いられた近似式（Ｌ／（ＲＷ）＜＜１）が良く成り立つ
ように、各トランジスタにおいて、Ｗ／Ｌ比を大きくと
る必要がある。実際に抵抗素子Ｒ５１及びＲ５２とし
て、数十ＫΩ（キロオウム）、Ｗ／Ｌ比が３０以上を用
いる。さらに、以上の解析において無視したチャネル長
変調係数λの影響が現れないように、トランジスタのチ
ャネル長Ｌを大きめにとることが必要である。そのた
め、制御電圧Ｖ_BPを発生する回路において、トランジス
タＰ５１，Ｐ５２それぞれに対して、並列に接続されて
いる複数のｐＭＯＳトランジスタを用いて、また、制御
電圧Ｖ_BPの配線に対電源電圧の容量を付けるなどして、
電源に対するインピーダンスを十分小さくする。同様
に、制御電圧Ｖ_BNを発生する回路において、同様な方法
によって共通電位に対するインピーダンスを十分小さく
する。

【００５７】電圧制御型電流源部２０において、トラン
ジスタＰ５３のゲートに制御電圧Ｖ_BPが印加され、トラ
ンジスタＮ５３のゲートに制御電圧Ｖ_BNが印加される。
このため、トランジスタＮ５３において、ゲートーソー
ス間電圧Ｖ_gsn は、次式によって求められる。

【００５８】

【数１２】

【００５９】即ち、トランジスタＮ５３のゲート−ソー
ス間電圧Ｖ_gsn は、電源電圧Ｖ_DD及び共通電位Ｖ_SSによ
らずに一定となる。同様に、トランジスタＰ５３のゲー
ト−ソース間電圧Ｖ_gsp は、次式によって求まる。

【００６０】

【数１３】

【００６１】このように、トランジスタＰ５３のゲート
−ソース電圧Ｖ_gsp も電源電圧Ｖ_DD及び共通電位Ｖ_SSに
よらずに、一定となる。よって、電圧制御型電流源部２
０において、二つのトランジスタＰ５３とＮ５３は、そ
れぞれ飽和領域において電流源として働き、インバータ
３０に常に一定の電流Ｉ３１またはＩ３２を供給する。

【００６２】図２に示す遅延回路を複数段（奇数段）を
リング状に接続することによって、発振回路が構成され
る。トランジスタＰ５３によって供給される電流Ｉ３１
は、インバータ３０のトランジスタＰ５４が導通してい
る間に、インバータ３０の出力端子に接続されている負
荷容量の充電に使われる。一方、トランジスタＮ５３に
よって供給される電流Ｉ３１は、インバータ３０のトラ
ンジスタＮ５４が導通している間に、インバータ３０の
出力端子に接続されている負荷容量の放電に使われる。
インバータ３０を構成するトランジスタＰ５４及びＮ５
４は、定電流源となるトランジスタＰ５３及びＮ５３の
定電流性を妨げないように導通時の抵抗値がトランジス
タＰ５３及びＮ５３の抵抗値に比べて十分小さくなるよ
うに設計される。

【００６３】従来の遅延回路によってリング状の発振回
路が構成された場合に、インバータ３０の出力端子に、
次段のインバータの入力端子が接続されている。即ち、
インバータの出力電流によって充放電が行われるのは、
次段のインバータを構成するトランジスタのゲート容量
であった。この充放電に伴う電荷の変化量が電源電圧の
変動に応じて変化する。一方、インバータ３０によって
出力される電流が定電流源の制御によってほぼ一定に保
持される。このため、電源電圧の変化に伴い、遅延回路
の遅延時間が変化する。これを解決するために、本実施
形態の遅延回路において、図２に示すようにインバータ
３０の出力端子に制御電圧Ｖ_BP，Ｖ_BNによって制御され
た負荷容量部６０が設けられている。

【００６４】負荷容量部６０において、容量素子Ｃ５１
とＣ５２の充電及び放電は、それぞれトランジスタＮ５
５及びトランジスタＰ５５を介して行われる。容量素子
Ｃ５１及びＣ５２の充放電に伴う電圧の変動は、電源電
圧に依存せず常にほぼ一定の量に保持される。即ち、容
量素子Ｃ５１とＣ５２の充放電電荷量は一定であり、充
放電に要する時間も一定になる。

【００６５】図３は、容量素子Ｃ５１及びＣ５２の充放
電に伴うそれぞれの端子電圧の変化を示している。ここ
で、図２に示す遅延回路は、奇数段がリング状に接続さ
れて発振回路が構成されている場合を例に説明する。こ
の場合、発振回路は一定の発振周波数で発振し、インバ
ータ３０の出力端子から発振信号Ｓ_out が出力される。
図３において、容量素子Ｃ５１の電位Ｖ５１は、負荷容
量部６０におけるトランジスタＮ５５のソース電圧であ
り、また、容量素子Ｃ５２の電位Ｖ５２は、トランジス
タＰ５５のソース電圧である。

【００６６】図２に示すように、トランジスタＰ５５の
ゲートに、制御電圧Ｖ_BP（＝Ｖ_DD−２Ｖ_thp ）が印加さ
れ、トランジスタＮ５５のゲートに、制御電圧Ｖ_BN（＝
Ｖ_SS＋２Ｖ_thn ）が印加される。このため、トランジス
タＮ５５において、そのゲート−ソース間電圧Ｖ
_gsn5は、次式によって与えられる。

【００６７】

【数１４】

【００６８】同様に、トランジスタＰ５５のゲート−ソ
ース間電圧Ｖ_ｇｓｐ５は、次式によって与えられる。

【００６９】

【数１５】

【００７０】例えば、インバータ３０の出力信号Ｓ_out
がローレベルのとき、容量素子Ｃ５１の電圧Ｖ５１もロ
ーレベルになる。そこから出力信号Ｓ_out が立ち上がっ
ていくとき、容量素子Ｃ５１がトランジスタＮ５５のソ
ース電流によって充電され、電圧Ｖ５１が上昇する。電
圧Ｖ５１が共通電位Ｖ_SSに対して、トランジスタＮ５５
のＶ_thn 分高いレベルに達したとき、即ち、Ｖ５１＝Ｖ
_SS＋Ｖ_thn のとき、式（１４）によって、Ｖ_gsn5＝Ｖ
_thn である。Ｖ５１がさらに上昇すると、トランジスタ
Ｎ５５のゲート−ソース間電圧Ｖ_gsn5がＶ_thn より低く
なり、トランジスタＮ５５が遮断し、容量素子Ｃ５１の
充電はこれ以上に行われなくなる。即ち、容量素子Ｃ５
１の充放電に伴う電圧の変動ΔＶは、しきい値電圧Ｖ
_thn に等しく、これによって容量素子Ｃ５１の充放電に
おける電荷の変化量も一定になる。

【００７１】ｐＭＯＳトランジスタＰ５５を介して、イ
ンバータ３０の出力端子に接続されている容量素子Ｃ５
２も同様で、充放電に伴う電圧の変化がしきい値電圧Ｖ
_thpに等しい。例えば、インバータ３０の出力Ｓ_out が
ハイレベルのとき、電圧Ｖ５２もハイレベルになる。そ
こから出力信号Ｓ_out が立ち下がっていくとき、容量素
子Ｃ５２がトランジスタＰ５５のソース電流によって充
電され、電圧Ｖ５２が降下する。電圧Ｖ５２が電源電圧
Ｖ_DDに対して、トランジスタＰ５５のしきい値電圧Ｖ
_thp 分低いレベルに達したとき、即ち、Ｖ５２＝Ｖ_DD−
Ｖ_thp のとき、式（１５）によって、Ｖ_gsp5＝Ｖ_thp で
ある。Ｖ５２がさらに降下すると、トランジスタＰ５５
のゲート−ソース間電圧Ｖ_gsp5がＶ_thp より低くなり、
トランジスタｐ５５が遮断し、容量素子Ｃ５２の充電は
これ以上に行われなくなる。即ち、容量素子Ｃ５２の充
放電に伴う電圧の変動ΔＶは、しきい値電圧Ｖ_thp に等
しく、これによって容量素子Ｃ５２の充放電における電
荷の変化量も一定になる。

【００７２】このため、電源電圧Ｖ_DD及び共通電位Ｖ_SS
の変化に依存せず、負荷容量部６０において、容量素子
Ｃ５１及びＣ５２の充放電による電圧の変化が一定に保
持され、充放電に伴う電荷の変化量も一定になるので、
遅延回路の遅延時間が電源電圧に依存せず、常に一定に
保たれる。

【００７３】図４は、図３の一部分を拡大して表示した
ものである。図示のように、ここで、出力信号Ｓ_out が
共通電位Ｖ_SSから立ち上がっていくときの拡大図であ
る。出力信号Ｓ_out が上昇しはじめたとき、容量素子Ｃ
５１が充電中であるため、波形の傾きがなだらかであ
り、容量素子Ｃ５１の充電によって電圧Ｖ５１がほぼト
ランジスタＮ５５のしきい値電圧Ｖ_thn に達したとき、
トランジスタＮ５５が遮断し、容量素子Ｃ５１の充電が
終了する。これに応じて、出力信号Ｓ_out が急峻に立ち
上がっていく。インバータ３０の出力信号Ｓ_out が共通
電位Ｖ_SSから次段のインバータの論理反転電圧Ｖ_THに到
達するまでの時間Ｔ_H は、図４に示すように、Ｔ_H ＝Ｔ
７１＋Ｔ７２で与えられる。ここで、Ｔ７１は、容量素
子Ｃ５１が充電されている時間で、Ｔ７２は容量素子Ｃ
５１の充電が終わり、次段の遅延回路の入力側のゲート
容量のみが充電されるための時間である。

【００７４】電源電圧Ｖ_DDが高くなり、論理反転電圧Ｖ
_THが高くなると、次段の遅延回路のゲート容量の充電時
間Ｔ７２が長くなるが、容量素子Ｃ５１の充電時間Ｔ７
１は、変わらない。時間Ｔ_H のうち、電源電圧依存性の
ない時間Ｔ７１の占める割合をできるだけ大きく設計す
ることによって、遅延時間の電源電圧依存性を抑制でき
る。例えば、容量素子Ｃ５１及びＣ５２の容量値を、次
段の遅延回路のトランジスタのゲート容量、例えば、イ
ンバータ３０を構成するトランジスタＮ５４及びＰ５４
のゲート容量より十分大きく設定することによって、電
源電圧に応じて変化する時間Ｔ７２に対して、電源電圧
依存性のない時間Ｔ７１の方が大きくなり、遅延時間の
電源電圧Ｖ_DD及び共通電位Ｖ_SSへの依存性を大幅に低減
できる。

【００７５】実際に容量素子Ｃ５１とＣ５２は、別途に
設けたトランジスタのゲート容量によって代用すること
が可能である。この場合、これらのトランジスタの（Ｌ
×Ｗ）の値、即ち、チャネルの面積がインバータ３０を
構成するトランジスタＰ５４及びＮ５４の（Ｌ×Ｗ）値
の３０〜４０倍程度に設定すればよい。

【００７６】なお、図２に示す遅延回路の制御電圧発生
部１０において、ダイオード接続されているトランジス
タＰ５１，Ｐ５２またはトランジスタＮ５１，Ｎ５２に
よって、制御電圧Ｖ_BP，Ｖ_BNを生成する。これらの制御
電圧には、周波数特性を良くするために、制御電圧Ｖ_BP
の生成側において、電圧Ｖ_BPの出力配線対電源電圧に容
量を接続し、また、制御電圧Ｖ_BNの生成側において、電
圧Ｖ_BNの出力配線対共通電位に容量を接続することが有
効である。この容量が大きくなると、出力される制御電
圧Ｖ_BPまたはＶ_BNは、その容量にどれだけ電荷が蓄えて
いるかによって決まる。ｐＭＯＳトランジスタＰ５１，
Ｐ５２及び抵抗素子Ｒ５２、並びにｎＭＯＳトランジス
タＮ５１，Ｎ５２及び抵抗素子Ｒ５１は、ある一定のレ
ベルまで前述の容量を充電し、行き過ぎたら放電する、
いわゆるチャージポンプなどと同様な働きをする。この
ため、実際に制御電圧発生部１０は、チャージポンプ回
路によって置き換えることが可能である。

【００７７】図５は、チャージポンプ回路によって構成
された制御電圧発生回路１０Ａの構成例を示している。
図示のように、ここで例えば、チャージポンプなどによ
って、図２に示す制御電圧発生回路が置き換えられた。
制御電圧Ｖ_BPの配線と電源電圧との間に、容量素子Ｃ_p
が接続され、制御電圧Ｖ_BNの配線と交通電位との間に、
容量素子Ｃ_N が接続されている。チャージポンプによっ
て、容量素子Ｃ_P 及びＣ_N に対する充放電を制御するこ
とによって、制御電圧Ｖ_BP及びＶ_BNをそれぞれ任意の電
圧値に設定することができる。このため、遅延回路の遅
延時間は、外部から例えば、チャージポンプから入力さ
れる制御電圧Ｖ_BP及びＶ_BNによって制御でき、電圧制御
遅延回路及び電圧制御発振回路（ＶＣＯ）を構成するこ
とが可能である。

【００７８】図５に示す制御電圧発生回路１０Ａによっ
て生成された制御電圧Ｖ_BP及びＶ_BNを図２に示す電圧制
御型電流源部２０及び負荷容量部６０に供給することに
よって、図２に示す遅延回路と同様に、電源電圧の変動
に依存しない安定した遅延時間を持つ遅延回路を実現で
きる。また、制御電圧発生回路１０Ａによって生成され
た制御電圧Ｖ_BP及びＶ_BNは所定の制御信号、例えば、位
相差信号に応じて制御することによって、遅延回路の遅
延時間は制御信号によって制御可能であり、このような
遅延回路によって構成された発振回路は、発振周波数が
外部の制御信号によって制御され、ＰＬＬ回路のＶＣＯ
として用いることができる。

【００７９】また、図５に示す制御電圧発生回路１０Ａ
によって発生された制御電圧Ｖ_BPまたはＶ_BNの何れか一
方だけを電圧制御型電流源部２０及び負荷容量部６０に
供給することも可能である。この場合に、他方の制御電
圧は、図２に示す制御電圧発生部１０によって供給する
ことができる。

【００８０】次に、本実施形態の遅延回路によって構成
された発振回路と従来の発振回路の動作特性を比較し、
本実施形態の遅延回路によって構成される発振回路の発
振周波数の安定性を示す。上述したように、本実施形態
の遅延回路を奇数段用いてリング状い接続することによ
って、発振回路が構成される。例えば、図２に示す遅延
回路を３段用いて、図６に示すようにリング状に接続す
れば、発振回路が構成される。図６において、遅延回路
１００−１，１００−２及び１００−３は、例えば、図
２に示す遅延回路と同じものによって構成されている。

【００８１】図７及び図８は、電源電圧Ｖ_DD及び共通電
位Ｖ_SSの変動に対して、本発明の遅延回路からなる発振
回路と図１０及び図１１に示す従来の発振回路の動作特
性を比較するグラフである。図７及び図８において、
“従来例１”とは、図１０に示す発振回路であり、“従
来例２”とは図１１に示す発振回路である。

【００８２】図７は、電源電圧Ｖ_DDの変動に応じて、発
振周波数の変化を示すグラフであるなお、共通電位Ｖ_SS
は０Ｖに安定していると仮定する。図示のように、例え
ば、電源電圧Ｖ_DDが２．５Ｖから５Ｖの範囲内に変動す
るとき、従来例１の発振回路の発振周波数は約２４．５
ＭＨｚから３９ＭＨｚに大きく変動する。従来例２の発
振回路の発振周波数は、約２６ＭＨｚから１９ＭＨｚに
変動する。これらに対して、本発明の発振回路では、発
振周波数が約２５ＭＨｚから２７ＭＨｚの範囲内に抑え
られている。特に、電源電圧Ｖ_DDが約３．５Ｖから４．
５Ｖの範囲内において、本発明の発振回路の発振周波数
は、ほぼ一定（２７ＭＨｚ）に保たれている。

【００８３】図８は、共通電位Ｖ_SSの変動に応じて、発
振周波数の変化を示すグラフである。この場合、電源電
圧Ｖ_DDが４Ｖに固定されている。図示のように、共通電
位Ｖ_SSが０Ｖを中心に、−１．５Ｖから１．５Ｖまでの
範囲内で変動するとき、従来例１及び従来例２の発振回
路の発振周波数は、何れも大きく変化する。これらに対
して、本発明の発振回路では、発振周波数の変化はわず
かに抑えられる。特に、共通電位Ｖ_SSが−０．５Ｖから
０．５Ｖの範囲内にあるとき、本発明の発振回路の発振
周波数は、ほぼ２７ＭＨｚに保たれている。

【００８４】図７及び図８に示すように、従来の発振回
路に対して、本発明の発振回路は、電源電圧Ｖ_DD及び共
通電位Ｖ_SSへの依存性が大幅に低減され、電源電圧Ｖ_DD
または共通電位Ｖ_SSがある一定の範囲内に保持されてい
る場合、本発明の発振回路の発振周波数はほぼ一定の値
に保つことができる。

【００８５】

【発明の効果】以上説明したように、本発明の遅延回路
によれば、電源電圧に依存せず安定した遅延時間を提供
できる。さらに、本発明の遅延回路を用いた発振回路を
構成した場合、電源電圧の変化に対して、発振周波数を
一定に保つことができ、電源電圧の依存性を解消し、安
定した遅延時間及び発振周波数を提供することができ
る。これによって、例えば、低消費電力化のため複数の
電源電圧を使い分けているＬＳＩの場合、電源電圧を変
えても本発明の遅延回路及び発振回路を設計変更せずに
利用できる利点がある。また、電源電圧がノイズなどの
影響で不安定になった場合などでも、安定した遅延時間
及び発振周波数を提供することが可能である。

【図面の簡単な説明】

【図１】本発明に係る遅延回路の一実施形態を示す回路
図である。

【図２】本発明に係る遅延回路の一具体例を示す回路図
である。

【図３】図２に示す遅延回路の波形を示す波形図であ
る。

【図４】図３に示す波形図の一部分を拡大した拡大図で
ある。

【図５】制御電圧発生回路の他の構成例を示す回路図で
ある。

【図６】奇数段の遅延回路によって構成されている発振
回路の回路図である。

【図７】電源電圧の変動に対して発振回路の発振周波数
を示すグラフである。

【図８】共通電位の変動に対して発振回路の発振周波数
を示すグラフである。

【図９】従来の遅延回路の一例を示す回路図である。

【図１０】従来の発振回路の一例を示す回路図である。

【図１１】従来の発振回路の他の例を示す回路図であ
る。

【符号の説明】

１０，１０Ａ，１０ａ，１０ｂ…制御電圧発生部、２０
…電圧制御型電流源部、２０ａ，２０ｂ…電流源供給
部、３０…インバータ、４０…シュミット回路、５０…
出力回路、６０…負荷容量部、Ｖ_DD…電源電圧、Ｖ_SS…
共通電位。１００−１，１００−２．１００−３…遅延
回路。

Claims (18)

【特許請求の範囲】
1. 【請求項１】入力信号を遅延させて出力する遅延回路で
   あって、 入力端子に上記入力信号が入力されるインバータと、 上記インバータに電源電圧に応じた動作電流を供給する
   電流源回路と、 上記インバータの出力端子に接続され、制御信号に応じ
   て充電または放電する容量回路と、 上記容量回路において上記充電または放電に伴う電荷の
   変化量が一定となるように、上記制御信号を生成する制
   御電圧発生回路とを有する遅延回路。
2. 【請求項２】上記容量回路は、一方の電極が電源電圧
   に、他方の電極が接続ノードに接続されている容量素子
   と、 上記接続ノードと上記インバータの出力端子との間に設
   けられているスイッチング素子とを含み、上記スイッチ
   ング素子は、上記制御電圧発生回路によって発生された
   上記制御信号に応じて、充放電時上記容量素子の電圧変
   動幅が一定になるようにオン／オフする請求項１記載の
   遅延回路。
3. 【請求項３】上記スイッチング素子は、上記接続ノード
   と上記インバータの出力端子との間に接続され、制御端
   子に上記制御信号が印加されるトランジスタを含む請求
   項２記載の遅延回路。
4. 【請求項４】上記容量回路は、一方の電極が第１の電源
   電圧に、他方の電極が第１の接続ノードに接続されてい
   る第１の容量素子と、 上記第１の接続ノードと上記インバータの出力端子との
   間に設けられている第１のスイッチング素子と、 一方の電極が第２の電源電圧に、他方の電極が第２の接
   続ノードに接続されている第２の容量素子と、 上記第２の接続ノードと上記インバータの出力端子との
   間に設けられている第２のスイッチング素子とを含み、
   上記第１のスイッチング素子は、上記制御電圧発生回路
   によって発生された第１の制御信号に応じて、上記第１
   の容量素子が充放電時の電圧変動幅が一定になるように
   オン／オフし、上記第２のスイッチング素子は、上記制
   御電圧発生回路によって発生された第２の制御信号に応
   じて、上記第２の容量素子が充放電時の電圧変動幅が一
   定になるようにオン／オフする請求項１記載の遅延回
   路。
5. 【請求項５】上記第１のスイッチング素子は、上記第１
   の接続ノードと上記インバータの出力端子との間に接続
   され、制御端子に上記第１の制御信号が印加される第１
   のスイッチング用トランジスタを含み、 上記第２のスイッチング素子は、上記第２の接続ノード
   と上記インバータの出力端子との間に接続され、制御端
   子に上記第２の制御信号が印加される第２のスイッチン
   グ用トランジスタを含む請求項４記載の遅延回路。
6. 【請求項６】上記制御電圧発生回路は、上記第１の電源
   電圧より所定の電圧だけ低い上記第１の制御信号を発生
   する第１の電圧発生回路と、 上記第２の電源電圧より所定の電圧だけ高い上記第２の
   制御信号を発生する第２の電圧発生回路とを有する請求
   項４記載の遅延回路。
7. 【請求項７】上記電流源回路は、第１の電源電圧と上記
   インバータとの間に接続され、第１の電流制御信号に応
   じて上記インバータに第１の動作電流を供給する第１の
   電流源と、 第２の電源電圧と上記インバータとの間に接続され、第
   ２の電流制御信号に応じて上記インバータに第２の動作
   電流を供給する第２の電流源とを有する請求項１記載の
   遅延回路。
8. 【請求項８】上記第１の電流源は、上記第１の電源電圧
   と上記インバータとの間に接続され、制御端子に上記第
   １の電流制御信号が印加される第１の電流供給用トラン
   ジスタと、 上記第２の電流源は、上記第２の電源電圧と上記インバ
   ータとの間に接続され、制御端子に上記第２の電流制御
   信号が印加される第２の電流供給用トランジスタとを有
   する請求項７記載の遅延回路。
9. 【請求項９】上記制御電圧発生回路は、上記第１の電源
   電圧より所定の電圧だけ低い上記第１の電流制御信号を
   発生する第１の電圧発生回路と、 上記第２の電源電圧より所定の電圧だけ高い上記第２の
   電流制御信号を発生する第２の電圧発生回路とを有する
   請求項７記載の遅延回路。
10. 【請求項１０】奇数段の遅延回路をリング状に接続して
    構成された発振回路であって、 上記各遅延回路は、 入力端子に上記入力信号が供給されるインバータと、 上記インバータに電源電圧に応じた動作電流を供給する
    電流源回路と、 上記インバータの出力端子に接続され、制御信号に応じ
    て充電または放電する容量回路と、 上記容量回路において上記充電または放電に伴う電荷の
    変化量が一定となるように、上記制御信号を生成する制
    御電圧発生回路とを有する発振回路。
11. 【請求項１１】上記容量回路は、一方の電極が電源電圧
    に、他方の電極が接続ノードに接続されている容量素子
    と、 上記接続ノードと上記インバータの出力端子との間に設
    けられているスイッチング素子とを含み、上記スイッチ
    ング素子は、上記制御電圧発生回路によって発生された
    上記制御信号に応じて、充放電時上記容量素子の電圧変
    動幅が一定になるようにオン／オフする請求項１０記載
    の発振回路。
12. 【請求項１２】上記スイッチング素子は、上記接続ノー
    ドと上記インバータの出力端子との間に接続され、制御
    端子に上記制御信号が印加されるトランジスタを含む請
    求項１１記載の発振回路。
13. 【請求項１３】上記容量回路は、一方の電極が第１の電
    源電圧に、他方の電極が第１の接続ノードに接続されて
    いる第１の容量素子と、 上記第１の接続ノードと上記インバータの出力端子との
    間に設けられている第１のスイッチング素子と、 一方の電極が第２の電源電圧に、他方の電極が第２の接
    続ノードに接続されている第２の容量素子と、 上記第２の接続ノードと上記インバータの出力端子との
    間に設けられている第２のスイッチング素子とを含み、
    上記第１のスイッチング素子は、上記制御電圧発生回路
    によって発生された第１の制御信号に応じて、上記第１
    の容量素子が充放電時の電圧変動幅が一定になるように
    オン／オフし、上記第２のスイッチング素子は、上記制
    御電圧発生回路によって発生された第２の制御信号に応
    じて、上記第２の容量素子が充放電時の電圧変動幅が一
    定になるようにオン／オフする請求項１０記載の発振回
    路。
14. 【請求項１４】上記第１のスイッチング素子は、上記第
    １の接続ノードと上記インバータの出力端子との間に接
    続され、制御端子に上記第１の制御信号が印加される第
    １のスイッチング用トランジスタを含み、 上記第２のスイッチング素子は、上記第２の接続ノード
    と上記インバータの出力端子との間に接続され、制御端
    子に上記第２の制御信号が印加される第２のスイッチン
    グ用トランジスタを含む請求項１３記載の発振回路。
15. 【請求項１５】上記制御電圧発生回路は、上記第１の電
    源電圧より所定の電圧だけ低い上記第１の制御信号を発
    生する第１の電圧発生回路と、 上記第２の電源電圧より所定の電圧だけ高い上記第２の
    制御信号を発生する第２の電圧発生回路とを有する請求
    項１３記載の発振回路。
16. 【請求項１６】上記電流源は、第１の電源電圧と上記イ
    ンバータとの間に接続され、第１の電流制御信号に応じ
    て上記インバータに第１の動作電流を供給する第１の電
    流源と、 第２の電源電圧と上記インバータとの間に接続され、第
    ２の電流制御信号に応じて上記インバータに第２の動作
    電流を供給する第２の電流源とを有する請求項１０記載
    の発振回路。
17. 【請求項１７】上記第１の電流源は、上記第１の電源電
    圧と上記インバータとの間に接続され、制御端子に上記
    第１の電流制御信号が印加される第１の電流供給用トラ
    ンジスタと、 上記第２の電流源は、上記第２の電源電圧と上記インバ
    ータとの間に接続され、制御端子に上記第２の電流制御
    信号が印加される第２の電流供給用トランジスタとを有
    する請求項１６記載の発振回路。
18. 【請求項１８】上記制御電圧発生回路は、上記第１の電
    源電圧より所定の電圧だけ低い上記第１の電流制御信号
    を発生する第１の電圧発生回路と、 上記第２の電源電圧より所定の電圧だけ高い上記第２の
    電流制御信号を発生する第２の電圧発生回路とを有する
    請求項１６記載の発振回路。