JP2003174361A - 半導体装置及びチャージポンプ回路 - Google Patents
半導体装置及びチャージポンプ回路Info
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
- H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
- H03L7/0895—Details of the current generators
- H03L7/0896—Details of the current generators the current generators being controlled by differential up-down pulses
-
- H—ELECTRICITY
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- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
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- H03L7/093—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using special filtering or amplification characteristics in the loop
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】 チャージシェアリングをさらに效果的に防止
し、キックバック及びフィードスルー現象を防止するこ
とにより、ジッタが除去される半導体装置及びチャージ
ポンプ回路を提供する。 【解決手段】 入力信号のスイッチングによって出力端
に電荷を充電・放電させる入力手段と、前記入力信号の
反転信号を利用して前記入力手段とは反対にスイッチン
グして、前記出力端を駆動するダミー入力手段とを含
む。
し、キックバック及びフィードスルー現象を防止するこ
とにより、ジッタが除去される半導体装置及びチャージ
ポンプ回路を提供する。 【解決手段】 入力信号のスイッチングによって出力端
に電荷を充電・放電させる入力手段と、前記入力信号の
反転信号を利用して前記入力手段とは反対にスイッチン
グして、前記出力端を駆動するダミー入力手段とを含
む。
Description
【０００１】
【発明が属する技術分野】本発明は、位相固定ループ
（Phase Locked Loop；ＰＬＬ）回路で用いられる回路
の中から安定された電流を供給する半導体装置及びチャ
ージポンプ回路に関する。
（Phase Locked Loop；ＰＬＬ）回路で用いられる回路
の中から安定された電流を供給する半導体装置及びチャ
ージポンプ回路に関する。
【０００２】
【従来の技術】外部クロックに同期されて動作する半導
体メモリ、あるいは中央処理装置（ＣＰＵ）などの半導
体装置は、クロックバッファとクロックドライバとを利
用して内部クロックを発生するが、前記内部クロックは
前記外部クロックに比べて一定時間遅延されるので、半
導体装置の高周波動作性能を低下させる。
体メモリ、あるいは中央処理装置（ＣＰＵ）などの半導
体装置は、クロックバッファとクロックドライバとを利
用して内部クロックを発生するが、前記内部クロックは
前記外部クロックに比べて一定時間遅延されるので、半
導体装置の高周波動作性能を低下させる。
【０００３】すなわち、外部クロック入力後のデータが
出力される出力データアクセス時間（ｔＡＣ）は、常に
外部クロック発生後に内部クロックが発生する時間より
長くなる。
出力される出力データアクセス時間（ｔＡＣ）は、常に
外部クロック発生後に内部クロックが発生する時間より
長くなる。
【０００４】したがって、内部クロックの遅延により出
力データアクセス時間（ｔＡＣ）が長くなるような半導
体装置の性能低下を防止するためには、内部クロックを
外部クロックに正確に同期させる回路が要求されるが、
ここで外部クロックに内部クロックを正確に同期させる
回路が位相固定ループ（Phase Locked Loop；ＰＬＬ）
である。
力データアクセス時間（ｔＡＣ）が長くなるような半導
体装置の性能低下を防止するためには、内部クロックを
外部クロックに正確に同期させる回路が要求されるが、
ここで外部クロックに内部クロックを正確に同期させる
回路が位相固定ループ（Phase Locked Loop；ＰＬＬ）
である。
【０００５】図４は、通常の位相固定ループの内部ブロ
ック図を示すものである。
ック図を示すものである。
【０００６】図４を参照して説明すれば、位相固定ルー
プ１０００は、位相検出器（phasedetector）１００
と、チャージポンプ（charge pump）２００と、ループ
フィルタ（loop filter）３００と、電圧調整発振器
（ＶＣＯ）４００と、周波数分割器（frequency divide
r）５００とにより構成される。
プ１０００は、位相検出器（phasedetector）１００
と、チャージポンプ（charge pump）２００と、ループ
フィルタ（loop filter）３００と、電圧調整発振器
（ＶＣＯ）４００と、周波数分割器（frequency divide
r）５００とにより構成される。
【０００７】以下、図面を参照しながら位相固定ループ
の動作を説明する。位相検出器１００は、基準クロッ
ク、すなわち外部クロックの位相と周波数分割器５００
との出力位相を比較する。周波数分割器５００の出力位
相が基準クロックの位相より遅れる場合、位相検出器１
００は、周波数を増加させるパルス（アップ信号ｕｐと
いう）を出力する。周波数分割器の出力位相が基準クロ
ックの位相より速い場合、位相検出器１００は、周波数
を減少させるパルス（ダウン信号ｄｏｗｎという）を出
力する。
の動作を説明する。位相検出器１００は、基準クロッ
ク、すなわち外部クロックの位相と周波数分割器５００
との出力位相を比較する。周波数分割器５００の出力位
相が基準クロックの位相より遅れる場合、位相検出器１
００は、周波数を増加させるパルス（アップ信号ｕｐと
いう）を出力する。周波数分割器の出力位相が基準クロ
ックの位相より速い場合、位相検出器１００は、周波数
を減少させるパルス（ダウン信号ｄｏｗｎという）を出
力する。
【０００８】チャージポンプ回路２００は、位相検出器
の出力信号であるアップ信号ｕｐとダウン信号ｄｏｗｎ
及びインバータ１１０、１２０とにより反転されたアッ
プ信号／ｕｐ、ダウン信号／ｄｏｗｎの中から適当な信
号を用いる。
の出力信号であるアップ信号ｕｐとダウン信号ｄｏｗｎ
及びインバータ１１０、１２０とにより反転されたアッ
プ信号／ｕｐ、ダウン信号／ｄｏｗｎの中から適当な信
号を用いる。
【０００９】チャージポンプ回路２００の出力は、抵抗
器３１０及びキャパシタ３２０により構成されたループ
フィルタ３００に接続される。チャージポンプ回路２０
０は、チャージポンプ回路２００がダウン信号ｄｏｗｎ
を受信する場合、ループフィルタ３００のキャパシタ３
２０の電荷を放出し、チャージポンプ回路２００がアッ
プ信号ｕｐを受信する場合、ループフィルタ３００のキ
ャパシタ３２０の電荷を蓄積する。チャージポンプ回路
２００のパルス出力は、ループフィルタ３００によりＤ
Ｃアナログ信号に変換される。
器３１０及びキャパシタ３２０により構成されたループ
フィルタ３００に接続される。チャージポンプ回路２０
０は、チャージポンプ回路２００がダウン信号ｄｏｗｎ
を受信する場合、ループフィルタ３００のキャパシタ３
２０の電荷を放出し、チャージポンプ回路２００がアッ
プ信号ｕｐを受信する場合、ループフィルタ３００のキ
ャパシタ３２０の電荷を蓄積する。チャージポンプ回路
２００のパルス出力は、ループフィルタ３００によりＤ
Ｃアナログ信号に変換される。
【００１０】電圧調整発振器（Voltage Controlled Osc
illator；ＶＣＯ）４００は、ループフィルタ３００の
アナログ信号出力を受信して、一定の周波数信号を出力
し、周波数分割器５００は、カウンタにより構成され電
圧調整発振器４００の出力をＮ（任意自然数）で分割し
て、分割された出力を位相検出器１００に供給する。
illator；ＶＣＯ）４００は、ループフィルタ３００の
アナログ信号出力を受信して、一定の周波数信号を出力
し、周波数分割器５００は、カウンタにより構成され電
圧調整発振器４００の出力をＮ（任意自然数）で分割し
て、分割された出力を位相検出器１００に供給する。
【００１１】位相固定ループ回路１０００において、位
相検出器１００、チャージポンプ回路２００、電圧調整
発振器４００及び、周波数分割器５００は、一つのルー
プを形成し、このようなループは位相を制御する。すな
わち、当該ループは、位相検出器１００に対する２個の
入力信号の周波数が互いに同一になるように制御する。
電圧調整発振器４００の出力周波数は、入力周波数のＮ
倍となる。Ｎの値を任意に設定することによって、入力
周波数の任意自然倍数の周波数を得ることができる。
相検出器１００、チャージポンプ回路２００、電圧調整
発振器４００及び、周波数分割器５００は、一つのルー
プを形成し、このようなループは位相を制御する。すな
わち、当該ループは、位相検出器１００に対する２個の
入力信号の周波数が互いに同一になるように制御する。
電圧調整発振器４００の出力周波数は、入力周波数のＮ
倍となる。Ｎの値を任意に設定することによって、入力
周波数の任意自然倍数の周波数を得ることができる。
【００１２】図５Ａは、図４のチャージポンプ回路２０
０の内部回路を示す図である。図５Ａに示すように、当
該チャージポンプ回路２００は、ドレインを介して動作
電源ＶＤＤを供給され、ゲートを介してターンオン状態
を保持するためのバイアス電圧Ｖｂｉａｓｐを印加され
る第１トランジスタＭＰ１と、ドレインが第１トランジ
スタＭＰ１のソースと連結されゲートを介してアップ信
号を入力される第２トランジスタＭＰ２と、ドレインが
第２トランジスタＭＰ２のソースと連結されゲートを介
してダウン信号を入力される第３トランジスタＭＮ２
と、ドレインが第３トランジスタＭＮ２のソースと連結
されゲートを介してターンオン状態を保持するためのバ
イアス電圧Ｖｂｉａｓｎを印加されながらソースが接地
された第４トランジスタＭＮ１とを備えて構成される。
０の内部回路を示す図である。図５Ａに示すように、当
該チャージポンプ回路２００は、ドレインを介して動作
電源ＶＤＤを供給され、ゲートを介してターンオン状態
を保持するためのバイアス電圧Ｖｂｉａｓｐを印加され
る第１トランジスタＭＰ１と、ドレインが第１トランジ
スタＭＰ１のソースと連結されゲートを介してアップ信
号を入力される第２トランジスタＭＰ２と、ドレインが
第２トランジスタＭＰ２のソースと連結されゲートを介
してダウン信号を入力される第３トランジスタＭＮ２
と、ドレインが第３トランジスタＭＮ２のソースと連結
されゲートを介してターンオン状態を保持するためのバ
イアス電圧Ｖｂｉａｓｎを印加されながらソースが接地
された第４トランジスタＭＮ１とを備えて構成される。
【００１３】この場合、第１及び第２のトランジスタＭ
Ｐ１、ＭＰ２は、ＰチャネルＭＯＳトランジスタであ
り、第３及び第４のトランジスタＭＮ１、ＭＮ２は、Ｎ
チャネルＭＯＳトランジスタである。次いで、出力端Ｏ
ＵＴが第２トランジスタＭＰ２のソースと第３トランジ
スタＭＮ２のドレインとに共通に連結される。
Ｐ１、ＭＰ２は、ＰチャネルＭＯＳトランジスタであ
り、第３及び第４のトランジスタＭＮ１、ＭＮ２は、Ｎ
チャネルＭＯＳトランジスタである。次いで、出力端Ｏ
ＵＴが第２トランジスタＭＰ２のソースと第３トランジ
スタＭＮ２のドレインとに共通に連結される。
【００１４】次いで、図５Ｂないし図５Ｃを参照しなが
ら動作を説明する。図５Ｂは、アップ信号ｕｐによりチ
ャージポンプがチャージ充電動作をする時の等価回路で
あり、図５Ｃは、ダウン信号ｄｏｗｎによりチャージポ
ンプがチャージ放電動作をする時の等価回路である。
ら動作を説明する。図５Ｂは、アップ信号ｕｐによりチ
ャージポンプがチャージ充電動作をする時の等価回路で
あり、図５Ｃは、ダウン信号ｄｏｗｎによりチャージポ
ンプがチャージ放電動作をする時の等価回路である。
【００１５】まず、図５Ｂを参照しながら説明すれば、
まず、ローレベルのアップ信号／ｕｐが第２トランジス
タＭＰ２に入力されれば、第２トランジスタＭＰ２がタ
ーンオンされ電流源の役割を果たす第１トランジスタＭ
Ｐ１はターンオン状態であるため、第１トランジスタＭ
Ｐ１のドレインに印加された動作電源ＶＤＤが出力端Ｏ
ＵＴを介して充電される。
まず、ローレベルのアップ信号／ｕｐが第２トランジス
タＭＰ２に入力されれば、第２トランジスタＭＰ２がタ
ーンオンされ電流源の役割を果たす第１トランジスタＭ
Ｐ１はターンオン状態であるため、第１トランジスタＭ
Ｐ１のドレインに印加された動作電源ＶＤＤが出力端Ｏ
ＵＴを介して充電される。
【００１６】次いで、図５Ｃを参照しながら説明すれ
ば、ハイレバルのダウン信号ｄｏｗｎが入力されれば、
これを印加される第３トランジスタＭＮ２がターンオン
され、第４トランジスタＭＮ１はターンオン状態である
ため、出力端ＯＵＴと接地端ＶＳＳとが導通されて充電
された電圧が接地端ＶＳＳを介して放電される。
ば、ハイレバルのダウン信号ｄｏｗｎが入力されれば、
これを印加される第３トランジスタＭＮ２がターンオン
され、第４トランジスタＭＮ１はターンオン状態である
ため、出力端ＯＵＴと接地端ＶＳＳとが導通されて充電
された電圧が接地端ＶＳＳを介して放電される。
【００１７】上述したチャージポンプの問題点を検討す
れば、図５Ｂに示されたように電源ＶＤＤとノードＣと
の間には、寄生キャパシタンスＣｆｐが存在し、これに
よって第１トランジスタＭＰ１がオフ状態からオン状態
に転換する時、第１トランジスタＭＰ１のソース側の電
位、すなわちノードＣの電位は、電源電位から出力ＯＵ
Ｔ電位に変化し、このような電位差及び寄生キャパシタ
ンスＣｆｐに基づいた電流Ｉｃｆｐが流れる。
れば、図５Ｂに示されたように電源ＶＤＤとノードＣと
の間には、寄生キャパシタンスＣｆｐが存在し、これに
よって第１トランジスタＭＰ１がオフ状態からオン状態
に転換する時、第１トランジスタＭＰ１のソース側の電
位、すなわちノードＣの電位は、電源電位から出力ＯＵ
Ｔ電位に変化し、このような電位差及び寄生キャパシタ
ンスＣｆｐに基づいた電流Ｉｃｆｐが流れる。
【００１８】また、ノードＤと接地との間にも寄生キャ
パシタンスＣｆｎが存在する。第３トランジスタＭＮ２
がオフ状態からオン状態に転換する時、第３トランジス
タＭＮ２のソース側の電位、すなわちノードＤの電位
は、接地電位から出力ＯＵＴ電位に変化し、このような
電位差と寄生キャパシタンスＣｆｎとに基づいた電流Ｉ
ｃｆｎが流れる。
パシタンスＣｆｎが存在する。第３トランジスタＭＮ２
がオフ状態からオン状態に転換する時、第３トランジス
タＭＮ２のソース側の電位、すなわちノードＤの電位
は、接地電位から出力ＯＵＴ電位に変化し、このような
電位差と寄生キャパシタンスＣｆｎとに基づいた電流Ｉ
ｃｆｎが流れる。
【００１９】したがって、アップ信号ｕｐ及びダウン信
号ｄｏｗｎのスイッチングにより上述した寄生キャパシ
タンスよりチャージシェアリング（Charge Sharing）が
発生して、出力端を介した電流供給が不安定になる問題
点がある。
号ｄｏｗｎのスイッチングにより上述した寄生キャパシ
タンスよりチャージシェアリング（Charge Sharing）が
発生して、出力端を介した電流供給が不安定になる問題
点がある。
【００２０】これを詳細に説明すれば、寄生キャパシタ
ンスによる電流（ｉｃｆｐ、またはｉｃｆｎ）によっ
て、チャージポンプ回路への出力電流にオーバシュート
（overshoots）が発生し、これによって出力端ＯＵＴと
連結された電圧調整発振器でジッタ（jitter）を引き起
こす。これはジッタを有する電圧調整発振器の出力によ
り繰り返し制御されて、その結果としてシステムでのエ
ラーを引き起こす。
ンスによる電流（ｉｃｆｐ、またはｉｃｆｎ）によっ
て、チャージポンプ回路への出力電流にオーバシュート
（overshoots）が発生し、これによって出力端ＯＵＴと
連結された電圧調整発振器でジッタ（jitter）を引き起
こす。これはジッタを有する電圧調整発振器の出力によ
り繰り返し制御されて、その結果としてシステムでのエ
ラーを引き起こす。
【００２１】このような問題点は、スイッチングトラン
ジスタ（ＭＰ２及びＭＮ２）がオフ状態になる時、出力
端ＯＵＴの電位と同じノード（Ｃ及びＤ）の電位を形成
することによって除去し得る。このような観点より、図
６に示すようなチャージポンプ回路が提案された。
ジスタ（ＭＰ２及びＭＮ２）がオフ状態になる時、出力
端ＯＵＴの電位と同じノード（Ｃ及びＤ）の電位を形成
することによって除去し得る。このような観点より、図
６に示すようなチャージポンプ回路が提案された。
【００２２】図６は、入力信号（アップ信号ｕｐ、また
はダウン信号ｄｏｗｎ）のスイッチングの際に、チャー
ジシェアリングを抑制する機能を有するチャージポンプ
回路を示す図である。
はダウン信号ｄｏｗｎ）のスイッチングの際に、チャー
ジシェアリングを抑制する機能を有するチャージポンプ
回路を示す図である。
【００２３】図６を参照しながら説明すれば、チャージ
ポンプ回路２００’は、ドレインを介して動作電源ＶＤ
Ｄを供給されゲートにターンオン状態を保持するための
バイアス（bias）電圧Ｖｂｉａｓｐを供給される第１ト
ランジスタＭＰ１、ドレインが第１トランジスタＭＰ１
のソースと連結されゲートを介して反転されたアップ信
号／ｕｐを入力される第２トランジスタＭＰ２と、ドレ
インが第１トランジスタＭＰ１のソースと連結されゲー
トを介してアップ信号ｕｐを入力される第３トランジス
タＭＰ３と、ドレインが第２トランジスタＭＰ２のソー
スと連結されゲートを介してダウン信号ｄｏｗｎを入力
される第４トランジスタＭＮ２と、ドレインが第３トラ
ンジスタＭＰ３のソースと連結されゲートを介して反転
されたダウン信号／ｄｏｗｎを入力される第５トランジ
スタＭＮ３と、ドレインが第４トランジスタＭＮ２のソ
ース及び第５トランジスタＭＮ３のソースと共通に連結
されゲートを介してターンオン状態を保持するためのバ
イアス電圧Ｖｂｉａｓｎを入力されそのソースが接地さ
れた第６トランジスタＭＮ１と、第２トランジスタＭＰ
２のソース及び第４トランジスタＭＮ２のドレインと共
通に入力部（＋）が連結され第３トランジスタＭＰ３の
ソース及び第５トランジスタＭＮ３のドレインと共通に
出力端Ｖｏｕｔが連結された負帰還演算増幅器（OP AM
P）Ａとを備えて構成される。
ポンプ回路２００’は、ドレインを介して動作電源ＶＤ
Ｄを供給されゲートにターンオン状態を保持するための
バイアス（bias）電圧Ｖｂｉａｓｐを供給される第１ト
ランジスタＭＰ１、ドレインが第１トランジスタＭＰ１
のソースと連結されゲートを介して反転されたアップ信
号／ｕｐを入力される第２トランジスタＭＰ２と、ドレ
インが第１トランジスタＭＰ１のソースと連結されゲー
トを介してアップ信号ｕｐを入力される第３トランジス
タＭＰ３と、ドレインが第２トランジスタＭＰ２のソー
スと連結されゲートを介してダウン信号ｄｏｗｎを入力
される第４トランジスタＭＮ２と、ドレインが第３トラ
ンジスタＭＰ３のソースと連結されゲートを介して反転
されたダウン信号／ｄｏｗｎを入力される第５トランジ
スタＭＮ３と、ドレインが第４トランジスタＭＮ２のソ
ース及び第５トランジスタＭＮ３のソースと共通に連結
されゲートを介してターンオン状態を保持するためのバ
イアス電圧Ｖｂｉａｓｎを入力されそのソースが接地さ
れた第６トランジスタＭＮ１と、第２トランジスタＭＰ
２のソース及び第４トランジスタＭＮ２のドレインと共
通に入力部（＋）が連結され第３トランジスタＭＰ３の
ソース及び第５トランジスタＭＮ３のドレインと共通に
出力端Ｖｏｕｔが連結された負帰還演算増幅器（OP AM
P）Ａとを備えて構成される。
【００２４】この場合、第１、第２及び第３のトランジ
スタＭＰ１、ＭＰ２、ＭＰ３は、ＰチャネルＭＯＳトラ
ンジスタであり、第４、第５及び第６のトランジスタＭ
Ｎ２、ＭＮ３、ＭＮ１は、ＮチャネルＭＯＳトランジス
タである。そして、出力端Ｖｏｕｔが第２トランジスタ
ＭＰ２のソース及び第４トランジスタＭＮ２のドレイン
と演算増幅器Ａの入力部（＋）に共通に連結される。キ
ャパシタＣは、演算増幅器Ａの発振を防止するための位
相補償キャパシタ役割を果たす。
スタＭＰ１、ＭＰ２、ＭＰ３は、ＰチャネルＭＯＳトラ
ンジスタであり、第４、第５及び第６のトランジスタＭ
Ｎ２、ＭＮ３、ＭＮ１は、ＮチャネルＭＯＳトランジス
タである。そして、出力端Ｖｏｕｔが第２トランジスタ
ＭＰ２のソース及び第４トランジスタＭＮ２のドレイン
と演算増幅器Ａの入力部（＋）に共通に連結される。キ
ャパシタＣは、演算増幅器Ａの発振を防止するための位
相補償キャパシタ役割を果たす。
【００２５】ここで、キャパシタＣｆｐとＣｆｎは、実
際の素子ではなく、ノードＮ１、Ｎ２においてＭＯＳト
ランジスタが有する構造上の寄生キャパシタンスを表す
ものである。
際の素子ではなく、ノードＮ１、Ｎ２においてＭＯＳト
ランジスタが有する構造上の寄生キャパシタンスを表す
ものである。
【００２６】また、ここで演算増幅器Ａが果たす役割
は、アップ信号ｕｐ（または反転されたアップ信号／ｕ
ｐ）、またはダウン信号ｄｏｗｎ（反転されたダウン信
号／ｄｏｗｎ）が変化する場合、ノードＮ３とノードＮ
４との電圧を同じく保持させて寄生キャパシタンスより
生じるチャージシェアリングを抑制させる役割を果た
す。図６にて示すように演算増幅器Ａを負（−）帰還さ
せれば、電圧利得が１になるバッファとして作用する。
は、アップ信号ｕｐ（または反転されたアップ信号／ｕ
ｐ）、またはダウン信号ｄｏｗｎ（反転されたダウン信
号／ｄｏｗｎ）が変化する場合、ノードＮ３とノードＮ
４との電圧を同じく保持させて寄生キャパシタンスより
生じるチャージシェアリングを抑制させる役割を果た
す。図６にて示すように演算増幅器Ａを負（−）帰還さ
せれば、電圧利得が１になるバッファとして作用する。
【００２７】以下、図６を参照しながら動作を説明す
る。チャージポンプ回路２００’の第２トランジスタＭ
Ｐ２に反転されたアップ信号／ｕｐが印加されれば、第
２トランジスタＭＰ２がターンオンされ動作電源ＶＤＤ
が出力端Ｖｏｕｔに連結されたループフィルタ３００に
充電される。この場合、演算増幅器Ａの（‐）入力端に
は出力端Ｖｏｕｔの容量に相応する基準電圧が印加さ
れ、一定時間（充電動作が行われる時間）の間バッファ
の役割を果たす。
る。チャージポンプ回路２００’の第２トランジスタＭ
Ｐ２に反転されたアップ信号／ｕｐが印加されれば、第
２トランジスタＭＰ２がターンオンされ動作電源ＶＤＤ
が出力端Ｖｏｕｔに連結されたループフィルタ３００に
充電される。この場合、演算増幅器Ａの（‐）入力端に
は出力端Ｖｏｕｔの容量に相応する基準電圧が印加さ
れ、一定時間（充電動作が行われる時間）の間バッファ
の役割を果たす。
【００２８】また、チャージポンプ回路２００’により
チャージが充電される間、バッファとして動作する演算
増幅器Ａによって、ノードＮ４に出力端Ｖｏｕｔと同じ
電圧が誘起され、第２トランジスタＭＰ２または第３ト
ランジスタＭＰ３のターンオンによってノードＮ１の電
圧も出力端と同じ電圧を保持して、アップ信号ｕｐ（ま
たは、反転されたアップ信号／ｕｐ）とダウン信号ｄｏ
ｗｎ（または、反転されたダウン信号／ｄｏｗｎ）のス
イッチングの際にもチャージシェアリングによる寄生キ
ャパシタＣｆｐ、Ｃｆｎによるオーバシュートを防止す
ることができる。
チャージが充電される間、バッファとして動作する演算
増幅器Ａによって、ノードＮ４に出力端Ｖｏｕｔと同じ
電圧が誘起され、第２トランジスタＭＰ２または第３ト
ランジスタＭＰ３のターンオンによってノードＮ１の電
圧も出力端と同じ電圧を保持して、アップ信号ｕｐ（ま
たは、反転されたアップ信号／ｕｐ）とダウン信号ｄｏ
ｗｎ（または、反転されたダウン信号／ｄｏｗｎ）のス
イッチングの際にもチャージシェアリングによる寄生キ
ャパシタＣｆｐ、Ｃｆｎによるオーバシュートを防止す
ることができる。
【００２９】一方、チャージポンプ回路２００’の第４
トランジスタＭＮ２にハイレバルのダウン信号ｄｏｗｎ
が印加されれば、第４トランジスタＭＮ２がターンオン
され第６トランジスタＭＮ１はターンオン状態であるた
め、ループフィルタ３００のキャパシタ等に充電された
電圧が出力端Ｖｏｕｔを介して接地端ＶＳＳへ放電され
る。この場合にもチャージ放電動作が行われる間、演算
増幅器Ａがバッファの役割を果たして出力端Ｖｏｕｔの
電圧変化率を最小化することによって出力電圧を安定化
させる。
トランジスタＭＮ２にハイレバルのダウン信号ｄｏｗｎ
が印加されれば、第４トランジスタＭＮ２がターンオン
され第６トランジスタＭＮ１はターンオン状態であるた
め、ループフィルタ３００のキャパシタ等に充電された
電圧が出力端Ｖｏｕｔを介して接地端ＶＳＳへ放電され
る。この場合にもチャージ放電動作が行われる間、演算
増幅器Ａがバッファの役割を果たして出力端Ｖｏｕｔの
電圧変化率を最小化することによって出力電圧を安定化
させる。
【００３０】
【発明が解決しようとする課題】しかし、上述したチャ
ージポンプ回路は、下記のような問題点がある。
ージポンプ回路は、下記のような問題点がある。
【００３１】出力端Ｖｏｕｔには、アップ信号ｕｐ（ま
たは、反転されたアップ信号／ｕｐとダウン信号ｄｏｗ
ｎ（または反転されたダウン信号／ｄｏｗｎ）は、引き
続きスイッチングされる信号であり、この信号により第
２、３、４、５のトランジスタＭＰ２、ＭＰ３、ＭＮ
２、ＭＮ３は、引き続きターンオンとターンオフ動作を
繰り返す。この場合、演算増幅器Ａがバッファとして動
作しても、入力電圧によって同じ出力電圧を出力するの
には所定の遅延時間が生じて、チャージシェアリングを
完璧に解決することができない。
たは、反転されたアップ信号／ｕｐとダウン信号ｄｏｗ
ｎ（または反転されたダウン信号／ｄｏｗｎ）は、引き
続きスイッチングされる信号であり、この信号により第
２、３、４、５のトランジスタＭＰ２、ＭＰ３、ＭＮ
２、ＭＮ３は、引き続きターンオンとターンオフ動作を
繰り返す。この場合、演算増幅器Ａがバッファとして動
作しても、入力電圧によって同じ出力電圧を出力するの
には所定の遅延時間が生じて、チャージシェアリングを
完璧に解決することができない。
【００３２】例えば、反転されたアップ信号／ｕｐによ
り第２トランジスタＭＰ２がターンオンされ、反転され
たダウン信号／ｄｏｗｎが入力されると仮定すれば、電
流源としての第１トランジスタＭＰ１と第２トランジス
タＭＰ２とによりループフィルタにチャージが充電され
る動作が行われ、出力端Ｖｏｕｔの電圧によって演算増
幅器Ａの出力ノードＮ４に誘起されることは一定の遅延
時間が過ぎた後のことである。
り第２トランジスタＭＰ２がターンオンされ、反転され
たダウン信号／ｄｏｗｎが入力されると仮定すれば、電
流源としての第１トランジスタＭＰ１と第２トランジス
タＭＰ２とによりループフィルタにチャージが充電され
る動作が行われ、出力端Ｖｏｕｔの電圧によって演算増
幅器Ａの出力ノードＮ４に誘起されることは一定の遅延
時間が過ぎた後のことである。
【００３３】したがって、第３トランジスタＭＰ３の両
端はチャージポンプ動作時に常に同じ電圧を有し難いた
め、チャージシェアリング現象を完全に防止することが
難しい。よって、位相固定ループの特性上、チャージポ
ンプの入力信号は、引き続きスイッチングされる信号で
あるため、チャージシェアリング現象を演算増幅器Ａの
みで完全に解決することが難しい。
端はチャージポンプ動作時に常に同じ電圧を有し難いた
め、チャージシェアリング現象を完全に防止することが
難しい。よって、位相固定ループの特性上、チャージポ
ンプの入力信号は、引き続きスイッチングされる信号で
あるため、チャージシェアリング現象を演算増幅器Ａの
みで完全に解決することが難しい。
【００３４】上述したチャージポンプ回路のさらに一つ
の問題点は、アップ信号ｕｐ（反転されたアップ信号／
ｕｐ）とダウン信号ｄｏｗｎ（反転されたダウン信号／
ｄｏｗｎ）を高速にスイッチングすれば、キックバック
現象、またはフィードスルー（Feedthrough）現象が発
生する。
の問題点は、アップ信号ｕｐ（反転されたアップ信号／
ｕｐ）とダウン信号ｄｏｗｎ（反転されたダウン信号／
ｄｏｗｎ）を高速にスイッチングすれば、キックバック
現象、またはフィードスルー（Feedthrough）現象が発
生する。
【００３５】キックバック現象とは、あるノードの電圧
が速く変化する場合、一時的に反対の電圧を誘起する現
象をいう。これはＭＯＳトランジスタがスイッチングさ
れる時、ゲート下部のチャネルに存在する電荷がトラン
ジスタの両方向に押出されるためである。例えば、ハイ
よりローに速く変化する反転されたアップ信号ｕｐによ
りノードＮ３の電圧が一時的に接地になることになる。
が速く変化する場合、一時的に反対の電圧を誘起する現
象をいう。これはＭＯＳトランジスタがスイッチングさ
れる時、ゲート下部のチャネルに存在する電荷がトラン
ジスタの両方向に押出されるためである。例えば、ハイ
よりローに速く変化する反転されたアップ信号ｕｐによ
りノードＮ３の電圧が一時的に接地になることになる。
【００３６】また、フィードスルー現象とは、あるノー
ドの電圧が速く変化する時、そのノードとキャパシタと
に連結されているノードの電圧が一時的に同期されて変
化する現象をいう。これは、キャパシタ両端のノード間
の電荷が瞬間的に移動するため発生する。
ドの電圧が速く変化する時、そのノードとキャパシタと
に連結されているノードの電圧が一時的に同期されて変
化する現象をいう。これは、キャパシタ両端のノード間
の電荷が瞬間的に移動するため発生する。
【００３７】このキックバック現象、またはフィードス
ルー現象はグリッチ（glitch）を発生させ、これはジッ
タの形態に現れる。このキックバック現象、またはフィ
ードスール現象は、入力部をトランスミッションゲート
の導入することにより解決し得るが、ＰＭＯＳトランジ
スタとＮＭＯＳトランジスタの特性上、同じ電流を流す
ためにはＰＭＯＳトランジスタがＮＭＯＳトランジスタ
より１．５倍から３倍程面積が大きくなるべきである
が、このように構成すれば、ＰＭＯＳトランジスタとＮ
ＭＯＳトランジスタによって生じる寄生キャパシタのサ
イズが異なって新しい問題が発生する。
ルー現象はグリッチ（glitch）を発生させ、これはジッ
タの形態に現れる。このキックバック現象、またはフィ
ードスール現象は、入力部をトランスミッションゲート
の導入することにより解決し得るが、ＰＭＯＳトランジ
スタとＮＭＯＳトランジスタの特性上、同じ電流を流す
ためにはＰＭＯＳトランジスタがＮＭＯＳトランジスタ
より１．５倍から３倍程面積が大きくなるべきである
が、このように構成すれば、ＰＭＯＳトランジスタとＮ
ＭＯＳトランジスタによって生じる寄生キャパシタのサ
イズが異なって新しい問題が発生する。
【００３８】すなわち、図６の演算増幅器Ａを利用した
チャージポンプ回路は、演算増幅器Ａを用いることによ
ってチャージシェアリングを防止するとしても、用いら
れる演算増幅器は、ノードＮ３とノードＮ４との電圧を
同じくする役割を果たすものであり、ノード（Ｎ１、ま
たはＮ２）とノード（Ｎ３、またはＮ４）との電圧を同
じくすることができないため、チャージシェアリングを
完全に解決することができないという問題点がある。
チャージポンプ回路は、演算増幅器Ａを用いることによ
ってチャージシェアリングを防止するとしても、用いら
れる演算増幅器は、ノードＮ３とノードＮ４との電圧を
同じくする役割を果たすものであり、ノード（Ｎ１、ま
たはＮ２）とノード（Ｎ３、またはＮ４）との電圧を同
じくすることができないため、チャージシェアリングを
完全に解決することができないという問題点がある。
【００３９】これは演算増幅器Ａの特性上、入力電圧に
出力電圧が誘起されるのには所定の遅延時間が必要であ
るためである。また、速くスイッチングされる入力信号
によって発生されるキックバック現象、またはフィード
スルー現象によってジッタが発生するが、この問題は全
く解決できない。
出力電圧が誘起されるのには所定の遅延時間が必要であ
るためである。また、速くスイッチングされる入力信号
によって発生されるキックバック現象、またはフィード
スルー現象によってジッタが発生するが、この問題は全
く解決できない。
【００４０】このようなジッタの問題は、チャージ回路
のみでなく、スイッチングされる所定の入力装置ではい
つも発生し得る問題点であり、これを解決するための入
力装置の開発が要求されている。
のみでなく、スイッチングされる所定の入力装置ではい
つも発生し得る問題点であり、これを解決するための入
力装置の開発が要求されている。
【００４１】そこで、本発明は、上述した従来の問題点
に鑑みてなされたものであって、チャージシェアリング
をさらに效果的に防止し、キックバック現象、またはフ
ィードスルー現象を防止することによって、ジッタが減
少される半導体装置を提供することをその目的にする。
に鑑みてなされたものであって、チャージシェアリング
をさらに效果的に防止し、キックバック現象、またはフ
ィードスルー現象を防止することによって、ジッタが減
少される半導体装置を提供することをその目的にする。
【００４２】本発明は、チャージシェアリングをさらに
效果的に防止し、キックバック現象、またはフィードス
ルー現象を防止することによって、ジッタが減少される
チャージポンプ回路を提供することをその目的にする。
效果的に防止し、キックバック現象、またはフィードス
ルー現象を防止することによって、ジッタが減少される
チャージポンプ回路を提供することをその目的にする。
【００４３】
【課題を解決するための手段】上記の目的を達成するた
め、本発明は、入力信号のスイッチングによって出力端
に電荷を充電・放電させる入力手段と、前記入力信号の
反転信号を利用して前記入力手段とは反対にスイッチン
グして、前記出力端を駆動するダミー入力手段とを含む
ことを特徴とする。
め、本発明は、入力信号のスイッチングによって出力端
に電荷を充電・放電させる入力手段と、前記入力信号の
反転信号を利用して前記入力手段とは反対にスイッチン
グして、前記出力端を駆動するダミー入力手段とを含む
ことを特徴とする。
【００４４】また、上記の目的を達成するため、本発明
は、電圧電源、接地電源、出力端を備えたチャージポン
プ回路において、第１入力信号のスイッチングによって
前記電圧電源の電荷を出力端に充電させる充電部と、第
２入力信号のスイッチングによって前記出力端の電荷を
前記接地電源に放電させる放電部とを備える入力部と、
前記第１入力信号の反転信号を利用して前記充電部とは
反対にスイッチングするダミー充電部と、前記第２入力
信号の反転信号を利用して前記放電部とは反対にスイッ
チングするダミー放電部とを備えるダミー入力部とを含
むことを特徴とする。
は、電圧電源、接地電源、出力端を備えたチャージポン
プ回路において、第１入力信号のスイッチングによって
前記電圧電源の電荷を出力端に充電させる充電部と、第
２入力信号のスイッチングによって前記出力端の電荷を
前記接地電源に放電させる放電部とを備える入力部と、
前記第１入力信号の反転信号を利用して前記充電部とは
反対にスイッチングするダミー充電部と、前記第２入力
信号の反転信号を利用して前記放電部とは反対にスイッ
チングするダミー放電部とを備えるダミー入力部とを含
むことを特徴とする。
【００４５】本発明は、位相固定ループで利用されるチ
ャージポンプ回路を動作させる時発生するチャージシェ
アリングを解決し、またキックバック現象、またはフィ
ードスルー現象を解決するために、入力信号がスイッチ
ングされる時に発生するグリッチ、またはリプル（Ripp
le）信号に反対される位相のグリッチ、またはリプル信
号を発生するダミー（Dummy）入力回路を並列に追加し
て、各々の信号を相殺させるチャージポンプ回路に関す
るものである。
ャージポンプ回路を動作させる時発生するチャージシェ
アリングを解決し、またキックバック現象、またはフィ
ードスルー現象を解決するために、入力信号がスイッチ
ングされる時に発生するグリッチ、またはリプル（Ripp
le）信号に反対される位相のグリッチ、またはリプル信
号を発生するダミー（Dummy）入力回路を並列に追加し
て、各々の信号を相殺させるチャージポンプ回路に関す
るものである。
【００４６】これを詳細に説明すれば、通常の入力部と
演算増幅器とにより構成されたチャージポンプの入力部
で必然的に有する寄生キャパシタンスによって発生する
チャージシェアリングと入力部のキックバック現象、ま
たはフィードスルー現象を除去するために、入力部と同
じ入力部をダミーにさらに追加してダミー入力部を備え
る。そして、通常のチャージポンプの入力信号として用
いられるアップ信号ｕｐ（または反転されたアップ信号
／ｕｐ）とダウン信号ｄｏｗｎ（反転されたダウン信号
／ｄｏｗｎ）とを最初入力部と反対に入力を構成して、
第一番目の入力部の入力信号の変化に伴うグリッチ成分
と、反対のグリッチ成分とを有する信号を生成してこれ
を互いに相殺させることによって、出力端から見る時に
はグリッチ成分がないように見えることである。
演算増幅器とにより構成されたチャージポンプの入力部
で必然的に有する寄生キャパシタンスによって発生する
チャージシェアリングと入力部のキックバック現象、ま
たはフィードスルー現象を除去するために、入力部と同
じ入力部をダミーにさらに追加してダミー入力部を備え
る。そして、通常のチャージポンプの入力信号として用
いられるアップ信号ｕｐ（または反転されたアップ信号
／ｕｐ）とダウン信号ｄｏｗｎ（反転されたダウン信号
／ｄｏｗｎ）とを最初入力部と反対に入力を構成して、
第一番目の入力部の入力信号の変化に伴うグリッチ成分
と、反対のグリッチ成分とを有する信号を生成してこれ
を互いに相殺させることによって、出力端から見る時に
はグリッチ成分がないように見えることである。
【００４７】このようにすれば、入力部が電荷をチャー
ジングさせる場合、ダミー入力部がディスチャージング
動作をし、入力部が電荷をディスチャージングさせる場
合チャージングさせる動作をすることによって、チャー
ジポンプの動作を誤動作させ得る。これを解決するた
め、ダミー入力部の電流源の電流能力を入力部の電流源
より相当に小さく設計して、ダミー入力部によるチャー
ジング或いはディスチャージングの影響を最大限減ら
す。
ジングさせる場合、ダミー入力部がディスチャージング
動作をし、入力部が電荷をディスチャージングさせる場
合チャージングさせる動作をすることによって、チャー
ジポンプの動作を誤動作させ得る。これを解決するた
め、ダミー入力部の電流源の電流能力を入力部の電流源
より相当に小さく設計して、ダミー入力部によるチャー
ジング或いはディスチャージングの影響を最大限減ら
す。
【００４８】このように、第２番目の電流源の電流能力
を小さく設計すれば、入力部とダミー入力部との寄生キ
ャパシタンスに差が生じて問題となり得るが、これを補
償するためにダミー入力部に補償キャパシタを電流源側
に追加して解決する。
を小さく設計すれば、入力部とダミー入力部との寄生キ
ャパシタンスに差が生じて問題となり得るが、これを補
償するためにダミー入力部に補償キャパシタを電流源側
に追加して解決する。
【００４９】
【発明の実施の形態】以下、添付する図面を参照しなが
ら本発明の好ましい実施形態を説明する。図１は、本発
明によってチャージポンプ回路の好ましい一実施形態を
示す回路図である。
ら本発明の好ましい実施形態を説明する。図１は、本発
明によってチャージポンプ回路の好ましい一実施形態を
示す回路図である。
【００５０】以下、図面を参照しながら説明する。図１
を参照して説明すれば、本発明のチャージポンプは、ア
ップ信号ｕｐと、反転されたアップ信号／ｕｐ及びダウ
ン信号ｄｏｗｎと、反転されたダウン信号／ｄｏｗｎと
のスイッチングによって出力端Ｖｏｕｔに電荷をチャー
ジングまたはディスチャージングさせる入力部２１０
と、前記入力部２１０と同じ構造を有しながらこれと同
時に前記入力信号の反転信号を利用して前記入力手段と
は反対にスイッチングするダミー入力部２２０と、チャ
ージシェアリングを防止するための演算増幅器１０と演
算増幅器１０の動作安定のためのキャパシタＣ３を備え
る。
を参照して説明すれば、本発明のチャージポンプは、ア
ップ信号ｕｐと、反転されたアップ信号／ｕｐ及びダウ
ン信号ｄｏｗｎと、反転されたダウン信号／ｄｏｗｎと
のスイッチングによって出力端Ｖｏｕｔに電荷をチャー
ジングまたはディスチャージングさせる入力部２１０
と、前記入力部２１０と同じ構造を有しながらこれと同
時に前記入力信号の反転信号を利用して前記入力手段と
は反対にスイッチングするダミー入力部２２０と、チャ
ージシェアリングを防止するための演算増幅器１０と演
算増幅器１０の動作安定のためのキャパシタＣ３を備え
る。
【００５１】これにより、入力部２１０は、アップ信号
ｕｐと反転されたアップ信号／ｕｐによって出力端にチ
ャージを充電させる充電部２１１と、ダウン信号ｄｏｗ
ｎと反転されたダウン信号／ｄｏｗｎとによって出力端
のチャージを放電させる放電部２１２により構成され
る。
ｕｐと反転されたアップ信号／ｕｐによって出力端にチ
ャージを充電させる充電部２１１と、ダウン信号ｄｏｗ
ｎと反転されたダウン信号／ｄｏｗｎとによって出力端
のチャージを放電させる放電部２１２により構成され
る。
【００５２】また、充電部２１１は、ドレインを介して
動作電源ＶＤＤを供給され、ソースがノードＮ１に連結
されゲートにターンオン状態を保持するためのバイアス
電圧Ｖｂｉａｓｐを供給されて電流源の役割を果たす第
１トランジスタＭＰ１と、ドレインがノードＮ１と連結
されソースがノードＮ５に連結され、ゲートを介して反
転されたアップ信号／ｕｐを入力される第２トランジス
タＭＰ２と、ドレインがノードＮ１と連結されソースが
ノードＮ６に連結され、ゲートを介してアップ信号ｕｐ
を入力される第３トランジスタＭＰ３を備える。
動作電源ＶＤＤを供給され、ソースがノードＮ１に連結
されゲートにターンオン状態を保持するためのバイアス
電圧Ｖｂｉａｓｐを供給されて電流源の役割を果たす第
１トランジスタＭＰ１と、ドレインがノードＮ１と連結
されソースがノードＮ５に連結され、ゲートを介して反
転されたアップ信号／ｕｐを入力される第２トランジス
タＭＰ２と、ドレインがノードＮ１と連結されソースが
ノードＮ６に連結され、ゲートを介してアップ信号ｕｐ
を入力される第３トランジスタＭＰ３を備える。
【００５３】また、放電部２１２は、ドレインがノード
Ｎ５と連結されソースがノードＮ２に連結され、ゲート
を介してダウン信号を入力される第４トランジスタＭＮ
２と、ドレインがノードＮ６と連結されソースがノード
Ｎ２に連結され、ゲートを介して反転されたダウン信号
を入力される第５トランジスタＭＮ３と、ドレインがノ
ードＮ２と連結されゲートを介してターンオン状態を保
持するためのバイアス電圧Ｖｂｉａｓｎを入力され、そ
のソースが接地されて電流源の役割を果たす第６トラン
ジスタＭＮ１とを備えて構成される。
Ｎ５と連結されソースがノードＮ２に連結され、ゲート
を介してダウン信号を入力される第４トランジスタＭＮ
２と、ドレインがノードＮ６と連結されソースがノード
Ｎ２に連結され、ゲートを介して反転されたダウン信号
を入力される第５トランジスタＭＮ３と、ドレインがノ
ードＮ２と連結されゲートを介してターンオン状態を保
持するためのバイアス電圧Ｖｂｉａｓｎを入力され、そ
のソースが接地されて電流源の役割を果たす第６トラン
ジスタＭＮ１とを備えて構成される。
【００５４】一方、ダミー入力部２２０は、充電部２１
１の入力信号のスイッチングと反対されるスイッチング
のためのダミー充電部２２１と、放電部２１２の入力信
号のスイッチングと反対されるスイッチングのためのダ
ミー放電部２２２とにより構成される。
１の入力信号のスイッチングと反対されるスイッチング
のためのダミー充電部２２１と、放電部２１２の入力信
号のスイッチングと反対されるスイッチングのためのダ
ミー放電部２２２とにより構成される。
【００５５】これにより、ダミー充電部２２１は、ドレ
インを介して動作電源ＶＤＤを供給されソースがノード
Ｎ３に連結され、ゲートにターンオン状態を保持するた
めのバイアス電圧Ｖｂｉａｓｐを供給されて電流源の役
割をする第７トランジスタＭＰ４と、ドレインがノード
Ｎ３と連結されソースがノードＮ７に連結され、ゲート
を介してアップ信号ｕｐを入力される第８トランジスタ
ＭＰ５と、ドレインがノードＮ６と連結されソースがノ
ードＮ８に連結され、ゲートを介して反転されたアップ
信号／ｕｐを入力される第９トランジスタＭＰ６とを備
えて構成される。
インを介して動作電源ＶＤＤを供給されソースがノード
Ｎ３に連結され、ゲートにターンオン状態を保持するた
めのバイアス電圧Ｖｂｉａｓｐを供給されて電流源の役
割をする第７トランジスタＭＰ４と、ドレインがノード
Ｎ３と連結されソースがノードＮ７に連結され、ゲート
を介してアップ信号ｕｐを入力される第８トランジスタ
ＭＰ５と、ドレインがノードＮ６と連結されソースがノ
ードＮ８に連結され、ゲートを介して反転されたアップ
信号／ｕｐを入力される第９トランジスタＭＰ６とを備
えて構成される。
【００５６】また、ダミー放電部２２２は、ドレインが
ノードＮ７と連結されソースがノードＮ４に連結され、
ゲートを介して反転されたダウン信号を入力される第１
０トランジスタＭＮ５と、ドレインがノードＮ８と連結
されソースがノードＮ４と連結され、ゲートを介してダ
ウン信号を入力される第１１トランジスタＭＮ６と、ド
レインがノードＮ４と連結されゲートを介してターンオ
ン状態を保持するためのバイアス電圧Ｖｂｉａｓｎを入
力され、そのソースが接地されて電流源の役割を果たす
第１２トランジスタＭＮ４とを備えて構成される。
ノードＮ７と連結されソースがノードＮ４に連結され、
ゲートを介して反転されたダウン信号を入力される第１
０トランジスタＭＮ５と、ドレインがノードＮ８と連結
されソースがノードＮ４と連結され、ゲートを介してダ
ウン信号を入力される第１１トランジスタＭＮ６と、ド
レインがノードＮ４と連結されゲートを介してターンオ
ン状態を保持するためのバイアス電圧Ｖｂｉａｓｎを入
力され、そのソースが接地されて電流源の役割を果たす
第１２トランジスタＭＮ４とを備えて構成される。
【００５７】ここで、キャパシタＣ１とＣ２は、入力部
２１０とダミー入力部２２０との寄生キャパシタンスを
対称的に構成するための素子である。
２１０とダミー入力部２２０との寄生キャパシタンスを
対称的に構成するための素子である。
【００５８】また、入力部２１０のノードＮ５とノード
Ｎ６、ダミー入力部２２０のノードＮ７とノードＮ８の
電圧を同じ電圧に保持させてチャージシェアリングを防
止するために備えられる演算増幅器１０は、入力部２１
０のノードＮ５及びダミー入力部２１０のノードＮ７に
入力端（＋）と連結され、入力部２１０のノードＮ６及
びダミー入力部２２０のノードＮ８に入力端（‐）と連
結され出力端と負（‐）帰還されて構成される。ここ
で、キャパシタＣ３は、演算増幅器１０の発振を防止す
るための位相補償キャパシタの役割を果たす。
Ｎ６、ダミー入力部２２０のノードＮ７とノードＮ８の
電圧を同じ電圧に保持させてチャージシェアリングを防
止するために備えられる演算増幅器１０は、入力部２１
０のノードＮ５及びダミー入力部２１０のノードＮ７に
入力端（＋）と連結され、入力部２１０のノードＮ６及
びダミー入力部２２０のノードＮ８に入力端（‐）と連
結され出力端と負（‐）帰還されて構成される。ここ
で、キャパシタＣ３は、演算増幅器１０の発振を防止す
るための位相補償キャパシタの役割を果たす。
【００５９】以下、図１を参照しながら本発明にかかる
チャージポンプの動作を詳しく説明する。
チャージポンプの動作を詳しく説明する。
【００６０】まず、ダミー入力部２２０に新しく追加し
たキャパシタＣ１とＣ２について説明する。
たキャパシタＣ１とＣ２について説明する。
【００６１】本発明のチャージパンピングを担当する部
分は入力部２１０であり、ダミー入力部２２０は、動作
の安定のために入力部２１０と対称的に追加した部分で
ある。
分は入力部２１０であり、ダミー入力部２２０は、動作
の安定のために入力部２１０と対称的に追加した部分で
ある。
【００６２】ダミー入力部２２０を構成しているトラン
ジスタの中、第８、第９、第１０、第１１のトランジス
タＭＰ５、ＭＰ６、ＭＮ５、ＭＰ６は、入力部２２０と
対称されるトランジスタと同じ大きさで構成し、電流源
として用いられる第７トランジスタＭＰ４と第１２トラ
ンジスタＭＮ４は、入力部の第１トランジスタＭＰ１と
第６トランジスタＭＮ１に比べて電流が少なく流れるよ
うに大きさを調節する。
ジスタの中、第８、第９、第１０、第１１のトランジス
タＭＰ５、ＭＰ６、ＭＮ５、ＭＰ６は、入力部２２０と
対称されるトランジスタと同じ大きさで構成し、電流源
として用いられる第７トランジスタＭＰ４と第１２トラ
ンジスタＭＮ４は、入力部の第１トランジスタＭＰ１と
第６トランジスタＭＮ１に比べて電流が少なく流れるよ
うに大きさを調節する。
【００６３】これは、チャージング、またはディスチャ
ージングを担当する入力部２１０とは異なって、対称的
構造のために用いられたダミー入力部による出力端のチ
ャージングまたはディスチャージングの誤動作を防止す
るためのものである。よって、電流源として用いられる
第７トランジスタＭＰ４と第１２トランジスタＭＮ４と
によって生じる寄生キャパシタンスは、入力部２１０の
電流源として用いられる第１トランジスタＭＰ１と第６
トランジスタＭＮ１とに比べて、少さい値で形成され
る。これを補償するためのものがキャパシタＣ１とＣ２
である。
ージングを担当する入力部２１０とは異なって、対称的
構造のために用いられたダミー入力部による出力端のチ
ャージングまたはディスチャージングの誤動作を防止す
るためのものである。よって、電流源として用いられる
第７トランジスタＭＰ４と第１２トランジスタＭＮ４と
によって生じる寄生キャパシタンスは、入力部２１０の
電流源として用いられる第１トランジスタＭＰ１と第６
トランジスタＭＮ１とに比べて、少さい値で形成され
る。これを補償するためのものがキャパシタＣ１とＣ２
である。
【００６４】すなわち、キャパシタＣ１とＣ２は、入力
部２１０とダミー入力部のノードＮ１とＮ３、Ｎ２とＮ
４から見た寄生キャパシタの大きさを同様にするための
補償キャパシタである。
部２１０とダミー入力部のノードＮ１とＮ３、Ｎ２とＮ
４から見た寄生キャパシタの大きさを同様にするための
補償キャパシタである。
【００６５】この場合、第７トランジスタＭＰ４と第１
２トランジスタＭＮ４の大きさを構成する場合、電流の
み減らしチャネルの面積（トランジスタの幅と長さ）を
第１トランジスタＭＰ１と第６トランジスタＭＮ１と同
じく構成できる場合には、キャパシタＣ１とＣ２は構成
しなくても良い。例えば、第１トランジスタＭＰ１のチ
ャネルの面積Ｗ／Ｌを１０／１に構成し、第７トランジ
スタＭＰ４のチャネルの面積Ｗ／Ｌを５／２に構成すれ
ば、電流の量は少なく、各トランジスタが有するキャパ
シタは同じ値を有する。
２トランジスタＭＮ４の大きさを構成する場合、電流の
み減らしチャネルの面積（トランジスタの幅と長さ）を
第１トランジスタＭＰ１と第６トランジスタＭＮ１と同
じく構成できる場合には、キャパシタＣ１とＣ２は構成
しなくても良い。例えば、第１トランジスタＭＰ１のチ
ャネルの面積Ｗ／Ｌを１０／１に構成し、第７トランジ
スタＭＰ４のチャネルの面積Ｗ／Ｌを５／２に構成すれ
ば、電流の量は少なく、各トランジスタが有するキャパ
シタは同じ値を有する。
【００６６】以下、図１を参照しながら動作を詳細に説
明する。上述したように、チャージポンプのチャージン
グ、またはディスチャ−ジングは入力部２１０によって
動作し、ダミー入力部２２０は、入力信号の変換の際に
発生するグリッチに対して位相が反対である信号を発生
してグリッチを除去しようと追加した入力部である。
明する。上述したように、チャージポンプのチャージン
グ、またはディスチャ−ジングは入力部２１０によって
動作し、ダミー入力部２２０は、入力信号の変換の際に
発生するグリッチに対して位相が反対である信号を発生
してグリッチを除去しようと追加した入力部である。
【００６７】まず、充電動作時を説明すれば、充電部２
１１を構成する第２トランジスタＭＰ２のゲートに反転
されたアップ信号／ｕｐが入力されれば、第２トランジ
スタＭＰ２がターンオンされ、電流源として動作する第
１トランジスタＭＰ１はターンオンされているので、チ
ャージがノードＮ１とＮ５を介して出力端に充電するこ
とになる。
１１を構成する第２トランジスタＭＰ２のゲートに反転
されたアップ信号／ｕｐが入力されれば、第２トランジ
スタＭＰ２がターンオンされ、電流源として動作する第
１トランジスタＭＰ１はターンオンされているので、チ
ャージがノードＮ１とＮ５を介して出力端に充電するこ
とになる。
【００６８】この充電動作の際に、トランジスタの構造
によって生じるノードＮ１の寄生キャパシタンスのため
チャージシェアリングによるグリッチが従来の技術と同
様に発生するが、ノードＮ５は、新しく追加されたダミ
ー充電部２２１のノードＮ７に連結されており、第８ト
ランジスタＭＰ５のゲートに第２トランジスタＭＰ２の
ゲートと相反された入力信号が入力され、これによって
位相が反対であるグリッチが発生して、互いに相殺する
ことになる。結局、出力端Ｖｏｕｔではグリッチが発生
されないため、ジッタの問題が解決される。
によって生じるノードＮ１の寄生キャパシタンスのため
チャージシェアリングによるグリッチが従来の技術と同
様に発生するが、ノードＮ５は、新しく追加されたダミ
ー充電部２２１のノードＮ７に連結されており、第８ト
ランジスタＭＰ５のゲートに第２トランジスタＭＰ２の
ゲートと相反された入力信号が入力され、これによって
位相が反対であるグリッチが発生して、互いに相殺する
ことになる。結局、出力端Ｖｏｕｔではグリッチが発生
されないため、ジッタの問題が解決される。
【００６９】また、入力信号（反転されたアップ信号／
ｕｐ）の速い変換により生じるキックバック現象、また
はフィードスルー現象も第２トランジスタＭＰ２と第８
トランジスタＭＰ５とのゲートに相反された入力信号の
変換によって、ノードＮ５で発生するキックバック現
象、またはフィードスルー現象と相反されたキックバッ
ク現象、またはフィードスルー現象がノードＮ７で発生
して、出力端Ｖｏｕｔでキックバック現象、またはフィ
ードスルー現象による問題点は発生しない。
ｕｐ）の速い変換により生じるキックバック現象、また
はフィードスルー現象も第２トランジスタＭＰ２と第８
トランジスタＭＰ５とのゲートに相反された入力信号の
変換によって、ノードＮ５で発生するキックバック現
象、またはフィードスルー現象と相反されたキックバッ
ク現象、またはフィードスルー現象がノードＮ７で発生
して、出力端Ｖｏｕｔでキックバック現象、またはフィ
ードスルー現象による問題点は発生しない。
【００７０】ここで、ノードＮ１とＮ３と同じ大きさの
寄生キャパシタを形成するためにキャパシタＣ１を適宜
に追加することは上述したところである。
寄生キャパシタを形成するためにキャパシタＣ１を適宜
に追加することは上述したところである。
【００７１】次いで、放電時の動作を詳しく説明すれ
ば、放電部２１２の第４トランジスタＭＮ２のゲートに
ダウン信号ｄｏｗｎが入力されれば、第４トランジスタ
ＭＮ２がターンオンされ、電流源として動作する第６ト
ランジスタＭＮ１はターンオンされているので、チャー
ジが出力端からノードＮ５とＮ２を介して接地電源に放
電することになる。
ば、放電部２１２の第４トランジスタＭＮ２のゲートに
ダウン信号ｄｏｗｎが入力されれば、第４トランジスタ
ＭＮ２がターンオンされ、電流源として動作する第６ト
ランジスタＭＮ１はターンオンされているので、チャー
ジが出力端からノードＮ５とＮ２を介して接地電源に放
電することになる。
【００７２】この場合にも、ダウン信号ｄｏｗｎの変換
によりノードＮ２で生成される寄生キャパシタによって
グリッチが発生するが、ノードＮ５は新しく追加された
ダミー放電部２２２のノードＮ７に連結されており、第
１０トランジスタＭＮ５のゲートに第４トランジスタＭ
Ｎ２のゲートと相反された入力信号が入力され、これに
よって位相が反対であるグリッチが発生して、互いに相
殺することになる。結局、出力端Ｖｏｕｔではグリッチ
が発生されないので、ジッタの問題が解決される。
によりノードＮ２で生成される寄生キャパシタによって
グリッチが発生するが、ノードＮ５は新しく追加された
ダミー放電部２２２のノードＮ７に連結されており、第
１０トランジスタＭＮ５のゲートに第４トランジスタＭ
Ｎ２のゲートと相反された入力信号が入力され、これに
よって位相が反対であるグリッチが発生して、互いに相
殺することになる。結局、出力端Ｖｏｕｔではグリッチ
が発生されないので、ジッタの問題が解決される。
【００７３】また、ここでも入力信号（反転されたアッ
プ信号／ｕｐ）の速い変換により生じるキックバック現
象、またはフィードスルー現象は、第４トランジスタＭ
Ｐ２と第１０トランジスタＭＰ５とのゲートに相反され
た入力信号の変換によってノードＮ５で発生するキック
バック現象、またはフィードスルー現象と相反されたキ
ックバック現象、またはフィードスルー現象がノードＮ
７で発生するので、出力端Ｖｏｕｔでキックバック現
象、またはフィードスルー現象による問題点は発生しな
い。ここでもノードＮ２とＮ４と同じ大きさの寄生キャ
パシタを形成するため、キャパシタＣ２を適宜に追加す
ることは上述したところである。
プ信号／ｕｐ）の速い変換により生じるキックバック現
象、またはフィードスルー現象は、第４トランジスタＭ
Ｐ２と第１０トランジスタＭＰ５とのゲートに相反され
た入力信号の変換によってノードＮ５で発生するキック
バック現象、またはフィードスルー現象と相反されたキ
ックバック現象、またはフィードスルー現象がノードＮ
７で発生するので、出力端Ｖｏｕｔでキックバック現
象、またはフィードスルー現象による問題点は発生しな
い。ここでもノードＮ２とＮ４と同じ大きさの寄生キャ
パシタを形成するため、キャパシタＣ２を適宜に追加す
ることは上述したところである。
【００７４】上述したことを簡単に総合すれば、従来の
技術において、寄生キャパシタによって生じるチャージ
シェアリングを解決するため、演算増幅器を追加して各
々ノードＮ５とノードＮ６及びノードＮ７とノードＮ８
の電圧を同じく保持させたが、ノードＮ１とノードＮ
５、またはノードＮ２とノードＮ５との電圧は同じでな
いため、チャージシェアリングは完全に解決できなかっ
た。
技術において、寄生キャパシタによって生じるチャージ
シェアリングを解決するため、演算増幅器を追加して各
々ノードＮ５とノードＮ６及びノードＮ７とノードＮ８
の電圧を同じく保持させたが、ノードＮ１とノードＮ
５、またはノードＮ２とノードＮ５との電圧は同じでな
いため、チャージシェアリングは完全に解決できなかっ
た。
【００７５】しかし、本発明の一実施形態によれば、寄
生キャパシタが同じダミー入力部２２０を追加して従来
の入力信号と反対される信号を入力されて入力信号の変
換の際に発生するチャージシェアリングを解決し、従来
の技術で問題となったキックバック現象、またはフィー
ドスルー現象を解決する。
生キャパシタが同じダミー入力部２２０を追加して従来
の入力信号と反対される信号を入力されて入力信号の変
換の際に発生するチャージシェアリングを解決し、従来
の技術で問題となったキックバック現象、またはフィー
ドスルー現象を解決する。
【００７６】図２は、本発明のさらに一つの実施形態に
かかるチャージポンプに関する図である。図２を参照し
ながら説明すれば、図１の第１実施形態にかかるチャー
ジポンプ回路で全ての入力部をトランスミッションゲー
トに追加したものである。このようにすることにより、
寄生キャパシタンスが完全に対称的に生じるため、各入
力信号の変換の際の各ノード別にキックバック現象、ま
たはフィードスルー現象とチャージシェアリングをさら
に完全に解決できる。
かかるチャージポンプに関する図である。図２を参照し
ながら説明すれば、図１の第１実施形態にかかるチャー
ジポンプ回路で全ての入力部をトランスミッションゲー
トに追加したものである。このようにすることにより、
寄生キャパシタンスが完全に対称的に生じるため、各入
力信号の変換の際の各ノード別にキックバック現象、ま
たはフィードスルー現象とチャージシェアリングをさら
に完全に解決できる。
【００７７】図３Ａは、従来の技術にかかるチャージポ
ンプ回路の入力電圧と出力電圧のシミュレーション（si
mulation）波形図であり、図３Ｂは、本発明にかかるチ
ャージポンプ回路の入力電圧と出力電圧とのシミュレー
ション波形図である。
ンプ回路の入力電圧と出力電圧のシミュレーション（si
mulation）波形図であり、図３Ｂは、本発明にかかるチ
ャージポンプ回路の入力電圧と出力電圧とのシミュレー
ション波形図である。
【００７８】図３Ａ及び図３Ｂを参照しながら説明すれ
ば、各々アップ信号ｕｐとダウン信号ｄｏｗｎとの変換
の際に出力電圧の変化が本発明の回路でさらに安定的あ
ることを確認し得る。
ば、各々アップ信号ｕｐとダウン信号ｄｏｗｎとの変換
の際に出力電圧の変化が本発明の回路でさらに安定的あ
ることを確認し得る。
【００７９】尚、本発明は、上記各実施形態に限られる
ものではない。本発明の趣旨から逸脱しない範囲内で多
様に変更実施することが可能である。
ものではない。本発明の趣旨から逸脱しない範囲内で多
様に変更実施することが可能である。
【００８０】例えば、本発明では電流源としてトランジ
スタ一つにより具現したが電流源としてカスコード形態
の電流源を用いるか、その他の電流源を用いても可能で
あろう。
スタ一つにより具現したが電流源としてカスコード形態
の電流源を用いるか、その他の電流源を用いても可能で
あろう。
【００８１】
【発明の効果】上述したように、本発明によれば、チャ
ージポンプは、入力信号の変化にもかかわらず、出力端
でのキックバック現象、またはフィードスルースルー現
象を減少させ、これによって出力端に連結されたループ
フィルタ端の電圧変化に影響を与えるジッタ成分を減少
させる。
ージポンプは、入力信号の変化にもかかわらず、出力端
でのキックバック現象、またはフィードスルースルー現
象を減少させ、これによって出力端に連結されたループ
フィルタ端の電圧変化に影響を与えるジッタ成分を減少
させる。
【００８２】また、従来の演算増幅器のみで完全に解決
できなかったチャージシェアリングをさらに完全に解決
できる。
できなかったチャージシェアリングをさらに完全に解決
できる。
【００８３】また、本発明によって半導体装置の入力部
を構成すれば、速いスイッチングによる入力信号にもキ
ックバック現象、及びフィードスルーを減少する入力部
を有する半導体装置を構成できる。
を構成すれば、速いスイッチングによる入力信号にもキ
ックバック現象、及びフィードスルーを減少する入力部
を有する半導体装置を構成できる。
【図１】 本発明にかかるチャージポンプ回路の好まし
い一実施形態を示す回路図である。
い一実施形態を示す回路図である。
【図２】 本発明にかかるチャージポンプ回路の好まし
い他の実施形態を示す回路図である。
い他の実施形態を示す回路図である。
【図３Ａ】 従来の技術にかかるチャージポンプ回路の
入力電圧と出力電圧とのタイミング図である。
入力電圧と出力電圧とのタイミング図である。
【図３Ｂ】 本発明にかかるチャージポンプ回路の入力
電圧と出力電圧とのタイミング図である。
電圧と出力電圧とのタイミング図である。
【図４】 位相固定ループの内部ブロック図である。
【図５Ａ】 従来の技術にかかるチャージポンプ回路を
示した回路図及び動作時の等価回路図である。
示した回路図及び動作時の等価回路図である。
【図５Ｂ】 従来の技術にかかるチャージポンプ回路を
示した回路図及び動作時の等価回路図である。
示した回路図及び動作時の等価回路図である。
【図５Ｃ】 従来の技術にかかるチャージポンプ回路を
示した回路図及び動作時の等価回路図である。
示した回路図及び動作時の等価回路図である。
【図６】 従来の技術にかかるチャージポンプ回路を示
した回路図である。
した回路図である。
２１０ 入力部
２２０ ダミー入力部
１０ 演算増幅器
ＭＰ１ないしＭＰ６ ＰＭＯＳチャネルトランジス
タ ＭＮ１ないしＭＮ６ ＮＭＯＳチャネルトランジス
タ Ｃ１、Ｃ２、Ｃ３ キャパシタ
タ ＭＮ１ないしＭＮ６ ＮＭＯＳチャネルトランジス
タ Ｃ１、Ｃ２、Ｃ３ キャパシタ
Claims (24)
- 【請求項１】 入力信号のスイッチングによって出力端
に電荷を充電・放電させる入力手段と、 前記入力信号の反転信号を利用して前記入力手段とは反
対にスイッチングして、前記出力端を駆動するダミー入
力手段とを含むことを特徴とする半導体装置。 - 【請求項２】 前記ダミー入力手段は、前記入力手段の
寄生キャパシタの大きさを補償する補償キャパシタと、 前記入力信号の反転信号を入力されて前記入力手段と反
対にスイッチングするスイッチング手段と、 電流源とを含むことを特徴とする請求項１に記載の半導
体装置。 - 【請求項３】 前記出力端に連結されて前記出力端の電
圧変動率を減少させるバッファ部をさらに含むことを特
徴とする請求項１に記載の半導体装置。 - 【請求項４】 電圧電源、接地電源、出力端を備えたチ
ャージポンプ回路において、 第１入力信号のスイッチングによって前記電圧電源の電
荷を出力端に充電させる充電部と、第２入力信号のスイ
ッチングによって前記出力端の電荷を前記接地電源に放
電させる放電部とを備える入力部と、 前記第１入力信号の反転信号を利用して前記充電部とは
反対にスイッチングするダミー充電部と、前記第２入力
信号の反転信号を利用して前記放電部とは反対にスイッ
チングするダミー放電部とを備えるダミー入力部とを含
むことを特徴とするチャージポンプ回路。 - 【請求項５】 前記出力端に連結されて前記出力端の電
圧変動率を減少させるバッファ部をさらに含むことを特
徴とする請求項４に記載のチャージポンプ回路。 - 【請求項６】 前記入力部と前記ダミー入力部との入力
信号は、実質的に同時に入力されることを特徴とする請
求項４に記載のチャージポンプ回路。 - 【請求項７】 前記充電部は、基準電圧が印加されて前
記充電部の充電電荷を一定水準以上に保持させる第１電
流源と、 前記第１入力信号を入力されて前記第１電流源と前記出
力端とをスイッチングする第１スイッチング手段と、 反転された前記第１入力信号を入力されて前記出力部と
は反対電位を有する副出力端と前記第１電流源とをスイ
ッチングする第２スイッチング手段とを含むことを特徴
とする請求項４に記載のチャージポンプ回路。 - 【請求項８】 前記放電部は、基準電圧が印加されて前
記接地電源で電荷を一定水準以上に放電させる第１電流
源と、 前記第２入力信号を入力されて前記第１電流源と前記出
力端とをスイッチングする第１スイッチング手段と、 反転された前記第２入力信号を入力されて前記出力部と
は反対電位を有する副出力端の前記第１電流源をスイッ
チングする第２スイッチング手段とを含むことを特徴と
する請求項４に記載のチャージポンプ回路。 - 【請求項９】 前記出力端に連結されて前記出力端の電
圧変動率を減少させるバッファ部をさらに含むことを特
徴とする請求項７または８に記載のチャージポンプ回
路。 - 【請求項１０】 前記バッファ部は、正（＋）入力部が
前記出力端と連結され、出力が負（‐）入力部へフィ−
ドバックされ、負（‐）入力部が前記負出力端に連結さ
れる演算増幅器により構成されることを特徴とする請求
項９に記載のチャージポンプ回路。 - 【請求項１１】 前記ダミー充電部は、基準電圧が印加
されて一定の電荷を充電させる第２電流源と、 前記第１入力信号の反転信号を入力されて前記第２電流
源と前記出力端とをスイッチングする第３スイッチング
手段と、 前記副出力端と前記第２電流源とをスイッチングする第
４スイッチング手段とを含むことを特徴とする請求項７
に記載のチャージポンプ回路。 - 【請求項１２】 前記ダミー充電部は、前記電源電圧を
一側ノードにし、前記第２電流源と前記第３スイッチン
グ手段との間のノードを他側ノードにする補償キャパシ
タをさらに備えることを特徴とする請求項１１に記載の
チャージポンプ回路。 - 【請求項１３】 前記補償キャパシタは、前記充電部が
有する寄生キャパシタンスで前記ダミー充電部が有する
寄生キャパシタンスの差ほどの大きさを有することを特
徴とする請求項１２に記載のチャージポンプ回路。 - 【請求項１４】 前記ダミー放電部は、基準電圧が印加
されて一定の電荷を放電させる第２電流源と、 前記第２入力信号の反転信号を入力されて前記第２電流
源と前記出力端とをスイッチングする第３スイッチング
手段と、 前記第２入力信号を入力されて前記副出力端と前記第２
電流源とをスイッチングする第４スイッチング手段とを
含むことを特徴とする請求項８に記載のチャージポンプ
回路。 - 【請求項１５】 前記ダミー放電部は、前記接地電圧を
一側ノードにし、前記第２電流源と前記第３スイッチン
グ手段との間のノードを他側ノードにする補償キャパシ
タをさらに備えることを特徴とする請求項１４に記載の
チャージポンプ回路。 - 【請求項１６】 前記補償キャパシタは、前記放電部が
有する寄生キャパシタンスで、前記ダミー放電部が有す
る寄生キャパシタンスの差ほどの大きさを有することを
特徴とする請求項１５に記載のチャージポンプ回路。 - 【請求項１７】 前記第２電流源は、前記第１電流源よ
り実質的に小さい電流を流すようにすることを特徴とす
る請求項１１に記載のチャージポンプ回路。 - 【請求項１８】 前記第２電流源は、前記第１電流源よ
り実質的に少さい電流を流すようにすることを特徴とす
る請求項１４に記載のチャージポンプ回路。 - 【請求項１９】 前記第１電流源及び前記第２電流源
は、ゲートに一定レベルの前記基準電圧を印加されるト
ランジスタにより構成されることを特徴とする請求項１
１に記載のチャージポンプ回路。 - 【請求項２０】 前記第１電流源及び前記第２電流源
は、ゲートに一定レベルの前記基準電圧を印加されるト
ランジスタにより構成されることを特徴とする請求項１
４に記載のチャージポンプ回路。 - 【請求項２１】 前記第１、２、３、４の各スイッチン
グ手段は、トランジスタにより構成されることを特徴と
する請求項１１に記載のチャージポンプ回路。 - 【請求項２２】 前記第１、２、３、４の各スイッチン
グ手段は、トランジスタにより構成されることを特徴と
する請求項１４に記載のチャージポンプ回路。 - 【請求項２３】 前記第１、２、３、４の各スイッチン
グ手段は、トランスミッションゲートにより具現するこ
とを特徴とする請求項１１に記載のチャージポンプ回
路。 - 【請求項２４】 前記第１、２、３、４の各スイッチン
グ手段は、トランスミッションゲートにより具現するこ
とを特徴とする請求項１４に記載のチャージポンプ回
路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2001-076880 | 2001-12-06 | ||
| KR10-2001-0076880A KR100422578B1 (ko) | 2001-12-06 | 2001-12-06 | 지터 감소된 차지 펌프 회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003174361A true JP2003174361A (ja) | 2003-06-20 |
| JP4295966B2 JP4295966B2 (ja) | 2009-07-15 |
Family
ID=19716702
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002273149A Expired - Fee Related JP4295966B2 (ja) | 2001-12-06 | 2002-09-19 | 半導体装置及びチャージポンプ回路 |
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| Country | Link |
|---|---|
| US (1) | US6727735B2 (ja) |
| JP (1) | JP4295966B2 (ja) |
| KR (1) | KR100422578B1 (ja) |
| DE (1) | DE10219397A1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007180954A (ja) * | 2005-12-28 | 2007-07-12 | Mitsubishi Electric Corp | チャージポンプ回路 |
| JP2009200703A (ja) * | 2008-02-20 | 2009-09-03 | Toshiba Corp | チャージポンプ回路およびｐｌｌ回路 |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2810009B1 (fr) * | 2000-06-09 | 2002-09-27 | Otico | Dispositif d'entrainement a chenille pour vehicule tout terrain |
| US20020194518A1 (en) * | 2001-06-06 | 2002-12-19 | Chang Kun-Yung Ken | Apparatus and method for generating a skip signal |
| US7012473B1 (en) | 2002-07-17 | 2006-03-14 | Athena Semiconductors, Inc. | Current steering charge pump having three parallel current paths preventing the current sources and sinks to turn off and on |
| US20040090254A1 (en) * | 2002-11-13 | 2004-05-13 | Owens Ronnie Edward | Systems and methods for altering timing edges of an input signal |
| US6903585B2 (en) * | 2003-06-27 | 2005-06-07 | Analog Devices, Inc. | Pulse width modulated common mode feedback loop and method for differential charge pump |
| US7202699B1 (en) * | 2003-09-15 | 2007-04-10 | Cypress Semiconductor Corporation | Voltage tolerant input buffer |
| JP4249042B2 (ja) * | 2004-01-22 | 2009-04-02 | 三菱電機株式会社 | 差動チャージポンプ用オフセットキャンセル装置 |
| US7471127B2 (en) * | 2004-05-17 | 2008-12-30 | Broadcom Corporation | Linear charge pump for fractional synthesis using an auxiliary charge pump |
| US7123085B2 (en) * | 2004-09-14 | 2006-10-17 | Texas Instruments Incorporated | Rail-to-rail charge pump with replica circuitry |
| US7834707B2 (en) * | 2005-10-31 | 2010-11-16 | Broadcom Corporation | Linearized charge pump having an offset |
| US7301380B2 (en) * | 2006-04-12 | 2007-11-27 | International Business Machines Corporation | Delay locked loop having charge pump gain independent of operating frequency |
| KR100840695B1 (ko) | 2006-10-27 | 2008-06-24 | 삼성전자주식회사 | 차지 펌프 없는 위상 고정 루프 및 이를 포함하는 집적회로 |
| US8115597B1 (en) * | 2007-03-07 | 2012-02-14 | Impinj, Inc. | RFID tags with synchronous power rectifier |
| US7804343B2 (en) * | 2008-03-26 | 2010-09-28 | Infineon Technologies Ag | Disturbance suppression capable charge pump |
| US7868669B2 (en) * | 2008-03-26 | 2011-01-11 | Infineon Technologies Ag | Self-regulated charge pump with loop filter |
| TWI367626B (en) * | 2008-09-23 | 2012-07-01 | Univ Nat Taiwan | Capacitance switching electric pump device |
| US8547081B2 (en) | 2009-07-27 | 2013-10-01 | Electronics And Telecommunications Research Institute | Reference voltage supply circuit including a glitch remover |
| JP5218337B2 (ja) * | 2009-08-26 | 2013-06-26 | アイコム株式会社 | チャージポンプ回路及びそれを用いるｐｌｌ回路 |
| US9306450B2 (en) | 2011-08-25 | 2016-04-05 | King Abdullah University Of Science And Technology | High voltage charge pump |
| CN104935163B (zh) * | 2015-06-03 | 2017-07-11 | 西安电子科技大学 | 一种低电荷泄露的四支路电荷泵 |
| WO2020232726A1 (zh) * | 2019-05-23 | 2020-11-26 | 华为技术有限公司 | 一种锁相环 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2917989A1 (de) * | 1979-05-04 | 1980-11-13 | Bosch Gmbh Robert | Elektronische koppelfeldeinrichtung |
| JP2877196B2 (ja) * | 1996-03-28 | 1999-03-31 | 日本電気株式会社 | チャージポンプ回路およびそれを備えた位相同期回路 |
| US5942929A (en) * | 1997-05-22 | 1999-08-24 | Qualcomm Incorporated | Active phase splitter |
| KR19990031656A (ko) * | 1997-10-14 | 1999-05-06 | 구본준 | 차지펌프회로 |
| US6181210B1 (en) * | 1998-09-21 | 2001-01-30 | Broadcom Corporation | Low offset and low glitch energy charge pump for PLL-based timing recovery systems |
| JP2000295098A (ja) * | 1999-04-06 | 2000-10-20 | Oki Electric Ind Co Ltd | フェーズロックループ回路 |
| JP2001177400A (ja) * | 1999-12-16 | 2001-06-29 | Sony Corp | チャージポンプ回路 |
| US6278332B1 (en) * | 2000-02-15 | 2001-08-21 | Agere Systems Guardian Corp. | Charge pump for low-voltage, low-jitter phase locked loops |
| US6362679B2 (en) * | 2000-02-23 | 2002-03-26 | Tripath Technology, Inc. | Power device driver circuit |
| KR100374631B1 (ko) * | 2000-06-09 | 2003-03-04 | 삼성전자주식회사 | 전하펌프 회로 |
| US6466070B1 (en) * | 2000-12-21 | 2002-10-15 | Xilinx, Inc. | Low voltage charge pump |
| US6590432B1 (en) * | 2002-09-26 | 2003-07-08 | Pericom Semiconductor Corp. | Low-voltage differential driver with opened eye pattern |
-
2001
- 2001-12-06 KR KR10-2001-0076880A patent/KR100422578B1/ko active IP Right Grant
-
2002
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007180954A (ja) * | 2005-12-28 | 2007-07-12 | Mitsubishi Electric Corp | チャージポンプ回路 |
| JP4539555B2 (ja) * | 2005-12-28 | 2010-09-08 | 三菱電機株式会社 | チャージポンプ回路 |
| JP2009200703A (ja) * | 2008-02-20 | 2009-09-03 | Toshiba Corp | チャージポンプ回路およびｐｌｌ回路 |
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