JP3023591B2

JP3023591B2 - 電圧制御発振回路

Info

Publication number: JP3023591B2
Application number: JP8001562A
Authority: JP
Inventors: 悟宮部
Original assignee: 日本プレシジョン・サーキッツ株式会社
Priority date: 1995-01-25
Filing date: 1996-01-09
Publication date: 2000-03-21
Anticipated expiration: 2016-01-09
Also published as: TW301822B; US5614871A; JPH08265108A

Description

【発明の詳細な説明】

【０００１】

【発明の技術分野】本発明は電圧制御発振回路に関する
ものである。

【０００２】

【従来の技術】クロック源としては水晶発振回路を用い
ることが一般的であるが、水晶発振回路は基本的に共鳴
発振型であり、共鳴周波数以外の周波数を自由に得るこ
とは難しい。これに対して、電圧制御発振回路はキャパ
シタすなわち容量素子の充電、放電時間を調整すること
により、所望の周波数を簡単に得ることができる。この
ことから、周波数の異なるクロックを必要とする装置で
は通常、電圧制御発振回路が用いられる。

【０００３】また、現在、低消費電力のＣＭＯＳ集積回
路の一般化に伴い、ＣＭＯＳ構成の電圧制御発振回路も
様々なものが試みられている。ＣＭＯＳ構成の電圧制御
発振回路を大別するとシングルキャパシタ方式とダブル
キャパシタ方式の２つの方式がある。

【０００４】シングルキャパシタ方式の代表的な電圧制
御発振回路として図１７のａに示すようなリングオシレ
ータタイプのものがある。これは、ＣＭＯＳインバータ
１５１のソースドレイン電流を電圧制御電流源１５２、
１５３を用いて制御してそのＣＭＯＳインバータ１５１
の出力側に設けられた容量素子１５４の充電、放電時間
を制御することにより、発振周波数を制御するものであ
る。すなわち、この電圧制御発振回路の端子１５Ａにお
ける電圧変化を示した図１７のｂの波形図からもわかる
ように、ＣＭＯＳインバータ１５１のＮチャネルＭＯＳ
トランジスタがオフ、ＰチャネルＭＯＳトランジスタが
オンとなると、そのソース側の電圧制御電流源１５２か
らの電流により容量素子１５４が充電されて端子１５Ａ
の電圧が上がるが、この充電時間ＴＣは電圧制御電流源
１５２からの電流値により決まる。また、端子１５Ａの
電圧の減少は、ＣＭＯＳインバータ１５１のＰチャネル
ＭＯＳトランジスタがオフ、ＮチャネルＭＯＳトランジ
スタがオンとなり、容量素子１５４の充電電荷がそのソ
ースおよびソース側の電圧制御電流源１５３を介して放
電されることによるものであり、この放電時間ＴＤもそ
のソース側の電圧制御電流源１５３により決まる。これ
ら充電、放電時間を電圧制御電流源により制御すること
により周期Ｔｃ、すなわち発振周波数を制御する。な
お、図１７のｂにおいて、ＴｄはＣＭＯＳインバータ１
５５、１５６での遅延時間を示してあり、また、電源端
子ＶＤＤ、ＶＳＳ間の電圧を５ｖ、ＣＭＯＳインバータ
１５１のしきい値を２．５ｖとしてある。

【０００５】また、ダブルキャパシタ方式の電圧制御発
振回路の一例として、特開昭５９−６２２１５号に開示
される電圧制御回路がある。これは図１８のａに示すよ
うに、共に電圧制御電流源１６１にそれぞれのＰチャネ
ルＭＯＳトランジスタのソースを接続した２つのＣＭＯ
Ｓインバータ１６２、１６３と、一方のＣＭＯＳインバ
ータ１６２の出力端子に接続された一方の容量素子１６
４と、一方の容量素子１６４の充電電圧を所定のしきい
値ＶREFと比較する一方の比較回路１６５と、他方のＣ
ＭＯＳインバータ１６３の出力端子に接続された他方の
容量素子１６６と、他方の容量素子１６６の充電電圧を
所定のしきい値と比較する他方の比較回路１６７と、セ
ット端子Ｓを一方の比較回路の出力に、リセット端子Ｒ
を他方の比較回路の出力端子に接続してあり、出力を発
生する出力端子Ｑを一方のＣＭＯＳインバータ１６２の
入力端子、反転出力を発生する出力端子バーＱを他方の
ＣＭＯＳインバータ１６３の入力端子に接続したフリッ
プフロップ１６８とから構成される。この電圧制御発振
回路では、フリップフロップ１６８の出力が“Ｌ”、反
転出力が“Ｈ”となれば、一方のＣＭＯＳインバータの
ＮチャネルＭＯＳトランジスタがオフ、ＰチャネルＭＯ
Ｓトランジスタがオンとなり、一方の容量素子が充電さ
れ、また、他方のＣＭＯＳインバータのＰチャネルＭＯ
Ｓトランジスタがオフ、ＮチャネルＭＯＳトランジスタ
がオンとなり、他方の容量素子が放電される。各端子の
電圧を示した図１８のｂの波形図に示すように、一方の
容量素子が充電されるに従い、端子１６Ａの電圧が上が
り、所定のしきい値ＶREFを越えると、一方の比較回路
の出力が“Ｈ”となり、フリップフロップ１６８がセッ
トされ、フリップフロップ１６８の出力が“Ｈ”とな
り、反転出力が“Ｌ”となる。これを受けて、一方の容
量素子１６４の放電が開始され、同時に、他方の容量素
子１６６の充電が開始される。端子１６Ｂの電圧が上が
り、所定のしきい値ＶREFを越えると、他方の比較回路
１６７の出力が“Ｈ”となり、フリップフロップ１６８
がリセットされる。反転出力は“Ｈ”から“Ｌ”とな
る。以上のように、この電圧制御発振回路では、２つの
容量素子を交互に充電、放電させることにより、出力端
子Ｑ、バーＱから発振出力が得られ、電圧制御電流源に
より２つの容量素子の充電時間を制御することにより発
振周波数を制御することができるのである。なお、図１
８のｂにおいてもＴＣは充電時間、Ｔｄは遅延時間、Ｔ
ｃは周期を示してある。

【０００６】

【発明が解決しようとする課題】しかしながら、上記の
ようなシングルキャパシタ方式の電圧制御発振回路で
は、基本的にＣＭＯＳインバータによるリングオシレー
タという比較的簡単な構成であり、低電圧動作可能で動
作速度が速い反面、ＣＭＯＳインバータ１５１を構成す
るＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳト
ランジスタの能力差のため、充電、放電時間がばらつ
き、これによりデューティ制御が良くないという欠点が
ある。

【０００７】また、上記のようなダブルキャパシタ方式
の電圧制御発振回路では、フリップフロップのセット、
リセットタイミングは（すなわち、“Ｈ”の時間と
“Ｌ”の時間は）いずれも同一タイプのＭＯＳトランジ
スタ（図１８の例ではＰチャネルＭＯＳトランジスタ）
による容量素子の充電時間にで決まるため、デューティ
制御が良い反面、フリップフロップを構成するＮＯＲゲ
ート等の論理ゲートでの遅延が大きい。すなわち、周知
の通り、最も単純なＲ−Ｓフリップフロップは図１９の
ａに示すように一対のＮＯＲゲートｎｏ０、ｎｏ１の一
方の入力端子ｂ０、ｂ１を互いの出力端子バーＱ、Ｑに
接続して構成してあり、ＮＯＲゲートｎｏ０、ｎｏ１の
他方の入力端子Ｓ、Ｒをセット、リセット端子としてあ
り、これを等価回路で表すと図１９のｂに示すようにな
る。同図から分かるように、例えば、入力端子Ｓに
“Ｈ”を印加して出力端子Ｑを“Ｈ”とするまでには、
入力端子Ｓに接続されたＮチャネルＭＯＳトランジスタ
がオンとなることにより入力端子ｂ１の電圧が低下し、
これを受けたＮＯＲゲートｎｏ１側の反転動作により、
入力端子ｂ０の電圧が上昇し、これを受けたＮＯＲゲー
トｎｏ０側の反転動作により、入力端子ｂ１の電圧がさ
らに下がるという一連の動作が行われるが、電源、出力
端子間に複数のＭＯＳトランジスタが直列に接続された
構成であるため、各ＭＯＳトランジスタに付随する容量
成分、抵抗成分により、この一連の動作による遅延は、
リングオシレータでの遅延要素であるＣＭＯＳインバー
タのそれに比べ、大きいのである。このため、ダブルキ
ャパシタ方式の電圧制御発振回路では、動作速度が遅い
という欠点があり、高周波数を得ることができない。ま
た、ダブルキャパシタ方式の電圧制御発振回路は、同図
のｂからも分かるように、フリップフロップでの貫通電
流が多く、消費電力を抑えることが難しい。そのうえ、
フリップフロップは電源と出力端子との間に複数のＭＯ
Ｓトランジスタを直列接続する構成を含むため、低電源
電圧化に不向きである。

【０００８】そこで、本発明の目的は、低電源電圧動作
が可能で、低消費電力かつ、デューティ制御性に優れ、
高速動作可能な電圧制御発振回路を提供することにあ
る。

【０００９】

【課題を解決するための手段】発振出力の“Ｈ”、
“Ｌ”の状態を保持するために第１、第２のダイナミッ
クラッチ回路を使用する。これらは直列接続したＮチャ
ンネル、ＰチャネルＭＯＳトランジスタの接続点を出力
端子とし、この接続点の寄生容量により出力端子の状態
を保持し、Ｎチャンネル、ＰチャネルＭＯＳトランジス
タの何れか一方のオンにより出力端子の状態を反転させ
るようにする。これにより、高速動作が可能となる。ま
た、ラッチ部分にＣＭＯＳ構成を用いないため、この部
分での貫通電流を抑えることとなり、消費電力を少なく
することができる。

【００１０】

【発明の実施の形態】上記目的を達成させるため、本発
明の電圧制御発振回路では、入力電圧によって電流を制
御される電流源と、この電流源に接続された第１および
第２のＣＭＯＳインバータと、この第１のＣＭＯＳイン
バータの出力に接続され、この第１のＣＭＯＳインバー
タを介して上記電流源からの電流によって充電され、か
つ第１のＣＭＯＳインバータを介して放電される第１の
容量素子と、この第１の容量素子の充電電圧が基準電圧
を越えたか否かによって出力状態を異にする第１の比較
回路と、第２のＣＭＯＳインバータの出力に接続され、
この第２のＣＭＯＳインバータを介して上記電流源から
の電流によって充電され、かつ第２のＣＭＯＳインバー
タを介して放電される第２の容量素子と、この第２の容
量素子の充電電圧が基準電圧を越えたか否かによって出
力状態を異にする第２の比較回路とを備えてある。これ
とともに、直列接続したＮチャネル、ＰチャネルＭＯＳ
トランジスタと、これらＮチャネル、ＰチャネルＭＯＳ
トランジスタの接続点に設けられた出力端子とからな
り、一方のＭＯＳトランジスタのゲートに第１の容量素
子の充電電圧を、他方のＭＯＳトランジスタのゲートに
第２の比較回路の出力を受ける第１のダイナミックラッ
チ回路を備え、直列接続したＮチャネル、ＰチャネルＭ
ＯＳトランジスタと、これらＮチャネル、ＰチャネルＭ
ＯＳトランジスタの接続点に設けられた出力端子とから
なり、一方のＭＯＳトランジスタのゲートに第２の容量
素子の充電電圧を、他方のＭＯＳトランジスタのゲート
に第１の比較回路の出力を受ける第２のダイナミックラ
ッチ回路を備えるとともに、第１のダイナミックラッチ
回路の反転出力または第２の比較回路の出力を第１のＣ
ＭＯＳインバータの入力に、第２のダイナミックラッチ
回路の反転出力または第１の比較回路の出力を第２のＣ
ＭＯＳインバータの入力に接続してある。

【００１１】また、第１のダイナミックラッチ回路と第
２のダイナミックラッチ回路の出力間に２つのＣＭＯＳ
インバータを互いに逆方向に並列に接続することが好ま
しい。

【００１２】また、上記の他、入力電圧によって電流を
制御される電流源と、この電流源に接続された第１およ
び第２のＣＭＯＳインバータと、この第１のＣＭＯＳイ
ンバータの出力に接続され、この第１のＣＭＯＳインバ
ータを介して上記電流源からの電流によって充電され、
かつ第１のＣＭＯＳインバータを介して放電される第１
の容量素子と、この第１の容量素子の充電電圧が基準電
圧を越えたか否かによって出力状態を異にする第１の比
較回路と、この第１の比較回路の出力に接続した第３の
ＣＭＯＳインバータと、第２のＣＭＯＳインバータの出
力に接続され、この第２のＣＭＯＳインバータを介して
上記電流源からの電流によって充電され、かつ第２のＣ
ＭＯＳインバータを介して放電される第２の容量素子
と、この第２の容量素子の充電電圧が基準電圧を越えた
か否かによって出力状態を異にする第２の比較回路と、
この第２の比較回路の出力に接続した第４のＣＭＯＳイ
ンバータとを備えるとともに、直列接続したＮチャネ
ル、ＰチャネルＭＯＳトランジスタと、これらの接続点
に設けられた出力端子とからなり、一方のＭＯＳトラン
ジスタのゲートに第１の比較回路の出力を、他方のＭＯ
Ｓトランジスタのゲートに第４のＣＭＯＳインバータの
出力を受ける第１のダイナミックラッチ回路と、直列接
続したＮチャネル、ＰチャネルＭＯＳトランジスタと、
これらの接続点に設けられた出力端子とからなり、一方
のＭＯＳトランジスタのゲートに第２の比較回路の出力
を、他方のＭＯＳトランジスタのゲートに第３のＣＭＯ
Ｓインバータの出力を受ける第２のダイナミックラッチ
回路とを備え、第１のダイナミックラッチ回路の出力ま
たは第２の比較回路の反転出力を第１のＣＭＯＳインバ
ータの入力に、第２のダイナミックラッチ回路の出力ま
たは第１の比較回路の反転出力を第２のＣＭＯＳインバ
ータの入力に接続した電圧制御発振回路によっても上記
目的を達成することができる。

【００１３】ここでも、第１のダイナミックラッチ回路
と第２のダイナミックラッチ回路の出力間に２つのＣＭ
ＯＳインバータを互いに逆方向に並列に接続することが
好ましい。

【００１４】また、以上の構成において、第１、第２の
容量素子の代わりに、第１のＣＭＯＳインバータの出
力、第２のＣＭＯＳインバータの出力間に１つの容量素
子を接続し、これを第１のＣＭＯＳインバータまたは第
２のＣＭＯＳインバータを介した上記電流源からの電流
により双方向に交互に充電させるようにしても良い。

【００１５】上述の電圧制御発振回路において、第１、
第２の容量素子のそれぞれの充電電圧が基準電圧を超え
たことに応答してそれぞれの上記充電電圧の上昇を加速
させる第１、第２の副充電回路を設けることも好まし
い。

【００１６】同様に第１および第２の比較回路はとも
に、互いに異なる電位の電源端子間に、互いに異なる導
電型のＭＯＳトランジスタの互いのドレインを接続して
なる直列回路を接続し、この接続点を出力端子とし、一
方のＭＯＳトランジスタのゲートを入力端子としてあ
り、これら第１および第２の比較回路の他方のＭＯＳト
ランジスタと同じ導電型のＭＯＳトランジスタからな
り、ソースを上記他方のＭＯＳトランジスタのソース側
の電源端子に接続し、ドレインをそれぞれ、第１、第２
の容量素子に接続し、ゲートを第１、第２の比較回路の
上記接続点に接続した第１、第２の副充電回路を設ける
ことも好ましい。

【００１７】

【実施例】次に本発明の電圧制御発振回路について以下
に実施例を示して説明する。本発明は、ダブルキャパシ
タ方式の電圧制御発振回路に属するものである。上述し
たように、従来のダブルキャパシタ方式の電圧制御発振
回路では、発振出力端子の論理レベルを“Ｈ”または
“Ｌ”にラッチする手段として、ＣＭＯＳ論理ゲートで
構成されるフリップフロップを使用していたが、これが
動作速度の低下、消費電力増加の一因となっている。そ
こで、本発明ではフリップフロップに代わる新たな構
成、すなわち、後述するダイナミックラッチ回路を設け
ることにより、ダブルキャパシタ方式の電圧制御発振回
路の動作速度の向上と低消費電力、低電源電圧化を図る
ものである。

【００１８】まず、本発明の一実施例の電圧制御発振回
路について説明する。図１は本例の構成を示す電気回路
図である。

【００１９】１〜１は電流源としての公知の電圧制御電
流源であり、図示しないが、制御端子に印加される制御
電圧に応じた電流を発生する。

【００２０】２は第１のＣＭＯＳインバータであり、３
は第２のＣＭＯＳインバータであり、ともに、Ｐチャネ
ルＭＯＳトランジスタのソースをそれぞれの電圧制御電
流源１に接続し、ＮチャネルＭＯＳトランジスタのソー
スを電源端子ＶＳＳ（０V）に接続してある。

【００２１】４は第１の容量素子であり、一方の端子を
第１のＣＭＯＳインバータ２の出力端子に接続し、他方
の端子を電源端子ＶＳＳに接続してあり、第１のＣＭＯ
Ｓインバータ２のＰチャネルＭＯＳトランジスタを介し
た電圧制御電流源１からの電流により充電され、また、
そのＮチャネルＭＯＳトランジスタを介して充電電荷を
放電される。この第１の容量素子４は、ＭＯＳトランジ
スタのゲート容量等の寄生容量であってもよい。

【００２２】５は第１の比較回路であり、第１の容量素
子４の充電電圧が基準電圧を越えたか否かによって出力
状態を異にする。ここで、第１の比較回路５はＰチャネ
ルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタ
とを直列に接続して成り、これらの接続点に出力端子を
設けてある。ここで、ＮチャネルＭＯＳトランジスタの
ゲートには第１の容量素子４の充電電圧を受け、Ｐチャ
ネルＭＯＳトランジスタのゲートには後述する第１のダ
イナミックラッチ回路の出力を受ける。

【００２３】６は第２の容量素子であり、一方の端子を
第２のＣＭＯＳインバータ３の出力端子に接続し、他方
の端子を電源端子ＶＳＳに接続してあり、第２のＣＭＯ
Ｓインバータ３のＰチャネルＭＯＳトランジスタを介し
た電圧制御電流源１からの電流により充電され、また、
そのＮチャネルＭＯＳトランジスタを介して充電電荷を
放電される。この第２の容量素子６は、ＭＯＳトランジ
スタのゲート容量等の寄生容量であってもよい。

【００２４】７は第２の比較回路であり、第２の容量素
子６の充電電圧が基準電圧を越えたか否かによって出力
状態を異にする。ここで、第２の比較回路７はＰチャネ
ルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタ
とを直列に接続して成り、これらの接続点に出力端子を
設けてある。ここで、ＮチャネルＭＯＳトランジスタの
ゲートには第２の容量素子６の充電電圧を受け、Ｐチャ
ネルＭＯＳトランジスタのゲートには後述する第２のダ
イナミックラッチ回路の出力を受ける。

【００２５】８は第１のダイナミックラッチ回路であ
り、直列に接続したＰチャネルＭＯＳトランジスタとＮ
チャネルＭＯＳトランジスタとからなり、これらの接続
点に出力端子を設けてある。ここで、ＮチャネルＭＯＳ
トランジスタのゲートには第１の容量素子の充電電圧を
受け、ＰチャネルＭＯＳトランジスタのゲートには第２
の比較回路７の出力を受ける。また、この第１のダイナ
ミックラッチ回路８の出力は第２のＣＭＯＳインバータ
３の入力端子に出力される。また、出力端子には後段に
接続されるＭＯＳトランジスタのゲート容量等からなる
寄生容量があり、これを便宜上、容量素子Ｃ３として示
してある。

【００２６】９は第２のダイナミックラッチ回路であ
り、直列に接続したＰチャネルＭＯＳトランジスタとＮ
チャネルＭＯＳトランジスタとからなり、これらの接続
点には出力端子が設けられている。ここで、Ｎチャネル
ＭＯＳトランジスタのゲートには第２の容量素子の充電
電圧を受け、ＰチャネルＭＯＳトランジスタのゲートに
は第１の比較回路５の出力を受ける。また、この第２の
ダイナミックラッチ回路９の出力は第１のＣＭＯＳイン
バータ２の入力端子に出力される。また、出力端子には
後段に接続されるＭＯＳトランジスタのゲート容量等か
らなる寄生容量があり、これを便宜上、容量素子Ｃ４と
して示してある。

【００２７】１０、１１はＣＭＯＳインバータであり、
これらは、第１のダイナミックラッチ回路８の出力端子
と第２のダイナミックラッチ回路９の出力端子との間
で、互いに逆方向に並列に接続されている。

【００２８】また、第２のダイナミックラッチ回路９の
出力端子には出力端子ＯＵＴ１を設けてあり、第１のダ
イナミックラッチ回路８の出力端子には出力端子ＯＵＴ
２を設けてある。出力端子ＯＵＴ１、ＯＵＴ２より発振
出力が得られる。

【００２９】以下に本例の動作について説明するが、そ
の前にまず、ダイナミックラッチ回路の動作について説
明する。その構成は、第１、第２のダイナミックラッチ
回路８、９について述べたとおりであるが、図２に示す
ように、電源端子ＶＤＤ（例えば、５V）と電源端子Ｖ
ＳＳ（０V）との間にＰチャネルＭＯＳトランジスタと
ＮチャネルＭＯＳトランジスタとを直列に接続してあ
り、ＰチャネルＭＯＳトランジスタ、ＮチャネルＭＯＳ
トランジスタそれぞれのゲートを入力端子としており、
それぞれ入力端子Ａ、入力端子Ｂとする。また、これら
ＭＯＳトランジスタの接続点に出力端子ｏｕｔを設け、
この出力端子ｏｕｔにゲート容量等で構成される寄生容
量を便宜上、容量素子Ｃで表現し、接続した。

【００３０】次に、その動作について述べる。まず、図
３のａ（ここで、図３のＨ、Ｌは各端子の電圧の状態を
示してあり、○、×は各ＭＯＳトランジスタのオン、オ
フの状態を示してある。）に示すように入力端子Ａ、Ｂ
にともに電圧“Ｈ”が印加されたとすると、Ｎチャネル
ＭＯＳトランジスタのみがオンとなり、容量素子Ｃの電
荷が放電されるので、出力端子ｏｕｔの電圧は“Ｌ”と
なる。

【００３１】次に、この状態から、図３のｂに示すよう
に入力端子Ｂに電圧“Ｌ”を印加すると、ＰチャネルＭ
ＯＳトランジスタ、ＮチャネルＭＯＳトランジスタは共
にオフとなり、容量素子Ｃの電荷の移動はなく、出力端
子ｏｕｔの電圧は“Ｌ”のまま保持（ラッチ）される。

【００３２】実際にはこの状態はリーク電流によって平
衡電位へと向かう動的、すなわち、ダイナミックな状態
であるが、この動きが入力の次なる変化に対して圧倒的
に遅い場合、出力はラッチされているとみなしてよい。

【００３３】次に、図３のｃに示すように入力端子Ａに
電圧“Ｌ”を印加すると、ＰチャネルＭＯＳトランジス
タがオンとなり、これを介して容量素子Ｃが充電され、
出力端子ｏｕｔの電圧は“Ｈ”となる。

【００３４】次に、図３のｄに示すように入力端子Ａに
電圧“Ｈ”を印加すると、ＰチャネルＭＯＳトランジス
タがオフとなる。ここでも容量素子Ｃの電荷の移動はな
く、出力端子ｏｕｔの電圧は“Ｈ”のまま保持（ラッ
チ）される。

【００３５】次に、入力端子Ｂに電圧“Ｈ”を印加する
と、ＮチャネルＭＯＳトランジスタがオンとなり、容量
素子Ｃに充電された電荷がこのＮチャネルＭＯＳトラン
ジスタを介して放電される。すなわち、図３のａに示す
状態に戻る。以下に説明する本例の動作においては、第
１、第２のダイナミックラッチ回路はそれぞれに図３の
ａ〜ｄの動作を繰り返すのである。

【００３６】このようなダイナミックラッチ回路を用い
ることにより、電源と出力端子の間に複数のトランジス
タが直列に接続されてる構成が除かれて、高速化および
低電源電圧化が可能となるのである。

【００３７】次に本例の動作について説明する。ここで
は、図１の各端子の電圧の状態を示す波形図である図４
と、図４の各タイミングにおける各端子の電圧の状態お
よび各ＭＯＳトランジスタのオン、オフの状態等を示す
図５のａ、ｂ、図６のａ、ｂを参照しながら説明する。
ここで、図５、６のＨ、Ｌは各端子の電圧の状態を示し
てあり、○、×はそれぞれ各ＭＯＳトランジスタのオ
ン、オフの状態を示してある。

【００３８】まず図４に示すタイミングｔ０では、図５
のａに示すように、端子Ａ１を“Ｌ”としてある。ま
た、端子Ｃ１、Ｃ２（それぞれ、出力端子ＯＵＴ２、Ｏ
ＵＴ１）をそれぞれ“Ｈ”、“Ｌ”として、第１、第２
のダイナミック回路がそれぞれ、“Ｈ”、“Ｌ”をダイ
ナミックにラッチした状態としてある。ここで、フリッ
プフロップと対応付けて言うなら、それぞれセット、リ
セットされた状態をラッチしているのである。なお、便
宜上、ダイナミックラッチ状態は図４のＣ１、Ｃ２の波
形の斜線を付記した部分にて示してある。ただし、本実
施例においては、２つのダイナミックラッチ回路の出力
端子間にＣＭＯＳインバータが互いに逆方向に並列に接
続されているため、斜線部分においても状態はスタティ
ックであると言うことができる。ここで、第１のＣＭＯ
Ｓインバータ２では、ＮチャネルＭＯＳトランジスタが
オフ、ＰチャネルＭＯＳトランジスタがオンとなり、第
１の容量素子４は充電される。第２のＣＭＯＳインバー
タ３のＰチャネルＭＯＳトランジスタはオフ、Ｎチャネ
ルＭＯＳトランジスタはオンであり、第２の容量素子６
は放電状態にある。

【００３９】タイミングｔ１では、第１の容量素子４が
充電されて端子Ａ１の電圧がＮチャネルＭＯＳトランジ
スタのしきい値Ｖth１を越える。このタイミングでは、
図５のｂに示すように第１の比較回路５および第１のダ
イナミックラッチ回路８のＮチャネルＭＯＳトランジス
タがオンとなり、端子Ｂ１、端子Ｃ１の電圧が降下し始
める。なお、図５のｂの破線で示したＨは、これを添え
られた端子の電圧が“Ｈ”の状態から“Ｌ”の状態へ移
行し始めていることを示すものである。また、破線で示
したＬは、その逆に、これを添えられた端子の電圧が
“Ｌ”の状態から“Ｈ”の状態へ移行していることを示
すものであり、以降に述べる図に付記されたものもこれ
らと同様の状態を示すこととする。

【００４０】次にタイミングｔ２では、第１の比較回路
５の出力、すなわち、端子Ｂ１の電圧が下がって電源端
子ＶＤＤから見た端子Ｂ１の電圧がＰチャネルＭＯＳト
ランジスタのしきい値Ｖth２より低くなる。これを受け
て第２のダイナミックラッチ回路９のＰチャネルＭＯＳ
トランジスタがオンし始め、端子Ｃ２の電圧が上がり始
める。

【００４１】ここで、第１、第２のダイナミックラッチ
回路８、９の出力端子間に設けられた２個のＣＭＯＳイ
ンバータ１０、１１によって、端子Ｃ１、Ｃ２の電圧の
変化は加速される。これにより、第１、第２のダイナミ
ックラッチ回路８、９の出力はそれぞれ“Ｌ”、“Ｈ”
とされることとなる。

【００４２】すなわち、タイミングｔ３において、第１
のダイナミックラッチ回路８の出力、すなわち、端子Ｃ
１の電圧がＣＭＯＳインバータのしきい値Ｖth３（Ｖth
１、Ｖth２、Ｖth３の間にはＶth１＜Ｖth３＜（ＶＤＤ
−｜Ｖth２｜）なる関係がある。）より低くなると、図
６のａに示すように第２のＣＭＯＳインバータ３では、
ＮチャネルＭＯＳトランジスタがオフ、ＰチャネルＭＯ
Ｓトランジスタがオンとなり、第２の容量素子６の充電
が開始される。

【００４３】また、タイミングｔ４では、第２のダイナ
ミックラッチ回路９の出力、すなわち、端子Ｃ２の電圧
がしきい値Ｖth３を越える。これを受け、図６のｂに示
すように、第１のＣＭＯＳインバータ２において、Ｐチ
ャネルＭＯＳトランジスタがオフ、ＮチャネルＭＯＳト
ランジスタがオンとなり、第１の容量素子４の充電電荷
が放電され、端子Ａ１の電圧が下がる。これとともに、
第１の比較回路５のＮチャネルＭＯＳトランジスタがオ
フとなり、第１の比較回路５の出力、すなわち、端子Ｂ
１の電圧が上がる。なお、これより先に、電源端子ＶＤ
Ｄからみた端子Ｃ１の電圧がＶth２より低くなることに
より、これを受ける第１の比較回路５のＰチャネルＭＯ
Ｓトランジスタがオンとなり、端子Ｂ１の電圧の低下は
抑えられ、上昇に転じる。また、この後、端子Ｂ１の電
圧が“Ｈ”となることにより、第１、第２のダイナミッ
クラッチ回路８、９は上述したように出力の状態をダイ
ナミックにラッチする。

【００４４】ここで、図６のｂが、各端子の状態におい
て図５のａと互いに鏡像となっていることからもわかる
ように、これ以降、順次、図５のｂ、図６のａの各端子
の状態を鏡像反転させた状態を経て図５のａに示す状態
に戻る。すなわち、図１に左右対象に示された互いに対
となる左右の回路（例えば、第１のＣＭＯＳインバータ
２と第２のＣＭＯＳインバータ３）を入れ換えた形で以
上の動作が行われる。具体的には以下の動作が行われ
る。タイミングｔ５において、第２の容量素子６が充電
されて端子Ａ２の電圧がしきい値Ｖth１を越え、第２の
比較回路７および第２のダイナミックラッチ回路９のＮ
チャネルＭＯＳトランジスタがオンとなり、端子Ｂ２、
端子Ｃ２の電圧が降下し始める。次にタイミングｔ６で
は、第２の比較回路７の出力、すなわち、電源端子ＶＤ
Ｄからみた端子Ｂ２の電圧がしきい値Ｖth２より低くな
り、これを受けて第１のダイナミックラッチ回路８のＰ
チャネルＭＯＳトランジスタがオンし始め、端子Ｃ１の
電圧が上がり始める。ここで、ＣＭＯＳインバータ１
０、１２によって端子Ｃ１、Ｃ２の電圧の変化は加速さ
れる。これにより第１、第２のダイナミックラッチ回路
８、９の出力がそれぞれ“Ｈ”、“Ｌ”となる。これに
より、タイミングｔ７では、第２のダイナミックラッチ
回路９の出力がＶth３より低くなり、第１のＣＭＯＳイ
ンバータ２では、ＮチャネルＭＯＳトランジスタがオ
フ、ＰチャネルＭＯＳトランジスタがオンとなり、第１
の容量素子４の充電が開始される。また、タイミングｔ
８では、端子Ｃ１の出力、すなわち、第１のダイナミッ
クラッチ回路９の出力の“Ｈ”を受けた第２のＣＭＯＳ
インバータ３では、ＰチャネルＭＯＳトランジスタがオ
フ、ＮチャネルＭＯＳトランジスタがオンとなる。これ
により、第２の容量素子６の充電電荷が放電され、端子
Ａ２の電圧が下がる。これとともに、第２の比較回路７
のＮチャネルＭＯＳトランジスタがオフとなり、第２の
比較回路７の出力、すなわち、端子Ｂ２の電圧が上が
る。この後、端子Ｂ１の電圧が“Ｈ”となることによ
り、第１、第２のダイナミックラッチ回路８、９は出力
の状態をダイナミックにラッチする。

【００４５】次に、タイミングｔ９において、第１の容
量素子４が充電されて端子Ａ１の電圧がしきい値Ｖth１
を越える。これは、タイミングｔ１の状態に戻ったもの
であり、以降、以上の動作を繰り返すことにより、端子
Ｃ１、Ｃ２には図４のＣ１、Ｃ２に示すような発振出力
が発生する。

【００４６】以上のように、本例では、第１、第２の容
量素子４、６を交互に充放電することにより、第１、第
２のダイナミックラッチ回路８、９の出力を反転させて
発振出力を得ている。すなわち、一方の容量素子、例え
ば第１の容量素子４が上記のしきい値まで充電される
と、この容量素子に接続された側のダイナミックラッチ
回路、この場合、第１のダイナミックラッチ回路８にリ
セットがかけられ、同じく、この容量素子に接続された
側の比較回路、この場合、第１の比較回路の出力端子の
電圧が“Ｈ”の状態から降下する。この比較回路の出力
電圧が電源端子ＶＤＤからみてしきい値Ｖth２より低く
なることにより他方のダイナミックラッチ回路、この場
合、第２のダイナミックラッチ回路９にセットがかけら
れる。これにより、他方の容量素子、この場合、第２の
容量素子６の充電が始められる。また、他方のダイナミ
ックラッチ回路のセットにより、一方の容量素子の電荷
の放電が行われる。これにより、一方のダイナミックラ
ッチ回路は出力をラッチし、一方の比較回路の出力端子
の電圧は“Ｈ”の状態に戻る。このような動作を互いに
対となる回路を入れ換える形で交互に行い、第１、第２
の容量素子４、６を交互に充放電するのである。このこ
とからも分かるように本例では、上述した互いに対とな
る回路の一方では充電に備える動作、他方では放電に備
える動作と言うように二つの動作が並行して行われてお
り、その遅延はほぼ一方の動作による遅延分でしかな
い。また、ダイナミックラッチ回路のセット、リセット
は、それぞれＰチャネルＭＯＳトランジスタ、Ｎチャネ
ルＭＯＳトランジスタそれぞれのオンによってかけら
れ、ここでの遅延はＭＯＳトランジスタにして１段分で
あり、フリップフロップと比べて応答性に優れる。これ
らにより、本例では、一方の容量素子（例えば、第１の
容量素子４）のしきい値までの充電が終わってから他方
の容量素子（ここでは、第２の容量素子６）の充電が始
まるまでに、一方のダイナミックラッチ回路（ここで
は、第１のダイナミックラッチ回路８）による１段分の
遅延しか生じない。このため、本例では２段分の遅延を
もつ３段のリングオシレータよりも高い発振周波数が得
られる。また、ここで、第１、第２のダイナミックラッ
チ回路８、９は第１、第２の容量素子４、６の充電電圧
を直接ＮチャネルＭＯＳトランジスタのゲートに受けて
いるので、通常のＣＭＯＳインバータに比べて低いしき
い値をもち、このため充電に必要な時間を短縮できて回
路の動作速度の向上に寄与していると同時に、ＣＭＯＳ
インバータのしきい値と異なり電源電圧の変動による影
響を受けにくいため、電源ノイズに対し、安定面で優れ
た構成にもなっている。

【００４７】また、本例はダブルキャパシタ方式であ
り、従来のフリップフロップを用いたものと同様に３段
のリングオシレータに比べてデューティ制御性にも優れ
る。

【００４８】また、従来のフリップフロップを用いたも
のでは、フリップフロップを構成するＮＯＲゲートのＰ
チャネルＭＯＳトランジスタ、ＮチャネルＭＯＳトラン
ジスタが同時にオンとなるタイミングがあり、電源端子
間に貫通電流を生じ、消費電力を抑えることが難しかっ
たが、本例では、第１、第２のダイナミックラッチ回路
８、９では、これらを構成するＰチャネルＭＯＳトラン
ジスタ、ＮチャネルＭＯＳトランジスタが同時にオフし
ているか、片方のみがオンしている状態のいずれかしか
とらず、かつ、２つのダイナミックラッチ回路を補助す
る２つのＣＭＯＳインバータ１０、１１のサイズは小さ
なものでよいので、電源端子ＶＤＤ、ＶＳＳ間に生ずる
貫通電流を抑え、消費電力を抑えることができる。

【００４９】次に本発明の第二実施例について説明す
る。上記の第一実施例では、第１、第２のダイナミック
ラッチ回路８、９の出力によりそれぞれ第２、第１のＣ
ＭＯＳインバータ３、２を駆動させたが、第１、第２の
ダイナミックラッチ回路８、９の反転出力によりそれぞ
れ第１、第２のＣＭＯＳインバータ２、３を駆動しても
良く、本例では、そのように構成してある。図７は本例
の構成を示す電気回路図であり、同図において図１に示
した番号と同じ番号は図１のものと同じ構成要素を示し
てある。同図において、１２〜１５はＣＭＯＳインバー
タである。ＣＭＯＳインバータ１２、１３はそれぞれ第
１、第２のダイナミックラッチ回路８、９の出力を受
け、これを反転してそれぞれ第１、第２のＣＭＯＳイン
バータ２、３に出力するものである。また、ＣＭＯＳイ
ンバータ１４、１５はそれぞれＣＭＯＳインバータ１
２、１３の出力を受け、これを反転してそれぞれ第１、
第２の比較回路５、７のＰチャネルＭＯＳトランジスタ
のゲートに与えるものである。ここで、これらＣＭＯＳ
インバータ１２〜１５のしきい値は上記しきい値Ｖth３
としてある。また、第１のダイナミックラッチ回路８の
出力端子には出力端子Ｏｕｔ１を設けてあり、第２のダ
イナミックラッチ回路９の出力端子には出力端子Ｏｕｔ
２を設けてある。出力端子Ｏｕｔ１、Ｏｕｔ２より発振
出力が得られる。

【００５０】次に本例の動作について説明する。本例に
おいても上記の第一実施例と同様に、図７の各端子の電
圧の状態を示す波形図である図８を参照しながら説明す
る。

【００５１】まず図８に示すタイミングｔ０では、端子
Ａ１を“Ｌ”としてある。また、端子Ｃ１、Ｃ２をそれ
ぞれ“Ｈ”、“Ｌ”として、第１、第２のダイナミック
ラッチ回路がそれぞれ、“Ｈ”、“Ｌ”をダイナミック
にラッチした状態としてある。

【００５２】タイミングｔ１では、第１の容量素子４が
充電されて端子Ａ１の電圧がＮチャネルＭＯＳトランジ
スタのしきい値Ｖth１を越える。これにより、第１の比
較回路５および第１のダイナミックラッチ回路８のＮチ
ャネルＭＯＳトランジスタがオンとなり、端子Ｂ１、端
子Ｃ１の電圧が降下し始める。タイミングｔ２では、端
子Ｂ１の電源端子ＶＤＤからみた電圧がＰチャネルＭＯ
Ｓトランジスタのしきい値Ｖth２より低くなることによ
り、第２のダイナミックラッチ回路９のＰチャネルＭＯ
Ｓトランジスタがオンとなり、第２のダイナミックラッ
チ回路９の出力、すなわち、端子Ｃ２の電圧が上昇し始
める。タイミングｔ３では端子Ｃ１の電圧がしきい値Ｖ
th３より低くなり、ＣＭＯＳインバータ１２の出力、す
なわち、端子Ｄ１の電圧が上昇し始める。これにより、
タイミングｔ４では、ＣＭＯＳインバータ１２の出力、
すなわち、端子Ｄ１の電圧がしきい値Ｖth３を越え、第
１のＣＭＯＳインバータ２ではＰチャネルＭＯＳトラン
ジスタがオフ、ＮチャネルＭＯＳトランジスタがオンと
なり、第１の容量素子４の充電電荷が放電され、端子Ａ
１の電圧が下がる。端子Ａ１の電圧が“Ｌ”となると、
第１のダイナミックラッチ回路８のＮチャネルＭＯＳト
ランジスタがオフとなり、第１のダイナミックラッチ回
路８は出力“Ｌ”をダイナミックにラッチする。なお、
この状態は、便宜上、図８の波形Ｃ１に斜線を付記して
示してある。ただし、本実施例においては、２つのダイ
ナミックラッチ回路の出力端子間にＣＭＯＳインバータ
が互いに逆方向に並列に接続されているため、斜線部分
においても状態はスタティックであると言うことができ
る。

【００５３】タイミングｔ５では、ＣＭＯＳインバータ
１２の出力を反転するＣＭＯＳインバータ１４の出力す
なわち、端子Ｅ１の電圧がしきい値Ｖth２より低くなっ
て“Ｌ”となると、これを受ける第１の比較回路５のＰ
チャネルＭＯＳトランジスタがオンとなり、端子Ｂ１の
電圧が上昇し始める。この後、端子Ｂ１の電圧が“Ｈ”
となることにより、第２のダイナミックラッチ回路９の
出力がダイナミックにラッチされる。なお、この状態
は、ここでも便宜上、図８の波形Ｃ２に斜線を付記して
示してある。

【００５４】タイミングｔ６では、第２のダイナミック
ラッチ回路９の出力、すなわち、端子Ｃ２の電圧がしき
い値Ｖth３を越え、これを受けるＣＭＯＳインバータ１
３の出力、すなわち、端子Ｄ２の電圧が降下し始める。
これにより、タイミングｔ７では、ＣＭＯＳインバータ
１３の出力、すなわち、端子Ｄ２の電圧がしきい値Ｖth
３より低くなり、第２のＣＭＯＳインバータ３ではＮチ
ャネルＭＯＳトランジスタがオフ、ＰチャネルＭＯＳト
ランジスタがオンとなり、第２の容量素子６の充電が開
始され、端子Ａ２の電圧が上昇し始める。

【００５５】本例においても、これ以降、図７に左右対
象に示された互いに対となる左右の回路を入れ換えた形
で以上の動作が行われる。具体的に述べないがこれ以降
の各タイミングでの各端子の電圧の状態は、図８に示す
とおりである。これにより、本例でも、第１、第２の容
量素子４、６を交互に充放電することにより、端子Ｃ
１、Ｃ２に発振出力を得ている。

【００５６】また、本例では、一方の容量素子の放電が
終了してから他方の容量素子の充電が開始される。この
ため、図９のａに示すように、容量素子の充電に用いら
れる電圧制御電流源１を１つにし、両方の容量素子で共
有できる。電圧制御電流源１を共有することとすれば、
第１、第２のＣＭＯＳインバータ２、３に全く等しい電
流が供給されることになり、回路の対象性が向上すると
いう点で有利である。なお、第一実施例においても同様
に、図９のｂに示すように電圧制御電流源１を共有させ
ることができる。この場合、容量素子４、６の充電初期
の電位上昇の直線性は損なわれるが、その損なわれ方は
容量素子４、６のいずれの側においても等しいので対称
性は全く損なわれず、むしろ電流源を共有することによ
って対称性は向上するのである。さらに、電圧制御電流
源１は、例えば、図９ｃのようにこの電圧制御電流源１
を共有させることにより、端子Ａ３には常に電流が流れ
るため、図９ｃのＰチャネルＭＯＳトランジスタＰ３は
常に飽和領域の高インピーダンス状態で動作するため、
電源電圧変動による第１、第２のＣＭＯＳインバータ
２、３へ供給される電流の変動を抑え、電源電圧変動に
よる周波数不安定が回避されるという点でも有利であ
る。

【００５７】また、図９のａ、ｂに示すものでは、容量
素子４、６は交互に充放電され、一方が充電されている
間、他方は使われていない状態にあるので、これを利用
して容量素子４、６を１つの容量素子にまとめることが
できる。図９のａ、ｂに示すものそれぞれに対してこの
ような変更を行ったものを図１０のａ、ｂに示す。これ
らは、容量素子４、６を廃し、代わりに第１、第２のＣ
ＭＯＳインバータ２、３の出力端子間に容量素子１６を
接続してあり、これらの動作は２つの容量素子４、６で
交互に行われていた充放電が１つの容量素子１６で双方
向に交互に連続して行われる他、図９のａ、ｂに示すも
のの動作と同様であり、同様の作用、効果を示す。

【００５８】さて、上述の第一実施例、第二実施例で
は、第１のダイナミックラッチ回路８、第２のダイナミ
ックラッチ回路９の出力端子間に２つのＣＭＯＳインバ
ータ１０、１１を互いに逆方向に並列に接続したが、こ
れらは、以下に述べるように発振の安定性を向上させる
うえで重要であり、ダイナミックラッチ回路と併せて用
いることが好ましい。すなわち、上述の第一実施例、第
二実施例においてＣＭＯＳインバータ１０、１１を省い
た構成をとると、低周波での発振が不安定となることが
有り得るが、これは、第１、第２のダイナミックラッチ
回路８、９の直後の各ＣＭＯＳインバータを、第１、第
２のダイナミックラッチ回路８、９のＰチャネルＭＯＳ
トランジスタ、ＮチャネルＭＯＳトランジスタの何れか
一方によって駆動しているためであり、この点につい
て、第二実施例においてＣＭＯＳインバータ１０、１１
を省いた構成を例にして述べる。ここで、図１１に、第
二実施例においてＣＭＯＳインバータ１０、１１を省い
た構成（特に図示しないが、以下の説明の便宜上、ＣＭ
ＯＳインバータ１０、１１以外の構成は図７に示すもの
と同じ番号でよぶこととする。）における端子Ａ１、端
子Ｃ２の各タイミングでの電圧を示してあり、これを参
照しながら述べる。タイミングｔ０にて、端子Ａ１の電
圧がＮチャネルＭＯＳトランジスタのしきい値Ｖth１を
越えると、端子Ｃ１の電圧は“Ｌ”に向かい始める。し
かし、端子Ａ１の電圧上昇速度が遅い場合、端子Ｃ１の
電圧変化もゆっくりしたものになる。その理由は以下の
とおりである。すなわち、端子Ｃ１の電位が電源端子Ｖ
ＤＤのそれの付近にあって端子Ａ１のそれがしきい値Ｖ
th１よりわずかに高い電圧を与えられているとき、この
ＮチャネルＭＯＳトランジスタは飽和領域で動作する
が、この飽和電流値は端子Ａ１のしきい値Ｖth１からの
上昇分に依存して増加するため、端子Ａ１の電圧上昇速
度が遅い場合すなわち、端子Ａ１の電圧がしきい値Ｖth
１付近に長くとどまっている場合、飽和電流値も小さな
値にとどまり、端子Ｃ１を“Ｌ”に放電するのに時間が
かかるからである。一方、タイミングｔ１において、端
子Ｃ１の電圧がＣＭＯＳインバータ１６のしきい値Ｖth
３を下回ると第１のＣＭＯＳインバータ２のＰチャネル
ＭＯＳトランジスタがオフ、ＮチャネルＭＯＳトランジ
スタがオンとなり、これを受けてタイミングｔ２におい
て第１の容量素子４が放電されるが、この動作はＣＭＯ
Ｓ動作であり、ＭＯＳトランジスタ単独での動作に比べ
て速い。その理由は以下の通りである。端子Ｃ１の電圧
がＣＭＯＳインバータのしきい値Ｖth３に等しいとき、
このインバータを構成するＰチャネルＭＯＳトランジス
タおよびＮチャネルＭＯＳトランジスタは飽和領域にあ
る。各トランジスタのしきい値からみてＶth３は十分離
れているため、両トランジスタの飽和電流値は各々のト
ランジスタが各々のしきい値をわずかに越える入力を与
えられたときの飽和電流値に比べて十分大きな値となっ
ているが、しきい値Ｖth３においては、ＰチャネルＭＯ
ＳトランジスタとＮチャネルＭＯＳトランジスタとを流
れる電流値がバランスしているために、出力端子を放電
（または充電）するための電流を流すことができない状
態にある。入力端子Ｃ１の電圧がＶth３をまたいで変化
すると、一方の飽和電流が減少し、他方の飽和電流が増
加するためにこのバランスが大きく崩れ、電流値の差分
が出力端子を放電（または充電）する電流として急激に
増加し、出力端子の電圧変化が急速に進む。以上の理由
から端子Ｃ１の変化を受けたＣＭＯＳインバータの動作
によって、端子Ａ１の電圧がＮチャネルＭＯＳトランジ
スタのしきい値を下回り、このトランジスタがオフとな
る瞬間までに端子Ｃ１が“Ｌ”になりきっていない状態
が生じうる。このとき端子Ｃ１は“Ｌ”に成りきらない
状態にラッチされたことになる。第１の容量素子４の充
電速度が遅いほど端子Ｃ１の電圧の下降も遅くなるた
め、低周波になるほど、端子Ｃ１の電圧はＣＭＯＳイン
バータ１６のしきい値の僅か下までしか下がらなくな
り、ノイズによってＣＭＯＳインバータ１６の出力が反
転する可能性が生じる。

【００５９】そこで、第１、第２のダイナミックラッチ
回路８、９において、その出力の変化を検知してこれを
増幅するようなＣＭＯＳインバータのループを出力端子
間に付加して、ダイナミックラッチ回路の出力端子の電
圧変化を高速かつ確実なものにすることが好ましい。す
なわち、ＣＭＯＳインバータ１０、１１を第１、第２の
ダイナミックラッチ回路８、９の出力端子間に互いに逆
方向に並列に接続するのである。例えば、端子Ｃ１が第
１のダイナミックラッチ回路８のＮチャネルＭＯＳトラ
ンジスタによって放電され始め、その電圧がＶth３をま
たいで変化したとき、ＣＭＯＳインバータ１０は端子Ｃ
２を急速に充電し始めるが、これは第１の比較回路５の
出力を受けた第２のダイナミックラッチ回路９のＰチャ
ネルＭＯＳトランジスタが端子Ｃ２を充電するのを助け
ることになるとともに、ＣＭＯＳインバータ１１を介し
て端子Ｃ１自身の放電を速めることにもなっている。こ
のようにＣＭＯＳインバータ１０、１１は互いの変化を
加速するするように働くため、ダイナミックラッチ回路
の出力の変化は高速化される。さらに、万一、ダイナミ
ックラッチ回路が出力を変化させる途中でダイナミック
なラッチ状態に移行した場合においても、ＣＭＯＳイン
バータ１０、１１の動作は続けられ、端子Ｃ１、Ｃ２の
状態を完全な“Ｌ”あるいは“Ｈ”の状態へと移行させ
るのでノイズによって誤作動する可能性は除去される。
このとき、ロジック上は、第１、第２の比較回路５、
７、第１、第２のダイナミックラッチ回路８、９のＰチ
ャネルＭＯＳトランジスタはなくても良いことになる。
しかしながら、端子Ｃ１、Ｃ２を駆動するＰチャネルＭ
ＯＳトランジスタをＰチャネルＭＯＳトランジスタＰ
０、Ｐ１のみにするとバッファとしての能力を十分なも
のとするために、サイズを大きくしなければならない
が、図１２からもわかるとおり、ＰチャネルＭＯＳトラ
ンジスタＰ０がオフとなるのは第１のダイナミックラッ
チ回路８のＮチャネルＭＯＳトランジスタがオンとなる
一瞬あとであり、貫通電流を増やすこととなる。これに
対して第１、第２のダイナミックラッチ回路８、９のＰ
チャネルＭＯＳトランジスタはＮチャネルＭＯＳトラン
ジスタがオンとなる前に既にオフとなっているので、そ
のような貫通電流は生じない。以上を考慮すると、第
１、第２のダイナミックラッチ回路８、９のＰチャネル
ＭＯＳトランジスタはそのまま残し、ＣＭＯＳインバー
タ１０、１１を構成する各トランジスタのサイズを小さ
くすることが好ましい。これによって貫通電流を抑制し
つつ第１、第２のダイナミックラッチ回路８、９の出力
の立下がりを高速化でき、低周波での発振が安定する。
以上の説明から明らかなように第１、第２のダイナミッ
クラッチ回路８、９の出力端子間に２つのＣＭＯＳイン
バータ１０、１１を互いに逆方向に並列に接続すること
が好ましいのである。

【００６０】次に、第三実施例について説明する。図１
３に本例の構成を示してあり、まず、同図を参照しなが
ら本例の構成について説明する。

【００６１】同図において、１２１は電流源としての電
圧制御電流源であり、上記各実施例のものと同様のもの
である。

【００６２】１２２は第１のＣＭＯＳインバータであ
り、１２３は第２のＣＭＯＳインバータであり、とも
に、ＰチャネルＭＯＳトランジスタのソースを電圧制御
電流源１２１に接続し、ＮチャネルＭＯＳトランジスタ
のソースを電源端子ＶＳＳに接続してある。

【００６３】１２４は第１の容量素子であり、一方の端
子を第１のＣＭＯＳインバータ２の出力端子に接続し、
他方の端子を電源端子ＶＳＳに接続してあり、第１のＣ
ＭＯＳインバータ１２２のＰチャネルＭＯＳトランジス
タを介した電圧制御電流源１２１からの電流により充電
され、また、そのＮチャネルＭＯＳトランジスタを介し
て充電電荷を放電される。第１の容量素子としゲート容
量等の寄生容量を用いてもよい。

【００６４】１２５は第１の比較回路であり、ＣＭＯＳ
インバータからなり、入力端子を第１の容量素子１２４
に接続してあり、容量素子１２４の充電電圧が基準電
圧、すなわち、そのしきい値を越えると出力を“Ｈ”か
ら“Ｌ”に反転させる。

【００６５】１２６は第３のＣＭＯＳインバータであ
り、第１の比較回路１２５の出力を受ける。

【００６６】１２７は第２の容量素子であり、一方の端
子を第２のＣＭＯＳインバータ１２３の出力端子に接続
し、他方の端子を電源端子ＶＳＳに接続してあり、第２
のＣＭＯＳインバータ１２３のＰチャネルＭＯＳトラン
ジスタを介した電圧制御電流源１２１からの電流により
充電され、また、そのＮチャネルＭＯＳトランジスタを
介して充電電荷を放電される。第２の容量素子としてゲ
ート容量等の寄生容量を用いても良い。

【００６７】１２８は第２の比較回路であり、ＣＭＯＳ
インバータからなり、入力端子を第２の容量素子１２７
に接続してあり、容量素子１２７の充電電圧が基準電
圧、すなわち、そのしきい値を越えると出力を“Ｈ”か
ら“Ｌ”に反転させる。

【００６８】１２９は第４のＣＭＯＳインバータであ
り、第２の比較回路１２８の出力を受ける。

【００６９】１３０は第１のダイナミックラッチ回路で
あり、上記各実施例のものと同様に、直列に接続したＰ
チャネルＭＯＳトランジスタとＮチャネルＭＯＳトラン
ジスタとからなり、これらの接続点に出力端子を設けて
ある。ここで、ＰチャネルＭＯＳトランジスタのゲート
には第１の比較回路１２５の出力を受けており、Ｎチャ
ネルＭＯＳトランジスタのゲートには、第４のＣＭＯＳ
インバータ１２９の出力を受けている。また、この第１
のダイナミックラッチ回路１３０の出力は第２のＣＭＯ
Ｓインバータ１２３の入力端子に出力される。また、出
力端子には後段に接続されるＭＯＳトランジスタのゲー
ト容量等からなる寄生容量があり、これを上記各実施例
と同様に便宜上、容量素子Ｃ３として示してある。

【００７０】１３１は第２のダイナミックラッチ回路で
あり、上記各実施例のものと同様に、直列に接続したＰ
チャネルＭＯＳトランジスタとＮチャネルＭＯＳトラン
ジスタとからなり、これらの接続点に出力端子を設けて
ある。ここで、ＰチャネルＭＯＳトランジスタのゲート
には第２の比較回路１２８の出力を受けており、Ｎチャ
ネルＭＯＳトランジスタのゲートには、第３のＣＭＯＳ
インバータ１２６の出力を受けている。また、この第２
のダイナミックラッチ回路１３０の出力は第１のＣＭＯ
Ｓインバータ１２２の入力端子に出力される。また、出
力端子には後段に接続されるＭＯＳトランジスタのゲー
ト容量等からなる寄生容量があり、これも便宜上、容量
素子Ｃ４として示してある。

【００７１】また、第１のＣＭＯＳインバータ１２２の
入力端子には出力端子ｏｕｔ１を設けてあり、第２のＣ
ＭＯＳインバータ１２３の入力端子には出力端子ｏｕｔ
２を設けてある。出力端子ｏｕｔ１、ｏｕｔ２より発振
出力が得られる。

【００７２】次に本例の動作について説明する。本例に
おいても上記各実施例と同様に、図１３の各端子の電圧
の状態を示す波形図である図１４参照しながら説明す
る。

【００７３】まず、図１４に示すタイミングｔ０では、
端子ａ１を“Ｌ”としてある。また、端子ｃ１、ｃ２を
それぞれ“Ｌ”、“Ｈ”としてある。

【００７４】タイミングｔ１では、第１の容量素子１２
４が充電され、端子ａ１の電圧がＣＭＯＳインバータの
しきい値Ｖth３を越える。これにより、第１の比較回路
１２５の出力、すなわち、端子ｂ１の電圧が降下し始め
る。次にタイミングｔ２では、端子ｂ１の電源端子ＶＤ
Ｄからみた電圧がＰチャネルＭＯＳトランジスタのしき
い値Ｖth２より低くなり、第１のダイナミックラッチ回
路１３０のＰチャネルＭＯＳトランジスタがオンとな
り、端子ｃ１の電圧が上昇し始める。また、タイミング
ｔ３では、端子ｂ１の電圧がＶth３より低くなり、第３
のＣＭＯＳインバータの出力端子、すなわち、端子ｄ１
の電圧が上昇し始める。

【００７５】これにより、タイミングｔ４では、第３の
ＣＭＯＳインバータ１２６の出力、すなわち、端子ｃ１
の電圧がＮチャネルＭＯＳトランジスタのしきい値Ｖth
１を越え、第２のダイナミックラッチ回路１３１のＮチ
ャネルＭＯＳトランジスタがオンとなり始め、端子ｃ２
の電圧が降下し始める。

【００７６】次に、タイミングｔ５において、第１のダ
イナミックラッチ回路１３０の出力、すなわち、端子ｃ
１の電圧がしきい値Ｖth３を越える。これを受けて第１
のＣＭＯＳインバータ１２２ではＰチャネルＭＯＳトラ
ンジスタがオフ、ＮチャネルＭＯＳトランジスタがオン
となり、第１の容量素子１２４の放電が開始され、端子
ａ１の電圧が下がる。

【００７７】これにより、端子ａ１の電圧が“Ｌ”とな
ると、第１の比較回路１２５の出力電圧が上がる。端子
ｂ１の電圧が“Ｈ”となると、第１のダイナミックラッ
チ回路１３０では、ＰチャネルＭＯＳトランジスタがオ
フとなり、出力をダイナミックにラッチする。なお、こ
の状態は図１４ではｃ１の斜線を付記した部分にて示す
こととする。また、タイミングｔ６において、第２のダ
イナミックラッチ回路１３１の出力、すなわち、端子ｃ
２の電圧がしきい値Ｖth３より低くなると、第２のＣＭ
ＯＳインバータ１２３では、ＮチャネルＭＯＳトランジ
スタに代わりＰチャネルＭＯＳトランジスがオンとな
り、第２の容量素子１２７の充電が開始される。また、
端子ｂ１の電圧が“Ｈ”となったことを受けて第３のＣ
ＭＯＳインバータ１２６の出力電圧は下がり、端子ｄ１
の電圧が“Ｌ”となる。これを受けて第２のダイナミッ
クラッチ回路１３１のＮチャネルＭＯＳトランジスタが
オフとなり、第２のダイナミックラッチ回路１３１は出
力をダイナミックにラッチする。なお、この状態は図１
４ではｃ２の斜線を付記した部分にて示すこととする。

【００７８】本例でも、これ以降、図１３に左右対象に
示された互いに対となる左右の回路を入れ換えた形で以
上の動作が行われる。具体的に述べないがこれ以降の各
タイミングでの各端子の電圧の状態は、図１４に示すと
おりである。以上の動作を繰り返すことにより、端子ｃ
１、ｃ２には図１４のｃ１、ｃ２に示すような発振出力
が発生する。

【００７９】以上のように、本例でも、第１、第２の容
量素子１２４、１２７を交互に充放電することにより、
発振出力を得ている。また、第１、第２のダイナミック
ラッチ回路の出力端子間に２つのＣＭＯＳインバータを
互いに逆方向に並列に接続すれば、上述のように発振の
安定性を向上させることができる。

【００８０】また、本例でも、一方の容量素子の放電が
終了してから他方の容量素子の充電が開始される。この
ため、図１３に示すように容量素子の充電に用いる電圧
制御電流源１を１つにし、両方の容量素子で共有でき
る。電圧制御電流源１を共有すれば回路の対称性が向上
するという点で有利である。また、容量素子１２４、１
２７を１つの容量素子にまとめて、対称性をさらに高め
ることができる。すなわち、図１５に示すように、容量
素子１２４、１２７を廃し、第１、第２のＣＭＯＳイン
バータ１２２、１２３の出力端子間に容量素子１３２を
設けるのである。このようにした場合、容量素子１２
４、１２７で交互に行われていた充放電が容量素子１３
２で連続して行われる他は、図１３に示したものと同様
の動作を行い、同様の作用、効果を示す。

【００８１】上記の第一、第二、第三の各実施例では、
電圧制御電流源１を電源端子ＶＤＤ側に、第１、第２の
容量素子４、６を電源端子ＶＳＳ側に設けたが、当然、
これに限るものではなく、電源端子ＶＳＳ側に、第１、
第２の容量素子４、６を電源端子ＶＤＤ側に設けても良
い。例えば、上記第一実施例のものをそのように構成す
ると図１６に示すようになる。なお、同図においても、
図１と同じ番号は同じ図１に示したものと同じ構成要素
を示す。動作の概要は図１のものと同じであるので、詳
しく述べないが、この構成では、電圧制御電流源１を設
定し、第１、第２の容量素子４、６の放電速度を設定す
ることにより、発振周波数が決まる。

【００８２】ところで上記第一実施例では、ダイナミッ
クラッチ回路８、９はそれぞれ第１、第２の容量素子
４、６の充電電圧をＮチャネルＭＯＳトランジスタのゲ
ートに受け、図２０のａに示すように端子Ａ１の充電電
圧が所定のしきい値Ｖth1を越えるとＮチャネルＭＯＳ
トランジスタがオンとなり、この図２０のａのＣ１に示
すように端子Ｃ１の状態が“Ｈ”から“Ｌ”へ移る。し
かしながら、実際の変化は図２０のｂに示すように緩や
かなものとなる。その理由は次の通りである。端子Ｂ
１、Ｃ１の放電はオンしたばかりのチャネルＭＯＳトラ
ンジスタによって行われる。このときＮチャネルＭＯＳ
トランジスタは飽和状態にあり、出力（ドレイン）電流
と入力電圧との関係は次のようになる。

【００８３】（出力電流）∝［（入力電圧）−Ｖth１］
² すなわち、入力電圧がしきい値Ｖth１を大きく上回るほ
ど速やかに端子Ｂ１、Ｃ１の放電が行われる。しかしな
がら電圧制御発振回路においては発振周波数を適宜に変
更する利便性が求められており、場合によっては発振周
波数を低くできなくてはならない。例えば発振周波数を
低くするため第１の容量素子４の充電速度を遅くする
と、端子Ａの電位がしきい値Ｖth1の近傍を過ぎるのに
長い時間を要し、その結果、端子Ａ１に混入するノイズ
の影響を受けやすい状況に長い時間置かれることとな
る。また、端子Ｂ１、Ｃ１の変化が遅いため、次段への
入力にノイズが混入しやすくなる。このため、次段で十
分な増幅ができない場合発振動作が停止する危険性を孕
むこととなる。

【００８４】そこで、この問題を解決し、より動作安定
性を向上させるためには以下に述べるように第１、第２
の容量素子のそれぞれの充電電圧が基準電圧を超えたこ
とに応答してそれぞれの上記充電電圧の上昇を加速させ
る第１、第２の副充電回路を追加すればよい。まず、上
記第一実施例において述べると、図２１に示すように端
子Ａ１と電源端子ＶＤＤとの間に第１の副充電回路とし
てのＰチャネルＭＯＳトランジスタＭＰ０を接続し、こ
のＰチャネルＭＯＳトランジスタＭＰ０のゲートを比較
回路５のＮチャネルＭＯＳトランジスタのドレインに接
続する（同様に回路の右側にも第２の副充電回路として
のＰチャネルＭＯＳトランジスタＭＰ１を設ける。）。
これにより、端子Ａ１の電位がしきい値Ｖth１を越えた
ことを検出したのを受けて端子Ａ１の電圧上昇を加速す
ることとなる。すなわち、図２０のｃに示すように端子
Ａ１の電位がしきい値Ｖth1を越えると第１の比較回路
５のＮチャネルＭＯＳトランジスタのオンによりＰチャ
ネルＭＯＳトランジスタＭＰ０がオンとなり、端子Ａ１
の電位の上昇が加速され、端子Ｃ１の状態変化も加速さ
れる。

【００８５】次に以上のように変更された回路の動作に
ついて図２１を参照しながら説明する。

【００８６】ここで、第１のＣＭＯＳインバータ２のＰ
チャネルＭＯＳトランジスタがオンとなり、電圧制御電
流源１の働きで第１の容量素子４の充電が開始されたと
する。また、端子Ｂ１、端子Ｃ１および端子Ｂ２はすべ
て“Ｈ”レベルにあり、端子Ｃ２は“Ｌ”レベルにある
ものとする。この状態から、端子Ａ１の電圧が充電によ
ってＶth1を超えて上昇すると、第１の比較回路５、第
１のダイナミックラッチ回路８のそれぞれのＮチャネル
ＭＯＳトランジスタがオンとなり、これらのＮチャネル
ＭＯＳトランジスタは端子Ａ１のしきい値Ｖth1からの
電圧上昇分に応じた電流を流し始める。これにより、端
子Ｂ１および端子Ｃ１は放電され、“Ｈ”レベルから
“Ｌ”レベルに向かう。端子Ｂ１の電源端子ＶＤＤから
見た電圧が、ＰチャネルＭＯＳトランジスタＭＰ０のし
きい値Ｖth４より低くなると、このＰチャネルＭＯＳト
ランジスタＭＰ０がオンとなり、端子Ａ１の充電を加速
する。その結果、端子Ａ１のしきい値Ｖth1からの電圧
上昇分が急激に増加して、第１の比較回路５、第１のダ
イナミックラッチ回路８のそれぞれのＮチャネルＭＯＳ
トランジスタの電流値を増大させる。これは、Ｐチャネ
ルＭＯＳトランジスタＭＰ０をさらに強くオンとして端
子Ａ１の充電をさらに加速させる。このようなＰチャネ
ルＭＯＳトランジスタＭＰ０によるフィードバック動作
により、端子Ａ１の電位がしきい値Ｖth１を越えた後、
端子Ａ１の電位上昇は加速されることとなる。

【００８７】また、これと連動して端子Ｃ２の電位は上
昇している。端子Ｃ２の電圧が第１のＣＭＯＳインバー
タ２のしきい値Ｖth３を超えると第１のＣＭＯＳインバ
ータ２ではＮチャネルＭＯＳトランジスタ側が強くオン
となり、第１の容量素子４の状態が充電から放電に転じ
る。このとき、この放電とともに端子Ｃ１の電圧が下降
していき、電源端子ＶＤＤからみて第１の比較回路５の
ＰチャネルＭＯＳトランジスタのしきい値Ｖth２を下回
ると、このＰチャネルＭＯＳトランジスタがオンとな
り、端子Ｂ１の電圧が上昇に転じる。これにより、Ｐチ
ャネルＭＯＳトランジスタＭＰ０によるフィードバック
動作は弱まって行き、ＰチャネルＭＯＳトランジスタＭ
Ｐ０はオフとなる。このためＰチャネルＭＯＳトランジ
スタＭＰ０により第１の容量素子４の放電が妨げられる
ことはない。

【００８８】以上の動作はＰチャネルＭＯＳトランジス
タＭＰ１についても同様に行われる。また、Ｐチャネル
ＭＯＳトランジスタＭＰ０、ＭＰ１を設けた場合と、設
けない場合とにおける端子Ａ１、Ａ２、Ｃ１およびＣ２
のシミュレーション波形はそれぞれ図２２のａ、ｂに示
すようになる。

【００８９】以上の動作により、端子Ａ１（Ａ２）の電
位しきい値Ｖth１となるまでの充電時間を長く稼いで発
振周波数を下げる場合でも、しきい値Ｖth１を超えた後
は、急激に電位を上昇させるため、端子Ａ１（Ａ２）の
電位はノイズの影響を受けやすいしきい値Ｖth１の近傍
を速やかに過ぎることができ、動作安定性を向上させる
ことが可能となる。また、端子Ｃ１の電圧降下が早くな
り、デューティ制御性も向上する。

【００９０】なお、ＰチャネルＭＯＳトランジスタＭＰ
０、ＭＰ１のしきい値Ｖth４とその他すべてのＰチャネ
ルＭＯＳトランジスタのしきい値Ｖth２との関係は、第
１の比較回路５の出力、すなわち端子Ｂ１の電圧が上昇
に転じる前にフィードバック動作を有効にするため、｜
Ｖth４｜＜｜Ｖth２｜となることが望ましい。しかしな
がら、第１の比較回路５におけるＰチャネルＭＯＳトラ
ンジスタがオンとなりはじめてもまだＮチャネルＭＯＳ
トランジスタがオンとなっているため、端子Ｂ１の電圧
が直ちに上昇に転ずることがないため、Ｖth４＝Ｖth２
としても良い。

【００９１】また、このようなＰチャネルＭＯＳトラン
ジスタＭＰ０、ＭＰ１は上記第一実施例に限らず上述の
各実施例においても同様に設けることができ、同様の作
用により同様の効果を奏する。また、その導電型もＰチ
ャネルに限らず、場合によって適宜に変更すればよい。
例えば、図１６に示す回路においてこれを設ける場合で
は導電型をＰチャネルからＮチャネルに変更すればよ
く、このときソースは電源端子ＶＳＳに接続される。

【００９２】

【発明の効果】本発明によれば、第１、第２のダイナン
ミックラッチ回路を用いることにより、従来のダブルキ
ャパシタ方式の電圧制御発振回路と比べ、高速動作が可
能となり、発振周波数を向上させることが可能となって
いる。また、第１、第２のダイナミックラッチ回路の出
力間に２つのＣＭＯＳインバータを互いに逆方向に並列
に接続することによりさらに安定かつ高速な発振を行わ
せることができる。

【００９３】また、以上の出力を反転させる動作におい
て第１、第２のダイナンミックラッチ回路のＰチャネル
ＭＯＳトランジスタ、ＮチャネルＭＯＳトランジスタは
同時にオフしているか、一方のみがオンしている状態か
のいずれかしかとらないので貫通電流を抑えることがで
きる。

【００９４】また、従来のダブルキャパシタ方式の電圧
制御発振回路と同様、出力“Ｈ”の時間も出力“Ｌ”の
時間も、同一タイプのＭＯＳトランジスタ、すなわち、
ＰチャネルＭＯＳトランジスタあるいはＮチャネルＭＯ
Ｓトランジスタのただ一方によって決定されるため、デ
ューティ制御性が良い。

【００９５】また、フリップフロップのような電源と出
力端子の間に複数のトランジスタを直列に接続する構成
を含まないので、低電源電圧動作が可能である。

【００９６】以上のように、本発明によれば、低電源電
圧動作が可能で、低消費電力かつ、デューティ制御性に
優れ、高速動作可能な電圧制御発振回路を提供すること
が可能となる。

【００９７】また、第１、第２のＣＭＯＳインバータの
出力間に容量素子を接続した場合、回路の対称性を向上
させることができる。

【００９８】また、請求項１３、１４の発明によれば第
１、第２の容量素子はそれぞれ第１、第２のダイナミッ
クラッチ回路および比較回路のスイッチングを引き起こ
すしきい値電圧に達した後に充電電圧の上昇を加速させ
るため第１、第２のダイナミックラッチ回路および比較
回路のスイッチング動作は安定したものとなる。これに
より、動作安定性を確保するとともに、全体として第
１、第２の容量素子の充電時間を長くすることができ、
発振周波数を低くできる。

【図面の簡単な説明】

【図１】本発明の第一実施例の電圧制御発振回路の構成
を示す電気回路図。

【図２】図１の要部の構成を説明する説明図。

【図３】図２の動作説明のための説明図。

【図４】図１の動作説明のための波形図。

【図５】図１の動作説明のための説明図。

【図６】図１の動作説明のための説明図。

【図７】本発明の第二実施例の電圧制御発振回路の構成
を示す電気回路図。

【図８】図７の動作説明のための波形図。

【図９】図１および図７の構成の一部変更例を示す説明
図。

【図１０】図１および図７の構成の一部変更例を示す説
明図。

【図１１】図７の要部の動作説明のための波形図。

【図１２】図７の要部の動作説明のための説明図。

【図１３】本発明の第三実施例の電圧制御発振回路の構
成を示す電気回路図。

【図１４】図１３の動作説明のための波形図。

【図１５】第三実施例の構成の一部変更例を示す説明
図。

【図１６】第一実施例の構成の変更例を示す説明図。

【図１７】従来技術の構成を示す説明図。

【図１８】従来技術の構成を示す説明図。

【図１９】従来技術の構成を示す説明図。

【図２０】本発明の第一実施例の構成の一部変更例の動
作原理を説明する波形図。

【図２１】本発明の第一実施例の構成の一部変更例を示
す説明図。

【図２２】図２２の動作説明のための波形図。

【符号の説明】

１電圧制御電流源（電流源）２、３第１、第２のＣＭＯＳインバータ４、６第１、第２の容量素子５、７第１、第２の比較回路８、９第１、第２のダイナミックラッチ回路１０、１１ＣＯＭＳインバータ１６容量素子１２１電圧制御電流源（電流源）１２２、１２３第１、第２のＣＭＯＳインバータ１２４、１２７第１、第２の容量素子１２５、１２８第１、第２の比較回路１２６、１２９第３、第４のＣＭＯＳインバータ１３０、１３１第１、第２のダイナミックラッチ回路１３２容量素子ＭＰ０ＰチャネルＭＯＳトランジスタ（第１
の副充電回路）ＭＰ１ＰチャネルＭＯＳトランジスタ（第２
の副充電回路）

Claims

(57)【特許請求の範囲】

【請求項１】入力電圧によって電流を制御される電流
源と、この電流源に接続された第１および第２のＣＭＯＳイン
バータと、この第１のＣＭＯＳインバータの出力に接続され、この
第１のＣＭＯＳインバータを介して上記電流源からの電
流によって充電され、かつ第１のＣＭＯＳインバータを
介して放電される第１の容量素子と、この第１の容量素子の充電電圧が基準電圧を越えたか否
かによって出力状態を異にする第１の比較回路と、第２のＣＭＯＳインバータの出力に接続され、この第２
のＣＭＯＳインバータを介して上記電流源からの電流に
よって充電され、かつ第２のＣＭＯＳインバータを介し
て放電される第２の容量素子と、この第２の容量素子の充電電圧が基準電圧を越えたか否
かによって出力状態を異にする第２の比較回路と、直列接続したＮチャネル、ＰチャネルＭＯＳトランジス
タと、これらＮチャネル、ＰチャネルＭＯＳトランジス
タの接続点に設けられた出力端子とからなり、一方のＭ
ＯＳトランジスタのゲートに第１の容量素子の充電電圧
を、他方のＭＯＳトランジスタのゲートに第２の比較回
路の出力を受ける第１のダイナミックラッチ回路と、直列接続したＮチャネル、ＰチャネルＭＯＳトランジス
タと、これらＮチャネル、ＰチャネルＭＯＳトランジス
タの接続点に設けられた出力端子とからなり、一方のＭ
ＯＳトランジスタのゲートに第２の容量素子の充電電圧
を、他方のＭＯＳトランジスタのゲートに第１の比較回
路の出力を受ける第２のダイナミックラッチ回路とから
なり、第１のダイナミックラッチ回路の反転出力または第２の
比較回路の出力を第１のＣＭＯＳインバータの入力に、
第２のダイナミックラッチ回路の反転出力または第１の
比較回路の出力を第２のＣＭＯＳインバータの入力に接
続したことを特徴とする電圧制御発振回路。
【請求項２】第１のダイナミックラッチ回路および第
２のダイナミックラッチ回路は、上記接続点に寄生容量
を有することを特徴とする請求項１記載の電圧制御発振
回路。
【請求項３】第１のダイナミックラッチ回路と第２の
ダイナミックラッチ回路の出力間に２つのＣＭＯＳイン
バータを互いに逆方向に並列に接続したことを特徴とす
る請求項１記載の電圧制御発振回路。
【請求項４】入力電圧によって電流を制御される電流
源と、この電流源に接続された第１および第２のＣＭＯＳイン
バータと、この第１のＣＭＯＳインバータの出力に接続され、この
第１のＣＭＯＳインバータを介して上記電流源からの電
流によって充電され、かつ第１のＣＭＯＳインバータを
介して放電される第１の容量素子と、この第１の容量素子の充電電圧が基準電圧を越えたか否
かによって出力状態を異にする第１の比較回路と、この第１の比較回路の出力に接続した第３のＣＭＯＳイ
ンバータと、第２のＣＭＯＳインバータの出力に接続され、この第２
のＣＭＯＳインバータを介して上記電流源からの電流に
よって充電され、かつ第２のＣＭＯＳインバータを介し
て放電される第２の容量素子と、この第２の容量素子の充電電圧が基準電圧を越えたか否
かによって出力状態を異にする第２の比較回路と、この第２の比較回路の出力に接続した第４のＣＭＯＳイ
ンバータと、直列接続したＮチャネル、ＰチャネルＭＯＳトランジス
タと、これらＮチャネル、ＰチャネルＭＯＳトランジス
タの接続点に設けられた出力端子とからなり、一方のＭ
ＯＳトランジスタのゲートに第１の比較回路の出力を、
他方のＭＯＳトランジスタのゲートに第４のＣＭＯＳイ
ンバータの出力を受ける第１のダイナミックラッチ回路
と、直列接続したＮチャネル、ＰチャネルＭＯＳトランジス
タと、これらＮチャネル、ＰチャネルＭＯＳトランジス
タの接続点に設けられた出力端子とからなり、一方のＭ
ＯＳトランジスタのゲートに第２の比較回路の出力を、
他方のＭＯＳトランジスタのゲートに第３のＣＭＯＳイ
ンバータの出力を受ける第２のダイナミックラッチ回路
とからなり、第１のダイナミックラッチ回路の出力または第２の比較
回路の反転出力を第１のＣＭＯＳインバータの入力に、
第２のダイナミックラッチ回路の出力または第１の比較
回路の反転出力を第２のＣＭＯＳインバータの入力に接
続したことを特徴とする電圧制御発振回路。
【請求項５】第１のダイナミックラッチ回路および第
２のダイナミックラッチ回路は、上記接続点に寄生容量
を有することを特徴とする請求項４記載の電圧制御発振
回路。
【請求項６】第１のダイナミックラッチ回路と第２の
ダイナミックラッチ回路の出力間に２つのＣＭＯＳイン
バータを互いに逆方向に並列に接続したことを特徴とす
る請求項４記載の電圧制御発振回路。
【請求項７】入力電圧によって電流を制御される電流
源と、この電流源に接続された第１および第２のＣＭＯＳイン
バータと、第１のＣＭＯＳインバータの出力と第２のＣＭＯＳイン
バータの出力との間にに接続され、上記電流源からの電
流によって第１のＣＭＯＳインバータまたは第２のＣＭ
ＯＳインバータを介して双方向に交互に充電される容量
素子と、第１のＣＭＯＳインバータを介して充電された際の上記
容量素子の充電電圧が基準電圧を越えたか否かによって
出力状態を異にする第１の比較回路と、第２のＣＭＯＳインバータを介して充電された際の上記
容量素子の充電電圧が基準電圧を越えたか否かによって
出力状態を異にする第２の比較回路と、直列接続したＮチャネル、ＰチャネルＭＯＳトランジス
タと、これらＮチャネル、ＰチャネルＭＯＳトランジス
タの接続点に設けられた出力端子とからなり、一方のＭ
ＯＳトランジスタのゲートに第１のＣＭＯＳインバータ
を介して充電された際の上記容量素子の充電電圧を、他
方のＭＯＳトランジスタのゲートに第２の比較回路の出
力を受ける第１のダイナミックラッチ回路と、直列接続したＮチャネル、ＰチャネルＭＯＳトランジス
タと、これらＮチャネル、ＰチャネルＭＯＳトランジス
タの接続点に設けられた出力端子とからなり、一方のＭ
ＯＳトランジスタのゲートに第２のＣＭＯＳインバータ
を介して充電された際の上記容量素子の充電電圧を、他
方のＭＯＳトランジスタのゲートに第１の比較回路の出
力を受ける第２のダイナミックラッチ回路とからなり、第１のダイナミックラッチ回路の反転出力または第２の
比較回路の出力を第１のＣＭＯＳインバータの入力に、
第２のダイナミックラッチ回路の反転出力または第１の
比較回路の出力を第２のＣＭＯＳインバータの入力に接
続したことを特徴とする電圧制御発振回路。
【請求項８】第１のダイナミックラッチ回路および第
２のダイナミックラッチ回路は、上記接続点に寄生容量
を有することを特徴とする請求項７記載の電圧制御発振
回路。
【請求項９】第１のダイナミックラッチ回路と第２の
ダイナミックラッチ回路の出力間に２つのＣＭＯＳイン
バータを互いに逆方向に並列に接続したことを特徴とす
る請求項７記載の電圧制御発振回路。
【請求項１０】入力電圧によって電流を制御される電
流源と、この電流源に接続された第１および第２のＣＭＯＳイン
バータと、第１のＣＭＯＳインバータの出力と第２のＣＭＯＳイン
バータの出力との間にに接続され、上記電流源からの電
流によって第１のＣＭＯＳインバータまたは第２のＣＭ
ＯＳインバータを介して双方向に交互に充電される容量
素子と、第１のＣＭＯＳインバータを介して充電された際の上記
容量素子の充電電圧が基準電圧を越えたか否かによって
出力状態を異にする第１の比較回路と、この第１の比較回路の出力に接続した第３のＣＭＯＳイ
ンバータと、第２のＣＭＯＳインバータを介して充電された際の上記
容量素子の充電電圧が基準電圧を越えたか否かによって
出力状態を異にする第２の比較回路と、この第２の比較回路の出力に接続した第４のＣＭＯＳイ
ンバータと、直列接続したＮチャネル、ＰチャネルＭＯＳトランジス
タと、これらＮチャネル、ＰチャネルＭＯＳトランジス
タの接続点に設けられた出力端子とからなり、一方のＭ
ＯＳトランジスタのゲートに第１の比較回路の出力を、
他方のＭＯＳトランジスタのゲートに第４のＣＭＯＳイ
ンバータの出力を受ける第１のダイナミックラッチ回路
と、直列接続したＮチャネル、ＰチャネルＭＯＳトランジス
タと、これらＮチャネル、ＰチャネルＭＯＳトランジス
タの接続点に設けられた出力端子とからなり、一方のＭ
ＯＳトランジスタのゲートに第２の比較回路の出力を、
他方のＭＯＳトランジスタのゲートに第３のＣＭＯＳイ
ンバータの出力を受ける第２のダイナミックラッチ回路
とからなり、第１のダイナミックラッチ回路の出力または第２の比較
回路の反転出力を第１のＣＭＯＳインバータの入力に、
第２のダイナミックラッチ回路の出力または第１の比較
回路の反転出力を第２のＣＭＯＳインバータの入力に接
続したことを特徴とする電圧制御発振回路。
【請求項１１】第１のダイナミックラッチ回路および
第２のダイナミックラッチ回路は、上記接続点に寄生容
量を有することを特徴とする請求項１０記載の電圧制御
発振回路。
【請求項１２】第１のダイナミックラッチ回路と第２
のダイナミックラッチ回路の出力間に２つのＣＭＯＳイ
ンバータを互いに逆方向に並列に接続したことを特徴と
する請求項１０記載の電圧制御発振回路。
【請求項１３】第１、第２の容量素子のそれぞれの充
電電圧が基準電圧を超えたことに応答してそれぞれの上
記充電電圧の上昇を加速させる第１、第２の副充電回路
を設けたことを特徴とする請求項１〜１２項のいずれか
に記載の電圧制御発振回路。
【請求項１４】第１および第２の比較回路はともに、
互いに異なる電位の電源端子間に、互いに異なる導電型
のＭＯＳトランジスタの互いのドレインを接続してなる
直列回路を接続し、この接続点を出力端子とし、一方の
ＭＯＳトランジスタのゲートを入力端子としてあり、こ
れら第１および第２の比較回路の他方のＭＯＳトランジ
スタと同じ導電型ののＭＯＳトランジスタからなり、ソ
ースを上記他方のＭＯＳトランジスタのソース側の電源
端子に接続し、ドレインをそれぞれ、第１、第２の容量
素子に接続し、ゲートを第１、第２の比較回路の上記接
続点に接続した第１、第２の副充電回路を設けたことを
特徴とする請求項１〜１２項のいずれかに記載の電圧制
御発振回路。