JP3102396B2 - 電圧制御発振回路 - Google Patents
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- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L1/00—Stabilisation of generator output against variations of physical values, e.g. power supply
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- H03H19/00—Networks using time-varying elements, e.g. N-path filters
- H03H19/004—Switched capacitor networks
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/023—Generators characterised by the type of circuit or by the means used for producing pulses by the use of differential amplifiers or comparators, with internal or external positive feedback
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- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
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Description
【０００１】
【発明の属する技術分野】本発明は、電圧制御発振回路
に関し、特に、集積回路化した位相同期回路に使用され
る電圧制御発振回路に関する。
に関し、特に、集積回路化した位相同期回路に使用され
る電圧制御発振回路に関する。
【０００２】
【従来の技術】従来、電圧制御発振回路は一般に、位相
同期回路（ＰＬＬ／(Phase-Locked Loop) とも記す。）
を用いて構成される。位相同期回路（ＰＬＬ）は、図９
に示す構成図の通り、位相周波数比較回路（ＰＦＤ）１
０、チャージポンプ回路（ＣＰ）２０、低域通過フィル
タ（ＬＰＦ）３０、電圧制御発振回路（Ｖｃｏ）４０、
分周回路（divider ) ５０により帰還回路として構成さ
れる。さらに、電圧制御発振回路（Ｖｃｏ）４０は、図
１０に示すように、電圧制御電流発生回路（ＢＧ）６０
と電流制御発振回路（Ｃｃｏ）７０とから構成される。
同期回路（ＰＬＬ／(Phase-Locked Loop) とも記す。）
を用いて構成される。位相同期回路（ＰＬＬ）は、図９
に示す構成図の通り、位相周波数比較回路（ＰＦＤ）１
０、チャージポンプ回路（ＣＰ）２０、低域通過フィル
タ（ＬＰＦ）３０、電圧制御発振回路（Ｖｃｏ）４０、
分周回路（divider ) ５０により帰還回路として構成さ
れる。さらに、電圧制御発振回路（Ｖｃｏ）４０は、図
１０に示すように、電圧制御電流発生回路（ＢＧ）６０
と電流制御発振回路（Ｃｃｏ）７０とから構成される。
【０００３】位相周波数比較回路（ＰＦＤ）１０は、外
部から入力される基準信号（ｆｒｅｆ）と、分周回路
（divider ）５０の出力信号（ｆｏｕｔ／Ｎ）とを入力
として、それぞれの位相および周波数を比較し、それら
の差を減少する方向の大きさを持った制御信号（ＵＰお
よびＤＯＷＮ）を出力する。チャージポンプ回路（Ｃ
Ｐ）２０は、位相周波数比較回路（ＰＦＤ）１０の出力
信号（ＵＰおよびＤＯＷＮ）を入力として、低域通過フ
ィルタ（ＬＰＦ）３０を介して、制御電圧（Ｖｃｎｔ）
の充放電を行う。低域通過フィルタ（ＬＰＦ）３０は、
チャージポンプ回路（ＣＰ）２０からの充放電電流によ
る制御電圧（Ｖｃｎｔ）の電位変化に対して直流平均化
を行う。電圧制御電流発生回路（ＢＧ）６０は、入力で
ある制御電圧（Ｖｃｎｔ）に比例したバイアス電流（Ｉ
bias）を発生し、電流制御発振回路（Ｃｃｏ）７０は、
そのバイアス電流（Ｉbias) に比例した発振信号を出力
（ｆｏｕｔ）する。分周回路（divider ）５０は、電圧
制御発振回路（Ｖｃｏ）４０の出力である発振信号出力
（ｆｏｕｔ）を入力として、この周波数を１／Ｎに分周
した周波数の信号（ｆｏｕｔ／Ｎ）を出力する。
部から入力される基準信号（ｆｒｅｆ）と、分周回路
（divider ）５０の出力信号（ｆｏｕｔ／Ｎ）とを入力
として、それぞれの位相および周波数を比較し、それら
の差を減少する方向の大きさを持った制御信号（ＵＰお
よびＤＯＷＮ）を出力する。チャージポンプ回路（Ｃ
Ｐ）２０は、位相周波数比較回路（ＰＦＤ）１０の出力
信号（ＵＰおよびＤＯＷＮ）を入力として、低域通過フ
ィルタ（ＬＰＦ）３０を介して、制御電圧（Ｖｃｎｔ）
の充放電を行う。低域通過フィルタ（ＬＰＦ）３０は、
チャージポンプ回路（ＣＰ）２０からの充放電電流によ
る制御電圧（Ｖｃｎｔ）の電位変化に対して直流平均化
を行う。電圧制御電流発生回路（ＢＧ）６０は、入力で
ある制御電圧（Ｖｃｎｔ）に比例したバイアス電流（Ｉ
bias）を発生し、電流制御発振回路（Ｃｃｏ）７０は、
そのバイアス電流（Ｉbias) に比例した発振信号を出力
（ｆｏｕｔ）する。分周回路（divider ）５０は、電圧
制御発振回路（Ｖｃｏ）４０の出力である発振信号出力
（ｆｏｕｔ）を入力として、この周波数を１／Ｎに分周
した周波数の信号（ｆｏｕｔ／Ｎ）を出力する。
【０００４】上記に構成されたＰＬＬ回路は、基準信号
（ｆｒｅｆ）と電圧制御発振回路（Ｖｃｏ）４０の発振
出力信号（ｆｏｕｔ）をＮ分周した信号（ｆｏｕｔ／
Ｎ）との周波数／位相を比較し、その周波数および位相
の差を小さくする方向に帰還回路動作することにより、
基準信号（ｆｒｅｆ）と周波数・位相同期のとれた発振
出力信号（ｆｏｕｔ）を得る。
（ｆｒｅｆ）と電圧制御発振回路（Ｖｃｏ）４０の発振
出力信号（ｆｏｕｔ）をＮ分周した信号（ｆｏｕｔ／
Ｎ）との周波数／位相を比較し、その周波数および位相
の差を小さくする方向に帰還回路動作することにより、
基準信号（ｆｒｅｆ）と周波数・位相同期のとれた発振
出力信号（ｆｏｕｔ）を得る。
【０００５】集積化された電圧制御発振回路（Ｖｃｏ）
４０を構成するトランジスタの電圧−電流特性や閾値な
どの電気的特性は、製造条件のバラツキにより大きく変
わる。これに対応して電圧制御発振回路（Ｖｃｏ）４０
の入力制御電圧（Ｖｃｎｔ）−発振信号（ｆｏｕｔ）の
周波数特性も大きく変化する。製造条件がバラツイて
も、確実に、所望の周波数に電圧制御発振回路（Ｖｃ
ｏ）４０の出力信号（ｆｏｕｔ）を同期させるために、
余裕をもって制御電圧（Ｖｃｎｔ）−発振（ｆｏｕｔ）
特性の利得を大きく設計するのが普通である。
４０を構成するトランジスタの電圧−電流特性や閾値な
どの電気的特性は、製造条件のバラツキにより大きく変
わる。これに対応して電圧制御発振回路（Ｖｃｏ）４０
の入力制御電圧（Ｖｃｎｔ）−発振信号（ｆｏｕｔ）の
周波数特性も大きく変化する。製造条件がバラツイて
も、確実に、所望の周波数に電圧制御発振回路（Ｖｃ
ｏ）４０の出力信号（ｆｏｕｔ）を同期させるために、
余裕をもって制御電圧（Ｖｃｎｔ）−発振（ｆｏｕｔ）
特性の利得を大きく設計するのが普通である。
【０００６】一方、電圧制御発振回路（Ｖｃｏ）４０の
入力電圧（Ｖｃｎｔ）に微少でも雑音がのると、入力電
圧（Ｖｃｎｔ）の変動に比例して発振出力信号（ｆｏｕ
ｔ）の周波数も変動し、ジッタが発生する。つまり、こ
のジッタの大きさは、電圧制御発振回路（Ｖｃｏ）４０
の入力電圧（Ｖｃｎｔ）−発振信号（ｆｏｕｔ）周波数
特性の利得に比例する。従って、低ジッタ特性の位相同
期回路（ＰＬＬ）を達成するためには、入力電圧（Ｖｃ
ｎｔ）−発振信号（ｆｏｕｔ）周波数特性の利得が低い
電圧制御発振回路（Ｖｃｏ）４０が必要となる。また、
製造条件のバラツキに対し、確実な同期動作を得るこ
と、さらに、低ジッタ特性の位相同期回路（ＰＬＬ）の
達成とを両立するのが、位相同期回路（ＰＬＬ）設計の
際に重要となる。
入力電圧（Ｖｃｎｔ）に微少でも雑音がのると、入力電
圧（Ｖｃｎｔ）の変動に比例して発振出力信号（ｆｏｕ
ｔ）の周波数も変動し、ジッタが発生する。つまり、こ
のジッタの大きさは、電圧制御発振回路（Ｖｃｏ）４０
の入力電圧（Ｖｃｎｔ）−発振信号（ｆｏｕｔ）周波数
特性の利得に比例する。従って、低ジッタ特性の位相同
期回路（ＰＬＬ）を達成するためには、入力電圧（Ｖｃ
ｎｔ）−発振信号（ｆｏｕｔ）周波数特性の利得が低い
電圧制御発振回路（Ｖｃｏ）４０が必要となる。また、
製造条件のバラツキに対し、確実な同期動作を得るこ
と、さらに、低ジッタ特性の位相同期回路（ＰＬＬ）の
達成とを両立するのが、位相同期回路（ＰＬＬ）設計の
際に重要となる。
【０００７】従来より位相同期回路（ＰＬＬ）に用いら
れる電圧制御発振回路（Ｖｃｏ）４０の例として、特開
平２−３１１００９号公報により提案された回路構成
が、図１１に示されている。
れる電圧制御発振回路（Ｖｃｏ）４０の例として、特開
平２−３１１００９号公報により提案された回路構成
が、図１１に示されている。
【０００８】図１１に示した電圧制御発振回路（Ｖｃ
ｏ）は、制御電圧（Ｖｃｎｔ）を構成する電圧制御電流
発生回路として、第１と第２の二つの電圧制御電流発生
回路（Ｉbias1 、Ｉbias2 ）１０２、１０３を用いる。
第２の電圧制御電流源（Ｉbias2 ）１０３を用いた時の
電圧制御発振回路（Ｖｃｏ）の制御電圧（Ｖｃｎｔ）−
発振周波数（ｆｏｕｔ）特性の利得は、第１の電圧制御
電流源（Ｉbias1 ）１０２を用いた時の利得よりも低い
特性である。
ｏ）は、制御電圧（Ｖｃｎｔ）を構成する電圧制御電流
発生回路として、第１と第２の二つの電圧制御電流発生
回路（Ｉbias1 、Ｉbias2 ）１０２、１０３を用いる。
第２の電圧制御電流源（Ｉbias2 ）１０３を用いた時の
電圧制御発振回路（Ｖｃｏ）の制御電圧（Ｖｃｎｔ）−
発振周波数（ｆｏｕｔ）特性の利得は、第１の電圧制御
電流源（Ｉbias1 ）１０２を用いた時の利得よりも低い
特性である。
【０００９】また、第１と第２の電圧制御電流源１０
２、１０３のバイアス電流（Ｉbias1とＩbias2 ）を等
しくするように第２の電圧制御電流源（Ｉbias2 ）１０
３の特性を調整する電流調整回路８０と、発振回路の駆
動電流源を第１の電圧制御電流源（Ｉbias1 ）１０２と
第２の電圧制御電流源（Ｉbias2 ）１０３とで切り替え
るための外部制御信号（スイッチ９０）を備えている。
電流調整回路８０は、第１と第２の電圧制御電流源（Ｉ
bias1 、Ｉbias2 ）１０２，１０３の電流値を比較する
回路と、その比較結果を受け、第２の電圧制御電流源
（Ｉbias2 ）１０３の電流値を加減調整するカウンタ回
路とからなる。
２、１０３のバイアス電流（Ｉbias1とＩbias2 ）を等
しくするように第２の電圧制御電流源（Ｉbias2 ）１０
３の特性を調整する電流調整回路８０と、発振回路の駆
動電流源を第１の電圧制御電流源（Ｉbias1 ）１０２と
第２の電圧制御電流源（Ｉbias2 ）１０３とで切り替え
るための外部制御信号（スイッチ９０）を備えている。
電流調整回路８０は、第１と第２の電圧制御電流源（Ｉ
bias1 、Ｉbias2 ）１０２，１０３の電流値を比較する
回路と、その比較結果を受け、第２の電圧制御電流源
（Ｉbias2 ）１０３の電流値を加減調整するカウンタ回
路とからなる。
【００１０】位相同期回路（ＰＬＬ）の位相同期動作の
開始時は、制御電圧（Ｖｃｎｔ）−発振出力信号（ｆｏ
ｕｔ）特性の利得の大きい第１の電圧制御電流源（Ｉbi
as1）１０２を用いて位相・周波数同期を行う。それと
同時に、電流調整回路８０は第２の電圧制御電流源１０
３のバイアス電流（Ｉbias2 ）の値が第１の電圧制御電
流源１０２のバイアス電流（Ｉbias1 ）の値に等しくな
るように、カウンタ回路の値を増減し電流の調整を行
う。位相同期回路（ＰＬＬ）の周波数・位相の同期がと
れた後、外部制御信号（スイッチ９０）によりカウンタ
回路の動作を停止させ、カウンタ回路値を保持状態にす
る。この状態での制御電圧（Ｖｃｎｔ）−発振出力信号
（ｆｏｕｔ）の特性は、図１２のようになり動作点はＣ
点である。
開始時は、制御電圧（Ｖｃｎｔ）−発振出力信号（ｆｏ
ｕｔ）特性の利得の大きい第１の電圧制御電流源（Ｉbi
as1）１０２を用いて位相・周波数同期を行う。それと
同時に、電流調整回路８０は第２の電圧制御電流源１０
３のバイアス電流（Ｉbias2 ）の値が第１の電圧制御電
流源１０２のバイアス電流（Ｉbias1 ）の値に等しくな
るように、カウンタ回路の値を増減し電流の調整を行
う。位相同期回路（ＰＬＬ）の周波数・位相の同期がと
れた後、外部制御信号（スイッチ９０）によりカウンタ
回路の動作を停止させ、カウンタ回路値を保持状態にす
る。この状態での制御電圧（Ｖｃｎｔ）−発振出力信号
（ｆｏｕｔ）の特性は、図１２のようになり動作点はＣ
点である。
【００１１】次に、この状態で、外部制御信号（スイッ
チ９０）により、第１の電圧制御電流源（Ｉbias1 ）１
０２から電流利得の低い第２の電圧制御電流源（Ｉbias
2 ）１０３に切り替える。電圧制御発振回路（Ｖｃｏ）
の入力電圧（Ｖｃｎｔ）−発振周波数（ｆｏｕｔ）特性
は、位相同期回路（ＰＬＬ）の動作点を維持したまま、
図１２の特性ａから特性ｂに変わる。
チ９０）により、第１の電圧制御電流源（Ｉbias1 ）１
０２から電流利得の低い第２の電圧制御電流源（Ｉbias
2 ）１０３に切り替える。電圧制御発振回路（Ｖｃｏ）
の入力電圧（Ｖｃｎｔ）−発振周波数（ｆｏｕｔ）特性
は、位相同期回路（ＰＬＬ）の動作点を維持したまま、
図１２の特性ａから特性ｂに変わる。
【００１２】つまり、位相同期回路（ＰＬＬ）の位相同
期動作の開始時は、制御電圧（Ｖｃｎｔ）−発振周波数
（ｆｏｕｔ）の利得の大きい第１の電圧制御電流源（Ｉ
bias1 ）１０２を使用することにより発振出力信号の周
波数帯域の幅を広くして、製造条件のバラツキにより発
振周波数がばらついた場合でも、所望の周波数で確実に
動作させることができる。
期動作の開始時は、制御電圧（Ｖｃｎｔ）−発振周波数
（ｆｏｕｔ）の利得の大きい第１の電圧制御電流源（Ｉ
bias1 ）１０２を使用することにより発振出力信号の周
波数帯域の幅を広くして、製造条件のバラツキにより発
振周波数がばらついた場合でも、所望の周波数で確実に
動作させることができる。
【００１３】さらに、ＰＬＬ回路の位相同期動作終了後
は、第２の電圧制御電流源（Ｉbias2 ）１０３に切り替
えることにより、制御電圧（Ｖｃｎｔ）−発振信号出力
（ｆｏｕｔ）特性の利得を低くし、ジッタ特性を低くし
ている。
は、第２の電圧制御電流源（Ｉbias2 ）１０３に切り替
えることにより、制御電圧（Ｖｃｎｔ）−発振信号出力
（ｆｏｕｔ）特性の利得を低くし、ジッタ特性を低くし
ている。
【００１４】
【発明が解決しようとする課題】しかしながら、上述し
た従来の位相同期回路（ＰＬＬ）の電圧制御発振回路
（Ｃｃｏ）は、入力電圧（Ｖｃｎｔ）−発振周波数（ｆ
ｏｕｔ）特性を切り替えるために、外部からの制御信号
端子および位相同期動作の判定回路、さらに第１の電流
源（Ｉbias1 ）と第２の電流源（Ｉbias2 ）の電流調整
回路８０が必要であり、入力端子数の増加および回路規
模の増大化という問題を伴う。
た従来の位相同期回路（ＰＬＬ）の電圧制御発振回路
（Ｃｃｏ）は、入力電圧（Ｖｃｎｔ）−発振周波数（ｆ
ｏｕｔ）特性を切り替えるために、外部からの制御信号
端子および位相同期動作の判定回路、さらに第１の電流
源（Ｉbias1 ）と第２の電流源（Ｉbias2 ）の電流調整
回路８０が必要であり、入力端子数の増加および回路規
模の増大化という問題を伴う。
【００１５】本発明の電圧制御発振回路は、位相同期回
路において製造条件のバラツキに対して確実に所望の周
波数で動作し、ジッタ特性を改善した電圧制御発振回路
を提供することを目的とする。
路において製造条件のバラツキに対して確実に所望の周
波数で動作し、ジッタ特性を改善した電圧制御発振回路
を提供することを目的とする。
【００１６】
【課題を解決するための手段】かかる目的を達成するた
め、本発明の電圧制御発振回路は、帰還回路に構成され
位相同期を行う電圧制御発振回路において、製造条件に
より発振周波数がばらついた場合の（ａ）ｆａｓｔ条
件、（ｂ）ｔｙｐ条件、（ｃ）ｓｌｏｗ条件のそれぞれ
に対応した、互いに異なる制御電圧−出力電流特性を有
する少なくとも３つの電圧制御電流発生回路と、少なく
とも３つの電圧制御電流発生回路からの出力電流を加算
する加算器と、加算器の出力する電流を入力として発振
動作が制御される電流制御発振回路とを具備し、当該電
圧制御発振回路へ入力される制御電圧−前記電流制御発
振回路から出力される発振周波数の入力電圧−発信周波
数特性を、前記（ａ）ｆａｓｔ条件、（ｂ）ｔｙｐ条
件、（ｃ）ｓｌｏｗ条件のそれぞれの製造条件に対応し
た発振特性を備えて構成したことを特徴とする。
め、本発明の電圧制御発振回路は、帰還回路に構成され
位相同期を行う電圧制御発振回路において、製造条件に
より発振周波数がばらついた場合の（ａ）ｆａｓｔ条
件、（ｂ）ｔｙｐ条件、（ｃ）ｓｌｏｗ条件のそれぞれ
に対応した、互いに異なる制御電圧−出力電流特性を有
する少なくとも３つの電圧制御電流発生回路と、少なく
とも３つの電圧制御電流発生回路からの出力電流を加算
する加算器と、加算器の出力する電流を入力として発振
動作が制御される電流制御発振回路とを具備し、当該電
圧制御発振回路へ入力される制御電圧−前記電流制御発
振回路から出力される発振周波数の入力電圧−発信周波
数特性を、前記（ａ）ｆａｓｔ条件、（ｂ）ｔｙｐ条
件、（ｃ）ｓｌｏｗ条件のそれぞれの製造条件に対応し
た発振特性を備えて構成したことを特徴とする。
【００１７】また、上記の制御電圧は、この制御電圧の
電圧範囲を低い電圧領域で（ａ）ｆａｓｔ条件の時に対
応し、中間の電圧領域で（ｂ）ｔｙｐ条件の時に対応
し、高い電圧領域で（ｃ）ｓｌｏｗ条件の時に対応して
構成するとよい。
電圧範囲を低い電圧領域で（ａ）ｆａｓｔ条件の時に対
応し、中間の電圧領域で（ｂ）ｔｙｐ条件の時に対応
し、高い電圧領域で（ｃ）ｓｌｏｗ条件の時に対応して
構成するとよい。
【００１８】さらに、上記の電圧制御発振回路は、位相
／周波数比較回路と、チャージポンプ回路と、低域通過
フィルタと、分周回路とを具備して構成され、製造条件
のばらつきに対する電流制御発振回路の発振特性の安定
性を高めるとよい。
／周波数比較回路と、チャージポンプ回路と、低域通過
フィルタと、分周回路とを具備して構成され、製造条件
のばらつきに対する電流制御発振回路の発振特性の安定
性を高めるとよい。
【００１９】
【発明の実施の形態】次に添付図面を参照して本発明に
よる電圧制御発振回路の実施の形態を詳細に説明する。
よる電圧制御発振回路の実施の形態を詳細に説明する。
【００２０】図１は本発明の電圧制御発振回路（Ｖｃ
ｏ）に基づくブロック構成図である。
ｏ）に基づくブロック構成図である。
【００２１】図１において、本実施形態の電圧制御発振
回路（Ｖｃｏ）は、電圧制御電流発生回路（ＢＧ）６０
および電流制御発振回路（Ｃｃｏ）７０を有して構成さ
れる。
回路（Ｖｃｏ）は、電圧制御電流発生回路（ＢＧ）６０
および電流制御発振回路（Ｃｃｏ）７０を有して構成さ
れる。
【００２２】図１に示したように、本実施形態の電圧制
御発振回路（Ｖｃｏ回路）は、制御電圧（Ｖｃｎｔ）が
入力される第１の電圧制御電流発生回路（ＢＧ１）６０
と、この第１の電圧制御電流発生回路（ＢＧ１）とは入
力制御電圧−出力電流特性が異なる第２、第３の電圧制
御電流発生回路（ＢＧ２、ＢＧ３）６０，６０を備え、
それぞれの電圧制御電流発生回路の出力電流（Ｉbias1
、Ｉbias2 、Ｉbias3）は加算器６２により加算され
る。この加算されたそれぞれの出力電流の和（Ｉbias0
）により、電流制御発振回路（Ｃｃｏ）７０を駆動す
る形態に構成される。
御発振回路（Ｖｃｏ回路）は、制御電圧（Ｖｃｎｔ）が
入力される第１の電圧制御電流発生回路（ＢＧ１）６０
と、この第１の電圧制御電流発生回路（ＢＧ１）とは入
力制御電圧−出力電流特性が異なる第２、第３の電圧制
御電流発生回路（ＢＧ２、ＢＧ３）６０，６０を備え、
それぞれの電圧制御電流発生回路の出力電流（Ｉbias1
、Ｉbias2 、Ｉbias3）は加算器６２により加算され
る。この加算されたそれぞれの出力電流の和（Ｉbias0
）により、電流制御発振回路（Ｃｃｏ）７０を駆動す
る形態に構成される。
【００２３】図２〜図５は電圧制御電流発生回路（Ｂ
Ｇ）の特性図である。
Ｇ）の特性図である。
【００２４】図２は、電圧制御電流発生回路（ＢＧ）の
制御電圧（Ｖｃｎｔ）−出力電流（Ｉbias）特性を示す
図であり、第１、第２、第３の電圧制御電流発生回路の
特性（Ｉbias1 、Ｉbias2 、Ｉbias3 ）およびそれぞれ
の和の特性（Ｉbias0 ）である。
制御電圧（Ｖｃｎｔ）−出力電流（Ｉbias）特性を示す
図であり、第１、第２、第３の電圧制御電流発生回路の
特性（Ｉbias1 、Ｉbias2 、Ｉbias3 ）およびそれぞれ
の和の特性（Ｉbias0 ）である。
【００２５】図３の特性は、製造条件がばらついた時、
所望の周波数に確実に同期するために必要な電圧制御電
流発生回路（ＢＧ）の特性である。利得は、従来の電圧
制御発振回路（Ｖｃｏ）のジッタ特性と同等になる特性
であり、それぞれ製造条件が（ａ）ｆａｓｔ条件、
（ｂ）ｔｙｐ条件、（ｃ）ｓｌｏｗ条件の時の電圧制御
電流発生回路（ＢＧ）により発生する必要がある、電流
特性である。
所望の周波数に確実に同期するために必要な電圧制御電
流発生回路（ＢＧ）の特性である。利得は、従来の電圧
制御発振回路（Ｖｃｏ）のジッタ特性と同等になる特性
であり、それぞれ製造条件が（ａ）ｆａｓｔ条件、
（ｂ）ｔｙｐ条件、（ｃ）ｓｌｏｗ条件の時の電圧制御
電流発生回路（ＢＧ）により発生する必要がある、電流
特性である。
【００２６】図４は、図２に示した第１，第２，第３の
電圧制御発生回路（ＢＧ１、ＢＧ２、ＢＧ３）の出力電
流の和（Ｉbias0 ）の特性について、製造条件がばらつ
いた時の特性と、図３の特性を重ねた図である。製造条
件が（１）ｆａｓｔ条件の方向にばらついた時を考え、
第１の電圧制御電流発生回路（ＢＧ１）６０の特性（Ｉ
bias1 ）が、図３の特性（１）に合うように最適に設計
する。
電圧制御発生回路（ＢＧ１、ＢＧ２、ＢＧ３）の出力電
流の和（Ｉbias0 ）の特性について、製造条件がばらつ
いた時の特性と、図３の特性を重ねた図である。製造条
件が（１）ｆａｓｔ条件の方向にばらついた時を考え、
第１の電圧制御電流発生回路（ＢＧ１）６０の特性（Ｉ
bias1 ）が、図３の特性（１）に合うように最適に設計
する。
【００２７】次に、製造条件が（２）ｔｙｐ条件の時を
考え、前記で求まった第１の電圧制御電流発生回路（Ｂ
Ｇ１）６０の特性（Ｉbias1 ）のｔｙｐ条件の特性と、
第２の電圧制御電流発生回路（ＢＧ２）６０の特性（Ｉ
bias2 ）との和が、図３の特性（２）に合うように、第
２の電圧制御電流発生装置（ＢＧ２）６０の特性（Ｉbi
as2 ）を最適に設計する。
考え、前記で求まった第１の電圧制御電流発生回路（Ｂ
Ｇ１）６０の特性（Ｉbias1 ）のｔｙｐ条件の特性と、
第２の電圧制御電流発生回路（ＢＧ２）６０の特性（Ｉ
bias2 ）との和が、図３の特性（２）に合うように、第
２の電圧制御電流発生装置（ＢＧ２）６０の特性（Ｉbi
as2 ）を最適に設計する。
【００２８】さらに、製造条件が（３）ｓｌｏｗ条件の
時は、前記で求まった第１および第２の電圧制御電流発
生回路（ＢＧ１、ＢＧ２）６０の特性（Ｉbias1 ＋Ｉbi
as2）のｓｌｏｗ条件の特性と、第３の電圧制御電流発
生回路（ＢＧ３）６０の特性（Ｉbias3 ）との和が、図
３の特性（３）に合うように、第３の電圧制御電流発生
回路（ＢＧ３）６０の特性（Ｉbias3 ）を、最適に設計
する。
時は、前記で求まった第１および第２の電圧制御電流発
生回路（ＢＧ１、ＢＧ２）６０の特性（Ｉbias1 ＋Ｉbi
as2）のｓｌｏｗ条件の特性と、第３の電圧制御電流発
生回路（ＢＧ３）６０の特性（Ｉbias3 ）との和が、図
３の特性（３）に合うように、第３の電圧制御電流発生
回路（ＢＧ３）６０の特性（Ｉbias3 ）を、最適に設計
する。
【００２９】以上のように、制御電圧（Ｖｃｎｔ）の電
圧範囲を低い電圧領域で（１）ｆａｓｔ条件の時に対応
し、中間の電圧領域で（２）ｔｙｐ条件の時に対応し、
高い電圧領域で（３）ｓｌｏｗ条件の時に対応して、制
御電流を発生するので、第１、第２、第３の電圧制御電
流発生回路（ＢＧ１、ＢＧ２、ＢＧ３）６０の特性は、
それぞれ独立に決めることができる。そして、この本実
施形態の電圧制御発振回路（Ｖｃｏ回路）４０の制御電
圧（Ｖｃｎｔ）−出力発振（ｆｏｕｔ）特性は、図５の
ようになり、製造条件がばらついても所望の周波数に確
実に同期することができ、制御電圧（Ｖｃｎｔ）−出力
発振（ｆｏｕｔ）特性の利得も小さくなる。つまり、低
いジッタ特性を有する。
圧範囲を低い電圧領域で（１）ｆａｓｔ条件の時に対応
し、中間の電圧領域で（２）ｔｙｐ条件の時に対応し、
高い電圧領域で（３）ｓｌｏｗ条件の時に対応して、制
御電流を発生するので、第１、第２、第３の電圧制御電
流発生回路（ＢＧ１、ＢＧ２、ＢＧ３）６０の特性は、
それぞれ独立に決めることができる。そして、この本実
施形態の電圧制御発振回路（Ｖｃｏ回路）４０の制御電
圧（Ｖｃｎｔ）−出力発振（ｆｏｕｔ）特性は、図５の
ようになり、製造条件がばらついても所望の周波数に確
実に同期することができ、制御電圧（Ｖｃｎｔ）−出力
発振（ｆｏｕｔ）特性の利得も小さくなる。つまり、低
いジッタ特性を有する。
【００３０】図６は、図１に示した本実施形態につい
て、ＢｉＣＭＯＳ回路で具現化した実施形態の回路構成
例を示した図である。
て、ＢｉＣＭＯＳ回路で具現化した実施形態の回路構成
例を示した図である。
【００３１】ＢＧ１は、第１の電圧制御電流源であり、
ＢＧ２は第２の電圧制御電流源である。これら第１と第
２の電圧制御電流発生回路（ＢＧ１、ＢＧ２）の出力電
流の和（Ｉbias1 ＋Ｉbias2 ）をとり、電流制御発振回
路７０への出力電流（Ｉbias0 ）を発生するカレントミ
ラー回路により構成される。
ＢＧ２は第２の電圧制御電流源である。これら第１と第
２の電圧制御電流発生回路（ＢＧ１、ＢＧ２）の出力電
流の和（Ｉbias1 ＋Ｉbias2 ）をとり、電流制御発振回
路７０への出力電流（Ｉbias0 ）を発生するカレントミ
ラー回路により構成される。
【００３２】第１の電圧制御電流発生回路（ＢＧ１）６
０は、入力制御電圧（Ｖｃｎｔ）を受ける入力回路と、
参照電位（ＶＲ１）回路と、第１の定電流回路（Ｉ０）
と入力回路の出力電圧（Ｎ１）と参照電位回路の出力電
圧（ＶＲ１）により定電流回路（Ｉ０）の電流を分岐
し、ＭＯＳトランジスタＭＰ１６からカレントミラーに
より出力電流（Ｉbias1 ）を発生する比較回路とから構
成される。
０は、入力制御電圧（Ｖｃｎｔ）を受ける入力回路と、
参照電位（ＶＲ１）回路と、第１の定電流回路（Ｉ０）
と入力回路の出力電圧（Ｎ１）と参照電位回路の出力電
圧（ＶＲ１）により定電流回路（Ｉ０）の電流を分岐
し、ＭＯＳトランジスタＭＰ１６からカレントミラーに
より出力電流（Ｉbias1 ）を発生する比較回路とから構
成される。
【００３３】第２の電圧制御電流発生回路（ＢＧ２）６
０は、入力制御電圧（Ｖｃｎｔ）を受けるＭＯＳトラン
ジスタからなる入力回路と、参照電位（ＶＲ２）回路
と、第２の定電流回路（Ｉ１）と入力回路の出力電圧
（Ｎ２）と参照電位回路の出力電圧（ＶＲ２）とにより
定電流回路（Ｉ１）の電流を分岐し、ＭＯＳトランジス
タＭＰ９からカレントミラーにより出力電流（Ｉbias2
）を発生する比較回路から構成される。
０は、入力制御電圧（Ｖｃｎｔ）を受けるＭＯＳトラン
ジスタからなる入力回路と、参照電位（ＶＲ２）回路
と、第２の定電流回路（Ｉ１）と入力回路の出力電圧
（Ｎ２）と参照電位回路の出力電圧（ＶＲ２）とにより
定電流回路（Ｉ１）の電流を分岐し、ＭＯＳトランジス
タＭＰ９からカレントミラーにより出力電流（Ｉbias2
）を発生する比較回路から構成される。
【００３４】次に、図６の実施形態の電圧制御発振回路
の動作例について説明する。
の動作例について説明する。
【００３５】図６において、符号ＭＮ１〜１５はｎ型Ｍ
ＯＳトランジスタ、符号ＭＰ１〜１６はｐ型ＭＯＳトラ
ンジスタ、符号Ｉ０、Ｉ１は定電流回路である。また、
第１および第２の電流制御電流源を構成する入力回路の
制御電圧（Ｖｃｎｔ）−出力電圧特性、および参照電位
の特性は、図７に示す通りになる。
ＯＳトランジスタ、符号ＭＰ１〜１６はｐ型ＭＯＳトラ
ンジスタ、符号Ｉ０、Ｉ１は定電流回路である。また、
第１および第２の電流制御電流源を構成する入力回路の
制御電圧（Ｖｃｎｔ）−出力電圧特性、および参照電位
の特性は、図７に示す通りになる。
【００３６】第１の電圧制御電流発生回路（ＢＧ１）６
０を構成する入力回路の出力電圧（Ｎ１）と参照電位
（ＶＲ１）とは、制御電圧（Ｖｃｎｔ）が最低電位の時
に同電位にあり、制御電圧（Ｖｃｎｔ）が高くなるに比
例して入力回路の出力電位（Ｎ１）は高くなる。
０を構成する入力回路の出力電圧（Ｎ１）と参照電位
（ＶＲ１）とは、制御電圧（Ｖｃｎｔ）が最低電位の時
に同電位にあり、制御電圧（Ｖｃｎｔ）が高くなるに比
例して入力回路の出力電位（Ｎ１）は高くなる。
【００３７】第２の電圧制御電流発生回路（ＢＧ２）を
構成する入力回路の出力電位（Ｎ２）は、制御電圧（Ｖ
ｃｎｔ）が入力される。制御電圧（Ｖｃｎｔ）が最低電
位の時は最低電位にあり、制御電圧（Ｖｃｎｔ）が高く
なるのに比例して入力回路の出力電位（Ｎ１）は高くな
り、制御電圧（Ｖｃｎｔ）が最高電位の時、参照電位
（ＶＲ２）と等しくなる。
構成する入力回路の出力電位（Ｎ２）は、制御電圧（Ｖ
ｃｎｔ）が入力される。制御電圧（Ｖｃｎｔ）が最低電
位の時は最低電位にあり、制御電圧（Ｖｃｎｔ）が高く
なるのに比例して入力回路の出力電位（Ｎ１）は高くな
り、制御電圧（Ｖｃｎｔ）が最高電位の時、参照電位
（ＶＲ２）と等しくなる。
【００３８】第１と第２の電圧制御電流回路（ＢＧ１，
ＢＧ２）において、入力回路の出力電圧、参照電位を受
けて動作する比較回路により出力される電流特性は、図
８に示す通りになる。
ＢＧ２）において、入力回路の出力電圧、参照電位を受
けて動作する比較回路により出力される電流特性は、図
８に示す通りになる。
【００３９】第１の電圧制御電流回路（ＢＧ１）におい
て、制御電圧（Ｖｃｎｔ）が最低電位の時は、入力回路
の出力電圧（Ｎ１）と参照電位（ＶＲ１）の電位が等し
いから、第１の定電流（Ｉ０）はトランジスタＭＮ１
０、ＭＮ１１に等しく分岐される。制御電圧（Ｖｃｎ
ｔ）が高くなるにつれて、入力回路の出力電位（Ｎ１）
が参照電位（ＶＲ１）より高くなるので、トランジスタ
ＭＮ１１に分岐される電流は増加していく。
て、制御電圧（Ｖｃｎｔ）が最低電位の時は、入力回路
の出力電圧（Ｎ１）と参照電位（ＶＲ１）の電位が等し
いから、第１の定電流（Ｉ０）はトランジスタＭＮ１
０、ＭＮ１１に等しく分岐される。制御電圧（Ｖｃｎ
ｔ）が高くなるにつれて、入力回路の出力電位（Ｎ１）
が参照電位（ＶＲ１）より高くなるので、トランジスタ
ＭＮ１１に分岐される電流は増加していく。
【００４０】第２の電圧制御電流回路（ＢＧ２）におい
て、制御電圧（Ｖｃｎｔ）が最低電位から高くなるにつ
れて入力回路の出力電位（Ｎ２）は高くなり、出力電位
（Ｎ２）と参照電位（ＶＲ２）の電位差がトランジスタ
ＭＰ５の閾値電圧より小さくなると、トランジスタＭＰ
５が導通し始め、トランジスタＭＰ５に分岐される出力
電流は増加する。
て、制御電圧（Ｖｃｎｔ）が最低電位から高くなるにつ
れて入力回路の出力電位（Ｎ２）は高くなり、出力電位
（Ｎ２）と参照電位（ＶＲ２）の電位差がトランジスタ
ＭＰ５の閾値電圧より小さくなると、トランジスタＭＰ
５が導通し始め、トランジスタＭＰ５に分岐される出力
電流は増加する。
【００４１】第１の電圧制御電流発生回路（ＢＧ１）と
第２の電圧制御電流発生回路（ＢＧ２）の出力電流（Ｉ
bias1 、Ｉbias2 ）は、カレントミラー回路によりそれ
ぞれ加算され、図８の特性（Ｉbias0 ）に示すようにな
り、電流制御発振回路（Ｃｃｏ回路）７０の駆動電流を
得る。
第２の電圧制御電流発生回路（ＢＧ２）の出力電流（Ｉ
bias1 、Ｉbias2 ）は、カレントミラー回路によりそれ
ぞれ加算され、図８の特性（Ｉbias0 ）に示すようにな
り、電流制御発振回路（Ｃｃｏ回路）７０の駆動電流を
得る。
【００４２】以上説明したように、本実施形態の電圧制
御発振回路（Ｖｃｏ）７０は、電圧制御発振回路の駆動
電流源である第１の電圧制御電流発生回路（ＢＧ１）お
よび、第１の電圧制御電流発生回路（ＢＧ１）とは制御
電圧（Ｖｃｎｔ）−出力電流（Ｉbias）利得が異なる電
圧制御電流発生回路を２つ以上（ＢＧ２、・・・、ＢＧ
ｎ）有している。そして、それぞれの電圧制御電流発生
回路（ＢＧ）の出力電流（Ｉbias1 、Ｉbias2 、・・
・、Ｉbias-n）の和を、電流制御発振回路（Ｃｃｏ）７
０の入力電流としている。この入力電流の特性を製造条
件のバラツキに対応して決まる特性を有しており、外部
からの制御信号または同期判定回路なしに、製造条件の
バラツキに対して所望の発振周波数帯域に同期できる。
また、低ジッタ特性の電圧制御発振回路（Ｖｃｏ）が実
現可能となる。
御発振回路（Ｖｃｏ）７０は、電圧制御発振回路の駆動
電流源である第１の電圧制御電流発生回路（ＢＧ１）お
よび、第１の電圧制御電流発生回路（ＢＧ１）とは制御
電圧（Ｖｃｎｔ）−出力電流（Ｉbias）利得が異なる電
圧制御電流発生回路を２つ以上（ＢＧ２、・・・、ＢＧ
ｎ）有している。そして、それぞれの電圧制御電流発生
回路（ＢＧ）の出力電流（Ｉbias1 、Ｉbias2 、・・
・、Ｉbias-n）の和を、電流制御発振回路（Ｃｃｏ）７
０の入力電流としている。この入力電流の特性を製造条
件のバラツキに対応して決まる特性を有しており、外部
からの制御信号または同期判定回路なしに、製造条件の
バラツキに対して所望の発振周波数帯域に同期できる。
また、低ジッタ特性の電圧制御発振回路（Ｖｃｏ）が実
現可能となる。
【００４３】尚、上述の実施形態は本発明の好適な実施
の一例である。但し、これに限定されるものではなく、
本発明の要旨を逸脱しない範囲内において種々変形実施
が可能である。
の一例である。但し、これに限定されるものではなく、
本発明の要旨を逸脱しない範囲内において種々変形実施
が可能である。
【００４４】
【発明の効果】以上の説明より明かなように、本発明の
電圧制御発振回路は、制御電圧−出力発振特性の異なる
複数の電圧制御電流発生回路を有し、それぞれの電圧制
御電流発生回路の特性は、異なる特性を有している。よ
って、この特性を製造条件のバラツキに対応して決まる
特性とすれば、外部からの制御信号または同期判定回路
なしに、製造条件のバラツキに対して所望の発振周波数
帯域に同期でき、低ジッタ特性の電圧制御発振回路が実
現可能となる。
電圧制御発振回路は、制御電圧−出力発振特性の異なる
複数の電圧制御電流発生回路を有し、それぞれの電圧制
御電流発生回路の特性は、異なる特性を有している。よ
って、この特性を製造条件のバラツキに対応して決まる
特性とすれば、外部からの制御信号または同期判定回路
なしに、製造条件のバラツキに対して所望の発振周波数
帯域に同期でき、低ジッタ特性の電圧制御発振回路が実
現可能となる。
【図１】本発明の電圧制御発振回路の実施形態を示すブ
ロック構成図である。
ロック構成図である。
【図２】電圧制御発振回路の原理を示す特性図である。
【図３】電圧制御発振回路の原理を示す特性図である。
【図４】電圧制御発振回路の原理を示す特性図である。
【図５】電圧制御発振回路の原理を示す特性図である。
【図６】本発明の電圧制御発振回路の実施形態を示す回
路構成図である。
路構成図である。
【図７】図６に示した電圧制御発振回路の動作例を示す
特性図である。
特性図である。
【図８】図６に示した電圧制御発振回路の動作例を示す
特性図である。
特性図である。
【図９】ＰＬＬ（位相同期回路）の構成例を示すブロッ
ク図である。
ク図である。
【図１０】電圧制御発振回路の構成例を示すブロック図
である。
である。
【図１１】従来の電圧制御発振回路の構成を示す回路図
である。
である。
【図１２】図１１に示した従来の電圧制御発振回路の特
性図である。
性図である。
１０ 位相周波数比較回路（ＰＦＤ） ２０ チャージポンプ回路（ＣＰ） ３０ 低域通過フィルタ（ＬＰＦ） ４０ 電圧制御発振回路（Ｖｃｏ） ５０ 分周回路(divider) ６０ 電圧制御電流発生回路（ＢＧ） ６２ 加算器 ７０ 電流制御発振回路（Ｃｃｏ） ８０ 電流調整回路 ９０、１００ スイッチ １０１ コンデンサ １０２ 従来回路の第１の電圧制御電流源（Ｉbias1 ） １０３ 従来回路の第２の電圧制御電流源（Ｉbias2 ） ＭＮ１〜１５ ｎ型ＭＯＳトランジスタ ＭＰ１〜１６ ｐ型ＭＯＳトランジスタ Ｉ０、Ｉ１ 定電流回路
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03L 7/099 H03B 1/00
Claims (3)
- 【請求項１】 帰還回路に構成され位相同期を行う電圧
制御発振回路において、製造条件により発振周波数がばらついた場合の（ａ）ｆ
ａｓｔ条件、（ｂ）ｔｙｐ条件、（ｃ）ｓｌｏｗ条件の
それぞれに対応した、互いに異なる制御電圧−出力電流
特性を有する少なくとも３つの 電圧制御電流発生回路
と、前記少なくとも３つの電圧制御電流発生回路からの出力
電流を加算する加算器と、 前記加算器の出力する電流を入力として発振動作が制御
される 電流制御発振回路とを具備し、当該電圧制御発振回路へ入力される前記制御電圧−前記
電流制御発振回路から出力される発振周波数の入力電圧
−発信周波数特性を、前記（ａ）ｆａｓｔ条件、（ｂ）
ｔｙｐ条件、（ｃ）ｓｌｏｗ条件のそれぞれの製造条件
に対応した発振特性を備えて構成した ことを特徴とする
電圧制御発振回路。 - 【請求項２】 前記制御電圧は、該制御電圧の電圧範囲
を低い電圧領域で前記（ａ）ｆａｓｔ条件の時に対応
し、中間の電圧領域で（ｂ）ｔｙｐ条件の時に対応し、
高い電圧領域で（ｃ）ｓｌｏｗ条件の時に対応して構成
したことを特徴とする請求項１に記載の電圧制御発振回
路。 - 【請求項３】 前記電圧制御発振回路は、位相／周波数
比較回路と、チャージポンプ回路と、低域通過フィルタ
と、分周回路とをさらに具備して構成され、前記製造条
件のばらつきに対する前記電流制御発振回路の発振特性
の安定性を高めたことを特徴とする請求項１または２に
記載の電圧制御発振回路。
Priority Applications (6)
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|---|---|---|---|
| JP09333171A JP3102396B2 (ja) | 1997-12-03 | 1997-12-03 | 電圧制御発振回路 |
| TW087119699A TW488130B (en) | 1997-12-03 | 1998-11-26 | Voltage controlled oscillation circuit |
| KR1019980052568A KR100343405B1 (ko) | 1997-12-03 | 1998-12-02 | 전압제어발진회로 |
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| CNB981230679A CN1150678C (zh) | 1997-12-03 | 1998-12-03 | 受电压控制的振荡电路 |
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| Application Number | Priority Date | Filing Date | Title |
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| Publication Number | Publication Date |
|---|---|
| JPH11168378A JPH11168378A (ja) | 1999-06-22 |
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| KR (1) | KR100343405B1 (ja) |
| CN (1) | CN1150678C (ja) |
| TW (1) | TW488130B (ja) |
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| US8143957B2 (en) | 2006-01-11 | 2012-03-27 | Qualcomm, Incorporated | Current-mode gain-splitting dual-path VCO |
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