JPH09223960A - 位相同期装置 - Google Patents

Abstract

(57)【要約】 【課題】所定周波数の発振信号を基準周波数に分周した
基準信号と電圧制御発振器（以下、ＶＣＯ）からの出力
信号を分周した比較信号の位相差が零の付近において
も、不感帯が生じない位相比較部を備えたことにより、
位相雑音特性が改善された位相同期装置を得る。 【解決手段】位相同期装置において、位相比較部５に３
個の位相比較器７Ｂ１〜７Ｂ３と、位相比較器７Ｂ２の
基準信号の入力側に設けられ適切な遅延時間だけ遅れて
基準信号を入力させる遅延回路６Ａ２と、前記位相比較
器とは別の位相比較器７Ｂ３の比較信号の入力側に設け
られ適切な遅延時間だけ遅れて比較信号を入力させる遅
延回路６Ａ３を設け、３個の位相比較器７Ｂ１〜７Ｂ３
からの位相差信号を２個の加算器１３Ｄ１，１３Ｄ２で
それぞれ加算する。そして、この加算後の位相差信号を
チャージポンプ９に位相差信号として供給して、ＶＣＯ
１１によって発信させることにより、所定周波数の発振
信号を基準周波数に分周した基準信号とＶＣＯ１１から
の出力信号を分周した比較信号の位相差が零の付近にお
いても、不感帯が生じない位相同期装置を得る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、一定の周波数を
発振する発振器に用いられる位相同期装置に関する。

【０００２】

【従来の技術】従来例として一般的な位相同期装置であ
るＰＬＬ周波数シンセサイザ回路２２１を図２４に示
す。２２１はＰＬＬ周波数シンセサイザ回路、２は所定
周波数の発信信号ｆｘを出力する水晶発振器、３は水晶
発振器２からの所定周波数の発振信号ｆｘを基準周波数
に分周して基準信号ｆｒを出力する基準分周器、４はＶ
ＣＯ１１からの出力信号を分周して比較信号ｆｐを出力
する比較分周器、７は基準信号ｆｒと比較信号ｆｐを入
力とし両信号の位相を比較する位相比較器である。

【０００３】９は位相比較器７から出力される位相差信
号ｆｕ，ｆｄを入力しこの位相差信号ｆｕ，ｆｄに基づ
いた制御信号ｆｃを出力するチャージポンプ、１０はチ
ャージポンプ９から出力される制御信号ｆｃを平滑して
パルス成分を除去したＬＰＦ出力信号ｆａを出力するＬ
ＰＦ（ローパスフィルタ）、１１はＬＰＦ１０から出力
されるＬＰＦ出力信号ｆａの電圧値に応じた周波数の出
力信号ｆｖを出力するＶＣＯ（電圧制御発振器）であ
る。

【０００４】つぎに動作について説明する。基準分周器
３は水晶発振器２の所定周波数の発振信号ｆｘを基準周
波数に分周して基準信号ｆｒを位相比較器７に出力す
る。比較分周器４はＶＣＯ１１から出力される出力信号
ｆｖを設定周波数に基づいて分周して比較信号ｆｐを位
相比較器７に出力する。位相比較器７は基準信号ｆｒと
比較信号ｆｐの位相を比較し、その比較結果に基づく位
相差信号ｆｕ，ｆｄをチャージポンプ９に出力する。チ
ャージポンプ９は位相差信号ｆｕ，ｆｄに基づいた制御
信号ｆｃをＬＰＦ１０に出力する。ＬＰＦ１０はチャー
ジポンプ９の制御信号ｆｃを平滑してパルス成分を除去
したＬＰＦ出力信号ｆａを発振周波数の補正値としてＶ
ＣＯ１１に出力する。そして、ＬＰＦ出力信号ｆａの電
圧値に応じた周波数の出力信号ｆｖがＶＣＯ１１から出
力され、この出力信号ｆｖは比較分周器４に帰還され
る。このような動作が繰り返し実行されることによっ
て、ＶＣＯ１１の出力信号ｆｖを設定周波数に基づいて
分周した比較信号ｆｐは最終的に基準信号ｆｒにロック
され、その結果ＶＣＯ１１の出力信号ｆｖは基準信号ｆ
ｒにロックされる。

【０００５】

【発明が解決しようとする課題】上記のように構成され
たＰＬＬ周波数シンセサイザ回路２２１において、位相
比較器７は基準信号ｆｒと比較信号ｆｐの位相を比較し
その比較結果に基づく位相差信号ｆｕ，ｆｄをチャージ
ポンプ９に出力する。しかし、位相比較器７には基準信
号ｆｒと比較信号ｆｐの位相差が零の付近において不感
帯が存在する。ここで不感帯について述べる。上述した
従来の位相比較器７では、図２５に示すように２つの入
力信号（ここでは、基準信号ｆｒと比較信号ｆｐを指
す）の位相差が接近し零に近づいたときに、位相比較器
７が位相差信号ｆｕ，ｆｄを正常に発生できない範囲が
存在するという問題がある。これを不感帯と言う。

【０００６】具体的には、図２５において、横軸が２つ
の入力端子に印加された２つの入力信号の位相差を示
し、縦軸が２つの出力端子へ送出される２つの出力信号
を積分して得た直流成分の差を表わしている。これは、
入力位相差に対する出力パルスの感度を示しているもの
であり、直線の傾きが感度である。図２５は、感度が入
力位相差零付近で急激に変化することを示している。従
って、このような位相比較器７を備えるＰＬＬ周波数シ
ンセサイザ回路２２１では、位相差零の付近での動作が
不安定化するのである。基準信号ｆｒと比較信号ｆｐの
位相差が前記不感帯領域に入ると、位相比較器７は基準
信号ｆｒと比較信号ｆｐの位相比較結果に基づく位相差
信号ｆｕ，ｆｄをチャージポンプ９に出力できず、実質
的にこの間位相比較器７はその機能を果たさない為、不
感帯を抜け出すまでＶＣＯ１１の出力信号周波数はドリ
フトする。その結果、ＶＣＯ１１の出力信号ｆｖはジッ
タを起こし、このような位相比較器７を備えるＰＬＬ周
波数シンセサイザ回路２２１の位相雑音特性劣化の原因
となる。ここでジッタとは、制御信号が入力されないＶ
ＣＯの出力信号が非制御状態で微少に変化している状態
を言う。

【０００７】前記不感帯を生ずる原因は、出力バッファ
ゲートにある。即ち、出力バッファゲートには動作遅延
時間や波形のなまり等があるので、出力し得るパルスの
最小時間幅が存在する。従って、基準信号ｆｒと比較信
号ｆｐの位相差が零の付近では入力バッファゲートの出
力幅は非常に狭く、出力バッファゲートの出力し得るパ
ルスの最小時間幅以下となるので、出力バッファゲート
は基準信号ｆｒと比較信号ｆｐの位相差が零の付近での
位相差情報を出力できず、不感帯が生ずるのである。し
かし、出力バッファゲートは負荷駆動能力を高めるため
に不可欠であるので、これを存置したままでの改善が望
まれている。本願発明は、基準信号と比較信号の位相差
が零の付近においても不感帯が生じない位相同期回路を
得ることを目的とする。

【０００８】なお、不感帯を排除する先行技術として、
特開平２−２１７２４号公報と、特開平４−２５３４２
３号公報があるが、本願発明とは構成が全く異なるだけ
でなく、以下の点でその効果も異なる。 ◆特開平２−２１７２４号公報 本先行技術では、読み出し信号とＶＣＯクロックの各１
パルスを一組と考え、その信号一組ごとに位相比較器に
リセットを掛けることで不感帯を排除しているが、周波
数に関係無く位相を引き込む作用があるので、ＶＣＯク
ロックの周波数が読み出し信号の周波数の整数倍の場合
でも誤ってロックしてしまう。本願発明では、一般的な
位相比較器を組合わせた構成なので、本先行技術のよう
に誤ってロックしてしまうことはない。

【０００９】◆特開平４−２５３４２３号公報 本先行技術では、見かけ上不感帯が分からなくなるのみ
で電圧制御発振器の出力信号が永久的に安定しない（不
感帯付近で細かく揺れを起こしている）ので、ＰＬＬ周
波数シンセサイザ回路の位相雑音特性は改善されない
が、本願発明では、かかる不具合が発生しない。また、
本先行技術では、位相比較器内部の遅延素子によって不
感帯の出現場所を移動しているだけなので、実際には、
位相比較器自体に存在する不感帯を完全に回避すること
は不可能であるが、本願発明は、位相比較器外部の遅延
回路によるものなので、位相比較器自体に存在する不感
帯を回避することが可能である。また、本先行技術で
は、遅延素子は１つだけでしかも遅延量が固定式なので
上下（チャージポンプの充放電）のバランスを調整する
ことができないが、本願発明では、上下のバランスを独
立して調整することが可能である。さらに本願発明で
は、上下（チャージポンプの充放電）のゲインを独立し
て調整することも可能である。

【００１０】

【課題を解決するための手段】この発明にかかる位相同
期装置においては、外部入力信号と発振信号との位相差
を第１の位相差として検出する第１の位相比較手段と、
上記外部入力信号を予め定められた時間遅延させ出力す
る第１の遅延手段と、この第１遅延手段の出力信号と上
記発振信号との位相差を第２の位相差として検出する第
２の位相比較手段と、上記発振信号を予め定められた時
間遅延させ出力する第２の遅延手段と、この第２の遅延
手段の出力信号と上記外部入力信号との位相差を第３位
相差として検出する第３の位相比較手段と、上記第１の
位相差と、上記第２の位相差と、上記第３の位相差とを
加算する加算手段と、この加算手段の加算結果に基づい
て発振する周波数を変化させ、上記発振信号として出力
する発振手段と、を備えるものである。不感帯のない位
相同期装置を得ることができる。

【００１１】また、上記第１の遅延回路又は上記第２の
遅延回路は、直列に接続された複数段のインバータを備
えるものである。

【００１２】また、上記第１の遅延回路又は上記第２の
遅延回路は、遅延線を備えるものである。

【００１３】また、上記第１の遅延回路又は上記第２の
遅延回路は、予め定められた個数のクロックが入力され
たときに入力した信号を出力するカウンタ回路を備える
ものである。

【００１４】また、上記第１の遅延回路は、上記外部入
力信号を受けて上記第２の位相比較器へ出力する抵抗器
と、一方の端子をこの抵抗器と上記第２の位相比較器と
の間に接続され、他方の端子を接地されたコンデンサ
と、を備えるものである。

【００１５】また、上記第１の遅延回路又は上記第２の
遅延回路は、入力信号を予め定められた時間遅延させ出
力するバッファ回路を備えるものである。

【００１６】また、上記発振手段は、上記加算結果に基
づき電流の流出量を調節して出力するチャージポンプ
と、このチャージポンプの出力した電流を平滑化して出
力するローパスフィルタと、このローパスフィルタの出
力する電流によって発生する電圧に基づいて上記発振信
号の発振周波数を変化させる発振器とを備え、上記加算
手段は、上記加算結果を外部から指定された利得に基づ
き出力するものである。加算手段は、指定された上記利
得に基づき加算結果を出力するため、チャージポンプの
入力許容範囲内で加算結果を出力することができ、位相
比較器から出力される位相差の条件が変化してもチャー
ジポンプを正常に動作させることができる。そのため、
汎用性に優れた位相同期装置を得ることができる。

【００１７】また、上記第１の遅延回路は、外部からの
信号により遅延時間を設定し、この設定した遅延時間に
より上記外部入力信号を遅延させて出力し、上記第２の
遅延回路は、外部からの信号により遅延時間を設定し、
この遅延時間により上記発振信号を遅延させて出力する
ものである。位相差に対する周波数変化の度合いを容易
に調整することができる。

【００１８】また、上記第１の遅延回路は、上記外部入
力信号を入力し上記第２の位相比較器へ出力するととも
に、外部からの信号により抵抗値を変化させる第１の可
変抵抗器と、一方の端子をこの第１の可変抵抗器と上記
第２の位相比較器との間に接続され、他方の端子を接地
された第１のコンデンサと、を備え、上記第２の遅延回
路は、上記発振入力信号を入力し上記第３の位相比較器
へ出力するとともに、外部からの信号により抵抗値を変
化させる第２の可変抵抗器と、一方の端子をこの第２の
可変抵抗器と上記第３の位相比較器との間に接続され、
他方の端子を接地された第２のコンデンサと、を備える
ものである。

【００１９】また、上記第１の遅延回路は、外部からの
信号により指定された個数のクロックが入力されたとき
に、上記外部入力信号を出力する第１のカウンタ回路を
備え、上記第２の遅延回路は、外部からの信号により指
定された個数のクロック信号が入力されたときに、上記
発振信号を出力する第２のカウンタ回路を備えるもので
ある。

【００２０】また、上記第１の遅延回路は、外部からの
信号により発振周波数を変化させクロックを発振する第
１の発振器と、この第１の発振器からのクロックをカウ
ントし、このクロックが予め定められた個数となったと
きに上記外部入力信号を出力する第１のカウンタ回路と
を備え、上記第２の遅延回路は、外部からの信号により
発振周波数を変化させクロックを発振する第２の発振器
と、この第２の発振器からのクロックをカウントし、こ
のクロックが予め定められた個数となったときに上記発
振信号を出力する第２のカウンタ回路とを備えるもので
ある。

【００２１】また、上記第１の遅延回路は、入力した信
号を予め定められた時間遅延させて出力する遅延手段を
直列に複数段接続し、これらの遅延手段のそれぞれに、
遅延手段の入力側と出力側とを接続する第１のスイッチ
を並列に接続するとともに、上記第１のスイッチそれぞ
れの入切を外部からの信号により制御し、上記第２の遅
延回路は、上記遅延手段を直列に複数段接続し、これら
の遅延手段のそれぞれに、遅延手段の入力側と出力側と
を接続する第２のスイッチを並列に接続するとともに、
上記第２のスイッチそれぞれの入切を外部からの信号に
より制御するものである。

【００２２】また、上記加算手段は、位相差の加算結果
を外部から指定された利得に基づき出力するものであ
る。遅延回路により直線性を調節し、加算回路により傾
きを調整するため、位相差に対する周波数変化の特性を
自在に調整することができる。

【００２３】

【発明の実施の形態】本願発明における位相同期装置の
実施の形態として、以下のようなＰＬＬ周波数シンセサ
イザ回路を説明する。 実施の形態１．図１はこの実施の形態１のＰＬＬ周波数
シンセサイザ回路を説明する回路図である。図１におい
て、１はＰＬＬ周波数シンセサイザ回路、２は所定周波
数の発信信号ｆｘを出力する水晶発振器、３は水晶発振
器２からの所定周波数の発振信号ｆｘを基準周波数に分
周して基準信号ｆｒを出力する基準分周器、４はＶＣＯ
１１からの出力信号を分周して比較信号ｆｐを出力する
比較分周器、５は基準信号ｆｒと比較信号ｆｐを入力と
し両信号の位相を比較する位相比較部であり、遅延回路
６Ａ２，６Ａ３、位相比較器７Ｂ１〜７Ｂ３、加算器１
３Ｄ１，１３Ｄ２によって構成されている。７Ｂ１は、
前記基準信号ｆｒと前記比較信号 ｆｐとの位相を比較
しその比較結果に基づく位相差信号ｆｕ１，ｆｄ１を出
力する位相比較器、７Ｂ２は前記基準信号ｆｒを適切な
時間だけ遅延させた信号ｆｒ２と前記比較信号ｆｐとの
位相を比較しその比較結果に基づく位相差信号ｆｕ２，
ｆｄ２を出力する位相比較器、７Ｂ３は前記基準信号ｆ
ｒと前記比較信号ｆｐを適切な時間だけ遅延させた信号
ｆｐ３との位相を比較しその比較結果に基づく位相差信
号ｆｕ３，ｆｄ３を出力する位相比較器である。

【００２４】６Ａ２は位相比較器７Ｂ２の基準信号ｆｒ
の入力側に設けられ前記位相比較器７Ｂ２の基準信号ｆ
ｒの入力を適切な時間だけ遅れた信号ｆｒ２にして前記
位相比較器７Ｂ２に入力させる遅延回路、６Ａ３は位相
比較器７Ｂ３の比較信号ｆｐの入力側に設けられ前記位
相比較器７Ｂ３の比較信号ｆｐの入力を適切な時間だけ
遅れた信号ｆｐ３にして前記位相比較器７Ｂ３に入力さ
せる遅延回路である。１３Ｄ１は前記位相比較器７Ｂ１
〜７Ｂ３が出力する位相差信号ｆｕ１〜ｆｕ３を入力し
加算してチャージ信号に当たる１つの位相差信号ｆｕを
チャージポンプ９に出力する加算器、１３Ｄ２は、前記
位相比較器７Ｂ１〜７Ｂ３が出力する位相差信号ｆｄ１
〜ｆｄ３を入力し加算してディスチャージ信号に当たる
１つの位相差信号ｆｄをチャージポンプ９に出力する加
算器である。

【００２５】９は２個の加算器１３Ｄ１，１３Ｄ２から
出力される位相差信号ｆｕ，ｆｄを入力し前記位相差信
号ｆｕ，ｆｄに基づいた制御信号ｆｃを出力するチャー
ジポンプ、１０はチャージポンプ９から出力される制御
信号ｆｃを平滑してパルス成分を除去したＬＰＦ出力信
号ｆａを出力するＬＰＦ（ローパスフィルタ）、１１は
ＬＰＦ１０から出力されるＬＰＦ出力信号ｆａの電圧値
に応じた周波数の出力信号ｆｖを出力するＶＣＯ（電圧
制御発振器）である。

【００２６】次に動作について説明する。まず、概要に
ついて説明すると、水晶発振器２から発信された信号
は、基準分周器によって所定の周波数にｆｒとして分周
される。また、ＶＣＯ１１から発信された信号ｆｖは比
較分周器４によって分周されｆｐとして出力される。基
準分周器３の出力信号ｆｒと比較分周器４の出力信号ｆ
ｐとは、位相比較部５によって位相比較され、その位相
差に応じた電圧がチャージポンプ９に発生する。この実
施の形態１では、位相比較部５に３個の位相比較器７Ｂ
１〜７Ｂ３と２個の遅延回路６Ａ２，６Ａ３と２個の加
算器１３Ｄ１，１３Ｄ２を用い、１つの位相比較器７Ｂ
２の基準信号ｆｒの入力側に設けられ適切な遅延時間だ
け遅れた基準信号ｆｒ２を前記位相比較器７Ｂ２に出力
する遅延回路６Ａ２と、前記位相比較器７Ｂ２とは別の
位相比較器７Ｂ３の比較信号ｆｐの入力側に設けられ適
切な遅延時間だけ遅れた比較信号ｆｐ３を前記位相比較
器７Ｂ３に出力する遅延回路６Ａ３を設けることによ
り、同時刻における各位相比較器７Ｂ１〜７Ｂ３の出力
信号にずれ位相差が生じる。この作用により３個の位相
比較器７Ｂ１〜７Ｂ３が同時に不感帯領域に入ることが
なくなる。加算器１３Ｄ１は前記位相比較器７Ｂ１〜７
Ｂ３が出力する位相差信号ｆｕ１〜ｆｕ３を入力し加算
してチャージ信号に当たる１つの位相差信号ｆｕをチャ
ージポンプ９に出力する。加算器１３Ｄ２は前記位相比
較器７Ｂ１〜７Ｂ３が出力する位相差信号ｆｄ１〜ｆｄ
３を入力し加算してディスチャージ信号に当たる１つの
位相差信号ｆｄをチャージポンプ９に出力する。チャー
ジポンプ９は２個の加算器１３Ｄ１，１３Ｄ２から出力
される位相差信号ｆｕ，ｆｄを入力し前記位相差信号ｆ
ｕ，ｆｄに基づいた制御信号ｆｃを出力するので、基準
信号ｆｒと比較信号ｆｐの位相差が零の付近においても
不感帯が生じず、実質的に位相比較部５には図２に示し
たように不感帯がなくなる。その結果、不感帯を持たな
い位相比較部５を備えたことにより位相雑音特性が改善
されたＰＬＬ周波数シンセサイザ回路１を得る。図２
は、チャージポンプから出力される信号ｆｃの位相差に
よる変化を表した図である。従来のＰＬＬ周波数シンセ
サイザ回路では、図２５に示したように位相差が０の付
近では不感帯が生じていたが、本願発明による図２で
は、Ｔ１〜Ｔ５までの全ての期間において不感帯が発生
していない。これはいずれの期間においても、いずれか
の位相比較器が位相差を検知しており、加算器において
和をとることにより適切な結果を得るためである。

【００２７】つぎに、より詳細な説明を図３〜図８に従
って説明する。図３は、図１に示したＰＬＬ周波数シン
セサイザ回路の具体例である。図３において図１と同一
の符号は同一又は相当の部分を表す。６Ａ２１は、基準
分周器の出力信号ｆｒを遅延させて出力する遅延回路で
あり、２段のインバータによって構成されている。６Ａ
３１は比較分周器の出力信号ｆｐを遅延させて出力する
遅延回路であり、同様に２段のインバータによって構成
されている。また、チャージポンプ９は、ＮＰＮとＰＮ
Ｐの２つのトランジスタで構成されている。

【００２８】次に動作について説明する。水晶発振器２
は所定周波数の発振信号ｆｘを出力する。基準分周期３
は前記発振信号ｆｘを基準周波数に分周して基準信号ｆ
ｒを出力する。比較分周器４はＶＣＯ１１から入力され
る出力信号ｆｖを設定周波数に基づいて分周して比較信
号ｆｐを出力する。位相比較器７Ｂ１は、基準分周器３
の基準信号ｆｒを入力するとともに比較分周器４の比較
信号ｆｐを入力し位相差を比較しその比較結果に基づく
位相差信号ｆｕ１，ｆｄ１を出力する。

【００２９】遅延回路６Ａ２１，６Ａ３１は、入力した
基準信号ｆｒ、比較信号ｆｐをそれぞれ遅延時間ｔ２，
ｔ３だけ遅らせた基準信号ｆｒ２及び比較信号ｆｐ３を
出力する。位相比較器７Ｂ２は、基準信号ｆｒ２を入力
するとともに比較信号ｆｐを入力し位相差を比較しその
比較結果に基づく位相差信号ｆｕ２，ｆｄ２を出力す
る。位相比較器７Ｂ３は、基準信号ｆｒを入力するとと
もに基準信号ｆｐ３を入力し位相差を比較しその比較結
果に基づく位相差信号ｆｕ３，ｆｄ３を出力する。

【００３０】加算器１３Ｄ１は、位相差信号ｆｕ１〜ｆ
ｕ３を入力し加算してその加算された位相差信号ｆｕを
チャージポンプ９に出力する。加算器１３Ｄ２は、位相
差信号ｆｄ１〜ｆｄ３を入力し加算してその加算された
位相差信号ｆｄをチャージポンプ９に出力する。チャー
ジポンプ９は電源Ｖｃｃにエミッタ端子が接続されたト
ランジスタＴｒ１と、コレクタ端子がＮＰＮトランジス
タＴｒ１のコレクタ端子に接続されエミッタ端子が接地
ＧＮＤに接続されたＰＮＰトランジスタＴｒ２で構成さ
れ、ＮＰＮトランジスタＴｒ１のベース端子には位相差
信号ｆｕが入力されており、ＮＰＮトランジスタＴｒ１
が制御されることによりチャージポンプ９からＬＰＦ１
０に制御信号ｆｃが出力される。

【００３１】ＰＮＰトランジスタＴｒ２のベース端子に
は位相差信号ｆｄが入力されており、ＰＮＰトランジス
タＴｒ２が制御されることによりチャージポンプ９から
ＬＰＦ１０に制御信号ｆｃが出力される。ＬＰＦ１０は
制御信号ｆｃを平滑する過程において、制御信号ｆｃの
値３Ｈ〜３Ｌに相当する充放電によりＬＰＦ出力信号ｆ
ａの電位を発生し出力する。前記ＬＰＦ出力信号ｆａは
ＶＣＯ１１に入力され、ＶＣＯ１１からこのＬＰＦ出力
信号ｆａの電圧値に応じた周波数の出力信号ｆｖが比較
分周器４に帰還される。

【００３２】このような動作が繰り返し実行されること
によって比較信号ｆｐは最終的に基準信号ｆｒにロック
され、その結果ＶＣＯ１１の出力信号ｆｖは基準信号ｆ
ｒにロックされる。

【００３３】次に、以上の動作によって不感帯のない位
相比較部５出力が得られること図２に示した５つの期間
ごとに説明する。図４〜８は、ＰＬＬ周波数シンセサイ
ザ回路の出力波形を示したタイミングチャートであり、
それぞれ順番に期間Ｔ１，Ｔ２，Ｔ３，Ｔ４，Ｔ５にお
ける出力波形を示している。図４〜８において、図３と
同一の符号は当該部分における信号を表している。

【００３４】◆期間Ｔ１ 図４は、期間Ｔ１の状態を表しており、位相比較部５内
の３個の位相比較器７Ｂ１〜７Ｂ３の全てが不感帯に入
っていない状態における作用を示すタイミングチャート
である。比較分周器４の比較信号ｆｐの位相が基準分周
器３の基準信号ｆｒの位相よりも大きく進んでいる期間
Ｔ１においては、位相比較器７Ｂ１の位相差信号ｆｕ１
はＨレベルに保持され、位相差信号ｆｄ１はその位相差
分のポジティプパルスを含んだものとなる。比較信号ｆ
ｐの位相は同様に基準信号ｆｒ２の位相よりも速いの
で、位相比較器７Ｂ２の位相差信号ｆｕ２はＨレベルに
保持され、位相差信号ｆｄ２はその位相差分のポジティ
ブパルスを含んだものとなる。比較信号ｆｐ３の位相は
同様に基準信号ｆｒの位相よりも速いので、位相比較器
７Ｂ３の位相差信号ｆｕ３はＨレベルに保持され、位相
差信号ｆｄ３はその位相差分のポジティブパルスを含ん
だものとなる。従って、比較分周器４の比較信号ｆｐの
位相が基準分周器３の基準信号ｆｒの位相よりも大きく
進んでいる期間Ｔ１においては、位相差信号ｆｄ１，ｆ
ｄ２，ｆｄ３の各ポジティブパルスに基づいてチャージ
ポンプ９のＮＰＮトランジスタＴｒ２がオンオフされ、
チャージポンプ９の制御信号ｆｃが図４のように制御さ
れ、ＬＰＦの出力信号ｆａの電圧レベルが低下する。

【００３５】◆期間Ｔ２ 図５は前記ＰＬＬシンセサイザ回路１の期間Ｔ２、すな
わち位相比較部５内の３個の位相比較器７Ｂ１〜７Ｂ３
のうち位相比較器７Ｂ３のみがが不感帯に入っている状
態における作用を示すタイミングチャートである。比較
分周器４の比較信号ｆｐの位相が基準分周器３の基準信
号ｆｒの位相よりも遅延回路に設定した遅延時間分だけ
進んでいる期間Ｔ２においては、位相比較器７Ｂ１の位
相差信号ｆｕ１はＨレベルに保持され、位相差信号ｆｄ
１はその位相差分のポジティプパルスを含んだものとな
る。比較信号ｆｐの位相は同様に基準信号ｆｒ２の位相
よりも速いので、位相比較器７Ｂ２の位相差信号ｆｕ２
はＨレベルに保持され、位相差信号ｆｄ２はその位相差
分のポジティブパルスを含んだものとなる。比較信号ｆ
ｐ３の位相は基準信号ｆｒの位相との位相差がないの
で、位相比較器７Ｂ３の位相差信号ｆｕ３はＨレベルに
保持され、位相差信号ｆｄ３はＬレベルに保持される。
従って、比較分周器４の比較信号ｆｐの位相が基準分周
器３の基準信号ｆｒの位相よりも遅延回路に設定した遅
延時間分だけ進んでいる期間Ｔ２においては、位相差信
号ｆｄ１，ｆｄ２の各ポジティブパルスに基づいてチャ
ージポンプ９のＮＰＮトランジスタＴｒ２がオンオフさ
れ、チャージポンプ９の制御信号ｆｃが図５のように制
御され、ＬＰＦの出力信号ｆａの電圧レベルが低下す
る。

【００３６】◆期間Ｔ３ 図６は前記ＰＬＬシンセサイザ回路１の期間Ｔ３、すな
わち位相比較部５内の３個の位相比較器７Ｂ１〜７Ｂ３
のうち位相比較器７Ｂ１のみがが不感帯に入っている状
態における作用を示すタイミングチャートである。比較
分周器４の比較信号ｆｐの位相が基準分周器３の基準信
号ｆｒの位相と位相差が零または零付近である期間Ｔ３
においては、位相比較器７Ｂ１の位相差信号ｆｕ１はＨ
レベルに保持され、位相差信号ｆｄ１はＬレベルに保持
される。比較信号ｆｐの位相は基準信号ｆｒ２の位相よ
りも遅延回路に設定した遅延時間分だけ進んでいるの
で、位相比較器７Ｂ２の位相差信号ｆｕ２はＨレベルに
保持され、位相差信号ｆｄ２はその位相差分のポジティ
ブパルスを含んだものとなる。比較信号ｆｐ３の位相は
基準信号ｆｒの位相よりも遅延回路に設定した遅延時間
分だけ遅れているので、位相比較器７Ｂ３の位相差信号
ｆｕ３はその位相差分のネガティブパルスを含んだもの
となり、位相差信号ｆｄ３はＬレベルに保持される。従
って、比較分周器４の比較信号ｆｐの位相が基準分周器
３の基準信号ｆｒの位相と位相差が零または零付近であ
る期間Ｔ３においては、位相差信号ｆｄ２のポジティブ
パルスと位相差信号ｆｄ３のネガティブパルスｆｄ３に
基づいてチャージポンプ９のＮＰＮトランジスタＴｒ２
とＰＮＰトランジスタＴｒ１がそれぞれオンオフされ、
チャージポンプ９の制御信号ｆｃが図６のように制御さ
れ、ＬＰＦの出力信号ｆａの電圧レベルは変化しない。

【００３７】◆期間Ｔ４ 図７は前記ＰＬＬシンセサイザ回路１の期間Ｔ４、すな
わち位相比較部５内の３個の位相比較器７Ｂ１〜７Ｂ３
のうち位相比較器７Ｂ２のみがが不感帯に入っている状
態における作用を示すタイミングチャートである。比較
分周器４の比較信号ｆｐの位相が基準分周器３の基準信
号ｆｒの位相よりも、遅延回路に設定した遅延時間分だ
け遅れている期間Ｔ４においては、位相比較器７Ｂ１の
位相差信号ｆｕ１はその位相差分のネガティブパルスを
含んだものとなり、位相差信号ｆｄ１はＬレベルに保持
される。比較信号ｆｐの位相は基準信号ｆｒ２の位相と
の位相差がないので、位相比較器７Ｂ２の位相差信号ｆ
ｕ２はＨレベルに保持され、位相差信号ｆｄ２はＬレベ
ルに保持される。比較信号ｆｐ３の位相は基準信号ｆｒ
の位相よりも遅いので、位相比較器７Ｂ３の位相差信号
ｆｕ３はその位相差分のネガティブパルスを含んだもの
となり、位相差信号ｆｄ３はＬレベルに保持される。従
って、比較分周器４の比較信号ｆｐの位相が基準分周器
３の基準信号ｆｒの位相よりも遅延回路に設定した遅延
時間分だけ遅れている期間Ｔ４においては、位相差信号
ｆｄ１，ｆｄ３の各ネガティブパルスに基づいてチャー
ジポンプ９のＰＮＰトランジスタＴｒ１がオンオフさ
れ、チャージポンプ９の制御信号ｆｃが図７のように制
御され、ＬＰＦの出力信号ｆａの電圧レベルが上昇す
る。

【００３８】◆期間Ｔ５ 図８は前記ＰＬＬシンセサイザ回路１の期間Ｔ５、すな
わち位相比較部５内の３個の位相比較器７Ｂ１〜７Ｂ３
の全てが不感帯に入っていない状態における作用を示す
タイミングチャートである。比較分周器４の比較信号ｆ
ｐの位相が基準分周器３の基準信号ｆｒの位相よりも大
きく遅れている期間Ｔ５においては、位相比較器７Ｂ１
の位相差信号ｆｕ１はその位相差分のネガティブパルス
を含んだものとなり、位相差信号ｆｄ１はＬレベルに保
持される。比較信号ｆｐの位相は同様に基準信号ｆｒ２
の位相よりも遅いので、位相比較器７Ｂ２の位相差信号
ｆｕ２はその位相差分のネガティブパルスを含んだもの
となり、位相差信号ｆｄ２はＬレベルに保持される。比
較信号ｆｐ３の位相は同様に基準信号ｆｒの位相よりも
遅いので、位相比較器７Ｂ３の位相差信号ｆｕ３はその
位相差分のネガティブパルスを含んだものとなり、位相
差信号ｆｄ３はＬレベルに保持される。従って、比較分
周器４の比較信号ｆｐの位相が基準分周器３の基準信号
ｆｒの位相よりも大きく遅れている期間Ｔ５において
は、位相差信号ｆｄ１，ｆｄ２，ｆｄ３の各ネガティブ
パルスに基づいてチャージポンプ９のＰＮＰトランジス
タＴｒ１がオンオフされ、チャージポンプ９の制御信号
ｆｃが図８のように制御され、ＬＰＦの出力信号ｆａの
電圧レベルが上昇する。

【００３９】この結果、前記ＰＬＬシンセサイザ回路１
を用いれば、図２５に示すような従来の位相比較器によ
る位相差と出力電圧の関係において存在する不感帯比較
分周器４の比較信号ｆｐの位相が基準分周器３の基準信
号ｆｒの位相と位相差が零または零付近である期間Ｔ３
に当たる期間は、位相差信号ｆｄ２のポジティブパルス
と位相差信号ｆｕ３のネガティブパルスに基づいてチャ
ージポンプ９のＮＰＮトランジスタＴｒ２とＰＮＰトラ
ンジスタＴｒ１がそれぞれが互いに打ち消し合う方向に
パルスを出しているので、実際には不感帯期間に入ら
ず、かつチャージボンプが制御されている状態になる。

【００４０】このように、この実施の形態１では、３個
の位相比較器７Ｂ１〜７Ｂ３と２個の遅延回路６Ａ２
１，６Ａ３１と２個の加算器１３Ｄ１，１３Ｄ２を設
け、位相比較器７Ｂ１の位相差信号ｆｕ１，ｆｄ１と位
相比較器７Ｂ２の位相差信号ｆｕ２，ｆｄ２と位相比較
器７Ｂ３の位相差信号ｆｕ３，ｆｄ３とを加算器１３Ｄ
１，１３Ｄ２によって加算して、その加算された位相差
信号ｆｕ，ｆｄをチャージポンプ９に入力させること
で、所定周波数の発振信号ｆｘを基準周波数に分周した
基準信号ｆｒとＶＣＯ１１からの出力信号ｆｖを分周し
た比較信号ｆｒの位相差が零の付近においても、図２に
示すように不感帯が生じない位相比較部５を備えたこと
により位相雑音特性が改善されたＰＬＬ周波数シンセサ
イザ回路１を得る。

【００４１】実施例１．１ 図１に示した遅延回路６Ａ２、６Ａ３は、それぞれ図９
の６Ａ２２、６Ａ３２に示すような遅延線により構成す
ることができる。この図９において、図１と同一の符号
は同一又は相当の部分を表している。ＰＬＬ周波数シン
セサイザ回路１内の位相比較部５において、２個の遅延
回路６Ａ２２，６Ａ３２に、入力された信号を遅延させ
て出力する作用を持つ遅延線を設けることにより、不感
帯を持たない位相比較部５を得ることができる。

【００４２】実施例１．２ 図１に示した遅延回路６Ａ２、６Ａ３は、それぞれ図１
０の６Ａ２３、６Ａ３３に示すようなカウンタ回路によ
り構成することができる。この図１０において、図１と
同一の符号は同一又は相当の部分を表している。ＰＬＬ
周波数シンセサイザ回路１内の位相比較部５において、
２個の遅延回路６Ａ２３，６６Ａ３３に、入力されたク
ロック信号ＣＬＫをカウントし前記カウント数があらか
じめ設定されたカウント値と等しい値になると入力信号
を出力する作用を持つカウンタ回路を設けることによ
り、不感帯を持たない位相比較部５を得る。クロック信
号ＣＬＫは、遅延回路６Ａ２３，６Ａ３３の外部から適
切な周波数で供給される。

【００４３】実施例１．３ 図１に示した遅延回路６Ａ２、６Ａ３は、それぞれ図１
１の６Ａ２４、６Ａ３４に示すようなＲＣ回路により構
成することができる。この図１１において、図１と同一
の符号は同一又は相当の部分を表している。ＰＬＬ周波
数シンセサイザ回路１内の位相比較部５において、２個
の遅延回路６Ａ２４，６Ａ３４に、入力された信号を時
定数によって遅延させて出力する作用を持つＲＣ回路を
設けることにより、不感帯を持たない位相比較部５が得
られる。

【００４４】実施例１．４ 図１に示した遅延回路６Ａ２、６Ａ３は、それぞれ図１
２の６Ａ２５、６Ａ３５に示すようなバッファにより構
成することができる。この図１２において、図１と同一
の符号は同一又は相当の部分を表している。ＰＬＬ周波
数シンセサイザ回路１内の位相比較部５において、２個
の遅延回路６Ａ２５，６Ａ３５に、入力された信号を遅
延させて出力する作用を持つゲートバッファを設けるこ
とにより、不感帯を持たない位相比較部５が得られる。

【００４５】実施の形態２．実施の形態２は、遅延時間
を可変に制御できる可変遅延回路を用いた実施の形態で
ある。図１３はこの実施の形態２のＰＬＬ周波数シンセ
サイザ回路の回路図である。図１３において図１と同一
の符号は同一又は相当の部分を表す。１２Ａ２は、基準
分周器３の出力信号ｆｒを外部からの制御信号ＣＮＴＬ
１に応じた時間分遅延させ、位相比較器７Ｂ２へ出力す
る可変遅延回路、１２Ａ３も同様に比較分周器４の出力
信号ｆｐを外部からの制御信号ＣＮＴＬ２に応じた時間
分遅延させ、位相比較器７Ｂ３へ出力する可変遅延回路
である。２５は、制御信号ＣＮＴＬ１、ＣＮＴＬ２によ
って、チャージポンプ９の出力信号ｆｃの上下のバラン
ス、すなわち位相が進んでいるときの信号と、位相が遅
れているときの信号とのバランスを保つことのできる位
相比較部２５である。

【００４６】まず、動作の概要を説明すると、基本的な
動作は実施の形態１で説明したＰＬＬ周波数シンセサイ
ザ回路と同様であるので、この実施の形態２の特徴的な
動作について説明する。位相比較部２５に３個の位相比
較器７Ｂ１〜７Ｂ３と２個の可変遅延回路１２Ａ２，１
２Ａ３と２個の加算器１３Ｄ１，１３Ｄ２を用い、チャ
ージポンプ９の出力信号ｆｃの上下のバランスが等しく
なるように外部からの制御信号ＣＮＴＬ１，ＣＮＴＬ２
によって設定することにより、３個の位相比較器７Ｂ１
〜７Ｂ３の出力信号の加算結果が位相差零となる。チャ
ージポンプ９は２個の加算器１３Ｄ１，１３Ｄ２から出
力される位相差信号ｆｕ，ｆｄを入力し前記位相差信号
ｆｕ，ｆｄに基づいた制御信号ｆｃを出力するので、基
準信号ｆｒと比較信号ｆｐの位相差が零の付近において
も、チャージポンプ９の出力信号ｆｃの上下のバランス
を保ちつつ、３個の各位相比較器７Ｂ１〜７Ｂ３が同時
に不感帯領域に入ることがなくなる。その結果、基準信
号ｆｒと比較信号ｆｐの位相差が零の付近においても不
感帯が生じず、かつ、チャージポンプ９の出力信号ｆｃ
の上下のバランスを保つ位相比較部２５を備えたことに
より位相雑音特性が改善されたＰＬＬ周波数シンセサイ
ザ回路１を得る。

【００４７】以下、この実施の形態２を具体化したＰＬ
Ｌ周波数シンセサイザ回路２１を図１４を用いて説明す
る。

【００４８】図１４において、図１３と同一の符号は同
一又は相当の部分を表す。可変遅延回路１２Ａ２１，１
２Ａ３１は可変抵抗とコンデンサによって構成され、そ
れぞれ基準分周器３、比較分周器４に接続されている。
そして、可変遅延回路１２Ａ２，１２Ａ３は入力した基
準信号ｆｒ、比較信号ｆｐをそれぞれ遅延時間ｔｖ２，
ｔｖ３だけ遅らせた基準信号ｆｒ２及び比較信号ｆｐ３
を出力する。可変遅延回路１２Ａ２１，１２Ａ３１内部
の可変抵抗は、外部からの調整が可能な制御信号ＣＮＴ
Ｌ１，ＣＮＴＬ２によって抵抗値を変化させることがで
きる。従って、可変遅延回路１２Ａ２１，１２Ａ３１の
遅延時間ｔｖ２，ｔｖ３は外部からの調整が可能な制御
信号ＣＮＴＬ１，ＣＮＴＬ２によって設定できる。

【００４９】この結果、ＰＬＬ周波数シンセサイザ回路
２１を用いれば、各ＰＬＬシンセサイザ回路に固有に存
在するチャージポンプの充放電の上下のアンバランスに
対応して、可変遅延回路１２Ａ２，１２Ａ３の遅延時間
ｔｖ２，ｔｖ３を設定できる。

【００５０】このように、この実施の形態２では、３個
の位相比較器７Ｂ１〜７Ｂ３と２個の可変遅延回路１２
Ａ２１，１２Ａ３１と２個の加算器１３Ｄ１，１３Ｄ２
を設け、位相比較器７Ｂ１の位相差信号ｆｕ１，ｆｄ１
と位相比較器７Ｂ２の位相差信号ｆｕ２，ｆｄ２と位相
比較器７Ｂ３の位相差信号ｆｕ３，ｆｄ３とを加算器１
３Ｄ１，１３Ｄ２によって加算して、その加算された位
相差信号ｆｕ，ｆｄをチャージポンプ９に入力させるこ
とで、所定周波数の発振信号ｆｘを基準周波数に分周し
た基準信号ｆｒとＶＣＯ１１からの出力信号ｆｖを分周
した比較信号ｆｒの位相差が零の付近においても不感帯
が生じず、かつ、チャージポンプ９の出力信号ｆｃの上
下のバランスを保つ位相比較部２５を備えたことによ
り、位相雑音特性がさらに改善されたＰＬＬ周波数シン
セサイザ回路を得ることができる。

【００５１】実施例２．１ 図１３に示した可変遅延回路１２Ａ２、１２Ａ３は、そ
れぞれ図１５の１２Ａ２１、１２Ａ３１に示すような抵
抗とバリキャップにより構成することができる。この図
１５において、図１３と同一の符号は同一又は相当の部
分を表している。ＰＬＬ周波数シンセサイザ回路１内の
位相比較部２５において、２個の可変遅延回路１２Ａ
２，１２Ａ３に、外部から入力される制御信号ＣＮＴＬ
１，ＣＮＴＬ２によって容量値を可変できるバリキャッ
プと抵抗を設けることにより、基準信号ｆｒと比較信号
ｆｐの位相差が零の付近においても不感帯が生じず、か
つ、チャージポンプ９の出力信号ｆｃの上下のバランス
を保つことができる。

【００５２】実施例２．２ 図１３に示した可変遅延回路１２Ａ２、１２Ａ３は、そ
れぞれ図１６の１２Ａ２３、１２Ａ３３に示すようなカ
ウンタ回路により構成し、カウンタ回路のカウント数を
外部からの制御信号ＣＴＲＬ１１，ＣＮＴＬ２１により
調整することにより実現できる。この図１６において、
図１３と同一の符号は同一又は相当の部分を表してい
る。ＰＬＬ周波数シンセサイザ回路１内の位相比較部２
５において、２個の可変遅延回路１２Ａ２３，１２Ａ３
３に、入力されたクロック信号ＣＬＫをカウントし前記
カウント数が外部から入力される制御信号ＣＮＴＬ１
１，ＣＮＴＬ１２によって制御されたカウント値と等し
い値になると入力信号を出力する作用を持つカウンタ回
路を設けることにより、基準信号ｆｒと比較信号ｆｐの
位相差が零の付近においても不感帯が生じず、かつ、チ
ャージポンプ９の出力信号ｆｃの上下のバランスを保つ
ことができる。

【００５３】実施例２．３ 図１３に示した可変遅延回路１２Ａ２、１２Ａ３は、そ
れぞれ図１７の１２Ａ２４、１２Ａ３４に示すようなカ
ウンタ回路により構成し、カウンタ回路に入力されるカ
ウンタ周波数を外部からの制御信号ＣＴＲＬ１２，ＣＮ
ＴＬ２２により調整することにより実現できる。この図
１７において、図１３と同一の符号は同一又は相当の部
分を表している。ＰＬＬ周波数シンセサイザ回路１内の
位相比較部２５と同様の位相比較部において、２個の可
変遅延回路１２Ａ２４，１２Ａ３４に、外部から入力さ
れる制御信号ＣＮＴＬ１２，ＣＮＴＬ２２によってパル
ス周波数を制御されたクロック信号ＣＬＫをカウントし
前記カウント数があらかじめ設定されたカウント値と等
しい値になると入力信号を出力する作用を持つカウンタ
回路を設けることにより、基準信号ｆｒと比較信号ｆｐ
の位相差が零の付近においても不感帯が生じず、かつ、
チャージポンプ９の出力信号ｆｃの上下のバランスを保
つ位相比較部２５が得られる。

【００５４】実施例２．４ 図１３に示した可変遅延回路１２Ａ２、１２Ａ３は、そ
れぞれ図１８の１２Ａ２５、１２Ａ３５に示すような直
列に接続されたゲートバッファとゲートバッファのそれ
ぞれに並列に接続されたスイッチによって構成すること
ができる。この図１８において、図１３と同一の符号は
同一又は相当の部分を表している。

【００５５】ＰＬＬ周波数シンセサイザ回路１内の位相
比較部２５において、２個の可変遅延回路１２Ａ２５，
１２Ａ３５に、外部から入力される制御信号ＣＮＴＬ１
３，ＣＮＴＬ１４，ＣＮＴＬ２３，ＣＮＴＬ２４によっ
てＯＮ／ＯＦＦされるスイッチＳＷが接続された複数の
ゲートバッファを設ける。スイッチＳＷがＯＮのときに
は、信号はゲートバッファを通過せずに位相比較器７Ｂ
２、７Ｂ３に伝わるため、信号の伝搬が遅延しない。そ
のため、可変遅延回路１２Ａ２５に設けられた２つのス
イッチのどちらかをＯＦＦとしている場合には、遅延時
間が短くなり、両方ともＯＮとしている場合には、遅延
時間が長くなる。可変遅延回路１２Ａ３５においても同
様である。なお、ゲートバッファの遅延時間を異なるよ
うに設定するとどのスイッチをＯＮ／ＯＦＦするかによ
ってより細かい遅延時間の調整をすることができる。以
上の構成により、この実施例２．４によれば、基準信号
ｆｒと比較信号ｆｐの位相差が零の付近においても不感
帯が生じず、かつ、チャージポンプ９の出力信号ｆｃの
上下のバランスを保つ位相比較部２５が得られる。

【００５６】実施の形態３．実施の形態３は、加算器の
利得を調整することによりチャージポンプに入力される
信号のレベルを調整しＰＬＬ周波数シンセサイザ回路に
汎用性を持たせることのできる実施の形態である。図１
９はこの実施の形態３のＰＬＬ周波数シンセサイザ回路
の回路図である。図１９において、図１と同一の符号は
同一又は相当の部分を表す。１３Ｄ１１は、前記位相比
較器７Ｂ１〜７Ｂ３が出力する位相差信号ｆｕ１〜ｆｕ
３を入力するとともに加算し、その加算結果を外部から
与えられた制御信号ＣＮＴＬ３に基づいた利得で増幅
し、位相差信号ｆｕとしてチャージポンプ９に出力する
利得可変加算器、１３Ｄ２１は、前記位相比較器７Ｂ１
〜７Ｂ３が出力する位相差信号ｆｄ１〜ｆｄ３を入力す
るとともに加算し、その加算結果を外部から与えられた
制御信号ＣＮＴＬ４に基づいた利得で増幅し、位相差信
号ｆｄとしてチャージポンプ９に出力する利得可変加算
器である。

【００５７】この実施の形態３のＰＬＬ周波数シンセサ
イザ回路１では、位相比較部３５に３個の位相比較器７
Ｂ１〜７Ｂ３と２個の遅延回路６Ａ２，６Ａ３と２個の
利得可変加算器１３Ｄ１１，１３Ｄ２１を用い、３個の
位相比較器７Ｂ１〜７Ｂ３から入力された信号ｆｕ１〜
ｆｕ３を加算し前記加算結果に当たる信号のレベルを外
部からの制御信号ＣＮＴＬ３によって調整し位相差信号
ｆｕをチャージポンプ９に出力する利得可変加算器１３
Ｄ１１と、３個の位相比較器７Ｂ１〜７Ｂ３から入力さ
れた信号ｆｄ１〜ｆｄ３を加算し前記加算結果に当たる
信号のレベルを外部からの制御信号ＣＮＴＬ４によって
調整し、位相差信号ｆｄをチャージポンプ９に出力する
利得可変加算器１３Ｄ２１を設けることにより、２個の
利得可変加算器１３Ｄ１１，１３Ｄ２１から出力される
位相差信号ｆｕ，ｆｄの信号レベルを制御し、ＰＬＬ周
波数シンセサイザ回路のループ特性を外部から調整でき
る。その結果、基準信号ｆｒと比較信号ｆｐの位相差が
零の付近においても不感帯が生じず、かつ、ＰＬＬ周波
数シンセサイザ回路のループ特性を外部から調整できる
位相比較部３５を備えたことにより位相雑音特性が改善
されたＰＬＬ周波数シンセサイザ回路１が得られる。

【００５８】次に動作について説明する。基本的な動作
は、実施の形態１と同様であるのでこの実施の形態３の
特徴的な動作について説明する。図１９に示すように、
この実施の形態３のＰＬＬ周波数シンセサイザ回路１で
は、利得可変加算器１３Ｄ１１は、３個の位相比較器７
Ｂ１〜７Ｂ３から入力された信号ｆｕ１〜ｆｕ３を加算
し前記加算結果に当たる信号のレベルを外部からの制御
信号ＣＮＴＬ３によって調整し位相差信号ｆｕをチャー
ジポンプ９に出力する。利得可変加算器１３Ｄ２１は、
３個の位相比較器７Ｂ１〜７Ｂ３から入力された信号ｆ
ｄ１〜ｆｄ３を加算し前記加算結果に当たる信号のレベ
ルを外部からの制御信号ＣＮＴＬ４によって調整し位相
差信号ｆｄをチャージポンプ９に出力する。

【００５９】この結果、第３発明の前記ＰＬＬシンセサ
イザ回路３１を用いれば、２個の利得可変加算器１３Ｄ
１１，１３Ｄ２１から出力される位相差信号ｆｕ，ｆｄ
の信号レベルを外部から制御し、ＰＬＬ周波数シンセサ
イザ回路のループ特性を調整できる。図２０は、チャー
ジポンプ９に入力される信号ｆｕ若しくはｆｄを示して
いる。（ａ）は、制御信号（ＣＮＴＬ１，ＣＮＴＬ２）
により調整される前の信号である。信号Ｇ１はチャージ
ポンプ９の入力信号許容レベルに適切に調整された信
号、Ｇ２は振幅値が小さすぎる状態、Ｇ３は振幅値が大
きすぎる状態を示している。これらの状態は動作周波
数、位相比較器等の性能に依存して発生する。信号ｆｕ
若しくはｆｄがＧ２又はＧ３の状態にあるとき、チャー
ジポンプ９はＨｉ又はＬｏｗの信号を正常に認識でき
ず、正常に動作をすることができないという問題が発生
する。

【００６０】具体的に説明すると、例えば、図２４の様
な一般的なＰＬＬ周波数シンセサイザにおいて、電源電
圧Ｖｃｃを３［ｖ］とすると、チャージポンプの入力電
圧はセンター１．５［ｖ］で、チャージ信号、及びディ
スチャージ信号は以下のようになる。ｆｕ（チャージ信
号）側はアクティブＬｏｗであり、Ｈｉ信号＝０．８
［ｖ］以下、Ｌｏｗ信号＝２．２［ｖ］以上となる。ｆ
ｄ（ディスチャージ信号）側はアクティブＨｉであり、
Ｈｉ信号＝２．２［ｖ］以上、Ｌｏｗ信号＝０．８
［ｖ］以下となる。仮に、１つの位相比較器のｆｕ（チ
ャージ信号）側のＨｉ信号が０．５［ｖ］、Ｌｏｗ信号
が２．５［ｖ］とし、図１９のように３つの位相比較器
出力を加算してチャージポンプに入力し単純にその電圧
も加算されるとすると、ｆｕ（チャージ信号）側のＬｏ
ｗ信号は２．５［ｖ］の信号電圧を複数回加算しても３
［ｖ］を超えることはないのでチャージポンプはＬｏｗ
信号を認識できるが、Ｈｉ信号は３つの位相比較器の内
２つ以上がＨｉ信号だと加算された信号電圧が０．８
［ｖ］を超えてしまいチャージポンプがＨｉ信号を認識
できないという問題が発せする。

【００６１】そこで、図１９の利得可変加算器１３Ｄ１
１，１３Ｄ２１を用いて外部からループ利得を調整し、
チャージポンプがＨｉ信号を認識できるようにする。図
２０の（ｂ）は、利得可変加算器１３Ｄ１１，１３Ｄ２
１により信号レベルを調節した信号ｆｕ、ｆｄである。
Ｇ１’はＧ１、Ｇ２’はＧ２、Ｇ３’はＧ３にそれぞれ
対応している。特に、信号レベルの過不足で正常に信号
を認識できなかったＧ２、Ｇ３においても信号レベルが
適切に補正されていることが分かる。

【００６２】よってループ利得増幅率変化に対する特性
変化として具体的な数値を挙げるならば、ＰＬＬ周波数
シンセサイザが機能しない場合、または特性が劣悪な場
合は、ループ利得増幅率を０．３倍まで徐々に下げてい
き、最もＰＬＬ周波数シンセサイザの特性が良くなる点
を探し、その点で固定する。

【００６３】このように、この実施の形態３では、３個
の位相比較器７Ｂ１〜７Ｂ３と２個の遅延回路６Ａ２，
６Ａ３と２個の利得可変加算器１３Ｄ１１，１３Ｄ２１
を設け、２個の利得可変加算器１３Ｄ１１，１３Ｄ２１
から出力される位相差信号ｆｕ，ｆｄの信号レベルを外
部から制御し、ＰＬＬ周波数シンセサイザ回路のループ
特性を調整することにより、基準信号ｆｒと比較信号ｆ
ｐの位相差が零の付近においても不感帯が生じず、か
つ、動作周波数、位相比較器等の特性が変化した場合で
も適切にチャージポンプ入力信号ｆｐ，ｆｄを与えるこ
とができ、初期設計に左右されず汎用的に使用できるＰ
ＬＬ周波数シンセサイザ回路を得ることができる。

【００６４】なお、遅延回路６Ａ２，６Ａ３として、実
施例１．１〜１．４に記載した遅延回路を用いることが
できる。

【００６５】実施の形態４．実施の形態４は、可変遅延
回路及び利得可変加算器を用いることにより、位相差−
制御信号量ｆｃ特性の調整を行うことができ、良好な特
性を持つとともに汎用性の高いＰＬＬ周波数シンセサイ
ザ回路が得られる実施の形態である。

【００６６】図２１はこの実施の形態４のＰＬＬ周波数
シンセサイザ回路の回路図である。図２１において図１
３又は図１９と同一の符号は、同一又は相当の部分を表
す。基本的な動作は、実施の形態１と同様であるため、
この実施の形態４の特徴的な動作について説明する。こ
の実施の形態４の目的は、図２２に示したような直線的
で良好な位相差−制御信号量ｆｃ特性を得ることにあ
る。図２２において、図２と同一の符号は同一又は相当
の部分を表す。図２に示された特性は曲線を示している
が、理想的には直線になることが望ましい。すなわち、
位相差にリニアでありかつ適切な量の制御信号量ｆｃを
得ることが必要である。

【００６７】そこで、まず、位相差−制御信号量ｆｃ特
性を直線（リニア）にする調整について説明する。この
調整は、制御信号ＣＮＴＬ１，ＣＮＴＬ２によって行
う。まず、利得可変加算器１３Ｄ１１は、３個の位相比
較器７Ｂ１〜７Ｂ３から入力された信号ｆｕ１〜ｆｕ３
を加算し前記加算結果に当たる信号のレベルを外部から
の制御信号ＣＮＴＬ３によって調整し位相差信号ｆｕを
チャージポンプ９に出力する。利得可変加算器１３Ｄ２
１は、３個の位相比較器７Ｂ１〜７Ｂ３から入力された
信号ｆｄ１〜ｆｄ３を加算し前記加算結果に当たる信号
のレベルを外部からの制御信号ＣＮＴＬ４によって調整
し位相差信号ｆｄをチャージポンプ９に出力する。

【００６８】図２３は、制御信号ＣＮＴＬ１〜４による
位相差−制御信号量ｆｃ特性の調整を説明するグラフで
ある。（ａ）は、制御信号ＣＮＴＬ１，ＣＮＴＬ２を調
整してリニアな特性を得た場合のグラフであり、点線は
調整前、実線は調整後の特性を示している。また、図の
各部は、図２２と同様のものである。例えば、図２３
（ａ）の点線のような特性を矯正する場合には、ＣＮＴ
Ｌ１を調節し可変遅延回路１２Ａ２による遅延時間を少
なく調節する。すると、第１象現のＴ４，Ｔ５の傾きが
小さくなり図２３（ａ）に示したような直線となる。一
方、ＣＮＴＬ２を調節し可変遅延回路１２Ａ３による遅
延時間を少なく調節する。すると、第３象現のＴ１，Ｔ
２の傾きが小さくなり図２３（ａ）に示したような直線
となる。

【００６９】次に、位相差に対する制御信号量ｆｃを適
切にする調整について説明する。（ｂ）は、制御信号Ｃ
ＮＴＬ３，ＣＮＴＬ４を調整して特性直線の傾きを調整
した場合のグラフであり、点線は（ａ）の調整後の特性
であり、実線は調整後の特性を表している。この特性直
線の傾きの調整は、制御信号ＣＮＴＬ３，ＣＮＴＬ４に
よって行われ、ＣＮＴＬ３により利得可変加算器１４Ｄ
１による利得を変化させ第１象現の傾きが調整され、Ｃ
ＮＴＬ４により利得可変加算器１４Ｄ１による利得を変
化させ第３象現の傾きが調整される。傾きが小さすぎる
場合には、ＶＣＯから出力される波形が十分に調整され
ず、傾きが大きすぎる場合には調整過多となって不安定
な動作となるため、適切な傾きを調整することが必要で
ある。

【００７０】上記（ａ）及び（ｂ）で説明した調整が終
了すると、（ｂ）の実線で示したような理想的な特性を
得ることができる。

【００７１】以上のように、この実施の形態４では、３
個の位相比較器７Ｂ１〜７Ｂ３と２個の可変遅延回路１
２Ａ２，１２Ａ３と２個の利得可変加算器１３Ｄ１１，
１３Ｄ２１を設け、２個の利得可変加算器１３Ｄ１１，
１３Ｄ２１から出力される位相差信号ｆｕ，ｆｄの信号
レベルを外部から制御し、ＰＬＬ周波数シンセサイザ回
路のループ特性を調整することにより、基準信号ｆｒと
比較信号ｆｐの位相差が零の付近においても不感帯が生
じず、かつ、チャージポンプ９の出力信号ｆｃの上下の
バランスを保ち、かつ、ＰＬＬ周波数シンセサイザ回路
のループ特性を外部から調整できる位相比較部３５を備
えたことにより位相雑音特性が改善されたＰＬＬ周波数
シンセサイザ回路１が得られる。特に、位相差に対する
チャージポンプ出力の特性を容易に調整することができ
るため、異なる周波数で使用する場合や位相比較器等の
特性が変化した場合でも上記調整をすれば正常に動作さ
せることができるため、汎用性に優れたＰＬＬ周波数シ
ンセサイザ回路が得られる。

【００７２】なお、可変遅延回路１２Ａ２，１２Ａ３と
して、実施例２．１〜２．４に示した可変遅延回路を用
いることができる。

【００７３】

【発明の効果】この発明は、以上に説明したように構成
されているので、以下に記載されるような効果を奏す
る。外部入力信号と発振信号との位相差を第１の位相差
として検出する第１の位相比較手段と、上記外部入力信
号を予め定められた時間遅延させ出力する第１の遅延手
段と、この第１遅延手段の出力信号と上記発振信号との
位相差を第２の位相差として検出する第２の位相比較手
段と、上記発振信号を予め定められた時間遅延させ出力
する第２の遅延手段と、この第２の遅延手段の出力信号
と上記外部入力信号との位相差を第３位相差として検出
する第３の位相比較手段と、上記第１の位相差と、上記
第２の位相差と、上記第３の位相差とを加算する加算手
段と、この加算手段の加算結果に基づいて発振する周波
数を変化させ、上記発振信号として出力する発振手段
と、を備える。そのため、位相差が少ないために第１の
位相比較器が位相差を検知できないような不感帯におい
ても、第２、３の位相比較手段では、第１、第２の遅延
手段によって位相差が検知できるレベルにまで位相差が
増加される。そして、最終的に第１〜３までの位相比較
手段で検知された第１〜３までの位相差が加算器によっ
て加算手段によって加算されることにより、第１、２の
遅延手段によって増加された位相差が相殺され、遅延手
段外部入力信号と発振信号の実際の位相差が算出され
る。そのため、不感帯のない位相同期装置を得ることが
できる。

【００７４】また、上記第１の遅延回路又は上記第２の
遅延回路は、直列に接続された複数段のインバータを備
えたため、外部入力信号又は発振信号を遅延させ、不感
帯のない位相同期装置を得ることができる。

【００７５】また、上記第１の遅延回路又は上記第２の
遅延回路は、遅延線を備えたため、外部入力信号又は発
振信号を遅延させ、不感帯のない位相同期装置を得るこ
とができる。

【００７６】また、上記第１の遅延回路又は上記第２の
遅延回路は、予め定められた個数のクロックが入力され
たときに入力した信号を出力するカウンタ回路を備えた
ため、外部入力信号又は発振信号を遅延させ、不感帯の
ない位相同期装置を得ることができる。

【００７７】また、上記第１の遅延回路は、上記外部入
力信号を受けて上記第２の位相比較器へ出力する抵抗器
と、一方の端子をこの抵抗器と上記第２の位相比較器と
の間に接続され、他方の端子を接地されたコンデンサ
と、を備えたため、外部入力信号又は発振信号を遅延さ
せ、不感帯のない位相同期装置を得ることができる。

【００７８】また、上記第１の遅延回路又は上記第２の
遅延回路は、入力信号を予め定められた時間遅延させ出
力するバッファ回路を備えたため、外部入力信号又は発
振信号を遅延させ、不感帯のない位相同期装置を得るこ
とができる。

【００７９】また、上記発振手段は、上記加算結果に基
づき電流の流出量を調節して出力するチャージポンプ
と、このチャージポンプの出力した電流を平滑化して出
力するローパスフィルタと、このローパスフィルタの出
力する電流によって発生する電圧に基づいて上記発振信
号の発振周波数を変化させる発振器とを備え、上記加算
手段は、上記加算結果を外部から指定された利得に基づ
き出力する。そのため、加算手段は、指定された上記利
得に基づき加算結果を出力し、チャージポンプの入力許
容範囲内で加算結果を出力することができ、位相比較器
から出力される位相差の条件が変化してもチャージポン
プを正常に動作させることができる。そのため、汎用性
に優れた位相同期装置を得ることができる。

【００８０】また、上記第１の遅延回路は、外部からの
信号により遅延時間を設定し、この設定した遅延時間に
より上記外部入力信号を遅延させて出力し、上記第２の
遅延回路は、外部からの信号により遅延時間を設定し、
この遅延時間により上記発振信号を遅延させて出力する
ため、位相差に対する周波数変化の度合いを容易に調整
することができる。

【００８１】また、上記第１の遅延回路は、上記外部入
力信号を入力し上記第２の位相比較器へ出力するととも
に、外部からの信号により抵抗値を変化させる第１の可
変抵抗器と、一方の端子をこの第１の可変抵抗器と上記
第２の位相比較器との間に接続され、他方の端子を接地
された第１のコンデンサと、を備え、上記第２の遅延回
路は、上記発振入力信号を入力し上記第３の位相比較器
へ出力するとともに、外部からの信号により抵抗値を変
化させる第２の可変抵抗器と、一方の端子をこの第２の
可変抵抗器と上記第３の位相比較器との間に接続され、
他方の端子を接地された第２のコンデンサと、を備えた
ため、位相差に対する周波数変化の度合いを容易に調整
することができる。

【００８２】また、上記第１の遅延回路は、外部からの
信号により指定された個数のクロックが入力されたとき
に、上記外部入力信号を出力する第１のカウンタ回路を
備え、上記第２の遅延回路は、外部からの信号により指
定された個数のクロック信号が入力されたときに、上記
発振信号を出力する第２のカウンタ回路を備えたため、
位相差に対する周波数変化の度合いを容易に調整するこ
とができる。

【００８３】また、上記第１の遅延回路は、外部からの
信号により発振周波数を変化させクロックを発振する第
１の発振器と、この第１の発振器からのクロックをカウ
ントし、このクロックが予め定められた個数となったと
きに上記外部入力信号を出力する第１のカウンタ回路と
を備え、上記第２の遅延回路は、外部からの信号により
発振周波数を変化させクロックを発振する第２の発振器
と、この第２の発振器からのクロックをカウントし、こ
のクロックが予め定められた個数となったときに上記発
振信号を出力する第２のカウンタ回路とを備えたため、
位相差に対する周波数変化の度合いを容易に調整するこ
とができる。

【００８４】また、上記第１の遅延回路は、入力した信
号を予め定められた時間遅延させて出力する遅延手段を
直列に複数段接続し、これらの遅延手段のそれぞれに、
遅延手段の入力側と出力側とを接続する第１のスイッチ
を並列に接続するとともに、上記第１のスイッチそれぞ
れの入切を外部からの信号により制御し、上記第２の遅
延回路は、上記遅延手段を直列に複数段接続し、これら
の遅延手段のそれぞれに、遅延手段の入力側と出力側と
を接続する第２のスイッチを並列に接続するとともに、
上記第２のスイッチそれぞれの入切を外部からの信号に
より制御するたため、位相差に対する周波数変化の度合
いを容易に調整することができる。

【００８５】また、上記加算手段は、位相差の加算結果
を外部から指定された利得に基づき出力するため、遅延
回路により直線性を調節し、加算回路により傾きを調整
するため、位相差に対する周波数変化の特性を自在に調
整することができる。

【図面の簡単な説明】

【図１】 この発明の実施の形態１におけるＰＬＬ周波
数シンセサイザ回路の回路図である。

【図２】 この発明の実施の形態１における位相比較部
による位相差−出力電圧の関係を示す図である。

【図３】 この発明の実施の形態１におけるＰＬＬ周波
数シンセサイザ回路の詳細を説明する回路図である。

【図４】 この発明の実施の形態１における期間Ｔ１に
おける作用を示すタイミングチャートである。

【図５】 この発明の実施の形態１における期間Ｔ２に
おける作用を示す夕イミングチャ一卜である。

【図６】 この発明の実施の形態１における期間Ｔ３に
おける作用を示す夕イミングチャ一卜である。

【図７】 この発明の実施の形態１における期間Ｔ４に
おける作用を示す夕イミングチャ一卜である。

【図８】 この発明の実施の形態１における期間Ｔ５に
おける作用を示す夕イミングチャ一卜である。

【図９】 この発明の実施例１．１における位相比較部
の回路図である。

【図１０】 この発明の実施例１．２における位相比較
部の回路図である。

【図１１】 この発明の実施例１．３における位相比較
部の回路図である。

【図１２】 この発明の実施例１．４における位相比較
部の回路図である。

【図１３】 この発明の実施の形態２におけるＰＬＬ周
波数シンセサイザ回路の回路図である。

【図１４】 この発明の実施の形態２におけるＰＬＬ周
波数シンセサイザ回路の詳細を説明する回路図である。

【図１５】 この発明の実施例２．１における位相比較
部の回路図である。

【図１６】 この発明の実施例２．２における位相比較
部の回路図である。

【図１７】 この発明の実施例２．３における位相比較
部の回路図である。

【図１８】 この発明の実施例２．４における位相比較
部の回路図である。

【図１９】 この発明の実施の形態３におけるＰＬＬ周
波数シンセサイザ回路の回路図である。

【図２０】 この発明の実施の形態３における利得可変
加算器の出力信号を示す波形図である。

【図２１】 この発明の実施の形態４におけるＰＬＬ周
波数シンセサイザ回路の回路図である。

【図２２】 この発明の実施の形態４における位相比較
部による位相差−出力電圧の関係を示す図である。

【図２３】 この発明の実施の形態４における位相比較
部による位相差−出力電圧の関係を示す図である。

【図２４】 従来のＰＬＬ周波数シンセサイザ回路を示
す回路図である。

【図２５】 従来の位相比較器による位相差−出力電圧
の関係を示す図である。

【符号の説明】

１ ＰＬＬ周波数シンセサイザ回路， ２ 水晶発振
器， ３ 基準分周器，４ 比較分周器， ５，２５，
３５，４５ 位相比較部， ６Ａ２，６Ａ２１〜５，６
Ａ３，６Ａ３１〜５ 遅延回路， ７，７Ｂ１〜７Ｂ３
位相比較器，９ チャージポンプ， １０ ローパス
フィルタＬＰＦ， １１ 電圧制御発振器ＶＣＯ， １
２Ａ２，１２Ａ３，１２Ａ２１〜５，１２Ａ３１〜５
可変遅延回路， １３Ｄ１，１３Ｄ２ 加算器， １３
Ｄ１１，１３Ｄ２１ 利得可変加算器， ｆｘ 発振信
号， ｆｖ 出力信号， ｆｒ，ｆｒ２ 基準信号，
ｆｐ，ｆｐ３ 比較信号， ｆｕ，ｆｕ１〜ｆｕ３ 位
相差信号チャージ信号，ｆｄ，ｆｄ１〜ｆｄ３ 位相差
信号ディスチャージ信号， ｆｃ 制御信号，ｆａ ロ
ーパスフィルタＬＰＦ出力信号

Claims (13)

【特許請求の範囲】
1. 【請求項１】 外部入力信号と発振信号との位相差を第
   １の位相差として検出する第１の位相比較手段と、 上記外部入力信号を予め定められた時間遅延させ出力す
   る第１の遅延手段と、 この第１遅延手段の出力信号と上記発振信号との位相差
   を第２の位相差として検出する第２の位相比較手段と、 上記発振信号を予め定められた時間遅延させ出力する第
   ２の遅延手段と、 この第２の遅延手段の出力信号と上記外部入力信号との
   位相差を第３位相差として検出する第３の位相比較手段
   と、 上記第１の位相差と、上記第２の位相差と、上記第３の
   位相差とを加算する加算手段と、 この加算手段の加算結果に基づいて発振する周波数を変
   化させ、上記発振信号として出力する発振手段と、を備
   える位相同期装置。
2. 【請求項２】 上記第１の遅延回路又は上記第２の遅延
   回路は、直列に接続された複数段のインバータを備える
   ことを特徴とする請求項１に記載の位相同期装置。
3. 【請求項３】 上記第１の遅延回路又は上記第２の遅延
   回路は、遅延線を備えることを特徴とする請求項１に記
   載の位相同期装置。
4. 【請求項４】 上記第１の遅延回路又は上記第２の遅延
   回路は、予め定められた個数のクロックが入力されたと
   きに入力した信号を出力するカウンタ回路を備えること
   を特徴とする請求項１に記載の位相同期装置。
5. 【請求項５】 上記第１の遅延回路は、 上記外部入力信号を受けて上記第２の位相比較器へ出力
   する抵抗器と、 一方の端子をこの抵抗器と上記第２の位相比較器との間
   に接続され、他方の端子を接地されたコンデンサと、を
   備えることを特徴とする請求項１に記載の位相同期装
   置。
6. 【請求項６】 上記第１の遅延回路又は上記第２の遅延
   回路は、入力信号を予め定められた時間遅延させ出力す
   るバッファ回路を備えることを特徴とする請求項１に記
   載の位相同期装置。
7. 【請求項７】 上記発振手段は、上記加算結果に基づき
   電流の流出量を調節して出力するチャージポンプと、 このチャージポンプの出力した電流を平滑化して出力す
   るローパスフィルタと、 このローパスフィルタの出力する電流によって発生する
   電圧に基づいて上記発振信号の発振周波数を変化させる
   発振器とを備え、 上記加算手段は、上記加算結果を外部から指定された利
   得に基づき出力することを特徴とする請求項１〜６に記
   載の位相同期回路。
8. 【請求項８】 上記第１の遅延回路は、外部からの信号
   により遅延時間を設定し、この設定した遅延時間により
   上記外部入力信号を遅延させて出力し、 上記第２の遅延回路は、外部からの信号により遅延時間
   を設定し、この遅延時間により上記発振信号を遅延させ
   て出力することを特徴とする請求項１に記載の位相同期
   装置。
9. 【請求項９】 上記第１の遅延回路は、 上記外部入力信号を入力し上記第２の位相比較器へ出力
   するとともに、外部からの信号により抵抗値を変化させ
   る第１の可変抵抗器と、 一方の端子をこの第１の可変抵抗器と上記第２の位相比
   較器との間に接続され、他方の端子を接地された第１の
   コンデンサと、を備え、 上記第２の遅延回路は、 上記発振入力信号を入力し上記第３の位相比較器へ出力
   するとともに、外部からの信号により抵抗値を変化させ
   る第２の可変抵抗器と、 一方の端子をこの第２の可変抵抗器と上記第３の位相比
   較器との間に接続され、他方の端子を接地された第２の
   コンデンサと、を備えることを特徴とする請求項８に記
   載の位相同期装置。
10. 【請求項１０】 上記第１の遅延回路は、外部からの信
    号により指定された個数のクロックが入力されたとき
    に、上記外部入力信号を出力する第１のカウンタ回路を
    備え、 上記第２の遅延回路は、外部からの信号により指定され
    た個数のクロック信号が入力されたときに、上記発振信
    号を出力する第２のカウンタ回路を備えることを特徴と
    する請求項８に記載の位相同期装置。
11. 【請求項１１】 上記第１の遅延回路は、 外部からの信号により発振周波数を変化させクロックを
    発振する第１の発振器と、 この第１の発振器からのクロックをカウントし、このク
    ロックが予め定められた個数となったときに上記外部入
    力信号を出力する第１のカウンタ回路とを備え、 上記第２の遅延回路は、 外部からの信号により発振周波数を変化させクロックを
    発振する第２の発振器と、 この第２の発振器からのクロックをカウントし、このク
    ロックが予め定められた個数となったときに上記発振信
    号を出力する第２のカウンタ回路とを備えることを特徴
    とする請求項８に記載の位相同期装置。
12. 【請求項１２】 上記第１の遅延回路は、 入力した信号を予め定められた時間遅延させて出力する
    遅延手段を直列に複数段接続し、 これらの遅延手段のそれぞれに、遅延手段の入力側と出
    力側とを接続する第１のスイッチを並列に接続するとと
    もに、上記第１のスイッチそれぞれの入切を外部からの
    信号により制御し、 上記第２の遅延回路は、 上記遅延手段を直列に複数段接続し、 これらの遅延手段のそれぞれに、遅延手段の入力側と出
    力側とを接続する第２のスイッチを並列に接続するとと
    もに、上記第２のスイッチそれぞれの入切を外部からの
    信号により制御することを特徴とする請求項８に記載の
    位相同期装置。
13. 【請求項１３】 上記加算手段は、位相差の加算結果を
    外部から指定された利得に基づき出力することを特徴と
    する請求項８〜１２に記載の位相同期回路。